KR102102252B1 - Semiconductor device and its manufacturing method - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 소자는 기판; 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층; 기판 상에 형성되며, 반도체 층과 이종접합된 반금속(semi-metal) 물질층; 반도체 층의 일측 단부에 결합된 제 1 전극; 및 반금속 물질층의 일측 단부에 결합된 제 2 전극을 포함한다.A semiconductor device according to an embodiment of the present invention includes a substrate; A semiconductor layer formed on the substrate and having ambipolar conduction characteristics; A semi-metal material layer formed on the substrate and hetero-bonded with the semiconductor layer; A first electrode coupled to one end of the semiconductor layer; And a second electrode coupled to one end of the semi-metal material layer.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and its manufacturing method.
실리콘 기반 NMOS 기술은 1980년대 초반기의 주류 기술로서 반도체 기술의 발전을 주도하였으나 회로를 구동하는데 높은 소비전력이 요구되었다. 전력소모를 줄이기 위해 NMOS와 PMOS를 상보적으로 사용하는 CMOS 기술이 사용되기 시작하였으며, 현재 반도체 집적회로의 핵심 기술로 자리 잡았다. Silicon-based NMOS technology led the development of semiconductor technology as the mainstream technology in the early 1980s, but high power consumption was required to drive the circuit. In order to reduce power consumption, CMOS technology that uses NMOS and PMOS complementarily began to be used, and has now become a core technology of semiconductor integrated circuits.
CMOS 게이트 회로는 n채널 트랜지스터와 p채널 트랜지스터로 구성되어있기 때문에, 일반적으로 도핑공정을 통해 반대 타입의 트랜지스터를 구현한다. 그러나 도핑공정의 경우, 패터닝, 이온주입공정 및 열처리공정 등의 기술이 요구되기 때문에 공정이 복잡해진다. 별도의 도핑공정 없이 서로 다른 타입을 갖는 n형과 p형 반도체를 이용하여 CMOS 게이트 회로를 구현하는 경우에는, 한 칩에 상이한 물질을 집적해야하기 때문에, 대면적 회로를 구현하는데 어려움이 따르며, 단일 물질을 이용하여 CMOS 게이트 회로를 구현하는 것에 비해 집적도 측면에서도 불리하다는 문제점이 있다. Since the CMOS gate circuit is composed of an n-channel transistor and a p-channel transistor, an opposite type transistor is generally implemented through a doping process. However, in the case of a doping process, processes such as patterning, ion implantation, and heat treatment are required, and the process is complicated. When a CMOS gate circuit is implemented using n-type and p-type semiconductors having different types without a separate doping process, it is difficult to implement a large-area circuit because a different material must be integrated on one chip. Compared to implementing a CMOS gate circuit using a material, there is a disadvantage in terms of integration.
최근, 비대칭 금속 전극을 형성하는 기술을 이용하여 단일물질로 CMOS 인버터를 구현하는 연구가 진행되어왔으나, 반도체와 금속 사이에서 발생하는 페르미 준위 피닝(Fermi level pinning) 현상으로 인해 누설전류를 억제하는데 한계가 있었으며, 그로 인해 회로 구동 시 높은 전력소모를 유발하였다.Recently, a research has been conducted to implement a CMOS inverter with a single material using a technique for forming an asymmetric metal electrode, but is limited in suppressing leakage current due to a Fermi level pinning phenomenon occurring between a semiconductor and a metal. And caused high power consumption when driving the circuit.
이와 관련하여, 선행기술인 한국공개특허 제 2015-0059000호(발명의 명칭: 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자)는 인버터 및 논리소자에 관한 것으로서, 보다 자세하게는 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자에 대해 개시하고 있다.In this regard, prior art Korean Patent Publication No. 2015-0059000 (invention name: an inverter comprising a two-dimensional material and a method for manufacturing the same and a logic device including the inverter) relates to an inverter and a logic device, and more specifically, a two-dimensional Disclosed is an inverter including a material, a manufacturing method thereof, and a logic element including the inverter.
본 발명은 전술한 문제점을 해결하기 위하여, 별도의 도핑공정 없이 단일물질로 쉽게 n형과 p형 전도특성을 보이는 전자소자를 제공하고자 한다. 또한, 제작된 단일물질 기반의 n형과 p형 동작특성을 갖는 트랜지스터를 이용하여 CMOS 인버터를 간소화된 공정으로 구현하고자 한다.In order to solve the above-mentioned problems, the present invention is to provide an electronic device that easily exhibits n-type and p-type conduction characteristics with a single material without a separate doping process. In addition, the CMOS inverter is intended to be implemented in a simplified process by using the manufactured single material-based transistors having n-type and p-type operating characteristics.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.However, the technical problems to be achieved by the present embodiment are not limited to the technical problems as described above, and further technical problems may exist.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판; 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층; 기판 상에 형성되며, 반도체 층과 이종접합된 반금속(semi-metal) 물질층; 반도체 층의 일측 단부에 결합된 제 1 전극; 및 반금속 물질층의 일측 단부에 결합된 제 2 전극을 포함한다.A semiconductor device according to an embodiment of the present invention for achieving the above technical problem is a substrate; A semiconductor layer formed on the substrate and having ambipolar conduction characteristics; A semi-metal material layer formed on the substrate and hetero-bonded with the semiconductor layer; A first electrode coupled to one end of the semiconductor layer; And a second electrode coupled to one end of the semi-metal material layer.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는 기판; 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층; 반도체층 상에 형성되며, 반도체 층과 이종접합된 반금속(semi-metal) 물질층; 반도체 층의 양측 단부에 각각 결합된 제 1 전극과 제 2 전극; 반금속 물질층의 일측 단부에 결합된 제 3 전극, 반도체 층의 상부면에서 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 적층된 게이트 절연막 및 게이트 절연막의 상부에 형성된 게이트 전극을 포함한다.In addition, a semiconductor device according to another embodiment of the present invention includes a substrate; A semiconductor layer formed on the substrate and having ambipolar conduction characteristics; A semi-metal material layer formed on the semiconductor layer and hetero-bonded with the semiconductor layer; A first electrode and a second electrode respectively coupled to both ends of the semiconductor layer; The third electrode coupled to one end of the semi-metal material layer, the gate electrode formed on the gate insulating film and the gate insulating film stacked on the region except the semi-metal material layer, the first electrode and the second electrode on the upper surface of the semiconductor layer Includes.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계; 기판 상에 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계 및 반도체 층의 일측 단부와 반금속 물질층의 일측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to another embodiment of the present invention includes forming a semiconductor layer having ambipolar conduction characteristics on a substrate; Forming a semi-metal material layer so as to be heterojunction with the semiconductor layer on the substrate and forming a first electrode and a second electrode respectively coupled to one end of the semiconductor layer and one end of the semi-metal material layer Includes steps.
본 발명의 다른 실시예에 반도체 소자의 제조 방법은 기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계; 반도체층 상의 중앙 영역에 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계; 반도체 층의 양측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하고, 반금속 물질층의 일측 단부에 결합되는 제 3 전극을 형성하는 단계; 반도체 층의 상부면에서 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 게이트 절연막을 적층하는 단계 및 게이트 절연막의 상부에 결합되는 게이트 전극을 형성하는 단계를 포함한다.In another embodiment of the present invention, a method of manufacturing a semiconductor device includes forming a semiconductor layer having ambipolar conductivity on a substrate; Forming a semi-metal material layer in heterogeneous contact with the semiconductor layer in a central region on the semiconductor layer; Forming a first electrode and a second electrode respectively coupled to both ends of the semiconductor layer, and forming a third electrode coupled to one end of the semi-metal material layer; And depositing a gate insulating film on regions other than the semi-metal material layer, the first electrode, and the second electrode on the upper surface of the semiconductor layer and forming a gate electrode coupled to the upper portion of the gate insulating film.
본 발명의 일 실시예는 별도의 도핑공정 없이 간소화된 공정으로 단일물질 기반의 CMOS 인버터를 구현할 수 있다. 또한, 양극성 전도특성을 보이는 반도체와 반금속 성질을 보이는 물질의 이종접합을 통해 전자 또는 정공의 주입을 제어하여 누설전류를 효과적으로 억제시킴으로써 회로 동작 시 소비되는 전력을 낮출 수 있다.One embodiment of the present invention can implement a single material-based CMOS inverter in a simplified process without a separate doping process. In addition, by controlling the injection of electrons or holes through heterojunction between a semiconductor having a bipolar conduction property and a material exhibiting a semi-metallic property, leakage current can be effectively suppressed to lower power consumption during circuit operation.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 3은 도 2의 반도체 소자의 일 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 4는 도 2의 반도체 소자의 다른 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 6은 도 5의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 반도체 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 8은 도 6의 반도체 소자의 제작 방법에 따른 CMOS 인버터 회로도 및 CMOS 인버터 진리표의 일 예를 도시한 도면이다.
도 9는 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위하여 본 발명의 일 실시예에 따라 제작된 트랜지스터의 전기적 측정 결과를 도시한 도면이다.
도 10은 도 8의 CMOS 인버터의 특성을 설명하기 위한 입력전압에 따른 출력전압 특성곡선을 도시한 도면이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing the semiconductor device of FIG. 1.
3 is a diagram illustrating a detailed process for explaining in detail a manufacturing method according to an embodiment of the semiconductor device of FIG. 2.
4 is a diagram illustrating a detailed process for describing in detail a manufacturing method according to another embodiment of the semiconductor device of FIG. 2.
5 is a plan view of a semiconductor device according to another embodiment of the present invention.
6 is a flowchart illustrating a method of manufacturing the semiconductor device of FIG. 5.
7 is a view showing a detailed process for explaining in detail the manufacturing method of the semiconductor device of FIG. 6.
8 is a diagram illustrating an example of a CMOS inverter circuit diagram and a CMOS inverter truth table according to the method of manufacturing the semiconductor device of FIG. 6.
FIG. 9 is a diagram showing electrical measurement results of a transistor manufactured according to an embodiment of the present invention in order to confirm the feasibility of implementing a transistor having n-type and p-type conductivity with a single material without a separate doping process.
10 is a diagram showing an output voltage characteristic curve according to an input voltage for describing the characteristics of the CMOS inverter of FIG. 8.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily practice. However, the present invention can be implemented in many different forms and is not limited to the embodiments described herein. In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and like reference numerals are assigned to similar parts throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . Also, when a part is said to “include” a certain component, it means that the component may further include other components, not to exclude other components, unless otherwise stated. However, it should be understood that the existence or addition possibilities of numbers, steps, actions, components, parts or combinations thereof are not excluded in advance.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
이하에서 설명하고자 하는 단일물질로 n형과 p형 전도특성을 갖는 반도체 소자는 본 발명의 하나의 다른 예에 불과하며, 구성 요소들을 기초로 하여 여러 가지 변형이 가능하다.A semiconductor device having n-type and p-type conduction characteristics as a single material to be described below is only one other example of the present invention, and various modifications are possible based on components.
도 1을 참조하면, 반도체 소자는 기판(100), 기판(100) 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층(110) 기판(100) 상에 형성되며, 반도체 층(110)과 이종접합된 반금속(semi-metal) 물질층(120), 반도체 층(110)의 일측 단부에 결합된 제 1 전극(130) 및 반금속 물질층(120)의 일측 단부에 결합된 제 2 전극(140)을 포함한다.Referring to FIG. 1, a semiconductor device is formed on a
기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 실리콘(Si), 저마늄(Ge) 기판 또는 유리(glass), PET 필름 등으로 이루어진 것일 수 있다.The
양극성 전도특성을 갖는 반도체 층(110)은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것일 수 있으나, 이에 한정된 것은 아니며, n형과 p형 전도특성을 모두 보이는 물질을 전부 포함한다. 예시적으로, 반도체 층(110)은 수 nm부터 수백 μm까지 다양한 두께로 형성될 수 있다.The
반금속 물질층(120)은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것일 수 있다. 예시적으로, 그래핀은 기존에 널리 사용되는 전하밀도가 1022cm-3 이상인 금속에 비해 상대적으로 전하 밀도가 낮은 물질로 이루어 질 수 있다.The
이하에서는, 도 2 내지 도 4를 참조하여 양극성 전도특성을 보이는 반도체 층(110)과 반금속 성질을 보이는 물질층(120)을 이종접합하여 전자 또는 정공의 주입을 제어함으로써 단일물질로 별도의 도핑공정 없이 쉽게 n형과 p형 동작특성을 갖는 도 1에 도시된 반도체 소자의 제작 방법에 대하여 설명하도록 한다. 또한 도 1에서 전술한 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.In the following, referring to Figures 2 to 4, the
도 2는 도 1의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.2 is a flowchart illustrating a method of manufacturing the semiconductor device of FIG. 1.
도 2를 참조하면, 반도체 소자의 제조 방법은 기판(100)상에 양극성 전도특성을 갖는 반도체 층(110)을 형성하는 단계(S110), 기판(100) 상에 반도체 층(110)과 이종접합되도록 반금속 물질층(120)을 형성하는 단계(S120) 및 반도체 층(110)의 일측 단부와 반금속 물질층(120)의 일측 단부에 각각 결합되는 제 1 전극(130)과 제 2 전극(140)을 형성하는 단계(S130)를 포함한다.Referring to FIG. 2, a method of manufacturing a semiconductor device includes forming a
S110 단계는 미리 설정된 패턴에 따라 반도체 층(110)을 패터닝하는 단계 및 패터닝된 반도체층(110)을 식각하는 단계를 포함할 수 있다.The step S110 may include patterning the
S120 단계는 반도체 층(110) 상에 반금속 물질층(120)을 적층하는 단계 및 반도체 층(110)의 상부가 노출되도록 반금속 물질층(120)에 패터닝 및 식각 공정을 수행하는 단계를 포함할 수 있다.Step S120 includes laminating the
도 3은 도 2의 반도체 소자의 일 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.3 is a diagram illustrating a detailed process for explaining in detail a manufacturing method according to an embodiment of the semiconductor device of FIG. 2.
일 실시예로서, S110단계에서, 도 3의 (a)에 도시된 것처럼, 기판(100)상에 양극성 전도특성을 지닌 반도체 층(110)을 형성할 수 있다. 예시적으로, 반도체 층(110)은 산화물반도체, 유기물반도체 등은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등을 사용하여 형성할 수 있으며, 전이금속칼코겐 화합물 같은 2차원 반도체 물질은 CVD와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법 또는 테이프를 이용한 박리방법으로 형성될 수 있다. 또한, 실리콘 나노와이어와 탄소나노튜브는 일반적으로 널리 알려진 공정을 이용하여 형성될 수 있다. As an embodiment, in step S110, as shown in FIG. 3 (a), a
이어서, S120단계에서, 도 3의 (b)에 도시된 것처럼, 기판(100) 상에 반도체 층(110)과 이종접합되도록 반금속 물질층(120)을 형성할 수 있다. 예시적으로, 반금속 물질층(120)은 수 nm부터 수백 μm까지 다양한 두께로 형성될 수 있으며, 반도체 층(110)의 형성 방법과 동일한 방법을 사용하여 형성할 수 있다. 예시적으로, S110단계 이전에 S120단계가 먼저 수행될 수도 있다. Subsequently, in step S120, as illustrated in FIG. 3B, a
다음으로, S130단계에서, 도 3의 (c)에 도시된 것처럼, 반도체 층(110)의 일측 단부와 반금속 물질층(120)의 일측 단부에 각각 결합되는 제 1 전극(130)과 제 2전극(140)을 형성할 수 있다. 예시적으로, 제 1 및 제 2 전극(130, 140)은 일반적으로 반도체 공정에서 널리 사용되는 금속으로 이루어질 수 있으나, 바람직하게, 그래핀 또는 인듐 주석 산화물(ITO)과 같은 투명 전극으로 형성될 수 있다.Next, in step S130, as shown in FIG. 3 (c), the
도 4는 도 2의 반도체 소자의 다른 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.4 is a diagram illustrating a detailed process for describing in detail a manufacturing method according to another embodiment of the semiconductor device of FIG. 2.
다른 실시예로서, S110단계에서, 도 4의 (a)에 도시된 것처럼, 기판(100) 상에 양극성 전도특성을 지닌 반도체 층(110a)을 형성하고, 도 4의 (b)에 도시된 것처럼, 반도체 층(110a)을 미리 설정된 패턴에 따라 패터닝하고, 패터닝된 반도체 층(110)을 에칭(etching)할 수 있다. As another embodiment, in step S110, as shown in Figure 4 (a), to form a semiconductor layer (110a) having a bipolar conductivity on the
이어서, S120단계에서, 도 4의 (c)에 도시된 것처럼, 반도체 층(110) 상에 반금속 물질층(120a)을 적층하고, 도 4의 (d)에 도시된 것처럼, 반도체 층(110)의 상부가 노출되도록 반금속 물질층(120a)에 패터닝하고, 패터닝된 반금속 물질층(120)에 식각 공정을 수행할 수 있다. 예시적으로, 반도체 층(110), 반금속 물질층(120)을 형성하는 방법으로는 포토 리소그래피(photo lithography), 전자빔 리소그래피(e-beam lithography) 등으로 패턴을 형성하고, 건식식각(dry etching), 습식식각(wet etching) 등의 공정으로 식각할 수 있다. Subsequently, in step S120, a
다음으로, S130단계에서, 도 4의 (e)에 도시된 것처럼, 반도체 층(110)의 일측 단부와 반금속 물질층(120)의 일측 단부에 각각 결합되는 제 1 전극(130)과 제 2전극(140)을 형성할 수 있다.Next, in step S130, as shown in FIG. 4 (e), the
이하에서는 상술한 도 1 내지 도 4에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다. Hereinafter, in the case of a configuration performing the same function among the configurations shown in FIGS. 1 to 4 described above, description thereof will be omitted.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다. 5 is a plan view of a semiconductor device according to another embodiment of the present invention.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 기판(100), 기판(100) 상에 형성되며, 양극성 전도특성을 갖는 반도체 층(210), 반도체층(210) 상에 형성되며, 반도체 층(210)과 이종접합된 반금속 물질층(220), 반도체 층(210)의 양측 단부에 각각 결합된 제 1 전극(230)과 제 2 전극(240), 반금속 물질층(220)의 일측 단부에 결합된 제 3 전극(250), 반도체 층(210)의 상부면에서 반금속 물질층(220), 제 1 전극(230) 및 제 2 전극(240)을 제외한 영역에 적층된 게이트 절연막(260) 및 게이트 절연막(260)의 상부에 형성된 게이트 전극(270)을 포함한다.Referring to FIG. 5, a semiconductor device according to another embodiment of the present invention is formed on a
도 5에 도시된 반도체 소자는 인버터 소자로서 동작하되, 제 1 전극(230)은 전원 전압이 인가되고, 제 2 전극(240)은 접지 전압이 인가되고, 게이트 전극(270)은 입력 전압이 인가되고, 제 3 전극(250)은 출력 전압이 출력될 수 있다. 이때 인버터 소자에 대한 구체적인 설명한 도 8 내지 도10을 참조하여 후술하도록 한다.The semiconductor device shown in FIG. 5 operates as an inverter device, but the
도 6은 도 5의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.6 is a flowchart illustrating a method of manufacturing the semiconductor device of FIG. 5.
도 6을 참조하면, 반도체 소자의 제조 방법은 기판(100)상에 양극성 전도특성을 갖는 반도체 층(210)을 형성하는 단계(S210), 반도체 층(210) 상의 중앙 영역에 반도체 층(210)과 이종접합되도록 반금속 물질층(220)을 형성하는 단계(S220), 반도체 층(210)의 양측 단부에 각각 결합되는 제 1 전극(230)과 제 2 전극(240)을 형성하고, 반금속 물질층(220)의 일측 단부에 결합되는 제 3 전극(250)을 형성하는 단계(S230), 반도체 층(210)의 상부면에서 반금속 물질층(220), 제 1 전극(230) 및 제 2 전극(240)을 제외한 영역에 게이트 절연막(260)을 적층하는 단계(S240) 및 게이트 절연막(260)의 상부에 결합되는 게이트 전극(270)을 형성하는 단계(S250)를 포함한다.Referring to FIG. 6, a method of manufacturing a semiconductor device includes forming a
도 7은 도 6의 반도체 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.7 is a view showing a detailed process for explaining in detail the manufacturing method of the semiconductor device of FIG. 6.
도 7을 참조하면, 도 7의 (a)에 도시된 것처럼, S210단계에서, 기판(100)상에 양극성 전도특성을 지닌 반도체 층(210)을 형성할 수 있다. 이어서 도 7의 (b)에 도시된 것처럼, S220단계에서, 반도체 층(210) 상의 중앙 영역에 반도체 층(210)과 이종접합되도록 반금속 물질층(220)을 형성할 수 있다. 도 7의 (c)에 도시된 것처럼, S230단계에서, 반도체 층(210)의 양측 단부에 각각 결합되는 제 1 전극(230)과 제 2 전극(240)을 형성하고, 반금속 물질층(220)의 일측 단부에 결합되는 제 3 전극(250)을 형성할 수 있다. 여기서, 제 3전극(250)은 출력단자를 위한 전극, 제 1 전극(230)은 전원전압의 인가를 위한 전극, 제 2 전극(240)은 그라운드 전극으로 구성될 수 있다. Referring to FIG. 7, as shown in FIG. 7 (a), in step S210, a
다음으로, 도7의 (d)에 도시된 것처럼, S240단계에서, 반도체 층(210)의 상부면에서 반금속 물질층(220), 제 1 전극(230) 및 제 2 전극(240)을 제외한 영역에 게이트 절연막(260)을 적층할 수 있다. 여기서, 게이트 절연막(260)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 등의 절연막을 포함하며 전자 빔 증착법(e-beam evaporator), 원자층 증착법(atomic layer deposition) 등을 이용하여 형성될 수 있다. 마지막으로, 도 7의 (e)에 도시된 것처럼, S250단계에서, 게이트 절연막(260)의 상부에 결합되는 게이트 전극(270)을 형성할 수 있다. 예시적으로, 게이트 전극(270)은 반도체 층(210)의 중앙 영역에 이종접합된 반금속 물질층(220)과 제 1전극(230)의 사이에 형성된 게이트 절연막(260)과 반금속 물질층(220)과 제 2전극(240)의 사이에 형성된 게이트 절연막(260)의 상부에 각각 결합되도록 형성될 수 있다.Next, as shown in Figure 7 (d), in step S240, except for the
도 8은 도 6의 반도체 소자의 제작 방법에 따른 CMOS 인버터 회로도 및 CMOS 인버터 진리표의 일 예를 도시한 도면이다.8 is a diagram illustrating an example of a CMOS inverter circuit diagram and a CMOS inverter truth table according to the method of manufacturing the semiconductor device of FIG. 6.
도 8의 (a)는 CMOS 인버터 회로도를 나타낸 것으로, n형 트랜지스터와 p형 트랜지스터로 총 2개의 트랜지스터를 이용하여 구성하는 기존 인버터 회로와 다르게, 이종접합을 이용한 단일물질로 CMOS 인버터를 구성한다. 여기서, 도2를 참조하면, 전원전압(VDD)는 제 1 전극(230)에 인가되고, 입력전압(VIN)은 게이트 전극(270)에 인가되고, 접지전압(VSS)은 제 2 전극(240)에 연결되고, 출력전압(VOUT)은 제 3 전극(250)에서 측정된다.8 (a) shows a circuit diagram of a CMOS inverter, unlike a conventional inverter circuit composed of two transistors, an n-type transistor and a p-type transistor, a CMOS inverter is constructed of a single material using heterojunctions. Here, referring to FIG. 2, the power voltage V DD is applied to the
반금속 물질층(220)을 드레인으로 하고, 전원전압(VDD)을 인가하는 제 1 전극(230)을 소스로 하여 양의 전압을 소스 전극에 인가하면, 양극성 전도특성을 지닌 반도체 물질 층(210)은 정공이 주요 캐리어가 되어 p형 전도특성을 보이는 트랜지스터로 동작한다. 여기에서, 반금속 물질층(220)은 1019 cm-3 이하의 낮은 전하밀도를 갖기 때문에, 반금속 물질층(220)에서 반도체 물질 층(210)으로 주입되는 전자의 양이 억제되고, 따라서 누설전류가 감소한다. When the
반금속 물질층(220)을 드레인으로 하고, 접지전압(VSS)인 제 2 전극(240)을 소스로 하여 양의 전압을 드레인 전극에 인가하면, 양극성 전도특성을 지닌 반도체 물질 층(210)은 전자가 주요 캐리어가 되어 n형 전도특성을 보이는 트랜지스터로 동작한다. 여기에서, 반금속 물질층(220)은 1019 cm-3 이하의 낮은 전하밀도를 갖기 때문에, 반금속 물질층(220)에서 반도체 물질층(210)으로 주입되는 정공의 양이 억제되고, 따라서 누설전류가 감소한다. When the
도 8의 (b)는 CMOS 인버터 진리표를 나타낸 것으로, 논리상태 ‘0’을 입력전압(VIN)에 입력하면, 전원전압(VDD)을 인가하는 제 1 전극(230)으로부터 양극성 전도특성을 지닌 반도체 층(210), 그리고 반금속 물질층(220)으로 정공이 이동하여 켜진 상태가 되고, 반금속 물질층(220)의 낮은 전하밀도로 인해 양극성 전도특성을 지닌 반도체 층(210)로의 정공 이동이 제한되어 꺼진 상태가 된다. 이때, 출력전압 (VOUT)이 전원전압(VDD)과 접속된 것과 같은 상태가 되므로 논리상태 ‘1’이 출력된다. 반면, 논리상태 ‘1’을 입력전압(VIN)에 입력하면, 반금속 물질층(220)의 낮은 전하밀도 때문에 양극성 전도특성을 지닌 반도체 층(200)으로의 전자 이동이 제한되어 꺼진 상태가 되고, 접지전압(VSS)을 연결한 제 2 전극(240)으로부터 양극성 전도특성을 지닌 반도체 층(210)에서 반금속 물질층(220)으로 전자가 이동하여 켜진 상태가 된다. 이때, 출력전압(VOUT)이 접지전압(VSS)과 접속된 것과 같은 상태가 되어 논리상태 ‘0’이 된다.8 (b) shows the truth table of the CMOS inverter, and when the logic state '0' is input to the input voltage V IN , the bipolar conduction characteristic is applied from the
상술한 방법에 따르면 별도의 도핑공정 없이 단일물질로 쉽게 n형과 p형 전도특성을 보이는 전자소자를 제작할 수 있다. 또한, 제작된 단일물질 기반의 n형과 p형 동작특성을 갖는 트랜지스터를 이용하여 CMOS 인버터를 간소화된 공정으로 구현할 수 있다.According to the above-described method, it is possible to easily fabricate an electronic device that exhibits n-type and p-type conduction characteristics with a single material without a separate doping process. In addition, a CMOS inverter can be implemented in a simplified process by using the manufactured single material-based transistors having n-type and p-type operating characteristics.
도 9는 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위하여 본 발명의 일 실시예에 따라 제작된 트랜지스터의 전기적 측정 결과를 도시한 도면이다.FIG. 9 is a diagram showing electrical measurement results of a transistor manufactured according to an embodiment of the present invention in order to confirm the feasibility of implementing a transistor having n-type and p-type conductivity with a single material without a separate doping process.
도 9를 참조하면, 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위해 양극성 전도특성을 보이는 이셀레늄화텅스텐(WSe2)과 반금속 물질인 이텔루륨화텅스텐(WTe2)을 이종접합한 후, 이셀레늄화텅스텐과 이텔루륨화텅스텐에 각각 금속 전극인 백금을 증착하여 소스/드레인 전극을 형성하였다.Referring to FIG. 9, in order to confirm the feasibility of implementing a transistor having n-type and p-type conduction characteristics as a single material without a separate doping process, tungsten selenide (WSe 2 ) and a semi-metallic material exhibiting bipolar conduction characteristics After heterojunction of tungsten telluride (WTe 2 ), metal / platinum platinum was deposited on tungsten selenide and tungsten tellurium to form source / drain electrodes.
도 9의 (a)는 이텔루륨화텅스텐 위에 형성된 금속 전극에 3V를 인가하였을 때(소스 전극: 이텔루륨화텅스텐, 드레인 전극: 백금), 제작된 트랜지스터의 전기적 측정 결과를 나타낸다.FIG. 9 (a) shows the electrical measurement results of the fabricated transistor when 3V was applied to the metal electrode formed on the tungsten tellurium (source electrode: tungsten tellurium, drain electrode: platinum).
이셀레늄화텅스텐(WSe2)의 전자가 소자 동작의 주요 캐리어로 작용하고, 이텔루륨화텅스텐(WTe2)에서 이셀레늄화텅스텐(WSe2)으로 주입되는 정공은 억제되어 n형 전도특성을 보이게 된다.The selenide tungsten (WSe 2) E is a hole which acts as the main carrier of the device operation, in the telru ryumhwa tungsten (WTe 2) injection into the selenide tungsten (WSe 2) is suppressed in the shown the n-type conductivity do.
도 9의 (b)는 이셀레늄화텅스텐 위에 형성된 금속 전극에 3V를 인가하였을 때(소스 전극: 백금, 드레인 전극: 이텔루륨화텅스텐), 제작된 트랜지스터의 전기적 측정 결과를 나타낸다.FIG. 9 (b) shows the electrical measurement results of the fabricated transistor when 3V was applied to the metal electrode formed on the tungsten selenide (source electrode: platinum, drain electrode: tungsten tellurium).
이셀레늄화텅스텐(WSe2)의 정공이 소자 동작의 주요 캐리어로 작용하고, 이텔루륨화텅스텐(WTe2)에서 이셀레늄화텅스텐(WSe2)으로 주입되는 전자는 억제되어 p형 전도특성을 보이게 된다.The selenide tungsten is a hole acts as the main carrier of the device operation of the (WSe 2), and inhibition electrons injected into the telru ryumhwa tungsten (WTe 2) the selenide tungsten (WSe 2) from the excited to the p-type conductivity do.
도 10은 도 8의 CMOS 인버터의 특성을 설명하기 위한 입력전압에 따른 출력전압 특성곡선을 도시한 도면이다.10 is a diagram showing an output voltage characteristic curve according to an input voltage for describing the characteristics of the CMOS inverter of FIG. 8.
도 10은 도 8에 도시된 단일물질 기반의 n형과 p형 전도특성을 보이는 트랜지스터를 이용하여 논리회로 중 가장 기초적으로 제작된 CMOS 인버터 회로의 입력전압에 따른 출력전압 특성곡선을 나타낸다.FIG. 10 shows an output voltage characteristic curve according to an input voltage of a CMOS inverter circuit most fundamentally fabricated among logic circuits using a single material-based transistor shown in FIG. 8 using n-type and p-type conduction characteristics.
도 10을 참조하면, 0V에서 10V 사이의 낮은 입력전압이 인가되었을 때(논리상태 ‘0’), 높은 출력전압(논리상태 ‘1’)가 측정되었고, 20V에서 30V 사이의 높은 입력전압이 인가되었을 때(논리상태 ‘1’), 낮은 출력전압(논리상태 ‘0’)이 측정되었다. Referring to FIG. 10, when a low input voltage between 0V and 10V was applied (logical state '0'), a high output voltage (logical state '1') was measured, and a high input voltage between 20V and 30V was applied. When it was (logical state '1'), a low output voltage (logical state '0') was measured.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The above description of the present invention is for illustration only, and a person having ordinary knowledge in the technical field to which the present invention pertains can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and it should be interpreted that all changes or modified forms derived from the meaning and scope of the claims and equivalent concepts thereof are included in the scope of the present invention. do.
100: 기판
110, 210: 양극성 전도특성을 갖는 반도체 층
120, 220: 반금속 물질층
130, 230: 제 1 전극
140, 240: 제 2 전극
250: 제 3 전극
260: 게이트 절연막
270: 게이트 전극100: substrate
110, 210: a semiconductor layer having bipolar conduction characteristics
120, 220: semi-metallic material layer
130, 230: first electrode
140, 240: second electrode
250: third electrode
260: gate insulating film
270: gate electrode
Claims (14)
기판;
상기 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층;
상기 반도체층 상에 형성되며, 상기 반도체 층과 이종접합된 반금속(semi-metal) 물질층;
상기 반도체 층의 양측 단부에 각각 결합된 제 1 전극과 제 2 전극;
상기 반금속 물질층의 일측 단부에 결합된 제 3 전극,
상기 반도체 층의 상부면에서 상기 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 적층된 게이트 절연막 및
상기 게이트 절연막의 상부에 형성된 게이트 전극을 포함하되,
상기 반금속 물질층은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것인 반도체 소자.In a semiconductor device,
Board;
A semiconductor layer formed on the substrate and having an ambipolar conduction characteristic;
A semi-metal material layer formed on the semiconductor layer and heterogeneously bonded to the semiconductor layer;
A first electrode and a second electrode respectively coupled to both ends of the semiconductor layer;
A third electrode coupled to one end of the semi-metallic material layer,
A gate insulating film stacked on an area except the semi-metal material layer, the first electrode, and the second electrode on the upper surface of the semiconductor layer, and
It includes a gate electrode formed on the gate insulating film,
The semi-metal material layer is made of a graphene whose charge density is lower than a threshold value, a material having an octahedral structure, a material having a distorted octahedral structure, or a semiconductor material having conductivity. .
상기 양극성 전도특성을 갖는 반도체 층은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것인 반도체 소자.The method of claim 4,
The semiconductor layer having the bipolar conductivity characteristic is a material having both n-type conductivity and p-type conductivity, and is an oxide semiconductor, an organic semiconductor, a transition metal chalcogen compound, a silicon nanowire, or a carbon nanotube.
상기 반도체 소자는 인버터 소자로서 동작하되,
상기 제 1 전극은 전원 전압이 인가되고, 제 2 전극은 접지 전압이 인가되고, 상기 게이트 전극은 입력 전압이 인가되고, 상기 제 3 전극은 출력 전압이 출력되는 반도체 소자.The method of claim 4,
The semiconductor device operates as an inverter device,
The first electrode is a power supply voltage is applied, the second electrode is a ground voltage is applied, the gate electrode is an input voltage is applied, the third electrode is a semiconductor device that outputs an output voltage.
기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계;
상기 반도체층 상의 중앙 영역에 상기 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계;
상기 반도체 층의 양측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하고, 상기 반금속 물질층의 일측 단부에 결합되는 제 3 전극을 형성하는 단계;
상기 반도체 층의 상부면에서 상기 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 게이트 절연막을 적층하는 단계 및
상기 게이트 절연막의 상부에 결합되는 게이트 전극을 형성하는 단계를 포함하되,
상기 반금속 물질층은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것인 반도체 소자의 제조 방법.A method for manufacturing a semiconductor device,
Forming a semiconductor layer having ambipolar conductivity on the substrate;
Forming a semi-metal material layer in heterogeneous contact with the semiconductor layer in a central region on the semiconductor layer;
Forming a first electrode and a second electrode respectively coupled to both ends of the semiconductor layer, and forming a third electrode coupled to one end of the semi-metal material layer;
Depositing a gate insulating film on regions except for the semi-metal material layer, the first electrode, and the second electrode on the upper surface of the semiconductor layer; and
Forming a gate electrode coupled to the upper portion of the gate insulating layer,
The semi-metal material layer is made of a graphene whose charge density is lower than a threshold value, a material having an octahedral structure, a material having a distorted octahedral structure, or a semiconductor material having conductivity. Method of manufacture.
상기 양극성 전도특성을 갖는 반도체 층은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것인 반도체 소자의 제조 방법.The method of claim 12,
The semiconductor layer having the bipolar conductivity characteristic is a material having both n-type conductivity and p-type conductivity, and is made of an oxide semiconductor, an organic semiconductor, a transition metal chalcogen compound, silicon nanowires or carbon nanotubes. Way.
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|---|---|---|---|
| KR1020180039526A KR102102252B1 (en) | 2018-04-05 | 2018-04-05 | Semiconductor device and its manufacturing method |
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|---|---|---|---|
| KR1020180039526A KR102102252B1 (en) | 2018-04-05 | 2018-04-05 | Semiconductor device and its manufacturing method |
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| Amirhasan Nourbakhsh et al.,‘Transport Properties of a MoS2/WSe2 Heterojunction Transistor and Its Potential for Application’, Nano Lett., Vol.16, pp 1359-1366 (2016.01.19.)* |
| Pyo Jin Jeon et al.,‘Low Power Consumption Complementary Inverters with n-MoS2 and p-WSe2 Dichalcogenide Nanosheets on Glass for Logic and LightEmitting Diode Circuits’, ACS Appl. Mater. Interfaces pp 22333-22340 (2015. 09. 24.)* |
| Rui Cheng et al.,‘Electroluminescence and Photocurrent Generation from Atomically Sharp WSe2/MoS2 Heterojunction p-n Diodes’, Nano Lett., pp 5590-5597 (2014.08.26.)* |
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