KR102357881B1 - 시간 인터리버와 시간 디인터리버 및 시간 인터리빙 방법과 시간 디인터리빙 방법 - Google Patents

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Abstract

시간 인터리버에 포함되는 콘볼루션 인터리빙을 행하는 콘볼루션 인터리버는, 콘볼루션 인터리버의 입력의 접속처를 복수의 브랜치 중 어느 하나의 브랜치의 일단으로 전환하는 제1 스위치와, 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 일부의 브랜치 간에서 서로 개수가 상이한, FIFO 메모리와, 콘볼루션 인터리버의 출력의 접속처를, 복수의 브랜치 중 어느 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고, 제1 및 제2 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 복수의 브랜치를 순서대로 또한 반복함으로써 행한다. 　

Description

시간 인터리버와 시간 디인터리버 및 시간 인터리빙 방법과 시간 디인터리빙 방법{TIME INTERLEAVER, TIME DEINTERLEAVER, TIME INTERLEAVING METHOD, AND TIME DEINTERLEAVING METHOD}
2014년 9월 29일 제출된 유럽 특허 출원 14186891.9에 포함되는 명세서, 청구항, 도면 및 요약서의 개시 내용은 모두 본 원에 원용된다. 　
본 개시는, 디지털 통신 분야에 관한 것이며, 보다 상세하게는 복수의 셀을 시간 인터리브하는 시간 인터리버 및 이것에 대응하는 시간 디인터리버 등에 관한 것이다.
종래부터, 유사 순회 저밀도 패리티 검사 부호(quasi-cyclic low-density parity-check code：QC LDPC 부호)와 직교 진폭 변조(quadrature amplitude modulation：QAM)를 이용하는 비트 인터리브 부호화 변조(bit-interleaved coding and modulation：BICM) 인코더를 구비하는 송신기에 있어서 이 BICM 인코더에 의해 생성되는 복수의 셀을 시간 인터리브하는 시간 인터리버, 및 수신기에 있어서의 이 시간 인터리버에 대응하는 시간 디인터리버가 알려져 있다. 　
이러한 시간 인터리버, 및 이것에 대응하는 시간 디인터리버로서, 예를 들면, DVB-NGH의 사양서(비특허 문헌 1)에 기재된, 블록 인터리빙(block interleaving)과 콘볼루션 인터리빙(convolutional interleaving)을 조합한 하이브리드 인터리빙을 행하는 하이브리드 인터리버, 및 이것에 대응하는 하이브리드 디인터리버가 있다.
본 개시의 일양태에 관련된 시간 인터리버는, 복수의 셀에 대해 콘볼루션 인터리빙을 포함하는 시간 인터리빙을 행하는 시간 인터리버로서, 상기 콘볼루션 인터리빙을 행하는 콘볼루션 인터리버는, 상기 콘볼루션 인터리버의 입력의 접속처를, 인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 어느 하나의 브랜치의 일단으로 전환하는 제1 스위치와, 상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 일부의 브랜치 간에서 서로 개수가 상이한, FIFO(first in, first out) 메모리와, 상기 콘볼루션 인터리버의 출력의 접속처를, 상기 복수의 브랜치 중 어느 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고, 상기 제1 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행하고, 상기 제2 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행한다.
도 1은, 비트 인터리브 부호화 변조를 포함하는 송신기측의 통신 회로의 일구성예를 나타내는 블럭도이다. 　
도 2는, 시간 인터리버에 입력되는 데이터의 논리적인 표현의 개략의 일례를 나타내는 도이다. 　
도 3a는, DVB-NGH의 사양서에 따른 시간 인터리버의 논리적인 일동작예의 개략을 나타내는 도이다. 　
도 3b는, DVB-NGH의 사양서에 따른 시간 인터리버의 논리적인 일동작예의 개략을 나타내는 도이다. 　
도 3c는, DVB-NGH의 사양서에 따른 시간 인터리버의 논리적인 일동작예의 개략을 나타내는 도이다. 　
도 4a는, DVB-NGH의 사양서에 따른 시간 디인터리버의 논리적인 일동작예의 개략을 나타내는 도이다. 　
도 4b는, DVB-NGH의 사양서에 따른 시간 디인터리버의 논리적인 일동작예의 개략을 나타내는 도이다. 　
도 4c는, DVB-NGH의 사양서에 따른 시간 디인터리버의 논리적인 일동작예의 개략을 나타내는 도이다. 　
도 5는, 본 개시의 실시의 형태에 관련된 시간 인터리버의 일실장예의 구성을 나타내는 블럭도이다. 　
도 6a는, 도 5의 칼럼 로우 블록 인터리버의 일동작예의 개략을 나타내는 도이다. 　
도 6b는, 도 5의 블록 인터리버의 일동작예의 개략을 나타내는 도이다. 　
도 6c는, 도 5의 블록 인터리버의 다른 동작예의 개략을 나타내는 도이다.
도 6d는, 도 5의 블록 인터리버의 또 다른 동작예의 개략을 나타내는 도이다. 　
도 6e는, 도 5의 콘볼루션 인터리버의 입력측의 스위치의 일동작예의 개략을 나타내는 도이다. 　
도 6f는, 도 5의 콘볼루션 인터리버의 입력측의 스위치의 일동작예의 개략을 나타내는 도이다. 　
도 6g는, 도 5의 콘볼루션 인터리버의 일동작예의 개략을 나타내는 도이다.
도 7은, 도 5의 시간 인터리버에 대응하는 시간 디인터리버의 일실장예의 구성을 나타내는 블럭도이다. 　
도 8은, 본 개시의 실시의 형태의 블록 인터리버의 일실장예의 개략을 나타내는 도이다. 　
도 9는, 시뮬레이션 결과의 개략을 나타내는 도이다. 　
도 10은, 본 개시의 실시의 형태에 관련된 시간 인터리버의 다른 실장예의 구성을 나타내는 블럭도이다. 　
도 11은, 도 10의 시간 인터리버에 대응하는 시간 디인터리버의 일실장예의 구성을 나타내는 블럭도이다. 　
≪발명자들의 검토 사항≫
　DVB-NGH의 사양서(비특허 문헌 1)에는, 시간 인터리브된 복수의 셀의 송신 시퀀스가 기재되는 것에 머무르고 있으며, 그 송신 시퀀스를 생성하는 실제의 방법은 기재되어 있지 않다. 　
본 개시는, 시간 인터리버 및 이것에 대응하는 시간 디인터리버를 구체적으로 실장하는 방법 및 장치를 개시한다. 　
또한, 본 개시의 적용 대상은, 예를 들면, DVB-NGH에 의거하는 방송에 한정되지 않고, 부호 방식이 QC LDPC 부호를 이용한 부호화 방식에 한정되지 않고, 변조 방식이 QAM에 한정되는 것이 아닌 것은 말할 필요도 없다. 　
도 1은, 비트 인터리브 부호화 변조(bit-interleaved coding and modulation：BICM)를 포함하는 송신기측의 통신 회로의 일구성예를 나타내는 블럭도이다. 　
송신기(100)는, 입력 처리 유닛(110)과, BICM 인코더(120)와, 시간 인터리버(130)와, 모듈레이터(140)와, RF(radio frequency) 프론트엔드(150)와, 안테나(160)를 구비한다. 　
입력 처리 유닛(110)은, 입력 비트 스트림을 베이스밴드 프레임으로 불리는 소정 길이의 블록으로 형식을 바꾼다. 　BICM 인코더(120)는, 베이스밴드 프레임 각각을 복수의 복소값의 셀로 전환하여 출력한다. 　복수의 복소값의 셀은, 또한, 적어도 시간 인터리버(130), 모듈레이터(140), 및 RF 프론트엔드(150)를 포함하는 회로에 의해 처리된다. 　시간 인터리버(130)는, BICM 인코더(120)의 출력에 대해 시간 인터리빙을 실행하여 출력한다. 　모듈레이터(140)는, 시간 인터리버(130)의 출력에 대해 예를 들면 직교 주파수 분할 다중(orthogonal frequency-division multiplexing：OFDM) 변조를 사용한 처리를 행하고, 통상 다이버시티를 향상시키기 위한 시간 인터리빙과 주파수 인터리빙을 행한다. 　RF 프론트엔드(150)는, 모듈레이터(140)로부터 출력되는 디지털 신호를 아날로그 RF(radio frequency) 신호로 전환하여, 아날로그 RF 신호의 전력 증폭을 행한다. 　그리고, RF 프론트엔드(150)는 전력 증폭 후의 아날로그 RF 신호를 안테나(160)로 출력하고, 전력 증폭 후의 아날로그 RF 신호는 전파로서 안테나(160)로부터 출력된다. 　
도 1에서는, BICM 인코더(120)와 모듈레이터(140) 사이에 시간 인터리버(130)가 배치되어 있다. 　
시간 인터리버(130)의 목적은 버스트 에러를 경감하는 것이다. 　실제, 버스트 에러의 존재 하에 있어서, 복수의 셀이 시간에 관해서 인터리브된 경우, 원래의 데이터 스트림에 있어서 원래 근린에 있던 매우 많은 셀이 버스트 에러의 영향을 받는 일이 없어진다. 　따라서, 시간 인터리빙은, 예를 들면 전방 오류 정정 코드의 수법을 이용하는 경우에, 손실 데이터의 복원을 용이하게 한다. 　
몇가지의 시간 인터리빙 기술이 DVB-C2, DVB-T2, DVB-NGH 등의 통신 시스템의 기술 분야에 있어서 알려져 있다. 　대부분의 시스템은 다단의 인터리빙을 이용하고 있다. 　모든 시간 인터리빙 방법의 배후에 있는 이론적 해석은 몇가지의 부호어에 걸친 복수의 셀을 재배치하는 것이다. 　
예를 들면, DVB-T2에 있어서 사용되는 시간 인터리빙은, 로우-칼럼 블록 인터리빙이다. 　개념적으로는, 로우-칼럼 블록 인터리빙은, 복수의 셀을 매트릭스에 열방향(column-wise)으로 기입하고, 기입한 복수의 셀을 상기 매트릭스로부터 행방향(row-wise)으로 읽어내는 방법이다. 　
다른 시간 인터리빙은, 콘볼루션 인터리빙(convolutional interleaving)이다. 　콘볼루션 인터리빙은, 복수의 셀을 큰 사이즈의 FIFO(first in, first out) 시프트 레지스터에 기입하는 방법이다. 　콘볼루션 인터리빙은, 블록 인터리빙의 메모리 사이즈의 절반이며, 그것과 동일한 시간 인터리빙 깊이를 실현할 수 있다.
DVB-NGH의 사양서(비특허 문헌 1)에서는, 블록 인터리빙과 콘볼루션 인터리빙을 조합한 하이브리드 인터리빙 스킴이 시간 인터리빙에 채용되어 있다. 　개념적으로, DVB-NGH의 시간 인터리버는, 각각이 복수의 셀로 이루어지는 복수의 블록을 콘볼루션하여 인터리브한다. 　단, 하나의 블록은 인터리빙 유닛(interleaving unit：IU)으로 불린다. 　
이 블록 인터리빙과 콘볼루션 인터리빙의 조합은, 주로, 시간-주파수 슬라이싱(time-frequency-slicing：TFS)을 가능하게 하기 위해 선택되며, TFS는 다중화 용량을 증대하기 위한 유망한 기술이다. 　
이하에 있어서, 시간 인터리버(130) 및 이것에 대응하는 시간 디인터리버에 대해서 더 기재한다. 　
도 2는 시간 인터리버(130)에 입력되는 데이터의 논리적인 표현의 개략의 일례를 나타낸다. 　단, 도 2에서는, 하나의 프레임(204)을 나타내고 있다. 　
프레임(204)은, 복수의 부호어(202)를 포함하고, 각 부호어(202)는 복수의 셀(201)을 포함한다. 　여기서, 1프레임당 부호어의 수를 NFEC ＿ TI라고 표기하고, 1부호어당 셀의 수를 Ncells라고 표기한다. 　도 2의 예에서는, NFEC ＿ TI=2, Ncells=12이며, 각 프레임(204)은 NFEC＿TI×Ncells=2×12=24개의 셀을 포함한다. 　
또한, 각 프레임(204)은, 논리적으로, 복수의 인터리빙 유닛(203)으로 분할된다. 　여기서, 1프레임당 인터리빙 유닛의 수를 NIU라고 표기한다. 　도 2의 예에서는, NIU=3이다. 　
도 2에 예시한 데이터 구조는, 시간 인터리버(130)가 어떻게 동작하는지를 분명히 하기 위해 이용되는 것이며, 본 개시는 도 2에 예시한 데이터 구조에 한정되지 않고, NFEC＿TI, Ncells, NIU의 다른 수치에 의해 실장될 수 있는 것은 분명하다.
또한, 도 2에 있어서 최소의 정사각형이 셀에 해당하지만, 도시의 간략화를 위해 일부에만 부호 201을 붙이고 있다. 　또, 각 셀 내의 2문자 중 1문자째는 부호어를 식별하기 위해 편의적으로 부여한 값이며, 2문자째는 각 부호어에 있어서의 셀을 식별하기 위해 편의적으로 붙인 값이다. 　또한, 다른 도면에 있어서도 마찬가지이다. 　
DVB-NGH 규격에서는, 시간 인터리버(130)의 입출력, 및, 대응하는 시간 디인터리버의 입출력이, 도 3a~도 3c, 및, 도 4a~도 4c에 나타내는 바와 같이, 명기되어 있다. 　
이하, 도 3a~도 3c를 이용하여 시간 인터리버(130)에 대해서 기재한다. 　
도 3a는, DVB-NGH의 사양서에 따른 시간 인터리버(130)의 최초의 동작의 일례의 개략을 나타낸다. 　시간 인터리버(130)의 최초의 동작은, 인터리빙 유닛이 생성되는 부호어를 블록 인터리빙하는 처리를 포함한다. 　
도 3a의 예에서는, 시간 인터리버(130) 내의 지연 유닛(310)에 대한 입력으로서, 3개의 연속하는 입력 프레임 IN(m-2), IN(m-1), IN(m)이 나타나 있다. 　또한, 입력 프레임은, IN(m-2), IN(m-1), IN(m)의 기재 순으로, 지연 유닛(310)에 입력된다. 　
입력 프레임 IN(m-2), IN(m-1), IN(m)의 각각에 있어서의 복수의 인터리빙 유닛 IU0, IU1, IU2는 지연 유닛(310)에 의해 서로 상이한 시간 지연을 받는다. 　또한, 이 시간 지연에는 시간 지연 「0」도 포함한다. 　
도 3a의 예에서는 각 인터리빙 유닛은 하기의 시간 지연을 받는다. 　
각 입력 프레임의 인터리빙 유닛 IU0는, 지연 유닛(310)에 있어서, 대응 행에 지연 회로(delay line)가 존재하지 않음으로써 나타내는 바와 같이, 지연을 받지 않고 출력된다. 　
각 입력 프레임의 인터리빙 유닛 IU1은, 지연 유닛(310)에 있어서, 대응 행에 1개의 지연 회로(delay line)(310-11)가 존재함으로써 나타내는 바와 같이, 1인터리빙 유닛 분의 지연을 받아 출력된다. 　
각 입력 프레임의 인터리빙 유닛 IU2는, 지연 유닛(310)에 있어서, 대응 행에 2개의 지연 회로(delay line)(310-21, 310-22)가 존재함으로써 나타내는 바와 같이, 2인터리빙 유닛 분의 지연을 받아 출력된다. 　
도 3a의 예에서는, 시간 인터리버(130)의 최초의 동작에 있어서의 지연 유닛(310)의 출력은, 중간 프레임 INT(n-2), INT(n-1), IN(n), INT(n+1), INT(n+2)에 의해 나타난다. 　또한, 중간 프레임은, INT(n-2), INT(n-1), INT(n), INT(n+1), INT(n+2)의 기재 순으로, 지연 유닛(310)으로부터 출력된다. 　
도 3a의 예에서는, 중간 프레임 INT(n) 만이 완전한 것으로 되어 있지만, 그것보다 전과 후의 중간 프레임은, 도시하지 않은 입력 프레임이 지연 유닛(310)에 입력되고, 지연 유닛(310)에 의한 처리를 받아, 지연 유닛(310)으로부터 출력됨으로써, 완전한 것이 된다. 　
또한, 지연 유닛(310)에 있어서의 지연 회로(delay line)(310-11, 310-21, 310-22)는, 셀의 그룹, 즉, 인터리빙 유닛에 대해 동작하고, 전형적인 콘볼루션 인터리빙과 같이 단일 셀에 대해 동작하는 것은 아니다. 　
도 3b 및 도 3c는, DVB-NGH의 사양서에 따른 시간 인터리버(130)의 2번째의 동작의 일례의 개략을 나타낸다. 　시간 인터리버(130)의 2번째의 동작은, 각 중간 프레임에 대해, 복수의 인터리빙 유닛(203)을 왼쪽에서 오른쪽으로 수평으로 스택하고, 그리고 행(row by row) 방향으로 셀을 읽어내는 처리를 포함한다. 　
더 상세히 서술하면, 중간 프레임 INT(n)에 관해서, 도 3b에 나타내는 바와 같이, 인터리빙 유닛 IU0, IU1, IU2는, 시간 인터리버(130) 내의 스태킹 유닛(320)에 의해, 왼쪽에서 오른쪽으로 수평으로 스택된다. 　그리고, 도 3c에 나타내는 바와 같이, 시간 인터리버(130) 내의 읽어내기 유닛(330)에 의해, 스택된 인터리빙 유닛 IU0, IU1, IU2의 셀이, 행(row by row) 방향으로 읽어내져 출력된다. 　이 출력 결과가 도 3c 중의 출력 스트링 OUT(n)으로 표시되어 있으며, 셀은, 40, 50, 24,···, 19, 42,···, 37, 0B, 1B의 기재 순으로 출력된다. 　
출력 스트링 OUT(n)에 있어서, 어떻게 복수의 셀이 유리하게 시간 인터리빙 깊이 내의 부호어로 크게 퍼져 있는지를 알 수 있다. 　이것은, 스태킹 유닛(320)에 의해 실행되는 스태킹 동작에 의해 달성된다. 　
출력 스트링 OUT(n)에 대응하는 셀 스트림이 수신기에 있어서 수신되는 경우, 수신기의 시간 디인터리버는 시간 인터리버(130)에 대해 기재한 동작과 반대의 동작을 실행한다. 　요컨대, 복수의 셀이 복수의 인터리빙 유닛으로 분할되고, 복수의 인터리빙 유닛이 프레임을 재구축하기 위해 위에서 아래로 수직으로 스택되어, 시간 지연을 더 받는다. 　
이하, 도 4a~도 4c를 이용하여 시간 디인터리버에 대해서 기재한다. 　
도 4a 및 도 4b는, DVB-NGH의 사양서에 따른 시간 디인터리버의 최초의 동작의 일례의 개략을 나타낸다. 　시간 디인터리버의 최초의 동작은, 송신기측에 있어서 시간 인터리버(130)로부터 출력되는 출력 스트링 OUT(n)에 대응하는, 입력 스트림 IN(n)의 수신 처리를 포함한다. 　
도 4a에 나타내는 바와 같이, 입력 스트림 IN(n)의 복수의 셀은, 40, 50, 24,···, 19, 42,···, 37, 0B, 1B의 기재 순으로, 세퍼레이팅 유닛(410)에 입력되고, 세퍼레이팅 유닛(410)에 의해 인터리빙 유닛에 재구축된다. 　
도 4b에 나타내는 바와 같이, 복수의 인터리빙 유닛은, 디스태킹 유닛(420)에 입력되고, 디스태킹 유닛(420)에 의해 프레임에 재구축된다. 　
도 4c는, DVB-NGH의 사양서에 따른 시간 디인터리버의 2번째의 동작의 일례의 개략을 나타낸다. 　
도 4c의 예에서는, 시간 디인터리버 내의 지연 유닛(430)에 대한 입력으로서, 5개의 연속하는 예를 들면 중간 프레임 INT(n-2), INT(n-1), INT(n), INT(n+1), INT(n+2)가 나타나 있다. 　또한, 중간 프레임은, INT(n-2), INT(n-1), INT(n), INT(n+1), INT(n+2)의 기재 순으로, 지연 유닛(430)에 입력된다. 　또한, 설명의 편의를 위해, 일부의 중간 프레임은 도시에서는 불완전한 것으로 되어 있다. 　
지연 유닛(430)은, 지연 유닛(310)의 시간 지연과는 반대의 시간 지연을 복수의 인터리빙 유닛에 대해 실시한다. 　도 4c의 예에서는, 지연 유닛(430)은, 각 중간 프레임의 인터리빙 유닛 IU0에 대해, 대응 행에 2개의 지연 회로(delay line)(430-01, 430-02)가 존재함으로써 나타내는 바와 같이, 2인터리빙 유닛 분의 지연을 실시하여 출력한다. 　지연 유닛(430)은, 각 중간 프레임의 인터리빙 유닛 IU1에 대해, 대응 행에 1개의 지연 회로(delay line)(430-11)가 존재함으로써 나타내는 바와 같이, 1인터리빙 유닛 분의 지연을 실시하여 출력한다. 　지연 유닛(430)은, 각 중간 프레임의 인터리빙 유닛 IU2에 대해, 대응 행에 지연 회로(delay line)가 존재하지 않음으로써 나타내는 바와 같이, 지연을 실시하지 않고 출력한다. 　
이상의 처리에 의해, 원래 송신된 프레임 IN(m-2), IN(m-1), IN(m)에 대응하는 프레임 OUT(p), OUT(p+1), OUT(p+2)가 복원된다. 　
그러나, 상기의 시간 인터리버 및 시간 디인터리버에 관한 기재는, 시간 인터리버(130)와 시간 디인터리버의 디바이스와 방법의 동작의 논리적인 기술 뿐이다. 　이러한 실장은, 반드시 기술한 유닛(310~330)과 유닛(410~430)을 이용하지 않는, 몇가지의 방법에서 얻어질 수 있다. 　특히, 정의한 2차원 매트릭스를 서로 관련한 상이한 공간 위치에 배치하도록, 정의한 2차원 매트릭스에 있어서의 데이터 배치와 데이터의 이동은, 시간 인터리빙 처리 및 시간 디인터리빙 처리의 이해를 간단하게 하기 위해 선택되어 있는 것에 지나지 않는다. 　바람직한 실장에 있어서, 데이터의 물리적인 기록은 2차원 어레이 구조를 가지는 메모리에 있어서 체계화되어도 되지만, 데이터는, 상술한 바와 같이, 반드시 물리적으로 재배치되지 않고, 예를 들면 적절한 어드레싱 스킴을 이용하여 간단히 논리적으로 재배치해도 된다. 　
본 개시는, 리소스의 사용의 삭감을 수반하는, 바람직하게는 시간 디인터리버에 있어서의 메모리의 사용의 삭감을 수반한다, 상술한 시간 인터리빙과 시간 디인터리빙을 실장하는 방법을 제공한다. 　이 시간 디인터리버에 있어서의 메모리의 사용의 삭감은, 작고, 잠재적으로 휴대될 수 있는 전자 디바이스에 시간 인터리버가 탑재되는 경우가 있기 때문에 유효하며, 메모리의 삭감은 사이즈와 비용의 삭감을 유효하게 가져온다. 　
이하, 이것에 관련한 시간 인터리빙 및 시간 디인터리빙에 대해서 기재한다.
≪실시의 형태≫
　도 5는, 본 개시의 실시의 형태에 관련된 시간 인터리버의 일실장예의 구성을 나타낸다. 　또한, 도 5의 시간 인터리버에 의한 시간 인터리빙은, 블록 인터리빙과 콘볼루션 인터리빙을 조합한 하이브리드 인터리빙이다. 　
시간 인터리버(500)는, 로우-칼럼 블록 인터리버(BI0)(510)와, 블록 인터리버(BI1)(520)와, 콘볼루션 인터리버(530)를 구비한다. 　콘볼루션 인터리버(530)는, 논리적으로, 스위치(540), 메모리 유닛(M1,0, M2,0, M2,1)(545-11, 545-21, 545-22), 및 스위치(550)를 구비한다. 　로우-칼럼 블록 인터리버(510)의 출력은 블록 인터리버(520)의 입력에 접속되며, 블록 인터리버(520)의 출력은 콘볼루션 인터리버(530)의 입력에 접속된다. 　
단, 도 5는 논리적인 표시만으로 되어 있으며, 시간 인터리버(500)는 물리적으로 실현되어 있지 않은, 즉 물리 스위치를 구비하고 있지 않지만, 예를 들면 메모리와 프로세서를 이용하여 실현될 수 있는 것은, 상기 기술 분야에 속하는 기술자에 있어서 분명하다. 　
이하, 도 5의 로우-칼럼 블록 인터리버(510)에 대해서 기재한다. 　
로우-칼럼 블록 인터리버(510)는, Ncells/NIU와 동일한 수의 행과, NIU와 동일한 수의 열의 매트릭스를 포함한다. 　단, NIU는 1프레임당 인터리빙 유닛의 수이며, Ncells는 1부호어당 셀의 수이다. 　예를 들면, 도 2의 프레임 구조의 경우, Ncells=12, NIU=3이다. 　
Ncells=12, NIU=3의 경우에 있어서의, 로우-칼럼 블록 인터리버(510)의 일실장예를 도 6a에 나타낸다. 　또한, 도 6a의 예에서는, 1번째의 부호어의 12개의 셀은, 00, 01, 02,···, 09, 0A, 0B의 기재 순으로, 로우-칼럼 블록 인터리버(510)에 입력된다. 　
도 6a로부터 알 수 있는 바와 같이, 셀(00-0B)은, 로우-칼럼 블록 인터리버(510)에 의해, 그 입력순으로, 매트릭스에 열방향으로 기입되고, 기입된 후, 매트릭스로부터 행방향으로 읽어내진다. 　이 결과, 1번째의 부호어의 12개의 셀은, 00, 04, 08, 01, 05, 09, 02, 06, 0A, 03, 07, 0B의 기재 순으로, 로우-칼럼 블록 인터리버(510)로부터 출력된다. 　
이 로우-칼럼 블록 인터리버(510)의 실장은, 예를 들면, DVB-T2의 실장 가이드 라인(비특허 문헌 2)에 있어서 사용되고 있거나, 혹은, 특허 문헌 1에 있어서 기술되어 있는, 어드레싱 스킴에 의해 동작하게 되는 선형 메모리 블록을 이용하여 유리하게 얻어지는 것은 상기 기술 분야에 속하는 기술자에 있어서 분명하다. 　또한, 비특허 문헌 2 및 특허 문헌 1은 본 원에 완전하게 포함될 수 있다. 　
특히, 이 로우-칼럼 블록 인터리버는, 다음의 셀이 읽어내지는 메모리 위치를 추적하고, 이미 들어 온 셀을 기입하기 위해 이들 메모리 위치를 재사용한다. 　상세히 서술하면, j번째의 시간 인터리빙 블록의 i번째의 요소의 어드레스 a(i, j)는 다음의 수학식 1과 수학식 2에 의거하여 계산된다. 　또한, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 Ncells개(도 2의 프레임 구조의 경우, 12개)의 셀을 포함하는 각 부호어 및 각 부호어의 i번째의 셀에 각각 해당한다. 　
Figure 112016075414305-pct00001
단, Nr은 행의 수, Nc는 열의 수이다. 　또한, j=0,···,로 부호어가 입력될 때마다 1씩 증가하며, i=0,···, Ncells -1-1(도 2의 프레임 구조의 경우, 11)이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells/NIU(도 2의 프레임 구조의 경우, 12/3=4), NIU(도 2의 프레임 구조의 경우, 3)에 각각 해당한다. 　
송신기측의 로우-칼럼 블록 인터리버(510)에 있어서, k(j)는 다음의 수학식 2를 이용하여 계산된다. 　
Figure 112016075414305-pct00002
이 수법의 이점은, 하나의 버퍼에 의해 셀의 읽어내기와 기입이 가능한 것이며, 2개의 버퍼를 사용하여 그 2개의 버퍼 간에서 기입 동작과 읽어내기 동작의 전환을 행할 필요는 없는 것이다. 　이것은, 로우-칼럼 블록 인터리빙에 대해, 그리고, 유사성에 의해, 로우-칼럼 블록 디인터리빙에 대해, 선형 RAM(random access memory)의 1블록을 사용하는 것을 가능하게 한다. 　그것에 관하여, 실제의 로우-칼럼 블록 인터리버와 로우-칼럼 블록 디인터리버의 메모리 사이즈를, 개념적인 사이즈로는, 동일하게 할 수 있다. 　예를 들면, 12셀로 이루어지는 하나의 프레임을 로우-칼럼 블록 인터리빙 또는 로우-칼럼 블록 디인터리빙하기 위해, 12셀의 메모리 공간을 가지는 하나의 메모리 블록을 사용할 수 있다. 　
이하, 도 5의 블록 인터리버(520)에 대해서 기재한다. 　
블록 인터리버(520)는, Ncells와 동일한 수의 행과, NFEC ＿ TI와 동일한 수의 열의 매트릭스를 포함한다. 　단, Ncells는 1부호어당 셀의 수이며, NFEC ＿ TI는 1프레임당 부호어의 수이다. 　예를 들면, 도 2의 프레임 구조의 경우, Ncells=12, NFEC ＿ TI=2이다. 　또한, 후술하는 블록 인터리버(520A, 520B)도 마찬가지로 Ncells와 동일한 수의 행과, NFEC＿TI와 동일한 수의 열의 매트릭스를 포함한다. 　
Ncells=12, NFEC ＿ TI=2의 경우에 있어서의, 블록 인터리버(520)의 일실장예를 도 6b에 나타낸다. 　또한, 도 6b의 예에서는, 1개의 프레임 내의 최초의 부호어의 12개의 셀은, 로우-칼럼 블록 인터리버(510)로부터 출력되는 순서, 여기에서는, 00, 04, 08,···, 03, 07, 0B의 기재 순으로, 블록 인터리버(520)에 입력된다. 　이어서, 상기 1개의 프레임 내의 다음의 부호어의 12개의 셀은, 로우-칼럼 블록 인터리버(510)로부터 출력되는 순서, 여기에서는, 10, 14, 18,···, 13, 17, 1B의 기재 순으로, 블록 인터리버(520)에 입력된다. 　
도 6b에 나타내는 바와 같이, 최초의 부호어의 셀(00-0B)은, 로우-칼럼 블록 인터리버(510)에 의해 출력되는 순으로, 블록 인터리버(520)에 의해 매트릭스에 열방향으로 기입된다. 　이어지는 부호어의 셀(10-1B)은, 로우-칼럼 블록 인터리버(510)에 의해 출력되는 순으로, 블록 인터리버(520)에 의해 매트릭스에 열방향으로 기입된다. 　매트릭스에 기입된 셀(00-0B, 10-1B)은, 블록 인터리버(520)에 의해, 매트릭스로부터 행방향으로 읽어내진다. 　이 결과, 1번째의 프레임의 24개의 셀은, 00, 10, 04,···, 19, 02,···17, 0B, 1B의 기재 순으로, 블록 인터리버(520)로부터 출력된다. 　
이 경우, 블록 인터리버(520)는, 로우-칼럼 블록 인터리버(510)와 같이, 로우-칼럼 블록 인터리버로서 동작하고 있다. 　따라서, 로우-칼럼 블록 인터리버(510)에 대해 이루어진 동일한 고찰이, 특히, 수학식 1 및 수학식 2를 이용하여 기술한 어드레싱 스킴의 가능한 실장에 관해서 적용 가능하다. 　또한, 블록 인터리버(520)에 적용하는 경우, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 NFEC＿TI×Ncells개(도 2의 프레임 구조의 경우, 2×12=24개)의 셀을 포함하는 각 프레임 및 각 프레임의 i번째의 셀에 각각 해당하고, j=0,···,로 프레임이 입력될 때마다 1씩 증가하며, i=0,···, NFEC ＿ TI×Ncells-1(도 2의 프레임 구조의 경우, 2×12-1=23)이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells(도 2의 프레임 구조의 경우, 12) 및 NFEC＿TI(도 2의 프레임 구조의 경우, 2)에 각각 해당한다. 　
이하, 시간 인터리버(130) 내의 블록 인터리버(BI1)의 다른 실장예에 대해서 기재한다. 　
도 6b의 수치예와 동일한 경우에 있어서의, 즉, Ncells=12, NFEC ＿ TI=2의 경우에 있어서의, 블록 인터리버(BI1)의 다른 실장예를 도 6c에 나타낸다. 　단, 도 6c에서는, 블록 인터리버(BI1)를 블록 인터리버(520A)로서 나타낸다. 　또한, 도 6c에 있어서의 입력 셀은, 도 6b에 있어서의 입력 셀과 동일한 것으로 한다. 　
본 개시에 있어서, 참조가 블록 인터리버(520)에 대해 이루어져 있는 경우에, 블록 인터리버(520) 대신에 블록 인터리버(520A)가 실장될 수 있는 것은 분명하다. 　
도 6c에 나타내는 바와 같이, 최초의 부호어의 12개의 셀(00-B)은, 로우-칼럼 블록 인터리버(510)에 의해 출력되는 순으로, 블록 인터리버(520A)에 의해 매트릭스에 기입된다. 　이어지는 부호어의 셀(10-1B)은, 로우-칼럼 블록 인터리버(510)에 의해 출력되는 순으로, 블록 인터리버(520A)에 의해 매트릭스에 기입된다. 　단, 셀(00-0B, 10-1B)은, 블록 인터리버(520)와 같이 열방향으로 기입되는 것이 아니라, 대각으로 기입된다. 　그리고, 매트릭스에 기입된 셀(00-0B, 10-1B)은, 블록 인터리버(520A)에 의해, 블록 인터리버(520)와 마찬가지로, 매트릭스로부터 행방향으로 읽어내진다. 　이 결과, 도 6c에 나타내는 바와 같이, 1개의 프레임의 24개의 셀은, 00, 1B, 10,···, 09, 02,···, 13, 17, 0B의 기재 순으로, 블록 인터리버(520A)로부터 출력된다. 　
이 블록 인터리버(520A)의 실장은, 예를 들면, DVB-C2의 사양서(비특허 문헌 3)에 있어서 사용되고 있는 어드레싱 스킴에 의해 동작하게 되는 선형 메모리 블록을 이용하여 유리하게 얻어지는 것은 상기 기술 분야에 속하는 기술자에 있어서 분명하다. 　또한, 비특허 문헌 3은 본 원에 완전하게 포함될 수 있다. 　
특히, 이 블록 인터리버는, 다음의 셀이 읽어내지는 메모리 위치를 추적하고, 이미 들어 온 셀을 기입하기 위해 이들 메모리 위치를 재사용한다. 　상세히 서술하면, j번째의 시간 인터리빙 블록의 i번째의 요소의 어드레스 a(i, j)는 다음의 수학식 3에 의거하여 계산된다. 　또한, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 NFEC ＿ TI×Ncells개(도 2의 프레임 구조의 경우, 2×12=24개)의 셀을 포함하는 각 프레임 및 각 프레임의 i번째의 셀에 각각 해당한다.
Figure 112016075414305-pct00003
단, Nr은 행의 수, Nc는 열의 수이며, j=0,···,로 프레임이 입력될 때마다 1씩 증가하며, i=0,···, NFEC ＿ TI×Ncells-1(도 2의 프레임 구조의 경우, 2×12-1=23)이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells(도 2의 프레임 구조의 경우, 12) 및 NFEC ＿TI(도 2의 프레임 구조의 경우, 2)에 각각 해당한다. 　
이하, 시간 인터리버(130) 내의 블록 인터리버(BI1)의 또 다른 실장예에 대해서 기재한다. 　
도 6b의 수치예와 동일한 경우에 있어서의, 즉, Ncells=12, NFEC ＿ TI=2의 경우에 있어서의, 블록 인터리버(BI1)의 또 다른 실장예를 도 6d에 나타낸다. 　단, 도 6d에서는, 블록 인터리버(BI1)를 블록 인터리버(520B)로서 나타낸다. 　또한, 도 6d에 있어서의 입력 셀은, 도 6b에 있어서의 입력 셀과 동일한 것으로 한다. 　
본 개시에 있어서, 참조가 블록 인터리버(520)에 대해 이루어져 있는 경우에, 블록 인터리버(520) 대신에 블록 인터리버(520B)가 실장될 수 있는 것은 분명하다. 　
도 6d에 나타내는 바와 같이, 최초의 부호어의 12개의 셀(00-0B)은, 로우-칼럼 블록 인터리버(510)에 의해 출력되는 순으로, 블록 인터리버(520B)에 의해 매트릭스의 열방향으로 기입된다. 　이어지는 부호어의 셀(10-1B)은, 로우-칼럼 블록 인터리버(510)에 의해 출력되는 순으로, 블록 인터리버(520B)에 의해 매트릭스의 열방향으로 기입된다. 　단, 셀이 읽어내지기 전에, 로우 트위스트 처리가 블록 인터리버(520B)에 의해 실행된다. 　로우 트위스트 후에, 셀(00-0B, 10-1B)은, 블록 인터리버(520B)에 의해, 매트릭스로부터 행방향으로 읽어내진다. 　
다른 기재를 하면, 부호어의 셀(00-0B)은 매트릭스에 열방향으로 기입되며, 이어지는 부호어의 셀(10-1B)은 매트릭스에 열방향으로 기입된다. 　그리고, 매트릭스에 기입된 셀(00-0B, 10-1B)은 매트릭스로부터 대각으로 읽어내진다. 　
이 결과, 도 6d에 나타내는 바와 같이, 1개의 프레임의 24개의 셀은, 00, 14, 08,···, 1B, 04,···, 17, 0B, 10의 기재 순으로, 블록 인터리버(520B)로부터 출력된다. 　
이 블록 인터리버(520B)의 실장은, 다음의 셀이 읽어내지는 메모리 위치를 추적하고, 이미 들어 온 셀을 기입하기 위해 이들 메모리 위치를 재사용하는 어드레싱 스킴에 의해 동작하게 되는 선형 메모리 블록을 이용하여 유리하게 얻어진다. 　상세히 서술하면, j번째의 시간 인터 블록의 i번째의 요소의 어드레스 a(i, j)는 다음의 수학식 4에 의거하여 계산된다. 　또한, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 NFEC ＿ TI×Ncells개(도 2의 프레임 구조의 경우, 2×12=24개)의 셀을 포함하는 각 프레임 및 각 프레임의 i번째의 셀에 각각 해당한다. 　
Figure 112016075414305-pct00004
단, Nr은 행의 수, Nc는 열의 수이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells(도 2의 프레임 구조의 경우, 12) 및 NFEC ＿ TI(도 2의 프레임 구조의 경우, 2)에 각각 해당한다. 　
블록 인터리버(520A, 520B)는, 셀 인터리버를 보완거나, 혹은, 거기에 재기록하는 이점을 가지며, 그렇지 않으면 로우-칼럼 블록 인터리버(510)보다 전에 배치되는 이점을 가지고 있으므로, 블록 인터리버(520)보다 우수하다. 　특히, DVB-NGH에 있어서, 셀 인터리버는, 부호어 내의 셀의 유사 랜덤 퍼뮤테이션을 실행하기 위해, 로우-칼럼 블록 인터리버(510) 전에 요구된다. 　블록 인터리버(520A, 520B)를 이용함으로써, 이 셀 인터리버를 생략하는 것이 가능하게 된다. 　
이하, 도 5의 콘볼루션 인터리버(530)에 대해서 기재한다. 　
스위치(540, 550)는, NFEC ＿ TI개의 셀이 통과한 후에 접속처의 포지션을 1개분 이동한다. 　스위치가 접속되는 포지션의 수, 즉, 콘볼루션 인터리버(530)에 있어서의 브랜치의 수는 인터리빙 유닛의 수 NIU와 동일하다. 　
상기에 예시한 도 2의 프레임 구조의 경우에 있어서의, 즉, Ncells=12, NFEC ＿TI=2, NIU=3의 경우에 있어서의, 스위치(540)의 최초의 3개의 단계와 각각의 출력 셀을 도 6e에 나타내고, 이어지는 3개의 단계와 각각의 출력 셀을 도 6f에 나타낸다. 　단, 도 6e, 도 6f에서는, 입력 셀로서, 도 6b에 나타내는 블록 인터리버(520)의 출력 셀이 이용되어 있으며, 1프레임 분의 24개의 셀은, 00, 10, 04,···, 19, 02,···, 17, 0B, 1B의 기재 순으로 스위치(540)에 도달한다. 　
도 6e, 도 6f로부터 알 수 있는 대로, NFEC ＿ TI=2개의 셀이 통과하면, 스위치(540)는 접속처를 최상단 또는 2단째의 포지션으로부터 일단 아래의 포지션으로 이동하거나, 또는, 최하단의 포지션으로부터 최상단의 포지션으로 이동한다. 　
스위치(540)로부터 출력되는 셀은, 스위치(540)가 현재 접속되어 있는 브랜치를 통과한다. 　최상단의 브랜치는 지연 엘리먼트를 포함하지 않고, 최상단보다 아래의 브랜치는, 각각, 1개 위의 브랜치에 대해 1개 더 지연 엘리먼트를 부가하여, 상단에서 하단을 향해 순서대로 1, 2, 3, 4 등의 개수의 지연 엘리먼트를 포함한다. 　
각 지연 엘리먼트 Mx , y는 FIFO(first in, first out) 시프트 레지스터로서 작용하며, Ncells/NIU×NFEC ＿ TI개의 메모리 셀을 포함한다. 　예를 들면, 도 2의 프레임 구조의 경우, 즉, Ncells=12, NFEC ＿ TI=2, NIU=3의 경우, 각 지연 엘리먼트 Mx , y는 12/3×2=8 메모리 셀을 포함한다. 　또한, 지연 엘리먼트 Mx , y는 도 5의 메모리 유닛(545-11, 545-21, 545-22)에 해당한다. 　
각 브랜치를 통과한 셀은, 스위치(550)에 도달한다. 　그리고, NFEC ＿ TI=2개의 셀이 통과하면, 스위치(550)는 접속처를 최상단 또는 2단째의 포지션으로부터 일단 아래의 포지션으로 이동하거나, 또는, 최하단의 포지션으로부터 최상단의 포지션으로 이동한다. 　
도 6g는 최초의 3프레임에 대한 콘볼루션 인터리버(530)의 일동작예의 개략을 나타낸다. 　출력에 있어서의 엠티 셀은, 메모리 유닛(545-11, 545-21, 545-22)에 있어서 그 기억 내용이 단계적으로 진행되는 것에 의한 것이다. 　특히, 이 예에서는 3개의 메모리 유닛(545-11, 545-21, 545-22)은, 출력에 있어서의 24개의 엠티 셀에 대응하는, 합계로 8개의 셀의 3배, 즉, 24개의 셀을 유지한다. 　셀 40부터 셀이 연속적으로 존재하고 있다. 　
링 버퍼가 지연 회로(delay line) 혹은 메모리 유닛(545-11, 545-21, 545-22)을 실장하기 위해 사용될 수 있는 것은 상기 기술 분야에 있어서의 기술자에 있어서 분명하다. 　또한, 링 버퍼는 메모리 유닛의 물리적인 카피를 회피하는 이점을 가진다. 　이 방법에서는, 전력 소비가 유효하게 억제되어, 휴대 디바이스에 있어서 중대한 이점을 가져온다. 　
도 7은, 본 개시의 실시의 형태에 관련된 시간 디인터리버의 일실장예의 구성을 나타낸다. 　또한, 도 7의 시간 디인터리버에 의한 시간 디인터리빙은, 콘볼루션 디인터리빙과 블록 디인터리빙을 조합한 하이브리드 디인터리빙이다. 　
시간 디인터리버(700)는, 콘볼루션 디인터리버(730)와, 블록 디인터리버(BDI1)(720)와, 로우-칼럼 블록 디인터리버(BDI0)(710)를 구비한다. 　콘볼루션 디인터리버(730)는, 논리적으로, 스위치(740), 메모리 유닛(M1,0, M1,1, M2,0)(745-01, 745-02, 745-11), 및 스위치(750)를 구비한다. 　콘볼루션 디인터리버(730)의 출력은 블록 디인터리버(720)의 입력에 접속되고, 블록 디인터리버(720)의 출력은 로우-칼럼 블록 디인터리버(710)의 입력에 접속된다. 　시간 디인터리버(700)가 시간 인터리버(500)에 대해 충분히 대칭이 되어 있는 것을 알 수 있다. 　
콘볼루션 디인터리버(730)는, 특히, 메모리 유닛(745-01, 745-02, 745-02)이 유지하는 셀의 수와, 스위치(740) 및 스위치(750)의 이동 속도에 관해서, 도 6e~도 6g를 이용하여 기술한 콘볼루션 인터리버(530)의 동작과 충분히 유사한 방법에 있어서 동작한다. 　
메모리 유닛(745-01, 745-02, 745-02)은 Ncells/NIU×NFEC ＿ TI개의 메모리 셀을 포함한다. 　스위치(740, 750)는, NFEC ＿ TI개의 셀이 통과하면, 접속처를 최상단 또는 2단째의 포지션으로부터 일단 아래의 포지션으로 이동하거나, 또는, 최하단의 포지션으로부터 최상단의 포지션으로 이동한다. 　
또한, 여기에서는 이 이상의 상세한 기술을 생략한다. 　
이하, 도 7의 로우-칼럼 블록 디인터리버(710)에 대해서 기재한다. 　
로우-칼럼 블록 디인터리버(710)는, Ncells/NIU행 NIU열의 매트릭스를 포함한다.
로우-칼럼 블록 디인터리버(710)의 하나의 메모리 실장예는, 로우-칼럼 블록 인터리버(510)와 대칭이며, 하기의 어드레싱 스킴을 이용한 메모리에 의해 얻어진다. 　즉, j번째의 시간 인터리빙 블록의 i번째의 요소의 어드레스 a(i, j)는 다음의 수학식 5와 수학식 6을 이용하여 계산된다. 　또한, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 Ncells개(도 2의 프레임 구조의 경우, 12개)의 셀을 포함하는 각 부호어 및 각 부호어의 i번째의 셀에 각각 해당한다. 　
Figure 112016075414305-pct00005
단, Nr은 행의 수, Nc는 열의 수이다. 　j=0,···,로 부호어가 입력될 때마다 1씩 증가하고 있으며, i=0,···, Ncells -1-1(도 2의 프레임 구조의 경우, 11)이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells/NIU(도 2의 프레임 구조의 경우, 12/3=4), NIU(도 2의 프레임 구조의 경우, 3)에 각각 해당한다. 　
수신기측의 로우-칼럼 블록 디인터리버(710)에 있어서, k(j)는 다음의 수학식 6을 이용하여 계산된다. 　
Figure 112016075414305-pct00006
이하, 도 7의 블록 디인터리버(720)에 대해서 기재한다. 　
블록 디인터리버(720)는, Ncells행 NIUFEC ＿ TI열의 매트릭스를 포함한다. 　
블록 디인터리버(720)의 하나의 메모리 실장예는, 블록 인터리버(520)와 대칭이며, 상기의 로우-칼럼 블록 디인터리버(710)와 같이, 수신기측의 디인터리빙 어드레싱용의 수학식 5 및 수학식 6을 이용하여 기술한 어드레싱 스킴을 이용한 메모리에 의해 얻어진다. 　또한, 블록 디인터리버(720)에 적용하는 경우, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 NFEC ＿ TI×Ncells개(도 2의 프레임 구조의 경우, 2×12=24개)의 셀을 포함하는 각 프레임 및 각 프레임의 i번째의 셀에 각각 해당하고, j=0,···,로 프레임이 입력될 때마다 1씩 증가하며, i=0,···, NFEC ＿ TI×Ncells-1(도 2의 프레임 구조의 경우, 2×12-1=23)이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells(도 2의 프레임 구조의 경우, 12) 및 NFEC ＿ TI(도 2의 프레임 구조의 경우, 2)에 각각 해당한다. 　
또는, 블록 인터리버(520A)가 이용되는 경우, 이것에 대응하는 블록 디인터리버는 다음의 어드레싱 스킴을 이용함으로써 실장된다. 　즉, j번째의 시간 인터리빙 블록의 i번째의 요소의 어드레스 a(i, j)는 다음의 수학식 7을 이용하여 계산된다. 　또한, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 NFEC ＿ TI×Ncells개(도 2의 프레임 구조의 경우, 2×12=24개)의 셀을 포함하는 각 프레임 및 각 프레임의 i번째의 셀에 각각 해당한다. 　
Figure 112016075414305-pct00007
단, Nr은 행의 수, Nc는 열의 수이며, j=0,···,로 프레임이 입력될 때마다 1씩 증가하며, i=0,···, NFEC ＿ TI×Ncells-1(도 2의 프레임 구조의 경우, 2×12-1=23)이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells(도 2의 프레임 구조의 경우, 12) 및 NFEC ＿TI(도 2의 프레임 구조의 경우, 2)에 각각 해당한다. 　
또는, 블록 인터리버(520B)가 이용되는 경우, 이것에 대응하는 블록 디인터리버는 다음의 어드레싱 스킴을 이용함으로써 실장된다. 　즉, j번째의 시간 인터리빙 블록의 i번째의 요소의 어드레스 a(i, j)는 다음의 수학식 8을 이용하여 계산된다. 　또한, j번째의 시간 인터리빙 블록 및 i번째의 요소는 상기에서 말하는 바와 같은 NFEC ＿ TI×Ncells개(도 2의 프레임 구조의 경우, 2×12=24개)의 셀을 포함하는 각 프레임 및 각 프레임의 i번째의 셀에 각각 해당한다. 　
Figure 112016075414305-pct00008
단, Nr은 행의 수, Nc는 열의 수이며, Nr, Nc는 상기에서 말하는 바와 같은 Ncells(도 2의 프레임 구조의 경우, 12) 및 NFEC ＿ TI(도 2의 프레임 구조의 경우, 2)에 각각 해당한다. 　
다음에, 본 개시에 있어서의 새로운 실시의 형태로서, 간이화한 시간 인터리버 및 시간 디인터리버를 기재한다. 　또한, 시간 인터리버는 블록 인터리빙과 콘볼루션 인터리빙을 조합한 하이브리드 인터리빙을 행하고, 시간 디인터리버는 블록 디인터리빙과 콘볼루션 디인터리빙을 조합한 하이브리드 디인터리빙을 행한다. 　
로우-칼럼 블록 인터리버(510)는, 1부호어당 셀수 Ncells가 인터리빙 유닛수 NIU의 정수배의 케이스에서는, 종래의 로우-칼럼 블록 인터리버이다. 　그러나, 이 케이스가 아닌 경우, 뒤의 셀을 건너뛰고 진행되는 블록 인터리버를 이용할 필요가 있다. 　
DVB-NGH의 사양서에 의하면, L( IU , min)=floor(Ncells/NIU)이다. 　단, floor(x)는 x를 넘지 않는 최대의 정수이다. Nlarge=mod(Ncells, NIU)이며, Nsmall=NIU-Nlarge이다. 　또한, 최초의 Nlarge개의 인터리빙 유닛은 L( IU , min)+1개의 셀을 포함하고, 다음의 Nsmall개의 인터리빙 유닛은 L(IU, min)개의 셀을 포함한다. 　이 결과, Ncells=(L( IU , min)+1)×Nlarge+L(IU, min)×Nsmall이다. 　
이 로우-칼럼 블록 인터리버의 일례의 개략을 도 8에 나타낸다. 　이 블록 인터리버는 상술한 메모리의 사용을 억제한 DVB-T2 어드레싱 스킴을 이용하여 직접 실장될 수 없는 것을 알 수 있다. 　이 대책은, 대규모이고 복잡한 논리를 가져오는, 소정의 셀을 건너뛰는 것을 필요로 한다. 　
그러나, 발명자는, 로우-칼럼 블록 인터리버(510)와 로우-칼럼 블록 디인터리버(710)가 시간 인터리버 회로 전체와 시간 디인터리버 회로 전체의 아우터 컴퍼넌트(outer component)를 형성하는 것을 깨달았다. 　따라서, 로우-칼럼 블록 인터리버(510)와 로우-칼럼 블록 디인터리버(710)는, 전체의 기능에 영향을 미치지 않고, 성능을 저하시키지 않고, 시간 인터리버 회로와 시간 디인터리버 회로로부터 간단하게 없앨 수 있다. 　이 발견을 서포트하는 시뮬레이션 결과를 도 9에 나타낸다. 　
이것에 대응하는 시간 인터리버(1000)의 일구성예를 도 10에 나타낸다. 　
도 10의 시간 인터리버(1000)는 블록 인터리버(BI1)(1020)와 콘볼루션 인터리버(1030)를 구비하고, 콘볼루션 인터리버(1030)는 스위치(1040), 복수의 FIFO 레지스터(1045), 및 스위치(1050)를 구비한다. 　또한, 도 10에 있어서의 콘볼루션 인터리버(1030) 내의 정사각형의 블록의 각각은 FIFO 레지스터(1045)이다. 　또, 스위치(1040)측의 포지션 i(1~NIU-1) 및 스위치(1050)측의 포지션 i(1~NIU-1) 간의 브랜치에 설치되어, 스위치(1040)부터 스위치(1050)에 걸쳐 j번째에 있는 FIFO 레지스터(1045)를 Mi , j라고 표기한다. 　
부호어의 분산은 스위치(1040)에 의해 결정된다. 　
하나의 실시의 형태에 있어서, 스위치(1040)는 NFEC - TI개의 셀이 통과한 후에 접속처의 포지션을 1개 증가하도록 (0, 1, 2,···, NIU-2, NIU-1, 0, 1,···) 이동한다. 　스위치(1050)의 동작은 스위치(1040)의 동작을 재현한다. 　즉, 스위치(1050)는 NFEC - TI개의 셀이 통과한 후에 접속처의 포지션을 1개 증가하도록 (0, 1, 2,···, NIU-2, NIU-1, 0, 1,···) 이동한다. 　
본 개시는 스위치(1040, 1050)는 NFEC _ TI개의 셀이 통과한 후에 접속처의 포지션을 1개분 증가하도록 이동하는 것에 한정되지 않고, 다른 증가도 가능하다. 　후자의 경우, 각 FIFO 레지스터(1045)의 사이즈가 조정된다. 　예를 들면, 스위치(1040) 및 스위치(1050)가 하나씩 건너 점프하여 전환하는 경우(즉, 처음은 전체 짝수 포지션 0, 2, 4,···로 이동하고, 그리고 전체 홀수 포지션 1, 3, 5,···로 이동하는 경우), 최초의 Nlarge개의 인터리빙 유닛에 관계하는, 스위치(1040)가 접속되는 최초의 Nlarge개의 포지션에 접속되는 각 FIFO 레지스터(Mi , j)(1045)는 (L( IU , min)+1)×NFEC＿TI 메모리 셀용의 메모리일 필요가 있다. 　나머지의 Nsmall개의 인터리빙 유닛에 관계하는, 스위치(1040)가 접속되는 나머지의 Nsmall개의 포지션에 접속되는 각 FIFO 레지스터(Mi, j)(1045)는 L( IU , min)×NFEC ＿ TI 메모리 셀용의 메모리이다. 　그 이점은, 부호어가 큰 시간 스팬으로 퍼지는 것이다. 　
블록 인터리버(1020)에 대해, 상술한 블록 인터리버의 어떤 것에서도, 특히, 블록 인터리버(520, 520A, 520B)에 대해 기술한 모든 가능한 실장을 이용하는 것이 가능하다. 　
송신기에 있어서, 각 FIFO 레지스터(Mi , j)(1045)의 사이즈는, 최초의 Nlarge개의 인터리빙 유닛에 관련하는, i=1,···, Nlarge-1, j=1,···, i에서는, (L( IU , min)+1)×NFEC＿TI 메모리 셀이며,
다음의 Nsmall개의 인터리빙 유닛에 관련하는, i=Nlarge,···, NIU-1, j=1,···, i에서는, L(IU, min)×NFEC＿TI 메모리 셀이다. 　
도 10의 시간 인터리버(1000)에 대응하는 시간 디인터리버(1100)는 시간 인터리버(1000)의 기능을 반영하여, 시간 디인터리버(1100)의 일구성예를 도 11에 나타낸다. 　
도 11의 시간 디인터리버(1100)는 콘볼루션 디인터리버(1130)와 블록 디인터리버(BDI1)(1120)를 구비하고, 콘볼루션 디인터리버(1130)는 스위치(1140), 복수의 FIFO 레지스터(1145), 및 스위치(1150)를 구비한다. 　또한, 도 10에 있어서의 콘볼루션 디인터리버(1130) 내의 정사각형의 블록의 각각은 FIFO 레지스터(1145)이다. 　또, 스위치(1140)측의 포지션 i(0~NIU-2) 및 스위치(1050)측의 포지션 i(0~NIU-2) 간의 브랜치에 설치되며, 스위치(1140)로부터 스위치(1150)에 걸쳐 k번째에 있는 FIFO 레지스터(1045)를 M＇i, i+k-1=M＇i, j라고 표기한다. 　
여기서, 스위치(1140) 및 스위치(1150)는 스위치(1040) 및 스위치(1050)에 대응하여 동작한다. 　즉, 스위치(1140) 및 스위치(1150)는 NFEC - TI개의 셀이 통과한 후에 접속처의 포지션을 전환하고, 포지션을 전환하는 순서는 스위치(1040) 및 스위치(1050)와 동일하다. 　블록 디인터리버(720)에 대해 상기에서 이루어진 고찰이 블록 디인터리버(1120)에 대해 동일하게 적용한다. 　
Ncells가 NIU의 정수배인지 아닌지에 의존하여, FIFO 레지스터(M＇i , j)(1145)는 송신기의 FIFO 레지스터(Mi , j)(1045)와 쌍이 되는 것과 사이즈가 상이하다. 　
특히, Ncells가 NIU의 정수배인 경우, 전체 FIFO 레지스터(1145)는 동일 사이즈, 즉, Ncells/NIU×NFEC ＿ TI이다. 　
일반론으로서, Ncells가 NIU의 정수배가 아닌 경우,　
FIFO 레지스터 M＇i , j의 메모리 사이즈는, i=0,···, Nlarge-1, j=i,···, NIU-2에 대해, (L( IU , min)+1)×NFEC ＿ TI 메모리 셀이며,
i=Nlarge,···, NIU-2, j=i,···, NIU-2에 대해, L( IU , min)×NFEC ＿ TI 메모리 셀이다. 　
블록 디인터리버(1120)는, 블록 인터리버(1020)의 기능을 없애고, 블록 디인터리버(720)에서 논의한 바와 같이, RAM의 하나의 블록과 그 관련한 어드레싱 스킴에 의거하여, 상기의 블록 디인터리버의 어느 하나에 의해 실현될 수 있다. 　
전체의 통신 스킴은, 지연 회로는 블록 인터리버와 블록 디인터리버에 의해 캡슐화되어 있기 때문에, 블록 인터리버와 블록 디인터리버에만 직면하는 것을 알 수 있다. 　
본 실시의 형태에 있어서 제안한 바와 같이, 외측의 로우-칼럼 블록 인터리버(BI0)(510)와 로우-칼럼 블록 디인터리버(BDI0)(710)의 제거는, 도 3c에 나타내는 송신기의 송신 시퀀스를 바꾸게 되지만, 실장을 용이하게 하는 이점을 가진다. 　
도 9는, DVB-NGH의 시간 인터리버의 성능과 본 실시의 형태의 시간 인터리버(1000)의 성능을 비교한 시뮬레이션 결과의 개략을 나타낸다. 　단, 도 9는, 신호대 잡음 전력비(signal-to-noise power ratio：SNR)에 대한 에러 곡선을 이용하여 나타내고 있다. 　도 9로부터 알 수 있는 대로, 시간 인터리버(1000)의 성능은 외측의 로우-칼럼 블록 인터리버(BI0)(510)와 로우-칼럼 블록 디인터리버(BDI0)(710)를 없앰으로써 저하되어 있지 않은, 즉, DVB-NGH의 시간 인터리버에 관한 에러 곡선과 본 실시의 형태의 시간 인터리버(1000)의 에러 곡선은 충분히 일치하고 있다. 　
도 9에 결과를 나타내는 시뮬레이션은, 인터리브된 셀의 중심 기간에 발생하는 고정의 소실 버스트를 수반하는 레일리 버스트 소실 채널을 포함한다. 　그것은 중대한 섀도잉을 수반한 무선 통신로의 전반을 에뮬레이트한다. 　소실 레이트(20%, 40%)는 시간 인터리버의 시간 인터리빙 깊이에 관련한다. 　또한, 시뮬레이션 파라미터는, 「변조 방식：256 비균일 QAM」, 「LDPC 부호어 길이 Nldpc=64800, 부호화율 9/15」, 「인터리빙 유닛수：NIU=15」, 「1인터리빙 유닛당 부호어수：NFEC ＿TI=8」, 「인터리빙 프레임수：30」이다. 　
몇가지의 실시의 형태를 따로 따로 설명했지만, 그들은 대체 실시의 형태를 얻기 위해 조합할 수 있는 것은, 상기 기술 분야에 있어서의 기술자에 의해 분명하다. 　
≪보충≫
본 개시에 관련된 통신 방법 등에 대해서 정리한다. 　
(1)　제1 시간 인터리버는,　
복수의 셀에 대해 콘볼루션 인터리빙을 포함하는 시간 인터리빙을 행하는 시간 인터리버로서,
상기 콘볼루션 인터리빙을 행하는 콘볼루션 인터리버는,　
상기 콘볼루션 인터리버의 입력의 접속처를, 인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 어느 하나의 브랜치의 일단으로 전환하는 제1 스위치와,
상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 일부의 브랜치 간에서 서로 개수가 상이한, FIFO(first in, first out) 메모리와,
상기 콘볼루션 인터리버의 출력의 접속처를, 상기 복수의 브랜치 중 어느 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고,　
상기 제1 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행하고,
상기 제2 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행한다. 　
(2)　제1 시간 디인터리버는,　
복수의 셀에 대해 콘볼루션 디인터리빙을 포함하는 시간 디인터리빙을 행하는 시간 디인터리버로서,
상기 콘볼루션 디인터리빙을 행하는 콘볼루션 디인터리버는,　
상기 콘볼루션 디인터리버의 입력의 접속처를, 디인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 어느 하나의 브랜치의 일단으로 전환하는 제1 스위치와,
상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 일부의 브랜치 간에서 서로 개수가 상이한, FIFO(first in, first out) 메모리와,
상기 콘볼루션 디인터리버의 출력의 접속처를, 상기 복수의 브랜치 중 어느 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고,　
상기 제1 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행하고,
상기 제2 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행한다. 　
(3)　제1 시간 인터리빙 방법은,　
복수의 셀에 대해 콘볼루션 인터리빙을 포함하는 시간 인터리빙을 행하는 시간 인터리빙 방법으로서,
상기 시간 인터리빙 방법을 행하는 시간 인터리버는 상기 콘볼루션 인터리빙을 행하는 콘볼루션 인터리버를 구비하고,
상기 콘볼루션 인터리버는,　
상기 콘볼루션 인터리버의 입력의 접속처를, 인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 어느 하나의 브랜치의 일단으로 전환하는 제1 스위치와,
상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 일부의 브랜치 간에서 서로 개수가 상이한, FIFO(first in, first out) 메모리와,
상기 콘볼루션 인터리버의 출력의 접속처를, 상기 복수의 브랜치 중 어느 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고,　
상기 제1 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행하고,
상기 제2 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행한다. 　
(4)　제1 시간 디인터리빙 방법은,　
복수의 셀에 대해 콘볼루션 디인터리빙을 포함하는 시간 디인터리빙을 행하는 시간 디인터리빙 방법으로서,
상기 시간 디인터리빙 방법을 행하는 시간 디인터리버는 상기 콘볼루션 디인터리빙을 행하는 콘볼루션 디인터리버를 구비하고,
상기 콘볼루션 디인터리버는,　
상기 콘볼루션 디인터리버의 입력의 접속처를, 디인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 어느 하나의 브랜치의 일단으로 전환하는 제1 스위치와,
상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 일부의 브랜치 간에서 서로 개수가 상이한, FIFO(first in, first out) 메모리와,
상기 콘볼루션 디인터리버의 출력의 접속처를, 상기 복수의 브랜치 중 어느 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고,　
상기 제1 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행하고,
상기 제2 스위치는 1프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에 상기 접속처를 전환하며, 이 접속처의 전환은 접속처의 브랜치를 상기 복수의 브랜치를 순서대로 또한 반복함으로써 행한다. 　
본 개시는, 복수의 셀을 시간 인터리브하는 시간 인터리버 및 이것에 대응하는 시간 디인터리버에 이용할 수 있다.
100: 송신기　 110: 입력 처리 유닛　
120: BICM 인코더　 130: 시간 인터리버　
140: 모듈레이터　 150: RF 프론트엔드　
160: 안테나　 310: 지연 유닛　
320: 스태킹 유닛　 330: 읽어내기 유닛　
410: 세퍼레이팅 유닛　 420: 디스태킹 유닛　
430: 지연 유닛　 500: 시간 인터리버　
510: 로우-칼럼 블록 인터리버　520, 520A, 520B: 블록 인터리버　
530: 콘볼루션 인터리버　 540: 스위치　
545-11, 545-21, 545-22: 메모리 유닛　
550: 스위치　 700: 시간 디인터리버　
710: 로우-칼럼 블록 디인터리버
720: 블록 디인터리버　 730: 콘볼루션 디인터리버　
740: 스위치　 745-01, 745-02, 745-11: 메모리 유닛　
750: 스위치　 1000: 시간 인터리버　
1020: 블록 인터리버　 1030: 콘볼루션 인터리버　
1040: 스위치　 1045: FIFO 레지스터　
1050: 스위치　 1100: 시간 디인터리버　
1120: 블록 디인터리버　 1130: 콘볼루션 디인터리버　
1140: 스위치　 1145: FIFO 레지스터　
1150: 스위치　

Claims (4)

  1. 복수의 셀에 대해 콘볼루션 인터리빙을 포함하는 시간 인터리빙을 행하는 시간 인터리버로서,
    상기 콘볼루션 인터리빙을 행하는 콘볼루션 인터리버가,
    상기 콘볼루션 인터리버의 입력의 제1 접속처를, 인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 하나의 브랜치의 일단으로 전환하는 제1 스위치와,
    상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 하나의 브랜치를 제외한 복수의 브랜치 간에서 서로 개수가 상이한, 복수의 FIFO(first in, first out) 메모리와,
    상기 콘볼루션 인터리버의 출력의 제2 접속처를, 상기 복수의 브랜치 중 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고,
    상기 제1 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제1 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 입력의 제1 접속처를 전환하며,
    상기 제2 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제2 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 출력의 제2 접속처를 전환하는, 시간 인터리버.
  2. 복수의 셀에 대해 콘볼루션 디인터리빙을 포함하는 시간 디인터리빙을 행하는 시간 디인터리버로서,
    상기 콘볼루션 디인터리빙을 행하는 콘볼루션 디인터리버가,
    상기 콘볼루션 디인터리버의 입력의 제1 접속처를, 디인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 하나의 브랜치의 일단으로 전환하는 제1 스위치와,
    상기 복수의 브랜치 중 하나의 브랜치를 제외한 일부의 브랜치에 설치되며, 상기 하나의 브랜치를 제외한 복수의 브랜치 간에서 서로 개수가 상이한, 복수의 FIFO(first in, first out) 메모리와,
    상기 콘볼루션 디인터리버의 출력의 제2 접속처를, 상기 복수의 브랜치 중 하나의 브랜치의 타단으로 전환하는 제2 스위치를 구비하고,　
    상기 제1 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제1 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 입력의 제1 접속처를 전환하며,
    상기 제2 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제2 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 출력의 제2 접속처를 전환하는, 시간 디인터리버.
  3. 시간 인터리빙 방법으로서,
    시간 인터리버에 의해, 복수의 셀에 대해 콘볼루션 인터리빙을 포함하는 시간 인터리빙을 행하는 단계를 포함하며,
    상기 시간 인터리빙을 행하는 시간 인터리버는 상기 콘볼루션 인터리빙을 행하는 콘볼루션 인터리버를 포함하고,
    상기 콘볼루션 인터리빙은,
    제1 스위치에 의해, 상기 콘볼루션 인터리버의 입력의 제1 접속처를, 인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 하나의 브랜치의 일단으로 전환하는 단계와,
    하나의 브랜치를 제외한 복수의 브랜치에 복수의 FIFO(first in, first out) 메모리를 설치하는 단계로서, FIFO 메모리의 수는 상기 하나의 브랜치를 제외한 복수의 브랜치 간에서 상이한, 상기 단계와,
    제2 스위치에 의해, 상기 콘볼루션 인터리버의 출력의 제2 접속처를, 상기 복수의 브랜치 중 하나의 브랜치의 타단으로 전환하는 단계를 포함하며,
    상기 제1 스위치에 의한 전환에서, 상기 제1 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제1 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 입력의 제1 접속처를 전환하며,
    상기 제2 스위치에 의한 전환에서, 상기 제2 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제2 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 출력의 제2 접속처를 전환하는, 시간 인터리빙 방법.
  4. 시간 디인터리빙 방법으로서,
    시간 디인터리버에 의해, 복수의 셀에 대해 콘볼루션 디인터리빙을 포함하는 시간 디인터리빙을 행하는 단계를 포함하며,
    상기 시간 디인터리빙을 행하는 시간 디인터리버는 상기 콘볼루션 디인터리빙을 행하는 콘볼루션 디인터리버를 포함하고,
    상기 콘볼루션 디인터리빙은,
    제1 스위치에 의해, 상기 콘볼루션 디인터리버의 입력의 제1 접속처를, 디인터리브되는 셀이 배치되는 인터리빙 유닛의 수와 동일한 복수의 브랜치 중 하나의 브랜치의 일단으로 전환하는 단계와,
    하나의 브랜치를 제외한 복수의 브랜치에 복수의 FIFO(first in, first out) 메모리를 설치하는 단계로서, FIFO 메모리의 수는 상기 하나의 브랜치를 제외한 복수의 브랜치 간에서 상이한, 상기 단계와,
    제2 스위치에 의해, 상기 콘볼루션 디인터리버의 출력의 제2 접속처를, 상기 복수의 브랜치 중 하나의 브랜치의 타단으로 전환하는 단계를 포함하며,
    상기 제1 스위치에 의한 전환에서, 상기 제1 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제1 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 제1 접속처를 전환하며,
    상기 제2 스위치에 의한 전환에서, 상기 제2 스위치는, 프레임당 부호어의 수와 동일한 복수의 셀이 통과한 경우에, 상기 제2 접속처의 대응하는 브랜치를 상기 복수의 브랜치 간에 순서대로 및 반복적으로 전환함으로써, 상기 제2 접속처를 전환하는, 시간 디인터리빙 방법.
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