KR102353795B1 - 단층막 중재 정밀 재료 에칭 - Google Patents

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Abstract

에칭 방법이 설명된다. 방법은, 흡착 촉진제로 기판 상에 노출된 표면의 적어도 일부분을 처리하여 노출된 표면의 기능을 변경하고 탄소 함유 프리커서의 후속 흡착을 유발하는, 기판 상에 노출된 표면의 적어도 일부분을 처리하는 단계; 및 그 후, 기능화된 표면에 탄소 함유 프리커서를 흡착시켜 탄소 함유막을 형성하는, 탄소 함유 프리커서를 흡착시키는 단계를 포함한다. 이어서, 탄소 함유막의 표면의 적어도 일부분이 이온 플럭스에 노출되어, 흡착된 탄소 함유막 및 기저 기판의 재료의 적어도 일부분을 제거한다.

Description

단층막 중재 정밀 재료 에칭
본 출원은 2016년 7월 25일에 출원된 미국 특허 가출원 제 62/366,529 호에 관련되고 이 가출원을 우선권으로 주장하며, 이 가출원의 전체 내용은 참조로서 본원에 포함된다.
본 발명은 에칭을 위한 방법, 더 구체적으로 전자 디바이스 응용들용 박막을 에칭하기 위한 정밀 에칭 기술에 관한 것이다.
본 발명은 집적 회로, 트랜지스터들 및 집적 회로용 트랜지스터 컴포넌트들과 같은 반도체 디바이스를 제조하는 방법에 관한 것이다. 반도체 디바이스의 제조시에(특히 미세 스케일일 때), 막형성 퇴적들, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 및 도핑 처리들과 같은 다양한 제조 프로세스들이 실행되고, 기판 상에 원하는 반도체 디바이스 엘리먼트들을 형성하기 위해 반복적으로 수행된다. 역사적으로, 마이크로제조로, 하나의 평면 내에 그 위에 형성되는 배선/금속배선으로 트랜지스터들이 생성되어 왔고, 따라서 2차원(two-dimensional; 2D) 회로들 또는 2D 제조로 특징되어 왔다. 스케일링 노력들이 2D 회로들에서의 단위 면적당 트랜지스터들의 개수를 크게 증가시켰지만, 스케일링이 한 자리 수 나노미터 반도체 디바이스 제조 노드들로 진입함에 따라 스케일링 노력들이 더 큰 도전과제들과 마주하고 있다. 반도체 디바이스 제조자들은, 트랜지스터들이 다층식으로 적층되는 3차원(three-dimensional; 3D) 반도체 디바이스들에 대한 요구를 표명해 왔다. 측방 치수(lateral dimension)들이 고밀도화되고 구조물들이 수직적으로 개발됨에 따라 정밀 재료 퇴적 및 에칭에 대한 필요성이 점점 더 강해지고 있다.
본원의 기술들은 정밀 에칭 기술들을 사용하는 디바이스 제조에 관한 것이다.
에칭 방법이 설명된다. 방법은, 흡착 촉진제(adsorption-promoting agent)로 기판 상에 노출된 표면의 적어도 일부분을 처리하여 노출된 표면의 기능(functionality)을 변경하고 탄소 함유 프리커서의 후속 흡착을 유발하는, 기판 상에 노출된 표면의 적어도 일부분을 처리하는 단계; 및 그 후, 기능화된 표면에 탄소 함유 프리커서를 흡착시켜 탄소 함유막을 형성하는, 탄소 함유 프리커서를 흡착시키는 단계를 포함한다. 이어서, 탄소 함유막의 표면의 적어도 일부분이 이온 플럭스에 노출되어, 흡착된 탄소 함유막 및 기저(underlying) 기판의 재료의 적어도 일부분을 제거한다.
물론, 명확성을 위해, 본원에서 설명되는 바와 같은 상이한 단계들의 논의의 순서가 제시된다. 일반적으로, 이 단계들은 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본원의 상이한 피처들, 기술들, 구성들 등 각각이 본 개시의 상이한 개소들에서 논의될 수 있지만, 개념들 각각이 서로 독립적으로 또는 서로 조합하여 실행될 수 있다는 점이 의도된다. 따라서, 본 발명은 많은 상이한 방식들로 구현되고 보여질 수 있다.
이 발명의 내용 부분이 본 개시 또는 청구된 발명의 모든 실시예 및/또는 점증적으로 신규한 양태를 특정하는 것은 아니라는 점을 유념한다. 대신, 이 발명의 내용은 종래의 기술들에 대해 상이한 실시예들 및 대응하는 포인트들의 신규성의 예비적 논의만을 제공한다. 본 발명 및 실시예들의 추가적인 상세사항들 및/또는 가능한 관점들에 대해, 읽는이는 아래에서 더욱 논의되는 바와 같은 본 개시의 상세한 설명 부분 및 대응하는 도면들로 안내된다.
첨부된 도면들에서,
도 1은 실시예에 따른 기판 상의 박막의 컨포멀(conformal) 흡착의 방법을 예시하고,
도 2는 실시예에 따른 기판 상의 박막의 비컨포멀(non-conformal) 흡착의 방법을 예시하고,
도 3은 실시예에 따른 기판을 에칭하는 방법을 예시하고,
도 4는 실시예에 따른 기판을 에칭하는 방법을 예시하며,
도 5는 실시예에 따른 기판을 에칭하는 방법을 예시하는 흐름도를 제공한다.
본원의 기술들은 정밀 에칭 기술들을 사용하는 디바이스 제조에 관한 것이다. FEOL(front end of line, 예를 들어 트랜지스터 제조)부터 BEOL(back end of line, 예를 들어 상호연결부 제조)까지의 반도체 제조시에 여러 사례들이 나타나며, 산화물막 및 질화물막(사실상, 일반적으로 실리콘 함유)은 고도의 정밀도로 에칭될 필요가 있다. 표면상으로는(ostensibly) 탄소가 산소를 제거하고 불소가 실리콘을 휘발시키기 때문에 탄화불소 기반 플라즈마들이 사용된다. 실제로는 탄화불소가 다른 영향들 중에서 이온 충격에 의한 성장이 확인되는 막을 형성함에 따라 F-C-(O 또는 N)-Si 혼합층에 의해 에칭이 중재된다.
막의 이온 스퍼터링이 없으면, 잠재적으로 막이 연속적인 방식으로 박막으로서 성장한다. 간단히 말해서, 유전체들을 에칭하기 위해 플라즈마로부터의 큰 이온 에너지들을 필요로 하는 역할을 하는 것이 또한 막의 두께이다. 이온들은, 에칭 반응[SiX + C + F
Figure 112018107969241-pct00001
(생성) 휘발성 산물들, ‘X’는 Si 이외의 원소]이 비롯되는 막-버진(virgin) 기판 계면에 에너지를 공급하기 위해 막을 관통해야 한다. 클로깅(clogging)이 상이한 피처 개구부들을 초래할 수 있고, 에칭될 상이한 막들 간의 선택비(selectivity)에 대해 역할할 수 있는 막 두께가 상이한 피처 형상들, 분포들에 대해 또는 피처 기하구조(geometry) 자체 내에서 관리하기 어려울 수 있음에 따라, 많은 제조 모듈들에서 이 혼합층을 다루는 것이 주요 도전과제이다. 자가 정렬되는, 높은 애스펙트비(aspect ratio) 구조물들 및 패터닝 응용들은 모두, 제어되지 않는 폴리머 성장으로부터 기인하는 무수한 트레이드 오프(trade-off)들을 극복하기 위해 폴리머라이징(polymerizing), 에칭 프리커서 이온 및 에너지 플럭스의 최적 혼합을 찾는 집적 도전과제를 겪는다.
원자 층 에칭이 해결책을 제공해야 하지만, 탄화불소 플라즈마들이 자가 제한되지 않는 탄화불소막들을 퇴적시킨다. 후속 이온 충격 단계에서 제거될 막들의 두께는 노출 시간 및 가능하다면 이온 에너지에 의해서만 제어되도록 시도될 수 있다. 탄화불소 플럭스들이 쉐도잉(shadowing)으로 인해 변화됨에 따라(연속적 프로세스에서의 ARDE 또는 애스펙트비 의존 에칭과 유사함) 복잡한 구조물 내에서의 구조물의 증가되는 깊이에 걸친 제어가 어렵고, 등밀도(iso-dense) 구조적 차이들에 의해 더 복잡해진다. 탄화불소 기반 플라즈마를 사용하는 산화물 및 질화물 재료의 원자 층 에칭은, 실제로 탄화불소막이 자가 제한되지 않으므로 ALE가 아니기 때문에 종종 준 ALE(quasi-ALE)로 지칭된다.
일 실시예에서, 흡착 단계 동안, 실리콘 산화물 및/또는 실리콘 질화물의 노출된 영역들을 포함하여 기판의 적어도 일부분 상에 탄소 함유막, 바람직하게는 단층(monolayer)막이 위치된다. 그 후, 중재되는 이온 충격 탈착(desorption) 단계에 의해 기저 재료(예를 들어, 산화물 또는 질화물) 중 일부를 포함하여, 흡착된 막이 제거된다(도 3 및 도 5를 보라). 미리 정해진 두께의 유기막들 또는 탄소 함유막들이 원자 층 증착을 사용하여 퇴적될 수 있다. 또한 이와 같이 함으로써, 연속적 및 층별(layer-by-layer) 에칭에서 에칭 중재층들로서는 제어되지 않는 두께의 탄소 함유막들의 문제가 해결될 수 있다.
마스크(110) 및 재료층(120)(예를 들어, 유전체)을 갖는 기판에 대한 컨포멀 퇴적 흐름(100)에서, 탄소 함유막의 원자 층 증착은 노출된 표면을 흡착 촉진제(102)로 선처리(pre-treating)하여 노출된 표면의 표면 기능을 변경해서(즉, 표면을 “기능화함”), 기능화된 표면에 탄소 함유 또는 폴리머 프리커서(104)가 화학흡착(chemisorb)될 수 있다(도 1 및 도 2를 보라). 비제한적으로, 대략 일 층의 화학량론적(stoichiometric) 막이 그 결과이다. 막은 불소를 함유할수 있거나 불소, 예를 들어 F2, 불소 가스, 또는 탄화불소 기반 층을 형성하기 위해 비폴리머라이징 플라즈마로 처리될 수 있다.
챔버로부터 프리커서 가스들을 배출시키는 퍼징 단계에 이어서, 기판이 불활성 플라즈마[예를 들어, 아르곤(Ar) 플라즈마]로부터의 이온 플럭스와 같은 이온 플럭스에 노출되고, 에칭 임계값 위의 그리고 스퍼터링 임계값 아래의 에너지로 이온 충격이 수행된다. 그러한 설명된 사이클 중 하나는 유전체 재료의 층별 제거를 구성한다. 층은 응용에 의해 필요됨에 따라 하나 이상의 등가(equivalent) 분자층 두께일 수 있다(예시적인 흐름도에 대한 도 5를 보라).
또한, ALD 퇴적된 막은 에칭되는 구조물의 측벽의 패시베이션으로서 역할할 수 있다(도 1 및 도 4를 보라). 과잉 막이 플래시(flash) 프로세싱 단계(즉, 10 초보다 적은 짧은 프로세스 시간), 예를 들어 산소 단계, 바람직한 각각의 사이클로 제거될 수 있다.
일부 실시예들에서, 막 성장을 위한 표면을 준비하기 위해, 대전된 입자 충격이 사용될 수 있다(도 2를 보라). 수평 표면들 상에만 막을 성장시키는 것이 바람직할 때, 전자들 또는 이온들이 단글링 결합들을 형성하여 이 표면들 상의 성장을 촉진하도록 사용될 수 있다(도 2를 보라). 측벽들 또는 수직 구조물들에의 적은 플럭스가 인큐베이션(incubation) 시간을 이용한 측벽들 상의 지연된 성장 또는 비침윤가능(un-wettable) 표면들 상의 핵생성(nucleation)의 자연적 지연을 허용한다.
상이한 재료들 간의 핵생성 시간의 차이들이, 흡착 시간을 선택하여 상이한 재료들 간의 선택비를 생성하게 한다. 예를 들어, 짧은 흡착 시간 동안 충전 단층이 질화물 상에 성장될 수 있고 더 적은 단층이 산화물 상에 성장될 수 있다. 두 재료들의 완전한 커버리지가 바람직하면 더 긴 흡착 시간이 선택될 수 있다. 이어서 이온 에너지 선택을 통해 선택비가 달성된다.
탄소 함유 재료(204)의 흡착을 촉진시키기 위한 바람직한 방법은, 표면이 반응성 -NH2 결합, 흡착 촉진제(202)에 의해 점유되도록 암모니아 플라즈마에 표면을 노출시키는 단계를 포함한다. -NH2에 의해 기능화가능한 표면을 렌더링하는 것은 할로겐 재료에 의한 선처리(pretreatment)를 필요로 할 수 있다. 그러나, 불활성 가스 플라즈마 단독으로부터의 이온 충격은 종종 단글링 결합들을 생성하여 NH2 라디컬(radical)들을 수용하기에 충분하다. 표면 상의 NH2기(group)들이 이어서 유기 재료 또는 폴리머 프리커서들과 반응한다. 이 노출 단계는 플라즈마가 없을 수 있다.
다른 실시예들에서, 탄소 함유막이 불소에 노출되어 막 내의 불소 대 탄소 비율을 변경할 수 있다. 불소 노출은 플라즈마가 형성되거나 형성되지 않는 기상(gas-phase) 화학물들을 포함할 수 있다.
이어서 이온 충격 동안 낮고 제어되는 에너지 이온들로 재료 제거가 수행된다. 이온 플럭스의 형성은 100 mTorr 내지 500 mTorr의 챔버 압력에서 13.56 MHz 용량성 결합 플라즈마(예를 들어, 5 W 내지 25 W 범위의 전력)로, 또는 등가적으로(equivalently) 낮은 바이어스 전력으로 표면파 구동 마이크로파 소스와 같은 고압에서 공간적으로 분리된 플라즈마(예를 들어, 1000 W 내지 2000 W 범위의 전력)로 달성될 수 있다.
기판으로부터 미리 결정된 양의 재료를 제거하기 위해 처리하는 단계, 흡착시키는 단계, 및 노출시키는 단계가 반복될 수 있다. 이 단계들, 및 다른 단계들은 동일한 프로세스 챔버, 또는 분리된 챔버들에서 수행될 수 있다. 각각의 프로세스 단계는 기상 화학물을 포함할 수 있고, 진공압(vacuum pressure)들에서 수행될 수 있다.
도 5는 프로세스 흐름(500)에서의 예시적인 단계들을 예시한다. 예시적인 단계들은 (1) 표면 기능화(예를 들어, 암모니아 플라즈마)(510), (2) 퍼징(520), (3) 단량체(monomer) 프리커서 노출(530), (4) 퍼징(540), (5) 선택적 불소(예를 들어, F2, 또는 C 대 F 비율이 조정되는 C/F를 사용하는 처리)(550), 및 (6) 이온 충격(560)을 포함할 수 있다.
아래의 청구항들에서, 임의의 종속적 제한들은 임의의 독립 청구항들에 의존한다.
이전의 설명에서, 프로세싱 시스템의 특정 기하구조 및 그 내부에서 사용되는 다양한 컴포넌트들 및 프로세스들의 설명들과 같은 특정 상세사항들이 제시되었다. 그러나, 본원의 기술들이 이 특정 상세사항들로부터 벗어난 다른 실시예들에서 실시될 수 있고, 그러한 상세사항들이 설명의 목적을 위한 것이며 제한적이지 않다는 점이 이해되어야 한다. 본원에 개시된 실시예들은 첨부된 도면들을 참조하여 설명되었다. 유사하게, 설명의 목적을 위해, 특정 숫자들, 물질들, 및 구성들이 철저한 이해를 제공하도록 제시되었다. 그럼에도 불구하고, 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성들을 갖는 컴포넌트들은 동일한 참조 특성들에 의해 나타내어지고, 따라서 임의의 불필요한 설명들이 생략될 수 있다.
다양한 실시예들을 이해하는 것을 지원하도록 다양한 기술들이 다수의 개별적 동작들로 설명되었다. 설명의 순서는 이러한 동작들이 필수적인 종속적 순서임을 암시하는 것으로 해석되지 않아야 한다. 실제로, 이러한 동작들은 제시의 순서대로 수행될 필요가 없다. 설명되는 동작들은 설명되는 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명되는 동작들이 추가적인 실시예들에서 생략될 수 있다.
본원에서 사용되는 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 객체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수 있고, 예를 들어 반도체 웨이퍼, 레티클과 같은 기본 기판 구조물, 또는 박막과 같은, 기본 기판 구조물 상의 또는 기본 기판 구조물 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정한 기본 구조물, 아래에 있는 층 또는 위에 있는 층, 패터닝되거나 또는 패터닝되지 않은 것에 제한되지 않고, 이보다는, 임의의 그러한 층 또는 기본 구조물, 및 층들 및/또는 기본 구조물들의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정한 유형들의 기판들을 참조할 수 있지만, 이는 예시적인 목적만을 위한 것이다.
당업자는 또한 본 발명의 동일한 목표를 여전히 달성하면서, 위에서 설명된 기술들의 동작들에 대해 이루어지는 많은 변형예들이 있을 수 있다는 점을 이해할 것이다. 그러한 변형예들은 본 개시의 범위에 의해 커버되도록 의도된다. 그와 같은, 본 발명의 실시예들의 이전의 설명들은 제한적으로 의도되지 않는다. 이보다는, 본 발명의 실시예들의 임의의 제한들은 다음의 청구항들에 나타내어진다.

Claims (11)

  1. 에칭 방법에 있어서,
    흡착 촉진제(adsorption-promoting agent)로 기판 상에 노출된 표면의 적어도 일부분을 처리하여 상기 노출된 표면의 기능(functionality)을 변경하고 탄소 함유 프리커서의 후속 흡착을 유발하는, 상기 기판 상에 노출된 표면의 적어도 일부분을 처리하는 단계;
    그 후, 그 기능화된 표면에 상기 탄소 함유 프리커서를 흡착시켜 탄소 함유막을 형성하는, 상기 탄소 함유 프리커서를 흡착시키는 단계; 및
    이온 플럭스에 상기 탄소 함유막의 표면의 적어도 일부분을 노출시켜 상기 흡착된 탄소 함유막 및 기저(underlying) 기판의 재료의 적어도 일부분을 제거하는, 상기 탄소 함유막의 표면의 적어도 일부분을 노출시키는 단계
    를 포함하는, 에칭 방법.
  2. 제 1 항에 있어서, 상기 기판은 실리콘, 게르마늄, 또는 실리콘 게르마늄 합금을 포함하는 것인, 에칭 방법.
  3. 제 1 항에 있어서, 상기 흡착 촉진제는 암모니아 기반 플라즈마를 사용하여 형성되는 NH2인 것인, 에칭 방법.
  4. 제 1 항에 있어서,
    상기 흡착 촉진제로 상기 기판의 표면을 처리하기 전에 상기 표면을 선처리 대전된(pre-treatment charged) 입자 플럭스로 선처리하는 단계를 더 포함하는, 에칭 방법.
  5. 제 4 항에 있어서, 상기 선처리 대전된 입자 플럭스는 불활성 가스 플라즈마로부터의 이온 플럭스를 포함하는 것인, 에칭 방법.
  6. 제 1 항에 있어서, 상기 탄소 함유 프리커서는 -CH 함유 프리커서, 또는 단량체(monomer) 프리커서를 포함하는 것인, 에칭 방법.
  7. 제 1 항에 있어서, 제거되는 상기 기저 기판의 재료는 실리콘 산화물 또는 실리콘 질화물을 포함하는 것인, 에칭 방법.
  8. 제 1 항에 있어서,
    불소 함유 재료에 상기 탄소 함유막을 노출시켜 상기 탄소 함유막의 불소 대 탄소 함유량을 조절(adjust)하는 단계를 더 포함하는, 에칭 방법.
  9. 제 1 항에 있어서,
    상기 처리하는 단계, 상기 흡착시키는 단계, 및 상기 노출시키는 단계를 반복하여 재료의 다중층들을 제거하는 단계를 더 포함하는, 에칭 방법.
  10. 제 1 항에 있어서,
    상기 처리하는 단계에 이어서 그리고 상기 흡착시키는 단계 전에 환경(environment)을 퍼징(purging)하는 단계를 더 포함하는, 에칭 방법.
  11. 제 1 항에 있어서,
    상기 흡착시키는 단계에 이어서 그리고 상기 제거 동작 전에 환경을 퍼징하는 단계를 더 포함하는, 에칭 방법.
KR1020187031702A 2016-07-25 2017-07-24 단층막 중재 정밀 재료 에칭 KR102353795B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100297719B1 (ko) * 1998-10-16 2001-08-07 윤종용 박막제조방법
US6184137B1 (en) * 1998-11-25 2001-02-06 Applied Materials, Inc. Structure and method for improving low temperature copper reflow in semiconductor features
WO2000041235A1 (en) * 1999-01-08 2000-07-13 Applied Materials, Inc. Method of depositing a copper seed layer which promotes improved feature surface coverage
JP3559026B2 (ja) * 2001-08-24 2004-08-25 キヤノン販売株式会社 半導体装置の製造方法
JP4813480B2 (ja) * 2005-06-13 2011-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
US7416989B1 (en) * 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US8394723B2 (en) * 2010-01-07 2013-03-12 Lam Research Corporation Aspect ratio adjustment of mask pattern using trimming to alter geometry of photoresist features
US20130119018A1 (en) * 2011-11-15 2013-05-16 Keren Jacobs Kanarik Hybrid pulsing plasma processing systems
CN103681269B (zh) * 2012-09-03 2016-06-29 中芯国际集成电路制造(上海)有限公司 选择性形成高k介质层的方法
WO2015047731A1 (en) * 2013-09-27 2015-04-02 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
US20150200042A1 (en) * 2014-01-10 2015-07-16 Applied Materials, Inc. Recessing ultra-low k dielectric using remote plasma source

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