KR102352245B1 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
KR102352245B1
KR102352245B1 KR1020140158039A KR20140158039A KR102352245B1 KR 102352245 B1 KR102352245 B1 KR 102352245B1 KR 1020140158039 A KR1020140158039 A KR 1020140158039A KR 20140158039 A KR20140158039 A KR 20140158039A KR 102352245 B1 KR102352245 B1 KR 102352245B1
Authority
KR
South Korea
Prior art keywords
pattern
silicide
forming
insulating layer
semiconductor device
Prior art date
Application number
KR1020140158039A
Other languages
Korean (ko)
Other versions
KR20160057545A (en
Inventor
구자민
신중한
이공수
김영석
임한진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140158039A priority Critical patent/KR102352245B1/en
Publication of KR20160057545A publication Critical patent/KR20160057545A/en
Application granted granted Critical
Publication of KR102352245B1 publication Critical patent/KR102352245B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer

Abstract

폴리실리콘 패턴 물질(미도시)이 기판, 제2 절연층, 및 비트라인 구조체 상에 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)와 같은 공정으로 증착될 수 있다. 예시적인 실시예에서, 폴리실리콘 패턴이 폴리실리콘 패턴 물질 상의 마스크 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통하여 제공될 수 있다. 폴리실리콘 패턴에는 불순물이 도핑될 수 있다. 불순물은 인(P) 또는 비소(As)일 수 있다. 예시적인 실시예에서, 폴리실리콘 패턴은 보이드(void) 및 심(seam) 결함(들)을 포함할 수 있다. 이러한 실시예에서, 폴리실리콘 패턴에 제1 파장의 레이저가 조사될 수 있다.A polysilicon pattern material (not shown) may be deposited on the substrate, the second insulating layer, and the bit line structure by a process such as Chemical Vapor Deposition (CVD) or Physical Vapor Deposition (PVD). In an exemplary embodiment, the polysilicon pattern may be provided through a dry etching process using a mask pattern on the polysilicon pattern material as an etch mask. The polysilicon pattern may be doped with impurities. The impurity may be phosphorus (P) or arsenic (As). In an exemplary embodiment, the polysilicon pattern may include voids and seam defect(s). In this embodiment, a laser of a first wavelength may be irradiated to the polysilicon pattern.

Description

반도체 장치 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method

본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 레이저를 이용하는 반도체 장치 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a laser.

반도체 장치는 전자 산업에서 중요한 요소로 각광을 받고 있다. 반도체 기억 장치는 논리 데이터들을 저장하고, 그리고 저장된 데이터들을 판독할 수 있는 반도체 장치이다. 반도체 기억 장치는 휘발성 기억 장치 및 비휘발성 기억 장치로 구분될 수 있다. 휘발성 기억 장치는 전원 공급이 중단되는 경우에는 저장된 데이터들을 모두 잃어버리며, 디램(DRAM) 장치 또는 에스램(SRAM) 장치는 대표적인 휘발성 기억 장치들이다. 비휘발성 기억 장치는 전원 공급이 중단되는 경우에도 저장된 데이터들을 간직한다. 플래시(flash) 기억 장치는 대표적인 비휘발성 기억 장치라고 할 수 있다.BACKGROUND ART Semiconductor devices are in the spotlight as an important element in the electronics industry. A semiconductor memory device is a semiconductor device capable of storing logic data and reading stored data. A semiconductor memory device may be divided into a volatile memory device and a nonvolatile memory device. A volatile memory device loses all stored data when power supply is interrupted, and a DRAM device or an SRAM device is a representative volatile memory device. A nonvolatile memory device retains stored data even when power supply is interrupted. A flash memory device may be referred to as a representative nonvolatile memory device.

전자 산업이 고도로 발전함에 따라, 고용량의 반도체 기억 장치가 요구되고 있다. 이에 따라, 반도체 기억 장치의 고집적화 경향이 심화하고 있다. 하지만, 여러 문제점들이 야기되어 고집적화된 반도체 기억 장치의 구현이 점점 어려워지고 있다.BACKGROUND With the highly developed electronic industry, a high-capacity semiconductor memory device is required. Accordingly, the trend toward high integration of semiconductor memory devices is deepening. However, various problems have arisen, making it increasingly difficult to implement a highly integrated semiconductor memory device.

본 발명이 해결하고자 하는 과제는 고집적화된 반도체 장치의 제조 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a highly integrated semiconductor device.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명은 반도체 장치 제조 방법에 관한 것이다. 본 발명의 실시예에 따르면, 기판을 제공하는 단계, 상기 기판 상에 절연층을 형성하는 단계, 상기 절연층에 상기 기판을 노출하는 개구부를 형성하는 단계, 상기 개구부 하부에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴에 레이저를 조사하는 단계, 상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계, 상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공될 수 있다.The present invention relates to a method of manufacturing a semiconductor device. According to an embodiment of the present invention, providing a substrate, forming an insulating layer on the substrate, forming an opening exposing the substrate in the insulating layer, forming a polysilicon pattern under the opening A method of manufacturing a semiconductor device comprising: irradiating a laser to the polysilicon pattern; forming a silicide pattern on the polysilicon pattern in the opening; and forming a metal pattern on the silicide pattern. can

일 실시예에 따르면, 상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the method of manufacturing a semiconductor device may be provided, wherein the laser is either a Yb:YAG laser having a wavelength of 511 nm or an Nd:YAG laser having a wavelength of 532 nm.

일 실시예에 따르면, 상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the silicide pattern may be any one of cobalt silicide, nickel silicide, tungsten silicide, platinum silicide, and molybdenum silicide.

일 실시예에 따르면, 상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the method of manufacturing a semiconductor device may be provided in which the metal pattern is any one of tungsten, titanium nitride, cobalt, and nickel.

일 실시예에 따르면, 상기 폴리실리콘 패턴은 인 또는 비소의 불순물을 포함하는 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the method of manufacturing a semiconductor device may be provided, wherein the polysilicon pattern includes an impurity of phosphorus or arsenic.

일 실시예에 따르면, 상기 개구부는 홀 또는 그루브인 반도체 장치 제조 방법이 제공될 수 있다. According to an embodiment, the method of manufacturing a semiconductor device may be provided in which the opening is a hole or a groove.

일 실시예에 따르면, 소스 영역 및 드레인 영역을 갖는 트랜지스터를 포함하는 기판을 제공하는 단계, 상기 기판 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층에 상기 기판을 노출하는 제1 개구부를 형성하는 단계, 상기 제1 개구부 내에 제1 콘택을 형성하는 단계, 상기 제1 콘택 및 상기 제1 절연층 상에 비트 라인을 형성하는 단계, 상기 제1 콘택 및 상기 비트 라인을 덮는 제2 절연층을 형성하는 단계, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 드레인을 노출하는 제2 개구부를 형성하는 단계, 상기 제2 개구부 하부에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴에 레이저를 조사하는 단계, 상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계, 상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계, 및 상기 금속 패턴 상에 정보 저장 요소를 형성하는 단계를 포함하는 반도체 소자 제조 방법이 제공될 수 있다. According to an embodiment, providing a substrate including a transistor having a source region and a drain region, forming a first insulating layer on the substrate, a first opening exposing the substrate in the first insulating layer forming a first contact in the first opening; forming a bit line on the first contact and the first insulating layer; and a second insulation covering the first contact and the bit line. Forming a layer, forming a second opening exposing a drain through the first insulating layer and the second insulating layer, forming a polysilicon pattern under the second opening, the polysilicon pattern irradiating a laser to the surface, forming a silicide pattern on the polysilicon pattern in the opening, forming a metal pattern on the silicide pattern, and forming an information storage element on the metal pattern A method of manufacturing a semiconductor device may be provided.

일 실시예에 따르면, 상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the method of manufacturing a semiconductor device may be provided, wherein the laser is either a Yb:YAG laser having a wavelength of 511 nm or an Nd:YAG laser having a wavelength of 532 nm.

일 실시예에 따르면, 상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the silicide pattern may be any one of cobalt silicide, nickel silicide, tungsten silicide, platinum silicide, and molybdenum silicide.

일 실시예에 따르면, 상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.According to an embodiment, the method of manufacturing a semiconductor device may be provided in which the metal pattern is any one of tungsten, titanium nitride, cobalt, and nickel.

본 발명의 실시예들에 따르면, 저항이 감소된 콘택 플러그가 제공될 수 있다. 따라서 고집적화에 최적화된 반도체 장치의 제조 방법이 제공될 수 있다.According to embodiments of the present invention, a contact plug with reduced resistance may be provided. Accordingly, a method of manufacturing a semiconductor device optimized for high integration can be provided.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 콘택 또는 이와 유사한 것들의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들로서, 도 6의 A-A' 및 B-B' 대응하는 도면들이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 19는 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a contact or the like according to an embodiment of the present invention.
6 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.
7 to 16 are cross-sectional views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, and are views corresponding to AA′ and BB′ of FIG. 6 .
17 is a schematic block diagram illustrating an example of a memory system including a semiconductor device according to embodiments of the present invention.
18 is a schematic block diagram illustrating an example of a memory card including a semiconductor device according to embodiments of the present invention.
19 is a schematic block diagram illustrating an example of an information processing system in which a semiconductor device according to embodiments of the present invention is mounted.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features and advantages of the present invention will be easily understood through the following preferred embodiments in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed subject matter may be thorough and complete, and the spirit of the present invention may be sufficiently conveyed to those skilled in the art.

본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.In this specification, the expression 'and/or' is used in a sense including at least one of the elements listed before and after. In addition, the expression 'connected' or 'coupled' to another element may be directly connected or coupled to another element, or an intervening element may exist.

본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 장치에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 장치가 존재 또는 추가되는 것이 배제되지 않는다.In this specification, when a certain film (or layer) is referred to as being on another film (or layer) or substrate, it may be formed directly on the other film (or layer) or substrate or a third film between them. (or layers) may be interposed. The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. In the specification, it is not excluded that one or more other components, other steps, other operations, and/or other devices are present or added to a component, step, operation and/or device in which the expression 'comprising' is used. .

또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막(또는 제 1 층)으로 언급된 것이 다른 실시예에서는 제 2 막(또는 제 2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Also, although the terms first, second, third, etc. are used to describe various regions, films (or layers), etc. in various embodiments of the present specification, these regions, films (or layers), etc. should not be limited by These terms are only used to distinguish one region or film (or layer) from another region or film (or layer). Thus, what is referred to as the first film (or first layer) in one embodiment may be referred to as the second film (or second layer) in another embodiment. Each embodiment described and illustrated herein also includes a complementary embodiment thereof. Parts indicated with like reference numerals throughout the specification indicate like elements.

본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.Embodiments described herein will be described with reference to cross-sectional and/or plan views, which are ideal illustrative views of the present invention. In the drawings, the sizes and thicknesses of components are exaggerated for clarity. Accordingly, the shape of the illustrative drawing may be modified due to manufacturing technology and/or tolerance. Embodiments of the present invention are not limited to the specific form shown, but also include changes in the form generated according to the manufacturing process. For example, the etched region shown at a right angle may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the drawings have a schematic nature, and the shapes of the illustrated regions in the drawings are intended to illustrate specific shapes of regions of the device and not to limit the scope of the invention.

도 1 내지 도 5는 본 발명의 개념에 따른 콘택 또는 이와 유사한 것들의 제조 방법을 설명하기 위한 단면도들이다. 도 1을 참조하여, 기판(10)이 제공된다. 기판(10)은 반도체 기판일 수 있다. 일 예로, 기판(10)은 실리콘(Si) 또는 게르마늄(Ge)중에서 선택된 적어도 하나를 포함할 수 있다. 기판(10)은 제1 도전형, 예를 들면 P형, 을 가질 수 있다. 1 to 5 are cross-sectional views for explaining a method of manufacturing a contact or the like according to the concept of the present invention. Referring to FIG. 1 , a substrate 10 is provided. The substrate 10 may be a semiconductor substrate. For example, the substrate 10 may include at least one selected from silicon (Si) and germanium (Ge). The substrate 10 may have a first conductivity type, for example, a P-type.

기판(10) 상에 절연층(20)이 형성될 수 있다. 절연층(20)은 단일층(single-layer) 또는 복수층(multi-layer)일 수 있다. 절연층(20)은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 또는 물리적 기상 증착(Physical Vapor Deposition : PVD)으로 형성될 수 있다. 절연층(20)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.An insulating layer 20 may be formed on the substrate 10 . The insulating layer 20 may be a single-layer or a multi-layer. The insulating layer 20 may be formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD). The insulating layer 20 may include at least one selected from oxide, nitride, and oxynitride.

마스크 패턴(미도시)이 절연층(20) 상에 형성될 수 있다. 마스크 패턴(미도시)을 식각 마스크로 사용하여, 절연층(20)을 패터닝하여 절연층(20)을 관통하는 개구부(21)가 형성될 수 있다. 식각 공정은 화학적 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 개구부(21)는 기판(10)을 노출할 수 있다. 개구부(21)는 홀 또는 그루브일 수 있다.A mask pattern (not shown) may be formed on the insulating layer 20 . An opening 21 penetrating the insulating layer 20 may be formed by patterning the insulating layer 20 using a mask pattern (not shown) as an etch mask. The etching process may be performed by at least one selected from a chemical dry etching process and a wet etching process. The opening 21 may expose the substrate 10 . The opening 21 may be a hole or a groove.

도 2를 참조하여, 폴리실리콘막(미도시)이 예를 들면, CVD 또는 PVD와 같은 공정으로 형성될 수 있다. 예시적인 실시예에서, 폴리실리콘막을 리세스하여, 개구부(21)의 하부에 폴리실리콘 패턴(32)이 형성될 수 있다. 폴리실리콘 패턴(32)에는 제2 도전형의 불순물이 도핑될 수 있다. 제2 도전형의 불순물은 인(P) 또는 비소(As)일 수 있다. 폴리실리콘 패턴(32)은 보이드(void) 및/또는 심(seam)과 같은 결함(33)을 포함할 수 있다.Referring to FIG. 2 , a polysilicon film (not shown) may be formed by, for example, a process such as CVD or PVD. In an exemplary embodiment, a polysilicon pattern 32 may be formed under the opening 21 by recessing the polysilicon layer. The polysilicon pattern 32 may be doped with impurities of the second conductivity type. The impurity of the second conductivity type may be phosphorus (P) or arsenic (As). The polysilicon pattern 32 may include defects 33 such as voids and/or seams.

도 3을 참조하여, 폴리실리콘 패턴(32)에 레이저(40)가 조사될 수 있다. 레이저는 Yb:YAG(Ytterbium:Yttrium-Aluminum-Garnet)(λ=511 nm) 또는 Nd:YAG(Neodymium:Yttrium- Aluminum-Garnet)(λ=532 nm)일 수 있다. 예시적인 실시예에서, 레이저는 20 ns 내지 800 ns 동안 조사될 수 있다. 레이저 조사 후, 폴리실리콘 패턴(32) 내의 보이드 및 심과 같은 결함(33)이 제거될 수 있다. Referring to FIG. 3 , a laser 40 may be irradiated to the polysilicon pattern 32 . The laser may be Ytterbium:Yttrium-Aluminum-Garnet (Yb:YAG) (λ=511 nm) or Neodymium:Yttrium-Aluminum-Garnet (Nd:YAG) (λ=532 nm). In an exemplary embodiment, the laser may be irradiated for 20 ns to 800 ns. After laser irradiation, defects 33 such as voids and seams in the polysilicon pattern 32 may be removed.

도 4를 참조하여, 실리사이드 패턴(34)이 형성될 수 있다. 실리사이드 패턴(34)은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi2), 백금 실리사이드(PtSi), 또는 몰리브덴 실리사이드(MoSi2)를 포함할 수 있다. 예시적인 실시예에서, 실리사이드 패턴(34)은 코발트 실리사이드일 수 있다. 실리사이드 패턴(34)은 폴리실리콘 패턴(32)의 상부에 접할 수 있다. 실리사이드 패턴(34)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드, 또는 몰리브덴 실리사이드와 같은 금속막을 증착하고, 열처리 하여 형성될 수 있다. 미반응된 금속막은 습식 식각 공정으로 제거될 수 있다. Referring to FIG. 4 , a silicide pattern 34 may be formed. The silicide pattern 34 may include titanium silicide (TiSi 2 ), cobalt silicide (CoSi 2 ), nickel silicide (NiSi), tungsten silicide (WSi 2 ), platinum silicide (PtSi), or molybdenum silicide (MoSi 2 ). have. In an exemplary embodiment, the silicide pattern 34 may be cobalt silicide. The silicide pattern 34 may be in contact with an upper portion of the polysilicon pattern 32 . The silicide pattern 34 may be formed by depositing a metal layer such as titanium silicide, cobalt silicide, nickel silicide, tungsten silicide, platinum silicide, or molybdenum silicide and heat-treating the same. The unreacted metal layer may be removed by a wet etching process.

도 5를 참조하여, 금속막(미도시)이 증착될 수 있다. 금속막(미도시)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 질화티타늄(TiN), 코발트(Co), 또는 니켈(Ni) 중의 어느 하나를 포함할 수 있다. 본 발명의 실시예에서, 금속막(미도시)은 W일 수 있다. 또한, 베리어막(미도시)이 금속막의 형성 전에 형성될 수 있다. 베리어막은 TiN일 수 있다. 절연층(20)의 상부면이 노출되도록 금속막 및 베리어막을 평탄화하여, 금속 패턴(36)이 형성될 수 있다. 평탄화 공정은 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing: CMP)일 수 있다. 이에 따라, 콘택(30)이 형성될 수 있다. 콘택(30)은 폴리실리콘 패턴(32), 실리사이드 패턴(34), 및 금속 패턴(36)을 포함할 수 있다. Referring to FIG. 5 , a metal film (not shown) may be deposited. The metal layer (not shown) may include any one of tungsten (W), copper (Cu), aluminum (Al), titanium nitride (TiN), cobalt (Co), or nickel (Ni). In an embodiment of the present invention, the metal film (not shown) may be W. Also, a barrier film (not shown) may be formed before formation of the metal film. The barrier layer may be TiN. A metal pattern 36 may be formed by planarizing the metal layer and the barrier layer so that the upper surface of the insulating layer 20 is exposed. The planarization process may be a chemical mechanical planarization process (CMP). Accordingly, the contact 30 may be formed. The contact 30 may include a polysilicon pattern 32 , a silicide pattern 34 , and a metal pattern 36 .

도 6은 본 발명 반도체 장치의 예시적인 실시예의 평면도이다. 도 7 내지 도 16은 도 6에 표시된 A-A' 선, B-B' 선에 따른 단면도들이다. 6 is a plan view of an exemplary embodiment of the semiconductor device of the present invention. 7 to 16 are cross-sectional views taken along lines A-A' and B-B' shown in FIG. 6 .

도 6 및 도 7을 참조하여, 기판(100)이 제공된다. 기판(100)은 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)은 실리콘(Si) 또는 게르마늄(Ge)중에서 선택된 적어도 하나를 포함할 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형, 을 가질 수 있다. 6 and 7 , a substrate 100 is provided. The substrate 100 may include a semiconductor material. For example, the substrate 100 may include at least one selected from silicon (Si) and germanium (Ge). The substrate 100 may have a first conductivity type, for example, a P-type.

소자 분리막(102)이 기판(100) 내에 제공되어, 활성 영역(104)을 정의할 수 있다. 소자 분리막(102)은 쉘로우 트렌치 소자 분리막(Shallow Trench Isolation : STI)일 수 있으나, 이에 한정되는 것은 아니다. 소자 분리막(102)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막(102)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxynitride) 중에서 선택된 적어도 하나를 포함할 수 있다. The device isolation layer 102 may be provided in the substrate 100 to define the active region 104 . The device isolation layer 102 may be a shallow trench isolation layer (STI), but is not limited thereto. The device isolation layer 102 may include an insulating material. For example, the device isolation layer 102 may include at least one selected from silicon oxide, silicon nitride, and silicon oxynitride.

기판(100) 내에 게이트 전극(WL)이 제공될 수 있다. 게이트 전극(WL)의 상부면의 레벨(level)은 기판(100)의 상부면의 레벨보다 낮을 수 있다. 즉, 게이트 전극(WL)은 트렌치(112) 내에 매립된 형태일 수 있다. 게이트 전극(WL)은 평면적 관점에서 제 1 방향(y 방향)으로 연장되어 활성 영역(104) 및 소자 분리막(102)을 가로지르는 라인(line) 형태의 트렌치(112) 내에 제공되는 워드라인 일 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 게이트 전극들(WL)이 활성 영역(104)을 가로지를 수 있다. 게이트 전극(WL)은 도전성 물질을 포함할 수 있다. 예컨대, 게이트 전극(WL)은 도핑된 반도체(doped semiconductor), 도전성 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등) 또는 금속(예를 들어, 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등) 중에서 선택된 적어도 하나를 포함할 수 있다.A gate electrode WL may be provided in the substrate 100 . The level of the upper surface of the gate electrode WL may be lower than the level of the upper surface of the substrate 100 . That is, the gate electrode WL may be buried in the trench 112 . The gate electrode WL may be a word line provided in the trench 112 in the form of a line extending in the first direction (y direction) in a plan view and crossing the active region 104 and the device isolation layer 102 . have. According to an embodiment of the present invention, a pair of gate electrodes WL may cross the active region 104 . The gate electrode WL may include a conductive material. For example, the gate electrode WL may be a doped semiconductor, a conductive metal nitride (eg, titanium nitride (TiN), tantalum nitride (TaN), or tungsten nitride (WN), etc.) or a metal (eg, It may include at least one selected from ruthenium (Ru), iridium (Ir), titanium (Ti), tungsten (W), tantalum (Ta), etc.).

게이트 전극(WL)과 트렌치(112)의 내면 사이에 게이트 절연막(114)이 배치될 수 있다. 게이트 절연막(114)은 산화물(oxide), 질화물(nitride), 산화 질화물(oxinitride) 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄(hafnium oxide) 또는 산화 알루미늄(aluminum oxide) 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 본 발명의 일 실시예에 따르면, 게이트 절연막(114)의 단면은 U-자 형태일 수 있다.A gate insulating layer 114 may be disposed between the gate electrode WL and the inner surface of the trench 112 . The gate insulating layer 114 may include at least one selected from oxide, nitride, oxynitride, and high-k material. The high-k material may be an insulating material having a higher dielectric constant than that of the nitride. For example, the high dielectric material may be at least one selected from insulating metal oxides such as hafnium oxide or aluminum oxide. According to an embodiment of the present invention, the cross-section of the gate insulating layer 114 may have a U-shape.

게이트 전극(WL) 상에 게이트 캡핑 패턴(116)이 배치될 수 있다. 게이트 캡핑 패턴(116)은 트렌치(112)의 일부를 채울 수 있다. 게이트 캡핑 패턴(116)은 절연 물질을 포함할 수 있다. 예컨대, 게이트 캡핑 패턴(116)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.A gate capping pattern 116 may be disposed on the gate electrode WL. The gate capping pattern 116 may fill a portion of the trench 112 . The gate capping pattern 116 may include an insulating material. For example, the gate capping pattern 116 may include at least one selected from oxide, nitride, and oxynitride.

게이트 전극(WL) 양측의 활성 영역(104) 내에 불순물 영역들이 배치될 수 있다. 불순물 영역들은 소스/드레인 영역들(S/D)일 수 있다. 본 발명의 일 실시예에 따르면, 활성 영역(104) 내에 소스 영역(S) 및 한 쌍의 드레인 영역들(D)이 배치될 수 있다. 소스 영역(S)은 한 쌍의 게이트 전극들(WL) 사이의 활성 영역(104) 내에 배치될 수 있다. 한 쌍의 드레인 영역들(D) 사이에 한 쌍의 게이트 전극들(WL) 및 소스 영역(S)이 배치될 수 있다.Impurity regions may be disposed in the active region 104 on both sides of the gate electrode WL. The impurity regions may be source/drain regions S/D. According to an embodiment of the present invention, a source region S and a pair of drain regions D may be disposed in the active region 104 . The source region S may be disposed in the active region 104 between the pair of gate electrodes WL. A pair of gate electrodes WL and a source region S may be disposed between the pair of drain regions D.

불순물 영역들(S/D)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 불순물 영역들(S/D)은 트렌치(112)의 측벽에 접할 수 있다. 불순물 영역들(S/D)은 제2 도전형의 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 제2 도전형의 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 불순물 영역들(S/D)의 하부면은 트렌치(112)의 바닥면보다 높을 수 있다. The lower surface of the impurity regions S/D may be located at a predetermined depth from the upper surface of the active region 104 . The impurity regions S/D may contact a sidewall of the trench 112 . The impurity regions S/D may include regions doped with impurities of the second conductivity type. For example, the impurity of the second conductivity type may include phosphorus (P) or boron (B). According to an exemplary embodiment, a lower surface of the impurity regions S/D may be higher than a bottom surface of the trench 112 .

기판(100) 상에 식각 정지층(118)이 증착될 수 있다. 증착 공정은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 또는 물리적 기상 증착(Physical Vapor Deposition : PVD) 공정을 포함할 수 있다. 식각 정지층(118)은 산화물, 질화물, 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 식각 정지층(118) 상에 제1 절연층(120)이 증착될 수 있다. 제1 절연층(120)은 단일층(single-layer) 또는 복수층(multi-layer)일 수 있다. 제1 절연층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제1 절연층(120)은 식각 정지층(118)과 식각 선택비가 높은 물질을 포함할 수 있다. An etch stop layer 118 may be deposited on the substrate 100 . The deposition process may include a chemical vapor deposition (CVD) or a physical vapor deposition (PVD) process. The etch stop layer 118 may include at least one selected from oxide, nitride, and oxynitride. A first insulating layer 120 may be deposited on the etch stop layer 118 . The first insulating layer 120 may be a single-layer or a multi-layer. The first insulating layer 120 may include at least one selected from oxide, nitride, and oxynitride. The first insulating layer 120 may include a material having a high etch selectivity to the etch stop layer 118 .

도 8을 참조하여, 마스크 패턴(미도시)이 제1 절연층(120) 상에 형성될 수 있다. 마스크 패턴(미도시)은 식각 마스크로 사용하여, 제1 절연층(120)을 패터닝하여 제1 절연층(120) 및 식각 정지층(118)을 관통하는 제1 개구부(121)가 형성될 수 있다. 식각 공정은 화학적 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 제1 개구부(121)는 소스 영역(S)을 노출할 수 있다. Referring to FIG. 8 , a mask pattern (not shown) may be formed on the first insulating layer 120 . A mask pattern (not shown) may be used as an etch mask to pattern the first insulating layer 120 to form a first opening 121 penetrating the first insulating layer 120 and the etch stop layer 118 . have. The etching process may be performed by at least one selected from a chemical dry etching process and a wet etching process. The first opening 121 may expose the source region S.

제1 도전막(122)이 CVD 또는 PVD와 같은 공정을 통하여 증착될 수 있다. 제1 도전막(122)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전막(122)은 도핑된 반도체 물질(예를 들어, 다결정 실리콘(polysilicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드 (WSi2)), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 제1 도전막(122)은 도핑된 다결정 실리콘일 수 있다. The first conductive layer 122 may be deposited through a process such as CVD or PVD. The first conductive layer 122 may include a conductive material. For example, the first conductive film 122 may include a doped semiconductor material (eg, polysilicon), a metal-semiconductor compound (eg, tungsten silicide (WSi 2 )), a conductive metal nitride (eg, polysilicon). For example, it may include at least one selected from titanium nitride, tantalum nitride, or tungsten nitride, or a metal (eg, titanium, tungsten, tantalum, etc.). In an exemplary embodiment, the first conductive layer 122 may be doped polycrystalline silicon.

도 9를 참조하여, 제1 도전막(122)은 리세스되어, 제1 개구부(121) 내에 제1 콘택(124)이 형성될 수 있다. 제1 콘택(124)은 제1 절연층(120)의 상부면보다 낮은 레벨을 가질 수 있다. 제1 콘택(124)은 게이트 전극들(WL) 사이의 활성 영역(104)에 전기적으로 연결될 수 있다. 일 예로, 제1 콘택(124)은 소스 영역(S)과 접하도록 배치될 수 있다.Referring to FIG. 9 , the first conductive layer 122 may be recessed to form a first contact 124 in the first opening 121 . The first contact 124 may have a level lower than the upper surface of the first insulating layer 120 . The first contact 124 may be electrically connected to the active region 104 between the gate electrodes WL. For example, the first contact 124 may be disposed to be in contact with the source region S.

도 10을 참조하여, 제2 도전막(126) 및 캐핑막(128)이 CVD 또는 PVD와 같은 공정으로 제1 절연층(120) 및 제1 콘택(124) 상에 증착될 수 있다. 제2 도전막(126)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 틴탈륨 질화물 또는 텅스텐 질화물 등) 및 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중의 적어도 하나를 포함할 수 있다. 캐핑막(128)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.Referring to FIG. 10 , the second conductive layer 126 and the capping layer 128 may be deposited on the first insulating layer 120 and the first contact 124 by a process such as CVD or PVD. The second conductive layer 126 includes at least one of a conductive metal nitride (eg, titanium nitride, tantalum nitride, or tungsten nitride, etc.) and a metal (eg, ruthenium, iridium, titanium, tungsten or tantalum, etc.) can do. The capping layer 128 may include at least one selected from oxide, nitride, and oxynitride.

도 11을 참고하여, 캐핑막(128) 상의 마스크 패턴(미도시)을 식각 마스크로 사용하는 건식 식각 공정을 통하여 비트 라인(BL)이 제2 도전막(126) 및 캐핑막(128)을 패터닝하여 형성될 수 있다. 비트 라인(BL)은 도전 패턴(127) 및 캐핑 패턴(129)을 포함할 수 있다. 도전 패턴(127)은 제1 개구부(121) 내로 연장되어 제1 콘택(124)과 접촉될 수 있다. 비트 라인(BL)은 평면적 관점에서 게이트 전극(WL)이 연장되는 방향과 교차하는 제2 방향(x 방향)으로 연장되는 라인 형태일 수 있다. Referring to FIG. 11 , the bit lines BL pattern the second conductive layer 126 and the capping layer 128 through a dry etching process using a mask pattern (not shown) on the capping layer 128 as an etch mask. can be formed by The bit line BL may include a conductive pattern 127 and a capping pattern 129 . The conductive pattern 127 may extend into the first opening 121 to make contact with the first contact 124 . The bit line BL may have a line shape extending in a second direction (x direction) crossing the extending direction of the gate electrode WL in a plan view.

비트 라인(BL) 및 제1 절연층(120) 상에 제2 절연층(130)이 CVD 또는 PVD와 같은 공정으로 증착될 수 있다. 제2 절연층(130)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 절연층(130)이 비트 라인(BL)의 상부면이 노출되도록 평탄화될 수 있다. 예시적인 실시예에서, 평탄화 공정은 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing: CMP)일 수 있다. 그러한 예시적인 실시예에서, 제2 절연층(130)은 단일층 또는 복수층일 수 있다. The second insulating layer 130 may be deposited on the bit line BL and the first insulating layer 120 by a process such as CVD or PVD. The second insulating layer 130 may include at least one selected from oxide, nitride, and oxynitride. The second insulating layer 130 may be planarized to expose an upper surface of the bit line BL. In an exemplary embodiment, the planarization process may be a Chemical Mechanical Polishing (CMP) process. In such an exemplary embodiment, the second insulating layer 130 may be a single layer or a plurality of layers.

도 12를 참조하면, 마스크 패턴(미도시)이 제2 절연층(130) 상에 형성될 수 있다. 마스크 패턴(미도시)은 식각 마스크로 사용될 수 있다. 제2 절연층(130)이 패터닝되어 제2 절연층(130), 제1 절연층(120), 및 식각 정지층(118)을 관통하는 제2 개구부(131)가 형성될 수 있다. 제2 개구부(131)는 드레인 영역(D)을 노출할 수 있다. Referring to FIG. 12 , a mask pattern (not shown) may be formed on the second insulating layer 130 . A mask pattern (not shown) may be used as an etching mask. The second insulating layer 130 may be patterned to form a second opening 131 penetrating the second insulating layer 130 , the first insulating layer 120 , and the etch stop layer 118 . The second opening 131 may expose the drain region D.

폴리실리콘막(미도시)이 CVD 또는 PVD와 같은 공정으로 증착될 수 있다. 예시적인 실시예에서, 폴리실리콘막을 리세스하여, 제2 개구부(131)의 하부에 폴리실리콘 패턴(142)이 형성될 수 있다. 폴리실리콘 패턴(142)에는 제2 도전형의 불순물이 도핑될 수 있다. 제2 도전형의 불순물은 인(P) 또는 비소(As)일 수 있다. 예시적인 실시예에서, 폴리실리콘 패턴(142)은 보이드(void) 및 심(seam)과 같은 결함(143)을 포함할 수 있다.A polysilicon film (not shown) may be deposited by a process such as CVD or PVD. In an exemplary embodiment, a polysilicon pattern 142 may be formed under the second opening 131 by recessing the polysilicon layer. The polysilicon pattern 142 may be doped with impurities of the second conductivity type. The impurity of the second conductivity type may be phosphorus (P) or arsenic (As). In an exemplary embodiment, the polysilicon pattern 142 may include defects 143 such as voids and seams.

도 13을 참조하여, 폴리실리콘 패턴(142)에 레이저(148)가 조사될 수 있다. 레이저는 Yb:YAG(Ytterbium:Yttrium-Aluminum-Garnet)(λ=511 nm) 또는 Nd:YAG(Neodymium:Yttrium- Aluminum-Garnet)(λ=532 nm)일 수 있다. 예시적인 실시예에서, 레이저는 20 ns 내지 800 ns 동안 조사될 수 있다. 레이저 조사 후, 폴리실리콘 패턴(142) 내의 보이드 및 심과 같은 결함(143)이 제거될 수 있다. 결함 제거로 인해 드레인 영역들(D)과 정보 저장 요소(ME)들 사이의 전기적 저항이 약 40% 감소할 수 있다. 결과적으로, RC 신호 지연이 줄어들고, 동작 속도가 증가하여 고집적화에 최적화된 반도체 장치가 제공될 수 있다.Referring to FIG. 13 , a laser 148 may be irradiated to the polysilicon pattern 142 . The laser may be Ytterbium:Yttrium-Aluminum-Garnet (Yb:YAG) (λ=511 nm) or Neodymium:Yttrium-Aluminum-Garnet (Nd:YAG) (λ=532 nm). In an exemplary embodiment, the laser may be irradiated for 20 ns to 800 ns. After laser irradiation, defects 143 such as voids and seams in the polysilicon pattern 142 may be removed. Due to the defect removal, an electrical resistance between the drain regions D and the information storage elements ME may be reduced by about 40%. As a result, the RC signal delay is reduced and the operation speed is increased, so that a semiconductor device optimized for high integration can be provided.

도 14를 참조하여, 실리사이드 패턴(144)이 형성될 수 있다. 실리사이드 패턴(144)은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi2), 백금 실리사이드(PtSi), 또는 몰리브덴 실리사이드(MoSi2)를 포함할 수 있다. 예시적인 실시예에서, 실리사이드 패턴(144)은 코발트 실리사이드일 수 있다. 실리사이드 패턴(144)은 폴리실리콘 패턴(142)의 상부에 접할 수 있다. 실리사이드 패턴(144)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드, 또는 몰리브덴 실리사이드와 같은 금속막을 증착하고, 열처리 하여 형성될 수 있다. 미반응된 금속막은 습식 식각 공정으로 제거될 수 있다. Referring to FIG. 14 , a silicide pattern 144 may be formed. The silicide pattern 144 may include titanium silicide (TiSi 2 ), cobalt silicide (CoSi 2 ), nickel silicide (NiSi), tungsten silicide (WSi 2 ), platinum silicide (PtSi), or molybdenum silicide (MoSi 2 ). have. In an exemplary embodiment, the silicide pattern 144 may be cobalt silicide. The silicide pattern 144 may be in contact with an upper portion of the polysilicon pattern 142 . The silicide pattern 144 may be formed by depositing a metal layer such as titanium silicide, cobalt silicide, nickel silicide, tungsten silicide, platinum silicide, or molybdenum silicide and heat-treating it. The unreacted metal layer may be removed by a wet etching process.

도 15를 참조하여, 금속막(미도시)이 증착될 수 있다. 금속막(미도시)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 질화티타늄(TiN), 코발트(Co), 또는 니켈(Ni) 중의 어느 하나를 포함할 수 있다. 본 발명의 실시예에서, 금속막(미도시)은 W일 수 있다. 베리어막(미도시)이 금속막의 형성 전에 형성될 수 있다. 베리어막은 TiN일 수 있다. 금속막(미도시)이 비트 라인(BL) 및 제2 절연층(130)의 상부면이 노출되도록 평탄화되어, 금속 패턴(146)이 형성될 수 있다. 평탄화 공정은 CMP일 수 있다. 이에 따라, 제2 콘택(140)이 형성될 수 있다. 제2 콘택(140)은 폴리실리콘 패턴(142), 실리사이드 패턴(144), 및 금속 패턴(146)을 포함할 수 있다. Referring to FIG. 15 , a metal film (not shown) may be deposited. The metal layer (not shown) may include any one of tungsten (W), copper (Cu), aluminum (Al), titanium nitride (TiN), cobalt (Co), or nickel (Ni). In an embodiment of the present invention, the metal film (not shown) may be W. A barrier layer (not shown) may be formed before formation of the metal layer. The barrier layer may be TiN. A metal layer (not shown) may be planarized to expose the bit line BL and upper surfaces of the second insulating layer 130 , thereby forming a metal pattern 146 . The planarization process may be CMP. Accordingly, the second contact 140 may be formed. The second contact 140 may include a polysilicon pattern 142 , a silicide pattern 144 , and a metal pattern 146 .

도 16을 참조하면, 제2 콘택(140) 상에 제2 콘택(140)과 전기적으로 연결되는 정보 저장 요소(ME)가 배치될 수 있다. 정보 저장 요소(ME)는 다양한 형태로 구현될 수 있다. 예시적인 실시예에서, 정보 저장 요소(ME)는 커패시터(capacitor)일 수 있다.Referring to FIG. 16 , an information storage element ME electrically connected to the second contact 140 may be disposed on the second contact 140 . The information storage element ME may be implemented in various forms. In an exemplary embodiment, the information storage element ME may be a capacitor.

다른 실시예에서, 정보 저장 요소(ME)는 가변 저항체를 포함할 수 있다. 일 예로, 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 텔루륨(Te) 및 셀레늄(Se) 중 선택된 적어도 하나를 포함할 수 있다. 상변화 물질은 게르마늄, 안티몬(Sb), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘, 인(P), 산소(O), 질소(N) 중에서 선택된 적어도 하나를 더 포함할 수 있다. 예컨대, 가변 저항체는 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 선택된 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항체는 자기 터널 접합(Magnetic Tunnel Junction : MTJ) 패턴(미도시)일 수 있다. 이 경우, 가변 저항체는 자유층, 기준층 및 자유층과 기준층 사이에 배치되는 터널 배리어층을 포함할 수 있다. 자유층은 자화 방향이 변경될 수 있으며, 그리고 기준층은 고정된 자화 방향을 가질 수 있다.In another embodiment, the information storage element ME may include a variable resistor. For example, the variable resistor may include a phase change material. The phase change material may include at least one selected from among tellurium (Te) and selenium (Se), which are chalcogenide elements. Phase change materials include germanium, antimony (Sb), bismuth (Bi), lead (Pb), tin (Sn), silver (Ag), arsenic (As), sulfur (S), silicon, phosphorus (P), oxygen ( O) and at least one selected from nitrogen (N) may be further included. For example, the variable resistor is Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, Group 5A element-Sb It may include at least one selected from -Te, a group 6A element-Sb-Te, a group 5A element-Sb-Se, or a group 6A element-Sb-Se. As another example, the variable resistor may be a magnetic tunnel junction (MTJ) pattern (not shown). In this case, the variable resistor may include a free layer, a reference layer, and a tunnel barrier layer disposed between the free layer and the reference layer. The free layer may have a changeable magnetization direction, and the reference layer may have a fixed magnetization direction.

이러한 정보 저장 요소(ME)는 제2 콘택(140)를 통해 드레인 영역들(D)과 전기적으로 연결될 수 있다. The information storage element ME may be electrically connected to the drain regions D through the second contact 140 .

본 발명이 적용된 폴리실리콘 패턴을 TEM(투과 전자 현미경) 분석하여, 폴리실리콘 패턴 내의 심 및 보이드 결함이 모두 제거됨을 확인할 수 있다. 다시 말해, 콘택 내부가 폴리실리콘으로 가득 채워질 수 있다. 폴리실리콘의 결정 격자는 기존 공정과 비교할 때 단결정에 더욱 가까운 구조로 형성될 수 있다. 따라서, 결정경계(grain boundary)가 감소되어 이동도(mobility)가 증가될 수 있다. 결과적으로, 본 발명이 적용된 폴리실리콘 패턴을 포함하는 반도체 장치의 동작 시간(tRDL)의 개선이 있을 수 있다. By TEM (transmission electron microscope) analysis of the polysilicon pattern to which the present invention is applied, it can be confirmed that both seam and void defects in the polysilicon pattern are removed. In other words, the inside of the contact may be filled with polysilicon. The crystal lattice of polysilicon can be formed in a structure closer to a single crystal compared to the conventional process. Accordingly, a grain boundary may be reduced to increase mobility. As a result, the operating time (tRDL) of the semiconductor device including the polysilicon pattern to which the present invention is applied may be improved.

<응용예><Application example>

도 17은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.17 is a schematic block diagram illustrating an example of a memory system including a semiconductor device according to an embodiment of the present invention.

도 17을 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.Referring to FIG. 17 , a memory system 1100 includes a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, and a mobile phone. It can be applied to a mobile phone, a digital music player, a memory card, or any device capable of transmitting and/or receiving information in a wireless environment.

메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.The memory system 1100 includes an input/output (I/O) device 1120 such as a controller 1110, a keypad, a keyboard, and a display device 1120, a memory 1130 , an interface 1140 , and a bus 1150 , bus. Memory 1130 and interface 1140 communicate with each other via bus 1150 .

컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.The controller 1110 includes at least one microprocessor, a digital signal processor, a microcontroller, or other processing devices similar thereto. The memory 1130 may be used to store commands executed by the controller 1110 . The input/output device 1120 may receive data or signals from outside the system 1100 or may output data or signals to the outside of the system 1100 . For example, the input/output device 1120 may include a keyboard, a keypad, or a display device.

메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.The memory 1130 includes semiconductor devices according to embodiments of the present invention. The memory 1130 may further include other types of memories, volatile memories that can be accessed at any time, and other various types of memories.

인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.The interface 1140 serves to transmit data to or receive data from a communication network.

도 18은 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.18 is a schematic block diagram illustrating an example of a memory card including a semiconductor device according to an embodiment of the present invention.

도 18을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.Referring to FIG. 18 , in a memory card 1200 for supporting a high-capacity data storage capability, a memory device 1210 including a semiconductor device according to the present invention is mounted. The memory card 1200 according to the present invention includes a memory controller 1220 that controls all data exchange between a host and the memory device 1210 .

에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block : ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory: ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.The SRAM (Static Random Access Memory: SRAM) is used as an operating memory of a central processing unit (CPU), which is a processing unit (processing unit). The host interface 1223 (host I/F) includes a data exchange protocol of a host connected to the memory card 1200 . An error correction coding block (ECC block) 1224 detects and corrects errors included in data read from the memory device 1210 having a multi-bit characteristic. The memory interface 1225 (memory I/F) interfaces with the memory device 1210 including the semiconductor device of the present invention. The central processing unit 1222 performs various control operations for data exchange of the memory controller 1220 . Although not shown in the drawings, the memory card 1200 according to the present invention may further include a ROM (not shown, read only memory: ROM) for storing code data for interfacing with a host. It is self-evident to those who have acquired common knowledge.

이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.According to the semiconductor device, memory card or memory system of the present invention, a highly integrated memory system can be provided. In particular, the semiconductor device of the present invention may be provided to a memory system such as a solid state drive (SSD) device, which has been actively conducted in recent years. In this case, a highly integrated memory system can be implemented.

도 19는 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.19 is a schematic block diagram illustrating an example of an information processing system in which a semiconductor device according to an embodiment of the present invention is mounted.

도 19를 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator: MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 9에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다.Referring to FIG. 19 , data exchange between the semiconductor device 1311 and the system bus 1360 and the semiconductor device 1311 of the present invention is performed in an information processing system such as a mobile device or a desktop computer. A memory system 1310 including a controlling memory controller 1312 is mounted. The information processing system 1300 according to the present invention includes a memory system 1310 and a modem 1320 (MOdulator and DEModulator: MODEM) electrically connected to each system bus 1360, a central processing unit 1330, a RAM 1340, and a user interface 1350 (user interface). The memory system 1310 may be configured substantially the same as the memory system described with reference to FIG. 9 . The memory system 1310 stores data processed by the central processing unit 1330 or data input from the outside. Here, the above-described memory system 1310 may be configured as a solid state drive, and in this case, the information processing system 1300 may stably store a large amount of data in the memory system 1310 . In addition, as reliability increases, the memory system 1310 may reduce resources required for error correction, thereby providing a high-speed data exchange function to the information processing system 1300 . Although not shown, the information processing system 1300 according to the present invention may further include an application chipset, a camera image signal processor (ISP), and an input/output device. It is self-evident to those who have acquired human knowledge. In addition, the memory device or memory system including the semiconductor device according to the present invention may be mounted in various types of packages.

한편, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 및 실험예들은 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
On the other hand, those skilled in the art to which the present invention pertains will be able to understand that the present invention may be implemented in other specific forms without changing the technical spirit or essential characteristics thereof. Therefore, it should be understood that the above-described Examples and Experimental Examples are illustrative in all respects and not restrictive. The scope of the present invention is indicated by the claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

Claims (10)

기판을 제공하는 단계;
상기 기판 상에 절연층을 형성하는 단계;
상기 절연층에 상기 기판을 노출하는 개구부를 형성하는 단계;
상기 개구부 하부에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴은 그 내부에 결함을 포함하고, 상기 결함은 보이드(void) 및 심(seam) 중 적어도 하나를 포함하고;
상기 폴리실리콘 패턴에 레이저를 조사하는 단계;
상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계; 및
상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계를 포함하되,
상기 폴리실리콘 패턴은 상기 기판의 상면과 직접 접촉하고,
상기 레이저를 조사하는 단계에 의해 상기 폴리실리콘 패턴 내에 포함된 상기 결함이 제거되는 반도체 장치 제조 방법.providing a substrate;
forming an insulating layer on the substrate;
forming an opening exposing the substrate in the insulating layer;
forming a polysilicon pattern under the opening, the polysilicon pattern including a defect therein, the defect including at least one of a void and a seam;
irradiating a laser to the polysilicon pattern;
forming a silicide pattern on the polysilicon pattern in the opening; and
Comprising the step of forming a metal pattern on the silicide pattern,
The polysilicon pattern is in direct contact with the upper surface of the substrate,
The method of manufacturing a semiconductor device in which the defect included in the polysilicon pattern is removed by irradiating the laser. 제 1 항에 있어서,
상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법.The method of claim 1,
The method for manufacturing a semiconductor device, wherein the laser is either a Yb:YAG laser having a wavelength of 511 nm or an Nd:YAG laser having a wavelength of 532 nm. 제 1 항에 있어서,
상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법.The method of claim 1,
The silicide pattern is any one of cobalt silicide, nickel silicide, tungsten silicide, platinum silicide, or molybdenum silicide. 제 1 항에 있어서,
상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법.The method of claim 1,
The method of manufacturing a semiconductor device, wherein the metal pattern is any one of tungsten, titanium nitride, cobalt, and nickel. 제 1 항에 있어서,
상기 폴리실리콘 패턴은 인 또는 비소의 불순물을 포함하는 반도체 장치 제조 방법.The method of claim 1,
The method of manufacturing a semiconductor device, wherein the polysilicon pattern includes an impurity of phosphorus or arsenic. 제 1 항에 있어서,
상기 개구부는 홀 또는 그루브인 반도체 장치 제조 방법.The method of claim 1,
wherein the opening is a hole or a groove. 소스 영역 및 드레인 영역을 갖는 트랜지스터를 포함하는 기판을 제공하는 단계;
상기 기판 상에 제1 절연층을 형성하는 단계;
상기 제1 절연층에 상기 기판을 노출하는 제1 개구부를 형성하는 단계;
상기 제1 개구부 내에 제1 콘택을 형성하는 단계;
상기 제1 콘택 및 상기 제1 절연층 상에 비트 라인을 형성하는 단계;
상기 제1 콘택 및 상기 비트 라인을 덮는 제2 절연층을 형성하는 단계;
상기 제1 절연층 및 상기 제2 절연층을 관통하여 드레인을 노출하는 제2 개구부를 형성하는 단계;
상기 제2 개구부 하부에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴은 그 내부에 결함을 포함하고, 상기 결함은 보이드(void) 및 심(seam) 중 적어도 하나를 포함하고;
상기 폴리실리콘 패턴에 레이저를 조사하는 단계;
상기 제2 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계;
상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계; 및
상기 금속 패턴 상에 정보 저장 요소를 형성하는 단계를 포함하되,
상기 폴리실리콘 패턴은 상기 기판의 상면과 직접 접촉하고,
상기 레이저를 조사하는 단계에 의해 상기 폴리실리콘 패턴 내에 포함된 상기 결함이 제거되는 반도체 장치 제조 방법.providing a substrate comprising a transistor having a source region and a drain region;
forming a first insulating layer on the substrate;
forming a first opening exposing the substrate in the first insulating layer;
forming a first contact in the first opening;
forming a bit line on the first contact and the first insulating layer;
forming a second insulating layer covering the first contact and the bit line;
forming a second opening penetrating through the first insulating layer and the second insulating layer to expose a drain;
forming a polysilicon pattern under the second opening, the polysilicon pattern including a defect therein, the defect including at least one of a void and a seam;
irradiating a laser to the polysilicon pattern;
forming a silicide pattern on the polysilicon pattern in the second opening;
forming a metal pattern on the silicide pattern; and
forming an information storage element on the metal pattern;
The polysilicon pattern is in direct contact with the upper surface of the substrate,
The method of manufacturing a semiconductor device in which the defect included in the polysilicon pattern is removed by irradiating the laser. 제 7 항에 있어서,
상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법.8. The method of claim 7,
The method for manufacturing a semiconductor device, wherein the laser is either a Yb:YAG laser having a wavelength of 511 nm or an Nd:YAG laser having a wavelength of 532 nm. 제 7 항에 있어서,
상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법.8. The method of claim 7,
The silicide pattern is any one of cobalt silicide, nickel silicide, tungsten silicide, platinum silicide, or molybdenum silicide. 제 7 항에 있어서,
상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법.

8. The method of claim 7,
The method of manufacturing a semiconductor device, wherein the metal pattern is any one of tungsten, titanium nitride, cobalt, and nickel.
KR1020140158039A 2014-11-13 2014-11-13 Manufacturing method of semiconductor device KR102352245B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140158039A KR102352245B1 (en) 2014-11-13 2014-11-13 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140158039A KR102352245B1 (en) 2014-11-13 2014-11-13 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20160057545A KR20160057545A (en) 2016-05-24
KR102352245B1 true KR102352245B1 (en) 2022-01-18

Family

ID=56113714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140158039A KR102352245B1 (en) 2014-11-13 2014-11-13 Manufacturing method of semiconductor device

Country Status (1)

Country Link
KR (1) KR102352245B1 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559571B2 (en) 2017-04-13 2020-02-11 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor memory devices
KR102208545B1 (en) * 2018-10-04 2021-01-28 (주)알엔알랩 Method for manufacturing semiconductor device
KR102262292B1 (en) * 2018-10-04 2021-06-08 (주)알엔알랩 Method for manufacturing semiconductor device
KR102066813B1 (en) * 2019-07-03 2020-01-15 한국수력원자력 주식회사 Method for corium cooling in nuclear power plant with diversity
KR20220014500A (en) 2020-07-29 2022-02-07 삼성전자주식회사 Semiconductor device and method for fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930011111A (en) * 1991-11-08 1993-06-23 정몽헌 Contact manufacturing method using titanium silicide
KR0140727B1 (en) * 1994-12-29 1998-07-15 김주용 Method of manufacture metal connection
KR100481831B1 (en) * 1997-07-24 2006-05-16 삼성전자주식회사 Capacitor Manufacturing Method for Semiconductor Devices
KR100340899B1 (en) * 2000-01-18 2002-06-20 박종섭 Method of forming a silicide layer
KR100574317B1 (en) * 2004-02-19 2006-04-26 삼성전자주식회사 Gate structure, semiconductor device having the same and methods of forming the gate structure and semiconductor device
KR20080114403A (en) * 2007-06-27 2008-12-31 주식회사 하이닉스반도체 Method for fabricating capacitor in semicondutor device
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
KR101378469B1 (en) * 2008-05-07 2014-03-28 삼성전자주식회사 Method of forming a contact structure and method of manufacturing a semiconductor device using the same

Also Published As

Publication number Publication date
KR20160057545A (en) 2016-05-24

Similar Documents

Publication Publication Date Title
US9997523B2 (en) Static random access memory (SRAM) cells including vertical channel transistors and methods of forming the same
US11133392B2 (en) Semiconductor device
US10043873B2 (en) Semiconductor device and method of manufacturing the same
US9064957B2 (en) Semiconductor devices and methods of forming the same
US10211257B2 (en) High density resistive random access memory (RRAM)
KR101819595B1 (en) Semiconductor memory devices and methods for forming the same
US8766232B2 (en) Semiconductor memory devices having variable resistor and methods of fabricating the same
CN106257689B (en) Semiconductor device and method for manufacturing the same
US20130056823A1 (en) Semiconductor devices
US20080280390A1 (en) Method of fabricating semiconductor memory device having self-aligned electrode, related device and electronic system having the same
KR102352245B1 (en) Manufacturing method of semiconductor device
US8748263B2 (en) Methods of fabricating a semiconductor device comprising a conformal interfacial layer
KR20090050302A (en) Phase-changeable memory devices
US10002788B2 (en) Methods of fabricating semiconductor devices
KR100629265B1 (en) method of forming a conductive layer including a local high resistivity region and semiconductor device fabricated using the same
TW202036680A (en) Methods of forming a device, and related devices and electronic systems
US8927389B2 (en) Semiconductor devices and methods of fabricating the same
KR20080050099A (en) Phase change ram device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant