KR102352229B1 - CMP composition for polishing an organic layer and method of forming a semiconductor device using the composition - Google Patents

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Abstract

본 발명은 유기막 연마용 CMP 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법을 제공한다. 이 CMP 슬러리 조성물은 산화물 연마입자를 0.001~5 중량%로; 산화제를 0.1~5 중량%로; 연마조절제를 0~5 중량%로; 계면활성제를 0~3 중량%로; pH 조절제를 0~3 중량%로; 그리고 탈이온수를 79~99.889 중량%로 포함한다. 이 CMP 슬러리 조성물은 산화막에 대하여 6:1 이상의 우수한 선택비로 실리콘을 포함하지 않는 유기막을 연마할 수 있다.The present invention provides a CMP slurry composition for polishing an organic film and a method for manufacturing a semiconductor device using the same. The CMP slurry composition contains 0.001 to 5% by weight of oxide abrasive particles; 0.1-5% by weight of an oxidizing agent; 0-5 wt% of abrasive control agent; 0 to 3% by weight of surfactant; 0 to 3% by weight of a pH adjuster; and deionized water in an amount of 79 to 99.889 wt%. The CMP slurry composition can polish an organic film containing no silicon with an excellent selectivity of 6:1 or more with respect to the oxide film.

Description

유기막 연마용 CMP 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법{CMP composition for polishing an organic layer and method of forming a semiconductor device using the composition}CMP slurry composition for polishing an organic film and a method for manufacturing a semiconductor device using the same

본 발명은 유기막 연마용 CMP 슬러리 조성물 및 이를 이용하는 반도체 제조 공정에 관한 것이다.The present invention relates to a CMP slurry composition for polishing an organic film and a semiconductor manufacturing process using the same.

반도체 장치가 고집적화됨에 따라, 보다 미세한 패턴의 형성과 다층 구조의 회로등이 요구되고 있다. 이를 위하여 식각 선택비 특성이 서로 다른 다양한 물질의 막들을 필요로 한다. 이러한 다양한 물질의 막들 중에 탄화수소 계열의 유기막은 다른 실리콘 함유막에 대하여 식각 선택비 특성이 좋아 마스크막이나 희생막으로 사용될 수 있다. 반도체 제조 공정에서 유기막에 대하여 화학적 기계적 연마(Chemical mechanical polishing) 공정을 진행하여 제거하는 것이 요구되고 있다. 그러나 아직까지 유기막을 효과적으로 화학적 기계적 연마할 수 있는데 사용될 수 있는 CMP 슬러리 조성물이 개발되지 못하고 있다. As semiconductor devices are highly integrated, formation of finer patterns and circuits having a multilayer structure are required. For this purpose, films of various materials having different etch selectivity characteristics are required. Among the films of various materials, the hydrocarbon-based organic film has good etch selectivity with respect to other silicon-containing films, and thus can be used as a mask film or a sacrificial film. In a semiconductor manufacturing process, it is required to remove the organic layer by performing a chemical mechanical polishing process. However, a CMP slurry composition that can be used to effectively chemically and mechanically polish an organic film has not yet been developed.

따라서 본 발명에서 해결하고자 하는 과제는 유기막을 효과적으로 연마할 수 있는 CMP 슬러리 조성물을 제공하는데 있다.Accordingly, an object of the present invention is to provide a CMP slurry composition capable of effectively polishing an organic film.

본 발명이 해결하고자 하는 다른 과제는 상기 조성물을 이용하는 반도체 제조 공정을 제공하는데 있다. Another problem to be solved by the present invention is to provide a semiconductor manufacturing process using the composition.

상기 과제를 달성하기 위한 본 발명에 따른 CMP 슬러리 조성물은, 실리콘을 포함하지 않는 유기막을 연마하는데 사용된다. 상기 CMP 슬러리 조성물은, 산화물 연마입자를 0.001~5 중량%로; 산화제를 0.1~5 중량%로; 연마조절제를 0~5 중량%로; 계면활성제를 0~3 중량%로; pH 조절제를 0~3 중량%로; 그리고 탈이온수를 79~99.889 중량%로 포함한다.The CMP slurry composition according to the present invention for achieving the above object is used for polishing an organic film that does not contain silicon. The CMP slurry composition, the oxide abrasive particles in an amount of 0.001 to 5% by weight; 0.1-5% by weight of an oxidizing agent; 0-5 wt% of abrasive control agent; 0 to 3% by weight of surfactant; 0 to 3% by weight of a pH adjuster; and deionized water in an amount of 79 to 99.889 wt%.

상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나일 수 있다. The abrasive particles may be at least one selected from silica (SiO 2 ), ceria (CeO 2 ), and alumina (Al 2 O 3 ).

상기 연마입자의 입도는 30~120nm일 수 있다.The particle size of the abrasive particles may be 30 ~ 120nm.

상기 산화제는 과산화수소(Hydrogen peroxide), 초산화물(Superoxide), 디옥시제닐(Dioxygenyl), 오존(Ozone), 오존화물(Ozonide), 과산화물(Peroxide), 불소(Fluorine), 염소(Chlorine), 아염소산염(Chlorite), 염소산염(Chlorate), 과염소산염(Perchlorate), 할로겐화합물(Halogen Compounds), 질산(Nitric acid), 질산염(Nitrate), 하이포아염소산염(Hypochlorite), 하이포암염(Hypohalite),     크롬 삼산화물(Chromium trioxide), 피리디니움 클로로크로메이트(Pyridinium chlorochromate), 크롬산염(Chromate), 중크롬산염(Dichromate), 크롬화합물(Chromium Compound), 과망간산칼륨(Potassium permanganate), 과망간산염(Permanganate),     과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide), 2,2'-디피리디설파이드(2,2'-Dipyridisulfide), 이산화납(PbO2), 이산화망간(MnO2), 산화구리(CuO), 염화철(FeCl3), 과염소산(perchloric acid, HClO4), 질산철(Fe(NO)3), 황산염(sulfate) 및 싸이오황산칼륨(Potassium persulfate, K2S2O8)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.The oxidizing agent is hydrogen peroxide, superoxide, dioxygenyl, ozone, ozonide, peroxide, fluorine, chlorine, chlorite (Chlorite), Chlorate, Perchlorate, Halogen Compounds, Nitric acid, Nitrate, Hypochlorite, Hypohalite, Chromium Trioxide ( Chromium trioxide, Pyridinium chlorochromate, Chromate, Dichromate, Chromium Compound, Potassium permanganate, Permanganate, Sodium perborate ( Sodium perborate), nitrous oxide (Nitrous Oxide), 2,2'-dipyridisulfide (2,2'-Dipyridisulfide), lead dioxide (PbO 2 ), manganese dioxide (MnO 2 ), copper oxide (CuO), iron chloride (FeCl) 3 ), perchloric acid (HClO 4 ), iron nitrate (Fe(NO) 3 ), sulfate and potassium thiosulfate (Potassium persulfate, K 2 S 2 O 8 ) At least selected from the group comprising can be one

상기 연마조절제는 유기산(Organic Acid), 무기산(Inorganic acid), 질산(Nitric acid), 질산염(Nitrate), 황산(Sulfuric acid), 과산화이황산(Peroxydisulfuric acid), 과산화일황산(Peroxymonosulfuric acid), 술폰산(Sulfonic acid), 아세트산(Acetic acid), 구연산(Citric acid),     포름산(Formic acid), 글루콘산(Gluconic acid), 젖산(Lactic acid), 옥살산(Oxalic acid), 타르타르산(Tartaric acid), 카르복실산(Carboxylic acid), 염소산(Chloric acid), 아염소산(Chlorous acid), 하이포아염소산(Hypochlorous acid), 과염소산(Perchloric acid), 할로겐 옥소산(Halogen oxoacid),    아스코르브산(Ascorbic acid), 비닐족 카르복실산(Vinylogous carboxylic acid), 아미노산, 히스티딘, 글리신, 아르기닌, 염산, 불산 및 인산을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. The polishing control agent is organic acid, inorganic acid, nitric acid, nitrate (Nitrate), sulfuric acid (Sulfuric acid), peroxydisulfuric acid (Peroxydisulfuric acid), peroxymonosulfuric acid (Peroxymonosulfuric acid), sulfonic acid ( Sulfonic acid, Acetic acid, Citric acid, Formic acid, Gluconic acid, Lactic acid, Oxalic acid, Tartaric acid, Carboxylic acid (Carboxylic acid), Chloric acid, Chlorous acid, Hypochlorous acid, Perchloric acid, Halogen oxoacid, Ascorbic acid, Vinyl group It may be at least one selected from the group consisting of acetic acid (vinylogous carboxylic acid), amino acid, histidine, glycine, arginine, hydrochloric acid, hydrofluoric acid, and phosphoric acid.

상기 계면 활성제는 음이온계 또는 비이온계일 수 있다. 구체적으로, 상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나일 수 있다. The surfactant may be anionic or nonionic. Specifically, the surfactant is a lauryl myristyl alcohol series, a methyl-oxirane polymer series having a hydrophile lipophile balance (HLB) value of 12 or more, ethylenediamine, ethoxylation selected from ethoxylated and propoxylated alcohol series, 2-methyloxirane, oxirane series, polyethylene glycol, or polysorbate series There may be at least one.

또한, 상기 계면활성제는 벤잘코니움 클로라이드(Benzalkonium chloride), 알킬 벤젠 슬포네이트(Alkyl Benzene Sulfonate), 페메롤 클로라이드(Phemerol chloride), 암모니움 라우릴 설페이트(ammonium lauryl sulfate), 소디움 라우릴 에테르 설페이트(sodium lauryl ether sulfate), 소디움 미레스 설페이트(sodium myreth sulfate), 디옥틸 소디움 슬포숙시네이트(dioctyl sodium sulfosuccinate), 퍼플루오로옥타슬포네이트(perfluorooctanesulfonate), 퍼플루오로부탄슬포네이트(perfluorobutanesulfonate), 선형 알킬벤젠 슬포네이트(linear alkylbenzene sulfonate), 소디움 스테아레이트(sodium stearate), 소디움 라우로일 사르소시네이트(sodium lauroyl sarcosinate), 세틸 트리메틸암모니움 브로마이드(cetyl trimethylammonium bromide), 세틸 트리메틸암모니움 클로라이드(cetyl trimethylammonium chloride), 퍼플루오로노나노에이트(perfluorononanoate), 퍼플루오로옥타노에이트(perfluorooctanoate), 옥테니딘 디히드로클로라이드(Octenidine dihydrochloride), 5-브로모-5-니트로-1,3-디옥산(5-Bromo-5-nitro-1,3-dioxane), 디메틸디옥타데실암모니움 클로라이드(Dimethyldioctadecylammonium chloride), 세트리모니움 브로마이드(Cetrimonium bromide), 디옥타데실디메틸암모니움 브로마이드(Dioctadecyldimethylammonium bromide), 옥타에틸렌 글리콜 모노도데실 에테르(Octaethylene glycol monododecyl ether), 글리세릴 라우레이트(Glyceryl laurate), 또는 폴리에톡실화된 탈로우 아민(Polyethoxylated tallow amine)에서 선택되는 적어도 하나일 수 있다. In addition, the surfactant is benzalkonium chloride, alkyl benzene sulfonate (Alkyl Benzene Sulfonate), pemerol chloride (Phemerol chloride), ammonium lauryl sulfate (ammonium lauryl sulfate), sodium lauryl ether sulfate ( sodium lauryl ether sulfate, sodium myreth sulfate, dioctyl sodium sulfosuccinate, perfluorooctanesulfonate, perfluorobutanesulfonate, linear alkyl Benzene sulfonate, sodium stearate, sodium lauroyl sarcosinate, cetyl trimethylammonium bromide, cetyl trimethylammonium chloride ), perfluorononanoate, perfluorooctanoate, octenidine dihydrochloride, 5-bromo-5-nitro-1,3-dioxane (5 -Bromo-5-nitro-1,3-dioxane), dimethyldioctadecylammonium chloride, cetrimonium bromide, dioctadecyldimethylammonium bromide, octaethylene Glycol monododecyl ether (Octaethylene glycol monododecyl ether), glyceryl laurate, or polyol It may be at least one selected from ethoxylated tallow amine.

상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산, 황산 및 술폰산을 포함하는 그룹에서 선택되는 적어도 하나의 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)를 포함하는 그룹에서 선택되는 적어도 하나의 염기일 수 있다. The pH adjusting agent is at least one acid selected from the group consisting of polyacrylic acid, carboxylic acid, nitric acid, sulfuric acid and sulfonic acid, or potassium hydroxide, sodium hydroxide, aqueous ammonia, tetramethylammonium hydride It may be at least one base selected from the group including tetramethylammonium hydroxide, tetraethylammonium hydroxide, and tetrabutylammonium hydroxide.

상기 조성물은 바람직하게는 2.0~5.0의 pH를 가질 수 있다. The composition may preferably have a pH of 2.0 to 5.0.

상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 제 1 리세스 영역을 포함하는 제 1 구조물을 형성하는 단계; 상기 제 1 구조물 상에 실리콘을 포함하지 않는 유기막을 형성하여 상기 제 1 리세스 영역을 채우는 단계; 및 상기 유기막에 대하여 제 1 항의 CMP 슬러리 조성물을 이용하여 CMP 공정을 진행하여 상기 제 1 구조물의 상부면을 노출시키는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first structure including a first recess region on a substrate; filling the first recess region by forming an organic layer that does not include silicon on the first structure; and exposing the upper surface of the first structure by performing a CMP process on the organic layer using the CMP slurry composition of claim 1 .

일 예에 있어서, 상기 제 1 리세스 영역은 상기 기판을 노출시키는 제 1 홀일 수 있으며, 상기 방법은, 상기 유기막에 대하여 CMP 공정을 진행한 후에, 상기 제 1 구조물 상에 상기 유기막의 상부면을 노출시키는 제 2 홀을 포함하는 제 2 구조물을 형성하는 단계; 상기 제 2 홀을 통해 상기 유기막을 제거하는 단계; 상기 제 1 홀과 상기 제 2 홀의 적어도 측벽을 덮는 활성 기둥을 형성하는 단계; 및 상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계를 더 포함할 수 있다. In an example, the first recess region may be a first hole exposing the substrate, and in the method, after performing a CMP process on the organic layer, an upper surface of the organic layer on the first structure forming a second structure including a second hole exposing the second structure; removing the organic layer through the second hole; forming an active pillar covering at least sidewalls of the first hole and the second hole; and forming a conductive line in a portion of the first structure and the second structure.

상기 제 1 구조물과 상기 제 2 구조물은 각각 복수층의 절연막들과 희생막들이 교대로 적층된 구조를 가질 수 있으며, 상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계는, 상기 희생막들을 선택적으로 제거하는 단계; 및 상기 희생막들이 제거된 영역에 상기 도전 라인을 형성하는 단계를 포함할 수 있다. Each of the first structure and the second structure may have a structure in which a plurality of insulating films and sacrificial films are alternately stacked, and forming a conductive line in a portion of the first structure and the second structure includes: selectively removing the sacrificial layers; and forming the conductive line in a region from which the sacrificial layers are removed.

다른 예에 있어서, 상기 구조물은 상기 기판 상에 배치되는 식각 대상막, 상기 식각 대상막 상에 배치되며 복수개의 서로 평행한 라인 형태의 제 1 마스크 패턴들, 및 상기 제 1 마스크 패턴들의 측벽과 상부면을 콘포말하게 덮는 제 2 마스크막을 포함할 수 있으며, 상기 제 1 구조물의 상부면을 노출시키는 단계는 상기 제 2 마스크막의 상부면을 노출시킬 수 있다.In another example, the structure may include an etch target layer disposed on the substrate, a plurality of first mask patterns disposed on the etch target layer in the form of parallel lines, and sidewalls and upper portions of the first mask patterns A second mask layer may be included to conformally cover the surface, and the step of exposing the upper surface of the first structure may expose the upper surface of the second mask layer.

구체적으로, 상기 제 1 마스크 패턴들 간의 간격은 상기 제 2 마스크막의 두께의 약 3배일 수 있으며, 상기 제 1 마스크 패턴들 사이에 상기 유기막이 배치될 수 있다.Specifically, the interval between the first mask patterns may be about three times the thickness of the second mask layer, and the organic layer may be disposed between the first mask patterns.

상기 방법은, 이방성 식각 공정을 진행하여 노출된 상기 제 2 마스크 막을 제거하고 상기 유기막 아래에 제 2 마스크 패턴을 형성하는 단계를 더 포함할 수 있다. The method may further include removing the second mask layer exposed by performing an anisotropic etching process and forming a second mask pattern under the organic layer.

상기 제 1 구조물의 상단에는 산화막이 배치되며, 상기 CMP 슬러리 조성물은 상기 산화막에 대하여 6:1 이상의 선택비로 상기 유기막을 연마할 수 있다. An oxide layer is disposed on the upper end of the first structure, and the CMP slurry composition may polish the organic layer at a selectivity ratio of 6:1 or more with respect to the oxide layer.

본 발명의 일 예에 따른 CMP 슬러리 조성물은 산화막에 대하여 6:1 이상의 우수한 선택비로 실리콘을 포함하지 않는 유기막을 연마할 수 있다. 또한, 본 CMP 슬러리 조성물을 사용하여 연마공정을 진행하면, 산화막에 대한 유기막의 식각 선택비가 약 6:1~430:1로 다양하게 구현될 수 있다. 제조할 반도체 장치의 구조에 따라 알맞은 조성을 선택하여 CMP 조성물을 적용할 수 있다. 또한 상기 CMP 슬러리 조성물은 구조물의 뜯김(peeling)이나 박리(delamination)등을 야기하지 않는다. 이로써 반도체 장치를 불량 없이 제조할 수 있다.The CMP slurry composition according to an embodiment of the present invention can polish an organic film not containing silicon with an excellent selectivity ratio of 6:1 or more with respect to the oxide film. In addition, when the polishing process is performed using the present CMP slurry composition, the etching selectivity of the organic layer to the oxide layer may be variously realized in the range of about 6:1 to 430:1. The CMP composition may be applied by selecting an appropriate composition according to the structure of the semiconductor device to be manufactured. In addition, the CMP slurry composition does not cause peeling or delamination of the structure. Accordingly, the semiconductor device can be manufactured without defects.

도 1, 2a 및 2b는 본 발명의 일 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 3 내지 도 10은 본 발명의 일 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 11 내지 17은 본 발명의 다른 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 실시예들에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 실시예들에 따라 제조된 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
1, 2A, and 2B are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.
3 to 10 are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.
11 to 17 are cross-sectional views illustrating a process of manufacturing a semiconductor device according to another example of the present invention.
18 is a schematic block diagram illustrating an example of a memory system including a semiconductor device manufactured according to embodiments of the present invention.
19 is a schematic block diagram illustrating an example of a memory card including a semiconductor device manufactured according to embodiments of the present invention.
20 is a schematic block diagram illustrating an example of an information processing system in which a semiconductor device manufactured according to embodiments of the present invention is mounted.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only this embodiment serves to complete the disclosure of the present invention, and to obtain common knowledge in the technical field to which the present invention pertains. It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, 'comprises' and/or 'comprising' means that a referenced component, step, operation and/or element is the presence of one or more other components, steps, operations and/or elements. or addition is not excluded. Also, in this specification, when a certain film is referred to as being on another film or substrate, it means that it may be directly formed on the other film or substrate, or a third film may be interposed therebetween.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.Further, the embodiments described herein will be described with reference to cross-sectional and/or plan views, which are ideal illustrative views of the present invention. In the drawings, thicknesses of films and regions are exaggerated for effective description of technical content. Accordingly, the shape of the illustrative drawing may be modified due to manufacturing technology and/or tolerance. Accordingly, the embodiments of the present invention are not limited to the specific form shown, but also include changes in the form generated according to the manufacturing process. For example, the etched region shown at a right angle may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the drawings have a schematic nature, and the shapes of the illustrated regions in the drawings are intended to illustrate specific shapes of regions of the device and not to limit the scope of the invention.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 3차원 반도체 장치의 구조를 갖는다. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The nonvolatile memory device according to the embodiments of the present invention has a structure of a 3D semiconductor device having a 3D structure.

도 1, 2a 및 2b는 본 발명의 일 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.1, 2A, and 2B are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 기판(100) 상에 리세스된 영역(115)을 포함하는 구조물(110)을 형성한다. 상기 구조물(110)의 적어도 상부는 산화물로 형성될 수 있다. 상기 구조물(110) 상에 유기막(120)을 형성한다. 상기 유기막(120)은 스핀 온 카본(spin on carbon) 막 또는 스핀 온 하드마스크(spin on hardmask) 막으로도 명명될 수 있다. 상기 유기막(120)은 실리콘을 포함하지 않는 유기막이다. 상기 유기막(120)을 형성하는 과정은 스핀 코팅과 건조 또는 베이킹 과정을 포함할 수 있다. 상기 유기막(120)은 상기 리세스된 영역(115)을 채우도록 형성된다. Referring to FIG. 1 , a structure 110 including a recessed region 115 is formed on a substrate 100 . At least an upper portion of the structure 110 may be formed of an oxide. An organic layer 120 is formed on the structure 110 . The organic layer 120 may also be referred to as a spin on carbon layer or a spin on hardmask layer. The organic layer 120 is an organic layer that does not include silicon. The process of forming the organic layer 120 may include spin coating and drying or baking. The organic layer 120 is formed to fill the recessed region 115 .

도 2a 및 도 2b를 참조하면, 연마공정을 진행하여 상기 유기막(120)을 연마하여 상기 구조물(110) 상의 상기 유기막(120)의 적어도 일부를 제거한다. 상기 연마 공정은 CMP(Chemical mechanical polishing)일 수 있다. 이때 도 2a처럼 상기 구조물(110) 상에 소정 두께를 가지는 유기막 패턴(120a)이 형성되거나 또는 연마공정을 계속 진행하여 도 2b처럼 상기 구조물(110)의 상부면이 노출되고 상기 리세스된 영역(115) 안에 유기막 패턴(120b)이 남을 수 있다. 이때 상기 CMP 공정에서 사용되는 CMP 슬러리 조성물은, 산화물 연마입자를 0.001~5 중량%로; 산화제를 0.1~5 중량%로; 연마조절제를 0~5 중량%로; 계면활성제를 0~3 중량%로; pH 조절제를 0~3 중량%로; 그리고 탈이온수를 79~99.889 중량%로 포함한다.2A and 2B , at least a portion of the organic layer 120 on the structure 110 is removed by polishing the organic layer 120 through a polishing process. The polishing process may be chemical mechanical polishing (CMP). At this time, as shown in FIG. 2A , an organic layer pattern 120a having a predetermined thickness is formed on the structure 110 or the polishing process is continued to expose the upper surface of the structure 110 as shown in FIG. 2B and the recessed region An organic layer pattern 120b may remain in the 115 . At this time, the CMP slurry composition used in the CMP process contains 0.001 to 5 wt% of oxide abrasive particles; 0.1-5% by weight of an oxidizing agent; 0-5 wt% of abrasive control agent; 0 to 3% by weight of surfactant; 0 to 3% by weight of a pH adjuster; and deionized water in an amount of 79 to 99.889 wt%.

상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나일 수 있다. 상기 연마입자의 입도는 10~100nm이며, 바람직하게는 30~120nm일 수 있다.The abrasive particles may be at least one selected from silica (SiO 2 ), ceria (CeO 2 ), and alumina (Al 2 O 3 ). The abrasive particles may have a particle size of 10 to 100 nm, preferably 30 to 120 nm.

상기 산화제는 상기 유기막의 산화를 유도하여 연마율을 확보해준다. 상기 산화제는 과산화수소(Hydrogen peroxide), 초산화물(Superoxide), 디옥시제닐(Dioxygenyl), 오존(Ozone) 및 오존화물(Ozonide)과 같은 과산화물(Peroxide) 계열, 불소(Fluorine)나 염소(Chlorine)와 같은 할로겐 계열, 아염소산염(Chlorite), 염소산염(Chlorate) 및 과염소산염(Perchlorate)과 같은 할로겐 화합물(Halogen Compounds) 계열, 질산(Nitric acid)을 포함하는 질산염(Nitrate) 계열, 가정 세정제를 포함하는 하이포아염소산염(Hypochlorite) 계열이나 하이포암염(Hypohalite) 계열,     크롬 삼산화물(Chromium trioxide), 피리디니움 클로로크로메이트(Pyridinium chlorochromate), 크롬산염(Chromate) 및 중크롬산염(Dichromate)과 같은 크롬 화합물(Chromium Compound) 계열, 과망간산칼륨(Potassium permanganate)과 같은 과망간산염(Permanganate) 계열,   이산화납(PbO2), 이산화망간(MnO2), 산화구리(CuO) 및 염화철(FeCl3) 과 같은 금속의 고산화수 화합물, 싸이오황산칼륨(Potassium persulfate, K2S2O8) 같은 황산염(sulfate), 과염소산(perchloric acid, HClO4), 질산철(Fe(NO)3), 과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide) 및 2,2'-디피리디설파이드(2,2'-Dipyridisulfide)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 산화제들 중에서 아염소산염(Chlorite) 이나 염소산염(Chlorate) 계열이 가장 바람직하다.The oxidizing agent induces oxidation of the organic layer to secure a polishing rate. The oxidizing agent is a peroxide series such as hydrogen peroxide, superoxide, dioxygenyl, ozone and ozonide, fluorine or chlorine and Halogen compounds such as chlorite, chlorite and perchlorate, nitrate containing nitric acid, hypo containing household cleaner Chromium compounds such as Hypochlorite, Hypohalite, Chromium trioxide, Pyridinium chlorochromate, Chromate and Dichromate ) series, permanganate series such as potassium permanganate, lead dioxide (PbO 2 ), manganese dioxide (MnO 2 ), high oxidation number compounds of metals such as copper oxide (CuO) and iron chloride (FeCl 3 ); Sulfate such as potassium thiosulfate (Potassium persulfate, K 2 S 2 O 8 ), perchloric acid (HClO 4 ), iron nitrate (Fe(NO) 3 ), sodium perborate (Sodium perborate), nitrous oxide (Nitrous Oxide) and 2,2'-dipyridisulfide (2,2'-Dipyridisulfide) may be at least one selected from the group consisting of. Among the oxidizing agents, chlorite or chlorate is most preferred.

상기 연마조절제는 유기막 내의 탄소 체인을 끊어내는 역할을 할 수 있다. 상기 연마 조절제는 유기산(Organic Acid)이나 무기산(Inorganic acid)이 적합하다. 구체적으로 상기 연마조절제는 질산(Nitric acid)을 포함하는 질산염(Nitrate) 계열, 황산(Sulfuric acid), 과산화이황산(Peroxydisulfuric acid) 및 과산화일황산(Peroxymonosulfuric acid)과 같은 술폰산(Sulfonic acid) 계열, 아세트산(Acetic acid), 구연산(Citric acid),     포름산(Formic acid), 글루콘산(Gluconic acid), 젖산(Lactic acid), 옥살산(Oxalic acid), 및 타르타르산(Tartaric acid)과 같은 카르복실산(Carboxylic acid) 계열, 염소산(Chloric acid), 아염소산(Chlorous acid) 및 하이포아염소산(Hypochlorous acid), 과염소산(Perchloric acid)과 같은 할로겐 옥소산(Halogen oxoacid) 계열,   아스코르브산(Ascorbic acid)과 같은 비닐족 카르복실산(Vinylogous carboxylic acid) 계열, 히스티딘, 글리신 및 아르기닌과 같은 아미노산 계열, 그리고 염산, 불산 및 인산과 같은 무기산을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 연마조절제로 카르복실산 계열이 가장 바람직할 수 있다. The polishing control agent may serve to break the carbon chain in the organic layer. The polishing control agent is preferably organic acid (Organic Acid) or inorganic acid (Inorganic acid). Specifically, the polishing control agent is a nitrate (Nitrate) series including nitric acid, sulfuric acid (Sulfuric acid), peroxydisulfuric acid (Peroxydisulfuric acid) and peroxymonosulfuric acid (Sulfonic acid) series, such as sulfonic acid (Peroxymonosulfuric acid) series, acetic acid Carboxylic acids such as Acetic acid, Citric acid, Formic acid, Gluconic acid, Lactic acid, Oxalic acid, and Tartaric acid ) series, halogen oxoacid series such as chloric acid, chlorous acid and hypochlorous acid, perchloric acid,   vinyl group such as ascorbic acid It may be at least one selected from the group consisting of carboxylic acids, amino acids such as histidine, glycine and arginine, and inorganic acids such as hydrochloric acid, hydrofluoric acid and phosphoric acid. As the polishing control agent, a carboxylic acid series may be most preferable.

상기 계면 활성제는 상기 CMP 슬러리 조성물의 상기 유기막의 표면에서의 젖음성(wettability)을 개선하여 연마율을 높이는 역할을 할 수 있다. 상기 계면 활성제는 음이온계 또는 비이온계일 수 있다. 구체적으로, 상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), C1-16 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나일 수 있다. The surfactant may serve to increase the polishing rate by improving wettability on the surface of the organic layer of the CMP slurry composition. The surfactant may be anionic or nonionic. Specifically, the surfactant is a lauryl myristyl alcohol series, a methyl-oxirane polymer series having a hydrophile lipophile balance (HLB) value of 12 or more, ethylenediamine, C1- 16 Ethoxylated and propoxylated alcohol series, 2-methyloxirane, oxirane series, polyethylene glycol, or polysorbate series It may be at least one selected from.

또한, 상기 계면활성제는 벤잘코니움 클로라이드(Benzalkonium chloride), 알킬 벤젠 슬포네이트(Alkyl Benzene Sulfonate), 페메롤 클로라이드(Phemerol chloride), 암모니움 라우릴 설페이트(ammonium lauryl sulfate), 소디움 라우릴 에테르 설페이트(sodium lauryl ether sulfate), 소디움 미레스 설페이트(sodium myreth sulfate), 디옥틸 소디움 슬포숙시네이트(dioctyl sodium sulfosuccinate), 퍼플루오로옥타슬포네이트(perfluorooctanesulfonate), 퍼플루오로부탄슬포네이트(perfluorobutanesulfonate), 선형 알킬벤젠 슬포네이트(linear alkylbenzene sulfonate), 소디움 스테아레이트(sodium stearate), 소디움 라우로일 사르소시네이트(sodium lauroyl sarcosinate), 세틸 트리메틸암모니움 브로마이드(cetyl trimethylammonium bromide), 세틸 트리메틸암모니움 클로라이드(cetyl trimethylammonium chloride), 퍼플루오로노나노에이트(perfluorononanoate), 퍼플루오로옥타노에이트(perfluorooctanoate), 옥테니딘 디히드로클로라이드(Octenidine dihydrochloride), 5-브로모-5-니트로-1,3-디옥산(5-Bromo-5-nitro-1,3-dioxane), 디메틸디옥타데실암모니움 클로라이드(Dimethyldioctadecylammonium chloride), 세트리모니움 브로마이드(Cetrimonium bromide), 디옥타데실디메틸암모니움 브로마이드(Dioctadecyldimethylammonium bromide), 옥타에틸렌 글리콜 모노도데실 에테르(Octaethylene glycol monododecyl ether), 글리세릴 라우레이트(Glyceryl laurate), 또는 폴리에톡실화된 탈로우 아민(Polyethoxylated tallow amine)에서 선택되는 적어도 하나일 수 있다.In addition, the surfactant is benzalkonium chloride, alkyl benzene sulfonate (Alkyl Benzene Sulfonate), pemerol chloride (Phemerol chloride), ammonium lauryl sulfate (ammonium lauryl sulfate), sodium lauryl ether sulfate ( sodium lauryl ether sulfate, sodium myreth sulfate, dioctyl sodium sulfosuccinate, perfluorooctanesulfonate, perfluorobutanesulfonate, linear alkyl Benzene sulfonate, sodium stearate, sodium lauroyl sarcosinate, cetyl trimethylammonium bromide, cetyl trimethylammonium chloride ), perfluorononanoate, perfluorooctanoate, octenidine dihydrochloride, 5-bromo-5-nitro-1,3-dioxane (5 -Bromo-5-nitro-1,3-dioxane), dimethyldioctadecylammonium chloride, cetrimonium bromide, dioctadecyldimethylammonium bromide, octaethylene Glycol monododecyl ether (Octaethylene glycol monododecyl ether), glyceryl laurate, or polyol It may be at least one selected from ethoxylated tallow amine.

상기 pH 조절제는 상기 CMP 슬러리 조성물의 pH를 조절하는 기능을 한다. 상기 연마 조절제도 산을 포함하므로 일종의 pH 조절제의 역할을 할 수 있다. 상기 pH 조절제는 산성 또는 염기성일 수 있다. 구체적으로, 상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산, 황산 및 술폰산과 같은 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)과 같은 염기일 수 있다. The pH adjusting agent functions to adjust the pH of the CMP slurry composition. Since the polishing control agent also contains an acid, it can serve as a kind of pH control agent. The pH adjusting agent may be acidic or basic. Specifically, the pH adjusting agent is an acid such as polyacrylic acid, carboxylic acid, nitric acid, sulfuric acid and sulfonic acid, or potassium hydroxide, sodium hydroxide, aqueous ammonia, tetramethylammonium hydroxide ), tetraethylammonium hydroxide (Tetraethylammonium hydroxide), and tetrabutylammonium hydroxide (Tetrabutylammonium hydroxide) may be a base.

상기 조성물은 바람직하게는 2.0~5.0의 pH를 가질 수 있다.The composition may preferably have a pH of 2.0 to 5.0.

이와 같은 CMP 슬러리 조성물을 이용하여 유기막을 효과적으로 연마할 수 있다.The organic layer can be effectively polished using such a CMP slurry composition.

다음은 본 발명의 CMP 슬러리 조성물에 대한 실험예들을 설명하기로 한다.Next, experimental examples of the CMP slurry composition of the present invention will be described.

<실험예 1: 산화제 종류><Experimental Example 1: Type of Oxidizing Agent>

8개의 웨이퍼들을 준비하고, 네개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 네개의 웨이퍼들 상에는 각각 실리콘산화막 계열의 하나인 TEOS(Tetraethyoxysilane)막을 형성하였다. 연마제로 실리카를 1 중량%로 포함하고 98중량%가 탈이온수로 동일하되, 산화제를 과산화물(Peroxide) 계열, 염소산염(Chlorate), 질산염(Nitrate) 계열 그리고 고산화수 화합물로 각각 변화시키되 상기 산화제의 함량을 각각 1 중량%로 하여 CMP 슬러리 조성물들을 제조하였다. 이때, 상기 과산화물 계열의 산화제로써, 과산화수소를 사용하였다. 상기 염소산염 계열의 산화제로써 과염소산(HClO4)을 사용하였다. 상기 질산염 계열의 산화제로써 질산철(Fe(NO)3)을 사용하였다. 상기 고산화수 화합물이란 금속의 고산화수 화합물을 말하며, 이산화납(PbO2), 이산화망간(MnO2), 산화구리(CuO), 염화철 (FeCl3) 등이 있다. 본 실험예 1에서 고산화수 화합물로써 사용된 산화제는 염화철 (FeCl3)이었다. 상기 실리카의 평균 입자 크기는 약 60nm이었다. 그리고 상기 CMP 슬러리 조성물들로 상기 두종류의 웨이퍼들에 대하여 CMP 공정을 진행한 후에 연마율과 선택비를 조사하여 아래 표 1에 기록하였다.Eight wafers were prepared, an organic film not containing silicon was formed on each of the four wafers, and a tetraethyoxysilane (TEOS) film, which is one of the silicon oxide films, was formed on each of the remaining four wafers. 1 wt% of silica as an abrasive and 98 wt% of deionized water are the same, but the oxidizing agent is changed to a peroxide-based, chlorate, nitrate-based and highly oxidized compound, respectively, but the content of the oxidizing agent CMP slurry compositions were prepared by using 1 wt% of each. At this time, as the peroxide-based oxidizing agent, hydrogen peroxide was used. Perchloric acid (HClO 4 ) was used as the chlorate-based oxidizing agent. As the nitrate-based oxidizing agent, iron nitrate (Fe(NO) 3 ) was used. The high oxidation number compound refers to a high oxidation number compound of a metal, and includes lead dioxide (PbO 2 ), manganese dioxide (MnO 2 ), copper oxide (CuO), iron chloride (FeCl 3 ), and the like. The oxidizing agent used as the high oxidation number compound in Experimental Example 1 was iron chloride (FeCl 3 ). The average particle size of the silica was about 60 nm. And, after the CMP process was performed on the two types of wafers with the CMP slurry compositions, the polishing rate and selectivity were investigated and recorded in Table 1 below.

산화제 종류type of oxidizer 연마율(Å/분)Grinding rate (Å/min) 유기막/TEOS 선택비Organic film/TEOS selectivity 유기막organic film TEOSTEOS 1One 과산화물 계열peroxide series 12501250 115115 10.910.9 22 염소산염 계열chlorate series 15301530 9595 16.116.1 33 질산염 계열nitrate series 920920 8989 10.310.3 44 고산화수 화합물highly oxidized compounds 870870 112112 7.87.8

상기 표 1에서, 염소산염 계열이 가장 우수한 연마율과 선택비를 나타내었다. 그러나 다른 과산화물 계열이나 질산염 계열도 6:1 이상의 높은 선택비를 나타내어 본 발명의 유기막 연마용 산화제로써 적합함을 알 수 있다.In Table 1, the chlorate series showed the best polishing rate and selectivity. However, it can be seen that other peroxide series or nitrate series also exhibit a high selectivity of 6:1 or more, and thus are suitable as the oxidizing agent for polishing an organic film of the present invention.

<실험예 2: 연마 입자 및 산화제 함량><Experimental Example 2: Abrasive particles and oxidizing agent content>

본 실험예 2에서는, 실험예 1에서 제일 우수한 특성을 나타낸 염소산염 계열의 산화제와 연마입자로 사용된 실리카의 함량에 따른 연마 특성을 알아보기로 한다. 먼저, 34개의 웨이퍼들을 준비하고, 17개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 17개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 TEOS(Tetraethyoxysilane)막을 형성하였다. 다음으로 표 2에서처럼 CMP 슬러리 조성물에서 염소산염 계열의 산화제의 함량을 0.1~3.0 중량%로 변화시키고 실리카 연마입자의 함량을 0.01~1.0 중량%로 변화시키면서, 각 웨이퍼들에 대하여 CMP 공정을 진행하여 연마 특성을 알아보았다. 본 실험예 2에서 염소산염 계열의 산화제로써 과염소산(HClO4)을 사용하였다. 상기 실리카의 평균 입자 크기는 약 60nm이었다.In this Experimental Example 2, the polishing characteristics according to the content of the chlorate-based oxidizing agent and silica used as abrasive particles, which showed the best characteristics in Experimental Example 1, will be investigated. First, 34 wafers were prepared, an organic film containing no silicon was formed on each of the 17 wafers, and a tetraethyoxysilane (TEOS) film, which is one of the silicon oxide film series, was formed on the remaining 17 wafers, respectively. Next, as shown in Table 2, in the CMP slurry composition, while changing the content of the chlorate-based oxidizing agent to 0.1 to 3.0% by weight and the content of silica abrasive particles to 0.01 to 1.0% by weight, the CMP process is performed for each wafer to be polished characteristics were found. In Experimental Example 2, perchloric acid (HClO 4 ) was used as a chlorate-based oxidizing agent. The average particle size of the silica was about 60 nm.

산화제 함량(중량%)Oxidizing agent content (wt%) 연마입자 함량(중량%)Abrasive grain content (wt%) 연마율(Å/분)Grinding rate (Å/min) 유기막/TEOS 선택비Organic film/TEOS selectivity 유기막organic film TEOSTEOS 1One 1.21.2 0.40.4 16501650 4545 36.736.7 22 1.01.0 0.40.4 16201620 4040 40.540.5 33 0.70.7 0.40.4 15101510 4242 35.935.9 44 0.50.5 0.40.4 14001400 4040 35.035.0 55 1.01.0 0.70.7 16301630 8989 18.318.3 66 1.01.0 0.50.5 16201620 6262 26.126.1 77 1.01.0 0.30.3 15901590 4242 37.837.8 88 0.30.3 1.01.0 11581158 121121 9.69.6 99 0.20.2 1.01.0 941941 124124 7.67.6 1010 0.10.1 1.01.0 804804 129129 6.26.2 1111 33 0.010.01 19871987 55 397.4397.4 1212 33 0.050.05 21002100 66 350350 1313 33 0.10.1 22302230 2828 79.679.6 1414 33 0.20.2 24802480 4848 51.751.7 1515 33 0.50.5 26702670 7777 34.734.7 1616 1One 0.050.05 15051505 88 188.1188.1 1717 1One 0.10.1 16001600 3131 51.651.6

상기 표 2에서, 염소산염 계열의 산화제 함량이 3 중량%이고, 실리카 연마 입자의 농도가 0.01 중량%일 때 선택비가 397.4로 가장 높음을 알 수 있다. 이외에도, 나머지 함량들에서도 선택비가 6 이상으로 우수하여, 본 발명의 유기막 연마용 조성물로써 적합함을 알 수 있다.From Table 2, it can be seen that when the content of the chlorate-based oxidizer is 3 wt% and the concentration of the silica abrasive particles is 0.01 wt%, the selectivity is the highest at 397.4. In addition, it can be seen that the selectivity is excellent as 6 or more in the remaining contents, so that it is suitable as the composition for polishing an organic film of the present invention.

<실험예3-1: 연마 조절제 종류><Experimental Example 3-1: Type of abrasive control agent>

본 실험예 3-1에서는, 실험예 2에서 제일 우수한 특성을 나타내었던 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.4 중량%를 유지하는 CMP 슬러리 조성물에 연마 조절제를 종류와 함량을 변화시키며 이에 따른 연마 특성을 알아보기로 한다. 먼저, 18개의 웨이퍼들을 준비하고, 9개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 9개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 PETEOS(Plasma-enhanced Tetraethyoxysilane)막을 형성하였다. 다음으로 표 3에서처럼 연마조절제로 카르복실산을 0.1~1.0중량%로 변화시키거나 또는 카르복실산 대신, 술폰산, 아미노산, 무기산, 질산으로 변화시키며 각 웨이퍼들에 대하여 CMP 공정을 진행하여 연마 특성을 알아보았다. 본 실험예 3-1에서 상기 염소산염 계열의 산화제로써 과염소산(HClO4)을 사용하였다. 상기 카르복실산으로써 포름산을 사용하였다. 상기 아미노산으로써 히스티딘을 사용하였다. 상기 무기산으로써 염산을 사용하였다. 상기 실리카의 평균 입자 크기는 약 60nm이었다.In this Experimental Example 3-1, the type and content of the polishing control agent was changed in the CMP slurry composition maintaining 1.0% by weight of the chlorate-based oxidizing agent, which exhibited the best properties in Experimental Example 2, and 0.4% by weight of silica used as abrasive particles. and to investigate the abrasive properties accordingly. First, 18 wafers were prepared, an organic film containing no silicon was formed on each of the nine wafers, and a plasma-enhanced tetraethyoxysilane (PETEOS) film, which is one of the silicon oxide film series, was formed on each of the remaining nine wafers. Next, as shown in Table 3, by changing the carboxylic acid to 0.1 to 1.0% by weight as a polishing control agent or to sulfonic acid, amino acid, inorganic acid, or nitric acid instead of carboxylic acid, the CMP process is performed for each wafer to improve the polishing properties. I found out In Experimental Example 3-1, perchloric acid (HClO 4 ) was used as the chlorate-based oxidizing agent. Formic acid was used as the carboxylic acid. Histidine was used as the amino acid. Hydrochloric acid was used as the inorganic acid. The average particle size of the silica was about 60 nm.

연마조절제 종류Type of abrasive modifier 연마조절제 함량(중량%)Abrasive control agent content (wt%) 연마율(Å/분)Grinding rate (Å/min) 유기막/PETEOS 선택비Organic film/PETEOS selectivity 유기막organic film PETEOSPETEOS 1One 카르복실산carboxylic acid 0.50.5 20102010 4848 41.941.9 22 카르복실산carboxylic acid 0.30.3 19901990 4242 47.447.4 33 카르복실산carboxylic acid 0.10.1 18201820 4141 44.444.4 44 카르복실산carboxylic acid 0.70.7 25802580 4545 57.357.3 55 카르복실산carboxylic acid 1.01.0 33403340 4242 79.579.5 66 술폰산sulfonic acid 0.30.3 18001800 4747 38.338.3 77 아미노산amino acid 0.30.3 17101710 4545 38.038.0 88 무기산inorganic acid 0.30.3 16901690 4343 39.339.3 99 질산nitric acid 0.30.3 17201720 4343 40.040.0

상기 표 3에서, 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.4 중량%로 포함하고, 연마 조절제로 카르복실산을 1.0 중량%로 포함하고, 나머지는 탈이온수 일 때의 CMP 슬러리 조성물이 가장 우수한 선택비 값 79.5를 나타내었다. 이외에도, 나머지 실험 결과에서도 선택비가 38 이상으로 매우 우수하여, 본 발명의 유기막 연마용 조성물로써 적합함을 알 수 있다.In Table 3, a CMP slurry composition comprising 1.0 wt% of a chlorate-based oxidizing agent and 0.4 wt% of silica used as abrasive particles, 1.0 wt% of carboxylic acid as a polishing control agent, and the remainder being deionized water This showed the best selectivity value of 79.5. In addition, it can be seen that the selectivity ratio of 38 or more is very excellent in the remaining experimental results, and thus it is suitable as the composition for polishing an organic film of the present invention.

<실험예3-2: 연마 조절제 종류><Experimental Example 3-2: Type of abrasive control agent>

본 실험예 3-2에서는, 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.2 중량%를 유지하는 CMP 슬러리 조성물에 연마 조절제를 종류와 함량을 변화시키며 이에 따른 연마 특성을 알아보기로 한다. 먼저, 6개의 웨이퍼들을 준비하고, 3개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 3개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 PETEOS(Plasma-enhanced Tetraethyoxysilane)막을 형성하였다. 다음으로 표 4에서처럼 연마조절제로 카르복실산을 0.7~1.3중량%로 변화시키며 각 웨이퍼들에 대하여 CMP 공정을 진행하여 연마 특성을 알아보았다. 본 실험예 3-1에서 상기 염소산염 계열의 산화제로써 과염소산(HClO4)을 사용하였다. 상기 카르복실산으로써 포름산을 사용하였다. 상기 실리카의 평균 입자 크기는 약 60nm이었다.In this Experimental Example 3-2, the type and content of the polishing control agent was changed in the CMP slurry composition maintaining 1.0 wt% of a chlorate-based oxidizing agent and 0.2 wt% of silica used as abrasive particles, and the polishing properties were investigated accordingly. . First, six wafers were prepared, an organic film containing no silicon was formed on each of the three wafers, and a plasma-enhanced tetraethyoxysilane (PETEOS) film, which is one of the silicon oxide films, was formed on the remaining three wafers, respectively. Next, as shown in Table 4, the CMP process was performed for each wafer while changing the carboxylic acid to 0.7 to 1.3 wt% as a polishing control agent to investigate the polishing characteristics. In Experimental Example 3-1, perchloric acid (HClO 4 ) was used as the chlorate-based oxidizing agent. Formic acid was used as the carboxylic acid. The average particle size of the silica was about 60 nm.

연마조절제 종류Type of abrasive modifier 연마조절제 함량(중량%)Abrasive control agent content (wt%) 연마율(Å/분)Grinding rate (Å/min) 유기막/PETEOS 선택비Organic film/PETEOS selectivity 유기막organic film PETEOSPETEOS 1One 카르복실산carboxylic acid 0.70.7 26002600 2424 108.3108.3 22 카르복실산carboxylic acid 1.01.0 35003500 2222 159.1159.1 33 카르복실산carboxylic acid 1.31.3 44104410 2121 210.0210.0

상기 표 4에서, 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.2 중량%로 포함하고, 연마 조절제로 카르복실산을 0.7~1.3 중량%로 조절할 경우 선택비가 108.3~210.0으로 매우 높아짐을 알 수 있었다.In Table 4, when 1.0 wt% of the chlorate-based oxidizing agent and 0.2 wt% of silica used as abrasive particles are included, and the carboxylic acid is adjusted to 0.7 to 1.3 wt% as an abrasive control agent, the selectivity is very high to 108.3 to 210.0 Could know.

<실험예 4: 계면 활성제의 종류><Experimental Example 4: Types of Surfactants>

본 실험예 4에서는, 염소산염 계열의 산화제를 1.0 중량%로, 실리카 연마입자를 0.4 중량%로, 카르복실산을 0.3중량%로 포함하는 CMP 슬러리 조성물에 계면활성제를 각각 양이온계, 음이온계 및 비이온계로 변화시키며 첨가한 후 이에 따른 연마 특성을 알아보기로 한다. 이를 위해, 6개의 웨이퍼들을 준비하고, 3개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 3개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 PETEOS(Plasma-enhanced Tetraethyoxysilane)막을 형성하였다. 다음으로 상기와 같이 계면활성제를 변화시키는 CMP 슬러리 조성물들을 제조하였다. 이때 첨가된 각 종류의 계면활성제의 첨가량은 전체 조성물의 중량에 대하여 0.5중량%이었다. 상기 양이온계 계면활성제로써, 벤잘코니움 클로라이드(Benzalkonium chloride)를 사용하였다. 상기 음이온계 계면활성제로써, 알킬 벤젠 슬포네이트(Alkyl Benzene Sulfonate)를 사용하였다. 상기 비이온계 계면활성제로써, 폴리에틸렌 글리콜(polyethylene glycol)을 사용하였다. 상기 염소산염 계열의 산화제로써 과염소산(HClO4)을 사용하였다. 상기 카르복실산으로써 포름산을 사용하였다. 상기 실리카의 평균 입자 크기는 약 60nm이었다. 그리고 상기 CMP 슬러리 조성물들을 이용하여 각 웨이퍼들에 대하여 CMP 공정을 진행하고 연마 특성을 조사하여 표 5에 기록하였다.In Experimental Example 4, cationic, anionic and non-ionic surfactants were added to a CMP slurry composition containing 1.0 wt% of a chlorate-based oxidizing agent, 0.4 wt% of silica abrasive particles, and 0.3 wt% of carboxylic acid. After adding it by changing it into an ionic system, we will examine the polishing properties accordingly. To this end, six wafers were prepared, an organic film containing no silicon was formed on each of the three wafers, and a plasma-enhanced tetraethyoxysilane (PETEOS) film, which is one of the silicon oxide film series, was formed on each of the remaining three wafers. Next, CMP slurry compositions were prepared in which the surfactant was changed as described above. At this time, the amount of each type of surfactant added was 0.5% by weight based on the total weight of the composition. As the cationic surfactant, benzalkonium chloride was used. As the anionic surfactant, Alkyl Benzene Sulfonate was used. As the nonionic surfactant, polyethylene glycol was used. Perchloric acid (HClO 4 ) was used as the chlorate-based oxidizing agent. Formic acid was used as the carboxylic acid. The average particle size of the silica was about 60 nm. Then, a CMP process was performed on each wafer using the CMP slurry compositions, and the polishing properties were investigated and recorded in Table 5.

계면활성제 종류Surfactant type 계면활성제 함량(중량%)Surfactant content (wt%) 유기막/PETEOS 선택비Organic film/PETEOS selectivity 1One 양이온계cationic 0.50.5 5656 22 음이온계anionic 0.50.5 7373 33 비이온계nonionic 0.50.5 102102

상기 표 5에서, 비이온계 계면활성제를 첨가한 경우 가장 우수한 선택비 값 102를 나타냄을 알 수 있다. 계면활성제의 종류에 상관없이 계면활성제의 첨가만으로 선택비가 56이상 나왔다. 비온계 계면활성제 다음으로는 음이온계 계면활성제가 우수하였다. 또한 계면활성제를 첨가한 경우, 계면활성제를 첨가하지 않은 경우보다 유기막 표면의 뜯김(peeling) 현상이 현저히 개선됨을 알 수 있었다. 이는 상기 계면 활성제에 의하여 본 발명의 CMP 조성물이 상기 유기막 표면에서 젖음성이 증가하여 연마 효과가 표면 전체에 걸쳐 균일하게 작용하였기 때문인 것으로 추정할 수 있다. From Table 5, it can be seen that the best selectivity value of 102 is shown when a nonionic surfactant is added. Regardless of the type of surfactant, a selectivity ratio of 56 or more was obtained only by adding the surfactant. After nonionic surfactants, anionic surfactants were excellent. In addition, it was found that when the surfactant was added, the peeling phenomenon of the surface of the organic film was significantly improved compared to the case where the surfactant was not added. This can be presumed to be because the wettability of the CMP composition of the present invention was increased on the surface of the organic film by the surfactant, and the polishing effect was uniformly applied over the entire surface.

<실험예 5-1><Experimental Example 5-1>

본 실험예 5-1에서는, 본 발명의 CMP 조성물의 pH에 따라 연마 특성이 어떻게 달라지는지에 대하여 알아보았다. 먼저 약 60nm의 입도를 가지는 실리카 입자를 0.5 중량%로 첨가하고 염소산염 계열의 산화제로써 과염소산을 1.0중량%로 첨가하였다. 이때 pH는 약 2.1이 되었다. 이러한 동일한 조성물을 8개 샘플로 준비하였다. 8개 샘플 중 7개 샘플에 pH 조절제를 첨가하여 pH를 조절하였다. 이때 첨가된 pH 조절제는 전체 조성물의 3 중량%이하로 첨가되었다. 상기 7개 샘플들 중에 2개의 샘플들에는 pH를 낮추기 위해 pH 조절제로 질산을 조금씩 첨가하여 각각 1.8과 2.0으로 pH를 낮췄다. 상기 7개 샘플들 중에 나머지 5개의 샘플들에는 pH를 높이기 위해 pH 조절제로 수산화칼륨(KOH)을 조금씩 첨가하여 각각 2.2~3.0으로 pH를 높였다. 그리고 각 샘플들을 이용하여 각각 실리콘을 포함하지 않는 유기막과 산화막의 일종인 TEOS막에 대하여 CMP 공정을 진행하고 연마 특성을 조사하여 표 6에 기록하였다.In Experimental Example 5-1, it was investigated how the polishing properties change according to the pH of the CMP composition of the present invention. First, 0.5 wt% of silica particles having a particle size of about 60 nm were added, and 1.0 wt% of perchloric acid as a chlorate-based oxidizer was added. At this time, the pH became about 2.1. Eight samples of this same composition were prepared. The pH was adjusted by adding a pH adjuster to 7 of 8 samples. At this time, the added pH adjusting agent was added in an amount of 3 wt% or less of the total composition. In two of the seven samples, nitric acid was added little by little as a pH adjuster to lower the pH to lower the pH to 1.8 and 2.0, respectively. To the remaining 5 samples among the 7 samples, potassium hydroxide (KOH) was added little by little as a pH adjuster to raise the pH to 2.2 to 3.0, respectively. Then, using each sample, a CMP process was performed on an organic film that does not contain silicon and a TEOS film, which is a kind of oxide film, respectively, and the polishing characteristics were investigated and recorded in Table 6.

실험번호Experiment number 조성물 pHcomposition pH 연마율(Å/분)Grinding rate (Å/min) 유기막/TEOS 선택비Organic film/TEOS selectivity 연마 입자 안정성abrasive grain stability 유기막organic film TEOSTEOS 1One 1.81.8 14031403 5555 25.525.5 나쁨bad 22 2.02.0 14701470 5757 25.825.8 나쁨bad 33 2.12.1 15801580 6060 26.326.3 좋음good 44 2.22.2 16201620 6262 26.126.1 좋음good 55 2.42.4 16101610 6060 26.826.8 좋음good 66 2.62.6 15201520 6161 24.924.9 좋음good 77 2.82.8 14801480 5959 25.125.1 나쁨bad 88 3.03.0 14201420 5858 24.524.5 나쁨bad

상기 표 6에서, 조성물의 pH에 상관없이 24.5 이상의 우수한 선택비를 가지도록 나타났다. 그러나 표 6에서 입자 안정성이 '나쁨'이라고 나오는 것은 조성물 내에서 실리카 입자들이 가라앉거나 색이 변하는 등의 문제가 발생하는 것을 의미한다. 이와 같이 연마 입자 안정성이 좋지 못할 경우 연마 공정에서 균일한 표면 연마 특성을 나타내지 못하였다. 표 6을 통해 본 실험예 5-1의 CMP 조성물이 실리카 입자를 0.5 중량%로 포함하고 염소산염 계열의 산화제로써 과염소산을 1.0중량%로 포함할 때, 바람직한 pH는 약 2.1~2.6임을 알 수 있다. In Table 6, it was shown to have an excellent selectivity of 24.5 or more regardless of the pH of the composition. However, 'bad' in particle stability in Table 6 means that problems such as sinking or color change of silica particles in the composition occur. As such, when the abrasive grain stability is not good, uniform surface polishing properties were not exhibited in the polishing process. From Table 6, it can be seen that when the CMP composition of Experimental Example 5-1 contains silica particles in an amount of 0.5% by weight and perchloric acid as a chlorate-based oxidizer in an amount of 1.0% by weight, the preferred pH is about 2.1 to 2.6.

<실험예 5-2><Experimental Example 5-2>

본 실험예 5-2에서는, 본 발명의 CMP 조성물의 pH에 따라 연마 입자 안정성이 어떻게 달라지는지에 대하여 알아보았다. 먼저 약 60nm의 입도를 가지는 실리카 입자를 0.5 중량%로 첨가하고 황산염(Sulfate) 계열의 산화제로써 싸이오황산칼륨(Potassium persulfate, K2S2O8)을 0.3 중량%로 첨가하였다. 이때 pH는 약 4.2가 되었다. 이와 같은 조성을 가지는 조성물 샘플들을 3개 만들었다. 3개 샘플 중 2개 샘플에 pH 조절제를 첨가하여 pH를 조절하였다. 이때 첨가된 pH 조절제는 전체 조성물의 3 중량%이하로 첨가되었다. 상기 3개 샘플들 중에 1개의 샘플에는 pH를 낮추기 위해 pH 조절제로 황산을 조금씩 첨가하여 pH를 측정하면서 연마 입자 안정성을 육안으로 관찰하였다. 이때 pH가 3.5 미만으로 낮아질 때 연마 입자 안정성이 나빠졌다. 상기 3개 샘플들 중에 다른 1개의 샘플에는 pH를 높이기 위해 pH 조절제로 수산화칼륨(KOH)을 조금씩 첨가하여 pH를 측정하면서 연마 입자 안정성을 육안으로 관찰하였다. 이때 pH가 5.0을 초과할 때 연마 입자 안정성이 나빠졌다. 이로써 본 실험예 5-2의 CMP 조성물이 실리카 입자를 0.5 중량%로 포함하고 싸이오황산칼륨(Potassium persulfate, K2S2O8)을 0.3 중량%로 포함할 때, 바람직한 pH는 약 3.5~5.0임을 알 수 있다. In Experimental Example 5-2, it was investigated how the abrasive grain stability was changed according to the pH of the CMP composition of the present invention. First, silica particles having a particle size of about 60 nm were added at 0.5 wt%, and potassium thiosulfate (K 2 S 2 O 8 ) as a sulfate-based oxidizer was added at 0.3 wt%. At this time, the pH became about 4.2. Three composition samples having this composition were made. The pH was adjusted by adding a pH adjusting agent to two of the three samples. At this time, the added pH adjusting agent was added in an amount of 3 wt% or less of the total composition. Sulfuric acid was added little by little as a pH adjuster to one of the three samples to lower the pH, and the abrasive grain stability was visually observed while measuring the pH. At this time, when the pH was lowered to less than 3.5, the abrasive grain stability deteriorated. Potassium hydroxide (KOH) was added little by little as a pH adjuster to the other one of the three samples to increase the pH, and the abrasive grain stability was visually observed while measuring the pH. At this time, when the pH exceeded 5.0, the abrasive grain stability deteriorated. Thus, when the CMP composition of Experimental Example 5-2 contains silica particles in an amount of 0.5% by weight and potassium thiosulfate (Potassium persulfate, K 2 S 2 O 8 ) in an amount of 0.3% by weight, the preferred pH is about 3.5 to It can be seen that 5.0.

<실험예 5-3><Experimental Example 5-3>

본 실험예 5-2에서는, 본 발명의 CMP 조성물의 pH에 따라 연마 입자 안정성이 어떻게 달라지는지에 대하여 알아보았다. 먼저 약 60nm의 입도를 가지는 세리아 입자를 0.5 중량%로 첨가하고 질산염(Nitrate) 계열의 산화제로써 질산철(Fe(NO)3)을 0.3 중량%로 첨가하였다. 이때 pH는 약 2.1이 되었다. 이와 같은 조성을 가지는 조성물 샘플들을 3개 만들었다. 3개 샘플 중 2개 샘플에 pH 조절제를 첨가하여 pH를 조절하였다. 이때 첨가된 pH 조절제는 전체 조성물의 3 중량%이하로 첨가되었다. 상기 3개 샘플들 중에 1개의 샘플에는 pH를 낮추기 위해 pH 조절제로 질산을 조금씩 첨가하여 pH를 측정하면서 연마 입자 안정성을 육안으로 관찰하였다. 이때 pH가 2.0 미만으로 낮아질 때 연마 입자 안정성이 나빠졌다. 상기 3개 샘플들 중에 다른 1개의 샘플에는 pH를 높이기 위해 pH 조절제로 수산화칼륨(KOH)을 조금씩 첨가하여 pH를 측정하면서 연마 입자 안정성을 육안으로 관찰하였다. 이때 pH가 2.8을 초과할 때 연마 입자 안정성이 나빠졌다. 이로써 본 실험예 5-3의 CMP 조성물이 세리아 입자를 0.5 중량%로 포함하고 질산철(Fe(NO)3)을 0.3 중량%로 포함할 때, 바람직한 pH는 약 2.0~2.8임을 알 수 있다. In Experimental Example 5-2, it was investigated how the abrasive grain stability was changed according to the pH of the CMP composition of the present invention. First, ceria particles having a particle size of about 60 nm were added in an amount of 0.5 wt%, and iron nitrate (Fe(NO) 3 ) as a nitrate-based oxidizer was added in an amount of 0.3 wt%. At this time, the pH became about 2.1. Three composition samples having this composition were made. The pH was adjusted by adding a pH adjusting agent to two of the three samples. At this time, the added pH adjusting agent was added in an amount of 3 wt% or less of the total composition. To one of the three samples, nitric acid was added little by little as a pH adjuster to lower the pH, and the abrasive grain stability was visually observed while measuring the pH. At this time, when the pH was lowered to less than 2.0, the abrasive grain stability deteriorated. Potassium hydroxide (KOH) was added little by little as a pH adjuster to the other one of the three samples to increase the pH, and the abrasive grain stability was visually observed while measuring the pH. At this time, when the pH exceeded 2.8, the abrasive grain stability deteriorated. Accordingly, it can be seen that when the CMP composition of Experimental Example 5-3 contains ceria particles in an amount of 0.5% by weight and iron nitrate (Fe(NO) 3 ) in an amount of 0.3% by weight, the preferred pH is about 2.0 to 2.8.

<실험예 6><Experimental Example 6>

본 실험예 6에서는, 본 발명의 실리카 연마 입자의 크기에 따라 연마 특성이 어떻게 달라지는지에 대하여 알아보았다. 실리카 연마 입자는 0.5 중량%로 첨가하고 염소산염 계열의 산화제로써 과염소산을 1.0중량%로 첨가하였다. 그리고 실리카 연마 입자의 크기가 각각 약 30nm, 60nm, 80nm, 120nm인 조성물 샘플 4개를 제조하였다. 각 샘플들을 이용하여 각각 실리콘을 포함하지 않는 유기막과 산화막의 일종인 TEOS막에 대하여 CMP 공정을 진행하고 연마 특성을 조사하여 표 7에 기록하였다.In Experimental Example 6, it was investigated how the polishing properties were changed according to the size of the silica abrasive particles of the present invention. Silica abrasive particles were added in an amount of 0.5 wt%, and perchloric acid as a chlorate-based oxidizer was added in an amount of 1.0 wt%. Then, four composition samples having silica abrasive particles each having a size of about 30 nm, 60 nm, 80 nm, and 120 nm were prepared. Using each sample, a CMP process was performed on an organic film that does not contain silicon and a TEOS film, which is a type of oxide film, respectively, and the polishing characteristics were investigated and recorded in Table 7.

실험번호Experiment number 실리카 입자크기(nm)Silica particle size (nm) 연마율(Å/분)Grinding rate (Å/min) 유기막/TEOS 선택비Organic film/TEOS selectivity 유기막organic film TEOSTEOS 1One 3030 15501550 5050 3131 22 6060 16201620 6262 26.126.1 33 8080 21002100 8888 23.923.9 44 120120 24302430 101101 24.124.1

표 7을 참조하면, 실리카 입자 크기가 120nm 이하일 때 선택비가 23.9 이상으로 양호함을 알 수 있다.Referring to Table 7, it can be seen that when the silica particle size is 120 nm or less, the selectivity is 23.9 or more, which is good.

<실험예 7><Experimental Example 7>

본 실험예 7에서는, 본 발명의 산화물 연마 입자로 세리아를 사용하였다. 그리고 세리아 연마 입자의 크기에 따라 연마 특성이 어떻게 달라지는지에 대하여 알아보았다. 세리아 연마 입자는 0.05 중량%로 첨가하고 산화제로써 질산철을 3.0중량%로 첨가하였다. 그리고 세리아 연마 입자의 크기가 각각 약 30nm, 60nm, 80nm인 조성물 샘플 3개를 제조하였다. 각 샘플들을 이용하여 각각 실리콘을 포함하지 않는 유기막과 산화막의 일종인 TEOS막에 대하여 CMP 공정을 진행하고 연마 특성을 조사하여 표 7에 기록하였다.In Experimental Example 7, ceria was used as the oxide abrasive particles of the present invention. And how the abrasive properties change according to the size of the ceria abrasive particles were investigated. Ceria abrasive particles were added in an amount of 0.05 wt% and iron nitrate as an oxidizing agent was added in an amount of 3.0 wt%. And three composition samples having a size of about 30 nm, 60 nm, and 80 nm of ceria abrasive particles, respectively, were prepared. Using each sample, a CMP process was performed on an organic film that does not contain silicon and a TEOS film, which is a type of oxide film, respectively, and the polishing characteristics were investigated and recorded in Table 7.

실험번호Experiment number 세리아
입자크기(nm)
Seria
Particle size (nm)
연마율(Å/분)Grinding rate (Å/min) 유기막/TEOS 선택비Organic film/TEOS selectivity
유기막organic film TEOSTEOS 1One 3030 17201720 44 430430 22 6060 21002100 66 350350 33 8080 24502450 1212 204204

표 8을 참조하면, 산화물 연마 입자로 세리아를 사용할 경우 204~430으로 선택비가 매우 우수해짐을 알 수 있다. 또한 세리아 입자 크기가 작아질수록 선택비가 증가함을 알 수 있다.Referring to Table 8, it can be seen that when ceria is used as the oxide abrasive particles, the selectivity is very excellent in the range of 204 to 430. In addition, it can be seen that the selectivity increases as the ceria particle size decreases.

이와 같이 다양한 실험예들을 통해 산화막에 대한 유기막의 식각 선택비가 약 6:1~430:1로 다양하게 구현될 수 있다. 제조할 반도체 장치의 구조에 따라 알맞은 조성을 선택하여 CMP 조성물을 적용할 수 있다. Through various experimental examples as described above, the etch selectivity of the organic layer to the oxide layer can be variously implemented in the range of about 6:1 to about 430:1. The CMP composition may be applied by selecting an appropriate composition according to the structure of the semiconductor device to be manufactured.

다음은 본 발명의 CMP 조성물이 적용될 수 있는 구체적인 반도체 장치의 제조 과정을 살펴보기로 한다. Next, a detailed manufacturing process of a semiconductor device to which the CMP composition of the present invention can be applied will be described.

도 3 내지 도 10은 본 발명의 일 실시예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다. 3 to 10 are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3을 참조하면, 기판(1) 상에 제 1 게이트 층간절연막들(3)과 제 1 희생막들(5)을 교대로 적층하여 제 1 구조물(10)을 형성한다. 상기 제 1 희생막들(5)은 상기 제 1 게이트 층간절연막들(3)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 1 게이트 층간절연막들(3)은 예를 들면 실리콘 산화막일 수 있으며 상기 제 1 희생막들(5)은 실리콘질화막일 수 있다. 상기 제 1 희생막들(5)과 상기 제 1 게이트 층간절연막들(3)을 차례대로 식각하여 상기 기판(1)을 노출시키는 제 1 홀(12)을 형성한다. Referring to FIG. 3 , a first structure 10 is formed by alternately stacking first gate interlayer insulating layers 3 and first sacrificial layers 5 on a substrate 1 . The first sacrificial layers 5 may be formed of a material having an etch selectivity to the first gate interlayer insulating layers 3 . The first gate interlayer insulating layers 3 may be, for example, silicon oxide layers, and the first sacrificial layers 5 may be silicon nitride layers. The first sacrificial layers 5 and the first gate interlayer insulating layers 3 are sequentially etched to form a first hole 12 exposing the substrate 1 .

도 4를 참조하면, 상기 제 1 구조물(10) 상에 실리콘을 포함하지 않는 유기막(14)을 형성하여 상기 제 1 홀들(12)을 채운다.Referring to FIG. 4 , an organic layer 14 not containing silicon is formed on the first structure 10 to fill the first holes 12 .

도 5를 참조하면, 상기 유기막(14)에 대하여 상기 CMP 조성물을 이용하여 CMP 공정을 진행하여 상기 제 1 구조물(10) 상의 상기 유기막(14)을 제거하고 최상층의 상기 제 1 게이트 층간절연막(3)을 노출시킨다. 이때 상기 CMP 조성물이 산화막에 대하여 뛰어난 연마 선택비를 가지며 유기막에 대하여 높은 연마율을 나타내므로 CMP 공정을 불량없이 신속하게 진행할 수 있다. 이로써 상기 제 1 홀(12) 안에 유기막 패턴(14a)이 남는다. Referring to FIG. 5 , a CMP process is performed on the organic layer 14 using the CMP composition to remove the organic layer 14 on the first structure 10 and the uppermost first gate interlayer insulating layer (3) is exposed. At this time, since the CMP composition has an excellent polishing selectivity for the oxide film and a high polishing rate for the organic film, the CMP process can be performed quickly without defects. Accordingly, the organic layer pattern 14a remains in the first hole 12 .

도 6을 참조하면, 상기 제 1 구조물(10) 상에 제 2 게이트 층간절연막들(23)과 제 2 희생막들(25)을 교대로 적층하여 제 2 구조물(20)을 형성한다. 상기 제 2 희생막들(25)은 상기 제 1 희생막들(5)과 동일할 수 있다. 상기 제 2 게이트 층간절연막들(23)은 상기 제 1 게이트 층간절연막들(3)과 동일할 수 있다. 상기 제 2 희생막들(25)과 상기 제 2 게이트 층간절연막들(23)을 차례대로 식각하여 상기 유기막 패턴(14a)을 노출시키는 제 2 홀(22)을 형성한다. 이때, 상기 유기막 패턴(14a)은 상기 제 1 홀(12)과 이 바닥의 상기 기판(1)을 보호하는 역할을 한다. Referring to FIG. 6 , the second structure 20 is formed by alternately stacking second gate interlayer insulating layers 23 and second sacrificial layers 25 on the first structure 10 . The second sacrificial layers 25 may be the same as the first sacrificial layers 5 . The second gate interlayer insulating layers 23 may be the same as the first gate interlayer insulating layers 3 . The second sacrificial layers 25 and the second gate interlayer insulating layers 23 are sequentially etched to form a second hole 22 exposing the organic layer pattern 14a. In this case, the organic layer pattern 14a serves to protect the first hole 12 and the substrate 1 at the bottom thereof.

본 예에서 두 층의 구조물들(10, 20)을 형성하였으나 상기 구조물들의 적층 갯수는 3층 이상일 수 있다.Although the structures 10 and 20 of two layers are formed in this example, the number of stacked structures of the structures may be three or more layers.

도 7을 참조하면, 산소를 이용하는 애싱 공정등을 진행하여 상기 제 2 홀(22)을 통해 노출된 상기 유기막 패턴(14a)을 선택적으로 제거한다. 이로써 제 1 홀(12) 바닥에서 상기 기판(1)이 노출될 수 있다.Referring to FIG. 7 , an ashing process using oxygen is performed to selectively remove the organic layer pattern 14a exposed through the second hole 22 . Accordingly, the substrate 1 may be exposed at the bottom of the first hole 12 .

도 8을 참조하면, 상기 기판(1)의 전면 상에 폴리실리콘막을 콘포말하게 형성하고 제 1 매립 절연막을 형성하여 상기 홀들(12, 22)을 채운 후, 평탄화 식각하여 상기 홀들(12, 22) 안에 이들의 측벽과 바닥을 덮는 활성기둥(27)과 이들을 채우는 제 1 매립절연막 패턴(29)을 형성한다. 그리고 이온주입 공정을 진행하여 상기 활성 기둥(27) 상단에 공통 드레인 영역(31)을 형성할 수 있다.Referring to FIG. 8 , a polysilicon film is conformally formed on the entire surface of the substrate 1 , a first buried insulating film is formed to fill the holes 12 and 22 , and then the holes 12 and 22 are etched by planarization. ), the active pillars 27 covering the sidewalls and the bottom thereof and the first buried insulating film pattern 29 filling them are formed. In addition, an ion implantation process may be performed to form the common drain region 31 on the upper end of the active pillar 27 .

도 9를 참조하면, 상기 활성 기둥(27)과 이격된 상기 구조물들(20, 10)을 패터닝하여 상기 기판(1)을 노출시키는 그루브(32)를 형성한다. 상기 그루브(32)를 통해 상기 희생막들(5, 25)를 제거한다. 상기 희생막들(5, 25)이 제거된 영역에 게이트 절연막(34)을 콘포말하게 형성하고 도전막을 형성하여 상기 희생막들(5, 25)이 제거된 영역들과 상기 그루브(32)를 채운다. 상기 게이트 절연막(34)은 터널 절연막, 전하트랩막 및 블로킹 절연막을 포함할 수 있다. 상기 도전막은 불순물이 도핑된 폴리실리콘이나 금속함유막일 수 있다. 그리고 다시 상기 그루브(32) 안의 상기 도전막들을 제거하여 상기 기판(1)을 노출시키는 동시에 상기 게이트 층간절연막들(3, 23) 사이에 하부 선택 라인(LSL), 워드라인들(WL0~WL3) 및 상부 선택 라인들(USL0, USL1)을 형성한다. Referring to FIG. 9 , the structures 20 and 10 spaced apart from the active pillar 27 are patterned to form a groove 32 exposing the substrate 1 . The sacrificial layers 5 and 25 are removed through the groove 32 . A gate insulating layer 34 is conformally formed in the region from which the sacrificial layers 5 and 25 have been removed, and a conductive layer is formed to form a conductive layer in the regions from which the sacrificial layers 5 and 25 are removed and the groove 32 . fill The gate insulating layer 34 may include a tunnel insulating layer, a charge trap layer, and a blocking insulating layer. The conductive layer may be polysilicon doped with impurities or a metal-containing layer. Then, the conductive layers in the groove 32 are removed again to expose the substrate 1 , and at the same time, the lower selection line LSL and the word lines WL0 to WL3 are disposed between the gate interlayer insulating layers 3 and 23 . and upper selection lines USL0 and USL1.

도 10을 참조하면, 이온주입 공정을 진행하여 상기 그루브(32) 아래에 공통 소오스 라인(CSL)을 형성한다. 상기 그루브(32)를 제 2 매립 절연막으로 채운후에 평탄화 식각하여 상기 그루브(32) 안에 제 2 매립절연막 패턴(34)을 남긴다. 그리고 최상층의 제 2 게이트 층간절연막(23) 상에 상기 공통 드레인 영역(31)과 접하되 서로 이격된 복수개의 비트라인들(BL)을 형성한다. Referring to FIG. 10 , an ion implantation process is performed to form a common source line CSL under the groove 32 . After the groove 32 is filled with a second buried insulating layer, planarization etching is performed to leave a second buried insulating layer pattern 34 in the groove 32 . A plurality of bit lines BL in contact with the common drain region 31 but spaced apart from each other are formed on the uppermost second gate interlayer insulating layer 23 .

도 3 내지 도 10은 수직형 낸드 메모리 장치를 제조하는 과정에서 본 발명의 CMP 조성물이 적용되는 과정을 설명하였다.3 to 10 illustrate a process in which the CMP composition of the present invention is applied in the process of manufacturing a vertical NAND memory device.

도 11 내지 17은 본 발명의 다른 실시예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.11 to 17 are cross-sectional views illustrating a process of manufacturing a semiconductor device according to another embodiment of the present invention.

도 11을 참조하면, 기판(51) 상에 식각 대상막(53)을 형성한다. 상기 식각 대상막(53)은 예를 들면 실리콘 산화막, 실리콘 질화막, 폴리실리콘막등일 수 있다. 상기 식각 대상막(53) 상에 제 1 마스크막(55)을 형성한다. 상기 제 1 마스크막(55)은 상기 식각 대상막(53)과 식각 선택비를 가지는 물질로 예를 들면 실리콘을 포함하지 않는 유기막일 수 있다. 상기 제 1 마스크막(55) 상에 제 2 마스크 패턴(57)을 형성한다. 상기 제 2 마스크 패턴(57)은 상기 제 1 마스크막(55)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 마스크 패턴(57)의 폭(W1)은 포토리소그라피 공정에서 구현될 수 있는 최소의 선폭에 해당될 수 있다. 상기 제 2 마스크 패턴들(57) 간의 간격(W2)은 상기 제 2 마스크 패턴(57)의 폭(W1) 보다 클 수 있다. 예를 들면 상기 폭(W1) 대 상기 간격(W2)은 약 3:5일 수 있다. 상기 제 2 마스크 패턴(57)의 측벽을 덮는 스페이서들(59)을 형성한다. 상기 스페이서들(59)의 폭(W3)은 상기 제 2 마스크 패턴(57)의 폭(W1)의 약 1/3에 해당할 수 있다. Referring to FIG. 11 , an etch target layer 53 is formed on a substrate 51 . The etch target layer 53 may be, for example, a silicon oxide layer, a silicon nitride layer, or a polysilicon layer. A first mask layer 55 is formed on the etch target layer 53 . The first mask layer 55 may be a material having an etch selectivity to that of the etch target layer 53 and may be, for example, an organic layer that does not include silicon. A second mask pattern 57 is formed on the first mask layer 55 . The second mask pattern 57 may be formed of a material having an etch selectivity to the first mask layer 55 . The width W1 of the second mask pattern 57 may correspond to the minimum line width that can be realized in the photolithography process. A distance W2 between the second mask patterns 57 may be greater than a width W1 of the second mask patterns 57 . For example, the width W1 to the spacing W2 may be about 3:5. Spacers 59 are formed to cover sidewalls of the second mask pattern 57 . A width W3 of the spacers 59 may correspond to about 1/3 of a width W1 of the second mask pattern 57 .

도 12를 참조하면, 상기 제 2 마스크 패턴(57)을 제거한다. 그리고 상기 스페이서들(59)을 식각 마스크로 이용하여 상기 제 1 마스크막(55)을 식각하여 제 1 마스크 패턴들(55a)을 형성한다. 이때 상기 제 1 마스크 패턴들(55a) 간의 간격은 상기 제 2 마스크 패턴(57)의 폭(W1)과 거의 동일할 수 있다.Referring to FIG. 12 , the second mask pattern 57 is removed. Then, the first mask layer 55 is etched using the spacers 59 as etch masks to form first mask patterns 55a. In this case, the interval between the first mask patterns 55a may be substantially equal to the width W1 of the second mask pattern 57 .

도 13을 참조하면, 상기 제 1 마스크 패턴들(55)의 상부면과 측벽을 콘포말하게 덮는 제 3 마스크막(61)을 형성한다. 상기 제 3 마스크막(61)은 예를 들면 실리콘 산화막일 수 있다. 상기 제 3 마스크막(61)의 두께(T1)는 상기 스페이서(59)의 폭(W3)과 동일하게 형성될 수 있다. Referring to FIG. 13 , a third mask layer 61 is formed to conformally cover upper surfaces and sidewalls of the first mask patterns 55 . The third mask layer 61 may be, for example, a silicon oxide layer. A thickness T1 of the third mask layer 61 may be equal to a width W3 of the spacer 59 .

도 14를 참조하면, 상기 제 3 마스크막(61) 상에 유기막(63)을 형성한다. 상기 유기막(63)은 실리콘을 포함하지 않는 유기막으로 형성될 수 있다. 상기 유기막(63)은 상기 제 1 마스크 패턴들(55a) 사이를 채우도록 형성된다.Referring to FIG. 14 , an organic layer 63 is formed on the third mask layer 61 . The organic layer 63 may be formed of an organic layer that does not include silicon. The organic layer 63 is formed to fill the spaces between the first mask patterns 55a.

도 15를 참조하면, 상기 유기막(63)에 대하여 상기 CMP 조성물을 이용하여 CMP 공정을 진행한다. 이로써 상기 제 3 마스크막(61) 최상부면 상의 상기 유기막(63)을 제거하여 상기 제 3 마스크막(61)의 최상부면을 노출시키고 상기 제 1 마스크 패턴들(55a) 사이에 유기막 패턴들(63a)을 남긴다.Referring to FIG. 15 , a CMP process is performed on the organic layer 63 using the CMP composition. Accordingly, the organic layer 63 on the top surface of the third mask layer 61 is removed to expose the top surface of the third mask layer 61 , and organic layer patterns are formed between the first mask patterns 55a. (63a) is left.

도 16을 참조하면, 노출된 상기 제 3 마스크막(61)에 대하여 이방성 식각 공정을 진행하여 상기 유기막 패턴들(63a) 사이의 상기 제 3 마스크막(61)을 제거하고 상기 제 1 마스크 패턴들(55a)을 노출시킨다. 이때 상기 유기막 패턴들(63a) 아래에 제 3 마스크 패턴들(61a)이 남는다. 이때 상기 제 1 마스크 패턴(55a)과 상기 유기막 패턴(63a) 사이의 간격은 상기 스페이서(59)의 폭(W3)과 동일하게 형성될 수 있다. Referring to FIG. 16 , an anisotropic etching process is performed on the exposed third mask layer 61 to remove the third mask layer 61 between the organic layer patterns 63a and the first mask pattern The fields 55a are exposed. In this case, third mask patterns 61a remain under the organic layer patterns 63a. In this case, a gap between the first mask pattern 55a and the organic layer pattern 63a may be formed to be the same as the width W3 of the spacer 59 .

도 17을 참조하면, 상기 제 1 마스크 패턴(55a)과 상기 유기막 패턴(63a)을 식각 마스크로 이용하여 상기 식각 대상막(53)을 식각하여 식각 대상막 패턴들(53a)을 형성한다. 그리고 상기 제 1 및 3 마스크 패턴들(55a, 61a) 및 상기 유기막 패턴(63a)을 제거한다. 이로써 포토리소그라피 공정으로 구현할 수 있는 최소 선폭보다 더 작은 선폭의 패턴을 형성할 수 있다. Referring to FIG. 17 , the target layer 53 is etched using the first mask pattern 55a and the organic layer pattern 63a as an etch mask to form target layer patterns 53a. Then, the first and third mask patterns 55a and 61a and the organic layer pattern 63a are removed. Accordingly, it is possible to form a pattern having a line width smaller than the minimum line width achievable by the photolithography process.

도 11 내지 17을 참조하여 설명한 방법은 디램 장치의 워드라인이나 비트라인들을 형성하는 과정에 적용될 수 있다.The method described with reference to FIGS. 11 to 17 may be applied to a process of forming word lines or bit lines of a DRAM device.

도 18은 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다. 18 is a schematic block diagram illustrating an example of a memory system including a semiconductor device manufactured according to embodiments of the present invention.

도 18을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.18, the memory system 1100 is a PDA, a portable computer, a web tablet (web tablet), a wireless phone (wireless phone), a mobile phone (mobile phone), a digital music player (digital music player), It can be applied to a memory card, or any device capable of transmitting and/or receiving information in a wireless environment.

메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.The memory system 1100 includes a controller 1110 , a keypad, an input/output device 1120 such as a keyboard and a display, a memory 1130 , an interface 1140 , and a bus 1150 . Memory 1130 and interface 1140 communicate with each other via bus 1150 .

컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.The controller 1110 includes at least one microprocessor, a digital signal processor, a microcontroller, or other processing devices similar thereto. Memory 1130 may be used to store instructions executed by the controller. The input/output device 1120 may receive data or signals from outside the system 1100 or may output data or signals to the outside of the system 1100 . For example, the input/output device 1120 may include a keyboard, a keypad, or a display device.

메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.The memory 1130 includes non-volatile memory devices according to embodiments of the present invention. The memory 1130 may further include other types of memories, volatile memories that can be accessed at any time, and other various types of memories.

인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.The interface 1140 serves to transmit data to or receive data from a communication network.

도 19는 본 발명의 실시예들에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다. 19 is a schematic block diagram illustrating an example of a memory card including a semiconductor device manufactured according to embodiments of the present invention.

도 19를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다. Referring to FIG. 19 , a flash memory device 1210 according to the present invention is mounted on a memory card 1200 for supporting a high-capacity data storage capability. The memory card 1200 according to the present invention includes a memory controller 1220 that controls general data exchange between the host and the flash memory device 1210 .

SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. The SRAM 1221 is used as the working memory of the processing unit 1222 . The host interface 1223 has a data exchange protocol of a host connected to the memory card 1200 . The error correction block 1224 detects and corrects errors included in data read from the multi-bit flash memory device 1210 . The memory interface 1225 interfaces with the flash memory device 1210 of the present invention. The processing unit 1222 performs various control operations for data exchange of the memory controller 1220 . Although not shown in the drawings, it is common knowledge in the art that the memory card 1200 according to the present invention may further include a ROM (not shown) for storing code data for interfacing with a host. It is self-evident to those who have acquired

이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다. According to the flash memory device and the memory card or the memory system of the present invention, a highly reliable memory system can be provided through the flash memory device 1210 having improved erase characteristics of dummy cells. In particular, the flash memory device of the present invention may be provided in a memory system such as a solid state disk (SSD) device, which has been actively conducted recently. In this case, a highly reliable memory system may be implemented by blocking a read error caused by the dummy cell.

도 20은 본 발명의 실시예들에 따라 제조된 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.20 is a schematic block diagram illustrating an example of an information processing system in which a semiconductor device manufactured according to embodiments of the present invention is mounted.

도 20을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Referring to FIG. 20 , the flash memory system 1310 of the present invention is mounted in an information processing system such as a mobile device or a desktop computer. The information processing system 1300 according to the present invention includes a flash memory system 1310 and a modem 1320, a central processing unit 1330, a RAM 1340, and a user interface 1350 electrically connected to a system bus 1360, respectively. includes The flash memory system 1310 may be configured substantially the same as the aforementioned memory system or flash memory system. Data processed by the central processing unit 1330 or data input from the outside are stored in the flash memory system 1310 . Here, the above-described flash memory system 1310 may be configured as a semiconductor disk device (SSD). In this case, the information processing system 1300 may stably store a large amount of data in the flash memory system 1310 . In addition, as reliability increases, the flash memory system 1310 may reduce resources required for error correction, thereby providing a high-speed data exchange function to the information processing system 1300 . Although not shown, the information processing system 1300 according to the present invention may further include an application chipset, a camera image processor (CIS), an input/output device, and the like. It is self-evident to those who have acquired it.

또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.In addition, the flash memory device or memory system according to the present invention may be mounted in various types of packages. For example, the flash memory device or memory system according to the present invention may include a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), a plastic leaded chip carrier (PLCC), and a plastic dual in-line package. (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline( SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer- It may be packaged and mounted in the same way as Level Processed Stack Package (WSP).

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. As mentioned above, although embodiments of the present invention have been described with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can implement the present invention in other specific forms without changing its technical spirit or essential features. You can understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

1, 51, 100: 기판
3, 23: 게이트 층간절연막
5, 25: 희생막
10, 20 110: 구조물
14, 14a, 63, 63a, 120, 120a, : 유기막
12, 22: 홀
32: 그루브
115: 리세스된 영역
29, 34: 매립 절연막
31: 공통 드레인 영역
34: 게이트 절연막
LSL: 하부 선택 라인
WL0, WL1, WL2, WL3: 워드라인
USL0, USL1: 상부 선택 라인
BL: 비트라인
CSL: 공통 소오스 라인
53: 식각 대상막
55, 55a, 57, 61, 61a: 마스크막
59: 스페이서
1, 51, 100: substrate
3, 23: gate interlayer insulating film
5, 25: sacrificial curtain
10, 20 110: structure
14, 14a, 63, 63a, 120, 120a, : organic film
12, 22: Hall
32: groove
115: recessed area
29, 34: buried insulating film
31: common drain region
34: gate insulating film
LSL: lower selection line
WL0, WL1, WL2, WL3: word line
USL0, USL1: upper selection line
BL: bit line
CSL: Common Source Line
53: etch target film
55, 55a, 57, 61, 61a: mask film
59: spacer

Claims (28)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판 상에 제 1 리세스 영역을 포함하는 제 1 구조물을 형성하는 단계;
상기 제 1 구조물 상에 실리콘을 포함하지 않는 유기막을 형성하여 상기 제 1 리세스 영역을 채우는 단계; 및
상기 유기막에 대하여 CMP 슬러리 조성물을 이용하여 CMP 공정을 진행하여 상기 유기막의 적어도 일부를 제거하여 상기 제1 구조물의 상부면을 노출시키는 단계를 포함하고,
상기 CMP 슬러리 조성물은:
산화물 연마입자를 0.001~5 중량%로;
산화제를 0.1~5 중량%로;
연마조절제를 0~5 중량%로;
계면활성제를 0~3 중량%로;
pH 조절제를 0~3 중량%로; 그리고
탈이온수를 79~99.889 중량%로 포함하고,
상기 제 1 구조물의 상단에는 산화막이 배치되며,
상기 CMP 슬러리 조성물은 상기 산화막에 대하여 6:1 이상의 선택비로 상기 유기막을 연마하는 반도체 장치의 제조 방법.
forming a first structure including a first recessed region on the substrate;
filling the first recess region by forming an organic layer that does not include silicon on the first structure; and
performing a CMP process on the organic layer using a CMP slurry composition to remove at least a portion of the organic layer to expose the upper surface of the first structure;
The CMP slurry composition comprises:
0.001 to 5 wt% of oxide abrasive particles;
0.1-5% by weight of an oxidizing agent;
0-5 wt% of abrasive control agent;
0 to 3% by weight of surfactant;
0 to 3% by weight of a pH adjuster; and
79 to 99.889 wt% of deionized water,
An oxide film is disposed on the upper end of the first structure,
The method of manufacturing a semiconductor device in which the CMP slurry composition polishes the organic layer at a selectivity ratio of 6:1 or more with respect to the oxide layer.
삭제delete 제 11 항에 있어서,
상기 제 1 리세스 영역은 상기 기판을 노출시키는 제 1 홀이며,
상기 유기막에 대하여 CMP 공정을 진행한 후에,
상기 제 1 구조물 상에 상기 유기막의 상부면을 노출시키는 제 2 홀을 포함하는 제 2 구조물을 형성하는 단계;
상기 제 2 홀을 통해 상기 유기막을 제거하는 단계;
상기 제 1 홀과 상기 제 2 홀의 적어도 측벽을 덮는 활성 기둥을 형성하는 단계; 및
상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
12. The method of claim 11,
the first recess region is a first hole exposing the substrate;
After the CMP process is performed on the organic layer,
forming a second structure including a second hole exposing an upper surface of the organic layer on the first structure;
removing the organic layer through the second hole;
forming an active pillar covering at least sidewalls of the first hole and the second hole; and
The method of manufacturing a semiconductor device further comprising: forming a conductive line in a portion of the first structure and the second structure.
제 13 항에 있어서,
상기 제 1 구조물과 상기 제 2 구조물은 각각 복수층의 절연막들과 희생막들이 교대로 적층된 구조를 가지며,
상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계는,
상기 희생막들을 선택적으로 제거하는 단계; 및
상기 희생막들이 제거된 영역에 상기 도전 라인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
14. The method of claim 13,
Each of the first structure and the second structure has a structure in which a plurality of insulating films and sacrificial films are alternately stacked,
The step of forming a conductive line in a portion of the first structure and the second structure,
selectively removing the sacrificial layers; and
and forming the conductive line in a region from which the sacrificial layers are removed.
제 11 항에 있어서,
상기 제 1 구조물은 상기 기판 상에 배치되는 식각 대상막, 상기 식각 대상막 상에 배치되며 복수개의 서로 평행한 라인 형태의 제 1 마스크 패턴들, 및 상기 제 1 마스크 패턴들의 측벽과 상부면을 콘포말하게 덮는 제 2 마스크막을 포함하며,
상기 제 1 구조물의 상부면을 노출시키는 단계는 상기 제 2 마스크막의 상부면을 노출시키는 반도체 장치의 제조 방법.
12. The method of claim 11,
The first structure may include an etch target layer disposed on the substrate, a plurality of first mask patterns disposed on the etch target layer in the form of parallel lines, and sidewalls and upper surfaces of the first mask patterns as cones. It includes a second mask film covering the foam,
The exposing of the upper surface of the first structure may include exposing the upper surface of the second mask layer.
제 15 항에 있어서,
상기 제 1 마스크 패턴들 간의 간격은 상기 제 2 마스크막의 두께의 3배이며,
상기 제 1 마스크 패턴들 사이에 상기 유기막이 배치되는 반도체 장치의 제조 방법.
16. The method of claim 15,
The interval between the first mask patterns is three times the thickness of the second mask layer,
A method of manufacturing a semiconductor device in which the organic layer is disposed between the first mask patterns.
제 15 항에 있어서,
이방성 식각 공정을 진행하여 노출된 상기 제 2 마스크 막을 제거하고 상기 유기막 아래에 제 2 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
16. The method of claim 15,
The method of claim 1 , further comprising: removing the exposed second mask layer by performing an anisotropic etching process and forming a second mask pattern under the organic layer.
삭제delete 제 11 항에 있어서,
상기 유기막의 적어도 일부를 제거하는 단계는 상기 제 1 구조물의 상부면을 노출시키지 않는 반도체 장치의 제조 방법.
12. The method of claim 11,
The removing of at least a portion of the organic layer is a method of manufacturing a semiconductor device in which the upper surface of the first structure is not exposed.
제 11 항에 있어서,
상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나인 반도체 장치의 제조 방법.
12. The method of claim 11,
The abrasive particles are at least one selected from silica (SiO 2 ), ceria (CeO 2 ) and alumina (Al 2 O 3 ). Method of manufacturing a semiconductor device.
제 11 항에 있어서,
상기 연마입자의 입도는 30~120nm인 반도체 장치의 제조 방법.
12. The method of claim 11,
The particle size of the abrasive particles is a method of manufacturing a semiconductor device of 30 ~ 120nm.
제 11 항에 있어서,
상기 산화제는 과산화수소(Hydrogen peroxide), 초산화물(Superoxide), 디옥시제닐(Dioxygenyl), 오존(Ozone), 오존화물(Ozonide), 과산화물(Peroxide), 불소(Fluorine), 염소(Chlorine), 아염소산염(Chlorite), 염소산염(Chlorate), 과염소산염(Perchlorate), 할로겐화합물(Halogen Compounds), 질산(Nitric acid), 질산염(Nitrate), 하이포아염소산염(Hypochlorite), 하이포암염(Hypohalite),     크롬 삼산화물(Chromium trioxide), 피리디니움 클로로크로메이트(Pyridinium chlorochromate), 크롬산염(Chromate), 중크롬산염(Dichromate), 크롬화합물(Chromium Compound), 과망간산칼륨(Potassium permanganate), 과망간산염(Permanganate),     과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide), 2,2'-디피리디설파이드(2,2'-Dipyridisulfide), 이산화납(PbO2), 이산화망간(MnO2), 산화구리(CuO), 염화철(FeCl3), 과염소산(perchloric acid, HClO4), 질산철(Fe(NO)3), 황산염(sulfate) 및 싸이오황산칼륨(Potassium persulfate, K2S2O8)을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함하는 반도체 장치의 제조 방법.
12. The method of claim 11,
The oxidizing agent is hydrogen peroxide, superoxide, dioxygenyl, ozone, ozonide, peroxide, fluorine, chlorine, chlorite (Chlorite), Chlorate, Perchlorate, Halogen Compounds, Nitric acid, Nitrate, Hypochlorite, Hypohalite, Chromium Trioxide ( Chromium trioxide, Pyridinium chlorochromate, Chromate, Dichromate, Chromium Compound, Potassium permanganate, Permanganate, Sodium perborate ( Sodium perborate), nitrous oxide (Nitrous Oxide), 2,2'-dipyridisulfide (2,2'-Dipyridisulfide), lead dioxide (PbO2), manganese dioxide (MnO2), copper oxide (CuO), iron chloride (FeCl3), A semiconductor device comprising at least one material selected from the group consisting of perchloric acid (HClO4), iron nitrate (Fe(NO)3), sulfate, and potassium thiosulfate (K2S2O8) manufacturing method.
제 11 항에 있어서,
상기 연마조절제는 질산(Nitric acid), 질산염(Nitrate), 황산(Sulfuric acid), 과산화이황산(Peroxydisulfuric acid), 과산화일황산(Peroxymonosulfuric acid), 술폰산(Sulfonic acid), 아세트산(Acetic acid), 구연산(Citric acid), 포름산(Formic acid), 글루콘산(Gluconic acid), 젖산(Lactic acid), 옥살산(Oxalic acid), 타르타르산(Tartaric acid), 염소산(Chloric acid), 아염소산(Chlorous acid), 하이포아염소산(Hypochlorous acid), 과염소산(Perchloric acid), 할로겐 옥소산(Halogen oxoacid),    아스코르브산(Ascorbic acid), 비닐족 카르복실산(Vinylogous carboxylic acid), 히스티딘, 글리신, 아르기닌, 염산, 불산 및 인산을 포함하는 그룹에서 선택되는 적어도 하나인 반도체 장치의 제조 방법.
12. The method of claim 11,
The polishing control agent is nitric acid, nitrate, sulfuric acid, peroxydisulfuric acid, peroxymonosulfuric acid, sulfonic acid, acetic acid, citric acid ( Citric acid, formic acid, gluconic acid, lactic acid, oxalic acid, tartaric acid, chloric acid, chlorous acid, hypoa Hypochlorous acid, Perchloric acid, Halogen oxoacid, Ascorbic acid, Vinyl carboxylic acid, histidine, glycine, arginine, hydrochloric acid, hydrofluoric acid and phosphoric acid A method of manufacturing a semiconductor device which is at least one selected from the group comprising:
제 11 항에 있어서,
상기 계면 활성제는 음이온계 또는 비이온계인 반도체 장치의 제조 방법.
12. The method of claim 11,
The method of manufacturing a semiconductor device, wherein the surfactant is anionic or nonionic.
제 11 항에 있어서,
상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나인 반도체 장치의 제조 방법.
12. The method of claim 11,
The surfactant is a lauryl myristyl alcohol series, a methyl-oxirane polymer series having a hydrophile lipophile balance (HLB) value of 12 or more, ethylenediamine, ethoxylated and propoxyl At least one selected from ethoxylated and propoxylated alcohol series, 2-methyloxirane, oxirane series, polyethylene glycol, or polysorbate series A method of manufacturing a semiconductor device.
제 11 항에 있어서,
상기 계면활성제는 벤잘코니움 클로라이드(Benzalkonium chloride), 알킬 벤젠 슬포네이트(Alkyl Benzene Sulfonate), 페메롤 클로라이드(Phemerol chloride), 암모니움 라우릴 설페이트(ammonium lauryl sulfate), 소디움 라우릴 에테르 설페이트(sodium lauryl ether sulfate), 소디움 미레스 설페이트(sodium myreth sulfate), 디옥틸 소디움 슬포숙시네이트(dioctyl sodium sulfosuccinate), 퍼플루오로옥타슬포네이트(perfluorooctanesulfonate), 퍼플루오로부탄슬포네이트(perfluorobutanesulfonate), 선형 알킬벤젠 슬포네이트(linear alkylbenzene sulfonate), 소디움 스테아레이트(sodium stearate), 소디움 라우로일 사르소시네이트(sodium lauroyl sarcosinate), 세틸 트리메틸암모니움 브로마이드(cetyl trimethylammonium bromide), 세틸 트리메틸암모니움 클로라이드(cetyl trimethylammonium chloride), 퍼플루오로노나노에이트(perfluorononanoate), 퍼플루오로옥타노에이트(perfluorooctanoate), 옥테니딘 디히드로클로라이드(Octenidine dihydrochloride), 5-브로모-5-니트로-1,3-디옥산(5-Bromo-5-nitro-1,3-dioxane), 디메틸디옥타데실암모니움 클로라이드(Dimethyldioctadecylammonium chloride), 세트리모니움 브로마이드(Cetrimonium bromide), 디옥타데실디메틸암모니움 브로마이드(Dioctadecyldimethylammonium bromide), 옥타에틸렌 글리콜 모노도데실 에테르(Octaethylene glycol monododecyl ether), 글리세릴 라우레이트(Glyceryl laurate), 또는 폴리에톡실화된 탈로우 아민(Polyethoxylated tallow amine)에서 선택되는 적어도 하나인 반도체 장치의 제조 방법.
12. The method of claim 11,
The surfactant is benzalkonium chloride, alkyl benzene sulfonate (Alkyl Benzene Sulfonate), pemerol chloride (Phemerol chloride), ammonium lauryl sulfate (ammonium lauryl sulfate), sodium lauryl ether sulfate (sodium lauryl) ether sulfate, sodium myreth sulfate, dioctyl sodium sulfosuccinate, perfluorooctanesulfonate, perfluorobutanesulfonate, linear alkylbenzene sulfonate nate (linear alkylbenzene sulfonate), sodium stearate, sodium lauroyl sarcosinate, cetyl trimethylammonium bromide, cetyl trimethylammonium chloride, Perfluorononanoate, perfluorooctanoate, Octenidine dihydrochloride, 5-Bromo-5-nitro-1,3-dioxane -5-nitro-1,3-dioxane), dimethyldioctadecylammonium chloride, cetrimonium bromide, dioctadecyldimethylammonium bromide, octaethylene glycol mono dodecyl ether (Octaethylene glycol monododecyl ether), glyceryl laurate, or polyethoxyl A method of manufacturing a semiconductor device comprising at least one selected from polyethoxylated tallow amine.
제 11 항에 있어서
상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산, 황산 및 술폰산을 포함하는 그룹에서 선택되는 적어도 하나의 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)를 포함하는 그룹에서 선택되는 적어도 하나의 염기인 반도체 장치의 제조 방법.
12. The method of claim 11
The pH adjusting agent is at least one acid selected from the group consisting of polyacrylic acid, carboxylic acid, nitric acid, sulfuric acid and sulfonic acid, or potassium hydroxide, sodium hydroxide, aqueous ammonia, tetramethylammonium hydride A method of manufacturing a semiconductor device, wherein the base is at least one base selected from the group comprising: Tetramethylammonium hydroxide, Tetraethylammonium hydroxide, and Tetrabuthylammonium hydroxide.
제 11 항에 있어서,
상기 조성물은 2.0~5.0의 pH를 가지는 반도체 장치의 제조 방법.
12. The method of claim 11,
The composition is a method of manufacturing a semiconductor device having a pH of 2.0 to 5.0.
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