KR101055855B1 - Flash memory manufacturing method - Google Patents

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KR101055855B1
KR101055855B1 KR1020050101805A KR20050101805A KR101055855B1 KR 101055855 B1 KR101055855 B1 KR 101055855B1 KR 1020050101805 A KR1020050101805 A KR 1020050101805A KR 20050101805 A KR20050101805 A KR 20050101805A KR 101055855 B1 KR101055855 B1 KR 101055855B1
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곽상현
박선미
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주식회사 하이닉스반도체
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    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Abstract

본 발명은 셀영역과 주변회로영역 상에 균일한 두께의 게이트 산화막을 형성하는데 적합한 플래쉬 메모리 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판의 셀영역 상에 패턴간 간격이 작은 게이트 패턴을 형성하고, 주변회로영역 상에 패턴간 간격이 큰 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 프로파일을 따라 연마정지막을 형성하는 단계; 상기 연마정지막 상에 상기 게이트 패턴 사이를 매립하면서 산화막으로 이루어지는 제1절연막을 형성하는 단계; 상기 제1절연막 상에 실리콘부화산화막으로 이루어지는 제2절연막을 형성하는 단계; 상기 셀영역의 상기 제1절연막이 드러날 때까지 상기 제2절연막을 평탄화시켜 상기 주변회로영역에 잔류시키는 단계; 및 상기 연마정지막이 드러나는 타겟으로 세리아 슬러리를 이용하여 상기 제1 및 제2절연막을 연마하여 평탄화시키는 단계를 포함하고, 이에 따라 본 발명은 세리아 슬러리의 선택비 및 CMP 공정의 최적화를 통하여 게이트 절연막의 평탄도를 증가시켜, 소자의 콘택 관련 전기적 특성을 개선할 수 있는 효과가 있다.The present invention is to provide a flash memory manufacturing method suitable for forming a gate oxide film having a uniform thickness on the cell region and the peripheral circuit region, the flash memory manufacturing method of the present invention is a cell region and a peripheral circuit region defined Forming a gate pattern having a small gap between patterns on a cell region of a semiconductor substrate, and forming a gate pattern having a large gap between patterns on a peripheral circuit area; Forming a polishing stop film along the profile of the gate pattern; Forming a first insulating film made of an oxide film while filling the gate pattern on the polishing stop film; Forming a second insulating film made of a silicon-enriched oxide film on the first insulating film; Planarizing the second insulating layer and remaining in the peripheral circuit region until the first insulating layer of the cell region is exposed; And polishing and planarizing the first and second insulating layers by using a ceria slurry as a target to expose the polishing stop layer. Accordingly, the present invention provides a method of selecting a ceria slurry and optimizing the CMP process. By increasing the flatness, there is an effect that can improve the contact-related electrical properties of the device.

세리아 슬러리, 게이트 산화막, 플래쉬 메모리 Ceria slurry, gate oxide, flash memory

Description

플래쉬 메모리 제조 방법{METHOD FOR FORMING FLASH MEMORY DEVICE}Flash memory manufacturing method {METHOD FOR FORMING FLASH MEMORY DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method of manufacturing a flash memory according to the prior art;

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 공정 단면도. 2A through 2E are cross-sectional views illustrating a method of manufacturing a flash memory in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 터널 산화막31 semiconductor substrate 32 tunnel oxide film

33 : 플로팅게이트 34 : 제1산화막33: floating gate 34: first oxide film

35 : 질화막 36 : 제2산화막35 nitride film 36 second oxide film

37 : 컨트롤게이트 38 : 텅스텐실리사이드막37: control gate 38: tungsten silicide film

39 : 하드마스크 40 : 게이트 스페이서39: hard mask 40: gate spacer

41 : 연마정지막 42 : 층간절연막41: abrasive stop film 42: interlayer insulating film

43 : 실리콘부화산화막43 silicon enriched oxide film

본 발명은 플래쉬 메모리 제조 기술에 관한 것으로, 특히 세리아 슬러리의 연마 선택비에 따른 게이트 절연막 연마 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory manufacturing technology, and more particularly, to a method of polishing a gate insulating film according to a polishing selectivity of ceria slurry.

NAND 플래쉬 메모리 소자는 일반 메모리 소자와 달리 데이타의 대용량 저장을 위하여 게이트가 스트링(String) 구조로 형성되어 있어서, 셀 영역의 게이트 밀도가 주변회로 영역에 비해 상당히 높다. Unlike general memory devices, NAND flash memory devices have gates formed in a string structure for large data storage, so that the gate density of the cell region is considerably higher than that of the peripheral circuit region.

따라서 게이트 형성 이후 게이트 산화막을 증착하게 되면, 이러한 밀도 차에 의해 셀 영역에서의 게이트 산화막 증착 두께가 주변회로영역에 비해 상당히 두껍게 형성된다. 이러한, 증착 두께 차이를 극복하기 위해 고선택비슬러리(High Selective Slurry)를 이용하여 게이트 형성 이후에 증착되는 질화막을 정지막으로 이용하여 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 극복하고 있다. Therefore, when the gate oxide film is deposited after the gate formation, the gate oxide film deposition thickness in the cell region is considerably thicker than the peripheral circuit region due to this density difference. In order to overcome such a difference in deposition thickness, chemical mechanical polishing (CMP) is performed by using a nitride film deposited after gate formation as a stop film using a high selective slurry. have.

그러나, 연마정지용 질화막을 두껍게 증착할 수 없어서 정지막으로 사용하기에 어려움이 있다. However, since the nitride film for polishing stop cannot be thickly deposited, it is difficult to use as a stop film.

도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a flash memory manufacturing method according to the prior art.

도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 반도체 기판(11) 상에 터널 산화막(12), 플로팅 게이트(13)용 폴리실리콘막, 산화막(14)-질화 막(15)-산화막(16) 구조의 유전막, 컨트롤 게이트(17)용 폴리실리콘막, 및 하드마스크(19)가 적층된 다수의 게이트 패턴을 형성한다. 한편, 컨트롤 게이트(17)는 하지막 접착성과 도전성을 동시에 확보하기 위해 폴리실리콘막과 텅스텐막 또는 금속 실리사이드층(18)을 적층 구조를 사용하고 있다.As shown in FIG. 1A, a tunnel oxide film 12, a polysilicon film for the floating gate 13, an oxide film 14, and a nitride film 15 are formed on a semiconductor substrate 11 having a cell region and a peripheral circuit region. A plurality of gate patterns in which a dielectric film having an oxide film 16 structure, a polysilicon film for the control gate 17, and a hard mask 19 are stacked are formed. On the other hand, the control gate 17 uses a laminated structure of a polysilicon film and a tungsten film or metal silicide layer 18 in order to simultaneously secure base film adhesion and conductivity.

한편, 셀영역은 스트링 구조로 게이트가 촘촘히 형성되어 있고, 셀영역을 제외한 주변회로영역은 정상적인 게이트 구조를 갖고, 게이트간의 거리를 유지한다.On the other hand, the cell region has a string-like gate, and the peripheral circuit region except the cell region has a normal gate structure and maintains the distance between the gates.

이들 게이트 패턴의 스택 구조는 다른 가공 없이 연속적인 적층을 하고 일괄적으로 패터닝하는 방법으로 이루어지는 것은 아니며, 컨트롤 게이트(17)는 연속되어 워드라인을 형성하나, 플로팅 게이트(13)는 인근 스트링 사이에 분리되어 있다. The stack structure of these gate patterns is not formed by successive stacking and batch patterning without any other processing. The control gate 17 is continuous to form word lines, but the floating gate 13 is disposed between adjacent strings. It is separated.

이어서, 게이트 패턴을 포함하는 반도체 기판(11) 전면에 게이트 스페이서용 질화막을 증착하고, 스페이서 식각을 실시하여 게이트 패턴 측벽에 게이트 스페이서(20)를 형성한다.Subsequently, a nitride film for a gate spacer is deposited on the entire surface of the semiconductor substrate 11 including the gate pattern, and the spacer is etched to form the gate spacer 20 on the sidewall of the gate pattern.

이 때, 셀영역은 게이트 패턴 사이의 공간이 없어질 만큼 패턴 밀도가 높은 반면, 셀영역 이외의 주변회로영역은 패턴 밀도가 낮아 게이트 패턴 사이의 많은 공간이 존재한다.At this time, the cell region has a high pattern density such that there is no space between the gate patterns, whereas the peripheral circuit regions other than the cell region have a low pattern density, and thus there is much space between the gate patterns.

계속해서, 게이트 스페이서(20)가 형성된 결과물 표면을 따라 연마정지막(21)을 증착한다. 연마정지막(21)은 콘택 식각정지막과 후속 CMP 정지막 및 게이트의 차지 트랩(Charge Trap)을 보호하는 역할을 하며, 질화막으로 형성한다.Subsequently, the polishing stop film 21 is deposited along the resulting surface on which the gate spacers 20 are formed. The polishing stop film 21 serves to protect the contact etch stop film, the subsequent CMP stop film, and the charge trap of the gate, and is formed of a nitride film.

도 1b에 도시된 바와 같이, 연마정지막(21)이 형성된 반도체 기판(11)의 전면에 게이트 패턴을 모두 매립하는 두께의 층간절연막(22)을 증착한다. As shown in FIG. 1B, an interlayer insulating film 22 having a thickness filling all of the gate patterns is deposited on the entire surface of the semiconductor substrate 11 on which the polishing stop film 21 is formed.

층간절연막(22)은 증착시 셀영역은 게이트 패턴과 게이트 패턴 사이를 스페이서가 매립하고 있기 때문에, 게이트 패턴 사이에 층간절연막이 거의 매립되지 않고 게이트 패턴 상부로 증착되는 반면, 주변회로영역에서는 상당 부분의 층간절연막(22)이 게이트 패턴 사이를 매립하므로 매립되는 층간절연막(22)의 두께가 셀영역에 매립된 층간절연막(22)에 비해 얇게 증착된다.Since the interlayer insulating film 22 has a spacer between the gate pattern and the gate pattern when the cell region is deposited, the interlayer insulating film 22 is deposited over the gate pattern without being almost embedded between the gate patterns, whereas in the peripheral circuit region, Since the interlayer insulating film 22 is interposed between the gate patterns, the thickness of the interlayer insulating film 22 to be embedded is deposited thinner than that of the interlayer insulating film 22 embedded in the cell region.

도 1c에 도시된 바와 같이, 실리카 계열의 슬러리를 사용하여 CMP 공정을 진행하는데, 이 때 초기 증착시 발생한 층간절연막(22) 단차에 의해 완전히 평탄화가 되지 않는다. As shown in FIG. 1C, the CMP process is performed using a silica-based slurry, and at this time, the planarization may not be completely performed due to the step of the interlayer insulating layer 22 generated during the initial deposition.

도 1d에 도시된 바와 같이, 일부 연마된 층간절연막(22a)의 남아있는 단차를 개선하기 위하여 세리아 계열의 고 선택비 슬러리를 사용하여 연마하는데, 연마정지막(예컨대, 질화막)의 연마 속도에 비해 층간절연막(예컨대, 산화막)의 연마 속도가 30배 정도 빠르기 때문에, 연마정지막 상에서 연마가 선택적으로 정지하여 이러한 단차를 개선하게 된다. As shown in FIG. 1D, polishing is performed using a ceria-based high selectivity slurry to improve the remaining step of some polished interlayer insulating film 22a, compared to the polishing rate of the polishing stop film (e.g., nitride film). Since the polishing rate of the interlayer insulating film (e.g., oxide film) is about 30 times faster, polishing is selectively stopped on the polishing stop film to improve such a step.

그러나, 상술한 종래 기술은 셀영역과 주변회로영역 상에 형성된 층간절연막의 초기 단차가 상당히 크기 때문에, 이러한 연마 속도 차이에도 불구하고, 셀영역 이외의 주변회로영역 상의 연마정지막(21a)이 모두 연마되어 하부 게이트 패턴의 열화(도 1d의 'A')를 가져온다. However, in the above-described conventional technique, since the initial step of the interlayer insulating film formed on the cell region and the peripheral circuit region is considerably large, despite this difference in polishing rate, all of the polishing stop films 21a on the peripheral circuit region other than the cell region are used. Polishing results in degradation of the lower gate pattern ('A' in FIG. 1D).

더 자세히는 주변회로영역의 연마정지막이 모두 오픈되어, 오픈된 영역으로 모바일 이온이 게이트 내부로 들어와 트랜지스터의 열화를 가져온다.More specifically, the polishing stop film of the peripheral circuit area is all opened, and the mobile ions enter the gate into the open area, causing the transistor to deteriorate.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역과 주변회로영역 상에 균일한 두께의 게이트 산화막을 형성하는데 적합한 플래쉬 메모리 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a flash memory manufacturing method suitable for forming a gate oxide film having a uniform thickness on a cell region and a peripheral circuit region.

상기 목적을 달성하기 위한 특징적인 셀영역과 주변회로영역이 정의된 반도체 기판의 셀영역 상에 패턴간 간격이 작은 게이트 패턴을 형성하고, 주변회로영역 상에 패턴간 간격이 큰 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 프로파일을 따라 연마정지막을 형성하는 단계; 상기 연마정지막 상에 상기 게이트 패턴 사이를 매립하면서 산화막으로 이루어지는 제1절연막을 형성하는 단계; 상기 제1절연막 상에 실리콘부화산화막으로 이루어지는 제2절연막을 형성하는 단계; 상기 셀영역의 상기 제1절연막이 드러날 때까지 상기 제2절연막을 평탄화시켜 상기 주변회로영역에 잔류시키는 단계; 및 상기 연마정지막이 드러나는 타겟으로 세리아 슬러리를 이용하여 상기 제1 및 제2절연막을 연마하여 평탄화시키는 단계를 포함한다.A gate pattern having a small gap between patterns is formed on a cell region of a semiconductor substrate in which a characteristic cell region and a peripheral circuit region are defined, and a gate pattern having a large gap between patterns is formed on a peripheral circuit region. step; Forming a polishing stop film along the profile of the gate pattern; Forming a first insulating film made of an oxide film while filling the gate pattern on the polishing stop film; Forming a second insulating film made of a silicon-enriched oxide film on the first insulating film; Planarizing the second insulating layer and remaining in the peripheral circuit region until the first insulating layer of the cell region is exposed; And polishing and planarizing the first and second insulating layers using a ceria slurry as a target on which the polishing stop film is exposed.

이에 따라 본 발명은, 연마정지막의 손실 없이 제1절연막의 평탄화 공정을 진행하여 게이트 패턴의 손실을 방지하여 소자의 특성 열화를 방지할 수 있다.Accordingly, the present invention can prevent the loss of the gate pattern by performing the planarization process of the first insulating film without losing the polishing stop film, thereby preventing the deterioration of the characteristics of the device.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a flash memory according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 반도체 기판(31) 상에 터널 산화막(32), 플로팅 게이트(Floating Gate, 33)용 폴리실리콘막, 산화막(34)-질화막(35)-산화막(36)(Oxide-Nitride-Oxide) 구조의 유전막, 컨트롤 게이트(Control Gate, 37)용 폴리실리콘막, 및 하드마스크(39)가 적층된 다수의 게이트 패턴을 형성한다. As shown in FIG. 2A, the tunnel oxide film 32, the polysilicon film for the floating gate 33, and the oxide film 34 -nitride film are formed on the semiconductor substrate 31 having the cell region and the peripheral circuit region separated therefrom. A plurality of gate patterns in which a dielectric film having a 35) -oxide film (Oxide-Nitride-Oxide) structure, a polysilicon film for a control gate 37 and a hard mask 39 are stacked are formed.

한편, 컨트롤 게이트(37)는 하지막 접착성과 도전성을 동시에 확보하기 위해 폴리실리콘막과 텅스텐막 또는 금속 실리사이드층(38)을 적층 구조를 사용하고 있다.On the other hand, the control gate 37 uses a laminated structure of a polysilicon film, a tungsten film or a metal silicide layer 38 in order to simultaneously secure base film adhesion and conductivity.

한편, 셀영역은 스트링 구조로 게이트가 촘촘히 형성되어 있고, 셀영역을 제외한 주변회로영역은 정상적인 게이트 구조를 갖고, 게이트간의 거리를 유지한다.On the other hand, the cell region has a string-like gate, and the peripheral circuit region except the cell region has a normal gate structure and maintains the distance between the gates.

이들 게이트 패턴의 스택 구조는 다른 가공 없이 연속적인 적층을 하고 일괄적으로 패터닝하는 방법으로 이루어지는 것은 아니며, 컨트롤 게이트(37)는 연속되어 워드라인을 형성하나, 플로팅 게이트(33)는 인근 스트링 사이에 분리되어 있다. The stack structure of these gate patterns is not a method of successive stacking and batch patterning without any other processing. The control gate 37 is continuous to form word lines, but the floating gate 33 is disposed between adjacent strings. It is separated.

이어서, 게이트 패턴을 포함하는 반도체 기판(31) 전면에 게이트 스페이서용 질화막을 증착하고, 스페이서 식각을 실시하여 게이트 패턴 측벽에 게이트 스페이서(40)를 형성한다. 이 때, 셀영역에서는 게이트 스페이서(40)가 게이트 패턴과 게이트 패턴의 사이를 매립하는 형태로 형성한다.Subsequently, the nitride film for the gate spacer is deposited on the entire surface of the semiconductor substrate 31 including the gate pattern, and the spacer is etched to form the gate spacer 40 on the sidewall of the gate pattern. At this time, in the cell region, the gate spacer 40 is formed to fill the gap between the gate pattern and the gate pattern.

한편, 셀영역은 게이트 패턴간 간격이 좁아 패턴 밀도가 높은 반면, 셀영역 이외의 주변회로영역 상에서는 게이트 패턴간의 간격이 넓어 패턴 밀도가 낮아 게이트 패턴 사이의 많은 공간이 존재한다.On the other hand, the cell region has a high pattern density because the gap between the gate patterns is small, whereas in the peripheral circuit region other than the cell region, the space between the gate patterns is wide and the pattern density is low, thus there is much space between the gate patterns.

계속해서, 게이트 스페이서(40)가 형성된 결과물 표면을 따라 연마정지막(Polishing Stop Layer, 41)을 증착한다. 연마정지막(41)은 콘택 식각정지막과 후속 CMP 정지막 및 게이트의 차지 트랩(Charge Trap)을 보호하는 역할을 하며, 질화막으로 형성한다.Subsequently, a polishing stop layer 41 is deposited along the resultant surface on which the gate spacer 40 is formed. The polishing stop film 41 serves to protect the contact etch stop film, the subsequent CMP stop film, and the charge trap of the gate, and is formed of a nitride film.

다음으로, 게이트 패턴이 형성된 반도체 기판(31)의 전면에 갭필 능력이 우수한 층간절연막(42)을 형성하는데, 게이트 패턴 높이보다 500∼1000Å 높게 형성한다. Next, an interlayer insulating film 42 having excellent gap fill capability is formed on the entire surface of the semiconductor substrate 31 on which the gate pattern is formed.

층간절연막(42)은 셀영역의 밀집된 게이트 패턴들로 인하여 셀영역과 주변회로영역의 경계부분에 단차가 발생하며, 층간절연막(42) 물질로는 HDP(High Density Plasma)막 또는 USG(Undoped Silicon Glass)막을 사용한다.The interlayer insulating layer 42 has a step difference in the boundary between the cell region and the peripheral circuit region due to the dense gate patterns of the cell region, and the interlayer insulating layer 42 is made of a high density plasma (HDP) film or an undoped silicon (USG). Glass) is used.

도 2b에 도시된 바와 같이, 셀영역과 주변회로영역 간의 단차가 발생한 결과물 상에 실리콘부화산화막(Silicon Rich Oxide, 43)을 1000∼3000Å 두께로 형성한다. As shown in FIG. 2B, a silicon rich oxide layer 43 is formed to a thickness of 1000 to 3000 GPa on the resultant step between the cell region and the peripheral circuit region.

실리콘부화산화막(43)은 후속 셀영역 이외의 주변회로영역의 CMP 정지막으로 사용되며, 굴절 지수(Refractive Index)는 1.54∼1.74 의 범위 내에서 사용한다.The silicon-enriched oxide film 43 is used as a CMP stop film in the peripheral circuit region other than the subsequent cell region, and the refractive index is used within the range of 1.54 to 1.74.

도 2c에 도시된 바와 같이, 실리카 계열의 슬러리를 사용하여 셀영역의 실리콘부화산화막(43)을 완전히 제거한다. 이 때, 주변회로영역은 층간절연막(42)의 단 차에 의해 연마 속도가 많이 떨어지고, 패턴의 영향으로 일부 실리콘부화산화막(43a)이 잔류하게 된다. As shown in FIG. 2C, the silicon-rich oxide film 43 in the cell region is completely removed using a silica-based slurry. At this time, the peripheral circuit area is greatly reduced in polishing rate due to the step of the interlayer insulating film 42, and some silicon-enriched oxide film 43a remains under the influence of the pattern.

셀영역 상에 형성된 실리콘부화산화막(43)을 모두 제거한 후 셀영역과 주변회로영역 간의 층간절연막의 단차(도 2a와 비교)가 줄어듬을 알 수 있다.After removing all the silicon-enriched oxide film 43 formed on the cell region, it can be seen that the step (compared with FIG. 2A) of the interlayer insulating layer between the cell region and the peripheral circuit region is reduced.

도 2d에 도시된 바와 같이, 세리아 계열의 슬러리를 사용하여 층간절연막(42a)의 연마를 실시하는데, 층간절연막(일반산화막)만 존재하는 셀영역은 빠른 연마 속도를 보이는 반면, 주변회로영역에 잔류하는 실리콘부화산화막(43a)은 연마 속도가 현저히 떨어져 연마를 진행할수록 셀영역과 주변회로영역 간의 평탄화 정도가 강화된다.As shown in FIG. 2D, polishing of the interlayer insulating film 42a is performed using a ceria-based slurry. A cell region in which only an interlayer insulating film (general oxide film) is present shows a high polishing rate while remaining in the peripheral circuit region. As the polishing rate of the silicon-enriched oxide film 43a is significantly lowered, the degree of flattening between the cell region and the peripheral circuit region is enhanced as polishing is performed.

세리아 계열에서의 실리콘부화산화막의 연마 속도는 다음 표와 같다.Polishing rates of the silicon-rich oxide film in the ceria series are shown in the following table.

R.IR.I 40" 연마시 연마량(Å)Polishing amount when grinding 40 " 선택비Selectivity 일반산화막General oxide film 1.461.46 24002400 1One 실리콘부화산화막1Silicon Hatching Oxide 1 1.541.54 18001800 1.331.33 실리콘부화산화막2Silicon Hatching Oxide 2 1.561.56 10001000 2.42.4 실리콘부화산화막3Silicon Hatching Oxide 3 1.711.71 300300 8.08.0

표 1에서, 일반산화막은 층간절연막으로 HDP막 또는 USG막을 사용하고, 40초 동안 연마했을 때 2400Å 두께가 연마된다.In Table 1, the general oxide film is HDP film or USG film as the interlayer insulating film, and is polished at 2400Å when polished for 40 seconds.

실리콘부화산화막의 경우, 굴절 지수가 크고, 층간절연막과의 선택비가 커질수록 연마량이 작아진다. 따라서, 굴절 지수가 1.71 이상이 되면 연마량이 현저히 작아지기 때문에 연마가 거의 되지 않아서 사용할 수 없다.In the case of a silicon-rich oxide film, the refractive index is large, and the larger the selection ratio with the interlayer insulating film, the smaller the polishing amount. Therefore, when the index of refraction is 1.71 or more, the polishing amount is considerably small, so that polishing is hardly performed and cannot be used.

도 2e에 도시된 바와 같이, 연마정지막이 드러나는 타겟으로 연마를 실시하여 층간절연막의 단차 개선에 의해 연마정지막 손실 없이 평탄화 공정을 적용할 수 있다.As shown in FIG. 2E, the planarization process may be applied without polishing the loss of the polishing stop film by performing the polishing with the target on which the polishing stop film is exposed to improve the level difference between the interlayer insulating films.

상술한 바와 같이, 셀영역과 주변회로영역 상에 형성된 층간절연막의 단차를 보완하기 위해, 층간절연막 상에 실리콘부화산화막을 증착하고, 실리카 계열의 슬러리를 사용하여 1차 연마를 진행한여 셀영역 상의 실리콘부화산화막을 모두 제거하고, 세리아 계열의 슬러리를 이용하여 층간절연막 평탄화 공정을 진행하므로써, 산화막과 질화막의 연마 속도에 따른 연마정지막의 손실 없이 평탄화 공정을 진행할 수 있다. As described above, in order to compensate for the step difference between the interlayer insulating film formed on the cell region and the peripheral circuit region, a silicon-enriched oxide film is deposited on the interlayer insulating film and subjected to primary polishing using a silica-based slurry. By removing all of the silicon-enriched oxide film on the top and performing the interlayer insulating film planarization process using a ceria-based slurry, the planarization process can be performed without losing the polishing stop film due to the polishing rate of the oxide film and the nitride film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 세리아 슬러리의 선택비 및 CMP 공정의 최적화를 통하여 게이트 절연막의 평탄도를 증가시켜, 소자의 콘택 관련 전기적 특성을 개선할 수 있다. According to the present invention, the flatness of the gate insulating layer may be increased by optimizing the selectivity of the ceria slurry and the CMP process, thereby improving contact related electrical characteristics of the device.

또한, 본 발명은 게이트 상의 질화막 손실을 방지하므로써, 게이트 전극의 열화를 방지하여 소자의 동작 특성 향상에 의한 수율 증대 효과가 있다.In addition, the present invention prevents the loss of the nitride film on the gate, thereby preventing the deterioration of the gate electrode, thereby increasing the yield by improving the operating characteristics of the device.

Claims (7)

셀영역과 주변회로영역이 정의된 반도체 기판의 셀영역 상에 패턴간 간격이 작은 게이트 패턴을 형성하고, 주변회로영역 상에 패턴간 간격이 큰 게이트 패턴을 형성하는 단계;Forming a gate pattern having a small gap between patterns on a cell region of a semiconductor substrate in which a cell region and a peripheral circuit region are defined, and forming a gate pattern having a large gap between patterns on a peripheral circuit region; 상기 게이트 패턴의 프로파일을 따라 연마정지막을 형성하는 단계;Forming a polishing stop film along the profile of the gate pattern; 상기 연마정지막 상에 상기 게이트 패턴 사이를 매립하면서 산화막으로 이루어지는 제1절연막을 형성하는 단계;Forming a first insulating film made of an oxide film while filling the gate pattern on the polishing stop film; 상기 제1절연막 상에 실리콘부화산화막으로 이루어지는 제2절연막을 형성하는 단계;Forming a second insulating film made of a silicon-enriched oxide film on the first insulating film; 상기 셀영역의 상기 제1절연막이 드러날 때까지 상기 제2절연막을 평탄화시켜 상기 주변회로영역에 잔류시키는 단계; 및Planarizing the second insulating layer and remaining in the peripheral circuit region until the first insulating layer of the cell region is exposed; And 상기 연마정지막이 드러나는 타겟으로 세리아 슬러리를 이용하여 상기 제1 및 제2절연막을 연마하여 평탄화시키는 단계Polishing and planarizing the first and second insulating layers using a ceria slurry as a target to expose the polishing stop layer; 를 포함하는 플래쉬 메모리 제조 방법.Flash memory manufacturing method comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 제1절연막은 HDP막 또는 USG막을 사용하는 플래쉬 메모리 제조 방법.The first insulating film is a flash memory manufacturing method using an HDP film or USG film. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,The method of claim 2, 상기 제1절연막은 상기 게이트 패턴의 높이보다 500∼1000Å 더 높게 형성하는 플래쉬 메모리 제조 방법.And forming the first insulating layer 500 to 1000 kHz higher than the height of the gate pattern. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2절연막은 1.54∼1.74의 굴절 지수를 갖는 플래쉬 메모리 제조 방법.And the second insulating film has a refractive index of 1.54 to 1.74. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 1000∼3000Å의 두께로 형성하는 플래쉬 메모리 제조 방법.And the second insulating film is formed to a thickness of 1000 to 3000 GPa. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 셀영역의 상기 제1절연막이 드러날 때까지 상기 제2절연막을 평탄화시켜 상기 주변회로영역에 잔류시키는 단계는,Planarizing the second insulating layer and remaining in the peripheral circuit region until the first insulating layer of the cell region is exposed; 실리카 슬러리를 사용하는 플래쉬 메모리 제조 방법.Flash memory manufacturing method using silica slurry. 삭제delete
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