KR102347435B1 - 저-레이턴시 고-이득 슬라이서 - Google Patents

저-레이턴시 고-이득 슬라이서 Download PDF

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Abstract

일 실시예에 따른 저-레이턴시, 고-이득(LLHG) 슬라이서는: 차동 출력 포트에 결합되고, 트랙킹 단계 동안 차동 아날로그 입력 신호를 수신하고 차동 아날로그 입력 신호를 트랙킹하도록 구성된 입력 스테이지; 차동 출력 포트에 결합되고, 재생성 단계 동안 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 출력 스테이지; 및 차동 출력 포트에 결합되고, 트랙킹 단계 동안 제1 부하 임피던스를 제공하고 재생성 단계 동안 제2 부하 임피던스를 제공하도록 구성된 동조가능 저항기 - 제1 부하 임피던스는 제2 부하 임피던스 보다 낮음 - 를 포함한다.

Description

저-레이턴시 고-이득 슬라이서{LOW-LATENCY HIGH-GAIN SLICER}
본 발명은 전류-모드 논리 슬라이서에 관한 것이다.
아날로그 입력 신호들을 디지털 출력 비트들로 정량화하는 전류-모드 논리(CML) 슬라이서들이 수신기들(예를 들어, 직렬/역직렬(SerDes) 수신기들)에서 널리 채용되고 있다. CML 슬라이서는 동작의 2개의 단계들: 트랙킹 단계 - 이 단계 동안, CML 슬라이서는 클록 사이클의 제1 절반 동안 입력 신호(예를 들어, 아날로그 신호 파형)를 트랙킹함 -, 및 재생 단계 - 이 단계 동안, CML 슬라이서는 클록 사이클의 제2 절반 동안 아날로그 입력을 디지털 출력으로서 재생성함 -; 을 갖는다.
종래의 CML 슬라이서들에 요구되는 동작적 요구들은 종종 상충되는 요건들을 발생시킨다. 예를 들어, 낮은 트랙킹 레이턴시(즉, 높은 트랙킹 대역폭)가 채널 유도 심볼간 인터페이스(ISI)에 추가되는 회로-유도 ISI를 감소시키고, 더 낮은 트랙킹 레이턴시가 판정 피드백 등화(DFE)가 적용되는 타이밍 경로들을 폐쇄하는 역할을 하기 때문에, 낮은 트랙킹 레이턴시가 소망된다. 낮은 트랙킹 레이턴시를 달성하기 위해, 부하 저항기가 충분히 작을 필요가 있다. 다른 한편으로는, CML 슬라이서의 출력이 아날로그 신호 보다 잡음 및 다른 비이상성(non-ideality)에 더욱 내성이 있는 광-스윙(wide-swing) 디지털 신호일 수 있도록 높은 재생성 이득이 또한 소망된다. 높은 재생성 이득을 달성하기 위해, 부하 저항기가 충분히 클 필요가 있다. 따라서, 종래의 슬라이서 설계들에서 트랙킹 레이턴시와 재생성 이득 사이에 트레이드-오프가 존재한다.
종래의 솔루션들은 최소 트랙킹 레이턴시 요건을 충족시키기에 충분히 작고, 최소 재생성 이득 요건을 충족시키기에 충분히 큰 출력 저항을 선택함으로써 2개의 요건들 사이의 절충에 도달하려 시도한다. 그러나, 이것은 준-최적의 설계를 초래한다.
이러한 배경기술 섹션에 개시된 상기 정보는 단지 본 발명의 이해의 증진을 위한 것이며, 따라서, 본 기술분야의 통상의 기술자에게 이미 공지되어 있는 종래 기술을 형성하지 않는 정보를 포함할 수 있다.
본 기재의 실시예는 저-레이턴시, 고-이득 슬라이서를 제공하기 위한 것이다.
본 발명의 일 실시예는 저-레이턴시, 고-이득 공통-모드 논리 슬라이서(이하, LLHG 슬라이서)의 트랙킹 레이턴시와 재생성 이득을 디커플링하기 위해 동적으로 동조된 부하 임피던스를 활용하는 LLHG 슬라이서에 관한 것이다. 일 실시예에 따르면, 트랙킹 단계에서, 클록된 상보적 금속-산화물 반도체(CMOS) 디바이스가 LLHG 슬라이서의 부하 임피던스를 감소시키는 반면에, 재생성 단계에서, 활성 인덕터 디바이스가 부하 임피던스를 설정한다(예를 들어, 증가시킨다). 일 실시예에서, LLHG 슬라이서는 활성 인덕터 디바이스들을 바이어싱하기 위해 저전력 다이오드-연결 디바이스들을 활용하고, 이는 프로세스 변동(예를 들어, 트랜지스터 임계치 변동)을 자동으로 보상하고 절전을 발생시킨다.
본 발명의 일 실시예에 따르면, 저-레이턴시, 고-이득(LLHG) 슬라이서가 제공되고, LLHG 슬라이서는: 차동 출력 포트에 결합되고, 트랙킹 단계 동안 차동 아날로그 입력 신호를 수신하고 차동 아날로그 입력 신호를 트랙킹하도록 구성된 입력 스테이지; 차동 출력 포트에 결합되고, 재생성 단계 동안 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 출력 스테이지; 및 차동 출력 포트에 결합되고, 트랙킹 단계 동안 제1 부하 임피던스를 제공하고 재생성 단계 동안 제2 부하 임피던스를 제공하도록 구성된 동조가능 저항기 - 제1 부하 임피던스는 제2 부하 임피던스 보다 낮음 - 를 포함한다.
일 실시예에서, 트래깅 단계는 클록 사이클의 제1 절반에 대응하고, 재생성 단계는 클록 사이클의 제2 절반에 대응한다.
일 실시예에서, LLHG 슬라이서는 입력 및 출력 스테이지들에 결합되고, 트랙킹 단계 동안 입력 스테이지를 활성화하고 출력 스테이지를 비활성화하며, 재생성 단계 동안 입력 스테이지를 비활성화하고 출력 스테이지를 활성화하도록 구성된 모드 선택기를 더 포함한다.
일 실시예에서, 모드 선택기는 차동 클록 신호, 트랙킹 단계에 대응하는 차동 클록 신호의 클록 사이클의 제1 절반, 및 재생성 단계에 대응하는 차동 클록 신호의 클록 사이클의 제2 절반을 수신하도록 더 구성된다.
일 실시예에서, 동조가능 저항기는 차동 클록 신호를 수신하고, 트랙킹 단계 동안 제3 임피던스를 제공하고 재생성 단계 동안 제4 임피던스를 제공하도록 구성된 클록된 CMOS 저항기를 포함하고, 제3 임피던스는 제4 임피던스 보다 낮다.
일 실시예에서, 동조가능 저항기는 클록된 CMOS 저항기와 병렬로 연결되고 클록-독립 임피던스를 제공하도록 구성된 활성 인덕더를 더 포함한다.
일 실시예에서, 제1 부하 임피던스는 제3 임피던스 및 클록-독립 임피던스의 누적 저항이고, 제2 부하 임피던스는 제4 임피던스 및 클록-독립 임피던스의 누적 저항이다.
본 발명의 일 실시예에 따르면, 저-레이턴시, 고-이득(LLHG) 슬라이서가 제공되고, LLHG 슬라이서는: 차동 출력 포트에 결합되고, 활성화될 때 차동 아날로그 입력 신호를 수신하고 차동 아날로그 입력 신호를 트랙킹하도록 구성된 전류-모드 논리(CML) 차동 트랜지스터 쌍; 차동 출력 포트에 결합되고, 활성화될 때 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 교차-결합된 트랜지스터 쌍; 차동 클록 신호의 클록 사이클의 제1 절반 동안 차동 클록 신호를 수신하고, CML 차동 트랜지스터 쌍을 활성화하며, 교차-결합된 트랜지스터 쌍을 비활성화하고, 차동 클록 신호의 클록 사이클의 제2 절반 동안 CML 차동 트랜지스터 쌍을 비활성화하고 교차-결합된 트랜지스터 쌍을 활성화하도록 구성된 클록-인에이블 트랜지스터 쌍; 및 차동 출력 포트에 결합되고, 차동 클록 신호를 수신하고, 클록 사이클의 제1 절반 동안 제1 부하 임피던스를 제공하며, 클록 사이클의 제2 절반 동안 제2 부하 임피던스를 제공하도록 구성된 동조가능 저항기 - 제1 부하 임피던스는 제2 부하 임피던스 보다 낮음 -; 를 포함한다.
일 실시예에서, 차동 클록 신호는 제1 클록 신호 및 제2 클록 신호를 포함하고, 제1 및 제2 클록 신호들은 180도만큼 위상이 다르고, 클록 사이클의 제1 절반은 제1 및 제2 클록 신호들 중 하나가 논리적 하이 레벨에 있는 기간에 대응하고, 클록 사이클의 제2 절반은 제1 및 제2 클록 신호들 중 하나가 논리적 로우 레벨에 있는 후속 기간에 대응한다.
일 실시예에서, 동조가능 저항기는 클록된 CMOS 저항기를 포함하고, 클록된 CMOS 저항기는 제1 전압원과 차동 출력 포트 사이에 결합된 제1 및 제2 출력 트랜지스터들을 포함하고, 제1 및 제2 출력 트랜지스터들의 게이트 전극들은 제1 및 제2 클록 신호들 중 하나를 수신하며, 제1 및 제2 트랜지스터들은 클록 사이클의 제1 절반 동안 제3 임피던스를 제공하고, 클록 사이클의 제2 절반 동안 제4 임피던스를 제공하도록 구성되고, 제3 임피던스는 제4 임피던스 보다 낮다.
일 실시예에서, 제1 및 제2 출력 트랜지스터들은 PMOS 트랜지스터들을 포함하고, 제1 및 제2 클록 신호들 중 하나는 제1 클록 신호이다.
일 실시예에서, 제1 및 제2 출력 트랜지스터들은 NMOS 트랜지스터들을 포함하고, 제1 및 제2 클록 신호들 중 하나는 제2 클록 신호이다.
일 실시예에서, 클록된 CMOS 저항기는 제1 및 제2 출력 트랜지스터들 중 각각의 하나와 병렬로 연결된 제1 및 제2 출력 저항기들을 더 포함하고, 제1 및 제2 출력 저항기들은 설정 저항을 갖는다.
일 실시예에서, 동조가능 저항기는 제1 활성 인덕터를 포함하고, 제1 활성 인덕터는: 제1 전압원과 차동 출력 포트 사이에 결합된 활성 트랜지스터; 활성 트랜지스터의 제1 전극과 게이트 전극 사이에 결합된 다이오드-연결 트랜지스터; 및 활성 및 다이오드-연결 트랜지스터들에 결합된 전류원을 포함하고, 여기서, 다이오드-연결 트랜지스터 및 전류원은 제1 활성 인덕터가 클록 사이클의 제1 및 제2 절반 전반적으로 클록-독립 임피던스를 제공하도록 활성 상태에서 활성 트랜지스터를 유지하도록 구성된다.
일 실시예에서, 활성 상태는 활성 트랜지스터의 선형 영역 및 포화 영역의 에지에서의 동작의 모드에 대응한다.
일 실시예에서, 활성 및 다이오드-연결 트랜지스터들은 PMOS 트랜지스터들을 포함하고, CML 차동 트랜지스터 쌍 및 교차-결합된 트랜지스터 쌍은 NMOS 트랜지스터들을 포함한다.
일 실시예에서, 활성 및 다이오드-연결 트랜지스터들은 NMOS 트랜지스터들을 포함하고, CML 차동 트랜지스터 쌍 및 교차-결합된 트랜지스터 쌍은 PMOS 트랜지스터들을 포함한다.
일 실시예에서, 제1 활성 인덕터는 활성 트랜지스터와 직렬로 연결된 출력 저항기를 더 포함하고, 출력 저항기는 설정 저항을 갖는다.
일 실시예에서, 동조가능 저항기는 제2 활성 인덕터를 더 포함하고, 제2 활성 인덕터는 제1 활성 인덕터와 동일하다.
본 발명의 일 실시예에 따르면, 저-레이턴시, 고-이득 슬라이서가 제공되고, 저-레이턴시, 고-이득 슬라이서는: 차동 출력 포트에 결합되고, 활성화될 때 차동 아날로그 입력 신호를 수신하고 차동 아날로그 입력 신호를 트랙킹하도록 구성된 전류-모드 논리(CML) 차동 트랜지스터 쌍; 차동 출력 포트에 결합되고, 활성화될 때 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 교차-결합된 트랜지스터 쌍; 차동 클록 신호의 클록 사이클의 제1 절반 동안 차동 클록 신호를 수신하고, CML 차동 트랜지스터 쌍을 활성화하며, 교차-결합된 트랜지스터 쌍을 비활성화하고, 차동 클록 신호의 클록 사이클의 제2 절반 동안 CML 차동 트랜지스터 쌍을 비활성화하고 교차-결합된 트랜지스터 쌍을 활성화하도록 구성된 클록-인에이블 트랜지스터 쌍; 및 차동 출력 포트에 결합되고, 클록된 CMOS 저항기 및 제1 및 제2 활성 인덕터를 포함하는 동조가능 저항기 - 동조가능 저항기는 차동 클록 신호를 수신하고, 클록 사이클의 제1 절반 동안 제1 부하 임피던스를 제공하며, 클록 사이클의 제2 절반 동안 제2 부하 임피던스를 제공하도록 구성되고, 제1 부하 임피던스는 제2 부하 임피던스 보다 낮음 -; 를 포함하고, 클록된 CMOS 저항기는 제1 전압원과 차동 출력 포트 사이에 결합된 제1 및 제2 출력 트랜지스터들을 포함하고, 제1 및 제2 출력 트랜지스터들의 게이트 전극들은 차동 클록 신호를 수신하고, 제1 및 제2 트랜지스터들은 클록 사이클의 제1 절반 동안 제3 임피던스를 제공하고 클록 사이클의 제2 절반 동안 제4 임피던스를 제공하도록 구성되고, 제1 활성 인덕터들 각각: 제1 전압원과 차동 출력 포트 사이에 결합된 활성 트랜지스터; 다이오드-연결 트랜지스터; 및 전류원을 포함하고, 다이오드-연결 트랜지스터 및 전류원은 제1 활성 인덕터가 클록 사이클의 제1 및 제2 절반 전반적으로 클록-독립 임피던스를 제공하도록 활성 상태에서 활성 트랜지스터를 유지하도록 구성되며, 제1 부하 임피던스는 제3 임피던스와 클록-독립 임피던스의 누적 저항이고, 제2 부하 임피던스는 제4 임피던스와 클록-독립 임피던스의 누적 저항이다.
본 기재의 실시예에 따르면, 저-레이턴시, 고-이득 슬라이서가 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 저-레이턴시, 고-이득(LLHG) 슬라이서의 개략도이다.
도 1b는 본 발명의 일 실시예에 따른, LLHG 슬라이서의 트랙킹 및 재생성 단계들 사이의 관계, 및 LLHG 슬라이서에 입력된 차동 클록 신호들의 파형들을 예시한다.
도 2a는 본 발명의 일 실시예에 따른 트랙킹 모드에서 LLHG 슬라이서의 동작을 예시한다.
도 2b는 본 발명의 일 실시예에 따른 재생성 모드에서 LLHG 슬라이서의 동작을 예시한다.
도 3a는 본 발명의 일 실시예에 따른 병렬-연결 고정 저항기들을 활용하는 동조가능 저항기를 예시한다.
도 3b는 본 발명의 일부 다른 예시적인 실시예들에 따른 직렬-연결 고정 저항기들을 활용하는 동조가능 저항기를 예시한다.
본 발명의 예시적인 실시예들을 예시하는 첨부한 도면들은 본 발명의 충분한 이해, 본 발명의 이점들, 및 본 발명의 구현에 의해 달성되는 목적들을 제공하기 위해 참조된다. 그러나, 본 발명은 다수의 상이한 형태들로 실시될 수 있고, 여기에 설명된 예시적인 실시예들에 제한되는 것으로서 해석되어서는 안되고; 오히려, 이들 예시적인 실시예들은 본 개시물이 완전하고 완벽하고, 본 발명의 개념을 본 기술분야의 통상의 기술자에게 충분히 전달하도록 제공된다.
이하, 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명이 상세히 설명될 것이다. 도면들에서, 동일한 참조 부호들이 동일한 특징부들 및 컴포넌트들을 언급하기 위해 도면들 전반적으로 사용된다.
본 발명의 실시예들의 양태들은 부하 임피던스(예를 들어, 부하 저항)를 동적으로 동조시킴으로써 재생성 이득으로부터 트랙킹 레이턴시를 디커플링하는 저-레이턴시, 고-이득 슬라이서에 관한 것이다. 일 실시예에 따르면, 부하 임피던스는 트랙킹 단계 동안 상대적으로 낮은 출력 임피던스에 동조되고, 재생성 단계 동안 상대적으로 높은 출력 임피던스에 동조된다. 클록된 CMOS 디바이스들이 트랙킹 단계 동안 우세한 부하 저항기들로서 활용되어, 트랙킹을 가속화하고 레이턴시를 최소화한다. 낮은 주파수들에서 상대적으로 낮은 임피던스 및 높은 주파수들에서 상대적으로 높은 임피던스를 나타내는 (트랜지스터들과 같은 활성 디바이스들을 포함하는) 활성 인덕터 디바이스들이 재생성 단계 동안 우세한 부하 임피던스로서 채용되어, 에지를 첨예화하고 재생성 이득을 상승시킨다. 또한, 다이오드 연결 CMOS 디바이스들이 작은(예를 들어, 최소) DC 전류를 요구하고 디바이스의 변동들을 자동으로 보상하는 활성 인덕터 디바이스들을 바이어싱하기 위해 채용된다.
도 1a는 본 발명의 일 실시예에 따른 저-레이턴시, 고-이득(LLHG) 슬라이서(100)의 개략도이다. 도 1b는 본 발명의 일 실시예에 따른, LLHG 슬라이서(100)의 트랙킹 및 재생성 단계들 사이의 관계, 및 LLHG 슬라이서(100)에 입력된 차동 클록 신호들(또는 클록 신호들)(CKP 및 CKN)의 파형들을 예시한다.
도 1a 및 도 1b를 참조하면, LLHG 슬라이서(100)는 아날로그 입력 파형을 나타내는 차동 입력 신호들(INN 및 INP)(차동 아날로그 입력 신호로 또한 통칭함), 및 LLHG 슬라이서(100)의 동작 모드를 제어하기 위해 사용되는 차동 클록 신호들(CKP 및 CKN)을 수신하고, 디지털 비트들의 형태(예를 들어, 비트 스트림)이고 차동 아날로그 입력 신호들(INN 및 INP)에 대응하는 차동 출력 신호들(ON 및 OP)을 출력한다. 일부 예들에서, 차동 클록 신호들(CKP 및 CKN)은 서로 논리적으로 역일 수 있다(예를 들어, 180도만큼 위상이 다를 수 있다). 예를 들어, 제1 클록 신호(CKP)가 논리 하이 레벨에 있을 때, 제2 클록 신호(CKN)는 논리 로우 레벨에 있다. 논리 하이 및 논리 로우 레벨들의 전압 레벨들은 LLHG 슬라이서(100)의 트랜지스터들을 제조하기 위해 사용된 프로세스 기술에 의해 결정될 수 있다.
차동 입력 신호들(INN 및 INP)은 전류-모드 논리(CML) 차동 트랜지스터 쌍(입력 스테이지라 또한 칭함)을 구성하는 제1 및 제2 입력 트랜지스터들(MIN 및 MIP)의 각각의 게이트 전극들에 인가된다. 일 실시예에서, 제1 및 제2 입력 트랜지스터들(MIN 및 MIP)은, 함께 결합되고 그들의 각각의 소스 전극들에서 제1 클록-인에이블 트랜지스터(MCKP)에 결합되는 네거티브-채널 금속-산화물(NMOS) 트랜지스터들이다.
제1 및 제2 입력 트랜지스터들(MIN 및 MIP)(예를 들어, 그들의 각각의 드레인 전극들)은 (차동 출력 포트로서 통칭될 수 있는) 출력 노드들(N1 및 N2)에서, 클록된 상보적 금속-산화물 반도체(CMOS) 저항기(104)를 포함하는 동조가능 저항기(102)에 결합될 수 있다. 활성화될 때, (동조가능 저항기(102)와 함께) 제1 및 제2 입력 트랜지스터들(MIN 및 MIP)은 차동 아날로그 입력 신호들(INN 및 INP)을 트랙킹한다. 클록된 CMOS 저항기(104)는 제1 및 제2 출력 트랜지스터들(MON 및 MOP)을 포함한다. 일 실시예에서, 제1 및 제2 출력 트랜지스터들(MON 및 MOP)은 그들의 각각의 드레인 전극들에서 제1 전압원(VD)에 결합되고, 제2 클록 신호(CKN)에 의해 그들의 각각의 게이트 전극들에서 구동되는 포지티브-채널 금속-산화물(PMOS) 트랜지스터들이다. 활성화되고/완전히 온 될 때(예를 들어, 제2 클록 신호(CKN)가 논리 로우 레벨에 있을 때), 제1 및 제2 출력 트랜지스터들(MON 및 MOP) 각각은 선형 영역에서 동작할 수 있고 낮은 저항을 나타낼 수 있다(제공할 수 있다). 다른 한편으로, 비활성화되고/완전히 오프될 때(예를 들어, 제2 클록 신호(CKN)가 논리 하이 레벨에 있을 때), 제1 및 제2 출력 트랜지스터들(MON 및 MOP) 각각은 서브-임계 영역(예를 들어, 깊은 서브-임계 영역)에서 동작할 수 있고 상대적으로 높은 저항을 나타낼 수 있다(제공할 수 있다). 제1 전압원(VD)은 논리 하이 레벨에 대응하는 전압에 있거나 그 전압 보다 큰 전압을 공급할 수 있다. 제1 전압원(VD)의 값 및 범위는 사용된 프로세스 기술에 의존할 수 있다. 예를 들어, 제1 전압원(VD)은 180nm 프로세스에 대해 약 1.8V일 수 있고, 65nm 프로세스에 대해 약 1.2V일 수 있다.
(출력 스테이지라 또한 칭하는) 교차-결합된 트랜지스터 쌍을 구성하는 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP)은 활성화될 때 포지티브 피드백을 제공하고 (동조가능 저항기(102)와 함께) 차동 아날로그 입력 신호들(INN 및 INP)에 대응하는 디지털 출력 비트들을 생성한다. 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP)은 출력 노드들(N1 및 N2)에서 동조가능 저항기(102)(예를 들어, 클록된 CMOS 저항기(104))에 결합될 수 있다. 일 실시예에서, 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP)은 함께 결합되고, 그들의 각각의 소스 전극들에서 제2 클록-인에이블 트랜지스터(MCKN)에 결합되는 NMOS 트랜지스터들일 수 있다.
도 1a 및 도 1b를 참조하면, 차동 클록 신호들(CKP 및 CKN)은 (클록-인에이블 트랜지스터 쌍 또는 모드 선택기로 통칭하는) 제1 및 제2 클록-인에이블 트랜지스터들(MCKP 및 MCKN)의 각각의 게이트 전극들에 인가되고, 이는 차동 클록 신호들(CKP 및 CKN)의 논리 레벨들에 기초하여 제1 및 제2 입력 트랜지스터들(MIN 및 MIP) 및 클록된 CMOS 저항기(104)(예를 들어, 제1 및 제2 출력 트랜지스터들(MON 및 MOP) 또는 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP)을 (바이어싱함으로써) 활성화하고/턴 온한다. 예를 들어, 클록 사이클의 제1 절반(즉, 트랙킹 단계(TM))에서, 제1 클록 신호(CKP)가 논리 하이 레벨에 있고 제2 클록 신호(CKN)가 논리 로우 레벨에 있을 때, 제1 및 제2 입력 트랜지스터들(MIN 및 MIP) 및 제1 및 제2 출력 트랜지스터들(MON 및 MOP)은 활성화되고/턴 온되는 반면에, 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP)은 비활성화되고/턴 오프될 수 있다. 또한, 클록 사이클의 제2 절반(즉, 재생성 단계(RM))에서, 제1 클록 신호(CKP)가 논리 로우 레벨에 있고 제2 클록 신호(CKN)가 논리 하이 레벨에 있을 때, 제1 및 제2 입력 트랜지스터들(MIN 및 MIP) 및 제1 및 제2 출력 트랜지스터들(MON 및 MOP)은 비활성화되고/턴 오프되는 반면에, 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP)은 활성화되고/턴 온된다.
그 결과, 트랙킹 단계(TM)에서, 동조가능 저항기(102)에 의해 나타난(예를 들어, 제공된) 출력 임피던스(예를 들어, 출력 저항)는 상대적으로 낮고, 따라서, 출력 저항 및 출력 커패시터들에 의해 결정되는 슬라이서 트랙킹 레이턴시는 일정한 부하 저항을 사용하는 종래의 슬라이서에 비하여 낮다. 추가로, 재생성 단계(RM)에서, 동조가능 저항기(102)에 의해 나타난(예를 들어, 제공된) 출력 임피던스(예를 들어, 출력 저항)는 상대적으로 높고, 따라서, 출력 임피던스에 실질적으로 비례하는 재생성 이득(및 출력 스윙)은 종래의 슬라이서에 비하여 높다.
본 발명의 일 실시예에 따르면, 동조가능 저항기(102)는 출력 노드들(N1 및 N2)에 결합되고 클록된 CMOS 저항기(104)와 병렬로 연결된 제1 및 제2 활성 인덕터들(106 및 108)을 더 포함하고, 제1 및 제2 활성 인덕터들(106 및 108)은 그들의 활성 인덕터 본질로 인해 LLHG 슬라이서(100)가 재생성 단계(RM) 동안 더 빠른 스윙 슬로프를 달성하게 한다.
일 실시예에서, 제1 활성 인덕터(106)는 제1 전압원(VD)과 제1 출력 노드(N1) 사이에 결합된 제1 활성 트랜지스터(MA1)를 포함하고, 제1 활성 트랜지스터(MA1)는 활성화될 때(예를 들어, 온 상태에서) 높은 임피던스(예를 들어, 높은 저항 또는 낮은 트랜스컨덕턴스)를 제공한다. 제1 활성 트랜지스터(MA1)의 임피던스는 출력 트랜지스터들(MON 및 MOP)의 온-저항 보다 높을 수 있고(예를 들어, 실질적으로 높을 수 있고), 비활성/오프 상태에서 출력 트랜지스터들(MON 및 MOP)의 저항 보다 낮을 수 있다(예를 들어, 실질적으로 낮을 수 있다). 제1 활성 트랜지스터(MA1)는 제1 활성 트랜지스터(MA1)의 소스와 게이트 전극들 사이에 결합된 제1 전류원(ID1) 및 제1 다이오드-연결 트랜지스터(MD1)를 통해 바이어싱될 수 있다. 그 결과, 제1 활성 트랜지스터(MA1)의 게이트-소스 전압(VGS)과 임계 전압(VTH) 사이의 차이에 의해 결정되는 제1 활성 트랜지스터(MA1)의 임피던스(예를 들어, 트랜스컨덕턴스(gm))는 트랙킹 및 재생성 단계들 모두 동안 실질적으로 일정하게 유지되고, 제1 및 제2 클록 신호들(CKP 및 CLN)에 의해 제어되지 않는다(예를 들어, 영향을 받지 않는다). 일 실시예에서, 제1 및 제2 활성 트랜지스터들(MA1 및 MA2)은 (예를 들어, VGS가 VTH와 실질적으로 동일하도록) 선형 및 포화 영역들의 에지에서 바이어싱될 수 있다. 일 실시예에서, 제2 활성 인덕터(106)는 제2 활성 트랜지스터(MA2), 제2 다이오드-연결 트랜지스터(MD2), 및 제2 전류원(ID2)을 포함하고, 제1 활성 인덕터(106)와 구조 및 동작에서 동일하거나 실질적으로 동일하다.
제1 및 제2 활성 트랜지스터들(MA1 및 MA2)을 활성/온 상태(예를 들어, 선형 영역 및 포화 영역의 에지 근처)에서 유지하는 것에 부가하여, 제1 및 제2 다이오드-연결 트랜지스터들(MD1 및 MD2)이 제1 및 제2 활성 트랜지스터들(MA1 및 MA2)에서의 프로세스 변동들(예를 들어, 디바이스 임계 변동들)을 또한 자동으로 트랙킹하고 보상한다. 또한, 제1 및 제2 다이오드-연결 트랜지스터들(MD1 및 MD2)은 제1 및 제2 전류원들(ID1 및 ID2)로부터의 소량의(예를 들어, 최소의) 바이어싱 전류를 사용하고, 이는 동조가능 저항기(102)(및 그에 따라 LLHG 슬라이서(100))의 전체 전력 사용을 감소시킨다. 다이오드-연결 바이어싱 방식의 사용은 활성 인덕터들(106 및 108)의 임피던스에 대한 제1 및 제2 전류원들(ID1 및 ID2)의 바이어스 전류 변동의 영향을 또한 감소시킨다(예를 들어, 실질적으로 제거한다).
제1 및 제2 다이오드-연결 트랜지스터들(MD1 및 MD2) 및 제1 및 제2 활성 트랜지스터들(MA1 및 MA2)은 PMOS 트랜지스터들일 수 있다.
일부 예에서, 제1 및 제2 활성 인덕터들(106 및 108)은 제1 및 제2 활성 트랜지스터들(MA1 및 MA2)의 임피던스(예를 들어, 1/gm)와 동일하거나 실질적으로 동일한 저항을 갖는 고정(또는 설정 및 클록-독립) 저항기들로 대체될 수 있다. 그러나, 저항기들의 임피던스가 동작 주파수들에 걸쳐 실질적으로 일정하기 때문에, 재생성 단계(RM) 동안의 스윙 슬로프는 활성 인덕터들(106 및 108)을 포함하는 실시예들에 비하여 악영향을 받을 수 있다. 또한, 이렇게 하는 것은, 동조가능 저항기(102)가 활성 인덕터들(106 및 108)을 포함하는 실시예에 비하여, 동조가능 저항기(102)의 전력 사용 및 다이 면적을 증가시킬 수 있고 프로세스 변동들에 더욱 영향을 받기 쉽게 한다.
일 실시예에서, LLHG 슬라이서(100)는 회로를 바이어싱하기 위해 클록-인에이블 트랜지스터들(MCKN 및 MCKP)(예를 들어, 그들의 각각의 소스 전극들)에 결합된 바이어싱 전류원(Itail)을 활용한다. 바이어싱 전류원(Itail)은 CMOS 회로를 포함할 수 있고 그리고/또는 본 기술분야의 통상의 기술자에게 공지된 임의의 다른 적합한 회로를 포함할 수 있다.
일부 예들에서, 트랜지스터들의 하기의 쌍들의 2개의 구성 트랜지스터들: 제1 및 제2 입력 트랜지스터들(MIN 및 MIP), 제1 및 제2 출력 트랜지스터들(MON 및 MOP), 제1 및 제2 교차-결합된 트랜지스터들(MXN 및 MXP), 제1 및 제2 클록-인에이블 트랜지스터들(MCKN 및 MCKP), 제1 및 제2 다이오드-연결 트랜지스터들(MD1 및 MD2), 및 제1 및 제2 활성 트랜지스터들(MA1 및 MA2)은 동일하거나 실질적으로 동일하지만, 본 발명의 실시예들은 이에 제한되지 않는다.
본 기술분야의 통상의 기술자에 의해 이해되는 바와 같이, 도 1a에 의해 예시되는 예시적인 실시예는 NMOS 트랜지스터들을 PMOS 트랜지스터들로 대체하고, PMOS 트랜지스터들을 NMOS 트랜지스터들로 대체함으로써 변형될 수 있다. 이러한 경우에, 위에서 언급한 트랜지스터들의 게이트 전극들에 인가된 전압들/신호들의 극성이 반전될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 트랙킹 모드에서 LLHG 슬라이서(100-TM)의 동작을 예시한다. 도 2b는 본 발명의 일 실시예에 따른 재생성 모드에서 LLHG 슬라이서(100-RM)의 동작을 예시한다.
도 2a를 참조하면, 트랙킹 단계(TM)(즉, 클록 사이클의 제1 절반)에서, 제1 클록 신호(CKP)가 논리 하이 레벨에 있고 제2 클록 신호(CKN)가 논리 로우 레벨에 있을 때, 입력 트랜지스터들(MIN 및 MIP) 및 출력 트랜지스터들(MON 및 MOP)은 활성화되고/턴 온되고, 교차-결합된 트랜지스터들(MXN 및 MXP)은 비활성화되고/턴 오프된다. 이러한 단계 동안, 출력 트랜지스터들(MON 및 MOP)은 선형 영역에서 동작하고, 약 1/gds(여기서, gds는 출력 트랜지스터들(MON 및 MOP)의 트랜스컨덕턴스)의 결정 임피던스(예를 들어, 저항)을 나타내고(예를 들어, 제공하고), 이 결정 임피던스는 병렬 활성 트랜지스터들(MA1 및 MA2)의 임피던스 보다 낮다(예를 들어, 실질적으로 낮다). 따라서, LLHG 슬라이서(100)의 유효 부하 저항(이하, 제1 임피던스로 또한 칭함)이 낮다(예를 들어, 약 1/gds). 1/gds의 값은 LLHG 슬라이서(100)의 원하는 레이턴시에 의존할 수 있고, 일부 예들에서, 낮은 동작 주파수들에서 약 100옴 내지 수백 옴까지 일 수 있고, 높은 주파수들에서 수 킬로-옴일 수 있다.
LLHG 슬라이서(100)의 트랙킹 레이턴시가 유효 부하 저항 및 커패시턴스(즉, 유효 부하 임피던스)에 의해 결정되기 때문에, (예를 들어, 약 1/gds의) 낮은 부하 저항은 낮은 트랙킹 레이턴시 및 높은 출력 대역폭을 갖는 LLHG 슬라이서로 전환하고, 낮은 트랙킹 레이턴시 및 높은 출력 대역폭 양자는 트랙킹 단계(TM) 동안 바람직한 특징이다. 일부 예들에서, 1/gds는 비교 가능한 설계들의 부하 저항의 약 1/4일 수 있고, 이와 같이, 레이턴시는 이러한 비교 가능한 설계들에 대해 4배만큼 감소될 수 있다.
도 2b를 참조하면, 재생 단계(RM)(즉, 클록 사이클의 제2 절반)에서, 제1 클록 신호(CKP)가 논리 로우 레벨에 있고 제2 클록 신호(CKN)가 논리 하이 레벨에 있을 때, 입력 트랜지스터들(MIN 및 MIP) 및 출력 트랜지스터들(MON 및 MOP)은 비활성화되고/턴 오프되고, 교차-결합된 트랜지스터들(MXN 및 MXP)은 활성화되고/턴 온된다. 이러한 단계 동안, 출력 트랜지스터들(MON 및 MOP)은 서브-임계 영역(예를 들어, 깊은 서브-임계 영역)에서 동작하고, 병렬 활성 트랜지스터들(MA1 및 MA2)의 임피던스 보다 큰(예를 들어, 실질적으로 큰) 높은 임피던스를 나타낸다(예를 들어, 제공한다). 따라서, 출력 트랜지스터들(MON 및 MOP)의 저항은 더 이상 우세하지 않고, LLHG 슬라이서(100)의 유효 부하 임피던스(이하, 제2 임피던스로 또한 칭함)는 활성 트랜지스터들(MA1 및 MA2)의 임피던스(예를 들어, 트랜스컨덕턴스(gm))에 의해 실질적으로 결정된다.
재생 모드에서 LLHG 슬라이서(100)의 유효 DC 이득(예를 들어, 유효 DC 재생 이득)이 낮은 것으로 설정되는 활성 트랜지스터들(MA1 및 MA2)의 트랜스컨덕턴스에 의해 실질적으로 결정되기 때문에, LLHG 슬라이서(100)는 재생 단계(TM) 동안 바람직한 특징인 높은 유효 DC 이득을 나타낼 수 있다.
또한, 활성 인덕터들(106 및 108)이 나타내는(예를 들어, 제공하는) 인덕턴스는 LLHG 슬라이서(100)가 출력 노드들(N1 및 N2)에 대한 등가 커패시턴스의 영향을 부분적으로 또는 실질적으로 소거하거나, 보상하게 하여서, 고정 부하 저항기들을 활용하는 종래의 슬라이서에 비해 차동 출력 신호들(ON 및 OP)의 슬로프를 첨예화한다(즉, 더 빠른 스윙을 허용한다). 일부 예들에서, 높은 동작 주파수들에서의 임피던스는 낮은 동작 주파수들에서의 임피던스의 약 4배일 수 있고, 이것은 약 12dB의 피크를 발생시킬 수 있고 그에 따라 스윙 슬로프를 첨예화할 수 있다.
그에 따라, 동조가능 저항기(102)의 동적 부하 임피던스는 재생성 단계의 이득으로부터 트랙킹 단계의 지연을 효과적으로 디커플링한다.
상술한 바와 같이, 동조가능 저항기(102)는 동적으로 변화하는(예를 들어, 클록된) 부분(예를 들어, 클록된 CMOS 저항기(104)) 및 고정(예를 들어, 클록-독립) 부분(예를 들어, 활성 인덕터들(106 및 108))을 갖는 바이모달 부하 임피던스를 나타낸다. 도 1a, 도 1b, 도 2a, 및 도 2b에 도시되어 있는 바와 같이, LLHG 슬라이서(100)의 부하 임피던스는 트랙킹 및 재생성 모드들을 제어하는 동일한 클록 위상들에 의해 제어된다.
도 3a는 본 발명의 일 실시예에 따른 병렬-연결 고정 저항기들을 활용하는 동조가능 저항기(102-1)를 예시한다. 도 3b는 본 발명의 일부 다른 예시적인 실시예들에 따른 직렬-연결 고정 저항기들을 활용하는 동조가능 저항기(102-2)를 예시한다.
도 3a를 참조하면, 일 실시예에 따른 동조가능 저항기(102-1)는 출력 트랜지스터들(MON 및 MOP) 및 활성 트랜지스터들(MA1 및 MA2)과 병렬로 각각 연결된 제1 및 제2 출력 저항기들(R1 및 R2)을 더 포함한다. 제1 및 제2 출력 저항기들(R1 및 R2)은 고정(예를 들어, 설정 또는 클록 독립) 저항을 갖는다.
도 3b를 참조하면, 일부 다른 실시예들에 따른 동조가능 저항기(102-2)는 활성 트랜지스터들(MA1 및 MA2)과 직렬로 각각 연결된 제1 및 제2 출력 저항기들(R1 및 R2)을 더 포함한다. 즉, 제1 및 제2 출력 저항기들(R1 및 R2)은 제1 전압원(VD)과 출력 노드들(N1 및 N2) 중 각각의 하나 사이에 결합된다.
일부 예들에서, 직렬-연결 저항기들이, 도 3a 및 도 3b에 예시된 실시예들의 제1 및 제2 출력 저항기들(R1 및 R2) 대신에 또는 그에 부가하여 출력 트랜지스터들(MON 및 MOP)과 직렬로 연결될 수 있다.
병렬-연결(또는 직렬-연결) 출력 저항기들(R1 및 R2)(및 임의의 다른 추가의 고정 저항기들)이 동조가능 저항기들(102-1 및 102-2)의 동조가능 저항 범위를 변경하는(예를 들어, 시프트하는) 역할을 한다.
그에 따라, 상기 예시적인 실시예들을 통해 설명한 LLHG 슬라이서는 동적으로 동조된 출력 저항을 채용함으로써 재생성 이득으로부터 트랙킹 레이턴시를 디커플링한다. 따라서, LLHG 슬라이서는 저 레이턴시 및 고 이득 모두를 달성할 수 있다.
본 발명의 예시적인 실시예들에 다른 LLHG 슬라이서는 종래의 설계들의 부하 저항기들을 클록된 CMOS 디바이스들로 대체하고, 활성 인덕터들이 어떠한 저항기도 없이 CMOS 디바이스들에 의해 이루어지기 때문에, LLHG 슬라이서는 종래의 솔루션들에 비해, 작은(예를 들어, 최소) 양의 다이 면적을 점유할 수 있다. 또한, LLHG 슬라이서의 다이오드-연결 디바이스들은 활성 인덕터 디바이스들 내의 프로세스 변동들(예를 들어, 트랜지스터 임계 변동들 및/또는 바이어스 전류 변동들)을 자동으로 보상할 수 있다. 또한, 종래의 솔루션들과 비교하여, 다이오드-연결 디바이스들은 저전력이 공급되고, 활성 인덕터 디바이스들을 바이어싱하기 위해 전압 강하를 제공하는데 소량(예를 들어, 최소량)의 DC 전류만을 사용한다.
LLHG 슬라이서는 예를 들어, 고화질 멀티미디어 인터페이스(HDMI) 링크, 유니버셜 시리얼 버스(USB) 링크, 주변 컴포넌트 인터커넥트(PCI) 링크, 이더넷 링크 등과 같은 임의의 직렬 링크(예를 들어, 고속 직렬 링크)에서 활용될 수 있다. 그러나, 본 발명의 실시예들은 이에 제한되지 않는다.
본 발명을 본 발명의 예시적인 실시예들을 특히 참조하여 상세히 설명하였지만, 여기에 설명한 실시예들은 포괄적이거나 본 발명의 범주를 개시된 정확한 형태들에 제한하는 것으로 의도되지 않는다. 본 발명의 속하는 본 기술분야의 통상의 기술자는 어셈블리 및 동작의 설명한 구조들 및 방법들에서의 변경들 및 변화들이 아래의 청구항들 및 그것의 등가물들에 설명된 본 발명의 원리들, 사상, 및 범주를 의미 있게 벗어나지 않고 실시될 수 있다는 것을 이해할 것이다.
용어들 "제1", "제2", "제3" 등이 다양한 엘리먼트들, 컴포넌트들, 및/또는 섹션들을 설명하기 위해 여기에서 사용될 수 있지만, 이들 엘리먼트들, 컴포넌트들, 및/또는 섹션들이 이들 용어들에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이들 용어들은 하나의 엘리먼트, 컴포넌트, 또는 섹션을 다른 엘리먼트, 컴포넌트, 영역, 또는 섹션으로부터 구별하기 위해 사용된다. 따라서, 위에서 논의되는 제1 엘리먼트, 컴포넌트, 영역, 또는 섹션은 본 발명의 사상 및 범주를 벗어나지 않고, 제2 엘리먼트, 컴포넌트, 또는 섹션을 지칭할 수 있다.
엘리먼트가 2개의 엘리먼트 "사이"에 있는 것으로 언급될 때, 이것은 2개의 엘리먼트들 사이의 유일한 엘리먼트일 수 있거나, 하나 이상의 개재하는 엘리먼트들이 또한 존재할 수 있다는 것이 또한 이해될 것이다.
여기에 사용된 용어는 특정한 실시예들을 설명하기 위한 것이고, 본 발명을 제한하는 것으로 의도되지 않는다. 여기에서 사용되는 바와 같이, 단수 형태들은 문맥이 명확하게 다르게 나타내지 않으면, 복수의 형태들을 또한 포함하는 것으로 의도된다. 본 명세서에서 사용될 때, 용어들 "구비한다", "구비하는", "포함한다", 및/또는 "포함하는"이 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들을 배제하지 않는다는 것이 더 이해될 것이다. 여기에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 리스트된 아이템들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다. 또한, 본 발명의 실시예들을 설명할 때 "할 수 있다"의 사용은 "본 발명의 하나 이상의 실시예들"을 지칭한다. 또한, 용어 "예시적인"은 예 또는 예시를 지칭하는 것으로 의도된다.
엘리먼트 또는 컴포넌트가 다른 엘리먼트 또는 컴포넌트에 "연결되는" 또는 "결합되는" 것으로서 지칭될 때, 엘리먼트 또는 컴포넌트는 다른 엘리먼트 또는 컴포넌트에 직접적으로 연결되거나 결합될 수 있거나, 하나 이상의 개재하는 엘리먼트들 또는 컴포넌트들이 존재할 수 있다는 것이 이해될 것이다. 엘리먼트 또는 층이 다른 엘리먼트 또는 컴포넌트에 "직접적으로 연결되는" 또는 "직접적으로 결합되는" 것으로서 지칭될 때, 개재하는 엘리먼트들 또는 컴포넌트들이 존재하지 않는다.
여기에서 사용된 바와 같이, 용어들 "실질적으로", "약", 및 유사한 용어들은 정도의 용어들로서가 아니라 근사의 용어들로서 사용되며, 본 기술분야의 통상의 기술자가 인식하는 측정되거나 계산된 값들에서 고유의 변동들 설명하도록 의도된다.
여기에 사용된 바와 같이, 용어들 "사용한다", "사용하는", 및 "사용된"은 용어들 "활용한다", "활용하는", 및 "활용된" 각각과 동의어로 고려될 수 있다.

Claims (20)

  1. 차동 출력 포트에 결합되고, 트랙킹 단계 동안 차동 아날로그 입력 신호를 수신하고 상기 차동 아날로그 입력 신호를 트랙킹하도록 구성된 입력 스테이지,
    상기 차동 출력 포트에 결합되고, 재생성 단계 동안 상기 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 출력 스테이지, 그리고
    상기 차동 출력 포트에 결합되고, 상기 트랙킹 단계 동안 제1 부하 임피던스를 제공하고, 상기 재생성 단계 동안 제2 부하 임피던스를 제공하도록 구성된 동조가능 저항기 - 상기 제1 부하 임피던스는 상기 제2 부하 임피던스 보다 낮음 -
    를 포함하는, 저-레이턴시, 고-이득(LLHG) 슬라이서.
  2. 제1항에 있어서,
    상기 트랙킹 단계는 클록 사이클의 제1 절반에 대응하고, 상기 재생성 단계는 상기 클록 사이클의 제2 절반에 대응하는, 슬라이서.
  3. 제1항에 있어서,
    상기 입력 및 출력 스테이지들에 결합되고, 상기 트랙킹 단계 동안 상기 입력 스테이지를 활성화하고 상기 출력 스테이지를 비활성화하며, 상기 재생성 단계 동안 상기 입력 스테이지를 비활성화하고 상기 출력 스테이지를 활성화하도록 구성된 모드 선택기를 더 포함하는, 슬라이서.
  4. 제3항에 있어서,
    상기 모드 선택기는 차동 클록 신호, 상기 트랙킹 단계에 대응하는 상기 차동 클록 신호의 클록 사이클의 제1 절반, 그리고 상기 재생성 단계에 대응하는 상기 차동 클록 신호의 상기 클록 사이클의 제2 절반을 수신하도록 더 구성되는, 슬라이서.
  5. 제4항에 있어서,
    상기 동조가능 저항기는 상기 차동 클록 신호를 수신하고, 상기 트랙킹 단계 동안 제3 임피던스를 제공하고 상기 재생성 단계 동안 제4 임피던스를 제공하도록 구성된 클록된 CMOS 저항기를 포함하고, 상기 제3 임피던스는 제4 임피던스 보다 낮은, 슬라이서.
  6. 제5항에 있어서,
    상기 동조가능 저항기는 상기 클록된 CMOS 저항기와 병렬로 연결되고 클록-독립 임피던스를 제공하도록 구성된 활성 인덕더를 더 포함하는, 슬라이서.
  7. 제6항에 있어서,
    상기 제1 부하 임피던스는 상기 제3 임피던스 및 상기 클록-독립 임피던스의 누적 저항이고, 상기 제2 부하 임피던스는 상기 제4 임피던스 및 상기 클록-독립 임피던스의 누적 저항인, 슬라이서.
  8. 차동 출력 포트에 결합되고, 활성화될 때 차동 아날로그 입력 신호를 수신하고 상기 차동 아날로그 입력 신호를 트랙킹하도록 구성된 전류-모드 논리(CML) 차동 트랜지스터 쌍,
    상기 차동 출력 포트에 결합되고, 활성화될 때 상기 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 교차-결합된 트랜지스터 쌍,
    차동 클록 신호를 수신하고, 상기 차동 클록 신호의 클록 사이클의 제1 절반 동안 상기 CML 차동 트랜지스터 쌍을 활성화하고 상기 교차-결합된 트랜지스터 쌍을 비활성화하며, 상기 차동 클록 신호의 상기 클록 사이클의 제2 절반 동안 상기 CML 차동 트랜지스터 쌍을 비활성화하고 상기 교차-결합된 트랜지스터 쌍을 활성화하도록 구성된 클록-인에이블 트랜지스터 쌍, 그리고
    상기 차동 출력 포트에 결합되고, 상기 차동 클록 신호를 수신하고, 상기 클록 사이클의 상기 제1 절반 동안 제1 부하 임피던스를 제공하며, 상기 클록 사이클의 상기 제2 절반 동안 제2 부하 임피던스를 제공하도록 구성된 동조가능 저항기 - 상기 제1 부하 임피던스는 상기 제2 부하 임피던스 보다 낮음 -
    를 포함하는, 저-레이턴시, 고-이득(LLHG) 슬라이서.
  9. 제8항에 있어서,
    상기 차동 클록 신호는 제1 클록 신호 및 제2 클록 신호를 포함하고, 상기 제1 및 제2 클록 신호들은 180도 만큼 위상이 다르고,
    상기 클록 사이클의 상기 제1 절반은 상기 제1 및 제2 클록 신호들 중 하나가 논리 하이 레벨에 있는 기간에 대응하고, 상기 클록 사이클의 상기 제2 절반은 상기 제1 및 제2 클록 신호들 중 하나가 논리 로우 레벨에 있는 후속 기간에 대응하는,
    슬라이서.
  10. 제9항에 있어서,
    상기 동조가능 저항기는 클록된 CMOS 저항기를 포함하고, 상기 클록된 CMOS 저항기는 제1 전압원과 상기 차동 출력 포트 사이에 결합된 제1 및 제2 출력 트랜지스터들을 포함하고, 상기 제1 및 제2 출력 트랜지스터들의 게이트 전극들이 상기 제1 및 제2 클록 신호들 중 하나를 수신하고,
    상기 제1 및 제2 트랜지스터들은 상기 클록 사이클의 상기 제1 절반 동안 제3 임피던스를 제공하고 상기 클록 사이클의 상기 제2 절반 동안 제4 임피던스를 제공하도록 구성되고, 상기 제3 임피던스는 상기 제4 임피던스 보다 낮은,
    슬라이서.
  11. 제10항에 있어서,
    상기 제1 및 제2 출력 트랜지스터들은 PMOS 트랜지스터들을 포함하고, 상기 제1 및 제2 클록 신호들 중 하나는 상기 제1 클록 신호인, 슬라이서.
  12. 제10항에 있어서,
    상기 제1 및 제2 출력 트랜지스터들은 NMOS 트랜지스터들을 포함하고, 상기 제1 및 제2 클록 신호들 중 하나는 상기 제2 클록 신호인, 슬라이서.
  13. 제10항에 있어서,
    상기 클록된 CMOS 저항기는 상기 제1 및 제2 출력 트랜지스터들 중 각각의 하나와 병렬로 연결된 제1 및 제2 출력 저항기들을 더 포함하고, 상기 제1 및 제2 출력 저항기들은 설정 저항을 갖는, 슬라이서.
  14. 제8항에 있어서,
    상기 동조가능 저항기는 제1 활성 인덕터를 포함하고,
    상기 제1 활성 인덕터는,
    제1 전압원과 상기 차동 출력 포트 사이에 결합된 활성 트랜지스터,
    제1 전극과 상기 활성 트랜지스터의 게이트 전극 사이에 결합된 다이오드-연결 트랜지스터, 그리고
    상기 활성 및 다이오드-연결 트랜지스터들에 결합된 전류원
    을 포함하고,
    상기 다이오드-연결 트랜지스터 및 상기 전류원은, 상기 제1 활성 인덕터가 상기 클록 사이클의 상기 제1 및 제2 절반 전체에 걸쳐 클록-독립 임피던스를 제공하도록 상기 활성 트랜지스터를 활성 상태에서 유지하도록 구성되는,
    슬라이서.
  15. 제14항에 있어서,
    상기 활성 상태는 상기 활성 트랜지스터의 선형 영역 및 포화 영역의 에지에서의 동작의 모드에 대응하는, 슬라이서.
  16. 제14항에 있어서,
    상기 활성 및 다이오드-연결 트랜지스터들은 PMOS 트랜지스터들을 포함하며,
    상기 CML 차동 트랜지스터 쌍 및 상기 교차-결합된 트랜지스터 쌍은 NMOS 트랜지스터들을 포함하는, 슬라이서.
  17. 제14항에 있어서,
    상기 활성 및 다이오드-연결 트랜지스터들은 NMOS 트랜지스터들을 포함하며,
    상기 CML 차동 트랜지스터 쌍 및 상기 교차-결합된 트랜지스터 쌍은 PMOS 트랜지스터들을 포함하는,
    슬라이서.
  18. 제14항에 있어서,
    상기 제1 활성 인덕터는 상기 활성 트랜지스터와 직렬로 연결된 출력 저항기를 더 포함하고, 상기 출력 저항기는 설정 저항을 갖는, 슬라이서.
  19. 제14항에 있어서,
    상기 동조가능 저항기는 제2 활성 인덕터를 더 포함하고, 상기 제2 활성 인덕터는 상기 제1 활성 인덕터와 동일한 구조를 가지는, 슬라이서.
  20. 차동 출력 포트에 결합되고, 활성화될 때 차동 아날로그 입력 신호를 수신하고 상기 차동 아날로그 입력 신호를 트랙킹하도록 구성된 전류-모드 논리(CML) 차동 트랜지스터 쌍,
    상기 차동 출력 포트에 결합되고, 활성화될 때 상기 차동 아날로그 입력 신호에 대응하는 디지털 출력 비트들을 생성하도록 구성된 교차-결합된 트랜지스터 쌍,
    차동 클록 신호를 수신하고, 상기 차동 클록 신호의 클록 사이클의 제1 절반 동안 상기 CML 차동 트랜지스터 쌍을 활성화하고 상기 교차-결합된 트랜지스터 쌍을 비활성화하며, 상기 차동 클록 신호의 상기 클록 사이클의 제2 절반 동안 상기 CML 차동 트랜지스터 쌍을 비활성화하고 상기 교차-결합된 트랜지스터 쌍을 활성화하도록 구성된 클록-인에이블 트랜지스터 쌍, 그리고
    상기 차동 출력 포트에 결합되고, 클록된 CMOS 저항기 및 제1 및 제2 활성 인덕터들을 포함하는 동조가능 저항기 - 상기 동조가능 저항기는 상기 차동 클록 신호를 수신하고, 상기 클록 사이클의 상기 제1 절반 동안 제1 부하 임피던스를 제공하며, 상기 클록 사이클의 상기 제2 절반 동안 제2 부하 임피던스를 제공하도록 구성되고, 상기 제1 부하 임피던스는 상기 제2 부하 임피던스 보다 낮음 -;
    를 포함하고,
    상기 클록된 CMOS 저항기는 제1 전압원과 상기 차동 출력 포트 사이에 결합된 제1 및 제2 출력 트랜지스터들을 포함하고, 상기 제1 및 제2 출력 트랜지스터들의 게이트 전극들은 상기 차동 클록 신호들을 수신하고, 상기 제1 및 제2 트랜지스터들은 상기 클록 사이클의 상기 제1 절반 동안 제3 임피던스를 제공하고, 상기 클록 사이클의 상기 제2 절반 동안 제4 임피던스를 제공하도록 구성되고,
    상기 제1 활성 인덕터는,
    상기 제1 전압원과 상기 차동 출력 포트 사이에 결합된 활성 트랜지스터,
    다이오드-연결 트랜지스터, 그리고
    전류원
    을 포함하고,
    상기 다이오드-연결 트랜지스터 및 상기 전류원은, 상기 제1 활성 인덕터가 상기 클록 사이클의 상기 제1 및 제2 절반 전체에 걸쳐 클록-독립 임피던스를 제공하도록 상기 활성 트랜지스터를 활성 상태에서 유지하도록 구성되며,
    상기 제1 부하 임피던스는 상기 제3 임피던스 및 상기 클록-독립 임피던스의 누적 저항이고, 상기 제2 부하 임피던스는 상기 제4 임피던스 및 상기 클록-독립 임피던스의 누적 저항인,
    슬라이서.
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