KR102345062B1 - Semiconductor package and manufacturing method thereof - Google Patents

Semiconductor package and manufacturing method thereof Download PDF

Info

Publication number
KR102345062B1
KR102345062B1 KR1020190149759A KR20190149759A KR102345062B1 KR 102345062 B1 KR102345062 B1 KR 102345062B1 KR 1020190149759 A KR1020190149759 A KR 1020190149759A KR 20190149759 A KR20190149759 A KR 20190149759A KR 102345062 B1 KR102345062 B1 KR 102345062B1
Authority
KR
South Korea
Prior art keywords
resin material
material layer
chip device
exposed pad
semiconductor package
Prior art date
Application number
KR1020190149759A
Other languages
Korean (ko)
Other versions
KR20210062131A (en
Inventor
하광호
Original Assignee
(주)에이티세미콘
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)에이티세미콘 filed Critical (주)에이티세미콘
Priority to KR1020190149759A priority Critical patent/KR102345062B1/en
Publication of KR20210062131A publication Critical patent/KR20210062131A/en
Application granted granted Critical
Publication of KR102345062B1 publication Critical patent/KR102345062B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Abstract

상기 과제를 해결하기 위한 본 발명의 반도체 패키지는, 상면에 형성된 상부 컨택 부재를 포함하는 기판, 상기 기판의 상부에 위치하고, 상기 상부 컨택 부재와 전기적으로 연결되는 칩소자, 일부가 상기 칩소자의 상면을 덮고, 다른 일부가 상기 칩소자의 상면을 초과하여 연장되는 수지재층, 상기 수지재층의 상면에 결합되는 노출패드, 및 상기 기판의 상부에 형성되고, 상기 노출패드의 상면을 덮지 않아 노출시킨 상태로 상기 칩소자, 상기 수지재층 및 상기 노출패드의 적어도 일부를 덮는 몰딩부를 포함하는 반도체 패키지이다.A semiconductor package of the present invention for solving the above problems includes a substrate including an upper contact member formed on an upper surface, a chip device positioned on the substrate and electrically connected to the upper contact member, a portion of which is an upper surface of the chip device a resin material layer, the other part of which extends beyond the upper surface of the chip device, an exposed pad coupled to the upper surface of the resin material layer, and is formed on the substrate, and the upper surface of the exposed pad is not covered and exposed A semiconductor package including a molding part covering at least a portion of the chip device, the resin material layer, and the exposed pad.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and manufacturing method thereof}Semiconductor package and manufacturing method thereof

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 방열 성능이 향상된 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package having improved heat dissipation performance and a method of manufacturing the same.

최근의 전자 장치는 종래보다 소형화되면서도 높은 성능이 구현되고 있다. 이를 달성하기 위해 전자 장치에 탑재되는 반도체 패키지도 소형화됨과 동시에 높은 성능을 구현하는 것을 요구받고 있다.Recently, electronic devices are smaller than the related art and have high performance. In order to achieve this, a semiconductor package mounted on an electronic device is also required to be miniaturized and to realize high performance.

이를 위해서 반도체 칩소자의 소형화 시도와 함께, 종래의 반도체 패키지보다 반도체 패키지를 소형으로 설계하는 것이 함께 시도되고 있다. 그러나 이러한 과정에서 다양한 문제점이 발생할 수 있다.To this end, along with the attempt to miniaturize the semiconductor chip device, the design of the semiconductor package smaller than that of the conventional semiconductor package is attempted together. However, various problems may occur in this process.

대표적으로 발생할 수 있는 문제점은 발열의 문제이다. 반도체 패키지의 구성들이 보다 집적됨에 따라 반도체 칩소자에서 발생하는 열이 방열될 수 있는 면적이 감소하게 되고, 이에 따른 발열 문제가 발생할 수 있다. 또한, 칩소자가 보다 높은 성능의 연산을 수행하는 과정에서 많은 열이 발생할 수 있다.A typical problem that may occur is the problem of heat. As the components of the semiconductor package are more integrated, the area in which heat generated from the semiconductor chip device can be radiated decreases, and thus a heat problem may occur. In addition, a lot of heat may be generated while the chip device performs an operation with higher performance.

따라서 상술한 발열의 문제를 해결할 수 있는 반도체 패키지의 구조가 필요한 상황이다.Therefore, there is a need for a structure of a semiconductor package capable of solving the above-described problem of heat generation.

대한민국 등록특허 제10- 1459566호Republic of Korea Patent Registration No. 10- 1459566 대한민국 공개특허 제10-2014-0147528호Republic of Korea Patent Publication No. 10-2014-0147528

본 발명이 해결하려는 과제는, 칩소자에서 발생한 열을 효과적으로 외부로 배출할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다. An object of the present invention is to provide a semiconductor package capable of effectively discharging heat generated from a chip device to the outside, and a method for manufacturing the same.

본 발명이 해결하려는 다른 과제는, 소형화가 가능하면서 제조 방법이 간소한 반도체 패키지 및 그 제조 방법을 제공하는 것이다. Another object to be solved by the present invention is to provide a semiconductor package capable of miniaturization and a simple manufacturing method, and a manufacturing method thereof.

상기 과제를 해결하기 위한 본 발명의 반도체 패키지는, 상면에 형성된 상부 컨택 부재를 포함하는 기판, 상기 기판의 상부에 위치하고, 상기 상부 컨택 부재와 전기적으로 연결되는 칩소자, 일부가 상기 칩소자의 상면을 덮고, 다른 일부가 상기 칩소자의 상면을 초과하여 연장되는 수지재층, 상기 수지재층의 상면에 결합되는 노출패드, 및 상기 기판의 상부에 형성되고, 상기 노출패드의 상면을 덮지 않아 노출시킨 상태로 상기 칩소자, 상기 수지재층 및 상기 노출패드의 적어도 일부를 덮는 몰딩부를 포함하는 반도체 패키지이다.A semiconductor package of the present invention for solving the above problems includes a substrate including an upper contact member formed on an upper surface, a chip device positioned on the substrate and electrically connected to the upper contact member, a portion of which is an upper surface of the chip device a resin material layer, the other part of which extends beyond the upper surface of the chip device, an exposed pad coupled to the upper surface of the resin material layer, and is formed on the substrate, and the upper surface of the exposed pad is not covered and exposed A semiconductor package including a molding part covering at least a portion of the chip device, the resin material layer, and the exposed pad.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 칩소자와 상기 상부 컨택 부재는 도전성 와이어에 의해 전기적으로 연결되는 반도체 패키지일 수 있다.The semiconductor package according to an embodiment of the present invention may be a semiconductor package in which the chip device and the upper contact member are electrically connected by a conductive wire.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 도전성 와이어는 일부가 상기 칩소자의 상면보다 상부에 위치하고, 상기 도전성 와이어의 상기 일부는 상기 수지재층에 매립되어 위치하는 반도체 패키지일 수 있다.In the semiconductor package according to an embodiment of the present invention, a portion of the conductive wire may be located above an upper surface of the chip device, and the portion of the conductive wire may be embedded in the resin material layer.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 수지재층은 FOW(Film On Wire) 재질로 형성되는 반도체 패키지일 수 있다.In the semiconductor package according to an embodiment of the present invention, the resin layer may be a semiconductor package formed of a film on wire (FOW) material.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 칩소자와 상기 상부 컨택 부재는 솔더에 의해 전기적으로 연결되는 반도체 패키지일 수 있다.The semiconductor package according to an embodiment of the present invention may be a semiconductor package in which the chip device and the upper contact member are electrically connected by solder.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 수지재층의 상기 다른 일부와 상기 기판의 상면은 상기 몰딩부를 사이에 두고 이격된 상태로 대향되는 반도체 패키지일 수 있다.In the semiconductor package according to an embodiment of the present invention, the other part of the resin material layer and the upper surface of the substrate may be opposed to each other while being spaced apart from each other with the molding part interposed therebetween.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 칩소자와 상기 상부 컨택 부재는 도전성 와이어에 의해 전기적으로 연결되고, 상기 도전성 와이어의 적어도 일부는 상기 수지재층의 상기 다른 일부와 상기 기판의 상면 사이에 위치하고, 상기 몰딩부에 의해 봉지되는 반도체 패키지일 수 있다.In a semiconductor package according to an embodiment of the present invention, the chip device and the upper contact member are electrically connected by a conductive wire, and at least a portion of the conductive wire is between the other portion of the resin material layer and the upper surface of the substrate. It may be a semiconductor package located in and sealed by the molding part.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 노출패드의 하면은 상기 수지재층의 상면과 같은 크기로 형성되는 반도체 패키지일 수 있다.In the semiconductor package according to an embodiment of the present invention, the lower surface of the exposed pad may be a semiconductor package in which the same size as the upper surface of the resin material layer is formed.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 노출패드는 실리콘 또는 금속 재질로 형성되는 반도체 패키지일 수 있다.In the semiconductor package according to an embodiment of the present invention, the exposed pad may be a semiconductor package formed of a silicon or metal material.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 노출패드의 상면과 상기 몰딩부의 상면은 동일한 평면 상에 위치하는 반도체 패키지일 수 있다.The semiconductor package according to an embodiment of the present invention may be a semiconductor package in which the upper surface of the exposed pad and the upper surface of the molding part are located on the same plane.

본 발명의 일 실시예에 따른 반도체 패키지는, 상기 노출패드의 상면과 상기 몰딩부의 상면에는 연마흔이 형성되는 반도체 패키지일 수 있다.The semiconductor package according to an embodiment of the present invention may be a semiconductor package in which polishing marks are formed on the upper surface of the exposed pad and the upper surface of the molding part.

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 칩소자를 상기 상부 컨택 부재와 전기적으로 연결시키는 것은, 상기 칩소자의 컨택 단자와 상기 상부 컨택 부재를 도전성 와이어를 통해 전기적으로 연결하는 것을 포함하는 반도체 패키지의 제조 방법일 수 있다.In the method of manufacturing a semiconductor package according to an embodiment of the present invention, the electrically connecting the chip device to the upper contact member includes electrically connecting a contact terminal of the chip device and the upper contact member through a conductive wire. It may be a method of manufacturing a semiconductor package including

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 도전성 와이어는 일부가 상기 칩소자의 상면보다 상부에 위치하고, 상기 도전성 와이어의 상기 일부는 상기 수지재층에 매립되어 위치하는 반도체 패키지의 제조 방법일 수 있다.In the method of manufacturing a semiconductor package according to an embodiment of the present invention, a part of the conductive wire is positioned above an upper surface of the chip device, and the part of the conductive wire is embedded in the resin material layer. could be a way

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 수지재층은 FOW(Film On Wire) 재질로 형성되는 반도체 패키지의 제조 방법일 수 있다.The method of manufacturing a semiconductor package according to an embodiment of the present invention may be a method of manufacturing a semiconductor package in which the resin layer is formed of a film on wire (FOW) material.

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 커버층을 결합하는 것은, 상기 수지재층의 일부가 상기 칩소자의 상면을 덮고, 다른 일부가 상기 칩소자의 상면을 초과하여 연장되도록 결합되어 상기 수지재층의 다른 일부와 상기 기판의 상면은 서로 이격된 상태를 유지하는 것을 포함하고, 상기 몰딩부를 형성하는 것은, 상기 몰딩부를 상기 수지재층의 다른 일부와 상기 기판의 상면 사이에 형성하는 것을 포함하는 반도체 패키지의 제조 방법일 수 있다.In the method of manufacturing a semiconductor package according to an embodiment of the present invention, in the bonding of the cover layer, a part of the resin material layer covers the upper surface of the chip device, and the other part extends beyond the upper surface of the chip device. The other part of the resin material layer and the upper surface of the substrate are combined to maintain a spaced state from each other, and forming the molding part includes forming the molding part between the other part of the resin material layer and the upper surface of the substrate. It may be a method of manufacturing a semiconductor package including

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 커버층을 결합하는 것은, 상기 수지재층을 경화시키는 것을 포함하는 반도체 패키지의 제조 방법일 수 있다.In the method of manufacturing a semiconductor package according to an embodiment of the present invention, the bonding of the cover layer may include curing the resin material layer.

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 몰딩부를 형성하는 것은, 상기 몰딩부를 상기 노출패드의 상면을 덮도록 형성하는 것, 및 상기 몰딩부의 상부 일부를 제거하여 상기 노출패드의 상면을 노출시키는 것을 포함하는 반도체 패키지의 제조 방법일 수 있다.In the method of manufacturing a semiconductor package according to an embodiment of the present invention, the forming of the molding part includes forming the molding part to cover an upper surface of the exposed pad, and removing an upper part of the molding part to form the exposed pad. It may be a method of manufacturing a semiconductor package including exposing a top surface.

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 몰딩부의 상부 일부를 제거하면서 상기 노출패드의 일부도 함께 제거되는 반도체 패키지의 제조 방법일 수 있다.The method of manufacturing a semiconductor package according to an embodiment of the present invention may be a method of manufacturing a semiconductor package in which a part of the exposed pad is also removed while removing a part of the upper part of the molding part.

본 발명의 일 실시예에 따른 반도체 패키지는 칩소자에서 발생한 열을 효과적으로 외부로 배출할 수 있다는 장점이 있다.The semiconductor package according to an embodiment of the present invention has an advantage in that heat generated in the chip device can be effectively discharged to the outside.

또한, 본 발명의 일 실시예에 따른 반도체 패키지는 소형화가 가능하면서 제조 방법이 간소하다는 장점이 있다.In addition, the semiconductor package according to an embodiment of the present invention has the advantage that it can be miniaturized and the manufacturing method is simple.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 각 단계의 공정 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
4 to 8 are cross-sectional views of each step of the method of manufacturing a semiconductor package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명하는데 있어서, 해당 분야에 이미 공지된 기술 또는 구성에 대한 구체적인 설명을 부가하는 것이 본 발명의 요지를 불분명하게 할 수 있다고 판단되는 경우에는 상세한 설명에서 이를 일부 생략하도록 한다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 해당 분야의 관련된 사람 또는 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that adding a detailed description of a technique or configuration already known in the field may make the gist of the present invention unclear, some of it will be omitted from the detailed description. In addition, the terms used in this specification are terms used to properly express embodiments of the present invention, which may vary according to a person or custom in the relevant field. Accordingly, definitions of these terms should be made based on the content throughout this specification.

여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 '포함하는'의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.The terminology used herein is for the purpose of referring to specific embodiments only, and is not intended to limit the invention. As used herein, the singular forms also include the plural forms unless the phrases clearly indicate the opposite. As used herein, the meaning of 'comprising' specifies a particular characteristic, region, integer, step, operation, element and/or component, and other specific characteristic, region, integer, step, operation, element, component, and/or group. It does not exclude the existence or addition of

이하, 첨부된 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지에 대해서 설명하도록 한다.Hereinafter, a semiconductor package according to an embodiment of the present invention will be described with reference to FIGS. 1 to 4 .

본 발명의 반도체 패키지는 기판(100), 칩소자(200), 수지재층(310), 노출패드(320) 및 몰딩부(400)를 포함한다.The semiconductor package of the present invention includes a substrate 100 , a chip device 200 , a resin material layer 310 , an exposed pad 320 , and a molding unit 400 .

이하, 반도체 패키지의 각 구성에 대해서 상세하게 설명하도록 한다.Hereinafter, each configuration of the semiconductor package will be described in detail.

기판(100)은 회로기판(100)으로 형성된다. 기판(100)은 복수의 배선층이 절연층을 사이에 부고 적층된 형태의 인쇄회로기판(100)(PCB; Printed Circuit Board)일 수 있다.The substrate 100 is formed of a circuit board 100 . The substrate 100 may be a printed circuit board 100 (Printed Circuit Board) in which a plurality of wiring layers are stacked with an insulating layer interposed therebetween.

기판(100)의 상면 및 하면에는 배선층과 전기적으로 연결되는 컨택 부재가 형성된다. 컨택 부재는 기판(100)에 형성된 위치에 따라 상면에 형성된 상부 컨택 부재(110) 및 하면에 형성된 하부 컨택 부재(120)로 구분될 수 있다.Contact members electrically connected to the wiring layer are formed on the upper and lower surfaces of the substrate 100 . The contact member may be divided into an upper contact member 110 formed on an upper surface and a lower contact member 120 formed on a lower surface according to a position formed on the substrate 100 .

컨택 부재(110, 120)는 와이어, 솔더 등이 결합되는 단자의 형태로 형성될 수 있다. 컨택 부재(110, 120)는 금속 재질로 형성되어, 솔더볼, 와이어 등이 연결될 수 있다. 단자는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 재질로 형성될 수 있다.The contact members 110 and 120 may be formed in the form of terminals to which wires, solders, and the like are coupled. The contact members 110 and 120 are formed of a metal material, and solder balls, wires, and the like may be connected thereto. The terminal may be formed of at least one of tin (Sn), lead (Pb), nickel (Ni), gold (Au), silver (Ag), copper (Cu), or bismuth (Bi).

상부 컨택 부재(110)는 후술할 칩소자(200)와 전기적으로 연결되는 도전성 와이어(250)가 결합될 수 있다. 하부 컨택 부재(120)는 외부와 신호를 주고받을 수 있는 솔더(121)가 형성될 수 있다.The upper contact member 110 may be coupled to a conductive wire 250 electrically connected to a chip device 200 to be described later. The lower contact member 120 may be formed with a solder 121 capable of exchanging a signal with the outside.

칩소자(200)는 기판(100)의 상부에 위치할 수 있다. 칩소자(200)는 다양한 기능을 하는 반도체칩일 수 있다. 칩소자(200)는 기판(100)과 전기적으로 연결될 수 있다. 구체적으로 도 1에 도시된 것과 같이, 칩소자(200)는 기판(100)의 상부 컨택 부재(110)와 도전성 와이어(250)를 통해 전기적으로 연결될 수 있다. 그러나 칩소자(200)가 기판(100)의 상부 컨택 부재(110)와 연결되는 방식은 와이어 본딩 방식으로 한정되는 것은 아니다.The chip device 200 may be positioned on the substrate 100 . The chip device 200 may be a semiconductor chip having various functions. The chip device 200 may be electrically connected to the substrate 100 . Specifically, as shown in FIG. 1 , the chip device 200 may be electrically connected to the upper contact member 110 of the substrate 100 through a conductive wire 250 . However, a method in which the chip device 200 is connected to the upper contact member 110 of the substrate 100 is not limited to a wire bonding method.

칩소자(200)에서, 기판(100)의 상부 컨택 부재(110)와 전기적으로 연결되는 컨택 단자(210)는 칩소자(200)의 상면에 형성될 수 있다. 이러한 경우, 도전성 와이어(250)는 기판(100)의 상부 컨택 부재(110)에서 칩소자(200)의 컨택 단자(210)까지 연장될 수 있다. 이때, 도전성 와이어(250)의 일부는 칩소자(200)의 상면보다 상부에 위치하게 된다.In the chip device 200 , a contact terminal 210 electrically connected to the upper contact member 110 of the substrate 100 may be formed on an upper surface of the chip device 200 . In this case, the conductive wire 250 may extend from the upper contact member 110 of the substrate 100 to the contact terminal 210 of the chip device 200 . In this case, a portion of the conductive wire 250 is positioned above the upper surface of the chip device 200 .

칩소자(200)의 상부에는 수지재층(310)과 노출패드(320)가 위치할 수 있다. 여기서, 수지재층(310)과 노출패드(320)는 커버층(300)을 구성할 수 있다. 커버층(300)은 칩소자(200)에 결합되기 전에 먼저 수지재층(310)과 노출패드(320)가 결합된 상태로 준비되어 있다가, 이후에 일체로 칩소자(200)에 결합될 수 있다. 커버층(300)이 결합하는 방식에 대해서는 이후에서 더욱 상세하게 설명하도록 한다.A resin material layer 310 and an exposed pad 320 may be positioned on the chip device 200 . Here, the resin material layer 310 and the exposed pad 320 may constitute the cover layer 300 . The cover layer 300 is prepared in a state in which the resin material layer 310 and the exposed pad 320 are combined before being coupled to the chip device 200 , and then may be integrally coupled to the chip device 200 . have. The bonding method of the cover layer 300 will be described later in more detail.

수지재층(310)은 일부가 칩소자(200)의 상면을 덮고, 다른 일부가 칩소자(200)의 상면을 초과하여 연장되도록 형성된다. 구체적으로, 수지재층(310)은 칩소자(200)의 상면보다 넓게 형성되어, 칩소자(200)의 상면을 덮고도 남는 부분이 있는 형태일 수 있다. 더욱 구체적으로, 수지재층(310)은 중심 부분이 칩소자(200)의 상면을 덮고, 테두리 부분이 칩소자(200)의 상면을 초과하여 연장되도록 형성되는 것일 수 있다.The resin material layer 310 is formed such that a part covers the top surface of the chip device 200 , and the other part extends beyond the top surface of the chip device 200 . Specifically, the resin material layer 310 may be formed to be wider than the top surface of the chip device 200 , so that there is a portion that remains even after covering the top surface of the chip device 200 . More specifically, the resin material layer 310 may be formed such that the central portion covers the top surface of the chip device 200 , and the edge portion extends beyond the top surface of the chip device 200 .

수지재층(310)은 비전도성 재질로 형성될 수 있다. 수지재층(310)은 접착성이 있는 재질로 형성되어 칩소자(200)의 상면과 접착되어 결합될 수 있다.The resin material layer 310 may be formed of a non-conductive material. The resin material layer 310 may be formed of an adhesive material and may be bonded to the upper surface of the chip device 200 by adhesion.

수지재층(310)은 도전성 와이어(250)의 일부를 내부에 매립하는 형태로 형성될 수 있다. 구체적으로, 수지재층(310)은 도전성 와이어(250) 중 칩소자(200)의 상면보다 상부에 위치하는 부분을 내부에 매립하는 형태일 수 있다.The resin material layer 310 may be formed in such a way that a portion of the conductive wire 250 is buried therein. Specifically, the resin material layer 310 may have a form in which a portion of the conductive wire 250 positioned above the upper surface of the chip device 200 is buried therein.

수지재층(310)은 칩소자(200)에 결합되는 시점에는 점성이 있는 유동체와 같은 형태를 가질 수 있다. 따라서 수지재층(310)이 칩소자(200)의 상면에 결합되는 과정에서, 도전성 와이어(250) 중 칩소자(200)의 상면보다 상부에 위치하는 부분이 수지재층(310)의 내부로 삽입되어 매립될 수 있다. 그리고 이후에 수지재층(310)은 경화되는 과정을 거치게 될 수 있다.The resin material layer 310 may have a shape such as a viscous fluid at the time of being coupled to the chip device 200 . Therefore, in the process in which the resin material layer 310 is coupled to the upper surface of the chip element 200 , a portion of the conductive wire 250 positioned above the upper surface of the chip element 200 is inserted into the resin material layer 310 , can be buried. And thereafter, the resin material layer 310 may be subjected to a curing process.

이러한 수지재층(310)은 FOW(Film On Wire, Film Over Wire 또는 Flow Over Wire) 재질일 수 있다. 구체적으로, 수지재층(310)은 에폭시 수지재 및 열가소성 수지재를 포함할 수 있다. 더욱 구체적으로, 에폭시 수지재로서는 노볼락 에폭시, 비스페놀 에폭시 등이 사용될 수 있고, 열가소성 수지재로서는 열가소성 아크릴 고분자 수지 등이 사용될 수 있다.The resin material layer 310 may be made of a FOW (Film On Wire, Film Over Wire, or Flow Over Wire) material. Specifically, the resin material layer 310 may include an epoxy resin material and a thermoplastic resin material. More specifically, as the epoxy resin material, novolak epoxy, bisphenol epoxy, etc. may be used, and as the thermoplastic resin material, a thermoplastic acrylic polymer resin or the like may be used.

수지재층(310)은 전체적으로 기판(100)과 평행한 상태가 되는 것이 바람직하다. 따라서 수지재층(310) 중 칩소자(200)의 상면과 결합하지 않는 부분은 기판(100)의 상면과 몰딩부(400)를 사이에 두고 이격된 상태로 대향된다. 도전성 와이어(250)의 일부는 이러한 수지재층(310)과 기판(100) 사이에 위치할 수 있다.The resin material layer 310 is preferably in a state parallel to the substrate 100 as a whole. Accordingly, a portion of the resin material layer 310 that is not coupled to the upper surface of the chip device 200 faces the upper surface of the substrate 100 in a spaced apart state with the molding unit 400 interposed therebetween. A portion of the conductive wire 250 may be positioned between the resin material layer 310 and the substrate 100 .

노출패드(320)는 수지재층(310)의 상면에 결합된다. 노출패드(320)는 수지재층(310)과 같은 크기로 형성될 수 있다. 구체적으로, 노출패드(320)와 수지재층(310)은 결합된 이후에 절단되어 형성되는 것일 수 있다.The exposed pad 320 is coupled to the upper surface of the resin material layer 310 . The exposed pad 320 may be formed to have the same size as the resin material layer 310 . Specifically, the exposed pad 320 and the resin material layer 310 may be cut and formed after they are combined.

노출패드(320)는 실리콘 또는 금속 재질로 형성될 수 있다. 구체적으로, 노출패드(320)는 금속 재질인 경우 열전도도가 높은 구리(Cu) 등의 재질로 형성될 수 있다.The exposed pad 320 may be formed of silicon or a metal material. Specifically, when the exposed pad 320 is a metal material, it may be formed of a material such as copper (Cu) having high thermal conductivity.

노출패드(320)는 경성의 재질로 형성될 수 있다. 따라서 노출패드(320)의 하면에 결합되어 있는 수지재층(310)의 형태를 유지시킬 수 있다. 수지재층(310)의 경우, 결합되는 시점에는 경화되지 않은 상태이므로 노출패드(320)에 의해 형태로 유지되어야 평평한 상태를 유지할 수 있다.The exposed pad 320 may be formed of a hard material. Accordingly, the shape of the resin material layer 310 coupled to the lower surface of the exposed pad 320 can be maintained. In the case of the resin material layer 310, since it is in an uncured state at the time of bonding, it must be maintained in its shape by the exposed pad 320 to maintain a flat state.

노출패드(320)의 상면(321)은 몰딩부(400)에 의해 덮이지 않고 노출될 수 있다. 그리고 노출패드(320)의 상면(321)은 몰딩부(400)의 상면(401)과 동일한 평면 상에 위치할 수 있다. 그리고 노출패드(320)의 상면(321)에는 연마흔이 형성될 수 있다. 이러한 노출패드(320)의 특징에 대해서는 아래에서 더욱 상세하게 설명하도록 한다.The upper surface 321 of the exposed pad 320 may be exposed without being covered by the molding part 400 . In addition, the upper surface 321 of the exposed pad 320 may be positioned on the same plane as the upper surface 401 of the molding unit 400 . In addition, polishing marks may be formed on the upper surface 321 of the exposed pad 320 . The characteristics of the exposed pad 320 will be described in more detail below.

몰딩부(400)는 기판(100)의 상부에 형성되어, 칩소자(200), 수지재층(310) 및 노출패드(320)의 적어도 일부를 덮는 봉지재이다. 몰딩부(400)는 비전도성 재질로 형성된다. 몰딩부(400)는 예를 들어, EMC(Epoxy Molding Compound)와 같은 비전도성 수지재로 형성될 수 있다.The molding part 400 is an encapsulant formed on the substrate 100 and covering at least a portion of the chip device 200 , the resin material layer 310 , and the exposed pad 320 . The molding part 400 is formed of a non-conductive material. The molding part 400 may be formed of, for example, a non-conductive resin material such as EMC (Epoxy Molding Compound).

몰딩부(400)는 칩소자(200) 및 수지재층(310)을 봉지한다. 몰딩부(400)는 기판(100)의 상면과 수지재층(310) 사이의 이격된 공간에도 유입되어 형성된다. 이에 따라 상부 컨택 부재(110)와 칩소자(200)를 연결하는 도전성 와이어(250) 등도 함께 봉지할 수 있다.The molding unit 400 encapsulates the chip device 200 and the resin material layer 310 . The molding part 400 is formed by being introduced into a space spaced apart between the upper surface of the substrate 100 and the resin material layer 310 . Accordingly, the conductive wire 250 connecting the upper contact member 110 and the chip device 200 may be sealed together.

몰딩부(400)는 노출패드(320)의 일부를 봉지한다. 구체적으로, 몰딩부(400)는 노출패드(320)의 상면(321)은 덮지 않고 외부로 노출시킬 수 있다. 반면에, 몰딩부(400)는 노출패드(320)의 측면은 덮어서 봉지할 수 있다.The molding unit 400 encapsulates a portion of the exposed pad 320 . Specifically, the molding part 400 may expose the upper surface 321 of the exposed pad 320 to the outside without covering it. On the other hand, the molding unit 400 may be sealed by covering the side surface of the exposed pad 320 .

몰딩부(400)의 상면(401)과 노출패드(320)의 상면(321)은 동일한 평면 상에 위치할 수 있다. 그리고 몰딩부(400)의 상면(401)과 노출패드(320)의 상면(321) 사이의 경계 부분은 별도의 홈 등이 형성되지 않고 연속되도록 형성되는 것이 바람직하다.The upper surface 401 of the molding part 400 and the upper surface 321 of the exposed pad 320 may be located on the same plane. In addition, it is preferable that the boundary portion between the upper surface 401 of the molding part 400 and the upper surface 321 of the exposed pad 320 is continuously formed without a separate groove or the like.

상술한 것과 같이 몰딩부(400)의 상면(401)과 노출패드(320)의 상면(321)이 동일한 평면 상에 위치하게 하기 위한 제조 방법에 대해서는 아래에서 더욱 상세하게 설명하도록 한다.A manufacturing method for positioning the upper surface 401 of the molding part 400 and the upper surface 321 of the exposed pad 320 on the same plane as described above will be described in more detail below.

상술한 것과 같은 구성과 특징을 가지는 반도체 패키지는 칩소자(200)에서 발생하는 열을 효과적으로 외부로 배출할 수 있다는 장점이 있다. 칩소자(200)는 집적화되고, 보다 고성능의 연산을 수행함에 따라 단위 면적 당 더욱 많은 열이 발생할 수 있다. 칩소자(200)가 발생시킨 열은 칩소자(200)의 상면에 부착된 수지재층(310)과 노출패드(320)를 통해 외부로 발산될 수 있다. 특히, 상술한 것과 같이 노출패드(320)의 일부가 외부로 노출되어 있어 더욱 효과적으로 열이 발산될 수 있다.The semiconductor package having the above-described configuration and characteristics has an advantage in that heat generated in the chip device 200 can be effectively discharged to the outside. As the chip device 200 is integrated and a higher-performance operation is performed, more heat may be generated per unit area. The heat generated by the chip device 200 may be radiated to the outside through the resin material layer 310 and the exposed pad 320 attached to the upper surface of the chip device 200 . In particular, as described above, since a portion of the exposed pad 320 is exposed to the outside, heat may be more effectively dissipated.

이러한 방열 효과를 더욱 향상시키기 위해 수지재층(310)과 노출패드(320)는 열 전도성이 높은 재질로 형성될 수 있다. 수지재층(310)은 열전도도가 높은 수지재가 사용되는 것이 바람직하다. 그리고 노출패드(320)도 열전도도가 높은 실리콘 재질이나 금속 재질이 사용되는 것이 바람직하다.In order to further improve the heat dissipation effect, the resin material layer 310 and the exposed pad 320 may be formed of a material having high thermal conductivity. The resin material layer 310 is preferably made of a resin material having high thermal conductivity. Also, the exposed pad 320 is preferably made of a silicon material or a metal material having high thermal conductivity.

이하, 도 2를 참조하여 본 발명의 다른 일 실시예에 따른 반도체 패지에 대해서 설명하도록 한다.Hereinafter, a semiconductor package according to another embodiment of the present invention will be described with reference to FIG. 2 .

설명의 편의성을 위해 도 1을 참조하여 설명한 실시예와 다른 점을 중심으로 설명하도록 한다.For convenience of description, the description will be focused on points different from the embodiment described with reference to FIG. 1 .

도 2를 참조하면, 칩소자(200)는 기판(100)의 상부 컨택 부재(110)와 컨택 솔더(260)를 이용하여 전기적으로 연결될 수 있다. 이를 위해 칩소자(200)는 하면에 컨택 단자(210)가 형성되게 된다.Referring to FIG. 2 , the chip device 200 may be electrically connected to the upper contact member 110 of the substrate 100 using a contact solder 260 . To this end, the contact terminal 210 is formed on the lower surface of the chip device 200 .

이러한 경우, 수지재층(310)은 도전성 와이어(250)를 매립하는 형태가 아니게 된다. 따라서 수지재층(310)은 FOW 재질이 아닌 일반적인 에폭시 수지재 등이 사용될 수있다.In this case, the resin material layer 310 is not in the form of embedding the conductive wire 250 . Therefore, the resin material layer 310 may be made of a general epoxy resin material other than the FOW material.

그리고 몰딩부(400)는 컨택 솔더(260)를 봉지하는 형태가 될 수 있다. 몰딩부(400)는 칩소자(200)와 기판(100) 사이의 공간에 유입되어 컨택 솔더(260) 사이를 충진할 수 있다.In addition, the molding part 400 may be formed to encapsulate the contact solder 260 . The molding part 400 may be introduced into the space between the chip device 200 and the substrate 100 to fill the space between the contact solder 260 .

도 1 및 도 2를 참조하여 상술한 실시예들에서는 칩소자(200)가 도전성 와이어(250) 및 컨택 솔더(260)를 통해 기판(100)과 전기적으로 연결되는 것이 설명되어 있지만, 본 발명은 칩소자(200)와 기판(100)의 전기적인 연결 방식에 의해 한정되는 것은 아니다. 칩소자(200)와 기판(100)이 상술한 방식이 아닌 다른 방식으로 전기적으로 연결된다고 하더라도 본 발명의 범위에 속하는 것은 자명하다.In the embodiments described above with reference to FIGS. 1 and 2 , it has been described that the chip device 200 is electrically connected to the substrate 100 through the conductive wire 250 and the contact solder 260 , but the present invention It is not limited by the electrical connection method of the chip device 200 and the substrate 100 . Even if the chip device 200 and the substrate 100 are electrically connected to each other in a manner other than the above-described method, it is obvious that they fall within the scope of the present invention.

이하, 도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described with reference to FIGS. 3 to 8 .

본 실시예에 따른 반도체 패키지의 제조 방법은 도 1을 참조하여 설명한 반도체 패키지를 제조하는 제조 방법이다. 따라서 설명의 편의성을 위해 도 1을 참조하여 설명한 실시예에서 이미 설명된 내용 중 일부는 생략하도록 한다.The manufacturing method of the semiconductor package according to the present exemplary embodiment is the manufacturing method of manufacturing the semiconductor package described with reference to FIG. 1 . Therefore, for convenience of description, some of the content already described in the embodiment described with reference to FIG. 1 will be omitted.

도 3을 참조하면, 본 발명의 반도체 패키지의 제조 방법은 기판을 준비하는 것(S100), 칩소자를 기판에 실장하는 것(S200), 커버층을 준비하는 것(S300), 커버층을 결합하는 것(S400) 및 몰딩부를 형성하는 것(S500)을 포함한다.Referring to FIG. 3 , the method for manufacturing a semiconductor package of the present invention includes preparing a substrate (S100), mounting a chip device on the substrate (S200), preparing a cover layer (S300), and combining the cover layer It includes (S400) and forming a molding part (S500).

상술한 단계들은 특별한 언급이나 인과관계가 없다면 수행되는 순서가 나열된 순서에 한정되는 것은 아니다. 예를 들어, 커버층을 준비하는 것(S300)은 기판을 준비하는 것(S100)보다 먼저 수행되는 것도 가능하다.The above-described steps are not limited to the order in which the steps are performed unless there is a special mention or causal relationship. For example, preparing the cover layer ( S300 ) may be performed before preparing the substrate ( S100 ).

이하, 도 4 및 도 8을 참조하여 각각의 단계들에 대해서 상세하게 설명하도록 한다.Hereinafter, each step will be described in detail with reference to FIGS. 4 and 8 .

도 4를 참조하면, 기판을 준비하는 것(S100)은 상면에 상부 컨택 부재(110)가 형성된 기판(100)을 준비하는 것이다.Referring to FIG. 4 , preparing the substrate ( S100 ) is preparing the substrate 100 on which the upper contact member 110 is formed.

기판(100)은 도 4에 도시된 것과 같이 하나의 반도체 패키지를 이루는 형태로 준비될 수도 있나, 경우에 따라서 복수 개의 기판(100)이 어레이(Array) 형태로 배열되어 있는 형태로 준비될 수도 있다.The substrate 100 may be prepared in a form constituting one semiconductor package as shown in FIG. 4 , or in some cases, a plurality of substrates 100 may be prepared in an array form. .

도 5를 참조하면, 칩소자를 기판에 실장하는 것(S200)은 칩소자(200)를 기판(100)의 상부에 위치시키고, 칩소자(200)를 상부 컨택 부재(110)와 전기적으로 연결시키는 것이다.Referring to FIG. 5 , in mounting the chip device on the substrate ( S200 ), the chip device 200 is placed on the substrate 100 , and the chip device 200 is electrically connected to the upper contact member 110 . will make it

도 5를 참조하면 칩소자(200)는 기판(100)의 상면과 DAF(Die Attach Film) 등을 통해 결합될 수 있다. 그리고 칩소자(200)와 상부 컨택 부재(110)는 도전성 와이어(250)를 통해 전기적으로 연결될 수 있다.Referring to FIG. 5 , the chip device 200 may be coupled to the upper surface of the substrate 100 through a die attach film (DAF). In addition, the chip device 200 and the upper contact member 110 may be electrically connected through the conductive wire 250 .

본 실시예에서는, 칩소자(200)와 기판(100)이 도전성 와이어(250)를 통해 전기적으로 연결되는 것을 예를 들어 설명하지만, 본 발명은 이에 한정되는 것은 아니다. 당업자라면 본 발명에서 칩소자(200)와 기판(100)이 전기적으로 연결되는 것은 도 2에 도시된 것과 같은 컨택 솔더(260)를 통해 전기적으로 연결되는 것 등 다른 방식도 적용 가능하다는 것을 자명하게 알 수 있을 것이다.In this embodiment, the chip device 200 and the substrate 100 are electrically connected through the conductive wire 250 as an example, but the present invention is not limited thereto. Those skilled in the art will understand that in the present invention, other methods such as electrically connecting the chip device 200 and the substrate 100 are electrically connected through the contact solder 260 as shown in FIG. 2 are also applicable. you will know

도 6을 참조하여, 커버층을 준비하는 것(S300) 및 커버층을 결합하는 것(S400)에 대해서 설명하도록 한다.Referring to FIG. 6 , preparing the cover layer (S300) and combining the cover layer (S400) will be described.

커버층을 준비하는 것(S300)은 노출패드(320)와 수지재층(310)이 결합된 커버층(300)을 준비하는 것이다. 노출패드(320)의 하면에 수지재층(310)이 결합되어 있을 수 있다. 커버층(300)은 원판 크기의 노출패드(320)와 그 하면에 결합된 수지재층(310)이 준비되고, 이를 적절한 크기로 절단하여 준비될 수 있다.Preparing the cover layer ( S300 ) is to prepare the cover layer 300 in which the exposed pad 320 and the resin material layer 310 are combined. A resin material layer 310 may be coupled to the lower surface of the exposed pad 320 . The cover layer 300 may be prepared by preparing an exposed pad 320 having a disk size and a resin material layer 310 coupled to a lower surface thereof, and cutting it to an appropriate size.

노출패드(320)는 실리콘 또는 금속 재질로 형성될 수 있다. 구체적으로, 노출패드(320)는 금속 재질인 경우 열전도성이 높은 구리(Cu) 등의 재질로 형성될 수 있다. 그리고 수지재층(310)은 FOW(Film On Wire, Film Over Wire 또는 Flow Over Wire) 재질일 수 있다.The exposed pad 320 may be formed of silicon or a metal material. Specifically, in the case of a metal material, the exposed pad 320 may be formed of a material such as copper (Cu) having high thermal conductivity. And the resin material layer 310 may be a FOW (Film On Wire, Film Over Wire, or Flow Over Wire) material.

이 단계에서 준비된 커버층(300)에서 수지재층(310)은 경화되지 않은 상태일 수 있다. 구체적으로, 수지재층(310)은 점성이 있는 유동체와 같은 형태를 가질 수 있다.In the cover layer 300 prepared in this step, the resin material layer 310 may be in an uncured state. Specifically, the resin material layer 310 may have a shape such as a viscous fluid.

커버층을 결합하는 것(S400)은 준비된 커버층(300)의 수지재층(310)이 칩소자(200)의 상면을 덮도록 결합하는 것이다. 수지재층(310)이 칩소자(200)의 상면을 덮는 형태에 대해서는 상술한 설명으로 갈음하도록 한다.Combining the cover layer ( S400 ) is to combine the prepared resin material layer 310 of the cover layer 300 to cover the upper surface of the chip device 200 . The shape of the resin material layer 310 covering the upper surface of the chip device 200 will be replaced with the above description.

수지재층(310)은 칩소자(200)에 결합되는 시점에는 점성이 있는 유동체와 같은 형태를 가질 수 있다. 따라서 수지재층(310)이 칩소자(200)의 상면에 결합되는 과정에서, 도전성 와이어(250) 중 칩소자(200)의 상면보다 상부에 위치하는 부분이 수지재층(310)의 내부로 삽입되어 매립될 수 있다.The resin material layer 310 may have a shape such as a viscous fluid at the time of being coupled to the chip device 200 . Therefore, in the process in which the resin material layer 310 is coupled to the upper surface of the chip element 200 , a portion of the conductive wire 250 positioned above the upper surface of the chip element 200 is inserted into the resin material layer 310 , can be buried.

커버층을 결합하는 것(S400)은 수지재층(310)을 경화시키는 것을 포함할 수 있다. 수지재층(310)은 그 재질의 특성에 따라 열경화 또는 상온경화 등의 공정이 수행될 수 있다.Combining the cover layer ( S400 ) may include curing the resin material layer 310 . The resin material layer 310 may be subjected to a process such as thermal curing or room temperature curing according to the characteristics of the material.

도 7 및 도 8을 참조하여, 몰딩부를 형성하는 것(S500)에 대해서 설명하도록 한다.Referring to FIGS. 7 and 8 , forming the molding part ( S500 ) will be described.

몰딩부를 형성하는 것(S500)은 기판(100)의 상부에 형성되고, 노출패드(320)의 상면(321)을 덮지 않아 노출시킨 상태로 칩소자(200), 수지재층(310) 및 노출패드(320)의 적어도 일부를 덮는 몰딩부(400)를 형성하는 것이다.Forming the molding part (S500) is formed on the upper portion of the substrate 100, the chip device 200, the resin material layer 310 and the exposed pad in a state in which the upper surface 321 of the exposed pad 320 is not covered and exposed. The molding part 400 covering at least a portion of the 320 is formed.

구체적으로, 몰딩부를 형성하는 것(S500)은 몰딩부(400)를 노출패드(320)의 상면(321)을 덮도록 형성하는 것 및 몰딩부(400)의 상부 일부를 제거하여 노출패드(320)의 상면(321)을 노출시키는 것을 포함할 수있다.Specifically, forming the molding part ( S500 ) includes forming the molding part 400 to cover the upper surface 321 of the exposed pad 320 and removing an upper part of the molding part 400 to remove the exposed pad 320 . ) may include exposing the upper surface 321 of the

먼저, 도 7을 참조하여, 몰딩부(400)를 노출패드(320)의 상면(321)을 덮도록 형성하는 것에 대해서 설명하도록 한다.First, with reference to FIG. 7 , a description will be given of forming the molding part 400 to cover the upper surface 321 of the exposed pad 320 .

도 7을 참조하면, 몰딩부(400)는 칩소자(200), 수지재층(310) 및 노출패드(320)를 모두 덮어서 봉지하는 형태로 형성될 수 있다. 그리고 몰딩부(400)는 비전도성 재질로 형성된다. 몰딩부(400)는 예를 들어, EMC(Epoxy Molding Compound)와 같은 비전도성 수지재로 형성될 수 있다.Referring to FIG. 7 , the molding part 400 may be formed to cover and encapsulate the chip device 200 , the resin material layer 310 , and the exposed pad 320 . And the molding part 400 is formed of a non-conductive material. The molding part 400 may be formed of, for example, a non-conductive resin material such as EMC (Epoxy Molding Compound).

몰딩부(400)는 기판(100)의 상면과 수지재층(310) 사이의 이격된 공간에도 유입되어 형성된다. 이에 따라 상부 컨택 부재(110)와 칩소자(200)를 연결하는 도전성 와이어(250) 등도 함께 봉지할 수 있다.The molding part 400 is formed by being introduced into a space spaced apart between the upper surface of the substrate 100 and the resin material layer 310 . Accordingly, the conductive wire 250 connecting the upper contact member 110 and the chip device 200 may be sealed together.

도 8을 참조하여, 몰딩부(400)의 상부 일부를 제거하여 노출패드(320)의 상면(321)을 노출시키는 것에 대해서 설명하도록 한다.Referring to FIG. 8 , a description will be given of exposing the upper surface 321 of the exposed pad 320 by removing a portion of the upper portion of the molding unit 400 .

도 7과 같은 상태로 형성된 몰딩부(400)는 상부 일부가 제거될 수 있다. 제거되는 것은 연마 공정 등을 통해서 제거될 수 있다. 도 8에서는 몰딩부(400)의 상부 및 노출패드(320)의 상부의 상당한 두께가 한번에 제거되는 것과 같이 도시되어 있으나, 연마 공정에 의하면 도 8에 도시된 것보다는 더 얇은 두께의 상부층이 여러 번 반복적으로 제거될 수 있다.The upper part of the molding 400 formed in the state of FIG. 7 may be removed. What is removed may be removed through a polishing process or the like. In FIG. 8 , a considerable thickness of the upper part of the molding part 400 and the upper part of the exposed pad 320 are removed at once, but according to the polishing process, the upper layer having a thinner thickness than that shown in FIG. 8 is several times. can be repeatedly removed.

일정 두께의 몰딩부(400)의 상부가 제거되면 몰딩부(400)에 의해 덮여 있던 노출패드(320)의 상면(321)이 외부로 노출되기 시작한다. 노출패드(320)의 상면(321)이 외부로 노출되면 몰딩부(400)의 상부를 제거하는 공정이 중단될 수 있다.When the upper portion of the molding unit 400 having a predetermined thickness is removed, the upper surface 321 of the exposed pad 320 covered by the molding unit 400 starts to be exposed to the outside. When the upper surface 321 of the exposed pad 320 is exposed to the outside, the process of removing the upper portion of the molding unit 400 may be stopped.

그러나 경우에 따라 노출패드(320)의 상면(321)이 외부로 노출된 이후에도 몰딩부(400)의 상부를 제거하는 공정이 계속될 수 있다. 이때는 몰딩부(400)의 상부뿐만 아니라 노출패드(320)의 상부도 함께 제거되게 된다.However, in some cases, even after the upper surface 321 of the exposed pad 320 is exposed to the outside, the process of removing the upper portion of the molding unit 400 may be continued. In this case, not only the upper part of the molding part 400 but also the upper part of the exposed pad 320 are removed together.

이러한 과정에 의해 노출패드(320)의 상면(321)은 몰딩부(400)에 의해 덮이지 않고 외부로 노출되게 된다. 그리고 노출패드(320)의 상면(321)과 몰딩부(400)의 상면(401)을 동일한 평면 상에 위치하게 된다. 그리고 몰딩부(400)의 상면(401)과 노출패드(320)의 상면(321) 사이의 경계 부분은 별도의 홈 등이 형성되지 않고 연속되도록 형성될 수 있다.Through this process, the upper surface 321 of the exposed pad 320 is exposed to the outside without being covered by the molding part 400 . In addition, the upper surface 321 of the exposed pad 320 and the upper surface 401 of the molding unit 400 are positioned on the same plane. In addition, a boundary portion between the upper surface 401 of the molding part 400 and the upper surface 321 of the exposed pad 320 may be continuously formed without a separate groove or the like.

연마 공정은 연마하려는 대상의 표면에 연마하려는 대상보다 경도가 높은 연마기를 반복적으로 마찰시켜 표면의 일부를 제거하는 공정이다. 따라서 연마 공정에 의해 표면의 일부가 제거되면 남은 부분의 표면에는 연마기가 마찰되어 생긴 흔적(연마흔)이 형성되게 된다. 연마흔은 미세한 폭의 음각으로 형성된 형태일 수 있다.The polishing process is a process of removing a part of the surface of the object to be polished by repeatedly rubbing the surface of the object to be polished with a polishing machine having a hardness higher than that of the object to be polished. Therefore, when a part of the surface is removed by the polishing process, traces (polishing marks) generated by friction with the polishing machine are formed on the surface of the remaining part. The abrasive marks may be in the form of engravings with a fine width.

따라서 몰딩부(400)의 상면(401)에는 연마흔이 형성되게 된다. 그리고 몰딩부(400)의 상부와 노출패드(320)의 상부가 함께 연마되어 제거된 경우에는 노출패드(320)의 상면(321)에도 연마흔이 형성되게 된다. 그리고 서로 인접한 몰딩부(400)의 상면(401)과 노출패드(320)의 상면(321) 부분에는 연속되어 형성된 연마흔이 형성되게 된다.Accordingly, a polishing mark is formed on the upper surface 401 of the molding unit 400 . In addition, when the upper part of the molding part 400 and the upper part of the exposed pad 320 are both polished and removed, polishing marks are also formed on the upper surface 321 of the exposed pad 320 . Further, continuous polishing marks are formed on the upper surface 401 of the molding part 400 and the upper surface 321 of the exposed pad 320 adjacent to each other.

도면에는 도시되지 않았지만, 경우에 따라서 몰딩부를 형성하는 것(S500)은 별도의 몰딩부(400) 상부를 제거하는 것 없이 처음부터 몰딩부(400)를 노출패드(320)의 상면(321)을 덮지 않도록 형성하는 것도 가능하다.Although not shown in the drawings, in some cases, forming the molding part ( S500 ) is to remove the upper surface 321 of the exposed pad 320 from the molding part 400 from the beginning without removing the upper part of the separate molding part 400 . It is also possible to form so as not to cover it.

이러한 경우, 몰딩부(400)는 노출패드(320)의 측면은 덮되, 상면(321)은 덮지 않도록 조절된 상태에서 형성될 수 있다. 이를 위해 노출패드(320)의 상면(321)에 밀착되는 밀착부가 위치한 상태에서 몰딩부(400)가 형성될 수 있다.In this case, the molding part 400 may be formed in a controlled state so that the side surface of the exposed pad 320 is covered, but the upper surface 321 is not covered. To this end, the molding part 400 may be formed in a state in which the contact part in close contact with the upper surface 321 of the exposed pad 320 is located.

기판(100)의 하면에 솔더(121)가 결합되는 것은 상술한 각 단계의 처음, 중간 또는 마지막 중 어느 하나의 시점에 수행될 수 있다.The bonding of the solder 121 to the lower surface of the substrate 100 may be performed at any one of the first, middle, or last of each of the above-described steps.

그리고 상술한 것과 같이 기판(100)이 어레이 형태로 준비된 경우, 적절한 시점에 기판(100)을 절단하여 반도체 패키지를 분할하는 다이싱(dicing) 공정이 수행될 수 있다.In addition, when the substrate 100 is prepared in an array form as described above, a dicing process of dividing the semiconductor package by cutting the substrate 100 at an appropriate time may be performed.

본 발명의 각 실시예에 개시된 기술적 특징들은 해당 실시예에만 한정되는 것은 아니고, 서로 양립 불가능하지 않은 이상, 각 실시예에 개시된 기술적 특징들은 서로 다른 실시예에 병합되어 적용될 수 있다.The technical features disclosed in each embodiment of the present invention are not limited only to the embodiment, and unless they are mutually incompatible, the technical features disclosed in each embodiment may be combined and applied to different embodiments.

이상, 본 발명의 반도체 패키지 및 그 제조 방법의 실시예들에 대해 설명하였다. 본 발명은 상술한 실시예 및 첨부한 도면에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자의 관점에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 범위는 본 명세서의 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.In the above, embodiments of the semiconductor package and the manufacturing method thereof of the present invention have been described. The present invention is not limited to the above-described embodiments and the accompanying drawings, and various modifications and variations will be possible from the point of view of those of ordinary skill in the art to which the present invention pertains. Accordingly, the scope of the present invention should be defined not only by the claims of the present specification, but also by those claims and their equivalents.

100: 기판
110: 상부 컨택 부재
120: 하부 컨택 부재
121: 솔더
200: 칩소자
210: 컨택 단자
250: 도전성 와이어
260: 컨택 솔더
300: 커버층
310: 수지재층
320: 노출패드
321: 노출패드의 상면
400: 몰딩부
401: 몰딩부의 상면
S100: 기판을 준비하는 것
S200: 칩소자를 기판에 실장하는 것
S300: 커버층을 준비하는 것
S400: 커버층을 결합하는 것
S500: 몰딩부를 형성하는 것100: substrate
110: upper contact member
120: lower contact member
121: solder
200: chip device
210: contact terminal
250: conductive wire
260: contact solder
300: cover layer
310: resin material layer
320: exposed pad
321: upper surface of the exposed pad
400: molding unit
401: upper surface of the molding part
S100: Preparing the substrate
S200: mounting the chip device on the board
S300: Preparing the cover layer
S400: bonding the cover layer
S500: forming a molding part

Claims (19)

상면에 형성된 상부 컨택 부재를 포함하는 기판;
상기 기판의 상부에 위치하고, 상기 상부 컨택 부재와 전기적으로 연결되는 칩소자;
일부가 상기 칩소자의 상면을 덮고, 다른 일부가 상기 칩소자의 상면을 초과하여 연장되는 수지재층;
상기 수지재층의 상면에 결합되는 노출패드;
상기 기판의 상부에 형성되고, 상기 노출패드의 상면을 덮지 않아 노출시킨 상태로 상기 칩소자, 상기 수지재층 및 상기 노출패드의 적어도 일부를 덮는 몰딩부; 및
상기 칩소자와 상기 상부 컨택 부재를 전기적으로 연결하고, 상기 칩소자와 결합되는 상부 연장부 및 상기 상부 연장부의 하단에서 연장되고 상기 상부 컨택 부재와 결합되는 하부 연장부를 포함하는 도전성 와이어를 포함하고,
상기 상부 연장부는 상기 수지재층에 매립되고, 상기 하부 연장부는 상기 몰딩부에 매립되어 위치하고,
상기 상부 연장부는 상기 도전성 와이어 중 상기 칩소자의 상면보다 상부에 위치한 모든 부분에 해당하고,
상기 도전성 와이어는 상기 수지재층의 상기 다른 일부에 해당하는 부분의 하면에서 상기 수지재층의 내부로 삽입되어 매립되는 반도체 패키지.a substrate including an upper contact member formed on an upper surface thereof;
a chip device positioned on the substrate and electrically connected to the upper contact member;
a resin material layer partly covering the upper surface of the chip element and the other part extending beyond the upper surface of the chip element;
an exposed pad coupled to the upper surface of the resin material layer;
a molding part formed on the substrate and covering at least a portion of the chip device, the resin material layer, and the exposed pad in a state in which the upper surface of the exposed pad is not covered and exposed; and
a conductive wire electrically connecting the chip device and the upper contact member, the conductive wire including an upper extension coupled to the chip device and a lower extension extending from a lower end of the upper extension and coupled to the upper contact member;
The upper extension part is embedded in the resin material layer, and the lower extension part is embedded in the molding part.
The upper extension portion corresponds to all portions of the conductive wire positioned above the upper surface of the chip device,
The conductive wire is inserted into the resin material layer from a lower surface of a portion corresponding to the other portion of the resin material layer and is embedded therein. 삭제delete 삭제delete 제1 항에 있어서,
상기 수지재층은 FOW(Film On Wire) 재질로 형성되는 반도체 패키지.According to claim 1,
The resin material layer is a semiconductor package formed of a FOW (Film On Wire) material. 제1 항에 있어서,
상기 칩소자와 상기 상부 컨택 부재는 솔더에 의해 전기적으로 연결되는 반도체 패키지.According to claim 1,
The chip device and the upper contact member are electrically connected to each other by solder. 제1 항에 있어서,
상기 수지재층의 상기 다른 일부와 상기 기판의 상면은 상기 몰딩부를 사이에 두고 이격된 상태로 대향되는 반도체 패키지.According to claim 1,
The other part of the resin material layer and the upper surface of the substrate are opposed to each other in a spaced apart state with the molding part interposed therebetween. 삭제delete 제1 항에 있어서,
상기 노출패드의 하면은 상기 수지재층의 상면과 같은 크기로 형성되는 반도체 패키지.According to claim 1,
A semiconductor package in which a lower surface of the exposed pad is formed to have the same size as an upper surface of the resin material layer. 제1 항에 있어서,
상기 노출패드는 실리콘 또는 금속 재질로 형성되는 반도체 패키지.According to claim 1,
The exposed pad is a semiconductor package formed of a silicon or metal material. 제1 항에 있어서,
상기 노출패드의 상면과 상기 몰딩부의 상면은 동일한 평면 상에 위치하는 반도체 패키지.According to claim 1,
A semiconductor package in which an upper surface of the exposed pad and an upper surface of the molding part are located on the same plane. 제1 항에 있어서,
상기 노출패드의 상면과 상기 몰딩부의 상면에는 연마흔이 형성되는 반도체 패키지.According to claim 1,
A semiconductor package in which polishing marks are formed on the upper surface of the exposed pad and the upper surface of the molding part. 상면에 형성된 상부 컨택 부재를 포함하는 기판을 준비하는 것;
칩소자를 상기 기판의 상부에 위치시키고, 상기 칩소자를 상기 상부 컨택 부재와 전기적으로 연결시키는 것;
노출패드 및 상기 노출패드의 하면에 결합된 수지재층을 포함하는 커버층을 준비하는 것;
상기 수지재층이 상기 칩소자의 상면을 덮도록 커버층을 결합하는 것; 및
상기 기판의 상부에 형성되고, 상기 노출패드의 상면을 덮지 않아 노출시킨 상태로 상기 칩소자, 상기 수지재층 및 상기 노출패드의 적어도 일부를 덮는 몰딩부를 형성하는 것을 포함하되,
상기 커버층을 결합하는 것은,
상기 수지재층의 일부가 상기 칩소자의 상면을 덮고, 다른 일부가 상기 칩소자의 상면을 초과하여 연장되도록 결합되어 상기 수지재층의 다른 일부와 상기 기판의 상면은 서로 이격된 상태를 유지하는 것을 포함하고,
상기 몰딩부를 형성하는 것은,
상기 몰딩부를 상기 수지재층의 다른 일부와 상기 기판의 상면 사이에 형성하는 것을 포함하고,
상기 칩소자와 상기 상부 컨택 부재를 전기적으로 연결하고, 상기 칩소자와 결합되는 상부 연장부 및 상기 상부 연장부의 하단에서 연장되고 상기 상부 컨택 부재와 결합되는 하부 연장부를 포함하는 도전성 와이어를 포함하고,
상기 상부 연장부는 상기 수지재층에 매립되고, 상기 하부 연장부는 상기 몰딩부에 매립되어 위치하고,
상기 상부 연장부는 상기 도전성 와이어 중 상기 칩소자의 상면보다 상부에 위치한 모든 부분에 해당하고,
상기 도전성 와이어는 상기 수지재층의 상기 다른 일부에 해당하는 부분의 하면에서 상기 수지재층의 내부로 삽입되어 매립되도록 형성되는 반도체 패키지의 제조 방법.preparing a substrate including an upper contact member formed on an upper surface of the substrate;
placing a chip device on the substrate and electrically connecting the chip device to the upper contact member;
preparing a cover layer including an exposed pad and a resin material layer bonded to a lower surface of the exposed pad;
coupling a cover layer such that the resin material layer covers an upper surface of the chip device; and
Forming a molding part formed on the upper surface of the substrate and covering at least a portion of the chip device, the resin material layer, and the exposed pad in a state in which the upper surface of the exposed pad is not covered and exposed;
Combining the cover layer is
A part of the resin material layer covers the upper surface of the chip element, and the other part is coupled to extend beyond the upper surface of the chip element, so that the other part of the resin material layer and the upper surface of the substrate are spaced apart from each other. do,
Forming the molding part,
Comprising forming the molding part between the other part of the resin material layer and the upper surface of the substrate,
a conductive wire electrically connecting the chip device and the upper contact member, the conductive wire including an upper extension coupled to the chip device and a lower extension extending from a lower end of the upper extension and coupled to the upper contact member;
The upper extension part is embedded in the resin material layer, and the lower extension part is embedded in the molding part.
The upper extension portion corresponds to all portions of the conductive wire located above the upper surface of the chip device,
The method of manufacturing a semiconductor package in which the conductive wire is inserted and buried in the resin material layer from a lower surface of the portion corresponding to the other part of the resin material layer. 제12 항에 있어서,
상기 칩소자를 상기 상부 컨택 부재와 전기적으로 연결시키는 것은,
상기 칩소자의 컨택 단자와 상기 상부 컨택 부재를 도전성 와이어를 통해 전기적으로 연결하는 것을 포함하는 반도체 패키지의 제조 방법.13. The method of claim 12,
Electrically connecting the chip device to the upper contact member,
and electrically connecting the contact terminal of the chip device and the upper contact member through a conductive wire. 삭제delete 제12 항에 있어서,
상기 수지재층은 FOW(Film On Wire) 재질로 형성되는 반도체 패키지의 제조 방법.13. The method of claim 12,
The method of manufacturing a semiconductor package in which the resin material layer is formed of a FOW (Film On Wire) material. 삭제delete 제12 항에 있어서,
상기 커버층을 결합하는 것은,
상기 수지재층을 경화시키는 것을 포함하는 반도체 패키지의 제조 방법.13. The method of claim 12,
Combining the cover layer is
A method of manufacturing a semiconductor package comprising curing the resin material layer. 제12 항에 있어서,
상기 몰딩부를 형성하는 것은,
상기 몰딩부를 상기 노출패드의 상면을 덮도록 형성하는 것; 및
상기 몰딩부의 상부 일부를 제거하여 상기 노출패드의 상면을 노출시키는 것을 포함하는 반도체 패키지의 제조 방법.13. The method of claim 12,
Forming the molding part,
forming the molding part to cover an upper surface of the exposed pad; and
and exposing an upper surface of the exposed pad by removing an upper portion of the molding part. 제18 항에 있어서,
상기 몰딩부의 상부 일부를 제거하면서 상기 노출패드의 일부도 함께 제거되는 반도체 패키지의 제조 방법.19. The method of claim 18,
A method of manufacturing a semiconductor package, wherein a portion of the exposed pad is also removed while removing a portion of the upper portion of the molding portion.
KR1020190149759A 2019-11-20 2019-11-20 Semiconductor package and manufacturing method thereof KR102345062B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190149759A KR102345062B1 (en) 2019-11-20 2019-11-20 Semiconductor package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190149759A KR102345062B1 (en) 2019-11-20 2019-11-20 Semiconductor package and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20210062131A KR20210062131A (en) 2021-05-31
KR102345062B1 true KR102345062B1 (en) 2021-12-30

Family

ID=76150064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190149759A KR102345062B1 (en) 2019-11-20 2019-11-20 Semiconductor package and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR102345062B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624903B1 (en) * 2021-11-24 2024-01-16 넷솔 주식회사 MRAM Package with Magnetic Shielding Layer and Method of Manufacturing the Same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3907461B2 (en) * 2001-12-03 2007-04-18 シャープ株式会社 Manufacturing method of semiconductor module
KR100829613B1 (en) 2007-01-08 2008-05-14 삼성전자주식회사 Semiconductor chip package and method of manufacturing the same
JP2011187659A (en) 2010-03-08 2011-09-22 Renesas Electronics Corp Semiconductor device and method of manufacturing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510517B1 (en) * 2003-01-29 2005-08-26 삼성전자주식회사 Method for fabricating flip chip package having protective cap
KR20060000729A (en) * 2004-06-29 2006-01-06 삼성전자주식회사 Semiconductor chip package
KR101715761B1 (en) * 2010-12-31 2017-03-14 삼성전자주식회사 Semiconductor packages and methods for fabricating the same
KR101459566B1 (en) 2013-06-19 2014-11-10 시그네틱스 주식회사 Heatslug, semiconductor package comprising the same heatslug, and method for fabricating the same semiconductor package
KR20140147528A (en) 2013-06-20 2014-12-30 에스티에스반도체통신 주식회사 semiconductor package and connection structure of a semiconductor package and mounting method of semiconductor packages
JP6639931B2 (en) * 2016-02-02 2020-02-05 Ｔｏｗａ株式会社 Apparatus and method for manufacturing electronic component, and electronic component

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3907461B2 (en) * 2001-12-03 2007-04-18 シャープ株式会社 Manufacturing method of semiconductor module
KR100829613B1 (en) 2007-01-08 2008-05-14 삼성전자주식회사 Semiconductor chip package and method of manufacturing the same
JP2011187659A (en) 2010-03-08 2011-09-22 Renesas Electronics Corp Semiconductor device and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
KR20210062131A (en) 2021-05-31

Similar Documents

Publication Publication Date Title
US7816187B2 (en) Method for fabricating semiconductor package free of substrate
US7423340B2 (en) Semiconductor package free of substrate and fabrication method thereof
JP4766050B2 (en) Method for manufacturing electronic circuit device
US7939383B2 (en) Method for fabricating semiconductor package free of substrate
JP2004071898A (en) Circuit device and its producing process
WO2009010716A1 (en) Semiconductor chip package with bent outer leads
US5757068A (en) Carrier film with peripheral slits
JP2004071899A (en) Circuit device and its producing method
US8810047B2 (en) Semiconductor device and method of manufacturing the same
US7354796B2 (en) Method for fabricating semiconductor package free of substrate
KR102345062B1 (en) Semiconductor package and manufacturing method thereof
US20050263482A1 (en) Method of manufacturing circuit device
JP3759572B2 (en) Semiconductor device
JP2001257291A (en) Circuit device
JP2001217372A (en) Circuit device and method of manufacturing the same
US20050194665A1 (en) Semiconductor package free of substrate and fabrication method thereof
JP4942452B2 (en) Circuit equipment
KR102519571B1 (en) A semiconductor package
US20050184368A1 (en) Semiconductor package free of substrate and fabrication method thereof
JP3668090B2 (en) Mounting board and circuit module using the same
JP4439459B2 (en) Semiconductor device
KR102392784B1 (en) Multi-chip Semiconductor Package
KR101135828B1 (en) Flip chip mlp with conductive ink
JP3963914B2 (en) Semiconductor device
JP2002237559A (en) Method of manufacturing semiconductor device, and method of manufacturing hybrid integrated circuit device using the same

Legal Events

Date Code Title Description
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant