JP4942452B2 - Circuit equipment - Google Patents
Circuit equipment Download PDFInfo
- Publication number
- JP4942452B2 JP4942452B2 JP2006296254A JP2006296254A JP4942452B2 JP 4942452 B2 JP4942452 B2 JP 4942452B2 JP 2006296254 A JP2006296254 A JP 2006296254A JP 2006296254 A JP2006296254 A JP 2006296254A JP 4942452 B2 JP4942452 B2 JP 4942452B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- sealing resin
- external connection
- circuit
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
Description
本発明は、回路装置およびその製造方法に関し、特に、差し込み実装用の外部接続電極が設けられた回路装置およびその製造方法に関する。 The present invention relates to a circuit device and a manufacturing method thereof, and more particularly, to a circuit device provided with an external connection electrode for insertion mounting and a manufacturing method thereof.
携帯電話等の電子機器の小型化および高機能化に伴い、その内部に収納される回路装置においては、多層の配線層を具備するものが主流になっている。図7を参照して、多層基板107を有する回路装置を説明する(下記特許文献1)。 As electronic devices such as mobile phones become smaller and more functional, circuit devices housed therein are mainly provided with a multilayer wiring layer. A circuit device having a multilayer substrate 107 will be described with reference to FIG.
ここでは、多層基板107の上面に形成された第1の配線層102Aにパッケージ105等の回路素子が実装されることで回路装置が構成されている。 Here, a circuit device is configured by mounting circuit elements such as a package 105 on the first wiring layer 102 </ b> A formed on the upper surface of the multilayer substrate 107.
多層基板107は、ガラスエポキシ等の樹脂から成る基材101の表面及び裏面に配線層が形成されている。ここでは、基材101の上面に第1の配線層102Aおよび第2の配線層102Bが形成されている。第1の配線層102Aと第2の配線層102Bとは、絶縁層103を介して積層されている。基材101の下面には、第3の配線層102Cおよび第4の配線層102Dが、絶縁層103を介して積層されている。また、各配線層は、絶縁層103を貫通して設けられた接続部104により所定の箇所にて接続されている。 In the multilayer substrate 107, wiring layers are formed on the front surface and the back surface of the base material 101 made of a resin such as glass epoxy. Here, the first wiring layer 102 </ b> A and the second wiring layer 102 </ b> B are formed on the upper surface of the substrate 101. The first wiring layer 102A and the second wiring layer 102B are stacked with an insulating layer 103 interposed therebetween. A third wiring layer 102 </ b> C and a fourth wiring layer 102 </ b> D are stacked on the lower surface of the substrate 101 with an insulating layer 103 interposed therebetween. Each wiring layer is connected at a predetermined location by a connecting portion 104 provided through the insulating layer 103.
最上層の第1の配線層102Aには、パッケージ105が固着されている。ここでは、半導体素子105Aが樹脂封止されたパッケージ105が、半田等から成る接続電極106を介して面実装されている。多層基板107の表面には、パッケージ105の他にも、チップコンデンサやチップ抵抗等の受動素子や、ベアの半導体素子等が実装されても良い。ここで、多層基板107の厚みは、例えば1mm程度である。 A package 105 is fixed to the uppermost first wiring layer 102A. Here, the package 105 in which the semiconductor element 105A is resin-sealed is surface-mounted via a connection electrode 106 made of solder or the like. In addition to the package 105, passive elements such as chip capacitors and chip resistors, bare semiconductor elements, and the like may be mounted on the surface of the multilayer substrate 107. Here, the thickness of the multilayer substrate 107 is, for example, about 1 mm.
上記した構成の多層基板107の製造方法は次の通りである。先ず、エポキシ樹脂等の樹脂系の材料から成る基材101の上面及び下面に第2の配線層102Bおよび第3の配線層102Cを形成する。これらの配線層は、貼着された導電箔のエッチングまたは選択的なメッキ処理により形成される。次に、第2の配線層102Bおよび第3の配線層102Cを、樹脂から成る絶縁層103により被覆する。更に、絶縁層103の表面に第1の配線層102Aおよび第4の配線層102Dを形成する。これらの配線層の形成方法は、上記した第2の配線層102B等と同様である。更に、絶縁層103を貫通して第1の配線層102Aと第2の配線層102Bとを接続する接続部104を形成する。 A method for manufacturing the multilayer substrate 107 having the above-described configuration is as follows. First, the second wiring layer 102B and the third wiring layer 102C are formed on the upper and lower surfaces of the base material 101 made of a resin-based material such as an epoxy resin. These wiring layers are formed by etching or selective plating treatment of the attached conductive foil. Next, the second wiring layer 102B and the third wiring layer 102C are covered with an insulating layer 103 made of resin. Further, a first wiring layer 102A and a fourth wiring layer 102D are formed on the surface of the insulating layer 103. The method of forming these wiring layers is the same as that of the second wiring layer 102B and the like described above. Further, a connection portion 104 that penetrates the insulating layer 103 and connects the first wiring layer 102A and the second wiring layer 102B is formed.
上述した構成の回路装置は、多層基板107の下面に形成されたパッド形状の第4の配線層102Dに半田等の接合材が溶着され、例えばコンピュータやテレビ等のマザーボードに実装される。このような実装形態は一般的に面実装と呼ばれている。しかしながら、面実装を行うと、少なくとも多層基板107の平面的な面積が、回路装置の実装に必要とされ、上記したマザーボードの実装密度を向上しづらい問題がある。 In the circuit device having the above-described configuration, a bonding material such as solder is welded to the pad-shaped fourth wiring layer 102D formed on the lower surface of the multilayer substrate 107, and is mounted on a motherboard such as a computer or a television. Such a mounting form is generally called surface mounting. However, when surface mounting is performed, at least the planar area of the multilayer substrate 107 is required for mounting the circuit device, and there is a problem that it is difficult to improve the mounting density of the mother board.
この問題を解決する方法の一つとして、基板の端部に外部接続用の電極を設けて、差し込み実装することがあり、この差し込み実装に関する技術事項は例えば下記特許文献2に記載されている。この特許文献2の図1を参照すると、第1のプリント基板21に切り込み部を設け、この切り込み部に第2のプリント基板41を差し込み実装している。このような差し込み実装を行うことで、面実装の場合と比較すると、実装に必要とされる面積を低減させることが可能となり、差し込み実装されるマザーボード側の実装密度を向上させることができる。
しかしながら、上述した特許文献2に記載された技術では、差し込まれる基板側には複数の電子部品が実装されることが記載されているのみであり、多数の電極が表面に形成されたベアのLSIを上記基板に実装することは全く考慮されていない。更に、LSI等の回路装置が複数個組み込まれて差し込み実装される回路装置を効率的に製造できる製造方法も提案されていなかった。 However, the technique described in Patent Document 2 described above only describes that a plurality of electronic components are mounted on the side of the board to be inserted, and a bare LSI having a large number of electrodes formed on the surface thereof. Is not considered at all. Further, there has not been proposed a manufacturing method that can efficiently manufacture a circuit device in which a plurality of circuit devices such as LSI are incorporated and mounted.
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、多数個の電極を有する半導体装置が組み込まれた差し込み実装型の回路装置およびその製造方法を提供することにある。 The present invention has been made in view of such problems, and a main object of the present invention is to provide a plug-in circuit device incorporating a semiconductor device having a large number of electrodes and a method for manufacturing the same. There is.
本発明の回路装置は、対向する第1側辺と第2側辺、および対向する第3側辺と第4側辺を有し、前記第1側辺に沿って前記第3側辺から前記第4側辺に渡り設けられた外部接続領域と、前記外部接続領域、前記第2側辺、前記第3側辺及び前記第4側辺で囲まれた素子配置領域とを有する配線基板と、前記外部接続領域で前記第1側辺に沿って前記配線基板の第1主面に設けられた複数の外部接続電極と、前記配線基板の前記第1主面に設けられた第1配線層と電気的に接続され、前記素子配置領域に配置された第1回路素子と、前記素子配置領域および前記第1回路素子を封止する封止樹脂と、を有し、前記素子配置領域の周囲の前記第2側辺、前記第3側辺および前記第4側辺に対応する前記配線基板の側面および前記封止樹脂の側面は、ダイシングにより分離される側面からなり、前記外部接続領域と前記素子配置領域との間に位置する前記封止樹脂の側面は、前記封止樹脂を封止する金型の当接面であることを特徴とする。
The circuit device of the present invention has a first side and a second side opposite to each other, and a third side and a fourth side opposite to each other, and the third side along the first side from the third side. A wiring board having an external connection region provided over the fourth side, and an element placement region surrounded by the external connection region, the second side, the third side, and the fourth side; A plurality of external connection electrodes provided on the first main surface of the wiring board along the first side in the external connection region; and a first wiring layer provided on the first main surface of the wiring board; A first circuit element that is electrically connected and disposed in the element arrangement region; and a sealing resin that seals the element arrangement region and the first circuit element; Side surfaces of the wiring board and side surfaces of the sealing resin corresponding to the second side, the third side, and the fourth side , Ri Do from the side which is separated by dicing, the side surface of the sealing resin which is located between the external connection region and the element arrangement region, abutment surface der of a mold for sealing the sealing resin It is characterized by that.
本発明の回路装置によれば、差し込み実装される配線基板の主面に、多数個の電極を有する第1回路素子を実装し、配線基板上の第1配線と第1回路素子とを金属細線を経由して接続している。更に、この金属細線と第1回路素子とが封止されるように配線基板の主面が封止樹脂により被覆されている。この構成により、例えば数百個の電極を有するベアのLSIを、差し込み実装される回路装置の配線基板に実装しても、LSIおよび金属細線は封止樹脂により被覆されて保護されるので、金属細線のショートや断線の危険性を排除することができる。 According to the circuit device of the present invention, the first circuit element having a large number of electrodes is mounted on the main surface of the wiring board to be inserted and mounted, and the first wiring and the first circuit element on the wiring board are connected to the fine metal wire. Connected via. Further, the main surface of the wiring board is covered with a sealing resin so that the fine metal wire and the first circuit element are sealed. With this configuration, for example, even when a bare LSI having several hundred electrodes is mounted on a wiring board of a circuit device to be plugged and mounted, the LSI and the fine metal wire are covered and protected by a sealing resin. The risk of short-circuiting or disconnection of fine wires can be eliminated.
特に、半導体素子の表面に形成された電極間のピッチが50μm程度以下になると、この電極に半田から成るバンプ電極を付着させて半導体素子をフリップチップ接続することが困難になる。そこで、本発明では、狭ピッチの電極を有する半導体素子を差し込み実装型の回路装置に適用させる際に、半導体素子の接続に金属細線を用い、半導体素子および金属細線を樹脂封止している。 In particular, when the pitch between the electrodes formed on the surface of the semiconductor element is about 50 μm or less, it becomes difficult to attach a bump electrode made of solder to this electrode and to flip-chip connect the semiconductor element. Therefore, in the present invention, when a semiconductor element having an electrode with a narrow pitch is applied to a plug-in type circuit device, a metal wire is used for connecting the semiconductor element, and the semiconductor element and the metal wire are sealed with resin.
更に、本発明の回路装置の製造方法によれば、差し込み実装される外部電極が設けられる外部接続領域を外側にして複数個のユニットを並べたブロックを基板に設けている。更に、このブロック毎に複数個のユニットを封止樹脂で一体的にモールドした後に、ユニットどうしの境界で封止樹脂と基板とを分離して個別の回路装置を得ている。従って、ユニット毎に(回路装置毎に)封止樹脂を形成する必要がないので、樹脂封止に係るコストが低減される。 Furthermore, according to the method of manufacturing a circuit device of the present invention, the substrate is provided with a block in which a plurality of units are arranged with an external connection region provided with an external electrode to be inserted and mounted outside. Further, after a plurality of units are integrally molded with the sealing resin for each block, the sealing resin and the substrate are separated at the boundary between the units to obtain individual circuit devices. Therefore, since it is not necessary to form the sealing resin for each unit (for each circuit device), the cost for resin sealing is reduced.
図1を参照して、本形態の回路装置10の構成を説明する。図1(A)は回路装置10を上方から見た平面図であり、図1(B)は回路装置10を下方から見た平面図であり、図1(C)は回路装置10の断面図であり、図1(D)は回路装置10の斜視図である。 With reference to FIG. 1, the configuration of the circuit device 10 of the present embodiment will be described. 1A is a plan view of the circuit device 10 as viewed from above, FIG. 1B is a plan view of the circuit device 10 as viewed from below, and FIG. 1C is a cross-sectional view of the circuit device 10. FIG. 1D is a perspective view of the circuit device 10.
図1の各図を参照して、本形態の回路装置10は、上面および下面に第1配線層16および第2配線層17が設けられた基材15から成る配線基板11と、配線基板11の下面および上面に配置された第1回路素子(半導体素子20A等)および第2回路素子(パッケージ12A等)と、第1回路素子(半導体素子20A等)およびその接続に用いられる金属細線が封止されるように配線基板11の主面を被覆する封止樹脂14とを主要に具備している。更に、本形態の回路装置10は、配線基板11の一側辺に沿って設けた外部接続電極13を用いて差し込み実装されて、不図示のマザーボード等に差し込み実装される。
Referring to each drawing of FIG. 1, a circuit device 10 of this embodiment includes a
配線基板11は、下面および上面に第1配線層16および第2配線層17が形成された基材15から成る。ここで、基材15は、繊維状のフィラーにエポキシ樹脂が含浸されたガラスエポキシ等の樹脂材料から成り、差し込み実装の際の圧力が作用しても屈曲やクラックが生じない程度の機械的強度を有する。例えば、厚みが0.5mm〜1.0mm程度の厚みを有するガラスエポキシ基板は、充分な機械的強度を有するので、基材15として採用可能である。
The
第1配線層16および第2配線層17は、基材15の主面のそれぞれに設けられた銅等の金属から成る配線層である。ここでは、第1配線層16および第2配線層17は、図では単層の配線構造を有するが、絶縁層を介して2層以上の多層に形成された配線層から、第1配線層16および第2配線層17を構成することも可能である。この場合は、絶縁層を介して積層された多層の第1配線層16は、この絶縁層を貫通して接続される。この事項は、第2配線層17が多層に形成された場合でも同様である。更に、基材15を厚み方向に貫通して設けた導電材料から成る貫通接続部23を設け、この貫通接続部23により第1配線層16と第2配線層17とを導通させても良い。 The first wiring layer 16 and the second wiring layer 17 are wiring layers made of a metal such as copper provided on each main surface of the base material 15. Here, the first wiring layer 16 and the second wiring layer 17 have a single-layer wiring structure in the figure, but the first wiring layer 16 is formed from a wiring layer formed in two or more layers via an insulating layer. It is also possible to configure the second wiring layer 17. In this case, the multilayer first wiring layers 16 stacked via the insulating layer are connected through the insulating layer. This matter is the same even when the second wiring layer 17 is formed in multiple layers. Further, a through connection portion 23 made of a conductive material provided through the base material 15 in the thickness direction may be provided, and the first wiring layer 16 and the second wiring layer 17 may be electrically connected by the through connection portion 23.
上述した第1配線層16および第2配線層17は、電気的接続領域(例えばパッド)となる領域を除いて、被覆樹脂により被覆される。具体的には、図1(C)を参照して、基材15の上面に形成された第2配線層17は被覆樹脂21により被覆され、第2配線層17の一部であるパッド17Aの上面は被覆樹脂21により被覆されずに露出している。更に、被覆樹脂21から露出するパッド17Aの上面は、例えば金メッキから成るメッキ膜19により被覆されている。また、基材15の下面に形成された第1配線層16は被覆樹脂22により被覆されて、第1配線層16の一部であるパッド16Aの表面は部分的に被覆樹脂22から露出している。ここで、被覆樹脂22は、配線基板11の全面を被覆しているのではなく、配線基板11の下面の周辺部に於いては、被覆樹脂22は形成されず、露出する基材15の周辺部の下面は封止樹脂14により被覆されている。
The first wiring layer 16 and the second wiring layer 17 described above are covered with a coating resin except for a region that becomes an electrical connection region (for example, a pad). Specifically, referring to FIG. 1C, the second wiring layer 17 formed on the upper surface of the base material 15 is covered with the coating resin 21, and the pad 17 </ b> A that is a part of the second wiring layer 17 is formed. The upper surface is exposed without being covered with the coating resin 21. Further, the upper surface of the
図1(C)を参照して、配線基板11の上面に形成された第2配線層17には、回路素子としてパッケージ12Aおよびチップ素子12Bが電気的に接続されている。パッケージ12Aの構造を説明すると、ランドに固着された半導体素子18が樹脂封止されており、半導体素子18と電気的に接続された複数のリード25がパッケージ12Aの対向する2つの側辺から外部に導出されている。そして、パッケージ12Aのリード25は、第2配線層17から成るパッド17Aの上面に、半田等の導電性接着材を介して接合される。更に、チップ素子12Bは、チップコンデンサやチップ抵抗器等であり、両端の電極が半田を介してパッド17Aに接合されている。ここで、第2配線層17に接続される回路素子としては、上述した素子の他にも、面実装で配置される樹脂封止型のパッケージ、フリップチップ実装される半導体素子(LSI)等が採用可能である。
Referring to FIG. 1C, a package 12A and a chip element 12B are electrically connected as circuit elements to the second wiring layer 17 formed on the upper surface of the
更に、第2配線層17に接続される回路素子としては、水晶振動を内部で行う素子(水晶発振子)を採用することができる。このような素子は圧力が加わると特性が劣化するので、封止樹脂14による封止は行わずに外部に露出させることで、所定の特性を確保することができる。 Furthermore, as a circuit element connected to the second wiring layer 17, an element (crystal oscillator) that internally performs crystal vibration can be employed. Since the characteristics of such an element deteriorate when pressure is applied, the predetermined characteristics can be ensured by exposing the element to the outside without sealing with the sealing resin 14.
更にまた、チップ素子12Bが接続されるパッド17Aは、配線基板11の下面に於いて、半導体素子20Bが接続されるパッド16Aの直上(平面的に重畳する位置)が好適である。このようにすることで、チップ素子12Bがノイズを吸収するコンデンサである場合、チップ素子12Bと半導体素子20Bとの距離を短くすることができるので、コンデンサであるチップ素子12Bがノイズを吸収する効果を大きくすることができる。
Furthermore, the
更に、配線基板11の下面に形成された第1配線層16には、半導体素子20A、20Bが接続されている。半導体素子20Aは、フェイスアップで配線基板11の下面に配置され、その電極は金属細線24を経由して第1配線層16の一部から成るパッド16Aに接続される。半導体素子20Aは、例えば200個程度以上の多数の電極が表面に設けられたシステムLSI等である。更に、半導体素子20Bは、フェイスダウン(フリップチップ実装)で配線基板11の下面に配置され、表面に設けられた電極は半田ボール等のバンプ電極を介して、第1配線層16から成るパッド16Aに接合される。半導体素子20Bが配置される領域の配線基板11の下面には、半導体素子20Bに設けられた電極に対応して、第1配線層16から成るパッド16Aが設けられている。
Furthermore, semiconductor elements 20A and 20B are connected to the first wiring layer 16 formed on the lower surface of the
図1(C)に示される配線基板11の一側辺(図では左側の側辺)に沿って多数個の外部接続電極13が設けられている。外部接続電極13は、例えば、縦×横=2mm×1mmのパッド形状に形成された第1配線層16または第2配線層17から成る。ここでは、配線基板11の一側辺に沿って、上面および下面の両面に外部接続電極13が設けられているが、どちらか一方の面のみに外部接続電極13が設けられても良い。外部接続電極13の上面は、金メッキ等のメッキ膜により被覆されている。
A large number of
封止樹脂14は、熱硬化性樹脂または熱可塑性樹脂から成り、図1(C)では配線基板11の下面およびそこに配置された半導体素子20A、20Bを被覆するように形成されている。半導体素子20A等の放熱性を向上させるために、シリカ等の無機フィラーが混入された樹脂材料から封止樹脂14が構成されても良い。封止樹脂14の形成方法としては、トランスファーモールド、インジェクションモールド、ポッティング等が考えられる。図1(B)を参照すると、配線基板11の3つの側辺(上側辺、右側辺、下側辺)に於いては、配線基板11の終端部まで封止樹脂14により被覆されている。一方、多数の外部接続電極13が設けられる左側側辺の配線基板11の周辺部は、封止樹脂14は形成されずに、外部接続電極13およびその周辺部の配線基板11の主面が外部に露出している。これは、外部接続電極13が設けられた領域の配線基板11をマザーボード等に差し込み実装するためである。ここで、封止樹脂14を形成することで、装置全体の機械的強度が補強されて、回路装置10を差し込み実装する際の曲げ等が抑制されるメリットもある。
The sealing resin 14 is made of a thermosetting resin or a thermoplastic resin, and is formed so as to cover the lower surface of the
図1(D)を参照して、封止樹脂14が形成される配線基板11の主面の周辺部は、被覆樹脂22により被覆されておらず、封止樹脂14により接触されている。換言すると、被覆樹脂22の外周端部は、配線基板11の外周端部よりも内側に位置している。このことにより、外部に露出する異種材料間の境界の数が低減して、耐圧性や耐湿性が向上できる利点がある。具体的には、被覆樹脂22は、配線基板11の上面に形成される第1配線層16を被覆してショートや汚染を防止する機能を有し一般的にはソルダーレジストとも称されている。更に、このような機能を有する被覆樹脂22と封止樹脂14とは同じ樹脂系の材料であっても組成が異なる。従って、配線基板11の上面全域を被覆樹脂22により被覆した場合、他の材料どうしの境界に加えて、被覆樹脂22と封止樹脂14との境界が回路装置10の側面に露出することになり、この境界から外部から内部へ水分が侵入することにより、回路装置10の耐湿性が低下する恐れがある。
Referring to FIG. 1D, the peripheral portion of the main surface of
そこで本形態では、配線基板11の周辺端部に対応する領域に於いて被覆樹脂22を除去して、配線基板11を露出させ、露出する配線基板11の周辺部に封止樹脂14を密着させている。このことにより、回路装置10の側面から露出する異種材料間の境界の数が低減されて耐湿性が向上される。具体的には、封止樹脂14が形成される配線基板11の主面の3つの側辺(図1(D)を参照して、左側側辺、上側側辺および右側側辺)の終端部を被覆する被覆樹脂22が除去されている。例えば、配線基板11の3つの側辺に於いて、終端部から2mm〜0.5mm程度の領域が被覆樹脂22により被覆されずに配線基板11の基材15が露出している。そして、この領域では、封止樹脂14は配線基板11の基材15に密着するので、回路装置10の側面に露出する異種材料の境界が低減されて耐湿性等が向上される。
Therefore, in this embodiment, the coating resin 22 is removed in a region corresponding to the peripheral edge of the
ここで、配線基板11に、層間絶縁層を介して積層された多層の第1配線層16が設けられる場合は、配線基板11の周辺部に位置する被覆樹脂22を除去することで、この層間絶縁層が露出して封止樹脂14に密着される。
Here, when the
更に、第1配線層16および第2配線層17は、配線基板11の外周端部よりも内側に位置しているので、回路装置10の側面から両配線層は露出せずに、外部と両配線層とは良好に絶縁されている。
Further, since the first wiring layer 16 and the second wiring layer 17 are located on the inner side of the outer peripheral end portion of the
本形態では、図1(C)を参照して、多数個(例えば数百個)の電極が設けられて金属細線24を介して接続される半導体素子20A(例えばシステムLSI)を配線基板11の下面に配置して、この半導体素子20Aおよび金属細線24が封止されるように封止樹脂14を形成している。更に、フリップチップ実装される半導体素子20Bも封止樹脂14により封止されている。このことにより、半導体素子20A、20Bおよび金属細線24が封止樹脂14により被覆されて保護されるので、半導体素子20Aの破損や金属細線24の断線・変形が抑止される。従って、従来は差し込み実装される基板に配置することが困難であったシステムLSI等を、差し込み実装される回路装置10に取り込むことができる。
In this embodiment, referring to FIG. 1C, a semiconductor element 20A (for example, a system LSI) provided with a large number (for example, several hundreds) of electrodes and connected via a thin metal wire 24 is connected to the
一方、図1(C)を参照して、配線基板11の上面に配置される素子は、パッケージ12Aやチップ素子12Bであり封止樹脂により封止されず外部に露出している。これらの回路素子の全て(または大部分)は、半田等の導電性接着材を用いて面実装されるものであり、金属細線で接続される半導体素子20A等と比較してショート等の危険性が低い回路素子である。従って、このような回路素子を封止樹脂で被覆しないことにより、製造コストを低減させることができる。しかしながら、接続信頼性を向上させるために、パッケージ12A等が被覆されるように配線基板11の上面に封止樹脂14と同様の構成の封止樹脂が設けられても良い。
On the other hand, referring to FIG. 1C, the elements arranged on the upper surface of the
更にまた、金型を用いたトランスファーモールドにより形成される封止樹脂14の下面は平坦面であるので、この封止樹脂14の平坦面に放熱フィン等の放熱器を当接させて、半導体素子20A等から発生する熱を、封止樹脂14および放熱器を経由して外部に放出させることができる。 Furthermore, since the lower surface of the sealing resin 14 formed by transfer molding using a mold is a flat surface, a heat radiator such as a heat radiating fin is brought into contact with the flat surface of the sealing resin 14 to thereby provide a semiconductor element. Heat generated from 20A or the like can be released to the outside via the sealing resin 14 and the radiator.
更に、図1(C)を参照して、外部接続電極13が設けられた部分の配線基板11に於いては、被覆樹脂21、22が除去されている。このように、外部接続電極13付近に被覆樹脂を設けないことにより、差し込み実装時に於ける外部接続電極13と外部とのコンタクト性を向上させることができる。
Further, referring to FIG. 1C, the coating resins 21 and 22 are removed from the portion of the
更に、図1(A)を参照して、外部接続電極13が設けられた部分の配線基板11には、配線基板11を部分的に除去した切り込み部26が設けられている。このことから、外部接続電極13が設けられた部分の配線基板11の幅(紙面上ではこの部分の上下方向の長さ)は、配線基板11の他の部分よりも短くなっている。従って、配線基板11を差し込み実装すると、切り込み部26の終端部が、差し込み実装される側の実装基板に当接して、配線基板11の過度の差し込みを抑制するストッパーとして機能している。
Further, referring to FIG. 1A, a portion of the
更にまた、図1(A)を参照して、外部接続電極13が設けられた配線基板11の側辺の中間部を部分的に除去してスリット27が設けられている。このスリット27は、配線基板11の縦方向の中心部を外した部分(下側または上側)に設けられており、回路装置10を差し込み実装する際に、本来の方向とは逆の方向に指してしまうこと(逆指し)を防止するためのものである。
Furthermore, referring to FIG. 1A, a slit 27 is provided by partially removing an intermediate portion of the side of the
図2から図6を参照して、次に、上記した構成の回路装置の製造方法を説明する。本形態の回路装置の製造方法は、差し込み実装用の配線基板となるユニットから構成されるブロックが設けられた基板30を用意する工程と、この基板30のユニットに回路素子を配置する工程と、回路素子が被覆されるようにブロック毎に共通に封止樹脂を形成する工程と、ユニットどうしの境界で封止樹脂および基板30を分割して個別の回路装置を得る工程とを主要に具備している。これらの各工程の詳細を以下にて説明する。 Next, a method for manufacturing the circuit device having the above-described configuration will be described with reference to FIGS. The method for manufacturing a circuit device according to the present embodiment includes a step of preparing a substrate 30 provided with a block composed of a unit that is a wiring substrate for insertion mounting, a step of arranging circuit elements in the unit of the substrate 30; The process mainly includes a step of forming a sealing resin in common for each block so as to cover the circuit elements, and a step of dividing the sealing resin and the substrate 30 at the boundary between the units to obtain individual circuit devices. ing. Details of each of these steps will be described below.
ここで、上記各工程は、1つの工場にて一貫して行われても良いし、基板30を形成するまでの工程と、それ以降の工程とが別の工場にて行われても良い。即ち、図2に示す形状の基板30が用意され、この状態の基板30を使用して差し込み実装型の回路装置が製造されても良い。 Here, each said process may be performed consistently in one factory, and the process until it forms the board | substrate 30 and the process after it may be performed in another factory. That is, the board 30 having the shape shown in FIG. 2 may be prepared, and the board-mounted circuit device may be manufactured using the board 30 in this state.
図2を参照して、基板30の構成を説明する。図2(A)は基板30の全体を示す平面図であり、図2(B)は基板30に含まれる1つのブロック31を拡大して示した平面図であり、図2(C)は基板30の断面図である。
The configuration of the substrate 30 will be described with reference to FIG. 2A is a plan view showing the entire substrate 30, FIG. 2B is an enlarged plan view showing one
図2(A)を参照して、基板30には、4つのブロック31が離間して配置されており、全体としては短冊形形状を呈している。各ブロック31の間には、基板30を厚み方向に貫通して除去して設けたスリット32が設けられている。このスリット32を設けることで、ボンディング工程等の加熱を伴う工程にて200度程度に加熱された基板30が熱膨張しても、スリット32が変形することによりこの膨張が吸収されて、基板30全体の反り等が抑制される。
Referring to FIG. 2A, four
紙面上に於ける基板30の上下両端には2つの支持部34が延在しており、複数のブロック31を一体の板状体に連結している。支持部34の構成は、ブロック31と同様であり、ガラスエポキシ等から構成される基材15の両面に薄い導電箔が貼着されている。更に、支持部34を円形状に厚み方向に穿設してガイド孔33が設けられており、このガイド孔33は、回路装置を製造する際に基板30の位置決めや搬送を行う際に用いられる。例えば、回路装置製造用機械の突起部をガイド孔33に挿入して移動させることで、基板30の輸送や位置決めを行うことができる。ここでは、支持部34の導電箔が設けられた領域を貫通してガイド孔33が形成されている。
Two support portions 34 extend at the upper and lower ends of the substrate 30 on the paper surface, and connect the plurality of
図2(B)を参照して、1つのブロック31の内部には2つのユニット35A、35Bが設けられている。ここで、ユニットとは1つの回路装置を構成する単位要素のことである。なお、2個以上(例えば、4個、8個)のユニットが、外部接続領域を外側にしてブロック31に内蔵されても良い。
Referring to FIG. 2B, two
紙面上にて左側に位置するユニット35Aは、差し込み実装を行う際にマザーボード等に差し込まれる部分である外部接続領域36Aと、半導体素子等の回路素子が配置される領域である素子配置領域37Aとから成る。外部接続領域36Aは、側辺に沿った表面に多数個の外部接続電極13が配列されている。更に、素子配置領域37Aには、後の工程にて半導体素子が電気的に接続されるパッド17Aが設けられている。また、ユニット35Aの内部に構成された外部接続電極13とパッド17Aとは、配線層から成る配線部を経由して互いに接続されている。また、紙面上にて右側に位置するユニット35Bは、上記したユニット35Aと同様の構成であり、外部接続電極13が多数配列された外部接続領域36Bと、回路素子が配置される素子配置領域37Bとから成る。
The
ブロック31の内部に於いて、ユニット35Aとユニット35Bとは、外部接続領域を外側にして隣接されている。即ち、ブロック31の左側に位置するユニット35Aの外部接続領域36Aは左側に位置し、ブロック31の右側に位置するユニット35Bの外部接続領域36Bは右側に位置する。また、ユニット35Aの素子配置領域37Aと、ユニット35Bの素子配置領域37Bとはブロック31の内部で隣接している。このことにより、ユニット35Aの素子配置領域37Aと、ユニット35Bの素子配置領域37Bとを封止樹脂で一体にモールドしつつ、両ユニットの外部接続領域36A、36Bを外部に露出している状態にすることができる。具体的なモールド方法は後述する。
Inside the
除去領域38は、ユニット35Aとユニット35Bとの間の領域およびユニット35A、35Bと支持部34との間の領域に於いて、基材の上面に形成される導電箔が除去された領域である。即ち、除去領域38からは基板30を構成する樹脂材料(例えば基材15)が露出している。ブロック31と支持部34との間の領域や、ブロック31に含まれるユニット35Aとユニット35Bとの間の領域は、後の工程にてダイシングにて切削される。従って、このような領域において導電箔を除去して除去領域38とすることで、ダイシング時のダイサーの摩耗やバリの発生を抑制することができる。
The removal region 38 is a region where the conductive foil formed on the upper surface of the base material is removed in the region between the
更に、除去領域39は上記した除去領域38の内側に設けられた領域であり、この除去領域39では、ブロック31内の基板30の表面を被覆するソルダーレジストである被覆樹脂22が除去されている。従って、除去領域39の内部に於いては、導電箔の下層に位置する基材15が露出している。このことから、封止樹脂により基板30の表面を被覆すると、除去領域39では、基板30を構成している基材等の樹脂材料に封止樹脂が直に接触する。更に、その後の工程に於いて、この封止樹脂および基板30は、除去領域39にてダイシングにより分離される。以上のことにより、ソルダーレジストである被覆樹脂22が除去されている分、ダイシングで分割される部分の異種材料の界面が減少し、耐湿性等が向上される。
Further, the removal region 39 is a region provided inside the above-described removal region 38, and in this removal region 39, the coating resin 22 that is a solder resist that covers the surface of the substrate 30 in the
図2(C)は、図2(B)に示されるブロックの縦方向に於ける断面図である。この図を参照して、基板30(特に支持部34)は、基材15とその両面に形成された導電箔45、46とから成る。基材15は、例えば厚みが0.5mm〜1.0mm程度のガラスエポキシ基板等の樹脂材料から成り、基板30全体の機械的強度を担っている。導電箔45は、基材15の上面に貼着された厚みが数十μm程度の銅等の金属膜から成るので、この金属膜を選択的にエッチングすることで、微細な配線や小型のパッドを形成することができる。また、導電箔46は、基材15の下面に貼着された金属膜であり、その構成は導電箔45と同様である。ここで、基材15の上面および下面に多層の配線構造が形成される場合は、導電箔45、46は、層間絶縁層を介して多層に積層される。 FIG. 2C is a cross-sectional view in the vertical direction of the block shown in FIG. Referring to this figure, substrate 30 (particularly support portion 34) is composed of base material 15 and conductive foils 45 and 46 formed on both surfaces thereof. The base material 15 is made of a resin material such as a glass epoxy substrate having a thickness of about 0.5 mm to 1.0 mm, for example, and bears the mechanical strength of the entire substrate 30. Since the conductive foil 45 is made of a metal film such as copper having a thickness of about several tens of μm adhered to the upper surface of the base material 15, by selectively etching this metal film, a fine wiring or a small pad can be obtained. Can be formed. The conductive foil 46 is a metal film adhered to the lower surface of the substrate 15, and the configuration thereof is the same as that of the conductive foil 45. Here, when a multilayer wiring structure is formed on the upper surface and the lower surface of the base material 15, the conductive foils 45 and 46 are laminated in a multilayer via an interlayer insulating layer.
ブロック31の内部に於いては、上記した導電箔45、46をエッチングして第1配線層16および第2配線層17が形成されている。更に、第1配線層16と第2配線層17とを基材15を貫通して接続する貫通接続部23が設けられても良い。
Inside the
基板30の両端に位置する支持部34に於いては、導電箔45、46はエッチングされておらずベタの状態である。このようにすることで、支持部34の機械的強度を向上させて、基板30全体の反りを抑制することができる。 In the support portions 34 located at both ends of the substrate 30, the conductive foils 45 and 46 are not etched and are in a solid state. By doing in this way, the mechanical strength of the support part 34 can be improved and the curvature of the board | substrate 30 whole can be suppressed.
図2(C)の断面図からも明らかなように、除去領域38に於いては導電箔45、46が除去されている。従って、この除去領域38にてダイシングにより基板30を分割しても、ダイシングに用いられるダイサーは、基板30を構成する絶縁材料である基材15のみを分割して、導電箔45には接触しない。このことから、ダイサーの摩耗やバリの発生を抑制できる。 As is clear from the cross-sectional view of FIG. 2C, the conductive foils 45 and 46 are removed in the removal region 38. Therefore, even if the substrate 30 is divided by dicing in the removal region 38, the dicer used for dicing divides only the base material 15 that is an insulating material constituting the substrate 30 and does not contact the conductive foil 45. . For this reason, wear of the dicer and generation of burrs can be suppressed.
更に、図2(C)を参照して、除去領域39は、除去領域38の内側に位置しており、第1配線層16を被覆する被覆樹脂22が除去された領域である。また、この除去領域39は、ダイシングラインD(基板30は後の工程にてダイシングラインDに沿って分割される)が内部に位置している。除去領域38にて被覆樹脂22が除去されて存在しないことにより、上記したように、基材15と被覆樹脂22との境界が外周端部に露出せずに、耐湿性等が向上される。 Further, referring to FIG. 2C, the removal region 39 is located inside the removal region 38 and is a region from which the coating resin 22 that covers the first wiring layer 16 has been removed. In the removal region 39, a dicing line D (the substrate 30 is divided along the dicing line D in a later step) is located inside. Since the coating resin 22 is removed and does not exist in the removal region 38, as described above, the boundary between the base material 15 and the coating resin 22 is not exposed to the outer peripheral end, and the moisture resistance and the like are improved.
ここで、基材15の下面を被覆する被覆樹脂21についても、除去領域39に対応する領域が除去されても良い。この場合は、基材15と被覆樹脂21との境界が、製造される回路装置の外周端部の側面から露出せずに耐湿性を向上させることができる。 Here, the region corresponding to the removal region 39 may also be removed from the coating resin 21 that covers the lower surface of the substrate 15. In this case, the moisture resistance can be improved without exposing the boundary between the base material 15 and the coating resin 21 from the side surface of the outer peripheral end portion of the manufactured circuit device.
また、図2(B)では、ブロック31の上面のみが図示されているが、ブロック31の下面側も上面と略同様の構成であり、パッド17A、外部接続電極13等がブロック31の下面に設けられても良い。更に、ブロック31の裏面側にも、上面と同じ領域に、除去領域38、39が設けられても良い。
In FIG. 2B, only the upper surface of the
図3を参照して、次に、各ユニットの配線層に回路素子を電気的に接続する。図3(A)は本工程を示す平面図であり、図3(B)はブロック31に含まれるユニットの領域における断面図である。
Referring to FIG. 3, next, circuit elements are electrically connected to the wiring layers of each unit. FIG. 3A is a plan view showing this step, and FIG. 3B is a cross-sectional view of the unit area included in the
図3(A)を参照して、ブロック31に含まれるユニット35A、35Bの各々について、基板30の上面に露出する第1配線層16に回路素子を電気的に接続する。具体的には、ブロック31の左側に位置するユニット35Aでは、第1配線層16から成るパッド16Aが露出する素子配置領域37Aに回路素子が配置される。同様に、ブロック31の右側に位置するユニット35Bでも、素子配置領域37Bに露出するパッド16Aに回路素子が配置される。ここで、配置される回路素子としては、例えば半導体素子20A、20Bおよびチップ素子20Cが採用される。
Referring to FIG. 3A, for each of units 35 </ b> A and 35 </ b> B included in
図3(B)を参照して、本工程では、半導体素子20Aはフェイスアップで配置され、半導体素子20Bはフェイスダウンでフリップチップ実装されている。半導体素子20Aは、底面が絶縁性接着材等を用いて基板30の上面に固着され、上面の電極は金属細線24を用いて、第1配線層16から成るパッド16Aに接続される。一方、半導体素子20Bは、電極が構成された面を下方にして配置され、半田等の導電性接合材から成るバンプ電極を介して、パッド16Aに接続される。 Referring to FIG. 3B, in this step, semiconductor element 20A is arranged face up, and semiconductor element 20B is flip-chip mounted face down. The bottom surface of the semiconductor element 20 </ b> A is fixed to the upper surface of the substrate 30 using an insulating adhesive or the like, and the electrode on the upper surface is connected to the pad 16 </ b> A formed of the first wiring layer 16 using the thin metal wire 24. On the other hand, the semiconductor element 20B is disposed with the surface on which the electrode is formed facing downward, and is connected to the pad 16A via a bump electrode made of a conductive bonding material such as solder.
ここで、半導体素子20Aは、例えば映像信号処理を行う高機能な機能を有する電気回路が表面に形成されており、表面には200個程度の多数の電極が形成されている。そして、半導体素子20Aに設けられた電極の数に対応した数のパッド16Aが、半導体素子20Aが載置される領域に形成されており、両者は金属細線24を使用してワイヤボンディングされている。 Here, in the semiconductor element 20A, for example, an electric circuit having a high function for performing video signal processing is formed on the surface, and about 200 electrodes are formed on the surface. The number of pads 16A corresponding to the number of electrodes provided on the semiconductor element 20A is formed in the region where the semiconductor element 20A is placed, and both are wire-bonded using the fine metal wires 24. .
上記した素子実装の工程は、基板30に設けられた全てのブロックに対して一括して行われる。更に、上記の説明では基板30の上面のみに回路素子が実装されたが、基板30の上面および下面の両方に回路素子が実装されても良い。しかしながら、後の工程にて金型を用いたトランスファーモールドを行うことを考慮すると、基板30の下面を下金型に当接させる必要がある。このことから、基板30の下面に素子を実装すると、基板30の下面を金型の平坦面に当接させ難くなるので、基板30の下面への回路素子の実装は、次工程であるモールド工程が終了した後に行った方が良い。 The above-described element mounting process is performed collectively for all the blocks provided on the substrate 30. Further, in the above description, the circuit element is mounted only on the upper surface of the substrate 30, but the circuit element may be mounted on both the upper surface and the lower surface of the substrate 30. However, in consideration of performing transfer molding using a mold in a later step, it is necessary to bring the lower surface of the substrate 30 into contact with the lower mold. Therefore, when an element is mounted on the lower surface of the substrate 30, it is difficult to bring the lower surface of the substrate 30 into contact with the flat surface of the mold. Therefore, the mounting of the circuit element on the lower surface of the substrate 30 is a molding process which is the next step. It is better to go after the end.
次に、図4および図5を参照して、金型を用いて基板30に設けられたブロック毎に、樹脂封止を行う。図4は本工程を示す断面図であり、図5(A)は本工程を経た状態の基板30の平面図であり、図5(B)は1つのブロック31を示す平面図であり、図5(C)はブロック31の断面図である。
Next, referring to FIG. 4 and FIG. 5, resin sealing is performed for each block provided on the substrate 30 using a mold. 4 is a cross-sectional view showing this process, FIG. 5 (A) is a plan view of the substrate 30 in a state after this process, and FIG. 5 (B) is a plan view showing one
図4を参照して、本工程では下金型42と上金型41から成る金型40を用いたトランスファーモールドまたはインジェクションモールドを行っている。具体的には、先ず、下金型42の上面に基板30を載置し、上金型41と下金型42とを互いに当接させて、半導体素子20A等の回路素子を、金型40に設けたキャビティ43に収納させる。
Referring to FIG. 4, in this step, transfer molding or injection molding using a mold 40 including a lower mold 42 and an upper mold 41 is performed. Specifically, first, the substrate 30 is placed on the upper surface of the lower mold 42, the upper mold 41 and the lower mold 42 are brought into contact with each other, and the circuit element such as the semiconductor element 20A is replaced with the mold 40. In a
図4に示すように、ブロック31には2つのユニット35A、35Bが含まれ、各々の素子配置領域37A、37Bがキャビティ43の内部に収納されている。更に、ユニット35A、35Bに含まれる外部接続領域36A、36Bの上面は、上金型41の下面が当接しており、キャビティ43の内部には位置していない。
As shown in FIG. 4, the
次に、不図示のゲートからキャビティ43の内部に封止樹脂を注入して、キャビティ43の内部に封止樹脂を充填させて、ブロック31の内部に位置する回路素子および基板30の上面を封止樹脂により被覆する。本工程では、1つのブロック31に含まれる2つのユニット35A、35Bを共通して一体的にモールドする。更には、2つのユニット35A、35Bの素子配置領域37A、37Bは封止樹脂により被覆されるが、これらのユニットの外部接続領域36A、36Bは封止樹脂により被覆されずに、差し込み実装が可能なように成っている。
Next, sealing resin is injected into the
図5(A)を参照して、上記した方法により、基板30に含まれる複数個のブロック31の各々が、封止樹脂14により被覆される。本工程に於いても各ブロック31は、支持部34により一体に連結された板状体として供給されている。
5A, each of the plurality of
図5(B)を参照して、1つのブロック31では、ユニット35A、35Bの素子配置領域37A、37Bが1つの封止樹脂14により一体的に共通モールドされている。このことにより2つのユニットの樹脂封止が1つのキャビティにて行え、生産性が向上される利点がある。更に、ブロック31の外側の領域に配置されたユニット35A、35Bの外部接続領域36A、36Bは、上述したように、キャビティの外側に位置しているので、封止樹脂14により被覆されない。
Referring to FIG. 5B, in one
図5(C)は、図5(B)に示すブロック31の紙面上に於ける縦方向の断面図である。この図を参照して、上述したように、ブロック31と支持部34との境界では、基材15の上面を被覆する被覆樹脂22が除去されて除去領域39が形成されており、この除去領域39からは基材15の上面が露出している。そして、この除去領域39に於いては、露出する基材15の上面に封止樹脂14が直に密着している。ここで、基材15の上面に層間絶縁膜を介して多層の第1配線層16が形成された場合は、最上層の層間絶縁膜が被覆樹脂22から露出して封止樹脂14に被覆される。更に、上記した除去領域39は、ブロック31に含まれるユニット35Aとユニット35Bとの間にも設けられている。即ち、除去領域39は、基板30のダイシングで分割される予定の領域に沿って設けられる。
FIG. 5C is a vertical cross-sectional view of the
上記モールド工程が終了した後は、金型から基板30を取りだし、ロウ材等の導電性接着材を使用して、リフロー工程により、第2配線層17から成るパッド17Aに回路素子を実装する。即ち、図1(C)に示すパッケージ12Aおよびチップ素子12Bを第2配線層17に電気的に接続する。この面実装の工程も、基板30に含まれる全てのブロック31に対して一括して行われる。更に、この面実装の工程は、基板30を分割する次工程が終了した後に行っても良い。
After the molding process is completed, the substrate 30 is taken out from the mold, and a circuit element is mounted on the
図6を参照して、次に、ダイシングによる分割を行って、各ユニットを分離する。図6(A)は本工程を示す平面図であり、図6(B)は本工程を示す断面図である。ここでは、分離線44A、44B、44Cに沿って、基板30および封止樹脂14を一括してダイシングにより分離している。 Referring to FIG. 6, next, division by dicing is performed to separate each unit. FIG. 6A is a plan view showing this step, and FIG. 6B is a cross-sectional view showing this step. Here, the substrate 30 and the sealing resin 14 are collectively separated by dicing along the separation lines 44A, 44B, and 44C.
図6(A)を参照して、分離線44A、44Bは、ブロック31とその両端の支持部34との間に規定されており、これらの分離線に沿ってダイシングを行うことによって、回路基板30の上下両端に位置する支持部34とブロック31とを分離することができる。分離線44Cは、ブロック31の内部に位置するユニット35Aとユニット35Bとの間に規定されており、この分離線44Cに沿って基板30および封止樹脂14をダイシングすることにより、ブロック31に含まれるユニット35Aとユニット35Bとが分離される。
Referring to FIG. 6A, the separation lines 44A and 44B are defined between the
図6(B)を参照して、ダイシングが行われる部分である分離線44A、44Bのそれぞれは、除去領域38、39の内側に位置している。除去領域38は、導電箔が除去されている領域であり、この領域の内部に分離線44A、44Bが除去領域38を位置させることで、基材15や封止樹脂14等の樹脂材料のみがダイサーによりダイシングされる。即ち、導電箔等の導電材料がダイサーにより分離されない。このことにより、ダイシング時に使用するダイサーの摩耗や、バリの発生が抑制される。更に、係る構成により、回路装置を構成する配線層の回路装置の側面から外部への露出を防止できる効果もある。 Referring to FIG. 6B, the separation lines 44A and 44B, which are parts where dicing is performed, are located inside the removal regions 38 and 39, respectively. The removal region 38 is a region where the conductive foil is removed, and the separation lines 44A and 44B are located within the region so that only the resin material such as the base material 15 and the sealing resin 14 is present. Dicing is performed by a dicer. That is, the conductive material such as the conductive foil is not separated by the dicer. This suppresses the wear of the dicer used during dicing and the generation of burrs. Further, such a configuration also has an effect of preventing the wiring layer constituting the circuit device from being exposed to the outside from the side surface of the circuit device.
また、除去領域39は、基材15の上面に形成された第1配線層16を被覆する被覆樹脂22が除去された領域であり、この領域の内部に分離線44A、44Bが位置させることにより、耐湿性が向上される。即ち、除去領域39を設けずに封止樹脂14を形成すると、本工程でダイシングにより分離される回路装置の側面から、封止樹脂14と被覆樹脂22との境界が外部に露出する。外部に露出する異種材料の境界が多いと、耐湿性や耐圧性が低下する。そこで本形態では、被覆樹脂22が除去される除去領域39に、分離線44A、44Bを設け、この位置でダイシングを行っている。このことにより、被覆樹脂22と封止樹脂14との境界は、回路装置の内部に位置して外部に露出しない。結果的に回路装置の側面から外部に露出する異種材料の界面の数が低減されて、耐湿性や耐圧性が向上されている。 Further, the removal region 39 is a region where the coating resin 22 covering the first wiring layer 16 formed on the upper surface of the base material 15 is removed, and the separation lines 44A and 44B are positioned inside this region. , Moisture resistance is improved. That is, when the sealing resin 14 is formed without providing the removal region 39, the boundary between the sealing resin 14 and the coating resin 22 is exposed to the outside from the side surface of the circuit device separated by dicing in this step. When there are many boundaries between different materials exposed to the outside, the moisture resistance and pressure resistance deteriorate. Therefore, in this embodiment, separation lines 44A and 44B are provided in the removal region 39 where the coating resin 22 is removed, and dicing is performed at this position. Thus, the boundary between the coating resin 22 and the sealing resin 14 is located inside the circuit device and is not exposed to the outside. As a result, the number of interfaces of dissimilar materials exposed from the side surface of the circuit device is reduced, and the moisture resistance and pressure resistance are improved.
上記工程を経て、図1に構成を示す回路装置10が構成される。 The circuit device 10 having the configuration shown in FIG. 1 is configured through the above steps.
10 回路装置
11 配線基板
12A パッケージ
12B チップ素子
13 外部接続電極
14 封止樹脂
15 基材
16 第1配線層
17 第2配線層
18 半導体素子
19 メッキ膜
20A、20B 半導体素子
20C チップ素子
21 被覆樹脂
22 被覆樹脂
23 貫通接続部
24 金属細線
25 リード
26 切り込み部
27 スリット
30 基板
31 ブロック
32 スリット
33 ガイド孔
34 支持部
35A、35B ユニット
36A、36B 外部接続領域
37A、37B 素子配置領域
38、39 除去領域
40 金型
41 上金型
42 下金型
43 キャビティ
44A、44B、44C 分離線
45、46 導電箔
DESCRIPTION OF SYMBOLS 10
Claims (9)
前記外部接続領域で前記第1側辺に沿って前記配線基板の第1主面に設けられた複数の外部接続電極と、
前記配線基板の前記第1主面に設けられた第1配線層と電気的に接続され、前記素子配置領域に配置された第1回路素子と、
前記素子配置領域および前記第1回路素子を封止する封止樹脂と、を有し、
前記素子配置領域の周囲の前記第2側辺、前記第3側辺および前記第4側辺に対応する前記配線基板の側面および前記封止樹脂の側面は、ダイシングにより分離される側面からなり、前記外部接続領域と前記素子配置領域との間に位置する前記封止樹脂の側面は、前記封止樹脂を封止する金型の当接面であることを特徴とする回路装置。 It has a first side and a second side opposite to each other, and a third side and a fourth side opposite to each other, and is provided from the third side to the fourth side along the first side. A wiring board having an external connection region, and an element placement region surrounded by the external connection region, the second side, the third side, and the fourth side;
A plurality of external connection electrodes provided on the first main surface of the wiring board along the first side in the external connection region;
A first circuit element electrically connected to a first wiring layer provided on the first main surface of the wiring board and disposed in the element disposition region;
A sealing resin for sealing the element arrangement region and the first circuit element;
It said second side edge, the side surface and the side surface of the sealing resin of the wiring substrate corresponding to the third side edge and said fourth side edges of the periphery of the element mounting region, Ri Do from the side which is separated by dicing , the side surface of the sealing resin which is located between the external connection region and the element arrangement region, the circuit and wherein the contact surfaces der Rukoto mold for sealing the sealing resin.
前記配線基板の周辺部は前記被覆樹脂に被覆されずに、前記配線基板の周辺部は前記封止樹脂に直に接触することを特徴とする請求項1に記載の回路装置。 A coating resin is formed so that the first wiring layer is covered except for an electrical connection region of the first wiring layer,
The circuit device according to claim 1, wherein a peripheral portion of the wiring substrate is not covered with the coating resin, and a peripheral portion of the wiring substrate is in direct contact with the sealing resin.
前記第2回路素子は封止樹脂により被覆されないことを特徴とする請求項1から請求項7の何れかに記載の回路装置。 A second circuit element disposed on a second main surface opposite to the first main surface of the wiring board;
The circuit device according to claim 1, wherein the second circuit element is not covered with a sealing resin.
9. The circuit device according to claim 8, wherein the first circuit element is connected via a thin metal wire, and the second circuit element is connected by a conductive adhesive.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006296254A JP4942452B2 (en) | 2006-10-31 | 2006-10-31 | Circuit equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006296254A JP4942452B2 (en) | 2006-10-31 | 2006-10-31 | Circuit equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008112929A JP2008112929A (en) | 2008-05-15 |
JP4942452B2 true JP4942452B2 (en) | 2012-05-30 |
Family
ID=39445275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006296254A Expired - Fee Related JP4942452B2 (en) | 2006-10-31 | 2006-10-31 | Circuit equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4942452B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013132815A1 (en) * | 2012-03-09 | 2013-09-12 | 日本電気株式会社 | Module with embedded electronic components, electronic device, and method for manufacturing module with embedded electronic components |
JP5961763B2 (en) * | 2013-08-06 | 2016-08-02 | 本田技研工業株式会社 | Electronic circuit connection structure |
JP6016965B2 (en) * | 2015-03-02 | 2016-10-26 | 三菱電機株式会社 | Electronic device unit and its manufacturing mold apparatus |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275838A (en) * | 1992-01-28 | 1993-10-22 | Nec Corp | Module for electronic device |
JPH07183638A (en) * | 1993-12-22 | 1995-07-21 | Ibiden Co Ltd | Board for contact ic card for mounting electronic part, electronic part mounter for contact ic card, and its manufacture |
JPH09326544A (en) * | 1996-06-04 | 1997-12-16 | Mitsubishi Electric Corp | Board for bare chip mounting and manufacture thereof |
JP3169842B2 (en) * | 1996-10-07 | 2001-05-28 | セイコーインスツルメンツ株式会社 | Thermal head and method of manufacturing the same |
JP3187334B2 (en) * | 1997-01-17 | 2001-07-11 | 株式会社メルコ | SIMM module board, socket and SIMM module board detaching device |
JP2001160597A (en) * | 1999-11-30 | 2001-06-12 | Nec Corp | Semiconductor device, wiring substrate and method of manufacturing semiconductor device |
JP2001203303A (en) * | 2000-01-20 | 2001-07-27 | Nec Corp | Circuit board and manufacturing method thereof |
JP2002110717A (en) * | 2000-10-02 | 2002-04-12 | Sanyo Electric Co Ltd | Manufacturing method of circuit device |
JP2005209995A (en) * | 2004-01-26 | 2005-08-04 | Calsonic Kansei Corp | Structure and method for providing waterproof performance to substrate |
JP4478007B2 (en) * | 2004-12-16 | 2010-06-09 | 日立オートモティブシステムズ株式会社 | Electronic circuit device and manufacturing method thereof |
JP4108701B2 (en) * | 2005-09-12 | 2008-06-25 | 株式会社ルネサステクノロジ | IC card manufacturing method |
-
2006
- 2006-10-31 JP JP2006296254A patent/JP4942452B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008112929A (en) | 2008-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6586274B2 (en) | Semiconductor device, substrate for a semiconductor device, method of manufacture thereof, and electronic instrument | |
JP5032623B2 (en) | Semiconductor memory device | |
US6545366B2 (en) | Multiple chip package semiconductor device | |
US8432033B2 (en) | Electronic device and manufacturing method therefor | |
JP5337110B2 (en) | Semiconductor memory device | |
US20120086111A1 (en) | Semiconductor device | |
US7529093B2 (en) | Circuit device | |
JP5341337B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5400094B2 (en) | Semiconductor package and mounting method thereof | |
US20150062854A1 (en) | Electronic component module and method of manufacturing the same | |
US8803304B2 (en) | Semiconductor package and manufacturing method thereof | |
JP2007207802A (en) | Electronic circuit module and method of manufacturing same | |
US8507805B2 (en) | Wiring board for semiconductor devices, semiconductor device, electronic device, and motherboard | |
CN112038318A (en) | Package substrate | |
KR101139084B1 (en) | Multilayer printed circuit board and method of making same | |
JP4945682B2 (en) | Semiconductor memory device and manufacturing method thereof | |
US8098496B2 (en) | Wiring board for semiconductor device | |
JP4845090B2 (en) | Circuit device manufacturing method | |
US7152316B2 (en) | Hybrid integrated circuit device and method of manufacturing the same | |
JP4942452B2 (en) | Circuit equipment | |
JP2009135391A (en) | Electronic device and method of manufacturing the same | |
JP4918391B2 (en) | Semiconductor device | |
TW201606964A (en) | Chip package substrate, chip packaging structure and manufacturing method of same | |
JP2008187144A (en) | Circuit device and its manufacturing method | |
JP5825171B2 (en) | Electronic device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091001 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111101 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120228 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |