KR102342468B1 - 신호 전송을 위한 안테나 패키지 - Google Patents

신호 전송을 위한 안테나 패키지 Download PDF

Info

Publication number
KR102342468B1
KR102342468B1 KR1020200031333A KR20200031333A KR102342468B1 KR 102342468 B1 KR102342468 B1 KR 102342468B1 KR 1020200031333 A KR1020200031333 A KR 1020200031333A KR 20200031333 A KR20200031333 A KR 20200031333A KR 102342468 B1 KR102342468 B1 KR 102342468B1
Authority
KR
South Korea
Prior art keywords
tiv
die
layer
antenna
structures
Prior art date
Application number
KR1020200031333A
Other languages
English (en)
Other versions
KR20210038816A (ko
Inventor
펑웨이 꾸어
원시앙 리아오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/701,938 external-priority patent/US11114745B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210038816A publication Critical patent/KR20210038816A/ko
Application granted granted Critical
Publication of KR102342468B1 publication Critical patent/KR102342468B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/1207—Supports; Mounting means for fastening a rigid aerial element
    • H01Q1/1214—Supports; Mounting means for fastening a rigid aerial element through a wall
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 출원은 신호 전송(예를 들어, 무선 주파수 전송)을 위한 디바이스 및 상기 디바이스를 형성하기 위한 방법에 관한 것이다. 예를 들어, 방법은, 캐리어 상에, 폴리벤즈옥사졸(polybenzoxazole; PBO)을 포함하는 절연층을 퇴적하는 단계; 접착제층 위에 폴리이미드(polyimide; PI)를 포함하는 후면층을 형성하는 단계; 후면층 위에 다이 부착막(die-attach film; DAF)을 형성하는 단계; 제2 후면층 상에 하나 이상의 인터포저 관통 비아(through-insulator via; TIV) 벽 구조물과 하나 이상의 TIV 격자 구조물을 형성하는 단계; DAF 상에, 무선 주파수(radio frequency; RF) 집적 회로(integrated circuit; IC) 다이와 같은, 다이를 배치하는 단계; 다이, 하나 이상의 TIV 벽 구조물, 및 하나 이상의 TIV 격자 구조물을 몰딩 화합물로 캡슐화하여 하나 이상의 안테나 영역을 포함하는 안테나 패키지를 형성하는 단계; 및 캡슐화된 패키지 상에 재배선층(redistribution layer; RDL) 구조물을 형성하는 단계를 포함한다. RDL 구조물은 다이에 결합된 하나 이상의 안테나 구조물을 포함할 수 있다. 하나 이상의 안테나 구조물 각각은 하나 이상의 안테나 영역 위에 위치될 수 있다.

Description

신호 전송을 위한 안테나 패키지{ANTENNA PACKAGE FOR SIGNAL TRANSMISSION}
본 출원은 "INSULATING SUBSTRATE WITH VERTICAL TIV-WALL & TIV-GRATINGS TO FORM ANTENNA REGION FOR LATERAL RF TRANSMISSION"이라는 발명의 명칭으로 2019년 9월 30일에 출원된 미국 가특허 출원 제62/908,320호의 우선권을 청구하며, 이 미국 가특허 출원의 전문은 본 명세서에서 참조로서 원용된다.
마이크로파와 밀리미터(㎜) 파는 각각 1㎓ 내지 30㎓와, 30㎓ 내지 300㎓의 주파수 스펙트럼을 점유한다. 인쇄 회로 기판(printed circuit board; PCB)과 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 기판들은 ㎜파 안테나들을 무선 주파수(radio frequency; RF) 집적 회로(integrated circuit; IC)와 통합시키는데 사용될 수 있다. CMOS RF 칩은 저온 공동 소성 세라믹(low-temperature co-fired ceramic; LTCC) 기판 캐리어 내에 통합된 수직 임베디드 폴디드 모노폴 안테나(vertically embedded folded monopole antenna)를 포함할 수 있다. 그러나, LTCC 구현은 과도하게 넓은 영역을 필요로 하는 반면, 관련된 컴포넌트들(예를 들어, 인덕터, 커패시터, 및 발룬(balun))의 개수는 원하지 않는 전자기 및 기판 커플링을 야기시켜서 성능에 방해를 줄 수 있다.
본 명세서에서 기술된 바와 같이, 본 명세서에서 기술된 바와 같은 것을 형성하기 위한 시스템 및 방법은 다이 및 안테나 영역 구조물들을 포함한다. 안테나 영역 구조물들은 후면층 상에 있는 하나 이상의 절연체 관통 비아(TIV) 벽 구조물들과 하나 이상의 TIV 격자 구조물들을 포함할 수 있다. 다이 및 안테나 영역 구조물들은 몰딩 화합물로 캡슐화된다. 안테나 패키지는 개선된 접지 및 반사 손실과 함께, 고주파수 횡측 RF 전송을 비롯한 신호 전송 전파에서 장점을 제공한다.
방법은, 캐리어 기판 상에 유전체층을 퇴적하는 단계, 유전체층 위에 다이 부착막을 형성하는 단계, 유전체층 상에 하나 이상의 인터포저 관통 비아 벽 구조물과 하나 이상의 TIV 격자 구조물을 형성하는 단계, DAF 상에 다이를 배치하는 단계, 다이, 하나 이상의 TIV 벽 구조물, 및 하나 이상의 TIV 격자 구조물을 캡슐화하여 하나 이상의 안테나 영역을 포함하는 캡슐화된 패키지를 형성하는 단계, 및 캡슐화된 패키지 상에 상호연결 구조물을 형성하는 단계를 포함하며, 상호연결 구조물은 다이와 하나 이상의 TIV 벽 구조물에 결합된 하나 이상의 금속 라인을 포함한다.
안테나 패키지는, 유전체층, 안테나 영역 구조물들 - 상기 안테나 영역 구조물들 각각은, 유전체층과 접촉하는 하나 이상의 인터포저 관통 비아 벽, 유전체층과 접촉하는 하나 이상의 TIV 격자를 포함함 -, 유전체층에 부착되고 안테나 영역 구조물들에 인접해 있는 다이, 안테나 영역 구조물들 각각과 다이 사이에 배치된 몰딩 화합물, 및 다이와 안테나 영역 구조물들 상에 배치된 상호연결층을 포함한다.
시스템은, 후면층, 하나 이상의 다이, 안테나 영역 구조물들 - 각각의 안테나 영역 구조물은, 하나 이상의 다이에 전기적으로 결합되도록 구성된 인터포저 관통 비아 벽, 및 하나 이상의 접지 평면에 전기적으로 결합되도록 구성된 TIV 격자를 포함함 -, 하나 이상의 다이와 안테나 영역 구조물들을 둘러싸는 몰딩 화합물, 및 몰딩 화합물 상에 있는 금속층을 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명 및 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a와 도 1b는 일부 실시예들에 따른, 전기 커넥터들을 포함하는 절연 기판 안테나의 도면들이다.
도 2는 일부 실시예들에 따른, 절연 기판 안테나를 형성하기 위한 방법의 흐름도이다.
도 3 내지 도 15는 일부 실시예들에 따른, 절연 기판 안테나를 형성하기 위한 방법과 연관된 구조물들의 도면들이다.
도 16은 일부 실시예들에 따른, 절연 기판 안테나의 성능 특성의 도면이다.
본 명세서에서 병합되어 있고 본 명세서의 일부를 형성하는 첨부 도면들은 본 발명개시를 예시한 것이며, 또한, 상세한 설명과 함께, 본 발명개시의 원리들을 설명하고 당업자가 본 발명개시를 실시하고 이용할 수 있도록 하는 역할을 한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "예시" 등에 대한 언급들은 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수는 있으나, 모든 실시예가 반드시 이러한 특정한 특징, 구조, 또는 특성을 포함할 수 있다는 것은 아님을 나타낸다는 것을 유의한다. 또한, 이러한 어구들은 반드시 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 아닌지에 상관없이 다른 실시예들과 결부시켜서 이러한 특징, 구조, 또는 특성을 실시하는 것은 관련 기술(들)의 당업자의 지식 내에 있을 것이다.
본 명세서에서의 어구 또는 용어는 설명을 위한 것일 뿐 제한성을 갖는 것은 아니며, 본 명세서의 용어 또는 어구는 본 명세서의 교시내용에 비추어 관련 기술(들)의 당업자에 의해 해석되어야 한다는 것이 이해될 것이다.
일부 실시예들에서, "약"과 "실질적으로"의 용어들은 목표 값의 5% 내에서 변하는 주어진 양의 값(예를 들어, 목표 값의 ±1%, ±2%, ±3%, ±4%, ±5%)을 나타낼 수 있다.
개관
본 명세서에서 설명된 디바이스들과 방법들은 인터포저 관통 비아(through interposer via; TIV)에 의해 배치된 하나 이상의 이미터(emitter)와 하나 이상의 접지 평면을 포함하는 절연 기판 안테나에 관한 것이다. TIV는 하나 이상의 안테나 영역을 형성한다. 본 명세서에서 설명된 실시예들은, 무엇보다도, 다른 CMOS RF 칩들보다 더 우수한 성능, 더 작은 면적, 및 더 높은 집적을 달성한다.
본 발명개시의 실시예들은 RF 다이, 및 하나 이상의 안테나 영역을 갖는 절연 기판을 포함하는 안테나 패키지에 대한 설계에 관한 것이다. 안테나 패키지는 캡슐화된 패키지 내에 안테나 영역들을 형성하기 위해 저가의 고효율 수직 인터포저 관통 비아 벽(TIV-벽) 및 TIV 격자를 포함한다. 수직 TIV 안테나 영역들은 예를 들어, RF 신호가 횡측으로 송수신될 수 있게 한다.
전술한 안테나 영역들을 포함하는 안테나 패키지(본 명세서에서 "패키지"라고도 칭함)는 5G 응용들(예를 들어, 5.8㎓ 초과) 및 자동차 레이더(예를 들어, 약 77㎓ 내지 약 120㎓)와 같은, 고주파수에서 동작하는 응용들에 이롭고 이에 적합하다. 이러한 고주파수 응용들은, 예를 들어, 휴대용, 착용식, 사물 인터넷(internet of things; IoT), 및 스마트 폰 제품뿐만 아니라 RF 트랜스시버에 관한 것일 수 있다.
일부 실시예들에서, 안테나 패키지는 RF 다이 위에 몰딩 화합물(molding compound; MC)층(본 명세서에서 유전체층 또는 절연층이라고도 칭함)을 포함하며, 여기서 MC층은 폴리이미드(polyimide; PI)를 포함하고 낮은 유전상수(로우 k), 예를 들어, 약 2.8 또는 약 2.8 내지 약 3.0을 갖는다. MC층은 인덕터, 커패시터, 및 발룬과 같은, RF 다이 컴포넌트들에 의해 야기되는 커플링 효과를 감소시킬 수 있다.
일부 실시예들에서, 절연체 기판은, 폴리이미드(PI), 폴리벤즈옥사졸(polybenzoxazole; PBO), 몰딩 화합물, 폴리머, 실리콘 이산화물(SiO2), 실리콘 온 글라스(silicon-on-glass; SOG), 유리, 세라믹, 사파이어(Al2O3), 및 기타 유사한 물질들과 같은, 다양한 물질들로 형성될 수 있다. 일부 실시예들에서, 절연체 기판은 약 200㎛와 2㎜ 사이의 유연한 두께로 제조될 수 있다. 또한, 더 작은 3차원 집적 회로(three dimensional integrated circuit; 3DIC) 패키징 내로 안테나 패키지를 통합시킴으로써 디바이스를 고주파수 5G 및 자동차 레이더 응용들(예를 들어, 5.8㎓, 28㎓, 및 77㎓ 내지 120㎓ 응용들)에 적합해지게 한다.
안테나 영역들을 갖는 절연 기판
도 1a와 도 1b는 패키지(100)(본 명세서에서 "절연 기판 안테나", "캡슐화된 패키지", 또는 "안테나 패키지"라고도 칭함)를 나타낸다. 패키지(100)는 하나 이상의 IC 다이(예를 들어, RF IC 다이) 및 하나 이상의 안테나 영역을 포함할 수 있다. 통합형 팬 아웃(integrated fan-out; InFO) 패키지가 하나 이상의 IC 다이에 결합된 하나 이상의 안테나 영역을 포함하는 패키지(100)와 통합될 수 있다. 예를 들어, 하나 이상의 안테나 영역은 IC 다이가 임베딩되어 있는 패키지 몰딩 화합물에 결합된 금속화층(예를 들어, 재배선층 또는 "RDL" 구조물)을 포함하는 통합형 팬 아웃 재배선 구조물을 통해 IC 다이와 통합될 수 있다. 아래에서 설명되는 일부 실시예들은 InFO 패키지와 관련되어 있다. 본 명세서에 기초하여, 본 발명개시의 실시예들은 다른 유형의 패키지들에 적용가능하며; 이러한 다른 유형의 패키지들은 본 발명개시의 사상과 범위 내에 있다.
도 1a는 패키지(100)의 예시적인 평면도를 나타낸다. 패키지(100)는 다이(152)를 포함하고, 이 다이(152)는, 재배선층(redistribution layer; RDL) 배선(172a)에 의해 제1 TIV 벽(142a), 제2 TIV 벽(142b), 제3 TIV 벽(142c), 및 제4 TIV 벽(142d)에 결합된 RF IC 다이일 수 있다. 일부 실시예들에 따르면, 제1 내지 제4 TIV 벽들(142a 내지 142d)은 다이(152)에 결합되어 RF 이미터로서 기능할 수 있다.
패키지(100)는 제1 내지 제4 TIV 격자들(144a 내지 144d)을 포함한다. 여기서 도시된 바와 같이, 일부 실시예들에서, 제1 내지 제4 TIV 격자들(144a 내지 144d)은 각각 제1 내지 제4 TIV 벽들(142a 내지 142d) 밖에서 횡측으로 (예를 들어, 도 1a의 x방향으로 또는 y방향으로) 배열될 수 있다. 일부 실시예들에 따라, 제1 내지 제4 TIV 격자들(144a 내지 144d)은 하나 이상의 접지 단자에 결합되어 RF 접지 평면으로서 기능할 수 있다. 각각의 RF 접지 평면은 제1 내지 제4 TIV 벽들(142a 내지 142d)로부터 방출된 복사선을 반사 및 지향시키기 위한 전기 도체로서 기능한다. 따라서, RF 전송들(105)은 제1 내지 제4 TIV 격자들(144a 내지 144d)에 의해 제공된 RF 접지 평면들에 의해 지향될 수 있다. RF 전송들이 본 명세서에서 논의되지만, 다른 유형의 신호 전송들이 본 발명개시의 사상과 범위 내에 있다.
도 1b는 패키지(100)를 단면도로 나타낸 것이다. 도 1b에서 도시된 바와 같이, 패키지(100)는, 제1 후면층(120), 제2 후면층(130), 제1 TIV 벽(142a), 제3 TIV 벽(142c), 제1 TIV 격자(144a), 제3 TIV 격자(144c), 다이 부착막(150), RF 다이(152), 제1 내지 제3 RF 다이 커넥터들, 제1 내지 제3 패드들, 제1 내지 제3 패드 단자들(157a 내지 157c), 및 캡슐화층(160)을 포함한다. TIV 벽들(142a, 142c)은 각각 도체를 포함한다. TIV 격자들(144a, 144c)은 각각 커넥터를 포함한다. TIV 벽들(142b, 142d) 및 TIV 격자들(144b, 144c)(도 1b의 단면도에서는 도시되지 않음)이 또한 도체를 포함한다.
캡슐화층(160) 위에 상호연결 구조물(170)(RDL 구조물 또는 최상부측 RDL이라고도 칭함)이 배치된다. 상호연결 구조물(170)은 유전체층(171c)과 제1 레벨 도체(RDL-1)(171a)를 포함한다. 상호연결 구조물(170)은 유전체층(171c) 위에 형성된 유전체층(173c)과 제3 레벨 도체(RDL-3)(173a)를 더 포함한다.
도 1b를 참조하면, 후면층(120)이 제공된다. 후면층(120)은 폴리머를 포함할 수 있는 유전체층이다. 후면층(120)은 패키지(100)를 위한 최종적인 보호 절연체로서 기능할 수 있다. 폴리머는, 예를 들어, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(benzocyclobutene; BCB), 아지노모토 빌드업 막(ajinomoto buildup film; ABF), 솔더 레지스트 막(solder resist film; SR), 또는 다른 적절한 물질일 수 있다. 후면층(120)은 균일한 두께를 갖는 평면층이며, 그 두께는 약 2㎛보다 클 수 있다(예컨대, 약 2㎛와 약 40㎛ 사이). 후면층(120)의 최상면과 바닥면이 또한 평면이다.
도 1b를 참조하면, 후면층(130)이 후면층(120) 위에 제공된다. 후면층(130)은 폴리머를 포함할 수 있는 유전체층이다. 후면층(130)은 패키지(100)를 위한 최종적인 보호 절연체로서 기능할 수 있다. 폴리머는, 예를 들어, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(benzocyclobutene; BCB), 아지노모토 빌드업 막(ajinomoto buildup film; ABF), 솔더 레지스트 막(solder resist film; SR), 또는 다른 적절한 물질일 수 있다. 후면층(130)은 균일한 두께를 갖는 평면층이며, 그 두께는 약 2㎛보다 클 수 있다(예컨대, 약 2㎛와 약 40㎛ 사이). 후면층(130)의 최상면과 바닥면이 또한 평면이다.
이격되어 있는 제1 및 제2 TIV 개구들을 형성하도록 TIV 벽들(142a 내지 142d)이 후면층(130) 위에 배치된다. TIV 벽들(142a 내지 142d)은 RF 신호에 의한 트랜스시버 통신을 위해 후술하는 RF 다이와 같은 다이에 전기적으로 결합될 수 있다. TIV 벽들(142a 내지 142d)은, 후면층(130) 상에 포토레지스트층을 먼저 제공하고, 포토레지스트층을 에칭하여 이격된 TIV 개구들을 형성함으로써 형성될 수 있다. 포토레지스트층 상에 티타늄 및 구리 시드층 구조물이 퇴적될 수 있고, 티타늄 및 구리 시드층 상에 구리층이 전기도금될 수 있다. 이어서, 포토레지스트층은 제거되고, TIV 벽들(142a 내지 142d)이 남겨진다. 도 1a에서는 네 개의 벽들이 도시되어 있지만(도 1b에서는 두 개가 단면으로 도시됨), TIV 벽들의 개수는 임의의 특정 개수로 제한되지 않는다. TIV 격자들(144a 내지 144d)이 TIV 벽들(142a 내지 142d)과 마찬가지 방식으로 형성될 수 있다. TIV 격자들은 하나 이상의 접지 평면에 연결된다. 따라서, 안테나 영역 구조물들(143)이 TIV 벽들(142a 내지 142d)과 TIV 격자들(144a 내지 144d) 사이에 제공된 각각의 간격에 의해 형성된다.
각각의 안테나 영역(143)은 패키지 처리(예를 들어, InFO 패키지 처리)과 호환가능하고 절연체의 유전상수에 의해 제한받지 않는 복수의 절연체 물질들 중 임의의 것으로 채워질 수 있다. 후술되는 일부 실시예들에서, 절연체는 낮은 유전상수(즉, 로우 k; 예를 들어, 약 2.8, 또는 약 2.8 내지 약 3.0)를 가질 수 있다. 다른 실시예들에서, 절연체는 InFO 패키지의 제조에 의해 규정된 유전상수를 가질 수 있다. 따라서, 본 발명개시의 안테나 패키지는 하이 k 또는 로우 k 물질들을 사용하는 패키지(예를 들어, InFO 패키지) 공정에서 견고하게 구현될 수 있다.
다이(152)(예를 들어, RF IC 다이와 같은 RF 다이)가 후면층(130) 상에 배치된다. 다이(152)는 다이 부착막(DAF)(150)을 사용하여 후면층(130)에 접착될 수 있다. 비 제한적인 예시에서, 다이(152)는 DAF(150)와 접촉하는 후면을 갖는 반도체 기판(예를 들어, 실리콘 기판)을 포함할 수 있다. 다이(152)의, 최상부와 같은, 일부분은 다이(152)를 다른 도전성 디바이스들과 상호연결 구조물들에 전기적으로 연결하는 도전성 기둥(예를 들어, 구리, 다른 금속, 또는 하나 이상의 금속을 포함하는 합금으로 형성됨)을 포함할 수 있다.
패키지(100)는 다이 상의 입력/출력(I/O) 핀들과 패키지 I/O 핀들 사이에 있는 팬 아웃 배선들을 포함하며, 이 팬 아웃 배선들은 다이 위에서 상호연결층(예를 들어, 재배선층(RDL)) 내에 형성될 수 있다. 다이는 몰딩 화합물, 인캡슐런트, 에폭시 수지 등과 같은 매질에 의해 횡측으로 둘러싸여 있다. 상호연결층은 다이의 주변부를 넘어 횡측으로 연장될 수 있다. 상호연결층은 패터닝가능 유전체 물질을 포함하고, 이 패터닝가능 유전체 물질 내에서는 도전성 패턴들과 도전성 비아들이 형성될 수 있다. InFO 패키지와 같은 패키지는 다이 패키징 기술을 위한 다른 팬 아웃 구조들과 비교하여 더 좁은 재배선 라인 피치(예컨대, 10㎛)를 갖는 훨씬 더 얇은 패키지들을 제공할 수 있다. 기판 손실을 더 낮추고 전기 성능을 더 높이기 위해 인덕터 및 커패시터와 같은 수동 디바이스들이 IC 다이의 주변부를 넘어서(예를 들어, 몰딩 화합물 위에서) 형성될 수 있기 때문에, InFO 패키지들은 플립 칩 볼 그리드 어레이(flip-chip ball grid array; FC-BGA) 패키징과 같은 다른 패키지들에 비해 장점들을 제공할 수 있다. InFO 패키지는 콤팩트한 다이 폼 팩터를 초래시킬 수 있어서, 동일한 전력 버짓에 대해 열적 성능을 개선시키고 동작 온도를 낮출 수 있다. 일부 실시예들에서, 개선된 열적 성능으로, FC-BGA 패키지와 동일한 온도 프로파일에 대해 더 빠른 회로 동작 속도가 달성될 수 있다.
도 1b에서 도시된 바와 같이, 재배선층(RDL) 구조물(170)은 세 개의 상호연결(본 명세서에서, 최상부측 재배선 라인(RDL)이라고도 칭함)층들(171, 172, 173)을 포함한다. 다른 실시예들에서는, 상이한 개수의 RDL 층들이 포함될 수 있다. 각각의 상호연결층은 RDL 구조물(170)을 관통하여 그리고 RDL 구조물(170) 내에서 전기적 상호연결들을 제공하는 금속 도체 피처들인 RDL과 비아를 포함한다. 일부 실시예들에서, RDL 라인들과 비아들은 구리를 포함할 수 있다. 제1 최상부측 RDL층(171)에서는, 제1 레벨 도체(RDL-1)(171a)와 제1 레벨 비아(RDL-1 비아)(171b)가 상호연결들을 제공한다. 제1 최상부측 RDL층(171)에서는, 유전체층(171c)이 RDL-1(171a) 위에 제공된다. 제2 최상부측 RDL층(172)에서는, 제2 레벨 도체(RDL-2)(172a)와 제2 레벨 비아(RDL-2 비아)(172b)가 상호연결들을 제공한다. 제2 최상부측 RDL층(172)에서는, 유전체층(172c)이 RDL-2(172a) 위에 제공된다. 제3 최상부측 RDL층(173)에서는, 제3 레벨 도체(RDL-3)(173a)와 언더 볼 금속(under ball metal; UBM) 패드들(174, 175, 176)이 상호연결들을 제공한다. 솔더 범프(180)가 UBM 패드들(172~176) 상에 형성된다. 제3 최상부측 RDL층(173)에서는, 유전체층(173c)이 RDL-3(173a) 위에 제공된다. 접지 평면은 하나 이상의 솔더 범프(180)에 전기적으로 연결될 수 있다.
다이(152)는 다이 부착막(DAF)(150)을 사용하여 후면층(130)에 접착될 수 있다. 다이(152)는 후면이 DAF(150)와 접촉하는 반도체 기판(예를 들어, 실리콘 기판)을 포함할 수 있다. 다이(152)는 다이(152)를 다른 도전성 디바이스들과 상호연결 구조물들에 전기적으로 연결시키는 다이(152)의 최상부로서 형성된 금속 기둥들(157a~157c)(예를 들어, 구리 포스트)을 포함한다.
안테나 영역들을 갖는 절연 기판을 위한 제조 공정
도 3 내지 도 15를 참조하여 방법(200)을 설명할 것이다. 도 3 내지 도 15는 예시를 위한 것일 뿐이며 실척도로 제시된 것은 아니다. 또한, 도 3 내지 도 15는 실제 구조물들, 피처들, 또는 층들의 실질적인 기하구조를 반영하지 않을 수 있다. 일부 구조물들, 층들, 또는, 기하구조들은 예시 및 명확성을 위해 의도적으로 보강되거나 생략되었을 수 있다.
도 2를 참조하면, 예시적인 제조 방법(200)은, 유리 캐리어 기판과 같은 캐리어 기판(300)이 제공되는 동작(205)으로 시작하며, 캐리어 기판(300) 위에는, 도 3에서 도시된 바와 같이, 광 열 변환층(light to heat convention layer; LTHC)(310)이 배치된다. 일부 실시예들에서, 캐리어 기판(300)은 방법(200)의 후속 동작들에서 부착되거나 또는 제조되는 구조적 엘리먼트들에 대한 기계적 지지를 제공한다. LTHC(310)는 자외선(UV)으로 경화되어 폴리머층과 캐리어 기판(300) 사이에 임시적 접합을 생성할 수 있는 접착제층이다. 패키징(예를 들어, InFO 패키징)이 완료되면, 이 임시적 접합은 파괴되어 캐리어 기판(300)으로부터 폴리머층을 박리시킬 수 있다. 비 제한적인 예시로서, 캐리어 기판(300)의 후면을 관통하는 포커싱된 레이저 빔을 통한 LTHC(310)의 조사(irradiation)는 LTHC(310)를 분해하고 캐리어 기판(300)을 폴리머층으로부터 박리시키기에 충분한 열을 생성할 수 있다. 성공적인 박리를 위해, 캐리어 기판(300)은 LTHC(310)를 조사하고 분해할 수 있는 광원(예를 들어, 레이저)에 투명할 것이 필요하다.
도 2를 참조하면, 방법(200)은, 도 4에서 도시된 바와 같이, 보호층(320)이 LTHC(310) 상에 형성되는 동작(210)으로 이어진다. 비 제한적인 예시로서, 보호층(320)은 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 또는 다른 적절한 폴리머 물질을 포함할 수 있다. 일부 실시예들에서, 보호층(320)(본 명세서에서 "폴리머층(320)"이라고도 칭함)은 RF 영역 구조물을 형성하기 전에 보호층 또는 "버퍼 코트"로서 사용되는 응력 완화 코팅이다. 일부 실시예들에서, 보호층(320)은 퇴적되고, 스핀 코팅 공정 및 이어지는 경화 공정에 의해 굳어질 수 있다.
도 2를 참조하면, 방법(200)은 도 5에서 도시된 바와 같이, 후면층을 형성하는 동작(215) 및 공정으로 이어진다. 비 제한적인 예시로서, 후면층(330)은 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 또는 다른 적절한 폴리머 물질을 포함할 수 있다. 일부 실시예들에서, 후면층(330)(본 명세서에서 "폴리머층(330)"이라고도 칭함)은 후면 복사선이 RF 영역 구조물 내에서 소생되고 건설적으로 첨가되어 횡측 지향 빔을 형성할 수 있게 하는 복사선 억제층이다. 일부 실시예들에서, 후면층(330)은 퇴적되고, 스핀 코팅 공정 및 이어지는 경화 공정에 의해 굳어질 수 있다.
도 2를 참조하면, 방법(200)은 후면층(330) 위에 인터포저 관통 비아(TIV)를 형성하는 동작(220) 및 공정으로 이어진다. 일부 실시예들에서, TIV들 중 하나 이상은 각각의 TIV 벽들의 표면적을 규정하는데 사용될 수 있는 반면에, 하나 이상의 TIV는 각각의 TIV 격자들의 표면적을 규정하는데 사용될 수 있다. 비 제한적인 예시로서, 동작(220)에서의 TIV는 포토리소그래피 및 에칭 동작들을 사용하여 형성될 수 있다. 예를 들어, 도 6을 참조하면, 동작(220)에서, 약 180㎛와 약 250㎛ 사이의 두께를 갖는 포토레지스트층(600)이 후면층(330) 위에 스핀 코팅될 수 있다. 도 6에서 도시된 바와 같이, 포토레지스트층(600)은 후속적으로 패터닝되어 TIV 개구들(610, 620)을 형성할 수 있다.
일부 실시예들에서, TIV 개구(610)는 TIV 벽들의 표면적을 규정하는데 사용되는 반면에, TIV 개구(620)는 TIV 격자들을 형성하는데 사용된다. TIV 개구(610)는 TIV 개구(620)와는 상이한 치수를 갖도록 설계될 수 있다. 예를 들어, TIV 개구(610)는 스트라이프 판(striped plate) 구조를 형성하기 위해 폭 10㎛와 길이 50,000㎛을 가질 수 있는 반면에, TIV 개구(620)는 격자 판 구조를 형성하기 위해 폭 10㎛와 길이 10㎛을 가질 수 있다. 일부 실시예들에서, TIV 개구(610)는 도 6에서 도시된 바와 같이, TIV 개구(620)의 각각의 폭 및 길이와는 상이한 폭 20㎛과 길이 90,000㎛을 가질 수 있다. 다른 실시예들에서, TIV 개구(610)는 TIV 개구(620)와 동일한 폭 100㎛과 길이 100㎛을 가질 수 있다.
도 2와 도 7을 참조하면, 방법(200)은 개구들(610, 620)의 측벽과 바닥면을 덮도록, 티타늄 및 구리 시드층 스택(700)이 패터닝된 포토레지스트층(600) 위에 (예컨대, PVD 공정을 통해) 퇴적되는 동작(225)으로 이어진다. 일부 실시예들에서, 시드층 스택(700)은 도 7에서 도시된 바와 같이, 포토레지스트층(600) 위에 퇴적된다. 일부 실시예들에서, 티타늄층은 약 1000Å일 수 있고, 구리 시드층은 약 5000Å일 수 있다.
도 2와 도 8을 참조하면, 방법(200)은 구리층(800)이 티타늄 및 구리 시드층 스택(700) 상에 전기도금되어 개구들(610, 620)을 채우고 각각의 TIV 벽들(610a, 610b) 및 TIV 격자들(620a, 620b)을 형성하는 동작(230)으로 이어진다. 일부 실시예들에서, 퇴적되는 구리층(800)은 시드층 스택(700) 상의 포토레지스트층(600) 위로 성장할 수 있다. 이어서, 포토레지스트층(600)의 최상면 위의 구리층(800)의 일부분들을 제거하기 위해, 구리층(800)은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정으로 평탄화되고 폴리싱될 수 있다. 일부 실시예들에서, 구리 CMP 공정 동안, 시드층 스택(700)은 또한, 도 8에서 도시된 바와 같이, 포토레지스트층(600)의 최상면으로부터 제거된다. 일부 실시예들에서 약 100㎛ 내지 약 1000㎛ 사이의 범위 내에 있을 수 있는 포토레지스트층(600)의 두께는 제조 공정의 이 단계에서 TIV 벽들(610a, 610b)과 TIV 격자들(620a, 620b)의 높이를 규정한다.
도 2에서의 방법(200)을 참조하면, 동작(235)에서, TIV 벽들(610a, 610b)과 TIV 격자들(620a, 620b)을 형성한 후, 포토레지스트층(600)은 도 9에서 도시된 바와 같이 습식 에칭 공정으로 제거될 수 있다. 일부 실시예들에 따르면, TIV 벽들(610a, 610b)은 도 6에서 도시된 개구들(610, 620)을 참조하여 전술한 바와 같이 TIV 격자들(620a, 620b)과 비교하여 상이한 폭들을 갖는다. 예를 들어, TIV 벽들(610a, 610b)은 약 10㎛ 내지 1000㎛의 폭을 가질 수 있는 반면에, TIV 격자들(620a, 620b)은 약 10㎛ 내지 100㎛의 폭을 가질 수 있다. TIV 벽들(610a, 610b)과 TIV 격자들(620a, 620b)은 후면층(330)과 InFO 패키징 사이의 안테나 패키지에서 안테나 영역 구조물을 제공한다.
도 2를 참조하면, 방법(200)은 도 10에서 도시된 바와 같이 보호층(320) 상에 다이(1000)를 배치(예를 들어, 부착)하는 동작(240)과 공정으로 이어진다. 일부 실시예들에서, 다이(1000)는 예를 들어, 무선 주파수 집적 회로(RF IC) 다이와 같은, 무선 주파수 통신 기능을 가질 수 있다. 다이(1000)는 다른 기능 또는 추가 기능을 가질 수 있다. 다이(1000)는 칩 제조 공정들을 사용하여 미리 제조될 수 있고, 각자의 기능(예를 들어, RF 통신)을 구현하도록 구성된 트랜지스터들과 다중 상호연결층들을 포함할 수 있다. 일부 실시예들에서, 다이(1000)의, 최상부와 같은, 일부분은 다이(1000)를 다른 도전성 디바이스들과 상호연결 구조물들에 전기적으로 연결하는 도전성 기둥(예를 들어, 구리, 다른 금속, 또는 하나 이상의 금속을 포함하는 합금으로 형성됨)을 포함할 수 있다.
일부 실시예들에서, 다이 부착막(DAF)(1010)은 접착층으로서 작용하고 다이(1000)와 후면층(330) 사이에 개재된다. 비 제한적인 예시로서, DAF(1010)는 약 10㎛ 내지 약 20㎛의 두께를 가질 수 있다. 일부 실시예들에서, DAF(1010)는 유전체 물질이다. 비 제한적인 예시로서, 다이(1000)의 높이는 TIV 벽들(610a, 610b), TIV 격자들(620a, 620b)의 높이에 필적할 수 있다. 다이(1000)가 TIV 벽들(610a, 610b)과 TIV 격자들(620a, 620b)보다 키가 크면, 다이(1000)는 TIV 벽들(610a, 610b)과 TIV 격자들(620a, 620b)의 높이까지 리세싱될 수 있다. 일부 실시예들에 따르면, 동작(240) 동안 다중 다이들이 폴리머층(330)에 부착될 수 있다. TIV와 다이(1000) 간에 기생 커패시턴스가 형성되는 것을 피하기 위해, 약 20㎛ 내지 30㎛의 최소 간격(S)이 적절할 수 있다. 충분히 낮은 유전상수(예를 들어, 약 2.8 미만)를 갖는 물질이 TIV 및 다이(1000)를 격리하는데 사용될 수 있는 경우, 간격(S)은 약 20㎛ 미만으로 조정될 수 있다.
도 2와 도 11을 참조하면, 방법(200)은 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)을 둘러싸도록 폴리머층(320) 상에 몰딩 화합물(molding compound; MC)(1100)을 배치하는 동작(245)과 공정으로 이어진다. 비 제한적인 예시로서, 몰딩 화합물(1100)은 폴리머층(320) 상에 스핀 코팅될 수 있다. 일부 실시예들에 따르면, 몰딩 화합물(1100)은 실온에서 고체이고, 예를 들어, 250℃보다 높은 온도에서 가열될 때 액체인 에폭시계 물질이다. 일부 실시예들에서, 몰딩 화합물(1100)은 후면층(330) 상에 스핀 코팅되기 전에 용융된다. 비 제한적인 예시로서, 스핀 코팅된 몰딩 화합물은 약 230㎛ 내지 약 300㎛의 두께를 가질 수 있다. 이는 코팅되는 몰딩 화합물(1100)이 약 50㎛의 상부퇴적물(overburden)을 가질 수 있다는 것, 예를 들어, 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)의 최상면들 위로 약 50㎛ 연장될 수 있음을 의미한다.
일부 실시예들에 따르면, 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)은 낮은 유전상수, 예를 들어, 대략 2.8의 유전상수를 갖는 몰딩 화합물(1100) 내에 임베딩되어 안테나 영역들을 형성할 수 있다. 이 예시는 제한적인 것이 아니며, 안테나 영역들(630)이 제공되어 패키지 처리(예를 들어, InFO 패키지 처리)와 호환가능하고 절연체의 유전상수에 의해 제한받지 않는 복수의 절연체 물질들 중 임의의 것으로 채워질 수 있다. 본 발명개시의 일부 실시예들에 따라 제공된 안테나 영역 구조물(예를 들어, TIV 벽들(610a, 610b), TIV 격자들(620a, 620b), 및 몰딩 화합물(1100)을 포함하는 안테나 영역들(630))은 InFO 패키지 내에서, 특히 5.8㎓ 이상의 주파수에서 안테나 효율을 이용하는 고주파수 응용들에서 절연 기판 안테나 구조물의 반사 계수(S11 파라미터)를 개선시킬 수 있다. 안테나 영역 구조물은 또한 안테나와 근처에 있는 회로들 간의 원하지 않는 커플링을 감소시키고 회로들로부터의 원하지 않는 노이즈가 안테나에 도달하는 것을 방지하는 것에 도움을 준다. 일부 실시예들에서, TIV 격자들(620a, 620b)의 배열은 TIV 벽들(610a, 610b) 밖에서 횡측으로 연장되는데, 이는 개선된 접지 및 반사 손실(return loss)을 달성한다.
캐리어 기판(300) 상으로의 몰딩 화합물(1100)의 도포 이후, 몰딩 화합물(1100)을 냉각시키고 굳어지게 놔둘 수 있다. 몰딩 화합물(1100)이 굳어지면, 도 12에서 도시된 바와 같이, 50㎛ 상부퇴적물의 약 98%가 제거되도록 몰딩 화합물(1100)이 부분적으로 그라인딩될 수 있다. 그라인딩 공정은 몰딩 화합물(1100)의 최상면을 거칠거칠한 상태로 남겨둔다. 일부 실시예들에 따르면, 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)의 최상면들이 노출될 때까지 몰딩 화합물(1100)의 잔존 부분(예컨대, 약 1㎛; 이는 50㎛ 상부퇴적물의 약 2%임)을 평탄화하고, 폴리싱하고, 제거하기 위해 CMP 공정이 나중에 사용될 수 있다. 일부 실시예들에서, 몰딩 화합물(1100)은 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)에 대한 구조적 지지와 전기적 격리를 제공한다. 몰딩 화합물(1100)은 약 250℃보다 높은 온도에서 용융되기 때문에, 임의의 후속하는 제조 동작들에 대한 열적 버짓은 약 250℃로 제한되어야 한다. 더 큰 온도 공차를 갖는 몰딩 화합물이 사용되는 경우, 다른 열적 버짓 제한들이 존재하지 않는 한, 후속하는 제조 동작들의 열적 버짓은 증가될 수 있다.
도 2를 참조하면, 방법(200)은 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)에 대한 전기적 연결들을 제공하기 위해 하나 이상의 RDL을 형성하는 동작(250) 및 공정으로 이어진다. 동작(250) 동안, 다른 엘리먼트들과 TIV에 대한 전기적 연결들이 형성될 수 있다. 예를 들어, 다이(1000)와 TIV 벽들(610a, 610b) 간의 전기적 연결들이 또한 동작(250) 동안에 완료될 수 있다.
비 제한적인 예시로서, 각각의 추가적인 RDL은 새로운 폴리머층을 포함할 수 있다. 예를 들어, 도 13을 참조하면, 폴리머층(320)과 유사한 폴리머층(1300)이 몰딩 화합물(1100) 상에 배치된다. 일부 실시예들에서, 폴리머층(1300)은 약 2.8의 k 값과 약 4.5㎛의 두께를 갖는 로우 k 유전체 물질이다. 이어서, 폴리머층(1300)은 RDL 금속 라인들이 형성될 개구들을 형성하도록 패터닝될 수 있다. 예를 들어, 도 13에서, 제1 RDL(1300)이 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b) 상에 형성될 수 있다. 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)과의 제1 RDL(1300)의 정렬은 하나 이상의 포토리소그래피 및 에칭 동작으로 달성될 수 있다. 비 제한적인 예시로서, 포토레지스트층이 폴리머층(1300) 위에 스핀 코팅될 수 있다. 포토레지스트층은, 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)에 정렬된 개구들이 포토레지스트층 내에 형성될 수 있도록, 패터닝될 수 있다. 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b)에 실질적으로 정렬된 개구들을 형성하도록, 후속 에칭 공정은 포토레지스트에 의해 마스킹되지 않은 폴리머층(1300)의 부분들을 제거할 수 있다. 폴리머층(1300) 내에 개구들이 형성되면, 포토레지스트층은 제거되고, 제1 RDL(1300)의 금속 라인들(1320)을 형성하도록 블랭킷 금속 스택이 퇴적되고 패터닝될 수 있다.
금속 라인들(1320)은 전기도금된 구리 최상층, 구리 시드 중간층, 및 티타늄 바닥층의 금속 스택을 포함할 수 있다. 비 제한적인 예시로서, 티타늄 바닥층과 구리 시드 중간층은 각각 약 100㎚와 500㎚의 두께로 PVD 공정으로 퇴적될 수 있다. 전기도금된 구리 최상층은 약 7㎛ 또는 이보다 더 두꺼운 두께를 가질 수 있다. 일부 실시예들에서, 금속 스택은 도 13에서 도시된 바와 같이 폴리머층(1300) 내의 개구들을 부분적으로 채울 수 있다.
상기 동작은 도 14에서 도시된 바와 같이, 제2 RDL(1400)을 형성하기 위해 연속적으로 반복될 수 있다. 본원에서 제공된 RDL 레벨의 개수는 예시적인 것이며 제한적인 것으로 간주되어서는 안된다. 따라서, InFO 패키징 설계에 따라 더 적은 수의 RDL 레벨 또는 추가적인 RDL 레벨들이 형성될 수 있다. 비 제한적인 예시로서, 다이(1000), TIV 벽들(610a, 610b), 및 TIV 격자들(620a, 620b) 위에 네 개 이상의 RDL들이 형성될 수 있다. 도 15를 참조하면, 일단 모든 RDL들이 형성되면, 최상부 폴리머층(1500)이 최상부 RDL(예를 들어, 도 14에서의 제2 RDL(1400)) 위에 배치되고, 이어서 패터닝된다. 일부 실시예들에 따르면, 금속 퇴적 및 이어지는 패터닝 동작은 언더 범프 금속(under bump metallurgy; UBM) 접촉부(1510)를 형성한다. UBM 접촉부(1510)는 RDL(1400)과 솔더 범프들(1520, 1530, 1540) 간의 계면을 형성한다. 일부 실시예들에서, UBM 접촉부(1510)는 전기도금된 구리 최상층, 구리 시드 중간층, 및 티타늄 바닥층의 금속 스택을 포함할 수 있다. 대안적으로, UBM 접촉부(1510)는 티타늄(Ti)과 구리(Cu), 티타늄(Ti)-텅스텐(W)과 구리(Cu), 알루미늄(Al)-니켈(Ni)-바나듐(V)과 구리(Cu), 또는 크롬(Cr)과 구리(Cu)와 같은 합금을 포함할 수 있다. 솔더 범프들(1520, 1530, 1540)은 볼 그리드 어레이(ball grid array; BGA)의 일부일 수 있으며, 주석(Sn), 은(Ag), 및 구리(Cu)를 함유할 수 있는 금속 합금, 또는 납(Pb)과 주석(Sn)을 함유할 수 있는 금속 합금으로 제조될 수 있다.
일부 실시예들에서, 캐리어 기판(300)은 폴리머층(320)으로부터 분리(박리)될 수 있다. 예를 들어, 유리 캐리어 기판(300)의 후면을 관통하는 포커싱된 레이저 빔을 통한 LTHC(310)의 조사는 LTHC(310)를 분해하고 캐리어 기판(300)을 폴리머층(320)으로부터 박리시키기에 충분한 열을 생성할 수 있다. 일부 실시예들에서, 폴리머층(320)은 안테나 패키지를 위한 후면 보호층으로서 작용한다.
일부 실시예들에서, 솔더 범프들(1520, 1540)(TIV 격자들(620a, 620b)에 전기적으로 연결됨)은 외부 접지 연결부에 연결될 수 있다. 솔더 다이(1530)(다이(1000)에 전기적으로 연결됨)는 UBM 접촉부(1510)와 금속층(1320)을 통해 다이(1000)에 입력 및 전력 신호들을 제공하는 외부 IC에 전기적으로 결합될 수 있다. 또한, 도 15에서 도시된 솔더 범프들의 개수는 제한되지 않는다. 따라서, 추가적인 솔더 범프들은 본 발명개시의 사상과 범위 내에 있다.
일부 실시예들에 따르면, 솔더 범프들(1520, 1530, 1540)과 같은 솔더 범프들은 InFO 패키징을 하나 이상의 외부 전력 공급장치에 또는 접지 연결부에 전기적으로 연결할 수 있다. 외부 전력 공급장치는 예를 들어, InFO 패키징 내에 통합되지 않은 전력 공급장치이다. 예를 들어, 다이(1000)를 갖는 InFO 패키징은 솔더 범프들(1520, 1530, 1540)을 통해, 솔더 범프 리셉터를 갖는 다이 또는 인쇄 회로 기판(PCB)에 부착될 수 있다. 다이(1000)는 InFO 패키징의 내부 또는 외부 컴포넌트들에 의해 사용될 수 있다.
상술한 바와 같이, 본 발명개시의 일부 실시예들에 따른 안테나 영역 구조물은 InFO 패키지 내에서, 특히 5.8㎓ 이상의 주파수에서 안테나 효율을 이용하는 고주파수 응용들에서 통합형 패치 안테나의 반사 계수(S11 파라미터)를 개선시킬 수 있다. 도 16은 도 15에서 도시된 절연체로 채워진 안테나 영역(630)을 갖는 절연 기판 안테나 구조의 S11 파라미터(반사 계수)의 플롯이다. S11 값들은 도 15에서 도시된 절연 기판 안테나 구조의 일 실시예의 시뮬레이션으로부터 생성된 것이다. 플롯에서 도시된 바와 같이, 안테나는 120㎓ 이상의 주파수를 포함하여, 5.8㎓ 이상의 주파수를 효율적으로 방사한다. 본 발명개시의 실시예들에 따른 안테나 영역들을 갖는 안테나 패키지는 이동 통신 응용들에서 4세대(예를 들어, 약 5.8㎓) 및 5세대(예를 들어, 약 38㎓) 고주파수 RF 트랜스시버들의 사양을 충족시키기에 적합한 RF 특성을 갖는다.
결론
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
캐리어 기판 상에 유전체층을 퇴적하는 단계;
상기 유전체층 위에 다이 부착막(die-attach film; DAF)을 형성하는 단계;
상기 유전체층 상에 하나 이상의 인터포저 관통 비아(through-interposer via; TIV) 벽(TIV 벽) 구조물과 하나 이상의 TIV 격자 구조물을 형성하는 단계;
상기 DAF 상에 다이를 배치하는 단계;
상기 다이, 상기 하나 이상의 TIV 벽 구조물, 및 상기 하나 이상의 TIV 격자 구조물을 캡슐화하여 하나 이상의 안테나 영역을 포함하는 캡슐화된 패키지를 형성하는 단계; 및
상기 캡슐화된 패키지 상에 상호연결 구조물을 형성하는 단계
를 포함하며, 상기 상호연결 구조물은 상기 다이와 상기 하나 이상의 TIV 벽 구조물에 결합된 하나 이상의 금속 라인을 포함한 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 상호연결 구조물 상에 제2 상호연결 구조물을 형성하는 단계를 더 포함하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제2 상호연결 구조물 상에 제3 상호연결 구조물을 형성하는 단계;
상기 제3 상호연결 구조물에 솔더 범프들을 부착하는 단계;
상기 솔더 범프들에 인쇄 회로 기판을 부착하는 단계; 및
상기 캐리어 기판을 제거하는 단계
를 더 포함하는 방법.
실시예 4. 실시예 1에 있어서, 상기 유전체층을 퇴적하는 단계는 폴리벤즈옥사졸(polybenzoxazole; PBO)을 포함한 보호층을 퇴적하는 단계를 포함한 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 유전체층 상에 하나 이상의 TIV 벽 구조물과 하나 이상의 TIV 격자 구조물을 형성하는 단계는,
상기 유전체층 상에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층을 에칭하여 이격된 제1 및 제2 TIV 개구들을 형성하는 단계;
상기 포토레지스트층 상에 티타늄 및 구리 시드층 구조물을 퇴적하는 단계;
상기 티타늄 및 구리 시드층 구조물 상에 구리층을 전기도금하는 단계; 및
상기 포토레지스트층을 제거하는 단계
를 포함한 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 유전체층은, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(benzocyclobutene; BCB), 아지노모토 빌드업 막(ajinomoto buildup film; ABF), 솔더 레지스트 막(solder resist film; SR), 또는 이들의 조합을 포함한 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 상호연결 구조물을 형성하는 단계는 상기 하나 이상의 안테나 영역 중 적어도 하나 위에 상기 상호연결 구조물을 위치시키는 단계를 포함한 것인 방법.
실시예 8. 안테나 패키지에 있어서,
유전체층;
안테나 영역 구조물들 - 상기 안테나 영역 구조물들 각각은,
상기 유전체층과 접촉하는 하나 이상의 인터포저 관통 비아(TIV) 벽; 및
상기 유전체층과 접촉하는 하나 이상의 TIV 격자를 포함함 -;
상기 유전체층에 부착되고 상기 안테나 영역 구조물들에 인접해 있는 다이;
상기 안테나 영역 구조물들 각각과 상기 다이 사이에 배치된 몰딩 화합물; 및
상기 다이와 상기 안테나 영역 구조물들 상에 배치된 상호연결층
을 포함하는 안테나 패키지.
실시예 9. 실시예 8에 있어서, 상기 상호연결층은 상기 다이에 전기적으로 연결되도록 구성된 접촉부들을 포함한 것인 안테나 패키지.
실시예 10. 실시예 8에 있어서,
상기 상호연결층에 전기적으로 연결되도록 구성된 제2 상호연결층; 및
상기 제2 상호연결층에 전기적으로 연결되도록 구성된 솔더 범프들
을 더 포함하는 안테나 패키지.
실시예 11. 실시예 8에 있어서, 상기 하나 이상의 TIV 벽 각각은 약 120㎛와 약 150㎛ 사이의 깊이를 갖는 것인 안테나 패키지.
실시예 12. 실시예 8에 있어서, 상기 안테나 영역 구조물들 각각은 약 200㎛와 약 2㎜ 사이의 두께를 갖는 것인 안테나 패키지.
실시예 13. 실시예 8에 있어서, 상기 몰딩 화합물은 약 2.8과 약 3.0 사이의 유전상수를 갖는 것인 안테나 패키지.
실시예 14. 실시예 8에 있어서, 상기 유전체층은, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(BCB), 아지노모토 빌드업 막(ABF), 솔더 레지스트 막(SR), 또는 이들의 조합을 포함한 것인 안테나 패키지.
실시예 15. 실시예 8에 있어서, 상기 안테나 영역 구조물들은 제1 TIV 벽과 제1 TIV 격자를 갖는 제1 안테나 영역 구조물과, 제2 TIV 벽과 제2 TIV 격자를 갖는 제2 안테나 영역 구조물을 포함한 것인 안테나 패키지.
실시예 16. 시스템에 있어서,
후면층;
하나 이상의 다이;
안테나 영역 구조물들 - 각각의 안테나 영역 구조물은,
상기 하나 이상의 다이에 전기적으로 결합되도록 구성된 인터포저 관통 비아(TIV) 벽; 및
하나 이상의 접지 평면에 전기적으로 결합되도록 구성된 TIV 격자를 포함함 -;
상기 하나 이상의 다이와 상기 안테나 영역 구조물들을 둘러싸는 몰딩 화합물; 및
상기 몰딩 화합물 상에 있는 금속층
을 포함하는 시스템.
실시예 17. 실시예 16에 있어서, 상기 몰딩 화합물은 약 2.8과 약 3.0 사이의 유전상수를 갖는 것인 시스템.
실시예 18. 실시예 16에 있어서, 상기 TIV 벽은 약 120㎛와 약 150㎛ 사이의 깊이를 갖는 것인 시스템.
실시예 19. 실시예 16에 있어서, 폴리벤즈옥사졸(PBO)을 포함한 보호층을 더 포함하는 시스템.
실시예 20. 실시예 16에 있어서, 상기 후면층은, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(BCB), 아지노모토 빌드업 막(ABF), 솔더 레지스트 막(SR), 또는 이들의 조합을 포함한 것인 시스템.

Claims (10)

  1. 안테나 패키지를 형성하기 위한 방법에 있어서,
    캐리어 기판 상에 유전체층을 퇴적하는 단계;
    상기 유전체층 위에 다이 부착막(die-attach film; DAF)을 형성하는 단계;
    상기 유전체층 상에 하나 이상의 인터포저 관통 비아(through-interposer via; TIV) 벽(TIV 벽) 구조물과 하나 이상의 TIV 격자 구조물을 형성하는 단계;
    상기 DAF 상에 다이를 배치하는 단계;
    상기 다이, 상기 하나 이상의 TIV 벽 구조물, 및 상기 하나 이상의 TIV 격자 구조물을 캡슐화하여 하나 이상의 안테나 영역을 포함하는 캡슐화된 패키지를 형성하는 단계; 및
    상기 캡슐화된 패키지 상에 상호연결 구조물을 형성하는 단계
    를 포함하며, 상기 상호연결 구조물은 상기 다이와 상기 하나 이상의 TIV 벽 구조물에 결합된 하나 이상의 금속 라인을 포함한 것인 안테나 패키지를 형성하기 위한 방법.
  2. 안테나 패키지에 있어서,
    유전체층;
    안테나 영역 구조물들 - 상기 안테나 영역 구조물들 각각은,
    상기 유전체층과 접촉하는 하나 이상의 인터포저 관통 비아(TIV) 벽; 및
    상기 유전체층과 접촉하는 하나 이상의 TIV 격자를 포함함 -;
    상기 유전체층에 부착되고 상기 안테나 영역 구조물들에 인접해 있는 다이;
    상기 안테나 영역 구조물들 각각과 상기 다이 사이에 배치된 몰딩 화합물; 및
    상기 다이와 상기 안테나 영역 구조물들 상에 배치된 상호연결층
    을 포함하고,
    상기 상호연결층은 상기 다이와 상기 하나 이상의 TIV 벽에 결합된 하나 이상의 금속 라인을 포함한 것인 안테나 패키지.
  3. 제2항에 있어서,
    상기 상호연결층은 상기 다이에 전기적으로 연결되도록 구성된 접촉부들을 포함한 것인 안테나 패키지.
  4. 제2항에 있어서,
    상기 상호연결층에 전기적으로 연결되도록 구성된 제2 상호연결층; 및
    상기 제2 상호연결층에 전기적으로 연결되도록 구성된 솔더 범프들
    을 더 포함하는 안테나 패키지.
  5. 제2항에 있어서,
    상기 하나 이상의 TIV 벽 각각은 120㎛와 150㎛ 사이의 깊이를 갖는 것인 안테나 패키지.
  6. 제2항에 있어서,
    상기 안테나 영역 구조물들 각각은 200㎛와 2㎜ 사이의 두께를 갖는 것인 안테나 패키지.
  7. 제2항에 있어서,
    상기 몰딩 화합물은 2.8과 3.0 사이의 유전상수를 갖는 것인 안테나 패키지.
  8. 제2항에 있어서,
    상기 유전체층은, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(BCB), 아지노모토 빌드업 막(ABF), 솔더 레지스트 막(SR), 또는 이들의 조합을 포함한 것인 안테나 패키지.
  9. 제2항에 있어서,
    상기 안테나 영역 구조물들은 제1 TIV 벽과 제1 TIV 격자를 갖는 제1 안테나 영역 구조물과, 제2 TIV 벽과 제2 TIV 격자를 갖는 제2 안테나 영역 구조물을 포함한 것인 안테나 패키지.
  10. 시스템에 있어서,
    후면층;
    하나 이상의 다이;
    안테나 영역 구조물들 - 각각의 안테나 영역 구조물은,
    상기 하나 이상의 다이에 전기적으로 결합되도록 구성된 인터포저 관통 비아(TIV) 벽; 및
    하나 이상의 접지 평면에 전기적으로 결합되도록 구성된 TIV 격자를 포함함 -;
    상기 하나 이상의 다이와 상기 안테나 영역 구조물들을 둘러싸는 몰딩 화합물; 및
    상기 몰딩 화합물 상에 있는 금속층
    을 포함하고,
    상기 금속층은 상기 하나 이상의 다이와 상기 TIV 벽에 결합된 하나 이상의 금속라인을 포함하는 것인 시스템.
KR1020200031333A 2019-09-30 2020-03-13 신호 전송을 위한 안테나 패키지 KR102342468B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962908230P 2019-09-30 2019-09-30
US62/908,230 2019-09-30
US16/701,938 2019-12-03
US16/701,938 US11114745B2 (en) 2019-09-30 2019-12-03 Antenna package for signal transmission

Publications (2)

Publication Number Publication Date
KR20210038816A KR20210038816A (ko) 2021-04-08
KR102342468B1 true KR102342468B1 (ko) 2021-12-27

Family

ID=74873407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200031333A KR102342468B1 (ko) 2019-09-30 2020-03-13 신호 전송을 위한 안테나 패키지

Country Status (3)

Country Link
KR (1) KR102342468B1 (ko)
CN (1) CN112582273A (ko)
DE (1) DE102019134673A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759950B2 (en) * 2011-05-05 2014-06-24 Intel Corporation Radio- and electromagnetic interference through-silicon vias for stacked-die packages, and methods of making same
TWI606552B (zh) * 2015-01-20 2017-11-21 台灣積體電路製造股份有限公司 半導體裝置及封裝方法
US10269732B2 (en) * 2016-07-20 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info package with integrated antennas or inductors
KR102019952B1 (ko) * 2017-07-18 2019-09-11 삼성전기주식회사 안테나 모듈 및 안테나 모듈 제조 방법
DE102018125372B4 (de) * 2017-12-08 2021-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Elektromagnetischer abschirmungsaufbau in einem info-package und verfahren zu dessen herstellung

Also Published As

Publication number Publication date
DE102019134673A1 (de) 2021-04-01
CN112582273A (zh) 2021-03-30
KR20210038816A (ko) 2021-04-08

Similar Documents

Publication Publication Date Title
US11114745B2 (en) Antenna package for signal transmission
US9991216B2 (en) Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US20230317645A1 (en) Package structure with antenna element
US11270953B2 (en) Structure and formation method of chip package with shielding structure
CN108511426B (zh) 封装、半导体封装及封装结构的形成方法
US10103450B2 (en) Integration of area efficient antennas for phased array or wafer scale array antenna applications
US8952521B2 (en) Semiconductor packages with integrated antenna and method of forming thereof
KR20190111746A (ko) 반도체 패키지들 및 그 형성 방법들
US11929333B2 (en) Integrated fan-out package
US20240297432A1 (en) Heterogeneous Antenna in Fan-Out Package
US20230395535A1 (en) Manufacturing method of semiconductor structure
US20220359976A1 (en) Microelectronic device package including antenna and semiconductor device
TWI728742B (zh) 天線封裝、天線封裝系統及製造天線封裝的方法
KR102342468B1 (ko) 신호 전송을 위한 안테나 패키지
US20240038691A1 (en) Microelectronic device package with integral antenna module and semiconductor device
US20230378636A1 (en) Antenna Package For Signal Transmission
CN113140549A (zh) 半导体设备封装和其制造方法
US20230317644A1 (en) Routable multilevel package with multiple integrated antennas
US11837775B2 (en) Microelectronic device package including antenna and semiconductor device
US20240113413A1 (en) Microelectronic device package including antenna and semiconductor device
US20230352850A1 (en) Microelectronic device package with integral slotted waveguide antenna
US20240021971A1 (en) Microelectronic device package with integral waveguide transition
WO2022240712A1 (en) Microelectronic device package including antenna and semiconductor device
TW202333315A (zh) 包括天線之半導體封裝以及所述半導體封裝製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant