KR102307170B1 - 도파관 구조 - Google Patents

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찬-홍 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

광학 위상-시프팅 장치는 절연층 상에 리브 도파관 부분을 포함하고, 도파관 부분은 길이 방향으로 연장되고 높이를 갖는 p-n 또는 p-i-n 접합을 갖는다. 한 쌍의 슬래브 부분이 도파관 부분에 인접하여, 리브 도파관 부분의 각 측면 및 절연층 상에 하나씩 배치된다. 슬래브 부분은 리브 도파관 부분에서의 각각의 도핑 농도보다 높은 도핑 농도를 갖는다. 각각의 슬래브 부분의 적어도 일부는 도파관 부분으로부터의 거리에 따라 증가하는 높이를 가지며, 슬래브 높이는 도파관 부분과 슬래브 부분 사이의 접합부에서의 도파관 부분의 높이보다 작다. 한 쌍의 접촉 부분이 각각의 슬래브 부분에 인접하여 그리고 도파관 부분으로부터 더 멀리서 형성된다. 각각의 접촉 부분의 일부 또한 도파관 부분으로부터의 거리에 따라 변하는 높이를 가질 수 있다.

Description

도파관 구조{WAVEGUIDE STRUCTURE}
일부 광자 집적 회로(photonic integrated circuits)에서, 도파관(waveguide)은 리브(rib) 또는 채널 구조의 형태로 형성된다. 서브 마이크론 치수를 갖는 실리콘 도파관은 데이터 또는 통신에 사용되는 것과 같은 적외선을 제한할 수 있다. p-n 또는 p-i-n 접합을 형성하는 p형 및 n형 도핑 부분을 갖는 도파관은 위상 시프팅 부분으로서 기능할 수 있다. p-n 또는 p-i-n 접합에 전기장을 가하는 것은 공핍 및 축적/주입 영역을 형성할 수 있다. 이러한 위상 시프팅 부분의 광 굴절률은 캐리어의 농도, 예를 들어, 위상 시프팅 부분을 통해 도파관에서 전파되는 광에 대해 위상 시프트를 유도하는 공핍 또는 축적에 따라 달라진다. 이러한 위상 시프터는 위상 시프트된 광의 보강 및 상쇄 간섭을 통해 광 투과를 조절하기 위해 사용될 수 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징들이 축척으로 그려지지 않는다는 점에 유의한다. 실제로, 다양한 특징의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다. 또한, 도면은 본 발명의 실시예의 예시로서 도시된 것이며, 제한하려는 것이 아니다.
도 1은 일부 실시예에 따른, 광자 집적 회로의 도파관 구조의 사시도이다.
도 2는 일부 실시예에 따른, 도파관 구조의 단면도이다.
도 3은 일부 실시예에 따른, 다른 도파관 구조의 단면도이다.
도 4는 일부 실시예에 따른, 도파관 구조를 제조하는 방법의 순서도이다.
도 5는 일부 실시예에 따른, 도파관 구조를 제조하는 방법의 순서도의 연속이다.
도 6A 내지 도 6C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 402, 404, 및 406에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 7A 내지 도 7C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 408, 410, 및 412에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 8A 내지 도 8C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 414, 416, 및 418에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 9A 내지 도 9C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 420, 422, 및 424에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 10A 내지 도 10C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 426, 428, 및 430에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 11A 내지 도 11C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 432, 434, 및 436에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 12A 내지 도 12C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 438, 440, 및 442에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 13A 내지 도 13C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 444, 446, 및 448에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 14A 내지 도 14C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 450, 452, 및 454에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 15A 내지 도 15C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 456, 458, 및 460에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 16A 내지 도 16C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 462, 464, 및 466에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
도 17A 내지 도 17C는 일부 실시예에 따른, 도 4 및 도 5에 개략적으로 도시된 프로세스 단계 468, 470, 및 472에서 각각 부분적으로 형성된 도파관 구조의 단면도이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위하여 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, “밑”, “아래”, “보다 아래”, “위”, “보다 위” 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90°또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
일부 광자 집적 회로(photonic integrated circuits)에서, 도파관(waveguides)은 리브(rib) 또는 채널 구조의 형태로 형성된다. 코어 물질, 예를 들어, n=3.47 정도의 실리콘과 클래딩 층(cladding layers), 예를 들어, n=1.45 정도의 실리콘 이산화물 사이의 강한 광 굴절률 대비(optical refractive index contrast)로 인해 서브 마이크론 치수를 갖는 실리콘 도파관은 적외선, 예를 들어, 700nm 정도보다 큰 파장을 가지는 빛을 제한할 수 있다. 실리콘 도파관은 데이터 통신(λ~1310nm) 및 원격통신(telecommunication)(λ~1550nm)에 이용될 수 있다. 실리콘 도파관은 서브 마이크론 치수, 예를 들어, 단일 모드 광 투과(light transmission)의 경우 약 200-300nm의 높이 및 약 370-470nm의 폭을 가질 수 있다.
p-n 또는 p-i-n 접합을 형성하는 p형 및 n형 도핑 부분을 갖는 도파관은 위상 시프터(phase shifter)로서 기능할 수 있다. p-n 또는 p-i-n 접합에 전기장을 가하는 것은 공핍 및 축적/주입 영역을 형성할 수 있다. 실리콘 도파관 p-n 또는 p-i-n 접합이 공핍되거나 축적될 때 캐리어 공핍 또는 주입이 형성될 수 있다. 도파관의 이러한 위상 시프팅 부분의 광 굴절률은 캐리어 농도, 예를 들어, 위상 시프팅 부분을 통해 도파관에서 전파되는 광에 대해 위상 시프트를 유도하는 공핍 또는 축적에 따라 변한다. 이러한 위상 시프터는 위상 시프트된 광의 보강 및 상쇄 간섭을 통해 광 투과를 조절하기 위해 사용될 수 있다.
전술한 p-n 또는 p-i-n 접합 도파관은 절연 기판 상에 형성되고 도파광(guided light)의 공칭 방향으로 연장하는 리브(ribbed) 구조일 수 있다. 리브 구조는 절연 층 위의 반도체 층 (예를 들어, 실리콘)에 형성된 (예를 들어, 에칭된) 한 쌍의 채널 사이에 형성될 수 있다. 채널들은 그들의 길이에 공칭 수직인 방향, 예를 들어, 도파관 내의 광의 전파의 공칭 방향에 수직인 방향, 또는 “단면” 방향으로 서로 분리된다. 리브 구조는 특정한 예시에서 매립 산화물 층(때때로 BOX 층이라고 지칭됨)인 매립 절연체와 같은 절연층으로부터 특정 높이 또는 두께를 가진다. 채널 아래의 반도체 영역은 때때로 “슬래브(slab)”로 지칭되며 절연층 위로의 높이 또는 두께를 가진다. 두께는 때때로 슬래브 두께로 지칭되며, 이는 경우에 따라 리브 부분의 두께보다 작다. 단면 방향으로 채널의 외부에서, 반도체 높이 또는 두께는 리브의 높이 또는 두께와 동일할 수 있다. 일부 예시에서, 단면 방향으로 채널 외부의 위상 시프터의 반도체 재료의 일부는 한 쪽이 p형으로, 다른 쪽이 n형으로 고농도 도핑된다. 채널의 슬래브 부분은 감소된 농도 또는 중간 농도로 도핑되는데; 고농도 n형 도핑된 부분에 인접한 채널의 경우 n형으로, 고농도 p형 도핑된 부분에 인접한 채널의 경우 p형으로 도핑된다. 일반적으로, 단면 방향으로 n형 도핑된 채널에 인접한 리브의 절반은 추가로 감소된 농도 또는 낮은 도핑 레벨 또는 농도로 n형 도핑된다. 단면 방향으로의 리브의 다른 절반은 낮은 도핑 농도로 p형 도핑되고, 리브는 p-n 접합을 형성한다. 일부 경우에, 리브의 절반 미만이 n형 도핑되고, 리브의 절반 미만이 p형 도핑되지만, 둘 다 채널에 인접하여, 단면 방향으로 저농도 도핑된 n형 부분과 p형 부분 사이에 리브의 진성 부분, 예를 들어, 도핑되지 않은 부분을 형성하여, p-i-n 접합을 형성한다.
반도체 도파관을 설계 및 제조할 때, 종종 특정 성능 파라미터들 사이에서 균형을 유지하거나 트레이드 오프를 관리해야 한다. 예를 들어, 더 작은 굽힘 반경(bending radius)을 갖는 도파관에서 낮은 광 투과 손실을 가지는 상당한 또는 허용 가능한 광 제한을 달성하기 위해, 도파관 채널의 슬래브 부분은 충분히 얇아야 한다. 동시에, 두께가 감소함에 따라 도파관의 위상 시프팅 부분의 p-n 또는 p-i-n 접합의 저항이 증가하여 위상 시프터의 속도를 제한한다. 따라서 슬래브의 두께는 투과 손실을 최소화하면서 (그리고 굽힘 반경을 줄이고 결과적으로 장치 크기를 줄이면서) 위상 시프터의 속도를 높이기 위한 도파관 설계의 양태이다.
일부 실시예들에서, 위상 시프팅 장치 또는 위상 시프터는 기판, 기판 위의 절연층, 및 절연층 위의 반도체 도파관 층을 포함한다. 일부 예에서 기판은 실리콘 기판과 같은 반도체 기판이다. 일부 예시에서 절연층은 반도체의 산화물 층이며; 예시는 매립 산화물(BOX) 층과 같은 실리콘 산화물 층을 포함한다. 일부 예시에서 반도체 도파관 층은 광이 제한되는 p-n 또는 p-i-n 접합 부분 (통칭하여, “도파관 부분”)을 포함한다. 도파관 부분은 길이 방향으로 연장되고 폭 및 높이를 갖는 리브 구조일 수 있으며, 리브 구조의 폭을 가로질러 p-n 또는 p-i-n 접합이 형성된다.
일부 예시에서 반도체 도파관 층은 슬래브 부분들을 더 포함하고, 그 중 하나는 도파관 부분 각각의 측면에 인접하고, 도파관 부분 각각의 측면과 이에 상응하는 인접한 슬래브 부분 사이에는 채널이 형성된다. 각각의 슬래브 부분은 BOX 층의 상부로부터 슬래브 부분의 표면까지의 두께를 가지며, 두께는 도파관 부분으로부터의 거리에 따라 변한다. 다시 말하면, 각 채널의 깊이는 도파관 부분으로부터의 거리에 따라 변한다. 일부 실시예들에서, 각각의 슬래브 부분의 두께는 도파관 부분으로부터의 거리에 따라 단조롭게 증가하고, 채널의 깊이는 도파관 부분으로부터의 거리에 따라 단조롭게 감소한다. 일부 실시예들에서, 각각의 슬래브 부분의 두께는 도파관 부분으로부터의 거리에 따라 선형적으로 증가하고, 채널의 깊이는 도파관 부분으로부터의 거리에 따라 선형적으로 감소한다. 두께 (또는 깊이)의 변화는 두께의 단계적인 변화와 같은 다른 형태를 가질 수 있다. 각각의 슬래브 부분의 최대 두께는 일부 실시예들에서 도파관 부분의 높이보다 작을 수 있다.
일부 실시예들에서, 접촉 부분(contact portions)은 각각의 슬래브 부분에 인접하게 배치되고, 각각의 접촉 부분은 도파관 부분으로부터 각각의 슬래브 부분의 반대 측에 있다. 각각의 접촉 부분은 도파관 부분으로부터의 거리에 따라 변하는 두께를 가질 수 있다. 일부 실시예들에서, 접촉 부분 각각의 두께는 도파관 부분으로부터의 거리에 따라 단조롭게 증가한다. 일부 실시예들에서, 접촉 부분 각각의 두께는 도파관 부분으로부터의 거리에 따라 선형적으로 증가한다. 두께의 변화는 두께의 단계적인 변화와 같은 다른 형태를 가질 수 있다. 접촉 부분 각각의 최대 두께는 일부 실시예들에서 도파관 부분의 높이와 실질적으로 동일할 수 있다.
도파관 부분은 도파관 부분의 폭 방향 또는 채널 분리의 방향으로 순차적으로 p형 도핑된 반도체 부분과 같은 제1 도핑된 반도체 부분 및 n형 도핑된 반도체 부분과 같은 제2 도핑된 반도체 부분을 포함하여, p-n 접합을 형성한다. 다른 특정 실시예들에서, 도파관 부분은 도파관 부분의 폭 방향으로 순차적으로 p형 도핑된 반도체 부분과 같은 제1 도핑된 반도체 부분, 도핑되지 않은 반도체 부분 및 n형 도핑된 반도체 부분과 같은 제2 도핑된 반도체 부분을 포함하여, p-i-n 접합을 형성한다.
일부 실시예들에서, 도파관 구조가 p-n 접합 또는 p-i-n 접합을 포함하는지에 관계없이, 도파관 부분의 각 측면 상의 슬래브 부분 및 접촉 부분은 슬래브 부분에 인접한 도파관 부분에서 도핑된 반도체 부분과 같은 도핑 타입(p형 또는 n형)을 갖는 도핑된 반도체 부분이다. 도파관 구조의 각 측면 상에서, 접촉 부분은 도파관 구조의 도핑된 반도체 부분보다 높은 도핑 레벨을 가질 수 있고, 슬래브 부분은 접촉 부분 및 도핑된 반도체 부분의 중간의 도핑 레벨을 가질 수 있다.
일부 실시예들에서, 광학 장치를 제조하는 방법은 다음의 단계들을 포함한다: (a) 절연층 위에 표면 및 두께를 가지는 반도체 층 기판에 한 쌍의 실질적으로 평행한 채널을 형성하는 단계 - 한 쌍의 채널은 실질적으로 반도체 층의 표면에 평행한 길이 방향을 따라 연장되고 채널 분리 방향으로 폭을 갖는 리브 부분에 의해 길이 방향에 실질적으로 수직인 채널 분리 방향으로 분리되고, 한 쌍의 채널 각각은 채널 분리 방향을 따라 변하는 깊이를 가지며 한 쌍의 채널 각각은 채널에 인접한 반도체 부분으로부터 리브 부분을 분리함 -; (b) 채널 분리 방향으로 리브 부분을 가로질러 p-n 또는 p-i-n 접합을 형성하고 - p-n 또는 p-i-n 접합은 제1 p형 도펀트 농도를 갖는 p형 도핑된 부분 및 제1 n형 도펀트 농도를 갖는 n형 도핑된 부분을 가짐 -; 리브 부분의 p형 도핑된 부분에 인접한 채널 아래의 반도체 층의 적어도 일부에서 리브 부분보다 높은 p-도펀트 농도를 갖는 p형 도핑된 슬래브 부분을 형성하고, 리브 부분의 n형 도핑된 부분에 인접한 채널 아래의 반도체 층의 적어도 일부에서 리브 부분보다 높은 n-도펀트 농도를 갖는 n형 도핑된 슬래브 부분을 형성하는 단계; 및 (c) p형 도핑된 슬래브 부분에 인접하고 p형 도핑된 슬래브 부분보다 높은 p-도펀트 농도를 갖는 p형 도핑된 접촉 부분, 및 n형 도핑된 슬래브 부분에 인접하고 n형 도핑된 슬래브 부분보다 높은 n-도펀트 농도를 갖는 n형 도핑된 접촉 부분을 형성하는 단계.
본 개시에서 보다 구체적인 예시로 전환하여, 도 1에 도시된 바와 같이 본 개시의 하나의 양태에 따른 도파관 구조(100)는 기판층(102), 및 기판층(102)의 상부 상에 배치된 절연층(104), 및 도파광이 실질적으로 제한되고, 절연층(104)의 상부 상에 배치된 도파관 부분(106)을 포함한다. 이 예시에서 도파관 부분(106)은 공칭상 길이 방향(z)으로 연장되고, 길이 방향 및 절연층(104)에 실질적으로 수직인 방향(y)으로 공칭 단면 높이(h) 및 y와 z에 양방향에 실질적으로 수직인 방향(x)으로 공칭 단면 폭(w)을 갖는다. 도파관 구조(100)는 도파관 부분(106)의 양 측면에 두께가 변하는 슬래브 부분 및 접촉 부분 (도 1에 도시되지는 않았지만, 후술되는 바와 같이, 도 2 및 도 3에서 더 상세히 도시됨)을 더 포함한다.
일부 실시예들에서 도파관 구조(100)의 전술한 모든 부분은 단결정 실리콘 또는 더 구체적으로 단결정 웨이퍼와 같은 단일 반도체로 제조된다. 일 예시에서, 결정 격자는 길이 방향(z)이 실리콘에 대해 공칭상 <0 1 -1> 방향이 되도록 배향되며, 절연층(104)가 놓인 평면이 <1 0 0> 방향(y)으로 공칭상 배향되고, 리브 부분의 폭에 따른 방향 x가 공칭상 <0 1 1> 방향이 되도록 배향된다. 이 예시에서 절연층(104)는 예를 들어 산소 이온 주입 기술에 의해 형성된 BOX 층이다. 이 예시에서 도파관 부분(106)은 실리콘 웨이퍼 표면으로 한 쌍의 채널을 에칭함으로써 형성된다. 채널을 분리하는 실리콘은 리브 구조가 되고, 이는 적절한 도핑 후에, 도파관 부분(106)이 된다. 각 채널 아래의 실리콘의 적어도 일부는 적절한 도핑 후에 슬래브 부분이 된다. 그리고 각각의 슬래브 부분에 의해 도파관 부분(106)으로부터 분리된 실리콘의 적어도 일부는 적절한 도핑 후에 접촉 부분이 된다.
도 2를 더 참조하면, 도 1에 도시된 도파관 구조(100)와 실질적으로 동일한 도파관 구조(200)의 단면도이지만, 도 2는 컴포넌트들의 보다 구체적인 예시를 포함한다. 이 예시에서, 도파관 부분(106)은 절연층(104)의 상부 상에 배치된 반도체 도파관 층(206)의 일부이고 p형 도핑된 부분(218) 및 n형 도핑된 부분(228)을 포함하여, 실질적으로 y-z 평면에 있는 두 부분 사이의 계면에 p-n 접합을 형성한다. 이 구체적인 예시에서 절연층(104)은 BOX 층이지만 임의의 적절한 절연층일 수 있다. 이 예시에서 기판층(102)은 실리콘이지만, 절연층(104)에 대한 임의의 적절한 지지 구조일 수 있다. p형 도핑된 부분은 p-도펀트 농도를 가지며; n형 도핑된 부분은 n-도펀트 농도를 갖는다.
p-측 채널(240)은 도파관 부분(106)의 p형 도핑된 측에 인접하여 (예를 들어, 에칭에 의해) 규정되고; n-측 채널(250)은 도파관 부분(106)의 n형 도핑된 부분에 인접하여 (예를 들어, 에칭에 의해) 규정된다. p-측 슬래브(232)는 p-측 채널(240) 아래의 실리콘에 의해 형성되고 p형 도핑되며 도파관 부분(106)의 p형 도핑된 부분보다 더 높은 p-도펀트 농도를 갖는다. 예를 들어, p-측 슬래브(232)는 p+ 도핑될 수 있다 (즉, 중상의 p-도펀트 농도를 가짐). n-측 슬래브(234)는 n-측 채널(250) 아래의 실리콘에 의해 형성되고 n형 도핑되며 도파관 부분(106)의 n형 도핑된 부분보다 더 높은 n-도펀트 농도를 갖는다. 예를 들어, n-측 슬래브(234)는 n+ 도핑될 수 있다 (즉, 중상의 n-도펀트 농도를 가짐).
p-측 접촉 부분(236)은 도파관 부분(106)으로부터 그의 반대 측의 p-측 슬래브(232)에 인접한 실리콘에 의해 형성된다. p-측 접촉 부분(236)은 p형 도핑되고 p-측 슬래브(232)보다 더 높은 p-도펀트 농도를 갖는다. 예를 들어, p-측 접촉 부분(236)은 p++ 도핑될 수 있다 (즉, 높은 p-도펀트 농도를 가짐). n-측 접촉 부분(238)은 도파관 부분(106)으로부터 그의 반대 측의 n-측 슬래브(234)에 인접한 실리콘에 의해 형성된다. n-측 접촉 부분(238)은 n형 도핑되고 n-측 슬래브(234)보다 더 높은 n-도펀트 농도를 갖는다. 예를 들어, n-측 접촉 부분(238)은 n++ 도핑될 수 있다 (즉, 높은 n-도펀트 농도를 가짐).
슬래브 부분들(232,234) 각각은 절연층(104) 위에서, 즉, y 방향으로 가변 두께를 갖는다. 도 2에 도시된 실시예들에서, p-측 슬래브(232)는 도파관 부분(106)의 p형 도핑된 부분에 인접한 제1 부분(216) 및 제1 부분(216)에 인접한 제2 부분(214)을 갖는다. 제1 부분(216)은 실질적으로 일정한 두께를 갖는 반면, 제2 부분(214)은 도파관 부분(106)으로부터의 거리에 따라 실질적으로 선형적으로 증가하는 두께를 갖는다. 유사하게, 그리고 이 예시에서 대칭적으로, n-측 슬래브(234)는 도파관 부분(106)의 n형 도핑된 부분에 인접한 제1 부분(226) 및 제1 부분(226)에 인접한 제2 부분(224)을 갖는다. 제1 부분(226)은 실질적으로 일정한 두께를 갖는 반면, 제2 부분(224)은 도파관 부분(106)으로부터의 거리에 따라 실질적으로 선형적으로 증가하는 두께를 갖는다. 이 예시에서 슬래브 부분(232,234)의 표면의 프로파일은 구분적으로 선형이지만, 가변 두께의 슬래브의 다른 프로파일이 사용될 수 있다. 예시는 전체에 걸쳐 선형, 곡선형 및 계단형을 포함한다.
접촉 부분들(236,238) 각각은 일부 실시예들에서 절연층(104) 위에서, 즉, y 방향에서, 가변 두께를 갖는다. 도 2에서 도시된 실시예에서, p-측 접촉 부분(236)은 p-측 슬래브(232)에 인접한 제1 부분(212) 및 제1 부분(212)에 인접한 제2 부분(210)을 갖는다. 제1 부분(212)은 도파관 부분(106)으로부터의 거리에 따라 실질적으로 선형적으로 증가하는 두께를 갖는 반면, 제2 부분(210)은 실질적으로 일정한 두께를 갖는다. 유사하게, 그리고 이 예시에서 대칭적으로, n-측 접촉 부분(238)은 n-측 슬래브(234)에 인접한 제1 부분(222) 및 제1 부분(222)에 인접한 제2 부분(220)을 갖는다. 이 예시에서 접촉 부분(236, 238)의 표면의 프로파일은 구분적으로 선형이지만, 다른 프로파일이 사용될 수 있다. 예시는 전체에 걸쳐 평평한 (즉, 일정한 두께) 선형, 곡선형 및 계단형을 포함한다.
함께, 도파관 부분(106), 슬래브(232,243) 및 접촉 부분(236, 238)의 단면 프로파일은 채널(240,250)의 단면 프로파일을 규정한다. 이 예시에서, 채널(240,250)의 단면 프로파일은 사다리꼴이지만, 삼각형 또는 곡선과 같은 다른 형상이 규정될 수 있다.
도 3에서 도시된 것과 같은 일부 실시예에서, p-i-n 접합은 도파관 부분(106)을 형성하도록 구성될 수 있다. 이 예시에서, 도파관 부분(106)은 절연 층(104)의 상부 상에 배치된 반도체 도파관 층(306)의 일부이며, p형 도핑된 부분(318), n형 도핑된 부분(328), 및 p형 도핑된 부분(318)과 n형 도핑된 부분(328) 사이의 도핑되지 않은(진성) 부분(330)을 포함하여, 도핑되지 않은 부분(330)과 도핑된 부분(318,328) 각각의 사이의 계면에 p-i-n 접합을 형성한다. 계면은 y-z 평면에 평행하다. 이 예시에서 도파관 구조는 그와 달리 도 2에 도시된 것과 실질적으로 동일하다.
일부 실시예들에서, 반도체 도파관 구조는 도 4 및 도 5에 개략적으로 도시되고 도 6 내지 도 17에 도시된 프로세스, 또는 유사한 프로세스에 의해 제조될 수 있다. 포토레지스트(photoresist) 퇴적(deposition) 및 제거, 패드 산화물(pad oxide) 퇴적 및 제거, 하드 마스크 퇴적 및 제거, 이방성 에칭(anisotropic etching)을 포함하는 실리콘 에칭, 및 실리콘 도핑과 같은 각 단계에 대해, 공지된 반도체 제조 프로세스와 같은 임의의 적절한 프로세스가 사용될 수 있다.
먼저(402 및 도 6A), 포토레지스트층(630)이 실리콘 기판(102), 실리콘 기판(102)의 상부 상의 산화물(예를 들어, BOX) 절연층(104), 및 상부 실리콘층(620)을 포함하는 실리콘-온-산화물(SOI) 기판(610) 상에 퇴적된다. 다음으로(404 및 도 6B), 포토레지스트(630)가 채널(또는 그루브(groove))을 형성하도록 에칭될 실리콘층(620)의 일부를 노출시키도록 패턴화된다. 다음으로(406 및 도 6C), 이방성 에칭과 같은 에칭이 경사진 표면의 한 쌍의 그루브(640,650), 예를 들어, V-자형 단면 프로파일을 갖는 그루브를 형성하기 위해 수행된다. 예를 들어, 도 6C에 도시된 바와 같이, <1 1 1> 및 <1 -1 -1> 배향의 표면을 갖는 그루브는 <1 0 0> 배향의 실리콘 표면의 이방성 에칭에 의해 형성될 수 있다.
다음으로(408 및 도 7A), 포토레지스트 층(630)이 제거되고 패드 산화물 (또는 버퍼 산화물) 층(710)이 하드 마스크 층의 후속 퇴적을 위한 준비를 위해 에칭된 실리콘 표면 위에 퇴적된다. 패드 산화물 층(710)은 실리콘의 결정 구조와 하드 마스크의 결정 구조 사이의 부정합(mismatch)으로 인한 마스크 층의 스트레스를 감소시키는 목적을 제공한다. 다음으로(410 및 도 7B), SiN 마스크와 같은 하드 마스크(720)가 패드 산화물 층(710) 위에 퇴적된다. 다음으로(412 및 도 7C), 포토레지스트(730)의 두꺼운 층이 하드 마스크(720) 위에 퇴적된다. 다음으로(414 및 도 8A), 포토레지스트 층(730)이 다른 그루브에 더 가까운 각각의 V-자형 그루브(640,650)의 절반을 덮는 하드 마스크(720)를 노출시키기 위해 패턴화된다. 다음으로(416 및 도 8B), 하부 패드 산화물을 노출시키기 위해 노출된 하드 마스크가 제거된다. 다음으로(418 및 도 8C), 하부 실리콘 층(620)을 노출시키기 위해 노출된 패드 산화물이 제거된다. 다음으로(420 및 도 9A), 실리콘 층(620)의 부분을 제거하여 그루브(640,650)를 분리하는 실리콘 부분(910)의 실질적으로 수직인 (즉, x 또는 -x 방향으로 배향된) 측면을 형성하기 위해 이방성 에칭이 수행된다. 다음으로(422 및 도 9B, 424 및 도 9C, 및 426 및 도 10A, 각각), 두꺼운 포토 레지스트(730), 하드 마스크(720) 및 패드 산화물(710) 층이 순차적으로 제거되어, 현재 사다리꼴-프로파일의 채널(1040,1050)의 표면을 포함하여 상부 실리콘 층(620)의 전체 표면을 노출시킨다. 그루브(1040,1050)을 분리하는 실리콘 부분(910)은 이제 리브 실리콘 부분이다.
다음으로(428 및 도 10B), 두꺼운 포토레지스트 층(1010)이 상부 실리콘 층(620)의 전체 표면 위에 퇴적된다. 다음으로(430 및 도 10C), 포토레지스트 층(1010)은 리브 실리콘 부분(91)의 절반을 노출시키도록 패턴화된다. 다음으로(432 및 도 11A), n형 도펀트로 리브 실리콘 부분(910)의 노출된 절반을 도핑하기 위해 n형 주입이 수행된다. 이렇게 하여 n형 도핑된 부분(228)이 형성된다. 다음으로(434 및 도 11B, 436 및 도 11C, 및 438 및 도 12A 각각), 두꺼운 포토레지스트(1010)이 제거되고, 새로운 두꺼운 포토레지스트(1110)이 전체 표면 위에 퇴적되고, 포토레지스트(1110)은 리브 실리콘 부분(910)의 다른 절반을 노출시키도록 패턴화된다. 다음으로(440 및 도 12B), p형 도펀트로 리브 실리콘 부분(910)의 노출된 절반을 도핑하기 위해 p형 주입이 수행된다. 이렇게 하여 p형 도핑된 부분(218)이 형성된다. 다음으로(442 및 도 12C), 포토레지스트 층(1110)이 제거된다.
다음으로(444 및 도 13A, 446 및 도 13B, 448 및 도 13C, 및 450 및 도 14A, 각각), 두꺼운 포토레지스트 층(1310)이 상부 실리콘 층(620)의 전체 표면 위에 퇴적되고 리브 실리콘 부분(910)의 n형 도핑된 부분에 인접한 채널(1050)의 표면의 일부를 노출시키도록 패턴화되며, 노출된 상부 실리콘 부분(620)을 도핑하기 위해 n형 도펀트로 n형 도핑된 도파관 부분(228)보다 더 높은 농도로 n형 주입이 수행되고, 그 후 두꺼운 포토레지스트(1310)이 제거된다. 이렇게 하여 n측 슬래브 부분(234)이 형성된다.
다음으로(452 및 도 14B, 454 및 도 14C, 456 및 도 15A, 및 458 및 도 15B, 각각), 두꺼운 포토레지스트 층(1410)이 상부 실리콘 층(620)의 전체 표면 위에 퇴적되고 리브 실리콘 부분(910)의 p형 도핑된 부분에 인접한 채널(1040)의 표면의 일부를 노출시키도록 패턴화되며, 노출된 상부 실리콘 부분(620)을 도핑하기 위해 p형 도펀트로 p형 도핑된 도파관 부분(218)보다 더 높은 농도로 p형 주입이 수행되고, 그 후 두꺼운 포토레지스트(1410)가 제거된다. 이렇게 하여 p측 슬래브 부분(232)이 형성된다.
다음으로(460 및 도 15C, 462 및 도 16A, 464 및 도 16B, 및 466 및 도 16C, 각각), 두꺼운 포토레지스트 층(1510)이 상부 실리콘 층(620)의 전체 표면 위에 퇴적되고 상부 실리콘 층(620)의 상부 표면(1660)에 인접하고 n측 슬래브(234)의 표면에 인접한 채널(1050)의 표면의 일부를 노출시키도록 패턴화되며, 노출된 상부 실리콘 부분(620)을 도핑하기 위해 n형 도펀트로 n측 슬래브(234) 부분보다 더 높은 농도로 n형 주입이 수행되고, 그 후 두꺼운 포토레지스트(1510)가 제거된다. 이렇게 하여 n측 접촉 부분(238)이 형성된다.
다음으로(468 및 도 17A, 470 및 도 17B, 472 및 도 17C, 및 474 및 도 2, 각각), 두꺼운 포토레지스트 층(1710)이 상부 실리콘 층(620)의 전체 표면 위에 퇴적되고 상부 실리콘 층(620)의 상부 표면(1760)에 인접하고 p측 슬래브(232)의 표면에 인접한 채널(1040)의 표면의 일부를 노출시키도록 패턴화되며, 노출된 상부 실리콘 부분(620)을 도핑하기 위해 p형 도펀트로 p측 슬래브(232) 부분보다 더 높은 농도로 p형 주입이 수행되고, 그 후 두꺼운 포토레지스트(1710)가 제거된다. 이렇게 하여 p측 접촉 부분(236)이 형성되고, 도 2에 도시된 도파관 구조의 제조가 완료된다.
도 3에 도시된 도파관 구조를 제조하기 위해 유사한 프로세스가 수행될 수 있다. 차이점은 n형 도핑을 위해 리브 실리콘 부분(910)을 노출하기 위해 포토레지스트(1010)를 패턴화하는 단계와(430 및 도 10C), p형 도핑을 위해 리브 실리콘 부분(910)을 노출하기 위해 포토레지스트(1110)을 패턴화하는 단계에서(438 및 도 12A), 포토레지스트(1010, 1110)의 결합된 개구의 폭이 리브 실리콘 부분(910)의 폭 w보다 작아서, 리브 실리콘 부분(910)의 일부가 n형 도핑도 p형 도핑도 받지 않아 도핑되지 않는 상태로 남도록 한다는 것이다.
따라서 개시된 예시들은 종래의 광학 위상 시프터에 비해 감소된 접촉 저항 및 감소된 투과 손실의 개선된 조합을 제공함으로써 개선된 대역폭 및/또는 속도를 갖는 위상 시프팅 동작에 적합한 반도체 도파관 구조를 제공한다. 개선의 결과로 위상 시프터에서 더 작은 굽힘 반경이 달성될 수 있고, 그에 따라 그러한 굽힘 반경을 요구하는 구부구불한 형상의 위상 시프터와 같은 위상 시프팅 장치의 설계 및 제작을 가능하게 한다. 개시된 예시들은 종래의 CMOS 제조 프로세스를 포함하는 잘 알려진 반도체 제조 프로세스와 같은 쉽게 이용 가능한 방법을 사용하므로, 쉽게 실시될 수 있다.
본 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예들을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시예와 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 알아야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 개조를 행할 수 있음을 또한 인식해야 한다.
<부기>
1. 위상 시프팅 장치(phase-shifting device)에 있어서,
절연층(insulating layer); 및
상기 절연층 상에 배치된 반도체 도파관 층(semiconductor waveguide layer)을 포함하고,
상기 반도체 도파관 층은,
p-n 접합 또는 p-i-n 접합을 가지는 도파관 부분 - 상기 p-n 접합 또는 p-i-n 접합은 제1 방향을 따라 서로에 대해 배치된 p형 도핑된 부분 및 n형 도핑된 부분을 포함하고, 상기 p형 도핑된 부분 및 n형 도핑된 부분은 각각 상기 제1 방향에 수직이고 상기 절연층에 평행한 제2 방향을 따라 제1 치수를, 그리고 상기 제1 방향 및 상기 절연 층에 수직인 제3 방향을 따라 제2 치수를 갖는 영역을 가짐 -; 및
한 쌍의 슬래브 부분(slab portion)을 포함하고, 상기 한 쌍의 슬래브 각각은 상기 제1 방향에서 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상응하는 부분으로부터 연장되고 이에 인접하며, 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분의 영역에 평행한 단면 영역을 가지고, 상기 단면 영역은 상기 제1 방향을 따라 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분으로부터의 거리에 따라 크기가 변하며, 상기 p-n 또는 p-i-n 접합의 상기 p형 도핑된 부분에 인접한 상기 슬래브 부분은 p형 도핑되고, 상기 p형 도핑된 부분보다 높은 p-도펀트 농도를 가지고, 상기 p-n 또는 p-i-n 접합의 상기 n형 도핑된 부분에 인접한 상기 슬래브 부분은 n형 도핑되고, 상기 n형 도핑된 부분보다 높은 n-도펀트 농도를 가지는 것인,
위상 시프팅 장치.
2. 제1항에 있어서,
상기 반도체 도파관 층은 한 쌍의 접촉 부분을 더 포함하고, 상기 한 쌍의 접촉 부분 각각은,
상기 제1 방향에서 상기 한 쌍의 슬래브 부분 중 상응하는 슬래브 부분으로부터 연장하고, 상기 상응하는 슬래브 부분의 상기 도파관 부분과는 반대 측 상에서 인접하고,
상기 p형 도핑된 슬래브 부분에 인접한 상기 접촉 부분은, p형 도핑되고 상기 p형 도핑된 슬래브 부분보다 높은 p-도펀트 농도를 가지며, 상기 n형 도핑된 슬래브 부분에 인접한 상기 접촉 부분은 n형 도핑되고 상기 n형 도핑된 슬래브 부분보다 높은 n-도펀트 농도를 가지는 것인,
위상 시프팅 장치.
3. 제2항에 있어서,
상기 접촉 부분 각각은 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분의 영역에 평행한 단면 영역을 가지고, 상기 단면 영역은 상기 제1 방향을 따라 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분으로부터의 거리에 따라 크기가 변하는 것인,
위상 시프팅 장치.
4. 제1항에 있어서,
상기 도파관 부분 및 슬래브 부분은 상기 절연층 상에 배치되고, 상기 슬래브 부분 각각의 상기 단면 영역은 상기 제3 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
위상 시프팅 장치.
5. 제2항에 있어서,
상기 도파관 부분, 슬래브 부분 및 접촉 부분은 상기 절연층 상에 배치되고, 상기 슬래브 부분 각각의 상기 단면 영역은 상기 제3 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
위상 시프팅 장치.
6. 제5항에 있어서,
상기 접촉 부분 각각은, 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분의 영역에 평행한 단면 영역을 가지고, 상기 접촉 부분 각각의 상기 단면 영역은 상기 제3 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
위상 시프팅 장치.
7. 제1항에 있어서,
상기 도파관 부분은 상기 절연층 상에 배치되고 상기 제2 방향으로 연장되며 상기 절연층으로부터의 높이를 가지고, 상기 슬래브 부분 각각은 상기 절연층 상에 배치되고 상기 도파관 부분으로부터의 거리에 따라 변하는 높이를 가지는 것인,
위상 시프팅 장치.
8. 제7항에 있어서,
상기 슬래브 부분들 각각은 상기 제1 방향으로의 폭을 가지고, 각각의 슬래브 부분의 상기 높이는, 상기 도파관 부분에 인접한 위치에서 상기 도파관의 상기 높이보다 작고, 상기 폭의 적어도 일부 위에서 상기 도파관으로부터의 거리에 따라 단조롭게 증가하며, 각각의 슬래브 부분의 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 감소하지 않는 것인,
위상 시프팅 장치.
9. 제8항에 있어서,
상기 반도체 도파관 층은 한 쌍의 접촉 부분을 더 포함하고, 상기 한 쌍의 접촉 부분 각각은,
상기 절연층 상에 배치되고, 상기 제1 방향에서 상기 한 쌍의 슬래브 부분 중 상응하는 슬래브 부분으로부터 연장하고, 상기 상응하는 슬래브 부분의 상기 도파관 부분과는 반대 측 상에서 인접하고,
상기 p형 도핑된 슬래브 부분에 인접한 접촉 부분은 p형 도핑되고, 상기 p형 도핑된 슬래브 부분보다 높은 p-도펀트 농도를 가지며, 상기 n형 도핑된 슬래브 부분에 인접한 접촉 부분은 n형 도핑되고, 상기 n형 도핑된 슬래브 부분보다 높은 n-도펀트 농도를 가지는 것인,
위상 시프팅 장치.
10. 제9항에 있어서,
상기 도파관 부분, 상기 슬래브 부분, 및 상기 접촉 부분은 각각 공통 단결정 반도체의 일부인 것인,
위상 시프팅 장치.
11. 제10항에 있어서,
상기 절연 층은 상기 공통 단결정 반도체로 형성된 매립 산화물층인 것인,
위상 시프팅 장치
12. 위상 시프팅 장치(phase-shifting device)에 있어서,
제1 방향으로 배향된 평면 절연층; 및
반도체 도파관 층을 포함하고,
상기 반도체 도파관 층은,
제1 방향에 수직인 길이 방향으로 연장되는 리브(ribbed) 구조를 가지고 p-n 접합 또는 p-i-n 접합을 포함하는 도파관 부분 - 상기 p-n 접합 또는 p-i-n 접합은 상기 절연층 상에 배치되고 제2 방향을 따라 서로에 대해 배치된 평면형 p형 도핑된 부분 및 평면형 n형 도핑된 부분을 포함하며, 상기 p형 도핑된 부분 및 n형 도핑된 부분은 각각 상기 제1 방향으로의 높이를 가짐 -;
한 쌍의 슬래브 부분 - 상기 한 쌍의 슬래브 부분 각각은 상기 절연층 상에 배치되고 상기 제2 방향에서 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상응하는 부분으로부터 연장되고 이에 인접하며, 상기 제2 방향으로의 폭과 상기 제1 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하고, 상기 p-n 또는 p-i-n 접합의 상기 p형 도핑된 부분에 인접한 상기 슬래브 부분은 p형 도핑되고, 상기 p형 도핑된 부분보다 높은 p-도펀트 농도를 가지고, 상기 p-n 또는 p-i-n 접합의 상기 n형 도핑된 부분에 인접한 상기 슬래브 부분은 n형 도핑되고, 상기 n형 도핑된 부분보다 높은 n-도펀트 농도를 가짐 -; 및
한 쌍의 접촉 부분을 포함하고, 상기 한 쌍의 접촉 부분 각각은 상기 절연층 상에 배치되고 상기 제2 방향에서 상기 도파관 부분으로부터 멀어지는 방향으로 상기 한 쌍의 슬래브 부분 중 상응하는 부분으로부터 연장되고 이에 인접하며, 상기 p형 도핑된 슬래브 부분에 인접한 상기 접촉 부분은 p형 도핑되고 상기 p형 도핑된 슬래브 부분보다 높은 p-도펀트 농도를 가지며, 상기 n형 도핑된 슬래브 부분에 인접한 접촉 부분은 n형 도핑되고 상기 n형 도핑된 슬래브 부분보다 높은 n-도펀트 농도를 가지는 것인, 위상 시프팅 장치.
13. 제12항에 있어서,
상기 도파관 부분의 적어도 일부 및 각각의 슬래브 부분의 적어도 일부는 길이 방향으로 연장하는 채널을 규정하며, 상기 채널은 상기 제1 방향으로의 깊이를 가지고, 상기 슬래브 부분의 상부 표면까지의 상기 깊이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
위상 시프팅 장치.
14. 제13항에 있어서,
상기 도파관 부분의 적어도 일부, 상기 슬래브 부분 각각의 적어도 일부 및 상기 슬래브 부분에 인접한 상기 접촉 부분의 적어도 일부는 길이 방향으로 연장하는 채널을 규정하며, 상기 채널은 상기 제1방향으로의 깊이를 가지고, 상기 슬래브 부분의 상부 표면까지의 상기 깊이는 상기 도파관 부분으로부터의 거리에 따라 변하며, 상기 접촉 부분의 상부 표면까지의 상기 깊이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
위상 시프팅 장치.
15. 제13항에 있어서,
상기 길이 방향에 수직인 각 채널의 단면은 상기 채널을 규정하는 상기 슬래브 부분의 상부 표면의 일부에 의해 적어도 부분적으로 정의되는 경사면을 갖는 사다리꼴 형상을 가지는 것인,
위상 시프팅 장치.
16. 제14항에 있어서,
상기 길이 방향에 수직인 각 채널의 단면은 상기 채널을 규정하는 상기 슬래브 부분의 상부 표면의 일부 및 상기 채널을 규정하는 상기 접촉 부분의 상부 표변의 일부에 의해 적어도 부분적으로 정의되는 경사면을 갖는 사다리꼴 형상을 가지는 것인,
위상 시프팅 장치.
17. 제14항에 있어서,
상기 슬래브 부분의 각각은 상기 제1 방향으로 균일한 두께의 제1 슬래브 부분 및 상기 제1 방향으로 변화하는 두께의 제2 슬래브 부분을 포함하며, 상기 접촉 부분 각각은 상기 제1 방향으로 변화하는 두께의 제1 접촉 부분 및 상기 제1 방향으로 균일한 두께의 제2 접촉 부분을 포함하고, 상기 제2 슬래브 부분 및 상기 제1 접촉 부분은 상기 도파관 부분으로부터 거리에 따라 단조롭게 감소하는 채널 깊이를 갖는 상기 채널의 일부는 형성하는 것인,
위상 시프팅 장치.
18. 위상 시프팅 장치를 제조하는 방법에 있어서,
반도체 기판의 상부 표면에 한 쌍의 채널들을 형성하는 단계 - 상기 상부 표면은 상기 상부 표면에 수직인 제1 방향을 규정하고, 상기 채널들은 서로 평행하게 그리고 상기 상부 표면에 평행한 길이 방향을 따라 연장되며, 상기 채널들은 상기 기판의 세장형 부분(elongated portion)에 의해 분리되고, 상기 세장형 부분은 상기 길이 방향으로 연장되며 상기 제1 방향 및 길이 방향에 수직인 제2 방향으로의 폭을 가지며, 상기 채널들 각각은 상기 기판의 상기 세장형 부분으로부터 상기 제2 방향으로의 거리에 따라 변하는 깊이를 가짐 -;
p형 도펀트로 상기 기판의 상기 세장형 부분의 일부를 도핑하고 n형 도펀트로 상기 기판의 상기 세장형 부분의 다른 일부를 도핑함으로써 상기 기판의 상기 세장형 부분에 p-n 또는 p-i-n 접합을 형성하는 단계 - 상기 p형 도펀트로 도핑된 부분은 상기 제2 방향으로 상기 n형 도펀트로 도핑된 부분에 대하여 배치되고, 상기 p-n 또는 p-i-n 접합은 상기 제2 방향에 수직인 평면에 놓임 -;
상기 채널들 중 제1 채널 아래의 상기 반도체 기판의 적어도 제1 부분을, 상기 기판의 상기 세장형 부분의 상기 p형 도펀트로 도핑된 부분에서보다 더 높은 농도로, p형 도펀트로 도핑하는 단계; 및
상기 채널들 중 제2 채널 아래의 상기 반도체 기판의 적어도 제1 부분을 상기 기판의 상기 세장형 부분의 상기 n형 도펀트로 도핑된 부분에서보다 더 높은 농도로, n형 도펀트로 도핑하는 단계
를 포함하는 위상 시프팅 장치를 제조하는 방법.
19. 제18항에 있어서,
상기 한 쌍의 채널을 형성하는 단계는,
V-형(V-shaped) 단면의 채널을 형성하기 위해 상기 반도체 기판을 이방성 에칭하는 단계
를 포함하는 위상 시프팅 장치를 제조하는 방법.
20. 제18항에 있어서,
상기 채널들 중 제1 채널 아래의 상기 반도체 기판의 적어도 제2 부분을, 상기 채널들 중 제1 채널 아래의 상기 반도체 기판의 상기 제1 부분에서보다 더 높은 농도로, p형 도펀트로 도핑하는 단계; 및
상기 채널들 중 제2 채널 아래의 상기 반도체 기판의 적어도 제2 부분을, 상기 채널들 중 제2 채널 아래의 상기 반도체 기판의 상기 제1 부분에서보다 더 높은 농도로, n형 도펀트로 도핑하는 단계
를 더 포함하는, 위상 시프팅 장치를 제조하는 방법.

Claims (10)

  1. 위상 시프팅 장치(phase-shifting device)에 있어서,
    절연층(insulating layer); 및
    상기 절연층 상에 배치된 반도체 도파관 층(semiconductor waveguide layer)을 포함하고,
    상기 반도체 도파관 층은,
    p-n 접합 또는 p-i-n 접합을 가지는 도파관 부분 - 상기 p-n 접합 또는 p-i-n 접합은 제1 방향을 따라 서로에 대해 배치된 p형 도핑된 부분 및 n형 도핑된 부분을 포함하고, 상기 p형 도핑된 부분 및 n형 도핑된 부분은 각각 상기 제1 방향에 수직이고 상기 절연층에 평행한 제2 방향을 따라 제1 치수를, 그리고 상기 제1 방향 및 상기 절연 층에 수직인 제3 방향을 따라 제2 치수를 갖는 영역을 가짐 -; 및
    한 쌍의 슬래브 부분(slab portion)을 포함하고, 상기 한 쌍의 슬래브 각각은 상기 제1 방향에서 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상응하는 부분으로부터 연장되고 이에 인접하며, 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분의 영역에 평행한 단면 영역을 가지고, 상기 단면 영역은 상기 제1 방향을 따라 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분으로부터의 거리에 따라 크기가 변하며, 상기 p-n 또는 p-i-n 접합의 상기 p형 도핑된 부분에 인접한 상기 슬래브 부분은 p형 도핑되고, 상기 p형 도핑된 부분보다 높은 p-도펀트 농도를 가지고, 상기 p-n 또는 p-i-n 접합의 상기 n형 도핑된 부분에 인접한 상기 슬래브 부분은 n형 도핑되고, 상기 n형 도핑된 부분보다 높은 n-도펀트 농도를 가지는 것인,
    위상 시프팅 장치.
  2. 제1항에 있어서,
    상기 반도체 도파관 층은 한 쌍의 접촉 부분을 더 포함하고, 상기 한 쌍의 접촉 부분 각각은,
    상기 제1 방향에서 상기 한 쌍의 슬래브 부분 중 상응하는 슬래브 부분으로부터 연장하고, 상기 상응하는 슬래브 부분의 상기 도파관 부분과는 반대 측 상에서 인접하고,
    상기 p형 도핑된 슬래브 부분에 인접한 상기 접촉 부분은, p형 도핑되고 상기 p형 도핑된 슬래브 부분보다 높은 p-도펀트 농도를 가지며, 상기 n형 도핑된 슬래브 부분에 인접한 상기 접촉 부분은 n형 도핑되고 상기 n형 도핑된 슬래브 부분보다 높은 n-도펀트 농도를 가지는 것인,
    위상 시프팅 장치.
  3. 제2항에 있어서,
    상기 접촉 부분 각각은 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분의 영역에 평행한 단면 영역을 가지고, 상기 단면 영역은 상기 제1 방향을 따라 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상기 상응하는 부분으로부터의 거리에 따라 크기가 변하는 것인,
    위상 시프팅 장치.
  4. 제1항에 있어서,
    상기 도파관 부분 및 슬래브 부분은 상기 절연층 상에 배치되고, 상기 슬래브 부분 각각의 상기 단면 영역은 상기 제3 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
    위상 시프팅 장치.
  5. 제2항에 있어서,
    상기 도파관 부분, 슬래브 부분 및 접촉 부분은 상기 절연층 상에 배치되고, 상기 슬래브 부분 각각의 상기 단면 영역은 상기 제3 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
    위상 시프팅 장치.
  6. 제1항에 있어서,
    상기 도파관 부분은 상기 절연층 상에 배치되고 상기 제2 방향으로 연장되며 상기 절연층으로부터의 높이를 가지고, 상기 슬래브 부분 각각은 상기 절연층 상에 배치되고 상기 도파관 부분으로부터의 거리에 따라 변하는 높이를 가지는 것인,
    위상 시프팅 장치.
  7. 위상 시프팅 장치(phase-shifting device)에 있어서,
    제1 방향으로 배향된 평면 절연층; 및
    반도체 도파관 층을 포함하고,
    상기 반도체 도파관 층은,
    제1 방향에 수직인 길이 방향으로 연장되는 리브(ribbed) 구조를 가지고 p-n 접합 또는 p-i-n 접합을 포함하는 도파관 부분 - 상기 p-n 접합 또는 p-i-n 접합은 상기 절연층 상에 배치되고 제2 방향을 따라 서로에 대해 배치된 평면형 p형 도핑된 부분 및 평면형 n형 도핑된 부분을 포함하며, 상기 p형 도핑된 부분 및 n형 도핑된 부분은 각각 상기 제1 방향으로의 높이를 가짐 -;
    한 쌍의 슬래브 부분 - 상기 한 쌍의 슬래브 부분 각각은 상기 절연층 상에 배치되고 상기 제2 방향에서 상기 p형 도핑된 부분 및 n형 도핑된 부분 중 상응하는 부분으로부터 연장되고 이에 인접하며, 상기 제2 방향으로의 폭과 상기 제1 방향으로의 높이를 가지며, 상기 높이는 상기 도파관 부분으로부터의 거리에 따라 변하고, 상기 p-n 또는 p-i-n 접합의 상기 p형 도핑된 부분에 인접한 상기 슬래브 부분은 p형 도핑되고, 상기 p형 도핑된 부분보다 높은 p-도펀트 농도를 가지고, 상기 p-n 또는 p-i-n 접합의 상기 n형 도핑된 부분에 인접한 상기 슬래브 부분은 n형 도핑되고, 상기 n형 도핑된 부분보다 높은 n-도펀트 농도를 가짐 -; 및
    한 쌍의 접촉 부분을 포함하고, 상기 한 쌍의 접촉 부분 각각은 상기 절연층 상에 배치되고 상기 제2 방향에서 상기 도파관 부분으로부터 멀어지는 방향으로 상기 한 쌍의 슬래브 부분 중 상응하는 부분으로부터 연장되고 이에 인접하며, 상기 p형 도핑된 슬래브 부분에 인접한 상기 접촉 부분은 p형 도핑되고 상기 p형 도핑된 슬래브 부분보다 높은 p-도펀트 농도를 가지며, 상기 n형 도핑된 슬래브 부분에 인접한 접촉 부분은 n형 도핑되고 상기 n형 도핑된 슬래브 부분보다 높은 n-도펀트 농도를 가지는 것인, 위상 시프팅 장치.
  8. 제7항에 있어서,
    상기 도파관 부분의 적어도 일부 및 각각의 슬래브 부분의 적어도 일부는 길이 방향으로 연장하는 채널을 규정하며, 상기 채널은 상기 제1 방향으로의 깊이를 가지고, 상기 슬래브 부분의 상부 표면까지의 상기 깊이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
    위상 시프팅 장치.
  9. 제8항에 있어서,
    상기 도파관 부분의 적어도 일부, 상기 슬래브 부분 각각의 적어도 일부 및 상기 슬래브 부분에 인접한 상기 접촉 부분의 적어도 일부는 길이 방향으로 연장하는 채널을 규정하며, 상기 채널은 상기 제1방향으로의 깊이를 가지고, 상기 슬래브 부분의 상부 표면까지의 상기 깊이는 상기 도파관 부분으로부터의 거리에 따라 변하며, 상기 접촉 부분의 상부 표면까지의 상기 깊이는 상기 도파관 부분으로부터의 거리에 따라 변하는 것인,
    위상 시프팅 장치.
  10. 위상 시프팅 장치를 제조하는 방법에 있어서,
    반도체 기판의 상부 표면에 한 쌍의 채널들을 형성하는 단계 - 상기 상부 표면은 상기 상부 표면에 수직인 제1 방향을 규정하고, 상기 채널들은 서로 평행하게 그리고 상기 상부 표면에 평행한 길이 방향을 따라 연장되며, 상기 채널들은 상기 기판의 세장형 부분(elongated portion)에 의해 분리되고, 상기 세장형 부분은 상기 길이 방향으로 연장되며 상기 제1 방향 및 길이 방향에 수직인 제2 방향으로의 폭을 가지며, 상기 채널들 각각은 상기 기판의 상기 세장형 부분으로부터 상기 제2 방향으로의 거리에 따라 변하는 깊이를 가짐 -;
    p형 도펀트로 상기 기판의 상기 세장형 부분의 일부를 도핑하고 n형 도펀트로 상기 기판의 상기 세장형 부분의 다른 일부를 도핑함으로써 상기 기판의 상기 세장형 부분에 p-n 또는 p-i-n 접합을 형성하는 단계 - 상기 p형 도펀트로 도핑된 부분은 상기 제2 방향으로 상기 n형 도펀트로 도핑된 부분에 대하여 배치되고, 상기 p-n 또는 p-i-n 접합은 상기 제2 방향에 수직인 평면에 놓임 -;
    상기 채널들 중 제1 채널 아래의 상기 반도체 기판의 적어도 제1 부분을, 상기 기판의 상기 세장형 부분의 상기 p형 도펀트로 도핑된 부분에서보다 더 높은 농도로, p형 도펀트로 도핑하는 단계; 및
    상기 채널들 중 제2 채널 아래의 상기 반도체 기판의 적어도 제1 부분을 상기 기판의 상기 세장형 부분의 상기 n형 도펀트로 도핑된 부분에서보다 더 높은 농도로, n형 도펀트로 도핑하는 단계
    를 포함하는 위상 시프팅 장치를 제조하는 방법.
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