KR102295984B1 - Solar cell - Google Patents

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Abstract

본 발명은 태양 전지에 관한 것이다.
본 발명의 제1 실시예에 따른 태양 전지는 반도체 기판; 반도체 기판의 후면에 위치하는 에미터부; 및 에미터부의 후면에 위치하는 패시베이션막; 반도체 기판의 전면에 위치하는 제1 전극; 반도체 기판의 후면에 위치하는 제2 전극;을 포함하고, 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이이다.
또한, 본 발명의 제2 실시예에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하는 에미터부; 반도체 기판의 후면에 위치하는 후면 전계부; 후면 전계부의 후면에 위치하는 패시베이션막; 반도체 기판의 전면에 위치하는 제1 전극; 및 반도체 기판의 후면에 위치하는 제2 전극;을 포함하고, 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이이다.
아울러, 본 발명의 제3 실시예에 따른 태양 전지는 반도체 기판의 후면에 위치하는 에미터부와 후면 전계부; 에미터부 및 후면 전계부의 후면에 위치하는 패시베이션막; 반도체 기판의 후면에 위치하는 제1 전극 및 제2 전극;을 포함하고, 패시베이션막의 밀도는 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이이다.The present invention relates to a solar cell.
A solar cell according to a first embodiment of the present invention includes a semiconductor substrate; an emitter unit located on the rear surface of the semiconductor substrate; and a passivation film located on the rear surface of the emitter unit; a first electrode positioned on the front surface of the semiconductor substrate; and a second electrode positioned on the rear surface of the semiconductor substrate, wherein the passivation layer has a density of 2.5 g/cm 3 to 2.85 g/cm 3 .
In addition, a solar cell according to a second embodiment of the present invention includes a semiconductor substrate; an emitter unit positioned on the front surface of the semiconductor substrate; a rear electric field unit located on the rear surface of the semiconductor substrate; a passivation film located on the rear surface of the rear electric field unit; a first electrode positioned on the front surface of the semiconductor substrate; and a second electrode positioned on the rear surface of the semiconductor substrate, wherein the passivation layer has a density of 2.5 g/cm 3 to 2.85 g/cm 3 .
In addition, the solar cell according to the third embodiment of the present invention includes an emitter unit and a rear electric field unit located on the rear surface of a semiconductor substrate; a passivation film positioned on the rear surface of the emitter unit and the rear electric field unit; and a first electrode and a second electrode positioned on the rear surface of the semiconductor substrate, wherein the passivation layer has a density of 2.5 g/cm 3 to 2.85 g/cm 3 .

Description

태양 전지{SOLAR CELL}solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것이다. The present invention relates to a solar cell.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.Recently, as the depletion of existing energy resources such as oil and coal is predicted, interest in alternative energy to replace them is increasing, and accordingly, solar cells that produce electric energy from solar energy are attracting attention.

일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다. A typical solar cell includes a semiconductor portion that forms a p-n junction by different conductive types such as p-type and n-type, and electrodes connected to semiconductor portions of different conductivity types.

이러한 태양 전지에 빛이 입사되면 반도체부에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 입사된 빛에 의해 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 n형의 반도체부와 p형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결함으로써 전력을 얻는다.When light is incident on such a solar cell, a plurality of electron-hole pairs are generated in the semiconductor part, and the generated electron-hole pairs are separated into electrons and holes that are charged by the incident light, respectively, and the electrons are directed toward the n-type semiconductor part. and the holes move toward the p-type semiconductor part. The moved electrons and holes are collected by different electrodes connected to the n-type semiconductor part and the p-type semiconductor part, respectively, and power is obtained by connecting these electrodes with a wire.

본 발명은 태양 전지를 제공하는데 그 목적이 있다. An object of the present invention is to provide a solar cell.

본 발명의 제1 실시예에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 위치하며, 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부; 및 에미터부의 후면에 위치하는 패시베이션막; 반도체 기판의 전면에 위치하여 반도체 기판에 연결되는 제1 전극; 반도체 기판의 후면에 위치하며, 패시베이션막을 관통하여 에미터부에 연결되는 제2 전극;을 포함하고, 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이이다.A solar cell according to a first embodiment of the present invention includes: a semiconductor substrate containing impurities of a first conductivity type; an emitter portion located on the rear surface of the semiconductor substrate and containing impurities of a second conductivity type opposite to the first conductivity type; and a passivation film located on the rear surface of the emitter unit; a first electrode positioned on the front surface of the semiconductor substrate and connected to the semiconductor substrate; and a second electrode positioned on the rear surface of the semiconductor substrate and connected to the emitter unit through the passivation film, wherein the passivation film has a density of 2.5 g/cm 3 to 2.85 g/cm 3 .

여기서, 패시베이션막의 두께(Y)는 30nm ~ 120nm 사이에서 결정될 수 있으며, 보다 바람직하게는 패시베이션막은 30nm ~ 120nm 사이의 두께 범위 한도 내에서, 패시베이션막의 두께(Y)는 Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가질 수 있으며, 여기서, X는 패시베이션막의 밀도[g/㎤]를 나타낸다.Here, the thickness (Y) of the passivation film may be determined between 30 nm to 120 nm, and more preferably, the passivation film is within the thickness range of 30 nm to 120 nm, and the thickness (Y) of the passivation film is Y [nm] = (-115.8) to -236.8) *X + (358 to 703.5), where X represents the density [g/cm 3 ] of the passivation film.

여기서, 패시베이션막은 수소화된 실리콘 질화막(SiNx:H)일 수 있다.Here, the passivation film may be a hydrogenated silicon nitride film (SiNx:H).

또한, 반도체 기판의 후면과 에미터부의 전면 사이에는 반도체 기판에서 생성되는 캐리어를 통과시키는 유전체 재질의 터널층;을 더 포함할 수 있다.The semiconductor substrate may further include a tunnel layer made of a dielectric material through which carriers generated in the semiconductor substrate pass between the rear surface of the semiconductor substrate and the front surface of the emitter unit.

아울러, 패시베이션막의 후면에는 a-SiOx, a-SiCx 또는 SiOx 중 적어도 하나를 포함하는 캡핑층(capping layer)을 더 포함할 수 있다.In addition, a capping layer including at least one of a-SiOx, a-SiCx, and SiOx may be further included on the rear surface of the passivation layer.

아울러, 에미터부는 다결정 실리콘 재질을 포함하고, 반도체 기판의 전면에 위치하며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 전면 전계부;를 더 포함할 수 있고, 이와 같은 전면 전계부는 반도체 기판과 동일한 결정질 실리콘 재질로 형성될 수 있다.In addition, the emitter unit may further include a front electric field unit including a polycrystalline silicon material, located on the front surface of the semiconductor substrate, and containing impurities of the first conductivity type at a higher concentration than the semiconductor substrate, and such a front electric field unit may further include: It may be formed of the same crystalline silicon material as that of the semiconductor substrate.

또한, 본 발명의 제2 실시예에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 전면에 위치하며, 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부; 반도체 기판의 후면에 위치하며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 후면 전계부의 후면에 위치하는 패시베이션막; 반도체 기판의 전면에 위치하며, 에미터부에 접속되는 제1 전극; 및 반도체 기판의 후면에 위치하며, 패시베이션막을 관통하여 후면 전계부에 접속되는 제2 전극;을 포함하고, 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이이다. In addition, a solar cell according to a second embodiment of the present invention includes: a semiconductor substrate containing impurities of a first conductivity type; an emitter portion positioned on the front surface of the semiconductor substrate and containing impurities of a second conductivity type opposite to the first conductivity type; a rear electric field part located on the rear surface of the semiconductor substrate and containing impurities of the first conductivity type at a higher concentration than that of the semiconductor substrate; a passivation film located on the rear surface of the rear electric field unit; a first electrode positioned on the front surface of the semiconductor substrate and connected to the emitter unit; and a second electrode positioned on the rear surface of the semiconductor substrate and connected to the rear electric field through the passivation film, wherein the passivation film has a density of 2.5 g/cm 3 to 2.85 g/cm 3 .

여기서, 패시베이션막의 두께(Y)는 30nm ~ 120nm 사이에서 결정될 수 있으며, 보다 바람직하게는 패시베이션막은 30nm ~ 120nm 사이의 두께 범위 한도 내에서, 패시베이션막의 두께(Y)는 Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가질 수 있으며, 여기서, X는 패시베이션막의 밀도[g/㎤]를 나타낸다.Here, the thickness (Y) of the passivation film may be determined between 30 nm to 120 nm, and more preferably, the passivation film is within the thickness range of 30 nm to 120 nm, and the thickness (Y) of the passivation film is Y [nm] = (-115.8) to -236.8) *X + (358 to 703.5), where X represents the density [g/cm 3 ] of the passivation film.

아울러, 본 발명의 제3 실시예에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 위치하며, 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 에미터부와 이격되어 위치하며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 에미터부 및 후면 전계부의 후면에 위치하는 패시베이션막; 반도체 기판의 후면에 위치하며, 패시베이션막을 관통하여 에미터부에 접속되는 제1 전극; 및 반도체 기판의 후면에 위치하며, 패시베이션막을 관통하여 후면 전계부에 접속되는 제2 전극;을 포함하고, 패시베이션막의 밀도는 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이일 수 있다.In addition, a solar cell according to a third embodiment of the present invention includes a semiconductor substrate containing impurities of a first conductivity type; an emitter portion positioned on the rear surface of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; a rear electric field part located on the rear surface of the semiconductor substrate spaced apart from the emitter part and containing impurities of the first conductivity type at a higher concentration than that of the semiconductor substrate; a passivation film positioned on the rear surface of the emitter unit and the rear electric field unit; a first electrode positioned on the rear surface of the semiconductor substrate and connected to the emitter portion through the passivation film; and a second electrode positioned on the rear surface of the semiconductor substrate and connected to the rear electric field through the passivation film, wherein the passivation film has a density of 2.5 g/cm 3 to 2.85 g/cm 3 .

여기서, 패시베이션막의 두께(Y)는 30nm ~ 120nm 사이에서 결정될 수 있으며, 패시베이션막은 30nm ~ 120nm 사이의 두께 범위 한도 내에서, 패시베이션막의 두께(Y)는 Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가지며, 여기서, X는 패시베이션막의 밀도[g/㎤]를 나타낸다.Here, the thickness (Y) of the passivation film may be determined between 30 nm to 120 nm, and the passivation film is within the thickness range limit of 30 nm to 120 nm, and the thickness (Y) of the passivation film is Y [nm] = (-115.8 to -236.8) *X + (358 to 703.5), where X represents the density [g/cm 3 ] of the passivation film.

아울러, 반도체 기판의 후면과 에미터부의 및 후면 전계부의 전면 사이에는 반도체 기판에서 생성되는 캐리어를 통과시키는 유전체 재질의 터널층;이 더 포함될 수 있다. In addition, a tunnel layer made of a dielectric material through which carriers generated in the semiconductor substrate pass; may be further included between the rear surface of the semiconductor substrate and the front surfaces of the emitter and rear electric fields.

여기서, 에미터부와 후면 전계부는 다결정 실리콘 재질을 포함할 수 있다.Here, the emitter part and the rear electric field part may include a polycrystalline silicon material.

아울러, 반도체 기판을 후면에서 보았을 때, 에미터부와 후면 전계부 사이의 이격된 공간에는 진성 다결정 실리콘 재질의 진성 반도체층;을 더 포함할 수 있다.In addition, when the semiconductor substrate is viewed from the rear, an intrinsic semiconductor layer made of an intrinsic polycrystalline silicon material may be further included in a space between the emitter unit and the rear electric field unit.

본 발명에 따른 태양 전지는 패시베이션막의 밀도를 2.5 g/㎤ ~ 2.85 g/㎤ 사이의 고밀도로 형성하여, 별도의 수소 주입 공정을 생략하더라도, 전극을 형성하기 위한 열처리 공정에서 패시베이션막이 파손되거나 손상되는 것을 방지할 수 있으며, 패시베이션막 내의 에미터부 또는 후면 전계부로 확산시켜 패시베이션 기능이 충분히 수행되도록 할 수 있다.The solar cell according to the present invention forms the passivation film at a high density between 2.5 g/cm 3 and 2.85 g/cm 3 , so that even if a separate hydrogen injection process is omitted, the passivation film is damaged or damaged in the heat treatment process for forming the electrode This can be prevented, and the passivation function can be sufficiently performed by diffusing to the emitter part or the rear electric field part in the passivation film.

도 1은 본 발명의 제1 실시예에 따른 태양 전지에 대해 설명하기 위한 도이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 태양 전지의 반도체 기판 후면의 제조 방법 일례를 설명하기 위한 도이다.
도 5 내지 도 7은 열처리 공정 온도에 따른 패시베이션막의 밀도와 두께와의 관계를 설명하기 위한 도이다.
도 8은 본 발명의 제2 실시예에 따른 태양 전지에 대해 설명하기 위한 도이다.
도 9는 본 발명의 제3 실시예에 따른 태양 전지에 대해 설명하기 위한 도이다.1 is a diagram for explaining a solar cell according to a first embodiment of the present invention.
2 to 4 are diagrams for explaining an example of a method of manufacturing the rear surface of the semiconductor substrate of the solar cell according to the first embodiment of the present invention.
5 to 7 are diagrams for explaining the relationship between the density and thickness of the passivation film according to the heat treatment process temperature.
8 is a diagram for explaining a solar cell according to a second embodiment of the present invention.
9 is a view for explaining a solar cell according to a third embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be embodied in many different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In order to clearly express various layers and regions in the drawings, the thicknesses are enlarged. When a part, such as a layer, film, region, plate, etc., is "on" another part, it includes not only the case where it is "directly on" another part, but also the case where there is another part in between. Conversely, when we say that a part is "just above" another part, we mean that there is no other part in the middle. Also, when a part is said to be formed “whole” on another part, it means that it is formed not only on the entire surface of the other part, but also on a part of the edge.

아울러, 이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.In addition, hereinafter, the front surface may be one surface of the semiconductor substrate on which direct light is incident, and the rear surface may be the opposite surface of the semiconductor substrate on which direct light is not incident or reflected light other than direct light may be incident.

이하에서는 첨부한 도면을 참고하여 본 발명에 따른 태양 전지에 대해 설명한다.Hereinafter, a solar cell according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 태양 전지에 대해 설명하기 위한 도이다.1 is a diagram for explaining a solar cell according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 태양 전지는 반도체 기판(110), 터널층(160), 에미터부(EMT), 패시베이션막(180), 캡핑(capping)층(190), 전면 전계부(FSF), 반사 방지막(130), 제1 전극(140) 및 제2 전극(150)을 포함할 수 있다.As shown in FIG. 1 , the solar cell according to the first embodiment of the present invention has a semiconductor substrate 110 , a tunnel layer 160 , an emitter part (EMT), a passivation film 180 , and a capping layer ( 190 ), a front electric field part FSF, an anti-reflection layer 130 , a first electrode 140 , and a second electrode 150 .

여기서, 캡핑층(190), 반사 방지막(130)과 전면 전계부(FSF)는 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.Here, the capping layer 190 , the anti-reflection layer 130 , and the front electric field part FSF may be omitted, but if provided, the efficiency of the solar cell may be further improved.

반도체 기판(110)은 제1 도전성 타입의 불순물이 함유된 결정질 실리콘 재질일 수 있다. 일례로, 반도체 기판(110)은 단결정 웨이퍼 혹은 다결정 웨이퍼가 사용될 수 있다.The semiconductor substrate 110 may be made of a crystalline silicon material containing impurities of the first conductivity type. For example, a single crystal wafer or a polycrystalline wafer may be used as the semiconductor substrate 110 .

여기서, 제1 도전성 타입의 불순물은 p형 도전성 타입을 가지는 붕소(B), 갈륨, 인듐 등과 같은 3가 원소이거나 n형 도전성 타입을 가지는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소일 수 있으며, 이와 같은 제1 도전성 타입의 불순물이 반도체 기판(110) 내에 도핑(doping)될 수 있다. 이하에서는 제1 도전성 타입이 n형인 경우를 일례로 설명한다.Here, the impurity of the first conductivity type is a trivalent element such as boron (B), gallium, or indium having a p-type conductivity type, or phosphorus (P), arsenic (As), antimony (Sb), etc. having an n-type conductivity type. The same may be a pentavalent element, and such an impurity of the first conductivity type may be doped into the semiconductor substrate 110 . Hereinafter, a case in which the first conductivity type is n-type will be described as an example.

아울러, 반도체 기판(110)의 전면은 입사되는 빛의 광반사도를 최소화하기 위하여 텍스처링(texturing)되어 요철면인 텍스처링 표면(textured surface)을 가질 수 있다.In addition, the front surface of the semiconductor substrate 110 may be textured in order to minimize light reflectivity of incident light to have a textured surface that is an uneven surface.

이와 같은 반도체 기판(110)은 내부에 빛이 입사되면, 전자 정공 쌍을 생성할 수 있다.Such a semiconductor substrate 110 may generate electron hole pairs when light is incident therein.

터널층(160)은 반도체 기판(110)의 후면과 에미터부(EMT)의 전면 사이에 전체적으로 위치하며, 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.The tunnel layer 160 is entirely located between the rear surface of the semiconductor substrate 110 and the front surface of the emitter part EMT, passes the carriers generated in the semiconductor substrate 110 , and is passivated to the rear surface of the semiconductor substrate 110 . function can be performed.

이와 같은, 터널층(160)은 유전체 재질로 형성될 수 있으며, 보다 구체적으로, 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.As such, the tunnel layer 160 may be formed of a dielectric material, and more specifically, may be formed of a dielectric material formed of SiCx or SiOx, which is durable even in a high-temperature process of 600° C. or higher. However, it is also possible to form silicon nitride (SiNx), hydrogenated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) or hydrogenated SiON.

만약 이와 다르게 터널층(160)으로 비정질 실리콘(a-Si)이 포함된 재질을 사용하는 경우에는 비정질 실리콘(a-Si)이 600℃ 이상의 고온 공정에 취약하여 원하는 터널링 효과를 기대하기 어려울 수 있다.If a material containing amorphous silicon (a-Si) is used as the tunnel layer 160 differently, it may be difficult to expect a desired tunneling effect because amorphous silicon (a-Si) is vulnerable to a high temperature process of 600° C. or higher. .

이와 같은, 터널층(160)의 두께는 0.5nm ~ 2.5nm 사이로 형성될 수 있다.As such, the thickness of the tunnel layer 160 may be formed between 0.5 nm and 2.5 nm.

에미터부(EMT)는 터널층(160)의 후면에 직접 접촉하여, 터널층(160)의 후면 전체 영역 위에 위치할 수 있다.The emitter part EMT may directly contact the rear surface of the tunnel layer 160 and be positioned on the entire rear surface of the tunnel layer 160 .

아울러, 에미터부(EMT)는 다결정 실리콘 재질층에 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유되어 형성될 수 있다.In addition, the emitter part EMT may be formed by containing impurities of a second conductivity type opposite to the first conductivity type in the polysilicon material layer.

이와 같은 에미터부(EMT)는 제2 도전성 타입의 불순물이 함유되므로, 일례로, p형 도전성 타입을 가지는 붕소(B), 갈륨, 인듐 등과 같은 3가 원소가 도핑될 수 있다. Since the emitter portion EMT contains impurities of the second conductivity type, for example, a trivalent element such as boron (B), gallium, or indium having a p-type conductivity may be doped.

이에 따라, 에미터부(EMT)는 터널층(160)을 사이에 두고, 반도체 기판(110)과 p-n 접합을 형성할 수 있다. 그러나, 이와 반대로, 반도체 기판(110)의 제1 도전성 타입의 불순물이 p형인 경우, 에미터부(EMT)는 n형일 수 있다.Accordingly, the emitter portion EMT may form a p-n junction with the semiconductor substrate 110 with the tunnel layer 160 interposed therebetween. On the contrary, when the impurity of the first conductivity type of the semiconductor substrate 110 is p-type, the emitter part EMT may be n-type.

아울러, 이와 같은 에미터부(EMT)는 다결정 실리콘 재질층이 증착되어 형성되거나, 비정질 실리콘 재질층이 증착된 후 열처리 공정에 의해 비정질 실리콘 재질층이 다결정 실리콘 재질층으로 재결정화되어 형성될 수 있다.In addition, the emitter part EMT may be formed by depositing a polycrystalline silicon material layer, or may be formed by depositing an amorphous silicon material layer and then recrystallizing the amorphous silicon material layer into a polycrystalline silicon material layer by a heat treatment process.

이와 같은 에미터부(EMT)의 두께는 일례로, 100nm ~ 300nm 사이로 형성될 수 있다. The thickness of the emitter part EMT may be, for example, between 100 nm and 300 nm.

패시베이션막(180)은 에미터부(EMT)의 후면에 위치하며, 에미터부(EMT)의 후면 중에서 제2 전극(150)이 접속된 부분을 제외한 에미터부(EMT)의 후면 전체 표면에 위에 직접 접촉하여 위치할 수 있다.The passivation layer 180 is located on the rear surface of the emitter part EMT, and directly contacts the entire rear surface of the emitter part EMT except for the part to which the second electrode 150 is connected among the rear surfaces of the emitter part EMT. can be located.

이와 같은 패시베이션막(180)은 수소 분위기에서 증착된 고밀도의 유전체 재질을 포함하여 형성될 수 있으며, 일례로, SiNx:H, SiOx:H, AlOx:H 또는 SiOxNy:H 중 적어도 어느 하나로 형성될 수 있으며, 바람직하게는 수소화된 실리콘 질화막(SiNx:H)으로 형성될 수 있다.Such a passivation film 180 may be formed including a high-density dielectric material deposited in a hydrogen atmosphere, for example, may be formed of at least one of SiNx:H, SiOx:H, AlOx:H, or SiOxNy:H. and preferably a hydrogenated silicon nitride film (SiNx:H).

캡핑층(190)은 패시베이션막(180)의 후면에 위치하며, a-SiOx, a-SiCx 또는 SiOx 중 적어도 하나를 포함하여 형성될 수 있다. 이와 같은 캡핑층(190)은 제2 전극(150)을 에미터부(EMT)에 접속시키기 위한 고온의 열처리 공정 중에 패시베이션 내의 수소가 과도하게 빠른 속도로 빠져나가는 것을 방지하여, 패시베이션막(180)에 대한 손상을 방지할 수 있다.The capping layer 190 is positioned on the rear surface of the passivation layer 180 and may be formed to include at least one of a-SiOx, a-SiCx, and SiOx. Such a capping layer 190 prevents hydrogen in the passivation from escaping at an excessively fast rate during a high-temperature heat treatment process for connecting the second electrode 150 to the emitter part EMT, and is applied to the passivation film 180 . damage can be prevented.

전면 전계부(FSF)는 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되어 함유될 수 있다.The front electric field part FSF is positioned on the front surface of the semiconductor substrate 110 , and impurities of the first conductivity type may be contained by being doped at a higher concentration than the semiconductor substrate 110 .

이와 같은 전면 전계부(FSF)는 제1 도전성 타입의 불순물이 반도체 기판(110)의 전면 내로 확산되어 형성될 수 있으며, 이에 따라, 전면 전계부(FSF)는 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다. The front electric field part FSF may be formed by diffusion of impurities of the first conductivity type into the front surface of the semiconductor substrate 110 . Accordingly, the front electric field part FSF is the same crystalline silicon as that of the semiconductor substrate 110 . It may be formed of a material.

일례로, 반도체 기판(110)이 단결정 실리콘 재질인 경우, 전면 전계부(FSF)도 단결정 실리콘 재질로 형성될 수 있으며, 이와 다르게 반도체 기판(110)이 다결정 실리콘 재질인 경우, 전면 전계부(FSF)도 다결정 실리콘 재질로 형성될 수 있다.For example, when the semiconductor substrate 110 is made of a single crystal silicon material, the front electric field part FSF may also be formed of a single crystal silicon material. On the other hand, when the semiconductor substrate 110 is made of a polycrystalline silicon material, the front electric field part FSF ) may also be formed of a polycrystalline silicon material.

반사 방지막(130)은 전면 전계부(FSF)의 전면 위에 위치하며, 태양 전지로 입사되는 빛에 대한 투과성을 향상시키고 반사도를 저감시켜, 반도체 기판(110)으로 최대한 많은 양의 빛이 입사되도록 할 수 있다.The anti-reflection film 130 is located on the front surface of the front electric field part FSF, and improves the transmittance for light incident on the solar cell and reduces the reflectivity, so that the maximum amount of light is incident on the semiconductor substrate 110 . can

이와 같은 반사 방지막(130)은 유전체 재질로 형성될 수 있으며, 일례로, 수소를 함유하는 SiNx, SiOx, SiOxNy 또는 AlOx 중 적어도 하나로 형성될 수 있다.The anti-reflection layer 130 may be formed of a dielectric material, for example, may be formed of at least one of SiNx, SiOx, SiOxNy, and AlOx containing hydrogen.

제1 전극(140)은 반도체 기판(110)의 전면에 위치하며, 반사 방지막(130)을 관통하여 전면 전계부(FSF)에 접속될 수 있다.The first electrode 140 may be positioned on the front surface of the semiconductor substrate 110 and may pass through the anti-reflection layer 130 to be connected to the front electric field part FSF.

이와 같은 제1 전극(140)은 복수의 제1 핑거전극(141)과 복수의 제1 핑거전극(141)과 연결되어 있는 복수의 제1 버스바(142)를 구비할 수 있다.The first electrode 140 may include a plurality of first finger electrodes 141 and a plurality of first bus bars 142 connected to the plurality of first finger electrodes 141 .

복수의 제1 핑거전극(141)은 전면 전계부(FSF)와 전기적 및 물리적으로 연결되어 있고, 서로 이격되어 제1 방향(x)으로 나란히 뻗어있을 수 있다. 복수의 제1 핑거전극(141)은 전면 전계부(FSF)쪽으로 이동한 캐리어, 예를 들면, 전자를 수집할 수 있다.The plurality of first finger electrodes 141 may be electrically and physically connected to the front electric field unit FSF, and may be spaced apart from each other and extend side by side in the first direction (x). The plurality of first finger electrodes 141 may collect carriers that have moved toward the front electric field unit FSF, for example, electrons.

복수의 제1 버스바(142)는 에미터부(EMT)와 전기적 및 물리적으로 연결되어 있고 복수의 제1 핑거전극(141)과 교차하는 제2 방향(y)으로 나란하게 뻗어 있을 수 있다.The plurality of first bus bars 142 may be electrically and physically connected to the emitter part EMT and may extend in parallel in the second direction y crossing the plurality of first finger electrodes 141 .

이때, 복수의 제1 버스바(142)는 복수의 제1 핑거전극(141)과 동일 층에 위치하여 각 제1 핑거전극(141)과 교차하는 지점에서 해당 제1 핑거전극(141)과 전기적 및 물리적으로 연결될 수 있다. At this time, the plurality of first bus bars 142 are located on the same layer as the plurality of first finger electrodes 141 and are electrically connected to the corresponding first finger electrodes 141 at the point where they intersect each of the first finger electrodes 141 . and physically connected.

따라서, 도 1에 도시한 것처럼, 복수의 제1 핑거전극(141)은 제1 방향(x)으로 뻗어 있는 스트라이프(stripe) 형상을 갖고, 복수의 제1 버스바(142)는 세로 제2 방향(y)으로 뻗어 있는 스트라이프 형상을 갖고 있어, 제1 전극(140)은 반도체 기판(110)의 전면에 격자 형태로 위치할 수 있다.Accordingly, as shown in FIG. 1 , the plurality of first finger electrodes 141 have a stripe shape extending in the first direction (x), and the plurality of first bus bars 142 extend in the second vertical direction. Since it has a stripe shape extending in (y), the first electrode 140 may be positioned on the entire surface of the semiconductor substrate 110 in a grid shape.

복수의 제1 버스바(142)는 접촉된 전면 전계부(FSF)로부터 이동하는 캐리어뿐만 아니라 복수의 제1 핑거전극(141)에 의해 수집되어 이동하는 캐리어를 수집할 수 있다. The plurality of first bus bars 142 may collect carriers that are collected by the plurality of first finger electrodes 141 as well as carriers that move from the contacted front electric field unit FSF.

이와 같은 복수의 제1 버스바(142)는 외부 장치와 연결되어 수집된 캐리어(예, 전자)를 외부 장치로 출력할 수 있다.The plurality of first bus bars 142 may be connected to an external device to output the collected carriers (eg, electrons) to the external device.

이와 같은 제1 전극(140)의 복수의 제1 핑거전극(141)과 복수의 제1 버스바(142)는 은(Ag)과 같은 적어도 하나의 도전성 물질로 형성될 수 있다. The plurality of first finger electrodes 141 and the plurality of first bus bars 142 of the first electrode 140 may be formed of at least one conductive material such as silver (Ag).

제2 전극(150)은 반도체 기판(110)의 후면에 위치하여, 패시베이션막(180)을 관통하여 에미터부(EMT)에 접속될 수 있다.The second electrode 150 may be disposed on the rear surface of the semiconductor substrate 110 and may pass through the passivation layer 180 to be connected to the emitter part EMT.

이와 같은 제2 전극(150)은 제1 전극(140)과 마찬가지로 도 1 및 도 2에 도시된 바와 같이, 복수의 제2 핑거전극(151)과 복수의 제2 핑거전극(151)과 연결되어 있는 복수의 제2 버스바(152)를 구비할 수 있고, 제2 전극(150)의 패턴은 제1 전극(140)과 동일한 패턴을 가지고 형성될 수 있다. 그러나, 제2 전극(150)의 패턴은 이와 다르게 형성되는 것도 가능하다.As shown in FIGS. 1 and 2 , like the first electrode 140 , the second electrode 150 is connected to a plurality of second finger electrodes 151 and a plurality of second finger electrodes 151 . A plurality of second bus bars 152 may be provided, and the pattern of the second electrode 150 may be formed to have the same pattern as that of the first electrode 140 . However, the pattern of the second electrode 150 may be formed differently.

이와 같은 제2 전극(150)은 에미터부(EMT)쪽으로부터 이동하는 캐리어, 예를 들어 정공을 수집할 수 있다.The second electrode 150 may collect carriers that move from the emitter part EMT, for example, holes.

한편, 이와 같은 본 발명의 일례에 따른 태양 전지에서, 패시베이션막(180)은 일반적으로 반사 방지막(130) 등에 사용되는 유전체 재질층과 달리 수소를 고농도로 함유한 고밀도 재질층일 수 있다.Meanwhile, in the solar cell according to an example of the present invention, the passivation film 180 may be a high-density material layer containing hydrogen at a high concentration, unlike a dielectric material layer generally used for the anti-reflection film 130 .

일례로, 수소화된 실리콘 질화막(SiNx:H)을 패시베이션막(180)으로 형성하는 경우, 반사 방지막(130) 등에 사용되는 SiNx:H의 통상적인 밀도(X)는 2.2 g/㎤ ~ 2.3 g/㎤ 사이일 수 있으나, 이와 달리, 본 발명에 따른 패시베이션막(180)의 밀도(X)는 2.5 g/㎤ ~ 2.85 g/㎤ 사이일 수 있다.For example, when the hydrogenated silicon nitride film (SiNx:H) is formed as the passivation film 180 , the typical density (X) of SiNx:H used for the anti-reflection film 130 is 2.2 g/cm 3 to 2.3 g/cm. It may be between cm 3 , but alternatively, the density X of the passivation film 180 according to the present invention may be between 2.5 g/cm 3 and 2.85 g/cm 3 .

이와 같은 밀도(X)를 갖는 패시베이션막(180)은 고농도의 수소를 함유하므로, 반도체 기판(110)의 후면에 패시베이션막(180)을 형성하기 위해, 유전체 재질층을 증착한 이후, 유전체 재질층에 수소를 주입하는 별도의 수소 주입 공정을 생략할 수 있어, 제조 공정을 보다 단순화시킬 수 있다.Since the passivation film 180 having such a density (X) contains a high concentration of hydrogen, in order to form the passivation film 180 on the rear surface of the semiconductor substrate 110 , after depositing a dielectric material layer, the dielectric material layer It is possible to omit a separate hydrogen injection process in which hydrogen is injected, thereby further simplifying the manufacturing process.

즉, 이와 같은 밀도(X)를 갖는 패시베이션막(180)은 별도의 수소 주입 공정을 생략하더라도, 패시베이션막(180)을 관통시켜 제2 전극(150)을 에미터부(EMT)에 접속시키기 위해 대략 840℃ ~ 900℃ 사이의 고온으로 열처리하더라도 패시베이션막(180)이 손상되지 않도록 할 수 있다.That is, the passivation film 180 having such a density X passes through the passivation film 180 and connects the second electrode 150 to the emitter part EMT even if a separate hydrogen implantation process is omitted. Even when heat-treated at a high temperature between 840° C. and 900° C., the passivation layer 180 may not be damaged.

여기서, 패시베이션막(180)의 밀도(X)를 2.5 g/㎤ ~ 2.85 g/㎤ 사이로 하는 이유는 다음과 같다.Here, the reason why the density (X) of the passivation film 180 is between 2.5 g/cm 3 and 2.85 g/cm 3 is as follows.

패시베이션막(180) 내에는 (1) Si-N 결합, (2) Si-H 결합 및 (3) H-N 결합이 있을 수 있는데, 패시베이션막(180)의 밀도(X)는 이와 같은 (1) 내지 (3)의 조성비에 따라 달라질 수 있고, 패시베이션막(180)의 밀도(X)가 높아질수록 상대적으로 결합력이 약한 (3) H-N 결합의 조성이 증가할 수 있다.(1) Si-N bonding, (2) Si-H bonding, and (3) HN bonding may be present in the passivation film 180 , and the density (X) of the passivation film 180 is such that (1) to It may vary depending on the composition ratio of (3), and as the density (X) of the passivation layer 180 increases, the composition of (3) HN bonding, which has a relatively weak bonding force, may increase.

여기서, 패시베이션막(180)의 밀도(X)를 2.5 g/㎤ ~ 2.85 g/㎤ 사이로 하는 것은 상대적으로 결합력이 약한 (3) H-N 결합의 조성비를 상대적으로 결합력이 강한 (1) Si-N 결합, (2) Si-H 결합의 조성비보다 크게 하기 위함이다.Here, when the density (X) of the passivation film 180 is between 2.5 g/cm 3 and 2.85 g/cm 3 , the composition ratio of the (3) HN bond, which has a relatively weak bonding force, is relatively strong (1) Si-N bond. , (2) to make it larger than the composition ratio of Si-H bonds.

이에 따라, 제2 전극(150)을 에미터부(EMT)에 접속시키기 위한 고온의 열처리 공정에서 패시베이션막(180)의 외부로 수소가 외부로 빠져나가더라도, 상대적으로 결합력이 약한 (3) H-N 결합된 수소가 상대적으로 많이 빠져나가도록 할 수 있어, 패시베이션막(180)이 손상되거나 파손되는 것을 방지하면서, 패시베이션막(180) 내에서 에미터부(EMT)로 수소를 확산되도록 할 수 있다.Accordingly, even if hydrogen escapes to the outside of the passivation film 180 in the high-temperature heat treatment process for connecting the second electrode 150 to the emitter part EMT, the bonding force is relatively weak (3) HN bonding Since a relatively large amount of hydrogen is allowed to escape, the passivation layer 180 may be prevented from being damaged or broken, and hydrogen may be diffused into the emitter portion EMT within the passivation layer 180 .

이와 같이, 본 발명의 제1 실시예에 따른 태양 전지의 제조 방법에 대해 간략히 설명하면 다음과 같다.As described above, the method for manufacturing the solar cell according to the first embodiment of the present invention will be briefly described as follows.

도 2 내지 도 4는 본 발명의 제1 실시예에 따른 태양 전지의 반도체 기판(110) 후면의 제조 방법 일례를 설명하기 위한 도이다.2 to 4 are diagrams for explaining an example of a method of manufacturing the rear surface of the semiconductor substrate 110 of the solar cell according to the first embodiment of the present invention.

먼저, 본 발명에 따른 태양 전지는 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면에 터널층(160)을 증착하여 형성하고, 터널층(160)의 후면 위에 진성 비정질 실리콘층(i-a-Si)을 증착한 후 열처리하여 진성 다결정 실리콘층으로 재결정화하면서 제2 도전성 타입의 불순물을 확산시켜 에미터부(EMT)를 형성하거나, 터널층(160)의 후면 위에 진성 다결정 실리콘층을 증착한 후, 제2 도전성 타입의 불순물을 확산시켜 에미터부(EMT)를 형성할 수 있다.First, as shown in FIG. 2 , the solar cell according to the present invention is formed by depositing a tunnel layer 160 on the rear surface of the semiconductor substrate 110 , and an intrinsic amorphous silicon layer ia on the rear surface of the tunnel layer 160 . -Si) is deposited and then heat treated to recrystallize into an intrinsic polycrystalline silicon layer while diffusing an impurity of the second conductivity type to form an emitter portion (EMT), or depositing an intrinsic polycrystalline silicon layer on the back surface of the tunnel layer 160 Thereafter, the emitter portion EMT may be formed by diffusing the impurities of the second conductivity type.

이후, 챔버 내에 분위기를 수소 분위기로 유지한 상태에서 에미터부(EMT)의 후면 위에 2.5 g/㎤ ~ 2.85 g/㎤ 사이 밀도(X)를 갖는 패시베이션막(180)을 층착하고, 이후, 패시베이션막(180)의 수소가 빠져나가는 속도를 제어하기 위하여 캡핑층(190)을 더 증착할 수 있다. 그러나, 캡핑층(190)을 형성하는 공정은 경우에 따라 생략될 수도 있다.Thereafter, a passivation film 180 having a density (X) between 2.5 g/cm 3 and 2.85 g/cm 3 is deposited on the rear surface of the emitter part EMT while maintaining the atmosphere in the chamber as a hydrogen atmosphere, and then, the passivation film A capping layer 190 may be further deposited to control the rate at which (180) hydrogen escapes. However, the process of forming the capping layer 190 may be omitted in some cases.

이후, 도 3에 도시된 바와 같이, 제2 전극(150)을 형성하기 위한 제2 전극 패이스트(P150)를 캡핑층(190)의 후면 위에 패터닝한 후, 대략 840℃ ~ 900℃ 사이의 고온으로 열처리하여, 제2 전극 패이스트(P150)가 패시베이션막(180)을 관통하면서, 도 4에 도시된 바와 같이, 에미터부(EMT)에 접속되는 제2 전극(150)을 형성할 수 있다.Thereafter, as shown in FIG. 3 , after a second electrode paste P150 for forming the second electrode 150 is patterned on the back surface of the capping layer 190 , a high temperature between approximately 840° C. and 900° C. As shown in FIG. 4 , the second electrode 150 connected to the emitter part EMT may be formed while the second electrode paste P150 penetrates the passivation layer 180 .

이와 같은 태양 전지 제조 공정에서는 패시베이션막(180)이 전술한 바와 같이 2.5 g/㎤ ~ 2.85 g/㎤ 사이 밀도(X)를 갖도록 함으로써, 패시베이션막(180) 내에 수소를 주입하기 위한 별도의 공정을 생략할 수 있다. In this solar cell manufacturing process, a separate process for injecting hydrogen into the passivation film 180 by making the passivation film 180 have a density (X) between 2.5 g/cm 3 and 2.85 g/cm 3 as described above. can be omitted.

도 5 내지 도 7은 도 1에 도시된 패시베이션막(180)의 두께(Y)를 최적화시키기 위하여, 열처리 공정 온도에 따른 패시베이션막(180)의 밀도(X)와 두께(Y)와의 관계를 설명하기 위한 도이다.5 to 7 illustrate the relationship between the density (X) and the thickness (Y) of the passivation film 180 according to the heat treatment process temperature in order to optimize the thickness (Y) of the passivation film 180 shown in FIG. It is a way to do

본 발명에 따른 패시베이션막(180)의 밀도(X)를 고려하여, 패시베이션막(180)의 두께(Y)는 30nm ~ 120nm 사이의 범위 한도 내에서, 밀도(X)와 다음과 같은 관계로 형성될 수 있다. 즉, 패시베이션막(180)의 두께(Y)는, Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가질 수 있다. 여기서, X는 패시베이션막(180)의 밀도[g/㎤]를 나타낸다.In consideration of the density (X) of the passivation film 180 according to the present invention, the thickness (Y) of the passivation film 180 is formed in the following relationship with the density (X) within the range of 30 nm to 120 nm. can be That is, the thickness Y of the passivation layer 180 may have Y[nm] = (-115.8 to -236.8) *X + (358 to 703.5). Here, X represents the density [g/cm 3 ] of the passivation film 180 .

이와 같이, 본 발명에 따른 패시베이션막(180)은 2.5 g/㎤ ~ 2.85 g/㎤ 사이 밀도(X) 범위 내에서 상대적으로 높은 밀도(X)를 가질수록, 30nm ~ 120nm 사이의 두께 범위 내에서 상대적으로 작은 두께로 형성할 수 있다. As such, the passivation film 180 according to the present invention has a relatively high density (X) within a density (X) range between 2.5 g/cm 3 and 2.85 g/cm 3 , within a thickness range between 30 nm and 120 nm. It can be formed to a relatively small thickness.

아울러, 이와 같은 패시베이션막(180)의 두께(Y)는 제2 전극(150)을 에미터부(EMT)에 접속시키기 위한 열처리 공정의 온도에 따라 다르게 최적화되어 형성될 수 있다. In addition, the thickness Y of the passivation layer 180 may be optimized differently depending on the temperature of the heat treatment process for connecting the second electrode 150 to the emitter part EMT.

일례로, 도 5에 도시된 바와 같이, 제2 전극(150)을 형성하는 열처리 공정 온도가 840℃인 경우, 패시베이션막(180)은 30nm ~ 120nm 사이의 범위 한도 내에서, 밀도(X)와 관련하여, 두께 Y[nm]= -157.96 *X + 509.22로 형성될 수 있다.For example, as shown in FIG. 5 , when the heat treatment process temperature for forming the second electrode 150 is 840° C., the passivation film 180 has a density (X) and In this regard, it can be formed with a thickness Y[nm] = -157.96 *X + 509.22.

아울러, 다른 일례로, 도 6에 도시된 바와 같이, 열처리 공정 온도가 870℃인 경우, 패시베이션막(180)은 30nm ~ 120nm 사이의 범위 한도 내에서, 밀도(X)와 관련하여, 두께 Y[nm]= -236.87 *X + 703.54로 형성될 있으며, 도 7에 도시된 바와 같이, 열처리 공정 온도가 900℃인 경우, 패시베이션막(180)은 30nm ~ 120nm 사이의 범위 한도 내에서, 두께 Y[nm]= -115.82 *X + 358.05로 형성될 수 있다. In addition, as another example, as shown in FIG. 6 , when the heat treatment process temperature is 870° C., the passivation film 180 has a thickness Y [ nm] = -236.87 *X + 703.54, and as shown in FIG. 7 , when the heat treatment process temperature is 900° C., the passivation film 180 has a thickness Y [ nm] = -115.82 *X + 358.05.

이와 같이, 본 발명에 따른 태양 전지는 패시베이션막(180)의 밀도(X)를 2.5 g/㎤ ~ 2.85 g/㎤ 사이의 고밀도로 형성하여, 별도의 수소 주입 공정을 생략하더라도, 전극을 형성하기 위한 열처리 공정에서 패시베이션막(180)이 파손되거나 손상되는 것을 방지할 수 있으며, 패시베이션막(180) 내의 에미터부(EMT)로 확산시켜 패시베이션 기능이 충분히 수행되도록 할 수 있다.As such, in the solar cell according to the present invention, the density (X) of the passivation film 180 is formed at a high density between 2.5 g/cm 3 and 2.85 g/cm 3 , and even if a separate hydrogen injection process is omitted, the electrode is formed. It is possible to prevent the passivation layer 180 from being damaged or damaged in the heat treatment process for the purpose, and to diffuse into the emitter portion EMT in the passivation layer 180 so that the passivation function is sufficiently performed.

지금까지는 반도체 기판(110)의 후면에 에미터부(EMT)가 위치하는 경우를 일례로 설명하였지만, 이와 달리 에미터부(EMT)가 반도체 기판(110)의 전면에 위치하고, 반도체 기판(110)의 후면에 후면 전계부(BSF)가 위치하는 경우에도 도 1 내지 도 7에서 설명한 패시베이션막(180)이 적용될 수 있다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.The case where the emitter part EMT is located on the rear surface of the semiconductor substrate 110 has been described as an example so far, but unlike this, the emitter part EMT is located on the front surface of the semiconductor substrate 110 and the rear surface of the semiconductor substrate 110 . The passivation layer 180 described with reference to FIGS. 1 to 7 may be applied even when the back surface field part BSF is positioned on the . This will be described in more detail as follows.

도 8은 본 발명의 제2 실시예에 따른 태양 전지에 대해 설명하기 위한 도이다.8 is a diagram for explaining a solar cell according to a second embodiment of the present invention.

도 8에서는 앞선 도 1에서 설명한 바와 동일한 구성 부분에 대한 설명은 생략하고, 다른 구성 부분을 위주로 설명한다.In FIG. 8 , descriptions of the same components as those described with reference to FIG. 1 are omitted, and other components will be mainly described.

도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 태양 전지는 반도체 기판(110), 터널층(160), 후면 전계부(BSF), 패시베이션막(180), 캡핑층(190), 에미터부(EMT), 반사 방지막(130), 제1 전극(140) 및 제2 전극(150)을 포함할 수 있다.As shown in FIG. 8 , the solar cell according to the second embodiment of the present invention has a semiconductor substrate 110 , a tunnel layer 160 , a back surface field part BSF, a passivation layer 180 , and a capping layer 190 . , an emitter part EMT, an anti-reflection layer 130 , a first electrode 140 , and a second electrode 150 .

여기서, 캡핑층(190)과 반사 방지막(130)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.Here, the capping layer 190 and the anti-reflection film 130 may be omitted, but if provided, the efficiency of the solar cell may be further improved, and thus the provided case will be described as an example.

여기의 도 8에서, 반도체 기판(110), 터널층(160), 캡핑층(190), 반사 방지막(130), 제1 전극(140) 및 제2 전극(150)은 앞선 도 1에서 설명한 바와 동일하므로, 상세한 설명은 생략한다.In FIG. 8 , the semiconductor substrate 110 , the tunnel layer 160 , the capping layer 190 , the anti-reflection layer 130 , the first electrode 140 , and the second electrode 150 are the same as described in FIG. 1 . Since it is the same, detailed description is abbreviate|omitted.

도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 태양 전지는 제2 도전성 타입의 불순물이 함유된 에미터부(EMT)가 반도체 기판(110)의 전면에 위치하고, 제1 도전성 타입의 불순물이 함유된 후면 전계부(BSF)가 반도체 기판(110)의 후면 위에 위치할 수 있다.As shown in FIG. 8 , in the solar cell according to the second embodiment of the present invention, the emitter part EMT containing impurities of the second conductivity type is located on the front surface of the semiconductor substrate 110 , and the A back surface field part BSF containing impurities may be positioned on the back surface of the semiconductor substrate 110 .

이와 같은 에미터부(EMT)는 반도체 기판(110)의 전면 전체에 제2 도전성 타입의 불순물이 확산되어 형성될 수 있다. 따라서, 에미터부(EMT)는 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다.The emitter portion EMT may be formed by diffusion of impurities of the second conductivity type over the entire surface of the semiconductor substrate 110 . Accordingly, the emitter part EMT may be formed of the same crystalline silicon material as that of the semiconductor substrate 110 .

제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑된 후면 전계부(BSF)는 반도체 기판(110)의 후면 위에 직접 형성될 수도 있지만, 도 8에 도시된 바와 같이, 후면 전계부(BSF)를 형성할 때, 반도체 기판(110)의 특성 저하를 방지하기 위하여, 반도체 기판(110)의 후면에 터널층(160)이 형성된 상태에서, 터널층(160)의 후면에 직접 접촉하도록 터널층(160)의 후면 전체 위에 후면 전계부(BSF)가 형성될 수 있다.The back surface field part BSF doped with impurities of the first conductivity type to a higher concentration than the semiconductor substrate 110 may be directly formed on the back surface of the semiconductor substrate 110, but as shown in FIG. 8, the back surface field part (BSF) When forming the BSF), in order to prevent deterioration of properties of the semiconductor substrate 110 , the tunnel layer 160 is formed on the rear surface of the semiconductor substrate 110 , and the tunnel is in direct contact with the rear surface of the tunnel layer 160 . A backside electric field BSF may be formed on the entire backside of the layer 160 .

따라서, 반도체 기판(110)에서 생성되는 캐리어를 통과시키는 유전체 재질의 터널층(160)은 반도체 기판(110)의 후면과 후면 전계부(BSF)의 전면 사이에 위치할 수 있다.Accordingly, the tunnel layer 160 made of a dielectric material through which the carrier generated in the semiconductor substrate 110 passes may be positioned between the rear surface of the semiconductor substrate 110 and the front surface of the rear electric field part BSF.

아울러, 후면 전계부(BSF)는 다결정 실리콘 재질층이 증착되어 형성되거나, 비정질 실리콘 재질층이 증착된 후 열처리 공정에 의해 비정질 실리콘 재질층이 다결정 실리콘 재질층으로 재결정화되어 형성될 수 있다. 이와 같은 후면 전계부(BSF)의 두께는 일례로, 100nm ~ 300nm 사이로 형성될 수 있다.In addition, the back surface field part BSF may be formed by depositing a polycrystalline silicon material layer, or may be formed by depositing an amorphous silicon material layer and then recrystallizing the amorphous silicon material layer into a polycrystalline silicon material layer by a heat treatment process. The thickness of the back-side electric field part BSF may be, for example, between 100 nm and 300 nm.

이와 같은 구조를 갖는 태양 전지에도, 후면 전계부(BSF)의 후면 위에 앞선 도 1 내지 도 7에서 설명한 패시베이션막(180)이 그대로 적용될 수 있다.Even in a solar cell having such a structure, the passivation layer 180 described with reference to FIGS. 1 to 7 may be directly applied on the rear surface of the rear surface field part BSF.

따라서, 후면 전계부(BSF)의 후면 위에 직접 접촉하여 패시베이션막(180)이 위치할 수 있으며, 이와 같은 패시베이션막(180)의 밀도(X)는 2.5 g/㎤ ~ 2.85 g/㎤ 사이일 수 있으며, 패시베이션막(180)의 두께(Y)는 30nm ~ 120nm 사이에서 결정될 수 있다.Accordingly, the passivation film 180 may be positioned in direct contact with the rear surface of the back surface field part BSF, and the density X of the passivation film 180 may be between 2.5 g/cm 3 and 2.85 g/cm 3 and the thickness Y of the passivation layer 180 may be determined between 30 nm and 120 nm.

아울러, 패시베이션막(180)의 두께(Y)는 30nm ~ 120nm 사이의 두께 범위 한도 내에서, 보다 최적화되어, Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가질 수 있으며, 여기서, X는 패시베이션막(180)의 밀도[g/㎤]를 나타낸다.In addition, the thickness Y of the passivation film 180 is more optimized within the thickness range limit of 30 nm to 120 nm, so that Y [nm] = (-115.8 ~ -236.8) *X + (358 ~ 703.5) , where X represents the density [g/cm 3 ] of the passivation layer 180 .

지금까지의 제1, 2 실시예에서는 제1 전극(140)이 반도체 기판(110)의 전면에 위치하고, 제2 전극(150)이 반도체 기판(110)의 후면에 위치하는 컨벤셔널 타입의 태양 전지에 본 발명의 패시베이션막(180)이 적용된 경우를 일례로 설명하였으나, 이와 다르게, 본 발명의 패시베이션막(180)은 제1 전극(140)과 제2 전극(150)이 모두 반도체 기판(110)의 후면에 위치하는 후면 컨택형 타입의 태양 전지에도 적용될 수 있다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.In the first and second embodiments so far, the conventional type solar cell in which the first electrode 140 is positioned on the front surface of the semiconductor substrate 110 and the second electrode 150 is positioned on the rear surface of the semiconductor substrate 110 . The case in which the passivation film 180 of the present invention is applied has been described as an example, but unlike this, in the passivation film 180 of the present invention, both the first electrode 140 and the second electrode 150 are the semiconductor substrate 110 . It can also be applied to a back contact type solar cell located on the back side of the . This will be described in more detail as follows.

도 9는 본 발명의 제3 실시예에 따른 태양 전지에 대해 설명하기 위한 도이다.9 is a view for explaining a solar cell according to a third embodiment of the present invention.

도 9에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 태양 전지는 반도체 기판(110), 터널층(160), 에미터부(EMT), 후면 전계부(BSF), 진성 반도체층(200), 패시베이션막(180), 반사 방지막(130), 제1 전극(145) 및 제2 전극(155)을 포함할 수 있다.As shown in FIG. 9 , the solar cell according to the third embodiment of the present invention has a semiconductor substrate 110 , a tunnel layer 160 , an emitter part (EMT), a back surface field part (BSF), and an intrinsic semiconductor layer 200 . ), a passivation layer 180 , an anti-reflection layer 130 , a first electrode 145 , and a second electrode 155 .

도 9에 대한 설명에서는 앞선 제1, 2 실시예에서 설명한 내용과 동일한 내용에 대한 설명은 생략한다.In the description of FIG. 9 , descriptions of the same content as those described in the first and second embodiments will be omitted.

여기서, 반사 방지막(130), 터널층(160) 및 진성 반도체층(200)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.Here, the anti-reflection layer 130 , the tunnel layer 160 , and the intrinsic semiconductor layer 200 may be omitted, but if provided, the efficiency of the solar cell may be further improved, and thus the provided case will be described as an example.

여기서, 반사 방지막(130)은 반도체 기판(110)의 전면에 직접 위치할 수 있으며, 유전체 재질로 형성될 수 있다. Here, the anti-reflection layer 130 may be directly positioned on the front surface of the semiconductor substrate 110 and may be formed of a dielectric material.

터널층(160)은 반도체 기판(110)에서 생성되는 캐리어를 통과시키며, 유전체 재질의 반도체 기판(110)의 후면과 진성 반도체층(200), 에미터부(EMT)의 및 후면 전계부(BSF)의 전면 사이에 위치할 수 있다. The tunnel layer 160 allows carriers generated in the semiconductor substrate 110 to pass therethrough, and the rear surface of the semiconductor substrate 110 made of a dielectric material, the intrinsic semiconductor layer 200 , and the emitter portion EMT and the rear electric field portion BSF). It can be located between the front of the

즉, 터널층(160)은 반도체 기판(110)의 후면 위에 직접 형성되고, 터널층(160)의 후면 위에 진성 반도체층(200), 에미터부(EMT) 및 후면 전계부(BSF)가 직접 형성될 수 있다.That is, the tunnel layer 160 is directly formed on the rear surface of the semiconductor substrate 110 , and the intrinsic semiconductor layer 200 , the emitter portion EMT, and the rear surface field portion BSF are directly formed on the rear surface of the tunnel layer 160 . can be

이와 같은 터널층(160)의 재질과 두께는 앞선 제1 실시예에서 설명한 바와 동일할 수 있다.The material and thickness of the tunnel layer 160 may be the same as described in the first embodiment.

에미터와 후면 전계부(BSF)는 모두 터널층(160)의 후면에 형성되되, 반도체 기판(110)을 후면에서 보았을 때, 에미터부(EMT)와 후면 전계부(BSF) 각각은 진성 반도체층(200)을 사이에 두고 서로 이격되어 위치할 수 있다.Both the emitter and the back field part BSF are formed on the back side of the tunnel layer 160 , and when the semiconductor substrate 110 is viewed from the back side, the emitter part EMT and the back field part BSF are each formed on the intrinsic semiconductor layer. (200) may be spaced apart from each other with interposed therebetween.

이때, 에미터부(EMT)와 후면 전계부(BSF) 각각은 제1 방향(x)으로 길게 스트라이프 형태로 길게 형성될 수 있으며, 다결정 실리콘 재질을 포함하여 형성될 수 있다.In this case, each of the emitter portion EMT and the rear electric field portion BSF may be formed to be elongated in a stripe shape in the first direction (x), and may include a polycrystalline silicon material.

즉, 에미터부(EMT)는 제2 도전성 타입의 불순물이 도핑된 다결정 실리콘 재질로 형성될 수 있고, 후면 전계부(BSF)는 제1 도전성 타입의 불순물이 도핑된 다결정 실리콘 재질로 형성될 수 있다.That is, the emitter portion EMT may be formed of a polysilicon material doped with impurities of the second conductivity type, and the back surface field portion BSF may be formed of a polysilicon material doped with impurities of the first conductivity type. .

아울러, 진성 반도체층(200)은 터널층(160)의 후면 표면 중에서 에미터부(EMT)와 후면 전계부(BSF) 사이의 이격된 공간에 진성 다결정 실리콘 재질로 형성될 수 있다.In addition, the intrinsic semiconductor layer 200 may be formed of an intrinsic polycrystalline silicon material in a space between the emitter portion EMT and the rear electric field portion BSF among the rear surface of the tunnel layer 160 .

이와 같은 에미터부(EMT), 후면 전계부(BSF) 및 진성 반도체층(200)은 다결정 실리콘 재질층이 증착되어 형성되거나, 진성 비정질 실리콘 재질층이 증착된 후 열처리 공정에 의해 진성 비정질 실리콘 재질층이 진성 다결정 실리콘 재질층으로 재결정화되어 형성될 수 있다.The emitter part (EMT), the backside electric field part (BSF), and the intrinsic semiconductor layer 200 are formed by depositing a polycrystalline silicon material layer or an intrinsic amorphous silicon material layer by a heat treatment process after the intrinsic amorphous silicon material layer is deposited. It can be formed by recrystallization from this intrinsic polycrystalline silicon material layer.

패시베이션막(180)은 에미터부(EMT), 후면 전계부(BSF) 및 진성 반도체층(200)의 후면 위에 직접 위치하여 형성될 수 있다. 구체적으로 도 9에 도시된 바와 같이, 패시베이션막(180)은 진성 반도체층(200)의 후면을 완전히 덮도록 형성될 수 있고, 에미터부(EMT) 및 후면 전계부(BSF)의 후면 중에서 제1 전극(145) 및 제2 전극(155)이 접속되는 영역을 제외한 나머지 부분을 덮도록 형성될 수 있다.The passivation layer 180 may be formed to be directly positioned on the emitter part EMT, the backside electric field part BSF, and the backside of the intrinsic semiconductor layer 200 . Specifically, as shown in FIG. 9 , the passivation layer 180 may be formed to completely cover the rear surface of the intrinsic semiconductor layer 200 , and may include a first The electrode 145 and the second electrode 155 may be formed to cover the remaining portion except for a region to which the electrode 145 and the second electrode 155 are connected.

아울러, 앞선 제1 실시예 및 제2 실시예에서 설명한 바와 같이, 패시베이션막(180)의 밀도(X)는 2.5 g/㎤ ~ 2.85 g/㎤ 사이일 수 있으며, 패시베이션막(180)의 두께(Y)는 30nm ~ 120nm 사이에서 결정될 수 있다.In addition, as described in the first and second embodiments, the density (X) of the passivation film 180 may be between 2.5 g/cm 3 and 2.85 g/cm 3 , and the thickness of the passivation film 180 ( Y) may be determined between 30 nm and 120 nm.

아울러, 패시베이션막(180)의 두께(Y)는 30nm ~ 120nm 사이의 두께 범위 한도 내에서, 보다 최적화되어, Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가질 수 있으며, 여기서, X는 패시베이션막(180)의 밀도[g/㎤]를 나타낸다.In addition, the thickness Y of the passivation film 180 is more optimized within the thickness range limit of 30 nm to 120 nm, so that Y [nm] = (-115.8 ~ -236.8) *X + (358 ~ 703.5) , where X represents the density [g/cm 3 ] of the passivation layer 180 .

제1 전극(145)은 반도체 기판(110)의 후면에 위치하며, 패시베이션막(180)을 관통하여 에미터부(EMT)에 접속될 수 있으며, 제2 전극(155)은 반도체 기판(110)의 후면에 위치하며, 패시베이션막(180)을 관통하여 후면 전계부(BSF)에 접속될 수 있다.The first electrode 145 is located on the rear surface of the semiconductor substrate 110 , and may pass through the passivation layer 180 to be connected to the emitter part EMT, and the second electrode 155 is the semiconductor substrate 110 . It is located on the rear surface and penetrates the passivation layer 180 to be connected to the rear electric field part BSF.

이와 같은, 제1 전극(145) 및 제2 전극(155) 각각은 에미터부(EMT) 및 후면 전계부(BSF) 각각의 길이 방향을 따라 길게 형성될 수 있다.As described above, each of the first electrode 145 and the second electrode 155 may be formed to be elongated in the longitudinal direction of each of the emitter part EMT and the rear electric field part BSF.

이와 같이, 본 발명에 따른 태양 전지는 패시베이션막(180)의 밀도(X)를 2.5 g/㎤ ~ 2.85 g/㎤ 사이의 고밀도로 형성하여, 별도의 수소 주입 공정을 생략하더라도, 전극을 형성하기 위한 열처리 공정에서 패시베이션막(180)이 파손되거나 손상되는 것을 방지할 수 있으며, 패시베이션막(180) 내의 에미터부(EMT) 및 후면 전계부(BSF)로 확산시켜 패시베이션 기능이 충분히 수행되도록 할 수 있다.As such, in the solar cell according to the present invention, the density (X) of the passivation film 180 is formed at a high density between 2.5 g/cm 3 and 2.85 g/cm 3 , and even if a separate hydrogen injection process is omitted, to form an electrode It is possible to prevent the passivation layer 180 from being damaged or damaged in the heat treatment process for .

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improved forms of the present invention are also provided by those skilled in the art using the basic concept of the present invention as defined in the following claims. is within the scope of the right.

Claims (18)

제1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판의 후면에 위치하며, 상기 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부; 및
상기 에미터부의 후면에 위치하며, 수소를 함유하는 유전 물질로 형성되어 Si-N 결합, Si-H 결합 및 H-N 결합을 포함하는 패시베이션막;
상기 반도체 기판의 전면에 위치하며, 상기 반도체 기판에 연결되는 제1 전극;
상기 반도체 기판의 후면에 위치하며, 상기 패시베이션막을 관통하여 상기 에미터부에 연결되는 제2 전극;을 포함하고,
상기 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이인 태양 전지.a semiconductor substrate containing impurities of a first conductivity type;
an emitter portion positioned on the back surface of the semiconductor substrate and containing impurities of a second conductivity type opposite to the first conductivity type; and
a passivation film disposed on the rear surface of the emitter part and formed of a dielectric material containing hydrogen and including a Si-N bond, a Si-H bond, and an HN bond;
a first electrode positioned on the front surface of the semiconductor substrate and connected to the semiconductor substrate;
a second electrode positioned on the rear surface of the semiconductor substrate and connected to the emitter unit through the passivation film;
A solar cell having a density of the passivation film between 2.5 g/cm 3 and 2.85 g/cm 3 . 제1 항에 있어서,
상기 패시베이션막의 두께(Y)는 30nm ~ 120nm 사이에서 결정되는 태양 전지.According to claim 1,
The thickness (Y) of the passivation layer is determined between 30nm ~ 120nm solar cell. 제2 항에 있어서,
상기 패시베이션막은 30nm ~ 120nm 사이의 두께 범위 한도 내에서,
상기 패시베이션막의 두께(Y)는 Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가지며, 여기서, X는 패시베이션막의 밀도[g/㎤]인 태양 전지.3. The method of claim 2,
The passivation film is within a thickness range of 30 nm to 120 nm,
The thickness (Y) of the passivation film has Y[nm] = (-115.8 to -236.8) *X + (358 to 703.5), where X is the density of the passivation film [g/cm 3 ] solar cell. 제1 항에 있어서,
상기 패시베이션막은 수소화된 실리콘 질화막(SiNx:H) 또는 수소화된 실리콘 산화질화막(SiOxNy:H)인 태양 전지.According to claim 1,
The passivation film is a hydrogenated silicon nitride film (SiNx:H) or a hydrogenated silicon oxynitride film (SiOxNy:H) solar cell. 제1 항에 있어서,
상기 반도체 기판의 후면과 상기 에미터부의 전면 사이에는 상기 반도체 기판에서 생성되는 캐리어를 통과시키는 유전체 재질의 터널층;을 더 포함하는 태양 전지.According to claim 1,
The solar cell further comprising a; a tunnel layer made of a dielectric material passing through the carrier generated in the semiconductor substrate between the rear surface of the semiconductor substrate and the front surface of the emitter unit. 제1 항에 있어서,
상기 패시베이션막의 후면에는 a-SiOx, a-SiCx 또는 SiOx 중 적어도 하나를 포함하는 캡핑층(capping layer)을 더 포함하는 태양 전지.According to claim 1,
The solar cell further comprising a capping layer including at least one of a-SiOx, a-SiCx, and SiOx on a rear surface of the passivation layer. 제1 항에 있어서,
상기 에미터부는 다결정 실리콘 재질을 포함하는 태양 전지.According to claim 1,
The emitter part is a solar cell including a polycrystalline silicon material. 제1 항에 있어서,
상기 반도체 기판의 전면에 위치하며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 전면 전계부;를 더 포함하는 태양 전지.According to claim 1,
and a front electric field part positioned on the front surface of the semiconductor substrate and containing impurities of the first conductivity type at a higher concentration than the semiconductor substrate. 제8 항에 있어서,
상기 전면 전계부는 반도체 기판과 동일한 결정질 실리콘 재질로 형성되는 태양 전지.9. The method of claim 8,
The front electric field part is a solar cell formed of the same crystalline silicon material as the semiconductor substrate. 제1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판의 전면에 위치하며, 상기 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부;
상기 반도체 기판의 후면에 위치하며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부;
상기 후면 전계부의 후면에 위치하며, 수소를 함유하는 유전 물질로 형성되어 Si-N 결합, Si-H 결합 및 H-N 결합을 포함하는 패시베이션막;
상기 반도체 기판의 전면에 위치하며, 상기 에미터부에 접속되는 제1 전극; 및
상기 반도체 기판의 후면에 위치하며, 상기 패시베이션막을 관통하여 상기 후면 전계부에 접속되는 제2 전극;을 포함하고,
상기 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이인 태양 전지.a semiconductor substrate containing impurities of a first conductivity type;
an emitter portion positioned on the front surface of the semiconductor substrate and containing impurities of a second conductivity type opposite to the first conductivity type;
a rear electric field unit located on the rear surface of the semiconductor substrate and containing impurities of the first conductivity type at a higher concentration than that of the semiconductor substrate;
a passivation film disposed on the rear surface of the rear electric field part and formed of a dielectric material containing hydrogen and including a Si-N bond, a Si-H bond, and an HN bond;
a first electrode positioned on the front surface of the semiconductor substrate and connected to the emitter part; and
a second electrode positioned on the rear surface of the semiconductor substrate and connected to the rear electric field unit through the passivation film;
A solar cell having a density of the passivation film between 2.5 g/cm 3 and 2.85 g/cm 3 . 제10 항에 있어서,
상기 패시베이션막의 두께(Y)는 30nm ~ 120nm 사이에서 결정되는 태양 전지.11. The method of claim 10,
The thickness (Y) of the passivation layer is determined between 30nm ~ 120nm solar cell. 제11 항에 있어서,
상기 패시베이션막은 30nm ~ 120nm 사이의 두께 범위 한도 내에서,
상기 패시베이션막의 두께(Y)는 Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가지며, 여기서, X는 패시베이션막의 밀도[g/㎤]인 태양 전지.12. The method of claim 11,
The passivation film is within a thickness range of 30 nm to 120 nm,
The thickness (Y) of the passivation film has Y[nm] = (-115.8 to -236.8) *X + (358 to 703.5), where X is the density of the passivation film [g/cm 3 ] solar cell. 제1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판의 후면에 위치하며, 상기 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부;
상기 반도체 기판의 후면에 상기 에미터부와 이격되어 위치하며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부;
상기 에미터부 및 상기 후면 전계부의 후면에 위치하며, 수소를 함유하는 유전 물질로 형성되어 Si-N 결합, Si-H 결합 및 H-N 결합을 포함하는 패시베이션막;
상기 반도체 기판의 후면에 위치하며, 상기 패시베이션막을 관통하여 상기 에미터부에 접속되는 제1 전극; 및
상기 반도체 기판의 후면에 위치하며, 상기 패시베이션막을 관통하여 상기 후면 전계부에 접속되는 제2 전극;을 포함하고,
상기 패시베이션막의 밀도는 상기 패시베이션막의 밀도는 2.5 g/㎤ ~ 2.85 g/㎤ 사이인 태양 전지.a semiconductor substrate containing impurities of a first conductivity type;
an emitter part located on a rear surface of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
a rear electric field part located on the rear surface of the semiconductor substrate spaced apart from the emitter part and containing impurities of the first conductivity type at a higher concentration than that of the semiconductor substrate;
a passivation film disposed on the rear surface of the emitter unit and the rear electric field unit and formed of a dielectric material containing hydrogen and including a Si-N bond, a Si-H bond, and an HN bond;
a first electrode positioned on the rear surface of the semiconductor substrate and connected to the emitter portion through the passivation film; and
a second electrode positioned on the rear surface of the semiconductor substrate and connected to the rear electric field unit through the passivation film;
The density of the passivation film is a solar cell wherein the passivation film has a density between 2.5 g/cm 3 and 2.85 g/cm 3 . 제13 항에 있어서,
상기 패시베이션막의 두께(Y)는 30nm ~ 120nm 사이에서 결정되는 태양 전지.14. The method of claim 13,
The thickness (Y) of the passivation layer is determined between 30nm ~ 120nm solar cell. 제14 항에 있어서,
상기 패시베이션막은 30nm ~ 120nm 사이의 두께 범위 한도 내에서,
상기 패시베이션막의 두께(Y)는 Y[nm]= (-115.8 ~ -236.8) *X + (358 ~ 703.5)를 가지며, 여기서, X는 패시베이션막의 밀도[g/㎤]인 태양 전지.15. The method of claim 14,
The passivation film is within a thickness range of 30 nm to 120 nm,
The thickness (Y) of the passivation film has Y[nm] = (-115.8 to -236.8) *X + (358 to 703.5), where X is the density of the passivation film [g/cm 3 ] solar cell. 제13 항에 있어서,
상기 반도체 기판의 후면과 상기 에미터부의 및 상기 후면 전계부의 전면 사이에는 상기 반도체 기판에서 생성되는 캐리어를 통과시키는 유전체 재질의 터널층;을 더 포함하는 태양 전지.14. The method of claim 13,
The solar cell further comprising a; a tunnel layer made of a dielectric material passing through the carrier generated in the semiconductor substrate between the rear surface of the semiconductor substrate and the emitter portion and the front surface of the rear electric field portion. 제13 항에 있어서,
상기 에미터부와 상기 후면 전계부는 다결정 실리콘 재질을 포함하는 태양 전지.14. The method of claim 13,
The emitter unit and the rear electric field unit include a polycrystalline silicon material. 제13 항에 있어서,
상기 반도체 기판을 후면에서 보았을 때, 상기 에미터부와 상기 후면 전계부 사이의 이격된 공간에는 진성 다결정 실리콘 재질의 진성 반도체층;을 더 포함하는 태양 전지.14. The method of claim 13,
and an intrinsic semiconductor layer made of an intrinsic polycrystalline silicon material in a space spaced apart between the emitter part and the rear electric field part when the semiconductor substrate is viewed from the rear surface.
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