KR102284651B1 - 트랜지스터 장치의 제조 방법 - Google Patents

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Abstract

채널층을 포함하는 트랜지스터 장치의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 스트레인된 층(strained layer)을 에피택셜하게 성장시키는(결함 없이) 단계; 상기 에피택셜하게 성장한 스트레인된 층 상에 상기 채널층을 에피택셜하게 성장시키는 단계; 상기 채널층 상에 게이트 구조물을 제공하는 단계; 상기 채널층 내부로, 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로 상기 게이트 구조물을 마스크로 사용하여 선택적으로 식각하여, 상기 기판으로부터 연장하는 돌출부를 생성하는 단계를 포함하며, 상기 돌출부는 상기 채널층의 부분 및 상기 에피택셜 성장한 스트레인 층의 적어도 상측 부분을 포함하며, 상기 부분들 내의 탄성 완화(elastic relaxation)을 가능하게 한다.

Description

트랜지스터 장치의 제조 방법{A method for manufacturing a transistor device}
본 개시는 트랜지스터 장치들의 제조 방법들에 관한 것이다.
일반적으로 트랜지스터는 소스 및 드레인 영역을 연결하는 채널, 예를 들어 채널층 또는 영역을 포함한다. 채널은 소스 및 드레인 사이의 채널을 통해 흐르는 전류를 조절하기 위한 게이트 콘택을 구비하도록 제공된다.
채널 영역 내의 스트레스의 양이 조절될 필요가 있음은 당업자에게 잘 알려져 있으며, 이는 이들이 트랜지스터 장치의 성능들을 정의하는 중요한 변수이기 때문이다.
종래 기술에서, 일반적으로 스트레인 완화된 버퍼층(strain relaxed buffer layer, SRB)이 베이스 기판, 예를 들어 실리콘 기판과 상기 채널을 구체화하는 활성 반도체층(active semiconductor layer) 사이에 적용된다. 이러한 SRB 층은 채널층을 위한, 예를 들어 핀펫(finFET) 트랜지스터 장치의 채널층을 위한 효율적인 스트레서(stressor)인 것으로 알려져 있다.
이러한 SRB 층들의 본질적인 특성은 이들이 결함들(defects), 예를 들어 미스핏 전위들(misfit dislocations), 스레딩 전위들(threading dislocations), 쌍정 결함들(twin defects) 등을 포함하도록 한다. 이들이 예를 들어 누설 전류(leakage current)를 증가시키고, 이동도(mobility)를 저하시키며, 동작하는 장치들의 수율(yield)을 감소시킬 수 있기 때문에, CMOS 어플리케이션들에 대하여 이러한 결함들이 바람직하지 못하다
SRB 층들의 결함 감소 기술들이 종래 기술에도 존재하지만, 이들은 고가이고, 및/또는 사용하기 어렵다. 이러한 기술들은 예를 들어 SRB 층의 두께를 증가시키고, 및/또는 종횡비 트랩핑(aspect ratio trapping, ART) 기술들을 적용하는 데 의존한다.
여전히, SRB 층들을 위한 스레딩 전위 밀도들은 높게 유지되며, 105/cm2보다 낮게 발표된 적이 없다.
트랜지스터 장치들의 채널층을 위한 대안적인 스트레서 기술들이 개발될 필요가 있다.
본 개시의 목적은 매우 낮은 결함 밀도를 갖는 채널층 또는 완전히 결함 없는(defect-free) 채널층을 구비하는 트랜지스터 장치의 제조 방법을 제공하는 것이다.
이러한 목적은 본 개시의 제1 독립항의 기술적 특징을 나타내는 방법에 따라 달성된다.
본 개시의 제1 측면에 있어서, 채널층을 구비하는 트랜지스터 장치의 제조 방법이 개시되며,
상기 방법은,
- 기판을 제공하는 단계;
- 상기 기판 상에 스트레인된 층(strained layer)을 에피택셜하게 성장시키는(결함 없이) 단계;
- 상기 에피택셜하게 성장한 스트레인된 층 상에 상기 채널층을 에피택셜하게 성장시키는 단계;
- 상기 채널층 상에 게이트 구조물을 제공하는 단계;
- 상기 채널층 내부로, 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로 상기 게이트 구조물을 마스크로 사용하여 선택적으로 식각하여, 상기 기판으로부터 연장하는 돌출부(상기 게이트 구조물 아래에 위치하는)를 생성하는 단계를 포함하며, 상기 돌출부는 상기 채널층의 부분 및 상기 에피택셜 성장한 스트레인 층의 적어도 상측 부분을 포함하며, 상기 부분들 내의 탄성 완화(elastic relaxation)을 가능하게 한다.
상기 트랜지스터 장치는 평면형 또는 비평면형(non-planar type)일 수 있다. 이는 예를 들어 핀펫 형의 트랜지스터일 수 있다.
게이트 구조물은 당업자에게 잘 알려져 있다. 이는 스페이서 구조물들의 세트 사이에 위치한, 더미 게이트(dummy gate) 물질을 포함할 수 있거나(더미 게이트 구조물인 경우에), 또는 그 상부에 금속층 또는 금속층 스택(stack)을 구비한 유전층 또는 층 스택을 포함할 수 있다.
탄성 완화의 개념은 당업자에게 잘 알려져 있다. 탄성 완화의 경우에, 층 내의 스트레스는 결정 결함들(crystal defects)의 형성에 의해서가 아니라, 지형학(topography)에 의해서 완화된다. 탄성 완화 동안에, 개별적인 층들 내에는 매우 작은 수의 결함(100만 개 장치 당 1 개 미만의 결함) 또는 결함이 전혀 도입되지(introduced) 않는다. 개별적인 부분들의 탄성 완화 동안에, 이들의 면내 치수들(in-plane dimensions)은 0.1% 이상, 예를 들어 0.5% 이상, 예를 들어 1% 이상 증가할 수 있다. 이러한 완화는 상기 채널층 내에 스트레스를 도입한다. 소정의 물질 층들을 적용할 때, 상기 채널층 내에 유도된 스트레스는 처리될 수 있다(engineered). 상기 에피택셜하게 성장한 스트레인된 층 상의 상기 채널층의 근원적인 에피택셜한 성장에 기인하여, 상기 채널층 자체는 실질적인 양의 결함들(칩 면적 제곱 센티미터 당 0.0001 개 미만의 결함들)을 포함하지 않을 것이거나, 또는 전혀 결함들을 포함하지 않을 것이다.
바람직한 실시예들에 따르면, 상기 방법은 상기 에피택셜하게 성장한 층을 완전히 관통한 식각 및 적어도 부분적으로 상기 기판 내부로의 식각을 포함하며, 상기 돌출부는 상기 기판의 상측 부분을 더 포함한다.
이는 상기 스트레인된 층이 그 전체 두께에 걸쳐 완화되는 것을 가능하게 하며, 이에 따라 상기 채널층으로 전달될 수 있는 스트레스의 총 양을 증가시킨다는 이점을 제공한다.
바람직한 실시예들에 따르면, 상기 채널층 내부로 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로의 선택적 식각은 내측으로 만곡된(inwardly curved), 직선의(straight), 또는 외측으로 만곡된(outwardly curved) 상기 돌출부의 측벽을 유발하도록 한다. 바람직하게는, 상기 측벽은 내측으로 만곡된다. 이는 하나 또는 그 이상의 선택적 식각 단계들을 포함할 수 있다.
바람직한 실시예들에 따르면, 선택적 식각은 최신의 기술에서 잘 알려져 있으며, HBr, O2, CF4 또는 NF3 식각액들(chemistries)을 사용한 플라즈마 증대 식각(plasma-enhanced etching)을 사용한다. 플라즈마 펄스들의 특성들을 변화시킴에 의해, 내측으로, 외측으로 만곡되거나 또는 직선인 측벽들이 생성될 수 있다.
바람직한 실시예들에 따르면, 상기 방법은 상기 돌출부 및 상기 돌출부의 반대 측면들(opposed sides)에 직접 인접하게 소스 및 드레인 구조물들을 에피택셜하게 성장시키는 단계를 더 포함한다. 일반적인 공정들은 실란(silane), 저메인(germane) 및 트리실란(trisilane)을 사용한 화학 기상 증착법(chemical vapor deposition)을 사용한다. 이러한 소스 및 드레인 구조물들은 상기 돌출부의 상기 측벽들 상에, 및 하부의 층(underlying layer), 예를 들어 상기 스트레인된 층 또는 상기 기판의 노출된 상면 상에 에피택셜하게 성장하고, 상기 돌출부 내에, 및 이에 따라 상기 채널층 내에 스트레스를 더 유도할 것이다. 이러한 소스 및 드레인 구조물들은, 실리콘 또는 실리콘 저머늄 채널층의 경우에 바람직하게는 실리콘 저머늄(SiGe) 또는 실리콘 카본(Si:C)을 포함한다. 이러한 소스 및 드레인 구조물들은, 인듐 갈륨 비소(InGaAs) 채널층의 경우에 바람직하게는 인듐 갈륨 비소(InGaAs)를 포함한다.
바람직한 실시예들에 따르면, 상기 게이트 구조물은 더미 게이트 구조물이며, 상기 방법은, 상기 돌출부에 직접 인접하며 이에 따라 직접 물리적으로 접촉하는 상기 소스 및 드레인 구조물들을 에피택셜하게 성장시키는 단계 이후에, 최종 게이트 구조물에 의해 상기 더미 게이트 구조물을 교체하는 단계를 더 포함한다.
바람직한 실시예들에 따르면, 상기 최종 게이트 구조물은 적어도 유전층 및 금속층 스택을 포함한다.
바람직한 실시예들에 따르면, SiGe 또는 Si:C를 포함하는 스트레인된 버퍼층과 조합되어, 상기 기판은 실리콘 기판이다. 또한, 상기 기판은, In1-xGaxAs 또는 InAs를 포함하는 스트레인된 버퍼층과 조합되어, 예를 들어 인듐 포스파이드(InP) 기판일 수도 있고 또는 에피택셜하게 성장한 InP 가상 버퍼(virtual buffer)를 구비한 실리콘 기판일 수도 있다.
바람직한 실시예들에 있어서, SiGe을 포함하는 스트레인된 버퍼층은 실리콘 또는 SiGe 채널층과 조합된다.
바람직한 실시예들에 있어서, Si:C을 포함하는 스트레인된 버퍼층은 실리콘 채널층과 조합된다.
바람직한 실시예들에 있어서, InAs을 포함하는 스트레인된 버퍼층은 InGaAs 채널층과 조합된다.
바람직한 실시예들에 있어서, InAs 또는 InGaAs을 포함하는 스트레인된 버퍼층은 InGaAs 채널층과 조합된다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET 형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 20 내지 60%의 저머늄 농도를 갖는 SiGe을 포함하며, 상기 채널층은 실리콘을 포함하고, 상기 소스 및 드레인 구조물들은 0 내지 5%의 카본(C) 농도를 갖는 Si:C을 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 pFET형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 0 내지 5%의 카본 농도를 갖는 Si:C을 포함하며, 상기 채널층은 실리콘을 포함하며, 상기 소스 및 드레인 구조물들은 20 내지 60%의 저머늄 농도를 갖는 SiGe을 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 pFET형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 약 25%의 저머늄 농도를 갖는 SiGe을 포함하며, 상기 채널층은 30% 이상(예를 들어, 약 50%)의 저머늄 농도를 갖는 SiGe을 포함하고, 상기 소스 및 드레인 구조물들은 20 내지 60%의 저머늄 농도를 갖는 SiGe을 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 InAs를 포함하며, 상기 채널층은 약 53%의 인듐 및 약 47%의 갈륨을 포함하는 InGaAs를 포함하며, 상기 소스 및 드레인 구조물들은 약 30%의 인듐 및 약 70%의 갈륨을 포함하는 InGaAs를 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 InyGa1-yAs를 포함하며, 상기 채널층은 y>x인 InxGa1-xAs를 포함하며, 상기 소스 및 드레인 구조물들은 z<y이며, x, y 및 z가 [0, 1]의 범위의 값들인 InzGa1-zAs를 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 약 70%의 인듐 및 약 30%의 갈륨을 포함하는 InGaAs를 포함하며, 상기 채널층은 약 53%의 인듐 및 약 47%의 갈륨을 포함하는 InGaAs를 포함하며, 상기 소스 및 드레인 구조물들은 약 30%의 인듐 및 약 70%의 갈륨을 포함하는 InGaAs를 포함한다.
본 개시는 하기의 명세서 및 첨부된 도면들에 의해 더욱 명확해질 것이다.
도 1a 내지 도 1g는 본 개시의 제1 실시예에 따른 공정 플로우를 나타낸다.
도 2a 내지 도 2e는 본 개시의 제2 실시예에 따른 공정 플로우를 나타낸다.
도 3a 내지 도 3c는 본 개시의 제3 실시예에 따른 공정 플로우를 나타낸다.
도 4는 본 개시의 실시예들에서의 사용을 위한 바람직한 물질 시스템들의 개요를 나타낸다.
본 개시는 특정한 도면들을 참조로 특정 실시예들에 관하여 설명할 것이지만, 본 발명이 이에 한정되는 것은 아니며 오직 청구항들에 의하여 한정된다. 설명된 도면들은 개략적인 것이고 비한정적이다. 도면들에서, 일부 구성요소들의 크기는 과장될 수 있고, 설명적인 목적을 위하여 비율에 맞게 그려지지 않을 수 있다. 치수들 및 상대적인 치수들은 본 발명의 실시를 위한 실제 구체화에 대응되지 않는다.
게다가, 상세한 설명 내에서 용어 제1, 제2 및 동류물들은 유사한 구성요소들 사이를 구분하기 위하여 사용되며, 필수적으로 순서, 서열에서의 시간적, 공간적인 순서 또는 다른 임의의 방식에서의 순서를 위하여 사용되지는 않는다. 따라서 사용되는 용어들은 적절한 상황들 하에서 서로 교환 가능하며, 여기 설명된 본 개시의 실시예들이 여기 설명되거나 도시된 것과는 다른 순서로 동작 가능함이 이해되어야 할 것이다.
게다가, 상세한 설명 내에서 용어 상부, 하부 및 그 동류물들은 설명적인 목적으로 사용되며, 필수적으로 상대적인 위치들을 설명하도록 사용되지는 않는다. 따라서 사용되는 용어들은 적절한 상황들 하에서 서로 교환 가능하며, 여기 설명된 본 개시의 실시예들이 여기 설명되거나 도시된 것과는 다른 방향으로 동작 가능함이 이해되어야 할 것이다.
본 개시의 바람직한 제1 실시예는 도 1a 내지 도 1g에 의해 도시된다. 실리콘 기판(1) 상에 스트레인된 버퍼층(strained buffer layer)(2)이 에피택셜하게 성장한다. 스트레인된 버퍼층(2)은 예를 들어 실리콘 저머늄(SiGe) 또는 실리콘 카본(Si:C)을 포함하거나 이들로 구성될 수 있다. 채널층(3)은 스트레인된 버퍼층(2)의 상측 상에 에피택셜하게 성장한다(도 1a). 채널층(3)은 예를 들어 실리콘(Si) 또는 실리콘 저머늄(SiGe)을 포함하거나 이들로 구성될 수 있다.
더미 게이트 구조물(4)이 채널층(3) 상측 상에 제공된다(도 1b). 더미 게이트 구조물은 예를 들어 실리콘 더미 게이트(41) 및 스페이서들(42)의 세트를 포함할 수 있다. 더미 게이트 구조물들(4), 이들의 물질들 및 형성 방법들은 본 기술 분야에서 잘 알려져 있다.
더미 게이트 구조물(4)은 이후 도 1c에 도시된 것과 같이 선택적 식각 공정을 위한 식각 마스크로서 사용된다. 선택적 식각 공정은 채널층(3) 및 스트레인된 버퍼층(2)의 적어도 일부분을 식각하도록 수행된다. 상기 식각 공정은 더미 게이트 구조물(4)에 영향을 주지 않거나, 또는 매우 제한된 정도까지만 영향을 주어야 한다. 여기서 공간들(50)이 스트레인된 버퍼층(2)의 노출된 상면 상에서, 상기 식각 공정에 의해 형성되고 기판(1)으로부터 연장하는 돌출부(6)의 측벽들과 인접하여 생성된다. 따라서, 이러한 돌출부(6)는 채널층(3) 부분 및 에피택셜하게 성장한 스트레인된 층(2)의 적어도 상측 부분을 포함할 수 있다. 돌출부(6)의 측벽들은 직선일(straight) 수 있고, 즉 상기 측벽이 상기 기판의 주면에 의해 정의되는 방향 상에서 수직할 수 있다. 상기 측벽들의 프로파일은 곡률(curvature, c)을 가질 수 있고, 예를 들어 내측으로 만곡될(inwardly curved) 수 있고, 또는 외측으로 만곡될(outwardly curved) 수 있다. 이러한 곡률(c)의 속성은 적절한 식각액들(etching chemistries) 및 상기 층 스택을 위한 물질들을 선택함에 의해 미리 결정될 수 있다. 이러한 식각액들 및 공정들에 대한 선택사항들은 당업자에게 잘 알려진 바와 같다.
공간들(50)이 돌출부(6)를 정의함과 동시에 돌출부(6)에 인접하여 생성된다는 사실은, 상기 층 스택 내에 이전에 축적되었던 스트레스가 탄성 완화 공정에 의해 재분배되는 것을 가능하게 한다. 실제로, 채널층(3)의 상기 부분 및 스트레인된 층(2)의 적어도 상측 부분이 정의되고, 이에 따라 측방향으로 노출된다. 이는 이러한 부분들의 측방향 확장(lateral expansion)을 일으키고, 이에 따라 돌출부(6)의 측벽들의 새로운 곡률(c*)(층(2)의 부분에 대하여 곡률(c2 *) 및 층(3)의 부분에 대하여 곡률(c3 *))을 유발할 것이다. 도 1d에는 이러한 확장이 과장되어 표현된다. 실제로, 일반적으로 내측으로 만곡된 측벽들은 내측으로 만곡된 채 잔류할 것이 예상되며, 외측으로 만곡된 측벽들은 외측으로 만곡된 채 잔류할 것이 예상된다. 기판의 전면(front surface)에 평행한 방향에 따른 개별적인 부분들의 상대적인 측방향 확장은, 다른 층들 및 기판을 위하여 선택된 물질들에 따라 예를 들어 1% 이상, 또는 0.5% 이상, 또는 0.1% 이상일 수 있다. 스트레인된 층(2)(의 부분)의 탄성 완화는 채널층(3)의 상기 부분 내에 스트레스를 도입할 것이다.
이후, 소스 및 드레인 구조물들(5)이, 예를 들어 도 1f에 도시된 것과 같이, 돌출부(6)의 반대 측면들에서 돌출부(6)에 직접 인접하게, 돌출부(6)의 측벽들 상에 뿐만 아니라 스트레인된 층(2)의 노출된 상부 표면 상에 에피택셜하게 성장할 수 있다. 이러한 구조물들은 예를 들어 SiGe 또는 Si:C을 포함할 수 있다. 상기 소스 및 드레인 영역들과 상기 돌출부의 측벽들 사이의 물리적인 계면이 여기서 생성된다. 상기 소스 및 드레인 구조물들은 채널층(3) 내에 스트레스를 더욱 도입할 수 있다. 채널층(3) 내에 도입된 전체 스트레스가 조절될 수 있고, 물질들 및 공정 조건들의 적절한 선택에 의해 미리 결정될 수 있다.
이제 더미 게이트 구조물(4)은 최종 게이트 구조물(7)에 의해 교체될 수 있다. 더미 게이트(41)는 선택적으로 제거되고, 적어도 유전층(73) 및 금속층 또는 층 스택(74)을 포함하는 최종 게이트 스택에 의해 교체된다(도 1g). 　
도 2a 내지 도 2e에 도시된 본 개시의 제2 실시예에 따르면, 유사한 방법이 수행되나, 다른 식각 공정들의 시퀀스를 포함할 수 있는 선택적 식각 단계가 스트레인된 층(2)을 완전히 관통하며(도 2a), 하부의 기판(1) 내부로 부분적으로 수행된다는 점만이 상이하며, 여기서 상기 기판의 노출된 상면 상으로 공간들을 생성하며 이러한 공간들은 상기 식각 공정에 의해 형성된 돌출부(6)의 측벽들에 인접한다. 돌출부(6)는 또한 하부의 기판(1)의 상측 부분을 포함한다. 또한, 기판의 상기 상측 부분은 이제 스트레스 재분배에 기여할 수 있다. 도 2b에 도시된 돌출부(6)의 외측벽들은 상기 층들의 탄성 완화 이후에 곡률(c*)(기판(1) 부분을 위한 곡률(c1 *), 층(2)의 부분을 위한 곡률(c2 *) 및 층(3)을 위한 곡률(c3 *))을 포함한다.
이후, 제1 실시예에서와 유사하게, 소스 및 드레인 구조물들(5)은 돌출부(6)의 반대 측면들에서 돌출부(6)에 직접 인접하게, 돌출부(6)의 측벽들 상에 뿐만 아니라 스트레인된 층(2)의 노출된 상부 표면 상에 에피택셜하게 성장한다. 상기 소스 및 드레인 영역들과 상기 돌출부의 측벽들 사이의 물리적 계면이 여기서 생성된다.
더미 게이트 구조물(4)은 최종 게이트 구조물(7)에 의해 교체된다. 더미 게이트(41)는 선택적으로 제거되고, 적어도 유전층(73) 및 금속층 또는 층 스택(74)을 포함하는 최종 게이트 스택에 의해 교체된다(도 2d 및 도 2e).　
도 3a 내지 도 3c에는 본 개시의 제3 실시예가 개시되며, 이는 제1 실시예와 유사하나, 더미 게이트 구조물(4)을 제공하고 공정 플로우에서 후속적으로 최종 게이트 구조물로 교체되는 대신에, 최종 게이트 구조물(7)이 직접 제공된다. 　
식각 단계는 상기 채널층 내부로, 및 부분적으로는 상기 에피택셜하게 성장한 스트레인된 층 내에서 선택적으로 식각하도록 수행되어 최종 게이트 구조물(7)을 마스크로 사용하며(도 3a 및 도 3b), 이에 따라 기판(1)으로부터 연장하는 돌출부(6)를 생성하고, 돌출부(6)는 채널층(3)의 일부분 및 에피택셜하게 성장한 스트레인된 층(2)의 적어도 상측 일부분을 포함하며, 이러한 부분들 내의 탄성 완화(elastic relaxation)을 가능하게 한다.
이와는 달리, 본 개시의 제2 실시예를 위하여 설명된 것과 유사하게, 다른 식각 공정들의 시퀀스를 포함할 수 있는 선택적 식각 단계가 스트레인된 층(2)을 완전히 관통하고, 하부의 기판(1) 내부로 부분적으로 수행된다.
그러므로, 제1 및 제2 실시예들에서와 유사하게, 도 3c에 도시된 것과 같이 소스 및 드레인 구조물들(5)은 돌출부(6)의 반대 측면들에서 돌출부(6)에 직접 인접하게, 돌출부(6)의 측벽들 상에 뿐만 아니라 상기 하부층, 예를 들어 상기 스트레인된 층 또는 기판의 노출된 상부 표면 상에 에피택셜하게 성장한다. 상기 소스 및 드레인 영역들과 상기 돌출부의 측벽들 사이의 물리적 계면이 여기서 생성된다.
기판뿐만 아니라 개별적인 층들을 구성하거나, 그 내에 포함되는 물질들의 선택은 최종적인 스트레스 재분배를 결정하는 것을 가능하게 한다.
바람직한 물질 조합들이 도 4에 도시된다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET 형이며, 상기 에피택셜하게 성장한 스트레인된 층은 20 내지 60% 범위의 저머늄 농도를 갖는 실리콘 저머늄(SiGe)을 포함하며, 상기 채널층은 실리콘을 포함하며, 상기 소스 및 드레인 구조물들은 카본 농도가 0 내지 5%의 범위인 실리콘 카본(Si:C)을 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 pFET 형이며, 상기 에피택셜하게 성장한 스트레인된 층은 카본 농도가 0 내지 5%의 범위인 실리콘 카본(Si:C)을 포함하며, 상기 채널층은 실리콘을 포함하며, 상기 소스 및 드레인 구조물들은 20 내지 60% 범위의 저머늄 농도를 갖는 실리콘 저머늄(SiGe)을 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 pFET 형이며, 상기 에피택셜하게 성장한 스트레인된 층은 약 25%의 저머늄 농도를 갖는 실리콘 저머늄(SiGe)을 포함하며, 상기 채널층은 30%보다 높은(예를 들어, 약 50%) 저머늄 농도를 갖는 실리콘 저머늄(SiGe)을 포함하며, 상기 소스 및 드레인 구조물들은 20 내지 60%의 범위의 저머늄 농도를 갖는 실리콘 저머늄을 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET 형이며, 상기 에피택셜하게 성장한 스트레인된 층은 인듐 비소(InAs)를 포함하며, 상기 채널층은 약 53%의 인듐(In) 및 약 47%의 갈륨(Ga)을 포함하는 인듐 갈륨 비소(InGaAs)를 포함하며, 상기 소스 및 드레인 구조물들은 약 30%의 인듐(In) 및 약 70%의 갈륨(Ga)을 포함하는 인듐 갈륨 비소(InGaAs)를 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET 형이며, 상기 에피택셜하게 성장한 스트레인된 층은 InyGa1-yAs를 포함하며, 상기 채널층은 y>x인 InxGa1-xAs를 포함하며, 상기 소스 및 드레인 구조물들은 z<y이고, x, y 및 z가 [0, 1]의 범위 내의 값들인 InzGa1-zAs를 포함한다.
바람직한 실시예들에 따르면, 상기 트랜지스터 장치는 nFET 형이며, 상기 에피택셜하게 성장한 스트레인된 층은 약 70%의 인듐(In) 및 약 30%의 갈륨(Ga)을 포함하는 InGaAs를 포함하며, 상기 채널층은 약 53%의 인듐(In) 및 약 47%의 갈륨(Ga)을 포함하는 InGaAs를 포함하며, 상기 소스 및 드레인 구조물들은 약 30%의 인듐(In) 및 약 70%의 갈륨(Ga)을 포함하는 InGaAs를 포함한다.

Claims (14)

  1. 채널층을 포함하는 트랜지스터 장치의 제조 방법으로서, 상기 방법은,
    기판을 제공하는 단계;
    상기 기판 상에 스트레인된 층(strained layer)을 에피택셜하게 성장시키는 단계;
    상기 에피택셜하게 성장한 스트레인된 층 상에 상기 채널층을 에피택셜하게 성장시키는 단계;
    상기 채널층 상에 제1 게이트 구조물을 제공하는 단계;
    상기 채널층 내부로, 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로 상기 제1 게이트 구조물을 마스크로 사용하여 선택적 식각하여 상기 기판으로부터 연장하는 돌출부(protrusion)를 생성하는 단계;
    상기 돌출부 및 상기 돌출부의 반대 측면들(opposed sides)에 직접 인접하게 소스 및 드레인 구조물들을 에피택셜하게 성장시키는 단계; 및
    상기 돌출부에 직접 인접하게 상기 소스 및 드레인 구조물들을 에피택셜하게 성장시키는 단계 이후에, 제2 게이트 구조물에 의해 상기 제1 게이트 구조물을 교체하는 단계;를 포함하며,
    상기 돌출부는 상기 채널층의 부분 및 상기 에피택셜하게 성장한 스트레인된 층의 적어도 상측 부분(upper portion)을 포함하며, 상기 부분들 내의 탄성 완화(elastic relaxation)을 가능하게 하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 돌출부가 상기 기판의 상측 부분을 더 포함하도록 상기 에피택셜하게 성장한 스트레인된 층을 관통하고 적어도 부분적으로 상기 기판 내부로 식각하는 단계를 더 포함하는 트랜지스터 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 채널층 내부로, 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로 선택적 식각하는 단계는, 상기 돌출부의 내측으로 만곡된 측벽(inwardly curved sidewall)을 유발하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 기판 상에 에피택셜하게 성장한 스트레인 층을 제공하는 단계는, 복수의 서브층들(sub-layers)을 제공하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 선택적 식각 단계는, HBr, O2, CF4 또는 NF3 식각액들(chemistries)을 사용한 플라즈마 증대 식각(plasma-enhanced etching)을 포함하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 게이트 구조물은 적어도 유전층(dielectric layer) 및 금속층 스택(metal layer stack)을 포함하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 기판은 실리콘 기판인 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 트랜지스터 장치는 nFET 형 장치이며, 상기 에피택셜하게 성장한 스트레인된 층은 20 내지 60%의 저머늄 농도를 갖는 실리콘 저머늄(SiGe)을 포함하며,
    상기 채널층은 실리콘을 포함하고, 상기 소스 및 드레인 구조물들은 0 내지 5%의 카본 농도를 갖는 실리콘 카본(Si:C)을 포함하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  9. 채널층을 포함하는 트랜지스터 장치의 제조 방법으로서, 상기 방법은,
    기판을 제공하는 단계;
    상기 기판 상에 스트레인된 층(strained layer)을 에피택셜하게 성장시키는 단계;
    상기 에피택셜하게 성장한 스트레인된 층 상에 상기 채널층을 에피택셜하게 성장시키는 단계;
    상기 채널층 상에 게이트 구조물을 제공하는 단계;
    상기 채널층 내부로, 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로 상기 게이트 구조물을 마스크로 사용하여 선택적 식각하여 상기 기판으로부터 연장하는 돌출부(protrusion)를 생성하는 단계; 및
    상기 돌출부에 인접하게 소스 및 드레인 구조물들을 에피택셜하게 성장시키는 단계를 포함하고,
    상기 돌출부는 상기 채널층의 부분 및 상기 에피택셜하게 성장한 스트레인된 층의 적어도 상측 부분(upper portion)을 포함하며, 상기 부분들 내의 탄성 완화(elastic relaxation)을 가능하게 하며,
    상기 트랜지스터 장치는 nFET 장치이고,
    a) 상기 에피택셜하게 성장한 스트레인된 층은 20 내지 60%의 저머늄 농도를 갖는 실리콘 저머늄(SiGe)을 포함하며, 상기 채널층은 실리콘(Si)을 포함하며, 상기 소스 및 드레인 구조물들은 0 내지 5%의 카본 농도를 갖는 실리콘 카본(Si:C)을 포함하거나;
    b) 상기 에피택셜하게 성장한 스트레인된 층은 인듐 비소(InAs)를 포함하며, 상기 채널층은 53%의 인듐 및 47%의 갈륨을 포함하는 인듐 갈륨 비소(InGaAs)를 포함하며, 상기 소스 및 드레인 구조물들은 30%의 인듐 및 70%의 갈륨을 포함하는 InGaAs를 포함하거나, 또는
    c) 상기 에피택셜하게 성장한 스트레인된 층은 InyGa1-yAs를 포함하며, 상기 채널층은 y>x인 InxGa1-xAs를 포함하며, 상기 소스 및 드레인 구조물들은 z<y인 InzGa1-zAs를 포함하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
  10. 채널층을 포함하는 트랜지스터 장치의 제조 방법으로서, 상기 방법은,
    기판을 제공하는 단계;
    상기 기판 상에 스트레인된 층(strained layer)을 에피택셜하게 성장시키는 단계;
    상기 에피택셜하게 성장한 스트레인된 층 상에 상기 채널층을 에피택셜하게 성장시키는 단계;
    상기 채널층 상에 게이트 구조물을 제공하는 단계;
    상기 채널층 내부로, 및 적어도 부분적으로 상기 에피택셜하게 성장한 스트레인된 층 내로 상기 게이트 구조물을 마스크로 사용하여 선택적 식각하여 상기 기판으로부터 연장하는 돌출부(protrusion)를 생성하는 단계; 및
    상기 돌출부에 인접하게 소스 및 드레인 구조물들을 에피택셜하게 성장시키는 단계를 포함하고,
    상기 돌출부는 상기 채널층의 부분 및 상기 에피택셜하게 성장한 스트레인된 층의 적어도 상측 부분(upper portion)을 포함하며, 상기 부분들 내의 탄성 완화(elastic relaxation)을 가능하게 하며,
    상기 트랜지스터 장치는 pFET 장치이고,
    a) 상기 에피택셜하게 성장한 스트레인된 층은 0 내지 5%의 카본 농도를 갖는 Si:C을 포함하며, 상기 채널층은 실리콘을 포함하며, 상기 소스 및 드레인 구조물들은 20 내지 60%의 저머늄 농도를 갖는 SiGe을 포함하거나; 또는
    b) 상기 에피택셜하게 성장한 스트레인된 층은 25%의 저머늄 농도를 갖는 SiGe을 포함하며, 상기 채널층은 30%보다 높은 저머늄 농도를 갖는 SiGe을 포함하고, 상기 소스 및 드레인 구조물들은 20 내지 60%의 저머늄 농도를 갖는 SiGe을 포함하는 것을 특징으로 하는 트랜지스터 장치의 제조 방법.
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