KR102279855B1 - Through-hole filling method for circuit board and circuit board using the same - Google Patents
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Abstract
본 발명은 회로기판의 관통홀 내부에 전도성 물질을 충진하는 방법으로서, 회로기판의 관통홀 내부에 전도성 물질을 충진하는 방법으로서 기판에 관통홀을 형성하는 단계와, 무전해 도금으로 상기 관통홀 내부 표면에 소정의 두께로 전해도금 기저층을 형성하는 단계와, 상기 전해도금 기저층에 펄스 파형을 인가하는 전해도금으로 상기 관통홀 내부 일부 영역에서 브릿지가 생성되도록 브릿지 도금을 수행하는 단계와, 전해 도금으로 상기 브릿지 도금이 이루어진 관통홀에 관통홀 충진 도금을 수행하는 단계를 포함하고, 상기 브릿지 도금과 상기 관통홀 충진 도금은 동일한 도금액을 이용하여 수행되는 것을 특징으로 한다.The present invention relates to a method for filling a through hole of a circuit board with a conductive material, a method for filling a conductive material inside a through hole of a circuit board, the method comprising: forming a through hole in a substrate; Forming an electrolytic plating base layer with a predetermined thickness on the surface, performing bridge plating so that a bridge is created in a partial region inside the through hole by electroplating applying a pulse waveform to the electrolytic plating base layer; and performing through-hole filling plating on the through-hole on which the bridge plating has been made, wherein the bridge plating and the through-hole filling plating are performed using the same plating solution.
Description
본 발명은 회로기판의 관통홀 충진 방법 및 이에 의하여 제조된 회로기판에 관한 것으로서, 보다 상세하게는 기판의 서로 다른 면에 형성된 회로들을 전기적으로 연결시키기 위하여 관통홀 내부에 전도성 물질을 충진하는 방법 및 이에 의하여 제조된 회로기판에 관한 것이다.The present invention relates to a method for filling a through-hole of a circuit board and a circuit board manufactured thereby, and more particularly, to a method for filling a conductive material in a through-hole in order to electrically connect circuits formed on different surfaces of the substrate; Thereby, it relates to a circuit board manufactured.
모바일 단말기, 디스플레이 소자와 같은 전자기기에는 소정의 회로를 집적시킨 형태의 회로기판이 널리 이용된다. 회로기판은 인쇄 기술, 도금 기술, 에칭 기술 등을 이용하여 절연성 기판에 배선패턴을 형성한 기판이다. 회로기판은 배선패턴의 형성 구조에 따라 단면 인쇄회로기판, 양면 인쇄회로기판, 다층 인쇄회로기판 등으로 나누어진다. 양면 인쇄회로기판과 다층 인쇄회로기판 등에서는 서로 다른 층의 배선패턴을 연결하기 위하여 CNC 드릴 또는 레이저 드릴에 의해 가공된 쓰루 홀(though-hole) 또는 비아 홀(via hole)이 형성되어 있는데, 이러한 쓰루 홀 또는 비아 홀 내벽의 레진 상에 도전성 물질을 형성하기 위하여 다양한 방법이 이용되고 있다. A circuit board in which a predetermined circuit is integrated is widely used in electronic devices such as mobile terminals and display devices. A circuit board is a board in which a wiring pattern is formed on an insulating board by using a printing technique, a plating technique, an etching technique, or the like. Circuit boards are divided into single-sided printed circuit boards, double-sided printed circuit boards, multilayer printed circuit boards, and the like according to the formation structure of the wiring pattern. In a double-sided printed circuit board and a multi-layer printed circuit board, a through-hole or a via hole processed by a CNC drill or a laser drill is formed in order to connect the wiring patterns of different layers. Various methods have been used to form a conductive material on a resin of an inner wall of a through hole or a via hole.
최근에는 전자기기가 소형화되고 있어 회로기판에 적용되는 쓰루 홀 또는 비아 홀의 직경도 함께 작아지고 있으며, 이에 따라 홀의 직경과 깊이의 비를 의미하는 종횡비(aspect ratio)도 함께 커지고 있다. 높은 종횡비를 가지는 관통홀 내부에 전도성 물질을 충진하는 과정에서는 내부에 기공이 형성되지 않는 것이 중요하다. 관통홀 내부에 기공이 형성되면 전기적 연결이 이루어지지 않는 불량이 발생하거나 부분적으로 전기적 저항이 커져 회로가 정상적으로 작동하지 않거나 열이 많이 발생하는 원인이 된다. Recently, due to the miniaturization of electronic devices, the diameter of a through hole or a via hole applied to a circuit board is also decreasing, and accordingly, an aspect ratio, which means a ratio of a diameter to a depth of the hole, is also increasing. In the process of filling the conductive material inside the through hole having a high aspect ratio, it is important that pores are not formed therein. When pores are formed inside the through-hole, a defect in which electrical connection is not made occurs or electrical resistance is partially increased, which causes the circuit not to operate normally or to generate a lot of heat.
회로기판의 관통홀에 도전성 물질을 충진하는 방법 중 하나는 무전해 도금으로 관통홀 내부 표면에 전도성층을 형성하고, 상기 무전해 도금층에 전류를 인가하여 전해도금을 수행하는 것이다. 회로기판의 관통홀에 전도성 물질을 충진하는 기술에 관한 선행문헌으로는 한국등록특허 제1418034호가 있다. 상기 선행문헌은 A) 다수의 도체와 부도체가 교차 적층되며, 관통홀이 형성된 다층 인쇄 회로 기판을 준비하는 단계와, B) 상기 기판에서 상기 관통홀을 통해 노출된 도체 표면을 산화시켜 음이온성 산화막층을 형성하는 단계와, C) 상기 관통홀을 포함한 기판 전체를 전도성 음이온 탄소로 코팅하는 단계와, D) 마이크로 에칭 용액을 이용하여 상기 관통홀을 포함한 기판 전체의 도체 표면에 코팅된 전도성 음이온 탄소를 제거하는 단계와, E) 상기 기판을 전기 도금하여 상기 다수의 도체를 전기적으로 연결하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다층 인쇄 회로 기판의 제조방법에 관한 기술을 개시하고 있다. 그러나 상기 선행문헌에 개시된 기술은 전기 도금 단계 이전의 전처리 단계가 복잡하여 공정비용이 높다는 단점을 가지고, 전기 도금 단계에서 관통홀의 기공 생성을 억제하기 위한 기술적 특징을 포함하고 있지 않다.One of the methods for filling the through-holes of the circuit board with the conductive material is to form a conductive layer on the inner surface of the through-holes by electroless plating, and then apply an electric current to the electroless plating layer to perform electroplating. Korean Patent Registration No. 1418034 is a prior document on a technique for filling a conductive material in a through hole of a circuit board. The preceding document describes the steps of A) preparing a multilayer printed circuit board in which a plurality of conductors and insulators are cross-stacked and having through-holes formed thereon, and B) an anionic oxide film by oxidizing the surface of the conductor exposed through the through-holes in the substrate. Forming a layer, C) coating the entire substrate including the through hole with conductive anion carbon, and D) using a micro-etching solution to coat the conductive surface of the entire substrate including the through hole with conductive anion carbon Disclosed is a technique related to a method for manufacturing a multilayer printed circuit board, comprising the steps of removing and E) electroplating the substrate to electrically connect the plurality of conductors. However, the technique disclosed in the prior art has a disadvantage in that the process cost is high because the pretreatment step before the electroplating step is complicated, and does not include a technical feature for suppressing the generation of pores in the through-hole in the electroplating step.
따라서, 관통홀 내부 충진 전단계의 구성을 간단히 하여 공정비용을 절감시키면서도 전기도금 과정에서의 공정 조건 제어로 관통홀 내부의 기공 생성을 억제할 수 있는 새로운 기술 개발의 필요성이 크다. Therefore, there is a great need to develop a new technology capable of reducing the process cost by simplifying the configuration of the pre-filling step of the through-hole and suppressing the generation of pores inside the through-hole by controlling the process conditions during the electroplating process.
따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 회로기판의 관통홀 내부에 전도성 물질을 충진하는 도금과정에서 공정 비용을 절감시키고, 관통홀 내부에 기공이 형성되지 않도록 완전한 충진을 구현할 수 있는 회로기판의 관통홀 충진 방법을 제공하는 것이다.Therefore, the first problem to be solved by the present invention is to reduce the process cost in the plating process of filling the conductive material inside the through hole of the circuit board, and to realize complete filling so that pores are not formed inside the through hole. To provide a through-hole filling method of
본 발명이 해결하고자 하는 두 번째 과제는 상기 회로기판의 관통홀 충진 방법을 이용하여 제조된 회로기판을 제공하는 것이다.A second problem to be solved by the present invention is to provide a circuit board manufactured by using the method for filling the through-holes of the circuit board.
본 발명은 상기 첫 번째 과제를 달성하기 위하여, 회로기판의 관통홀 내부에 전도성 물질을 충진하는 방법으로서 기판에 관통홀을 형성하는 단계와, 무전해 도금으로 상기 관통홀 내부 표면에 소정의 두께로 무전해 도금층을 형성하는 단계와, 상기 무전해 도금층에 펄스 파형을 인가하는 전해도금으로 상기 관통홀 내부 일부 영역에서 브릿지가 생성되도록 브릿지 도금을 수행하는 단계와, 전해 도금으로 상기 브릿지 도금이 이루어진 관통홀에 관통홀 충진 도금을 수행하는 단계를 포함하고, 상기 브릿지 도금과 상기 관통홀 충진 도금은 동일한 도금액을 이용하여 수행되는 것을 특징으로 하는 회로기판의 관통홀 충진 방법을 제공한다.In order to achieve the first object, the present invention is a method of filling a through-hole of a circuit board with a conductive material, the method comprising: forming a through-hole in a substrate; and electroless plating to a predetermined thickness on the inner surface of the through-hole Forming an electroless plating layer, performing bridge plating such that a bridge is generated in a partial region of the through hole by electroplating applying a pulse waveform to the electroless plating layer; and performing through-hole filling plating on the hole, wherein the bridge plating and the through-hole filling plating are performed using the same plating solution.
본 발명의 일 구현예에 따르면, 상기 브릿지 도금에 역펄스 파형이 인가될 수 있다.According to one embodiment of the present invention, a reverse pulse waveform may be applied to the bridge plating.
본 발명의 다른 구현예에 따르면, 상기 역펄스 파형은 회로기판의 상부와 하부에서 서로 다른 조건으로 인가될 수 있다.According to another embodiment of the present invention, the reverse pulse waveform may be applied to the upper and lower portions of the circuit board under different conditions.
본 발명의 또 다른 구현예에 따르면, 상기 관통홀 충진 도금에 역펄스 파형이 인가될 수 있다.According to another embodiment of the present invention, a reverse pulse waveform may be applied to the through-hole filling plating.
본 발명은 상기 두 번째 과제를 달성하기 위하여, 상기 회로기판의 관통홀 충진 방법에 의하여 제조된 회로기판을 제공한다.In order to achieve the second object of the present invention, there is provided a circuit board manufactured by the method for filling the through-holes of the circuit board.
본 발명의 회로기판의 관통홀 충진방법은 아래의 효과를 가진다.The through-hole filling method of the circuit board of the present invention has the following effects.
1. 한 가지 종류의 도금액을 이용하여 브릿지 도금과 관통홀 충진 도금을 수행하므로, 공정을 단순화시킬 수 있고 도금액 교체에 의한 공정 비용의 상승을 억제할 수 있다. 1. Since bridge plating and through-hole filling plating are performed using one type of plating solution, the process can be simplified and the increase in process cost due to replacement of the plating solution can be suppressed.
2. 브릿지 도금 과정에서 기판의 상부면과 하부면에 서로 다른 타이밍의 역펄스 파형을 인가하여 관통홀의 내부 중앙부에서 브릿지가 발생할 수 있도록 한다.2. During the bridge plating process, reverse pulse waveforms with different timings are applied to the upper and lower surfaces of the substrate so that a bridge can occur in the inner center of the through hole.
3. 관통홀 충진 도금 과정에서 소정의 역펄스 파형을 인가하여 관통홀 충진 과정에서 관통홀 내부에 기공이 형성되는 것을 억제할 수 있다.3. Through-hole filling By applying a predetermined reverse pulse waveform during the plating process, it is possible to suppress the formation of pores inside the through-hole during the through-hole filling process.
4. 덮힘막 도금에서 소정의 역펄스 파형을 인가하여 관통홀 충진 후에 관통홀 및 주변부에 소정의 두께를 가지는 도금막을 형성할 수 있다.4. A plating film having a predetermined thickness can be formed in the through-hole and the surrounding area after filling the through-hole by applying a predetermined reverse pulse waveform in the overcoat plating.
도 1은 회로기판의 관통홀 충진 공정을 순차적으로 나타낸 것이다.
도 2는 도 1에 도시된 관통홀 충진 공정에 의하여 관통홀 내부가 전도성 물질로 충진되는 과정을 나타낸 것이다.
도 3은 본 발명의 회로기판 관통홀 충진 공정을 순차적으로 나타낸 것이다.
도 4는 도 3에 도시된 관통홀 충진 공정에 의하여 관통홀 내부가 전도성 물질로 충진되는 과정을 나타낸 것이다.
도 5a와 도 5b는 본 발명의 회로기판 관통홀 충진방법의 브릿지 도금 단계에서 적용되는 전류 파형을 나타낸 것이다.
도 6은 본 발명의 회로기판 관통홀 충진방법의 관통홀 충진 도금 단계에서 적용되는 전류 파형을 나타낸 것이다.
도 7은 본 발명의 회로기판 관통홀 충진방법의 덮힘막 도금 단계에서 적용되는 전류 파형을 나타낸 것이다.
도 8은 도금으로 회로기판 관통홀을 충진한 후의 단면 사진이다.1 is a sequential view of a through-hole filling process of a circuit board.
FIG. 2 illustrates a process in which the inside of the through-hole is filled with a conductive material by the through-hole filling process shown in FIG. 1 .
3 is a sequential view of the circuit board through-hole filling process of the present invention.
FIG. 4 illustrates a process in which the inside of the through-hole is filled with a conductive material by the through-hole filling process shown in FIG. 3 .
5A and 5B show current waveforms applied in the bridge plating step of the method for filling the circuit board through-holes of the present invention.
6 shows the current waveform applied in the through-hole filling plating step of the circuit board through-hole filling method of the present invention.
7 is a view showing the current waveform applied in the overcoat plating step of the circuit board through-hole filling method of the present invention.
8 is a cross-sectional photograph after the circuit board through-holes are filled with plating.
본 발명은 회로기판의 관통홀 내부에 전도성 물질을 충진하는 방법으로서, 회로기판의 관통홀 내부에 전도성 물질을 충진하는 방법으로서 기판에 관통홀을 형성하는 단계와, 무전해 도금으로 상기 관통홀 내부 표면에 소정의 두께로 전해도금 기저층을 형성하는 단계와, 상기 전해도금 기저층에 펄스 파형을 인가하는 전해도금으로 상기 관통홀 내부 일부 영역에서 브릿지가 생성되도록 브릿지 도금을 수행하는 단계와, 전해 도금으로 상기 브릿지 도금이 이루어진 관통홀에 관통홀 충진 도금을 수행하는 단계를 포함하고, 상기 브릿지 도금과 상기 관통홀 충진 도금은 동일한 도금액을 이용하여 수행되는 것을 특징으로 한다.The present invention relates to a method for filling a through hole of a circuit board with a conductive material, a method for filling a conductive material inside a through hole of a circuit board, the method comprising: forming a through hole in a substrate; Forming an electrolytic plating base layer with a predetermined thickness on the surface, performing bridge plating so that a bridge is created in a partial region inside the through hole by electroplating applying a pulse waveform to the electrolytic plating base layer; and performing through-hole filling plating on the through-hole on which the bridge plating has been made, wherein the bridge plating and the through-hole filling plating are performed using the same plating solution.
회로기판은 기판 상에 소정의 회로패턴을 구현한 전자소자이다. 회로기판의 회로패턴은 단층으로 구성되기도 하지만, 집적도 향상을 위하여 다층으로 구성되기도 하고, 이 경우에는 서로 다른 층에 형성된 회로패턴을 전기적으로 연결시키는 수단이 필요하다. 서로 다른 층의 회로패턴을 연결하는 방법은 레이저 드릴링 등의 방법으로 기판에 관통홀을 형성하고, 관통홀 내부에 도전체를 충진하는 것이다. 이때 기판에 형성된 관통홀 표면은 부도체로 이루어져 있으므로 무전해 도금을 이용하여 표면에 얇은 금속층을 형성하고, 무전해 도금층에 전류를 인가하여 전기도금을 수행한다. 도금법을 이용하여 관통홀 내부에 전도성 물질을 충진하는 과정에서 관통홀의 상부나 하부의 도금막 성장속도가 빠르면 관통홀 중간 영역에 전도성 물질을 충진하는 것이 어려워지므로, 관통홀 충진의 도금법에는 특별한 테크닉이 필요하다.A circuit board is an electronic device in which a predetermined circuit pattern is implemented on a board. Although the circuit pattern of the circuit board is composed of a single layer, it is also composed of multiple layers to improve the degree of integration, and in this case, a means for electrically connecting the circuit patterns formed on different layers is required. A method of connecting the circuit patterns of different layers is to form a through hole in a substrate by a method such as laser drilling, and to fill the inside of the through hole with a conductor. At this time, since the surface of the through-hole formed in the substrate is made of a non-conductor, a thin metal layer is formed on the surface using electroless plating, and an electric current is applied to the electroless plating layer to perform electroplating. In the process of filling the conductive material inside the through hole using the plating method, if the growth rate of the plating film on the top or bottom of the through hole is fast, it becomes difficult to fill the conductive material in the middle area of the through hole. Therefore, a special technique is required for the plating method of through hole filling. need.
도 1은 회로기판의 관통홀 충진 공정을 순차적으로 나타낸 것이고, 도 2는 도 1에 도시된 관통홀 충진 공정에 의하여 관통홀 내부가 전도성 물질로 충진되는 과정을 나타낸 것이다. 도 1 및 도 2를 참조하면, 먼저 기판(101)에 드릴링을 하여 소정의 직경을 가지는 관통홀(102)을 형성한다. 이어서, 무전해 도금을 수행하여 관통홀(102) 내부의 표면에 무전해 도금층(103)을 형성한다. 이때 무전해 도금층(103)은 관통홀 내부 뿐 아니라 기판의 상부면과 하부면에도 함께 형성된다. 이어서, 제1도금액을 이용하여 브릿지 도금을 수행한다. 브릿지 도금 과정에서는 무전해 도금층에 전류가 인가되고, 관통홀(102) 내부의 중간 깊이 영역에서 도금막이 성장하여 브릿지 도금부(104a)가 형성된다. 이어서, 제2도금액을 이용하여 전기도금으로 관통홀 내부를 충진하여 관통홀 충진부(104)를 형성한다. 이때 제2도금액은 제1도금액과 성분 및 조성이 상이한 것이 일반적이다. 이와 같이 기존 관통홀 충진 방식은 2액형 용액으로 브릿지 형성 단계를 위한 도금액과 충진을 위한 도금액으로 구분되어 있어서 용액 관리 및 공정 상에 불편함이 있다. 그러나 본 발명은 2액형의 용액을 사용하는 경우와 달리 1액형 용액을 사용하는 것으로, 용액을 구분하여 관리하거나 공정이 나누어질 필요가 없으며 단순화된 장점이 있다.FIG. 1 sequentially shows a through-hole filling process of a circuit board, and FIG. 2 shows a process in which the inside of the through-hole is filled with a conductive material by the through-hole filling process shown in FIG. 1 . 1 and 2 , first, a
본 발명의 회로기판 관통홀 충진 방법은 무전해 도금 후의 전해도금 과정이 브릿지 도금과 관통홀 충진 도금으로 이루어지고, 브릿지 도금과 관통홀 충진 도금 과정에서 동일한 성분과 조성을 가지는 도금액을 사용하는 것을 특징으로 한다. 상기 도금액은 황산구리, 황산, 염소, 광택제, 캐리어 및 레벨러를 포함한다. 관통홀을 충진하는 종래의 도금 기술에서는 브릿지 도금액이 레벨러를 포함하지 않지만, 본 발명의 관통홀 충진 도금에서는 브릿지 도금액과 관통홀 충진 도금액 모두에 레벨러가 포함되고, 레벨러의 조성비가 낮은 것이 특징이다. 이와 같이 브릿지 도금액과 관통홀 충진 도금액 모두에 레벨러가 포함되므로 2개의 단계적인 도금을 하나의 도금조에서 수행할 수 있으므로 공정 비용을 절감할 수 있다. 브릿지 도금액과 관통홀 충진 도금액의 바람직한 조성은 황산 100중량부를 기준으로 황산구리 200 내지 300중량부, 광택제 0.5 내지 4중량부, 캐리어 70 내지 130중량부 및 레벨러 2 내지 8중량부를 포함하고, 전체 도금액 대비 50 내지 100ppm의 염소를 포함할 수 있다. 또한 본 발명의 관통홀 충진 방법에서는 브릿지 도금 과정에 기판의 앞뒷면에 서로 다른 타이밍의 역펄스를 적용하고, 관통홀 충진 도금 과정 및 덮힘막 도금 과정에서 소정의 역펄스 파형을 적용한다. The circuit board through-hole filling method of the present invention is characterized in that the electrolytic plating process after electroless plating consists of bridge plating and through-hole filling plating, and a plating solution having the same component and composition is used in the bridge plating and through-hole filling plating process. do. The plating solution includes copper sulfate, sulfuric acid, chlorine, a brightener, a carrier and a leveler. In the conventional plating technique for filling through-holes, the bridge plating solution does not include a leveler, but in the through-hole filling plating of the present invention, a leveler is included in both the bridge plating solution and the through-hole filling plating solution, and the composition ratio of the leveler is low. As described above, since the leveler is included in both the bridge plating solution and the through-hole filling plating solution, two-step plating can be performed in one plating bath, thereby reducing process costs. Preferred compositions of the bridge plating solution and the through-hole filling plating solution include 200 to 300 parts by weight of copper sulfate, 0.5 to 4 parts by weight of a brightener, 70 to 130 parts by weight of a carrier, and 2 to 8 parts by weight of a leveler based on 100 parts by weight of sulfuric acid, compared to the total plating solution 50 to 100 ppm chlorine. In addition, in the through-hole filling method of the present invention, reverse pulses of different timings are applied to the front and back surfaces of the substrate during the bridge plating process, and a predetermined reverse pulse waveform is applied during the through-hole filling plating process and the overcoat plating process.
도 3은 본 발명의 회로기판 관통홀 충진 공정을 순차적으로 나타낸 것이고, 도 4는 도 3에 도시된 관통홀 충진 공정에 의하여 관통홀 내부가 전도성 물질로 충진되는 과정을 나타낸 것이다. FIG. 3 sequentially shows the circuit board through-hole filling process of the present invention, and FIG. 4 shows a process in which the inside of the through-hole is filled with a conductive material by the through-hole filling process shown in FIG. 3 .
도 3과 도 4를 참조하면, 먼저 기판(201)에 관통홀(202)을 형성한다. 3 and 4 , first, a through
이어서, 관통홀(202)과 기판(201) 표면에 무전해 도금층을 형성한다. 무전해 도금층은 구리로 이루어질 수 있다. 무전해 도금액은 공지된 성분과 조성의 도금액을 사용할 수 있다. 구리 도금액은 구리 이온, 구리 이온 착화제, 구리 이온 환원제 및 pH 조절제를 함유하고, 도금막(들)의 기계적 특성 또는 도금액의 안정성을 향상시킬 목적으로 첨가제를 추가로 함유한다. 이러한 무전해 도금의 주요 요구 기술은 관통홀 내벽 전면에 균일 전착성이 확보될 수 있도록 하는 것이다. 사용된 도금액의 대류가 충분히 행해지지 않는 관통홀 내부와 같은 부분에서는 도금 반응의 주성분인 구리 이온(착체), 환원제 및 수산화물의 농도가 감소하며, 균일 석출성이 크게 저하된다. 이러한 문제를 해결하기 위해, 본 발명에서는 무전해 구리 도금액의 구리염, 구리 이온 착염제, 구리 이온 환원제 및 pH 조정제 이외에 1 종 이상의 첨가제를 사용하므로 균일 석출성을 개선하며, 관통홀 내벽의 도금 두께를 일정하게 확보할 수 있다. 도금 용액 조성으로 금속구리이온의 공급원으로 황산 구리를 이용하며, 착화제는 알카리 도금액에서 안정화하기 위해 사용하며, 구체적으로 EDTA가 사용될 수 있으며, 환원제는 산화 환원전위가 구리산화환원전위보다 낮게 되며 반응이 일어나지만 실제로 액 중에서 분해 반응을 만들지 않고 다른 조성과 결합하여 불용성 침전을 만들지 않고, 촉매로서의 반응 속도가 빨라야 하는 조건이 있다. 환원제로는 포르말린 또는 붕수소화소다가 사용될 수 있다. pH 조정제는 포르말린의 산화 반응에 필요한 OH 를 공급하기 위한 목적으로 사용되며, 수산화나트륨, 수산화칼륨 등이 이용될 수 있다. 첨가제는 에틸렌디아민테트라아세트산, 히드록시에틸에틸렌트리아세트산, 시클로헥산디아민테트라아세트산, 디에틸렌트리아민펜타아세트산, 테트라키스(2-히드록시프로필)에틸디아민 등이 사용될 수 있다. 도금 작업 조건은 일반적으로 온도 20~60℃이며, pH 11~14이고, 도금 속도 측면에서는 가능한 높은 pH 조건에서 작업하는 것이 바람직하다. 일반적 도금 속도는 10㎛/Hr이며, 도금 속도가 너무 빠른 조건은 구리 이온이 쉽게 석출할 수 있어 용액 안정성이 떨어지는 경향이 있다. Next, an electroless plating layer is formed on the through-
이어서, 브릿지 도금을 수행하여 관통홀(202) 내부에서 동도금막을 브릿지시킨다. 이때 브릿지 도금은 전해 동도금 방법으로 수행될 수 있고, 전해 동도금 과정에서 역펄스가 적용될 수 있다. 역펄스의 적용은 도금막의 두께를 일정하게 유지하게 하기 위함이고, 특히 관통홀의 상부와 하부 영역 모서리에서 발생할 수 있는 도그 본 효과(dog bone effect)를 감소시켜, 관통홀의 모서리에서 브릿지가 먼저 일어나는 것을 방지할 수 있다. 브릿지 도금에 이용된 도금액은 황산, 황산구리, 염소, 광택제, 캐리어 및 레벨러를 포함할 수 있다. 도금액의 조성비는 황산 100중량부 대비 200 내지 300중량부의 황산구리, 캐리어 50 내지 150중량부, 광택제 0.5 내지 5중량부, 레벨러 1 내지 10중량부일 수 있고, 염소는 전체 도금액 중량 대비 30 내지 120ppm인 것이 바람직하다. 이때, 상기 염소는 희석된 염산을 도금액에 첨가하여 생성된 염소 이온을 말한다.Next, bridge plating is performed to bridge the copper plating film in the through
이때, 광택제는 (O-에틸디티오카보네이토)-S-(3-설포프로필)-에스테르, 3 - [(아미노-이미노메틸)-티올]-1-프로판 술폰산, 3-(벤조티아졸-2-머캅토)-프로필 술폰산, 소디움 비스-(술포프로필)-디설파이드, N, N-디메틸 디티오카바마일 프로필 술폰산, 3,3-티오비스(1-프로판 술폰산), 2-히드록시-3-[트리스(히드록시메틸)메틸아미노]-1-프로판 술폰산, 소디움 2,3-디머캡토프로판 술폰산, 3-머캅토 -1-프로판 설폰산, 5,5'-디티오비스(2-니트로 벤조산), DL-시스테인,4-머캅토-벤젠 설폰산 및 5-머캅토-1H-테트라졸-1-메탄 술폰산으로 이루어진 물질 군 중 하나 이상을 포함하는 것을 특징으로 하는 전해 구리 도금용 유기첨가제가 사용될 수 있다. In this case, the brightener is (O-ethyldithiocarbonato)-S-(3-sulfopropyl)-ester, 3-[(amino-iminomethyl)-thiol]-1-propane sulfonic acid, 3-(benzothiazole -2-Mercapto)-propyl sulfonic acid, sodium bis-(sulfopropyl)-disulfide, N, N-dimethyl dithiocarbamyl propyl sulfonic acid, 3,3-thiobis (1-propane sulfonic acid), 2-hydroxy- 3-[tris(hydroxymethyl)methylamino]-1-propane sulfonic acid, sodium 2,3-dimercaptopropane sulfonic acid, 3-mercapto-1-propane sulfonic acid, 5,5'-dithiobis(2-nitro benzoic acid), DL-cysteine, 4-mercapto-benzene sulfonic acid, and 5-mercapto-1H-tetrazole-1-methane sulfonic acid. An organic additive for electrolytic copper plating, comprising at least one of the group consisting of sulfonic acid can be used.
캐리어는 폴리옥시알킬렌 글리콜, 카복시메틸셀룰로스, 옥탄디올 비스 글리콜 에테르, 올레산 폴리 글리콜 에스테르, 폴리에틸렌 글리콜, 폴리에틸렌 글리콜 디메틸 에테르, 폴리에틸렌글리콜-블록-폴리프로필렌 글리콜-블록-폴리에틸렌 글리콜, 폴리프로필렌 글리콜, 폴리비닐 알코올, 스테아릴알코올 폴리글리콜 에테르, 스테아린산 폴리 글리콜 에스테르, 3-메틸-1-뷰타인-3-올, 3-메틸-펜텐-3-올, L-에틴닐사이클로헥사놀, 페닐 프로피놀, 3- 페닐-1-뷰타인-3-올, 프로파길 알코올, 메틸 뷰타이놀-에틸렌옥사이드, 2-메틸-4-클로로-3-뷰타인-2-올, 디메틸 헥사인디올, 디메틸옥타인디올, 페닐뷰타이놀 및 1,4-부탄디올 디글리시딜 에테르로 이루어진 물질 군 중 하나 이상을 포함할 수 있다. The carrier is polyoxyalkylene glycol, carboxymethylcellulose, octanediol bis glycol ether, oleic acid poly glycol ester, polyethylene glycol, polyethylene glycol dimethyl ether, polyethylene glycol-block-polypropylene glycol-block-polyethylene glycol, polypropylene glycol, poly Vinyl alcohol, stearyl alcohol polyglycol ether, stearic acid poly glycol ester, 3-methyl-1-butyn-3-ol, 3-methyl-penten-3-ol, L-ethynylcyclohexanol, phenyl propynol, 3-Phenyl-1-butyn-3-ol, propargyl alcohol, methyl butynol-ethylene oxide, 2-methyl-4-chloro-3-butain-2-ol, dimethyl hexaindiol, dimethyloctane and at least one of the group consisting of diol, phenylbutinol and 1,4-butanediol diglycidyl ether.
레벨러는 질소, 산소, 황, 인 중 하나 또는 두 개의 원소를 포함하는 포화 헤테로 고리 화합물로 아지리딘, 옥시란, 티이란, 디아지리딘, 옥사지리딘, 디옥시란, 아제티딘, 옥세탄, 티에탄, 디아제티딘, 디옥세탄, 디티에탄, 피롤리딘, 티올란, 포스포란, 이미다졸리딘, 피라졸리딘, 옥사졸리딘, 이소옥사졸리딘, 티아졸리딘, 이소티아졸리딘, 디옥솔란, 디티올란, 피페리딘, 옥산, 티안, 포스피난, 피페라진, 모르폴린, 티오모르폴린, 디옥산, 디티안, 아제판, 호모피레라진, 아조칸, 옥소칸, 티오칸, 아조난, 옥소난, 티오난으로 이루어진 물질 군 중 하나 이상을 포함한 유기 화합물일 수 있다. Leveler is a saturated heterocyclic compound containing one or two elements of nitrogen, oxygen, sulfur, phosphorus, aziridine, oxirane, thiirane, diaziridine, oxaziridine, dioxirane, azetidine, oxetane, Thietane, diazetidine, dioxetane, dithiethane, pyrrolidine, thiolane, phosphorane, imidazolidine, pyrazolidine, oxazolidine, isoxazolidine, thiazolidine, isothiazolidine, diox Solan, dithiolane, piperidine, oxane, thiane, phosphinan, piperazine, morpholine, thiomorpholine, dioxane, dithiane, azepane, homopyrerazine, azocan, oxokan, thiocane, azonan , oxonane, and thionane may be an organic compound comprising at least one of the group consisting of.
도 5a와 도 5b는 본 발명의 회로기판 관통홀 충진방법의 브릿지 도금 단계에서 적용되는 전류 파형을 나타낸 것이다. 도 5a는 기판의 앞면에 인가되는 파형이고, 도 5b는 앞면과 소정의 타이밍 차이를 가지며 뒷면에 인가되는 파형을 나타낸 것이다. 도 5를 참조하면, 브릿지 도금 과정에서는 적용되는 역펄스 파형은 전류 I1을 시간 t1동안 유지하고, 이어서 전류 I2를 시간 t2동안 유지하고, 이어서 전류 I1을 시간 t3동안 유지하고, 이어서 전류 I2를 시간 t4동안 유지하고, 이어서 전류 I1을 시간 t5동안 유지하고, 이어서 전류 I3를 시간 t6동안 유지하는 파형이고, 상기 파형은 주기적으로 소정의 시간 동안 적용한다. 이때, I1은 1.5 내지 2.5 ASD의 범위에 있는 것이 바람직하고, I2는 0.5 내지 1.5 ASD의 범위에 있는 것이 바람직하며, 더욱 바람직하게는 I1은 1.7 내지 2.3ASD의 범위, I2는 0.7 내지 1.3ASD의 범위에 있는 것이 좋다. 상기 범위 내에서 I1은 I2의 1.5 내지 2.5의 배인 것이 바람직하고, 더욱 바람직하게는 1.7 내지 2.3배인 것이 좋다. t1, t2, t3, t4 및 t5는 5 내지 20 ms인 것이 바람직하고, 더욱 바람직하게는 7 내지 13ms인 것이 좋으며, t1, t2, t3, t4 및 t5는 동일한 시간일 수 있다. I3은 3 내지 5 ASD의 범위에 있는 것이 바람직하며, 더욱 바람직하게는 3.5 내지 4.5 ASD인 것이 좋다. t6은 0.5 내지 1.5ms인 것이 바람직하고, 더욱 바람직하게는 0.7 내지 1.3ms인 것이 좋다. 상기 역펄스 파형은 't1+t2+t3+t4+t5+t6'의 주기를 가지고, 구체적으로 파형의 두티 싸이글(Duty cycle = ton / (ton+toff))은 0.6~1.2의 범위에 있을 수 있다. 브릿지 도금 과정에서는 상기 역펄스 파형이 1~3시간 동안 연속적으로 인가될 수 있다. 전압은 5~6V 의 범위에서 선택될 수 있다. 브릿지 도금 과정에서는 회로기판의 앞면과 뒷면에 서로 다른 타이밍의 역펄스 파형을 인가할 수 있는데, 기판의 앞면에 해당하는 파형의 t1이 시작되는 시점에서 기판의 뒷면에는 t4가 시작되는 타이밍의 차이를 가지고 동일한 파형이 인가될 수 있다. 브리지 도금 과정에서 기판의 앞면과 뒷면에 전류 파형을 서로 다른 타이밍으로 인가하는 이유는 관통홀의 브릿지 및 충진 효과를 더욱 개선하기 위한 것으로, 앞면에 포워드 전류가 인가되면서 관통홀 내부 브릿지가 형성되고 있는 동안 뒷면은 리버스로 내부 관통홀의 박리가 일어나면서 보이드 없이 유리한 충진 효과를 얻을 수 있다. 반대로 앞면과 뒷면의 전류 파형이 같은 경우에는 내부 관통홀이 브릿지 및 충진 중에 과도한 성장으로 내부 중심 부에 보이드가 크게 형성될 수 있다. 기존의 기술에서는 관통홀 내부 도금층 형성을 위해 펄스 리벌스 도금을 수행하였는데, 관통홀 두께가 0.4 t 이하에서는 기판의 앞면과 뒷면에 동일한 펄스 리벌스 도금을 진행하였으나, 관통홀 두께가 0.4t 이상이 되면서, 펄스 리벌스 도금을 통한 방법에서 내부 보이드가 형성되었다. 그 이유는 앞면과 뒷면에 전류를 동일한 파형으로 공급한다면, 도금과 도금층의 용해 과정이 동시에 일어나며 내부에 보이드가 발생할 수 있기 때문이다. 관통홀 내부 보이드 형성의 주요 원인은 관통홀 내부 제한된 공간에 금속 이온이 빠르게 소모되며 도금 시 과전압이 형성되며, 이로 인해 수소 발생이 증가하며, 증가하는 수소 발생은 도금 피막에 정상적인 도금층 성장 과정을 방해하게 되어 내부에 보이드가 형성되는 것이다. 따라서 두께가 두꺼운 관통홀 내부에 일정 구리 금속 이온이 충분히 공급될 수 있다면, 과전압에 의한 수소 발생도 억제할 수 있으며, 정상적인 도금층 성장 과정을 도와줄 수 있다. 이러한 일정한 구리 이온 공급 방법으로 외부에서 교반을 하는 방법도 있으나, 미세 구멍에 충분한 양이 교반되어 공급되기 어렵다. 따라서 앞면과 뒷면에 전류를 달리하여 앞면이 포워드로 구리 이온으로 도금이 되고 있으면, 뒷면은 리벌스로 도금 피막에서 용해되어 구리 이온이 나오게 된다. 뒷면에서 나오게 된 구리 이온은 앞면 도금에 소모되며 이에 충분한 금속 이온을 공급받게 되어 관통홀 내부에 보이드 없이 도금 충진을 형성할 수 있다. 5A and 5B show current waveforms applied in the bridge plating step of the method for filling the circuit board through-holes of the present invention. 5A is a waveform applied to the front surface of the substrate, and FIG. 5B is a waveform applied to the rear surface with a predetermined timing difference from the front surface. Referring to FIG. 5 , the reverse pulse waveform applied in the bridge plating process maintains the current I1 for a time t1, then the current I2 for a time t2, then the current I1 for a time t3, and then the current I2 for a time A waveform that holds for t4, then holds the current I1 for a time t5, and then holds the current I3 for a time t6, wherein the waveform is applied periodically for a predetermined time. At this time, I1 is preferably in the range of 1.5 to 2.5 ASD, I2 is preferably in the range of 0.5 to 1.5 ASD, more preferably I1 is in the range of 1.7 to 2.3 ASD, and I2 is in the range of 0.7 to 1.3 ASD It's good to be in range. Within the above range, I1 is preferably 1.5 to 2.5 times I2, more preferably 1.7 to 2.3 times. t1, t2, t3, t4 and t5 are preferably 5 to 20 ms, more preferably 7 to 13 ms, and t1, t2, t3, t4 and t5 may be the same time. I3 is preferably in the range of 3 to 5 ASD, more preferably 3.5 to 4.5 ASD. t6 is preferably 0.5 to 1.5 ms, more preferably 0.7 to 1.3 ms. The reverse pulse waveform has a period of 't1 + t2 + t3 + t4 + t5 + t6', specifically, the duty cycle = ton / (ton + toff) of the waveform is in the range of 0.6 to 1.2. can In the bridge plating process, the reverse pulse waveform may be continuously applied for 1 to 3 hours. The voltage can be selected in the range of 5-6V. In the bridge plating process, reverse pulse waveforms with different timings can be applied to the front and back sides of the circuit board. and the same waveform can be applied. The reason for applying current waveforms to the front and back surfaces of the substrate at different timings in the bridge plating process is to further improve the bridging and filling effects of the through-holes. The back side is reversed, and as the internal through-hole is peeled off, an advantageous filling effect can be obtained without voids. Conversely, if the front and rear current waveforms are the same, a large void may be formed in the inner center due to excessive growth of the inner through-hole during bridging and filling. In the existing technology, pulse reversal plating was performed to form a plating layer inside the through-hole. When the through-hole thickness was 0.4 t or less, the same pulse-reverse plating was performed on the front and back surfaces of the substrate, but the through-hole thickness was 0.4 t or more. As a result, internal voids were formed in the method through pulse reversal plating. The reason is that if current is supplied to the front and back surfaces in the same waveform, plating and dissolution of the plating layer occur simultaneously, and voids may occur inside. The main cause of the formation of voids inside the through-hole is that metal ions are rapidly consumed in the limited space inside the through-hole, and an overvoltage is formed during plating, which increases the generation of hydrogen. This will cause a void to form inside Therefore, if a certain copper metal ion can be sufficiently supplied into the thick through-hole, hydrogen generation due to overvoltage can be suppressed, and a normal plating layer growth process can be helped. There is also a method of externally stirring as such a constant copper ion supply method, but it is difficult to stir and supply a sufficient amount to the micropores. Therefore, if the front side is being plated with copper ions in the forward direction by changing the current on the front side and the back side, the back side is dissolved in the plating film in reverse to release copper ions. Copper ions emitted from the back side are consumed for plating on the front side, and sufficient metal ions are supplied to this, so that plating filling can be formed without voids inside the through hole.
브릿지 도금액의 바람직한 조성은 황산 100중량부를 기준으로 황산구리 200 내지 300중량부, 광택제 0.5 내지 5중량부, 캐리어 50 내지 150중량부 및 레벨러 1 내지 10중량부를 포함하고, 전체 도금액 대비 30 내지 120ppm의 염소 이온을 포함할 수 있다. 이와 같이 본 발명의 관통홀 충진 방법의 브릿지 도금 과정에서 사용되는 도금액에 레벨러를 포함시킨 것은 상기 특별한 구성을 가지는 파형의 인가로 인하여 레벨러에 의한 브릿지 지연 효과를 억제할 수 있기 때문이다. 구체적으로 관통 홀 내부 충진 중에 레벨러는 관통 홀 입구의 성장을 억제하며, 전류 분포가 충분히 공급되지 못하는 내부에 성장을 우선적으로 도와줄 수 있다. 즉, 일정량의 레벨러로 전류 분포가 충분하지 못한 관통홀 내벽에 도금 성장을 도와주는 역할을 하여 보이드 없는 충진 도금을 할 수 있게 하는 것이다A preferred composition of the bridge plating solution includes 200 to 300 parts by weight of copper sulfate, 0.5 to 5 parts by weight of a brightener, 50 to 150 parts by weight of a carrier, and 1 to 10 parts by weight of a leveler based on 100 parts by weight of sulfuric acid, and 30 to 120 ppm of chlorine compared to the total plating solution It may contain ions. The reason that the leveler is included in the plating solution used in the bridge plating process of the through-hole filling method of the present invention as described above is that the bridge delay effect caused by the leveler can be suppressed due to the application of the waveform having the special configuration. Specifically, during the filling of the through-hole, the leveler suppresses the growth of the entrance of the through-hole, and can preferentially help the growth in the interior where the current distribution is not sufficiently supplied. That is, a certain amount of leveler serves to help the plating growth on the inner wall of the through-hole, where the current distribution is not sufficient, so that void-free filling plating can be performed.
이어서, 관통홀 충진 도금을 수행하여 관통홀 충진부(204)를 형성한다. 관통홀 충진 도금에서는 브릿지 도금 과정에서 사용된 도금액과 동일한 성분 및 조성을 이용하므로 도금조의 교체없이 연속된 공정으로 브릿지 도금과 관통홀 충진 도금을 수행할 수 있다. 관통홀 충진 도금에서는 기판의 앞뒷면에 동일한 파형을 동일한 타이밍으로 인가한다. 도 6에 관통홀 충진 도금에 사용되는 파형을 도시하였다. 도 6을 참조하면, 관통홀 충진 도금에 적용되는 파형은 전류 I4를 시간 t7동안 유지하고, 이어서 전류 I5를 시간 t8동안 유지하는 파형을 주기로 한다. I4는 1.5 내지 2.5 ASD의 범위에 있는 것이 바람직하고, 더욱 바람직하게는 1.7 내지 2.3ASD인 것이 좋다. t7은 30 내지 60ms의 범위에 있는 것이 바람직하고, 더욱 바람직하게는 40 내지 50ms인 것이 좋다. I5는 3 내지 4 ASD의 범위에 있는 것이 바람직하고, 더욱 바람직하게는 3.2 내지 3.8인 것이 좋다. t8은 1 내지 3ms의 범위에 있는 것이 바람직하고, 더욱 바람직하게는 1.7 내지 2.3ms인 것이 좋다. Then, the through-
이어서, 덮힘막 도금을 수행하여 관통홀 상하부의 영역에 덮힘막을 형성한다. 덮힘막 도금에 사용되는 파형은 도 7에 도시하였다. 도 7을 참조하면, 덮힘막 도금에 적용되는 파형은 전류 I6를 시간 t9동안 유지하고, 이어서 전류 I9를 시간 t10동안 유지하는 파형을 주기로 한다. I6은 1.6 내지 2.8 ASD의 범위에 있는 것이 바람직하고, t9은 70 내지 130ms의 범위에 있는 것이 바람직하다. I7은 1.5 내지 2.5 ASD의 범위에 있는 것이 바람직하고, t10은 1 내지 3ms의 범위에 있는 것이 바람직하다. Then, the overcoat plating is performed to form the overcoat in the area above and below the through hole. The waveform used for the overcoat plating is shown in FIG. 7 . Referring to FIG. 7 , the waveform applied to the overcoat plating is a waveform in which the current I6 is maintained for a time t9 and then the current I9 is maintained for a time t10. I6 is preferably in the range of 1.6 to 2.8 ASD, and t9 is preferably in the range of 70 to 130 ms. I7 is preferably in the range of 1.5 to 2.5 ASD, and t10 is preferably in the range of 1 to 3 ms.
아래에서 실시예를 이용하여 본 발명을 보다 상세히 설명한다.The present invention will be described in more detail below using examples.
실시예 1Example 1
두께 200미크론의 에폭시 수지 기판에 직경 170미크론의 관통홀을 레이저로 가공하였다. A through-hole having a diameter of 170 microns was processed with a laser in an epoxy resin substrate having a thickness of 200 microns.
관통홀을 충진하기 위한 방법으로 도금을 실시하며, 도금 단계는 다음과 같았다. 먼저 무전해 도금을 수행하였고, 이후에 전기 도금을 수행하였다. 이때, 전기 도금 단계는 브릿지 도금 단계, 브릿지의 상부와 하부의 관통홀 내부에 구리를 충진시키기 위한 관통홀 충진 도금 단계, 최종으로 관통홀을 충진 후에 도금 두께를 확보하기 위한 덮힘막 도금 단계로 구분하여 실시하였다. 본 발명에서 사용된 도금 용액은 브릿지 도금, 관통홀 충진 도금, 덮힘막 도금에서 동일 용액으로 사용하였다. Plating was performed as a method for filling the through-holes, and the plating steps were as follows. First, electroless plating was performed, and then electroplating was performed. At this time, the electroplating step is divided into a bridge plating step, a through-hole filling plating step for filling the inside of the through-holes of the upper and lower parts of the bridge with copper, and a covering film plating step to secure the plating thickness after finally filling the through-holes. was carried out. The plating solution used in the present invention was used as the same solution in bridge plating, through-hole filling plating, and overcoat plating.
구체적으로 먼저, 무전해도금법을 이용하여 기판의 표면과 관통홀 내부에 무전해 동도금막을 형성하였다. 무전해 구리도금액은 황산구리 30중량부, 착화제인 EDTA 85 중량부, 환원제인 포르말린 22중량부를 포함하며, 첨가제인 에틸렌디아민테트라아세트산과 포르말린의 산화반응에 필요한 OH를 공급하기 위한 가성소다가 미량 포함된다. 도금 작업 조건인 산도는 pH12였고, 욕온(bath temperature)은 65℃였다.Specifically, first, an electroless copper plating film was formed on the surface of the substrate and the inside of the through hole by using the electroless plating method. The electroless copper plating solution contains 30 parts by weight of copper sulfate, 85 parts by weight of EDTA as a complexing agent, and 22 parts by weight of formalin as a reducing agent. do. The acidity of the plating operation condition was pH 12, and the bath temperature was 65°C.
이어서, 탈지 과정 및 산세 과정 후에 브릿지 도금 과정인 구리 전기도금을 실시하였다. 도금 용액의 조건은 황산 100 중량부, 황산 구리 200중량부, 광택제 0.5 중량부, 캐리어 70 중량부 및 레벨러 2 중량부를 포함하고, 전체 도금액 대비 50 ppm의 염소 이온를 포함할 수 있다. 도금 용액의 온도는 27℃, 도금 시간은 4.5시간으로 진행하였다. 이때 광택제는 (O-에틸디티오카보네이토)-S-(3-설포프로필)-에스테르일 수 있고, 캐리어는 폴리옥시알킬렌 글리콜일 수 있으며, 레벌러는 아지리딘일 수 있다. 이때, 브릿지 도금의 전류 파형은 도 5a에서 I1은 2ASD, I2는 1ASD, I3는 4ASD였고, t1, t2, t3, t4, t5는 10ms였고, t6은 1ms였다. 전압은 5~6V의 범위에서 선택되었다. 이때, 회로기판의 앞면과 뒷면에는 서로 다른 타이밍으로 파형이 인가되었고, 도 5b에 도시한 것과 같은 타이밍의 차이가 있었다.Subsequently, copper electroplating, which is a bridge plating process, was performed after the degreasing process and the pickling process. Conditions of the plating solution include 100 parts by weight of sulfuric acid, 200 parts by weight of copper sulfate, 0.5 parts by weight of a brightener, 70 parts by weight of a carrier, and 2 parts by weight of a leveler, and may include chlorine ions of 50 ppm relative to the total plating solution. The temperature of the plating solution was 27° C., and the plating time was 4.5 hours. In this case, the brightener may be (O-ethyldithiocarbonato)-S-(3-sulfopropyl)-ester, the carrier may be polyoxyalkylene glycol, and the leveler may be aziridine. At this time, the current waveform of the bridge plating was 2ASD for I1, 1ASD for I2, and 4ASD for I3 in FIG. 5A, t1, t2, t3, t4, and t5 were 10 ms, and t6 was 1 ms. The voltage was selected in the range of 5-6V. At this time, waveforms were applied to the front and rear surfaces of the circuit board at different timings, and there was a difference in timing as shown in FIG. 5B .
이어서, 관통홀 충진 도금을 진행하였다. 관통홀 충진 도금 조건은 포워드 전류 밀도 2ASD(도 6의 I4), 리벌스 전류 밀도 3.5ASD(도 6의 I5)였고, 포워드 인가시간은 시간은 50ms(도 6의 t7), 리벌스 전류 인가 시간은 2ms(도 6의 t8)였다. 전압은 5~6V의 범위에서 선택되었고, 도금시간은 1 였다. 이때, 회로기판의 앞면과 뒷면에는 동일한 파형이 동일한 타이밍으로 인가되었고, 사용된 도금액은 브릿지 도금에 사용된 도금액과 동일한 성분과 조성이었다.Then, through-hole filling plating was performed. The through-hole filling plating conditions were a forward current density of 2ASD (I4 in FIG. 6), a reverse current density of 3.5ASD (I5 in FIG. 6), and the forward application time was 50 ms (t7 in FIG. 6), the reverse current application time was 2 ms (t8 in FIG. 6). The voltage was selected in the range of 5-6V, and the plating time was 1. At this time, the same waveform was applied to the front side and the back side of the circuit board at the same timing, and the plating solution used had the same components and composition as the plating solution used for the bridge plating.
이어서 덮힘막 도금을 진행하였다. 덮힘막 도금 조건은 포워드 전류 밀도 2.2ASD(도 7의 I6), 시간은 100ms(도 7의 t9), 리벌스 전류 밀도는 2ASD(도 7의 I7), 시간은 2ms(도 7의 t10)였다. 전압은 5~6V의 범위에서 선택되었고, 도금시간은 1시간 였다. 이때, 회로기판의 앞면과 뒷면에는 동일한 파형이 동일한 타이밍으로 인가되었고, 사용된 도금액은 브릿지 도금에 사용된 도금액과 동일한 성분과 조성이었다.Then, the overcoat plating was performed. The overcoat plating conditions were a forward current density of 2.2 ASD (I6 in Fig. 7), a time of 100 ms (t9 in Fig. 7), a reverse current density of 2 ASD (I7 in Fig. 7), and a time of 2 ms (t10 in Fig. 7). . The voltage was selected in the range of 5-6V, and the plating time was 1 hour. At this time, the same waveform was applied to the front side and the back side of the circuit board at the same timing, and the plating solution used had the same components and composition as the plating solution used for the bridge plating.
실시예 2Example 2
브릿지 도금에서, t1, t2, t3, t4, t5를 8ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t1, t2, t3, t4, and t5 were set to 8 ms.
실시예 3Example 3
브릿지 도금에서, t1, t2, t3, t4, t5를 12ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t1, t2, t3, t4, and t5 were set to 12 ms.
실시예 4Example 4
브릿지 도금에서, t1, t2, t3, t4, t5를 6ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t1, t2, t3, t4, and t5 were set to 6 ms.
실시예 5Example 5
브릿지 도금에서, t1, t2, t3, t4, t5를 18ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t1, t2, t3, t4, and t5 were set to 18 ms.
실시예 6Example 6
브릿지 도금에서, t6을 0.8ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t6 was set to 0.8 ms.
실시예 7Example 7
브릿지 도금에서, t6을 1.2ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t6 was set to 1.2 ms.
실시예 8Example 8
브릿지 도금에서, t6을 0.6ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t6 was set to 0.6 ms.
실시예 9Example 9
브릿지 도금에서, t6을 1.4ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t6 was set to 1.4 ms.
실시예 10Example 10
관통홀 충진 도금에서, t8을 1.8ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In the through-hole filling plating, the through-hole filling plating was performed in the same manner as in Example 1, except that t8 was set to 1.8 ms.
실시예 11Example 11
관통홀 충진 도금에서, t8을 2.2ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In the through-hole filling plating, the through-hole filling plating was performed in the same manner as in Example 1, except that t8 was set to 2.2 ms.
비교예 1Comparative Example 1
브릿지 도금에서, t1, t2, t3, t4, t5를 3ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t1, t2, t3, t4, and t5 were set to 3 ms.
비교예 2Comparative Example 2
브릿지 도금에서, t1, t2, t3, t4, t5를 23ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t1, t2, t3, t4, and t5 were set to 23 ms.
비교예 3Comparative Example 3
브릿지 도금에서, t6을 0.4ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t6 was set to 0.4 ms.
비교예 4Comparative Example 4
브릿지 도금에서, t6을 1.7ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In bridge plating, through-hole filling plating was performed in the same manner as in Example 1, except that t6 was set to 1.7 ms.
비교예 5Comparative Example 5
관통홀 충진 도금에서, t8을 0.8ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In the through-hole filling plating, the through-hole filling plating was performed in the same manner as in Example 1, except that t8 was set to 0.8 ms.
비교예 6Comparative Example 6
관통홀 충진 도금에서, t8을 3.5ms로 설정한 한 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.In the through-hole filling plating, the through-hole filling plating was performed in the same manner as in Example 1, except that t8 was set to 3.5 ms.
비교예 7Comparative Example 7
도금용액이 레벨러를 포함하지 않은 것을 제외하고는 실시예 1과 동일한 방법으로 관통홀 충진 도금을 수행하였다.Through-hole filling plating was performed in the same manner as in Example 1, except that the plating solution did not include a leveler.
평가예 1Evaluation Example 1
실시예 1 ~ 11 및 비교예 1 ~ 7에 의하여 관통홀 충진 도금을 수행한 회로기판의 단면을 절단하여 관통홀 내부를 광학 현미경으로 관찰하였다. 실시예 1, 2, 3, 4, 6, 7, 10, 11은 관통홀에서 보이드가 관찰되지 않았고, 실시예 4, 5, 8, 9는 직경 ~10미크론의 보이드가 관통홀에서 관찰되었다. 비교예 1 ~ 6은 직경 20미크론 이상의 보이드가 관찰되었고, 비교예 7은 관통홀 충진이 이루어지지 않았다. 결과를 아래의 표 1에 정리하였다. 이와 같은 결과로부터, 도금 과정에서 파형의 제어가 매우 중요하다는 것을 알 수 있고, 이로부터 전류 파형에 따라 금속 이온의 흡착과 탈착을 유도하며, 도금 용액 내 레벨러가 관통홀 외곽에 흡착되어 도금을 제어하는 것이 내부 도금을 우선적으로 할 수 있는 역할을 한다는 것을 알 수 있다. 또한 레벨러의 존재 유무 및 종류도 관통홀 충진에 중요한 역할을 한다는 것을 알 수 있다.The cross-section of the circuit board on which the through-hole filling plating was performed according to Examples 1 to 11 and Comparative Examples 1 to 7 was cut and the inside of the through-hole was observed with an optical microscope. In Examples 1, 2, 3, 4, 6, 7, 10, and 11, voids were not observed in the through-holes, and in Examples 4, 5, 8, and 9, voids with a diameter of ~10 microns were observed in the through-holes. In Comparative Examples 1 to 6, voids with a diameter of 20 microns or more were observed, and in Comparative Example 7, through-hole filling was not performed. The results are summarized in Table 1 below. From these results, it can be seen that the control of the waveform during the plating process is very important. From this, the adsorption and desorption of metal ions are induced according to the current waveform, and the leveler in the plating solution is adsorbed to the outside of the through-hole to control the plating. It can be seen that it plays a role that can preferentially do internal plating. In addition, it can be seen that the existence and type of the leveler also plays an important role in filling the through hole.
도 8의 (가)는 실시예 1에 의하여 관통홀 충진 도금이 수행된 관통홀 사진인데, 관통홀 내부에 보이드가 형성되지 않고 도금이 이루어진 것을 확인할 수 있고, (나)는 비교예 7에 의하여 관통홀 충진 도금이 수행된 관통홀 사진인데, 관통홀의 충진이 불완전하게 이루어졌음을 확인할 수 있다.(A) of FIG. 8 is a photograph of a through-hole on which the through-hole filling plating was performed according to Example 1, and it can be seen that plating was made without forming a void inside the through-hole, (B) is a picture of the through-hole according to Comparative Example 7 It is a photograph of a through-hole on which the through-hole filling plating was performed, and it can be seen that the through-hole filling was incompletely performed.
101 : 기판 102 : 관통홀
103 : 무전해 도금층 104a : 브릿지 도금부
104 : 관통홀 충진부
201 : 기판 202 : 관통홀
203 : 무전해 도금층 204 : 관통홀 충진부 101: substrate 102: through hole
103:
104: through-hole filling part
201: substrate 202: through hole
203: electroless plating layer 204: through-hole filling part
Claims (7)
기판에 관통홀을 형성하는 단계;
무전해 도금으로 상기 관통홀 내부 표면에 소정의 두께로 무전해 도금층을 형성하는 단계;
상기 무전해 도금층에 펄스 파형을 인가하는 전해도금으로 상기 관통홀 내부 일부 영역에서 브릿지가 생성되도록 브릿지 도금을 수행하는 단계; 및
전해 도금으로 상기 브릿지 도금이 이루어진 관통홀에 관통홀 충진 도금을 수행하는 단계;를 포함하고,
상기 브릿지 도금과 상기 관통홀 충진 도금은 동일한 조성을 갖는 도금액을 이용하여 동일한 도금조에서 수행되며,
상기 도금액은 황산, 황산구리, 캐리어, 광택제 및 레벨러를 포함하고,
상기 레벨러는 질소, 산소, 황 및 인으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 헤테로 고리 화합물이며,
상기 브릿지 도금에 t1+t2+t3+t4+t5+t6의 주기를 갖는 역펄스 파형이 인가되고,
상기 주기에서 t1, t2, t3, t4 및 t5는 각각 플러스(+) 전류가 인가되는 시간이고, t6은 마이너스(-) 전류가 인가되는 시간이며,
상기 t1, t3 및 t5에서 각각 인가되는 전류의 세기는 상기 t2 및 t4에서 각각 인가되는 전류의 세기보다 큰 것을 특징으로 하는 회로기판의 관통홀 충진 방법.In the method of filling a conductive material inside a through hole of a circuit board,
forming a through hole in the substrate;
forming an electroless plating layer to a predetermined thickness on the inner surface of the through hole by electroless plating;
performing bridge plating such that a bridge is generated in a partial region inside the through hole by electroplating by applying a pulse waveform to the electroless plating layer; and
Including; performing a through-hole filling plating on the through-hole on which the bridge plating is made by electrolytic plating;
The bridge plating and the through-hole filling plating are performed in the same plating bath using a plating solution having the same composition,
The plating solution includes sulfuric acid, copper sulfate, a carrier, a brightener and a leveler,
The leveler is a heterocyclic compound containing at least one element selected from the group consisting of nitrogen, oxygen, sulfur and phosphorus,
A reverse pulse waveform having a period of t1+t2+t3+t4+t5+t6 is applied to the bridge plating,
In the period, t1, t2, t3, t4, and t5 are times for which a positive (+) current is applied, respectively, and t6 is a time for which a negative (-) current is applied,
The through-hole filling method of the circuit board, characterized in that the intensity of the current applied at each of t1, t3, and t5 is greater than the intensity of the current applied at each of the t2 and t4.
상기 역펄스 파형은 회로기판의 상부와 하부에서 서로 다른 조건으로 인가되는 것을 특징으로 하는 회로기판의 관통홀 충진 방법.The method according to claim 1,
The through-hole filling method of a circuit board, characterized in that the reverse pulse waveform is applied under different conditions to the upper and lower portions of the circuit board.
상기 관통홀 충진 도금에 역펄스 파형이 인가되는 것을 특징으로 하는 회로기판의 관통홀 충진 방법.The method according to claim 1,
A through-hole filling method of a circuit board, characterized in that a reverse pulse waveform is applied to the through-hole filling plating.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
AMND | Amendment | ||
E601 | Decision to refuse application | ||
X091 | Application refused [patent] | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant |