KR102266492B1 - 전력 장치 - Google Patents

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쉐펑 탕
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후아웨이 테크놀러지 컴퍼니 리미티드
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Abstract

전력 장치(PD)가 개시된다. 4개의 MOSFET이 PD의 정류 회로에서 사용됨으로써 제조 비용을 감소시킨다. 또한, 이들 4개의 MOSFET은, 컨택 페어 1-2의 전위가 컨택 페어 3-6의 전위보다 낮고 컨택 페어 7-8의 전위가 컨택 페어 4-5의 전위보다 낮다는 전제에 기초하여 배치됨으로써, 각각의 컨택 그룹의 PoE 전류가 2개의 MOSFET만을 통과하면서도, 다이오드를 통과하지 않도록 함으로써, 전력 손실을 감소시키게 된다.

Description

전력 장치{POWERED DEVICE}
본 출원은 통신 분야에 관한 것으로서, 구체적으로는 전력 장치에 관한 것이다.
이더넷 경유 전력공급(Power over Ethernet, PoE) 시스템은 전력 공급 장비(power sourcing equipment, PSE)와 전력 장치(powered device, PD)를 포함한다. PSE는, 이더넷 트위스트 페어(Ethernet twisted pair)를 통해 PD와 통신하면서 PD에 전력을 공급한다. 이더넷 트위스트 페어는 1부터 8까지 번호가 매겨진 8개의 케이블을 포함한다. 케이블 1과 2가 페어링되고, 케이블 3과 6이 페어링되며, 케이블 4와 5가 페어링되고, 케이블 7와 8이 페어링된다. 2개의 페어링된 케이블이 함께 트위스트된다. 많이 사용되고 있는 100 M 이더넷에서는, 케이블 페어 1-2와 케이블 페어 3-6이 통신을 위해 사용되고, 케이블 페어 4-5와 케이블 페어 7-8은 아이들(idle) 상태이다. 따라서 케이블 페어 1-2와 케이블 페어 3-6이 일 그룹을 형성하고, 케이블 페어 4-5와 케이블 페어 7-8은 다른 그룹을 형성한다. 데이터 케이블 페어 그룹(케이블 페어 1-2와 케이블 페어 3-6)은 보통 이더넷을 통한 초기 전력공급을 위해 사용된다. 2개의 그룹의 케이블 페어는 이더넷을 통한 새로운 전력공급을 위해 함께 사용될 수 있다. 도 1은 PD의 구조를 보여준다. 도 1의 PD는 다이오드 풀-브릿지 정류 회로(diode full-bridge rectifier circuit)를 사용한다.
다이오드는 전력 손실이 크다. 따라서, PD의 전력 활용도가 낮다.
본 출원은, PD의 전력 활용도를 향상시킨 PD를 제공한다.
제1 태양에 따르면, PD가 제공된다. PD는 이더넷 포트, 정류 회로 및 PD 회로를 포함한다. 이더넷 포트는 제1 컨택 페어(contact pair), 제2 컨택 페어, 제3 컨택 페어 및 제4 컨택 페어를 포함한다. 제1 컨택 페어는 이더넷 케이블의 케이블 페어 1-2에 접속하도록 구성된다. 제2 컨택 페어는 이더넷 케이블의 케이블 페어 3-6에 접속하도록 구성된다. 제3 컨택 페어는 이더넷 케이블의 케이블 페어 4-5에 접속하도록 구성된다. 제4 컨택 페어는 이더넷 케이블의 케이블 페어 7-8에 접속하도록 구성된다. 정류 회로는 4개의 MOSFET(metal-oxide-semiconductor field-effect transistor)과 적어도 4개의 다이오드를 포함한다. 4개의 MOSFET은 제1 MOSFET, 제2 MOSFET, 제3 MOSFET 및 제4 MOSFET이다. 적어도 4개의 다이오드는 제1 다이오드, 제2 다이오드, 제3 다이오드 및 제4 다이오드를 포함한다. 제1 컨택 페어는 제1 다이오드의 애노드(anode)에 접속되고, 제1 MOSFET의 제1 단에 접속된다. 제2 컨택 페어는 제2 다이오드의 캐소드(cathode)에 접속되고, 제2 MOSFET의 제1 단에 접속된다. 제3 컨택 페어는 제3 다이오드의 캐소드에 접속되고, 제3 MOSFET의 제1 단에 접속된다. 제4 컨택 페어는 제4 다이오드의 애노드에 접속되고, 제4 MOSFET의 제1 단에 접속된다. PD 회로의 전원 입력 양극이 제1 다이오드의 캐소드에 접속되고, 제2 MOSFET의 제2 단에 접속되며, 제3 MOSFET의 제2 단에 접속되고, 제4 다이오드의 캐소드에 접속된다. PD 회로의 전원 입력 음극은 제1 MOSFET의 제2 단에 접속되고, 제2 다이오드의 애노드에 접속되며, 제3 다이오드의 애노드에 접속되고, 제4 MOSFET의 제2 단에 접속된다.
컨택 페어 1-2의 전위(electric potential)가 컨택 페어 3-6의 전위보다 낮고 컨택 페어 7-8의 전위가 컨택 페어 4-5의 전위보다 낮다는 것은, 가장 일반적으로 많이 사용되고 있는 PoE 시나리오이다. 전술한 시나리오에서, PD 내의 제1 다이오드 내지 제4 다이오드는 컷오프(cut off)된다. 따라서, 전류가 다이오드를 통과하지 않고 오직 MOSFET만을 통과하기 때문에, PD의 정류 회로의 손실이 적어진다. 8개의 MOSFET이 사용되는 정류 회로와 비교할 때, 전술한 구조는 동일한 전력 손실을 전제로 할 때 PD의 복잡도와 제조 비용을 감소시킨다.
제1 태양을 참고하여, 제1 태양의 제1 구현에서는, 제1 MOSFET의 게이트 전극이 제2 컨택 페어에 접속된다. 제2 MOSFET의 게이트 전극은 제1 컨택 페어에 접속된다. 제3 MOSFET의 게이트 전극은 제4 컨택 페어에 접속된다. 제4 MOSFET의 게이트 전극은 제3 컨택 페어에 접속된다.
제1 태양 또는 제1 태양의 제1 구현을 참고하여, 제1 태양의 제2 구현에서는, 제1 MOSFET은 N형 MOSFET이다. 제2 MOSFET은 P형 MOSFET이다. 제3 MOSFET은 P형 MOSFET이다. 제4 MOSFET은 N형 MOSFET이다. 컨택 페어 1-2의 전위가 컨택 페어 3-5의 전위보다 낮고 컨택 페어 7-8의 전위가 컨택 페어 4-5의 전위보다 낮을 때, 전술한 유형의 MOSFET들이 추가의 구동 회로 없이 사용된다.
제1 태양 또는 제1 태양의 제1 구현 또는 제1 태양의 제2 구현을 참고하여, 제1 태양의 제3 구현에서는, 제1 MOSFET의 제1 단은 제1 MOSFET의 드레인 전극이다. 제1 MOSFET의 제2 단은 제1 MOSFET의 소스 전극이다. 제2 MOSFET의 제1 단은 제2 MOSFET의 드레인 전극이다. 제2 MOSFET의 제2 단은 제2 MOSFET의 소스 전극이다. 제3 MOSFET의 제1 단은 제3 MOSFET의 드레인 전극이다. 제3 MOSFET의 제2 단은 제3 MOSFET의 소스 전극이다. 제4 MOSFET의 제1 단은 제4 MOSFET의 드레인 전극이다. 제4 MOSFET의 제2 단은 제4 MOSFET의 소스 전극이다.
제1 태양 또는 제1 태양의 제1 구현 내지 제3 구현 중 어느 하나를 참고하여, 제1 태양의 제4 구현에서는, 정류 회로는 제1 제어 회로와 제2 제어 회로를 더 포함한다. 제1 MOSFET의 게이트 전극이 제1 제어 회로를 통해 제2 컨택 페어에 접속된다. 제4 MOSFET의 게이트 전극이 제2 제어 회로를 통해 제3 컨택 페어에 접속된다. 제1 제어 회로는: 제2 컨택 페어의 전위에서 제1 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제1 전압 임계치보다 클 때, 제1 MOSFET을 턴온(turn on)시키고; 제2 컨택 페어의 전위에서 제1 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제1 전압 임계치보다 작을 때, 제1 MOSFET을 컷오프하도록 구성된다. 제1 전압 임계치의 절대값은 최대 PoE 검출 전압의 절대값보다 크면서 최소 PoE 공급 전압의 절대값보다 작거나 이와 같다. 제2 제어 회로는: 제3 컨택 페어의 전위에서 제4 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제2 전압 임계치보다 클 때, 제4 MOSFET을 턴온시키고; 제3 컨택 페어의 전위에서 제4 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제2 전압 임계치보다 작을 때, 제4 MOSFET을 컷오프하도록 구성된다. 제2 전압 임계치의 절대값은 최대 PoE 검출 전압의 절대값보다 크면서 최소 PoE 공급 전압의 절대값보다 크거나 이와 같다. 위 구조를 사용하는 PD에 있어서, PSE에서의 백플로 단(backflow end)과 케이블 페어 4-5 사이의 접속은 검출 또는 분류 오류를 발생시키지 않는다.
제1 태양 또는 제1 태양의 제1 구현 내지 제4 구현 중 어느 하나를 참고하여, 제1 태양의 제5 구현에서는, PD가 타입-4 PD이다. PD가 타입-4 PD이면, PSE는 타입-4 PSE로서 작동한다. 타입-4 PSE는 낮은 전위를 제공하기 위해 케이블 페어 1-2와 케이블 페어 7-8을 확정적으로 사용한다. 따라서 PD의 위 구조는 타입-4 PD에 특히 적합하게 된다.
도 1은 PD의 구조를 보여준다.
도 2는 PD의 다른 구조를 보여준다.
도 3은 본 발명의 일 실시예에 따른 PD의 구조를 보여준다.
도 4는 본 발명의 일 실시예에 따른 PD의 다른 구조를 보여준다.
도 5는 본 발명의 일 실시예에 따른 PD의 또 다른 구조를 보여준다.
이하에서는 도 2 내지 도 5를 참고하여 본 발명의 실시예들을 설명한다.
MOSFET(metal-oxide semiconductor field-effect transistor)의 전력 손실은 다이오드의 전력 손실보다 낮다. 따라서 MOSFET은 도 1에서의 다이오드를 대체하기 위해 사용될 수 있다. 그러나, MOSFET의 구조는 다이오드의 구조보다 더욱 복잡하고, 8개의 MOSFET이 도 1의 다이오드를 완전히 대체하기 위해 사용되면, PD의 정류 회로가 복잡한 구조 및 높은 제조 비용을 가지게 된다.
이를 위한 타협안은 4개의 MOSFET을 사용하여 도 1의 다이오드의 절반을 대체하는 것이다. 도 2는 PD의 구조를 보여준다. 도 2에 도시된 것처럼, PD의 정류 회로 안에는 4개의 MOSFET만이 존재하며, 정류 회로의 제조 비용은 풀(full)-MOSFET 정류 회로의 제조 비용보다 낮아지게 된다.
PD의 이더넷 포트의 8개의 컨택(contact)은 제1 컨택 그룹과 제2 컨택 그룹에 속한다. 제1 컨택 그룹은 컨택 페어 1-2와 컨택 페어 3-6을 포함한다. 제2 컨택 그룹은 컨택 페어 4-5와 컨택 페어 7-8을 포함한다. 컨택 페어 1-2는 이더넷 케이블의 케이블 페어 1-2에 접속하도록 구성된다. 컨택 페어 3-6은 이더넷 케이블의 케이블 페어 3-6에 접속하도록 구성된다. 컨택 페어 4-5는 이더넷 케이블의 케이블 페어 4-5에 접속하도록 구성된다. 컨택 페어 7-8은 이더넷 케이블의 케이블 페어 7-8에 접속하도록 구성된다. 또한, PSE가 전력 공급을 위해 제1 케이블 페어 그룹을 사용할 때, 제1 컨택 그룹 내의 어떤 컨택 페어가 낮은 전위를 가지는지와 관계없이, 전류는 정류 회로의 다이오드와 MOSFET을 통해 흐르게 된다. 유사하게, PSE가 전력 공급을 위해 제2 케이블 페어 그룹을 사용할 때, 제2 컨택 그룹 내의 어떤 컨택 페어가 낮은 전위를 가지는지와 관계없이, 전류는 정류 회로의 다이오드와 MOSFET을 통해 흐르게 된다. 따라서 도 2에 도시된 PD의 정류 회로의 손실은 도 1에 도시된 PD의 정류 회로의 손실보다 낮다.
그러나, 도 2에 도시된 PD의 정류 회로의 손실은 풀-MOSFET 정류 회로의 손실보다도 여전히 높다. MOSFET의 수량이 증가되지 않는다는 전제 하에서 정류 회로의 손실이 감소할 수 있다면, PD의 정류 회로는 최적화될 수 있다.
PoE는 PD가 어떠한 극성(polarity)의 전력 공급도 수용할 수 있기를 요구한다. PSE는 대부분 네트워크 장치이다. 네트워크 장치는 대부분 매체 종속 인터페이스(medium dependent interface crossover, MDI-X) 포트를 사용한다. MDI-X 포트의 PoE 전력 공급 극성은, 케이블 페어 1-2의 전위가 케이블 페어 3-6의 전위보다 낮다는 것을 만족시켜야만 한다. 이더넷을 통한 초기 전력 공급은 PSE에서 케이블 페어 7-8의 전위가 케이블 페어 4-5의 전위보다 낮다는 것을 요구한다. 이더넷을 통한 새로운 전력 공급에서 PSE가 케이블 페어 7-8의 전위가 케이플 페어 4-5의 전위보다 높은 전력 공급을 제공할 수 있다 하더라도, PSE는 실제로는 광범위하게 사용되고 있지 않다. 또한, 크로스오버 케이블(crossover cable)도 광범위하게 사용되고 있지 않다. 따라서, 컨택 페어 1-2의 전위가 컨택 페어 3-6의 전위보다 낮고 컨택 페어 7-8의 전위가 컨택 페어 4-5의 전위보다 낮다는 전제에 기초하여, PD의 정류 회로는 가장 광범위하게 사용되는 시나리오에 적합하도록 설계될 수 있다.
도 3은 본 발명의 일 실시예에 따른 PD의 구조이다. PD는 이더넷 포트(100), 정류 회로(200) 및 PD 회로(300)를 포함한다. 이더넷 포트(100)는 제1 컨택 페어 1-2, 제2 컨택 페어 3-6, 제3 컨텍 페어 4-5, 그리고 제4 컨택 페어 7-8을 포함한다. 제1 컨택 페어 1-2는 이더넷 케이블의 케이블 페어 1-2와 접속하도록 구성된다. 제2 컨택 페어 3-6은 이더넷 케이블의 케이블 페어 3-6에 접속하도록 구성된다. 제3 컨택 페어 4-5는 이더넷 케이블의 케이블 페어 4-5에 접속하도록 구성된다. 제4 컨택 페어 7-8은 이더넷 케이블의 케이블 페어 7-8에 접속하도록 구성된다.
정류 회로(200)는 4개의 MOSFET을 포함한다. 정류 회로(200)가 4개의 MOSFET을 포함한다는 것은 정류 회로(200)의 MOSFET의 수량이 4개라는 뜻이다. 정류 회로(200)는 적어도 4개의 다이오드를 더 포함한다. 4개의 MOSFET은 제1 MOSFET, 제2 MOSFET, 제3 MOSFET 및 제4 MOSFET이다. 제1 MOSFET, 제2 MOSFET, 제3 MOSFET 및 제4 MOSFET은 도 3에서 MOSFET 1, MOSFET 2, MOSFET 3, 및 MOSFET 4이다. 도 3에서, MOSFET 1은 N형 MOSFET이다. MOSFET 2는 P형 MOSFET이다. MOSFET 3은 P형 MOSFET이다. MOSFET 4는 N형 MOSFET이다. 일 구현에서, MOSFET 2 및/또는 MOSFET 3을 위해 추가의 구동 회로가 설계될 수 있고, MOSFET 2 및/또는 MOSFET 3으로서 N형 MOSFET이 사용된다. 일 구현에서, MOSFET 1 및/또는 MOSFET 4를 위해 추가의 구동 회로가 설계될 수 있고, MOSFET 1 및/또는 MOSFET 4로서 P형 MOSFET이 사용된다.
정류 회로(200) 내의 적어도 4개의 다이오드는 제1 다이오드, 제2 다이오드, 제3 다이오드 및 제4 다이오드를 포함한다. 제1 다이오드, 제2 다이오드, 제3 다이오드 및 제4 다이오드는 도 3에서 다이오드 1, 다이오드 2, 다이오드 3 및 다이오드 4이다.
PD 회로(300)는 적어도 하나의 PD 칩을 포함한다. PD 칩은 PoE 검출 및 분류와 같은 처리에서 PD 기능을 구현하도록 구성된다. PD 회로(300)는 직류-직류 컨버터(direct current-direct current, DC-DC, convertor)를 더 포함할 수 있다. PD 회로는 PD 부하를 더 포함할 수 있다. PD 회로(300)의 전원 입력 양극은 높은 전위를 수용하고, PD 회로(300)의 전원 입력 음극은 낮은 전위를 수용한다.
제1 컨택 페어 1-2는 다이오드 1의 애노드에 접속되고, MOSFET 1의 드레인 전극에 접속된다. 제2 컨택 페어 3-6은 다이오드 2의 캐소드에 접속되고, MOSFET 2의 드레인 전극에 접속된다. 제3 컨택 페어 4-5는 다이오드 3의 캐소드에 접속되고, MOSFET 3의 드레인 전극에 접속된다. 제4 컨택 페어 7-8은 다이오드 4의 애노드에 접속되고, MOSFET 4의 드레인 전극에 접속된다. 일 구현에서, 하나 이상의 MOSFET의 소스 전극과 드레인 전극은 교환될 수 있다.
다이오드 1의 캐소드, MOSFET 2의 소스 전극, MOSFET 3의 소스 전극, 그리고 다이오드 4의 캐소드는 서로 접속되고, PD 회로(300)의 전원 입력 양극에 접속된다. MOSFET 1의 소스 전극, 다이오드 2의 애노드, 다이오드 3의 애노드, 그리고 MOSFET 4의 소스 전극은 서로 접속되고, PD 회로(300)의 전원 입력 음극에 접속된다.
MOSFET 1의 게이트 전극은 제2 컨택 페어 3-6에 접속된다. MOSFET 2의 게이트 전극은 제1 컨택 페어 1-2에 접속된다. MOSFET 3의 게이트 전극은 제4 컨택 페어 7-8에 접속된다. MOSFET 4의 게이트 전극은 제3 컨택 페어 4-5에 접속된다. 다시 말하면, 전술한 구조에서, 각각의 컨택 페어에 접속되는 MOSFET의 게이트 전극은 그 컨택 페어와 동일한 컨택 그룹 내의 다른 컨택 페어에 접속되고, 게이트 전극의 전압은 다른 컨택 페어의 전위에 의해 제어된다. PoE 공급 전압이 MOSFET의 게이트 전극이 수용 가능한 전압보다 크면, MOSFET의 게이트 전극은 제어 회로를 사용하여 다른 컨택 페어에 접속된다. 제어 회로는, MOSFET을 턴온시키거나 컷오프시키기 위해, 2개의 컨택 페어들 사이의 전위 차이에 기초하여 MOSFET의 게이트 전극에 적절한 전위를 출력한다. 도 3에서는, 컨택 페어에 접속된 MOSFET의 게이트 전극과 그 컨택 페어와 동일한 컨택 페어 내의 다른 컨택 페어 사이의 접속점이, 그 다른 컨택 페어에 접속된 MOSFET과 다이오드 사이에 위치한다. 도 3에서는, 컨택 페어에 접소된 MOSFET의 게이트 전극과 그 컨택 페어와 동일한 컨택 그룹 내의 다른 컨택 페어 사이의 접속점은 대안적으로 그 다른 컨택 페어에 접속된 MOSFET과 PD 회로(300) 사이에 위치할 수 있다.
도 3은 본 발명의 본 실시예에서의 정류 회로의 구조만을 보여준다. MOSFET에 더해서, 일부 구성요소, 예를 들면 커패시터, 저항, 다이오드, 양극성 접합 트랜지스터(bipolar junction transistor, BJT) 및 브레이크오버 다이오드(break-over diode)가 정류 회로에 추가될 수 있다. 도 3의 PD의 정류 회로는 오직 4개의 MOSFET만을 포함하며, 따라서 정류 회로의 제조 비용은 풀-MOSFET 정류 회로의 제조 비용보다 낮아진다.
케이블 페어 1-2의 전위가 케이블 페어 3-6의 전위보다 낮으면, 제1 컨택 페어 1-2의 전위는 제2 컨택 페어 3-6의 전위보다 낮다. MOSFET 1이 N형 MOSFET이기 때문에, 제2 컨택 페어 3-6의 높은 전위가, MOSFET 1의 소스 전극의 전위보다 높은 MOSFET 1의 게이트 전극의 전위를 만들어 낼 수 있고, 이에 따라 MOSFET 1을 턴온시킨다. MOSFET 2가 P형 MOSFET이기 때문에, 제1 컨택 페어 1-2의 낮은 전위가, MOSFET 2의 소스 전극의 전위보다 낮은 MOSFET 2의 게이트 전극의 전위를 만들어 낼 수 있고, 이에 따라 MOSFET 2를 턴온시킨다. 또한, 제1 컨택 페어 1-2의 전위가 제2 컨택 페어 3-6의 전위보다 낮고, 따라서 다이오드 1과 다이오드 2는 컷오프된다. MOSFET 2, PD 회로(300), 그리고 MOSFET 1을 차례로 통과한 후에, 제2 컨택 페어 3-6으로부터 제1 컨택 페어 1-2로 전류가 흐른다.
케이블 페어 7-8의 전위가 케이블 페어 4-5의 전위보다 낮으면, 제4 컨택 페어 7-8의 전위가 제3 컨텍 페어 4-5의 전위보다 낮다. MOSFET 4가 N형 MOSFET이기 때문에, 제3 컨택 페어 4-5의 높은 전위가, MOSFET 4의 소스 전극의 전위보다 높은 MOSFET 4의 게이트 전극의 전위를 만들어 낼 수 있어서, 이에 따라 MOSFET 4를 턴온시킨다. MOSFET 3이 P형 MOSFET이기 때문에, 제4 컨택 페어 7-8의 낮은 전위가, MOSFET 3의 소스 전극의 전위보다 낮은 MOSFET 3의 게이트 전극의 전위를 만들어 낼 수 있어서, 이에 따라 MOSFET 3을 턴온시킨다. 또한, 제4 컨택 페어 7-8의 전위가 제3 컨택 페어 4-5의 전위보다 낮고, 따라서 다이오드 3과 다이오드 4는 컷오프된다. MOSFET 3, PD 회로(300), 그리고 MOSFET 4를 차례로 통과한 후에, 제3 컨택 페어 4-5로부터 제4 컨택 페어 7-8로 전류가 흐른다.
전류가 오직 2개의 MOSFET을 통과하면서 다이오드는 통과하지 않기 때문에, 케이블 페어 1-2의 전위가 케이블 페어 3-6의 전위보다 낮고 케이블 페어 7-8의 전위가 케이블 페어 4-5의 전위보다 낮으면, 도 3에 도시된 PD의 정류 회로의 손실은 도 2에 도시된 PD의 정류 회로의 손실보다 낮다. 케이블 페어 1-2의 전위가 케이블 페어 3-6의 전위보다 높거나 케이블 페어 7-8의 전위가 케이블 페어 4-5의 전위보다 높다면, MOSFET은 컷오프되고, 대응하는 다이오드가 턴온되어서, 전류는 2개의 다이오드를 통과한다. 전력 손실의 관점에서 어떠한 장점도 없지만, 이 시나리오에서 PD는 정상적으로 작동할 수 있다.
PD가 타입-4(Type 4) PD이면, PSE도 타입-4 PSE일 것이 요구된다. 타입-4 PSE는 낮은 전위를 제공하기 위해 케이블 페어 1-2와 케이블 페어 7-8을 확정적으로 사용한다. 따라서 PD의 구조는 타입-4 PD를 위해 특히 적합할 수 있다.
PSE가 검출 또는 분류 단계에서 검출 또는 분류 전압을 송신하기 위해 오직 하나의 케이블 페어 그룹만을 사용한다면, PSE는, 검출 또는 분류 결과에 영향을 미치기에 충분한 전압을 다른 케이블 페어 그룹으로부터 수신해서는 안 된다. 예를 들어, PSE가 케이블 페어 1-2를 사용함으로써 음의(negative) 전위를 제공하고 케이블 페어 3-6을 백플로(backflow) 케이블 페어로서 사용한다면, MOSFET 1은 턴온된다. PSE 내의 케이블 페어 4-5와 케이블 페어 7-8가 플로팅(floating)이라면, PSE는 케이블 페어 4-5와 케이블 페어 7-8을 포함하는 그룹으로부터 전압을 수신하지 않는다. 그러나, 케이블 페어 4-5가 PSE의 백플로 단에 접속되면, 케이블 페어 4-5의 높은 전위가 MOSFET 4가 턴온되도록 하고, 턴온된 MOSFET 4는 낮은 전위를 케이블 페어 7-8에 가이드한다. 따라서 PSE가 케이블 페어 4-5와 케이블 페어 7-8을 포함하는 그룹으로부터 전압을 수신한다. 그 전압은 정류된 전압으로 지칭될 수 있다. 정류된 전압은 검출 또는 분류 오류를 야기할 수 있다.
PSE가 전력을 공급할 때 검출 또는 분류가 완료되기 때문에, 케이블 페어 4-5와 케이블 페어 7-8을 포함하는 그룹이 정류된 전압을 수신한다 하더라도, 검출 또는 분류에 영향을 미치지는 않는다. 정류된 전압은 PSE를 손상시키지 않는다. 따라서 제어 회로가 각각의 MOSFET의 게이트 전극에 추가될 수 있다. 이들 제어 회로는, 컨택 그룹의 전압이 전압 임계치보다 작을 때에만 MOSFET을 턴온시키기 위해 사용된다. 컨택 그룹의 전압이 전압 임계치보다 클 때에는 MOSFET이 턴온되지 않는다. 컨택 그룹의 전압이 전압 임계치와 동일할 때, 전술한 경우들 중 하나에 따라 처리가 수행된다. PoE에서의 전력 공급을 위해 보통 음의 전위가 사용되기 때문에, 전압 임계치는 음수이다. 컨택 그룹의 전압이 전압 임계치보다 낮다는 것은, 컨택 그룹의 전압의 절대값이 전압 임계치의 절대값보다 크다는 것을 뜻한다. 분류 오류는 보통 심각한 문제를 발생시키지 않기 때문에, 전압 임계치는 최대 PoE 검출 전압과 최소 PoE 공급 전압 사이에 위치할 수 있다. 다시 말하면, 전압 임계치의 절대값이 최대 PoE 검출 전압의 절대값보다 크되 최소 PoE 공급 전압의 절대값보다는 작거나 이와 같다. 다르게는, 전압 임계치의 절대값이 최소 PoE 분류 전압의 절대값보다 클 수 있다. 제어 회로들의 전압 임계치는, 최대 PoE 검출 전압과 최소 PoE 공급 전압 사이의 값들이기만 하면, 서로 갇거나 서로 다를 수 있다.
예를 들어, 도 4는 본 발명의 일 실시예에 따른 PD의 구조를 보여준다. 도 4에서, 컨택의 페어 사이에 직렬로 접속된 2개의 저항이 제어 회로로서 사용된다. 도 4의 MOSFET은 전원 MOSFET(power MOSFET)이다.
제어 회로(210)는 저항 R1과 저항 R2를 포함한다. 저항 R1와 저항 R2의 저항값은 다음의 조건: R1*VD/(R1+R2)<Vth1 및 R1*VPoE/(R1+R2)>Vth1을 만족한다. 여기서, VD는 최대 PoE 검출 전압의 절대값이고; VPoE는 최소 PoE 공급 전압의 절대값이며; Vth1은 MOSFET 1의 임계 전압(critical voltage)이다.
제어 회로(220)는 저항 R3과 저항 R4를 포함한다. 저항 R3과 저항 R4의 저항값은 다음의 조건: R3*VD/(R3+R4)<Vth2 및 R3*VPoE/(R3+R4)>Vth2를 만족한다. 여기서 Vth2는 MOSFET 2의 임계 전압이다.
제어 회로(230)는 저항 R5와 저항 R6을 포함한다. 저항 R5와 저항 R6의 저항값은 다음의 조건: R5*VD/(R5+R6)<Vth3 및 R1*VPoE/(R5+R6)>Vth3를 만족한다. 여기서 Vth3은 MOSFET 3의 임계 전압이다.
제어 회로(240)는 저항 R7과 저항 R8을 포함한다. 저항 R7과 저항 R8의 저항값은 다음의 조건: R7*VD/(R7+R8)<Vth4 및 R7*VPoE/(R7+R8)>Vth4를 만족한다. 여기서 Vth4는 MOSFET 4의 임계 전압이다.
검출 도중에, MOSFET 1과 MOSFET 4는 턴온되지 않는다. 그러나, 전원 MOSFET은 보통 기생 바디 다이오드(parasitic body diode)를 포함한다. 바디 다이오드의 애노드는 전원 MOSFET의 소스 전극이고, 바디 다이오드의 캐소드는 전원 MOSFET의 드레인 전극이다. 검출 전류는 MOSFET 1의 바디 다이오드를 통해 흐를 수 있다. MOSFET 4의 소스 전극은 낮은 전위점에 접속되고, 이에 따라 검출 전류는 MOSFET 4를 통해 흐르지 않는다. MOSFET 1이 턴온되지 않음에 따라 손실이 증가하더라도, 검출 단계에서 검출의 목적은 효과적인 PD를 검출하는 것이지 전력 공급을 제공하는 것이 아니므로, 위와 같은 손실은, 검출 결과가 영향을 받지 않는 한, 부정적인 효과를 발생시키지는 않는다. 유사하게, 컨택 4, 5, 7, 8을 포함하는 그룹에서의 검출 작동도 정확하게 수행될 수 있다.
컨택 페어 1-2가 검출된 전위를 수신할 때 MOSFET 2와 MOSFET 3이 턴온되더라도 검출 결과는 영향을 받지 않기 때문에, 다르게는, 제어 회로(230)와 제어 회로(240)에 대한 전술한 요구사항들이 생략될 수도 있다. 또한, 컨택 페어 3-6 또는 컨택 페어 4-5가 낮은 전위를 수신한다면, 검출 전류는 다이오드를 통해 흐른다. 따라서 MOSFET 2와 MOSFET 3의 제어 회로의 설계는 MOSFET 1과 MOSFET 4의 제어 회로의 설계와 다르게 될 수 있다.
다른 예를 들면, 도 5는 본 발명의 일 실시예에 따른 PD의 다른 구조를 보여준다. 도 5에서는, 저항과 브레이크오버 다이오드의 조합이 제어 회로로서 사용된다. 적합한 브레이크오버 다이오드가 PD의 설계 중에 선택된다. 예를 들어, 브레이크오버 다이오드는 제너(Zener) 다이오드 또는 아발란치(avalanche) 다이오드일 수 있다. 브레이크오버 다이오드의 파괴 전압(breakdown voltage)은 전술한 전압 임계치이다. 이 방식에서는, 케이블 페어 1-2 또는 케이블 페어 7-8에서 PoE 전력 공급 레벨의 음의 전위만이 존재할 때에만, 제어 회로(210)와 제어 회로(240)가 각각 MOSFET 1과 MOSFET 4를 턴온시킨다.
도 5의 제어 회로는 저항을 포함하여, MOSFET이 게이트 전극의 과도하게 높은 전위에 의해 손상되는 것을 방지한다. MOSFET이 최대 PoE 전력 공급 전압(예컨대, -57 V(volts))을 견딜 수 있다면, 제어 회로 내의 저항은 생략될 수 있다.
전술한 것과 같은 이유에 기초하면, 도 5에서의 제어 회로(220)와 제어 회로(230)에 브레이크오버 다이오드가 추가되더라도, 2개의 브레이크오버 다이오드는 생략될 수 있다.
도 4와 도 5는 제어 회로의 오직 2개의 가능한 구현만을 보여준다. 제어 회로는 다른 구성요소들, 예를 들면 커패시터, 다이오드 및 BJT를 더 포함할 수 있다.
전술한 설명은 단지 본 발명의 특정 구현에 불과하며, 본 발명의 보호 범위를 한정하기 위해 의도된 것이 아니다. 본 발명에 개시된 기술적 범위 내에서 통상의 기술자가 쉽게 이해 가능한 어떠한 변경 또는 대체도 모두 본 발명의 보호 범위 내에 포함되어야 한다. 따라서 본 발명의 보호 범위는 청구범위의 보호 범위를 따라야 한다.

Claims (6)

  1. 이더넷 포트, 정류 회로 및 PD 회로를 포함하는 전력 장치(PD)로서,
    상기 이더넷 포트는 제1 컨택 페어(contact pair), 제2 컨택 페어, 제3 컨택 페어 및 제4 컨택 페어를 포함하고, 상기 제1 컨택 페어는 이더넷 케이블의 케이블 페어 1-2에 접속하도록 구성되고, 상기 제2 컨택 페어는 이더넷 케이블의 케이블 페어 3-6에 접속하도록 구성되며, 상기 제3 컨택 페어는 이더넷 케이블의 케이블 페어 4-5에 접속하도록 구성되고, 상기 제4 컨택 페어는 이더넷 케이블의 케이블 페어 7-8에 접속하도록 구성되며,
    상기 정류 회로는 4개의 MOSFET(metal-oxide-semiconductor field-effect transistor)과 적어도 4개의 다이오드를 포함하고,
    상기 4개의 MOSFET은 제1 MOSFET, 제2 MOSFET, 제3 MOSFET 및 제4 MOSFET이며,
    상기 적어도 4개의 다이오드는 제1 다이오드, 제2 다이오드, 제3 다이오드 및 제4 다이오드를 포함하고,
    상기 제1 컨택 페어는 제1 다이오드의 애노드(anode)에 접속되고, 제1 MOSFET의 제1 단에 접속되며,
    상기 제2 컨택 페어는 제2 다이오드의 캐소드(cathode)에 접속되고, 제2 MOSFET의 제1 단에 접속되고,
    상기 제3 컨택 페어는 제3 다이오드의 캐소드에 접속되고, 제3 MOSFET의 제1 단에 접속되며,
    상기 제4 컨택 페어는 제4 다이오드의 애노드에 접속되고, 제4 MOSFET의 제1 단에 접속되고,
    상기 PD 회로의 전원 입력 양극이 제1 다이오드의 캐소드에 접속되고, 또한 제2 MOSFET의 제2 단에 접속되며, 또한 제3 MOSFET의 제2 단에 접속되고, 또한 제4 다이오드의 캐소드에 접속되며,
    상기 PD 회로의 전원 입력 음극은 제1 MOSFET의 제2 단에 접속되고, 또한 제2 다이오드의 애노드에 접속되며, 또한 제3 다이오드의 애노드에 접속되고, 또한 제4 MOSFET의 제2 단에 접속되는,
    전력 장치(PD).
  2. 제1항에 있어서,
    제1 MOSFET의 게이트 전극이 제2 컨택 페어에 접속되고,
    제2 MOSFET의 게이트 전극이 제1 컨택 페어에 접속되며,
    제3 MOSFET의 게이트 전극은 제4 컨택 페어에 접속되고,
    제4 MOSFET의 게이트 전극은 제3 컨택 페어에 접속되는, 전력 장치(PD).
  3. 제2항에 있어서,
    제1 MOSFET은 N형 MOSFET이고, 제2 MOSFET은 P형 MOSFET이며, 제3 MOSFET은 P형 MOSFET이고, 제4 MOSFET은 N형 MOSFET인, 전력 장치(PD).
  4. 제3항에 있어서,
    제1 MOSFET의 제1 단은 제1 MOSFET의 드레인 전극이고, 제1 MOSFET의 제2 단은 제1 MOSFET의 소스 전극이며, 제2 MOSFET의 제1 단은 제2 MOSFET의 드레인 전극이고, 제2 MOSFET의 제2 단은 제2 MOSFET의 소스 전극이며, 제3 MOSFET의 제1 단은 제3 MOSFET의 드레인 전극이고, 제3 MOSFET의 제2 단은 제3 MOSFET의 소스 전극이며, 제4 MOSFET의 제1 단은 제4 MOSFET의 드레인 전극이고, 제4 MOSFET의 제2 단은 제4 MOSFET의 소스 전극인, 전력 장치(PD).
  5. 제4항에 있어서,
    상기 정류 회로는 제1 제어 회로와 제2 제어 회로를 더 포함하고,
    제1 MOSFET의 게이트 전극이 제1 제어 회로를 통해 제2 컨택 페어에 접속되며,
    제4 MOSFET의 게이트 전극이 제2 제어 회로를 통해 제3 컨택 페어에 접속되고,
    상기 제1 제어 회로는, 제2 컨택 페어의 전위에서 제1 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제1 전압 임계치보다 클 때, 제1 MOSFET을 턴온(turn on)시키고, 제2 컨택 페어의 전위에서 제1 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제1 전압 임계치보다 작을 때, 제1 MOSFET을 컷오프하도록 구성되며, 여기서 제1 전압 임계치의 절대값은 최대 이더넷 경유 전력 공급(Power over Ethernet, PoE) 검출 전압의 절대값보다 크면서 최소 PoE 공급 전압의 절대값보다 작거나 이와 같고,
    상기 제2 제어 회로는, 제3 컨택 페어의 전위에서 제4 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제2 전압 임계치보다 클 때, 제4 MOSFET을 턴온시키고, 제3 컨택 페어의 전위에서 제4 컨택 페어의 전위를 뺌으로써 얻어지는 값이 제2 전압 임계치보다 작을 때, 제4 MOSFET을 컷오프하도록 구성되며, 여기서 제2 전압 임계치의 절대값은 최대 PoE 검출 전압의 절대값보다 크면서 최소 PoE 공급 전압의 절대값보다 크거나 이와 같은, 전력 장치(PD).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 PD는 타입-4 PD인, 전력 장치(PD).
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110554725B (zh) * 2018-05-30 2021-02-23 华为技术有限公司 用于以太网供电的受电设备
CN111181737B (zh) * 2018-11-12 2021-09-14 华为技术有限公司 控制方法、受电设备和系统
CN112526318A (zh) * 2020-11-24 2021-03-19 锐捷网络股份有限公司 一种以太网供电电路检测方法及装置
CN112600016B (zh) * 2020-11-25 2022-08-05 Oppo广东移动通信有限公司 接口装置、供电设备、受电设备及用电系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060238252A1 (en) * 2005-03-28 2006-10-26 Akros Silicon, Inc. Network device with power potential rectifier
US20090168278A1 (en) * 2007-12-26 2009-07-02 Silicon Laboratories Inc. Circuit device and method of supressing a power event

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5636116A (en) * 1993-07-14 1997-06-03 Melcher Ag Synchronous rectifier impervious to reverse feed
DE10035595A1 (de) * 2000-07-21 2002-01-31 Buderus Heiztechnik Gmbh Verfahren und Vorrichtung zur elektrischen Versorgung mindestens eines Peripheriegerätes
US7724650B2 (en) * 2004-11-30 2010-05-25 Cisco Technology, Inc. Multi-station physical layer communication over TP cable
US7693076B2 (en) * 2005-02-15 2010-04-06 Cisco Technology, Inc. Detection algorithm for delivering inline power down four pairs of an ethernet cable to a single powered device
US20060218421A1 (en) * 2005-03-28 2006-09-28 Akros Silicon, Inc. Method for dynamic insertion loss control for ethernet signaling from a network attached power sourcing device
US7560825B2 (en) * 2006-04-11 2009-07-14 Akros Silicon, Inc. Network devices for separating power and data signals
US7490251B2 (en) * 2006-04-13 2009-02-10 Cisco Technology, Inc. Method and apparatus for current sharing ethernet power across four conductor pairs using a midspan device
TWI318063B (en) * 2006-09-27 2009-12-01 Wistron Neweb Corp Power transformation device for a powered device in a power over ethernet system
US20080136256A1 (en) * 2006-12-11 2008-06-12 Amit Gattani Network devices with solid state transformer and electronic load circuit to provide termination of open-drain transmit drivers of a physical layer module
US8325710B2 (en) * 2007-08-09 2012-12-04 Phybridge Inc. Inline power system and method for network communications
US8013466B1 (en) * 2008-02-19 2011-09-06 Oberon, Inc. POE power tapping device and method of use
US7956550B2 (en) * 2008-03-07 2011-06-07 General Electric Company Complementary application specific integrated circuit for compact fluorescent lamps
TWI388153B (zh) * 2008-12-12 2013-03-01 Wistron Neweb Corp 網路設備
WO2010083514A1 (en) * 2009-01-19 2010-07-22 Flextronics International Usa, Inc. Controller for a power converter
US8125808B2 (en) * 2009-09-28 2012-02-28 Harris Corporation Three-phase low-loss rectifier
JPWO2012026300A1 (ja) * 2010-08-23 2013-10-28 日本電気株式会社 給電システム及び方法
CN102882386B (zh) * 2011-07-12 2015-09-30 南京博兰得电子科技有限公司 一种ac/dc变换装置及其控制方法
US9729081B1 (en) * 2012-01-13 2017-08-08 Maxim Integrated Products, Inc. Powered device having semi-active bridge
TWM482868U (zh) * 2012-06-21 2014-07-21 Molex Inc 具有負載電路的連接器
US9553525B2 (en) * 2012-09-27 2017-01-24 Maxim Integrated Products, Inc. Active bridge back powering protection and powered device interface with active bridge control
WO2014082255A1 (zh) * 2012-11-29 2014-06-05 深圳市航嘉驰源电气股份有限公司 驱动变压器隔离自适应驱动电路
US9485103B2 (en) * 2012-12-12 2016-11-01 Hewlett-Packard Development Company, L.P. Bridge circuit for Ethernet powered device
US20140177305A1 (en) * 2012-12-21 2014-06-26 Qualcomm Incorporated Gate drive circuit for synchronous rectification
US9712337B2 (en) * 2013-03-06 2017-07-18 Intel Corporation Employing power over ethernet for auxiliary power in computer systems
CN104135374B (zh) * 2013-05-03 2017-07-28 鸿富锦精密工业（深圳）有限公司 受电端设备
US9369176B2 (en) * 2013-11-11 2016-06-14 Cisco Technology, Inc. Detection, classification and mutual recognition of 4 pair power over Ethernet
US9509227B2 (en) * 2014-01-09 2016-11-29 Fairchild Semiconductor Corporation MOSFET bridge circuit
US9929865B2 (en) * 2014-08-19 2018-03-27 Microsemi P.O.E. Ltd. Powered device interface classification apparatus and method
JP6603310B2 (ja) * 2014-09-05 2019-11-06 シグニファイ ホールディング ビー ヴィ 極性補正回路
US10334635B2 (en) * 2015-05-07 2019-06-25 Mitel Networks Corporation Power over ethernet adapter with communication device and method of programming and using same
US10389539B2 (en) * 2015-08-07 2019-08-20 Texas Instruments Incorporated Turn on method without power interruption redundant power over Ethernet systems
JP6490017B2 (ja) * 2016-01-19 2019-03-27 三菱電機株式会社 パワーモジュール、３相インバータシステム、およびパワーモジュールの検査方法
US10263794B2 (en) * 2016-05-19 2019-04-16 Linear Technology Corporation Maintain power signature controller at power interface of PoE or PoDL system
US10935610B2 (en) * 2016-05-19 2021-03-02 Signify Holding B.V. Assessment of powering modes for DC-powered devices
TWI622272B (zh) * 2016-07-25 2018-04-21 新加坡商雲網科技新加坡有限公司 電平轉換電路及介面通信系統
CN110554725B (zh) * 2018-05-30 2021-02-23 华为技术有限公司 用于以太网供电的受电设备

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060238252A1 (en) * 2005-03-28 2006-10-26 Akros Silicon, Inc. Network device with power potential rectifier
US20090168278A1 (en) * 2007-12-26 2009-07-02 Silicon Laboratories Inc. Circuit device and method of supressing a power event

Also Published As

Publication number Publication date
EP3576345B1 (en) 2021-09-15
US10594229B2 (en) 2020-03-17
US20190372475A1 (en) 2019-12-05
JP6859392B2 (ja) 2021-04-14
JP2019213450A (ja) 2019-12-12
CN110557262B (zh) 2021-05-18
KR20190136981A (ko) 2019-12-10
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