JP6859392B2 - 受電デバイス - Google Patents

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Description

この出願は通信分野に関し、特に受電デバイスに関する。
パワーオーバーイーサーネット(英語:Power over Ethernet, PoE)システムは、給電装置(英語:power sourcing equipment, PSE)と、受電デバイス(英語:powered device, PD)とを含む。PSEは、イーサネットツイストペアを通じてPDと通信しつつ、電力をPDに供給する。イーサネットツイストペアは、1〜8の番号が付けられた8本のケーブルを含む。ケーブル1及びケーブル2はペアになり、ケーブル3及びケーブル6はペアになり、ケーブル4及びケーブル5はペアになり、ケーブル7及びケーブル8はペアになる。2本のペアになったケーブルは一緒にねじれている。広く使用されている100Mイーサネットでは、ケーブルペア1-2及びケーブルペア3-6が通信に使用され、ケーブルペア4-5及びケーブルペア7-8がアイドルである。したがって、ケーブルペア1-2及びケーブルペア3-6はグループを形成し、ケーブルペア4-5及びケーブルペア7-8は他のグループを形成する。データケーブルペアグループ(ケーブルペア1-2及びケーブルペア3-6)は、通常では、初期のパワーオーバーイーサーネットの供給に使用される。2つのグループのケーブルペアは、新たなパワーオーバーイーサーネットの供給に一緒に使用できる。図１は、PDの構造を示している。図１におけるPDは、ダイオード全ブリッジ整流回路を使用する。
ダイオードの電力損失は大きい。従って、PDの電力利用率は低い。
この出願は、PDの電力利用率を改善するためのPDを提供する。
第1の態様によれば、PDが提供される。PDは、イーサネットポートと、整流回路と、PD回路とを含む。イーサネットポートは、第1の接点ペアと、第2の接点ペアと、第3の接点ペアと、第4の接点ペアとを含む。第1の接点ペアは、イーサネットケーブルのケーブルペア1-2に接続するように構成される。第2の接点ペアは、イーサネットケーブルのケーブルペア3-6に接続するように構成される。第3の接点ペアは、イーサネットケーブルのケーブルペア4-5に接続するように構成される。第4の接点ペアは、イーサネットケーブルのケーブルペア7-8に接続するように構成される。整流回路は、4つの金属酸化物半導体電界効果トランジスタ(英語:metal-oxide-semiconductor field-effect transistor, MOSFET)と、少なくとも4つのダイオードとを含む。4つのMOSFETは、第1のMOSFET、第2のMOSFET、第3のMOSFET及び第4のMOSFETである。少なくとも4つのダイオードは、第1のダイオードと、第2のダイオードと、第3のダイオードと、第4のダイオードとを含む。第1の接点ペアは、第1のダイオードのアノードに接続され、第1のMOSFETの第1端に接続される。第2の接点ペアは、第2のダイオードのカソードに接続され、第2のMOSFETの第1端に接続される。第3の接点ペアは、第3のダイオードのカソードに接続され、第3のMOSFETの第1端に接続される。第4の接点ペアは、第4のダイオードのアノードに接続され、第4のMOSFETの第1端に接続される。PD回路の電力入力正極は、第1のダイオードのカソードに接続され、第2のMOSFETの第2端に接続され、第3のMOSFETの第2端に接続され、第4のダイオードのカソードに接続される。PD回路の電力入力負極は、第1のMOSFETの第2端に接続され、第2のダイオードのアノードに接続され、第3のダイオードのアノードに接続され、第4のMOSFETの第2端に接続される。
接点ペア1-2の電位が接点ペア3-6の電位よりも低く、接点ペア7-8の電位が接点ペア4-5の電位よりも低いことは、最も広く使用されているPoEシナリオである。上記のシナリオでは、PDにおける第1のダイオードから第4のダイオードがカットオフされる。したがって、電流はMOSFETのみを通過するがダイオードを通過しないので、PDの整流回路の損失は小さい。8個のMOSFETが使用される整流回路と比較して、上記の構造は、同じ電力損失が存在するときにPDの複雑さ及びコストを低減する。
第1の態様を参照して、第1の態様の第1の実現方式では、第1のMOSFETのゲート電極は、第2の接点ペアに接続される。第2のMOSFETのゲート電極は、第1の接点ペアに接続される。第3のMOSFETのゲート電極は、第4の接点ペアに接続される。第4のMOSFETのゲート電極は、第3の接点ペアに接続される。
第1の態様又は第1の態様の第1の実現方式を参照して、第1の態様の第2の実現方式では、第1のMOSFETはN型MOSFETである。第2のMOSFETはP型MOSFETである。第3のMOSFETはP型MOSFETである。第4のMOSFETはN型MOSFETである。接点ペア1-2の電位が接点ペア3-6の電位よりも低く、接点ペア7-8の電位が接点ペア4-5の電位よりも低いとき、上記のタイプのMOSFETは、追加の駆動回路なしに使用される。
第1の態様、第1の態様の第1の実現方式又は第1の態様の第2の実現方式を参照して、第1の態様の第3の実現方式では、第1のMOSFETの第1端は、第1のMOSFETのドレイン電極である。第1のMOSFETの第2端は、第1のMOSFETのソース電極である。第2のMOSFETの第1端は、第2のMOSFETのドレイン電極である。第2のMOSFETの第2端は、第2のMOSFETのソース電極である。第3のMOSFETの第1端は、第3のMOSFETのドレイン電極である。第3のMOSFETの第2端は、第3のMOSFETのソース電極である。第4のMOSFETの第1端は、第4のMOSFETのドレイン電極である。第4のMOSFETの第2端は、第4のMOSFETのソース電極である。
第1の態様又は第1の態様の第1から第3の実現方式のうちいずれか1つを参照して、第1の態様の第4の実現方式では、整流回路は、第1の制御回路と、第2の制御回路とを更に含む。第1のMOSFETのゲート電極は、第1の制御回路を通じて第2の接点ペアに接続される。第4のMOSFETのゲート電極は、第2の制御回路を通じて第3の接点ペアに接続される。第1の制御回路は、第2の接点ペアの電位から第1の接点ペアの電位を減算することにより取得された値が第1の電圧閾値よりも大きいとき、第1のMOSFETをオンにし、第2の接点ペアの電位から第1の接点ペアの電位を減算することにより取得された値が第1の電圧閾値よりも小さいとき、第1のMOSFETをカットオフするように構成される。第1の電圧閾値の絶対値は、最大PoE検出電圧の絶対値よりも大きく、最小PoE供給電圧の絶対値以下である。第2の制御回路は、第3の接点ペアの電位から第4の接点ペアの電位を減算することにより取得された値が第2の電圧閾値よりも大きいとき、第4のMOSFETをオンにし、第3の接点ペアの電位から第4の接点ペアの電位を減算することにより取得された値が第2の電圧閾値よりも小さいとき、第4のMOSFETをカットオフするように構成される。第2の電圧閾値の絶対値は、最大PoE検出電圧の絶対値よりも大きく、最小PoE供給電圧の絶対値以上である。当該構造を使用するPDについて、PSEにおけるケーブルペア4-5とバックフロー端との間の接続は、検出又は分類エラーを引き起こさない。
第1の態様又は第1の態様の第1から第4の実現方式のうちいずれか1つを参照して、第1の態様の第5の実現方式では、PDはタイプ4 PDである。PDがタイプ4 PDである場合、PSEはタイプ4 PSEとして機能する。タイプ4 PSEは、低電位を提供するためにケーブルペア1-2及びケーブルペア7-8を確実に使用する。したがって、PDの構造は、タイプ4 PDに特に適している。
PDの構造を示す。 PDの他の構造を示す。 本発明の実施形態によるPDの構造を示す。 本発明の実施形態によるPDの他の構造を示す。 本発明の実施形態によるPDの更に他の構造を示す。
以下、図２から図５を参照して、本発明の実施形態について説明する。
金属酸化物半導体電界効果トランジスタ(MOSFET)の電力損失はダイオードの電力損失よりも低い。したがって、MOSFETは、図１におけるダイオードを置き換えるために使用されてもよい。しかし、MOSFETの構造は、ダイオードの構造よりも複雑であり、8個のMOSFETが図１におけるダイオードを完全に置き換えるために使用される場合、PDの整流回路は、複雑な構造及び高いコストを有する。
折衷方法は、図１におけるダイオードの半分を置き換えるために4つのMOSFETを使用することである。図２はPDの構造を示す。図２に示すように、PDの整流回路には4つのMOSFETのみが存在し、したがって、整流回路のコストは全MOSFET整流回路のコストよりも低い。
PDのイーサネットポートの8個の接点は、第1の接点グループ及び第2の接点グループに属する。第1の接点グループは、接点ペア1-2と、接点ペア3-6とを含む。第2の接点グループは、接点ペア4-5と、接点ペア7-8とを含む。接点ペア1-2は、イーサネットケーブルのケーブルペア1-2に接続するように構成される。接点ペア3-6は、イーサネットケーブルのケーブルペア3-6に接続するように構成される。接点ペア4-5は、イーサネットケーブルのケーブルペア4-5に接続するように構成される。接点ペア7-8は、イーサネットケーブルのケーブルペア7-8に接続するように構成される。さらに、PSEが電源に第1のケーブルペアグループを使用するとき、第1の接点グループ内のどの接点ペアが低電位を有するかにかかわらず、電流は整流回路内のMOSFET及びダイオードを通って流れる。同様に、PSEが電源に第2のケーブルペアグループを使用するとき、第2の接点グループ内のどの接点ペアが低電位を有するかにかかわらず、電流は整流回路内のMOSFET及びダイオードを通って流れる。したがって、図２に示すPDの整流回路の損失は、図１に示すPDの損失よりも小さい。
しかし、図２に示すPDの整流回路の損失は、全MOSFET整流回路の損失よりも依然として高い。MOSFETの数が増加しないという前提で、整流回路の損失が減少できる場合、PDの整流回路が最適化できる。
PoEは、PDが任意の極性の電源を受け入れることができることを要求する。PSEはおそらくネットワークデバイスである。ネットワークデバイスは、ほとんどメディア依存インタフェースクロスオーバー(英語:medium dependent interface crossover, MDI-X)ポートを使用する。MDI-XポートのPoE電源極性は、ケーブルペア1-2の電位がケーブルペア3-6の電位よりも低いことを満たすべきである。初期のパワーオーバーイーサーネットは、PSEにおいてケーブルペア7-8の電位がケーブルペア4-5の電位よりも低いことを規定する。新たなパワーオーバーイーサーネットシステムでは、PSEはケーブルペア7-8の電位がケーブルペア4-5の電位よりも高い電源を提供できるが、PSEは実際には広く使用されていない。さらに、クロスオーバーケーブル(英語:crossover cable)もまた広く使用されていない。したがって、接点ペア1-2の電位が接点ペア3-6の電位よりも低く、接点ペア7-8の電位が接点ペア4-5の電位よりも低いという前提に基づいて、PDの整流回路は、最も広く使用されているシナリオに適合するように設計されてもよい。
図３は、本発明の実施形態によるPDの構造を示す。PDは、イーサネットポート100と、整流回路200と、PD回路300とを含む。イーサネットポート100は、第1の接点ペア1-2と、第2の接点ペア3-6と、第3の接点ペア4-5と、第4の接点ペア7-8とを含む。第1の接点ペア1-2は、イーサネットケーブルのケーブルペア1-2に接続するように構成される。第2の接点ペア3-6は、イーサネットケーブルのケーブルペア3-6に接続するように構成される。第3の接点ペア4-5は、イーサネットケーブルのケーブルペア4-5に接続するように構成される。第4の接点ペア7-8は、イーサネットケーブルのケーブルペア7-8に接続するように構成される。
整流回路200は、4つのMOSFETを含む。整流回路200が4つのMOSFETを含むことは、整流回路200内のMOSFETの数が4であることを意味する。整流回路200は、少なくとも4つのダイオードを更に含む。4つのMOSFETは、第1のMOSFET、第2のMOSFET、第3のMOSFET及び第4のMOSFETである。第1のMOSFET、第2のMOSFET、第3のMOSFET及び第4のMOSFETは、図３におけるMOSFET1、MOSFET2、MOSFET3及びMOSFET4である。図３において、MOSFET1はN型MOSFETである。MOSFET2はP型MOSFETである。MOSFET3はP型MOSFETである。MOSFET4は、N型MOSFETである。実現方式では、追加の駆動回路がMOSFET2及び/又はMOSFET3のために設計されてもよく、N型MOSFETがMOSFET2及び/又はMOSFET3として使用される。実現方式では、追加の駆動回路がMOSFET1及び/又はMOSFET4のために設計されてもよく、P型MOSFETがMOSFET1及び/又はMOSFET4として使用される。
整流回路200内の少なくとも4つのダイオードは、第1のダイオードと、第2のダイオードと、第3のダイオードと、第4のダイオードとを含む。第1のダイオード、第2のダイオード、第3のダイオード及び第4のダイオードは、図３におけるダイオード1、ダイオード2、ダイオード3及びダイオード4である。
PD回路300は、少なくとも1つのPDチップを含む。PDチップは、PoE検出及び分類のようなプロセスにおいてPD機能を実現するように構成される。PD回路300は、直流・直流(DC-DC)変換器を更に含んでもよい。PD回路は、PD負荷を更に含んでもよい。PD回路300の電力入力正極は、高電位を受け取り、PD回路300の電力入力負極は、低電位を受け取る。
第1の接点ペア1-2は、ダイオード1のアノードに接続され、MOSFET1のドレイン電極に接続される。第2の接点ペア3-6は、ダイオード2のカソードに接続され、MOSFET2のドレイン電極に接続される。第3の接点ペア4-5は、ダイオード3のカソードに接続され、MOSFET3のドレイン電極に接続される。第4の接点ペア7-8は、ダイオード4のアノードに接続され、MOSFET4のドレイン電極に接続される。実現方式では、1つ以上のMOSFETのソース電極及びドレイン電極は交換されてもよい。
ダイオード1のカソード、MOSFET2のソース電極、MOSFET3のソース電極及びダイオード4のカソードは、互いに接続され、PD回路300の電力入力正極に接続される。MOSFET1のソース電極、ダイオード2のアノード、ダイオード3のアノード及びMOSFET4のソース電極は、互いに接続され、PD回路300の電力入力負極に接続される。
MOSFET1のゲート電極は、第2の接点ペア3-6に接続される。MOSFET2のゲート電極は、第1の接点ペア1-2に接続される。MOSFET3のゲート電極は、第4の接点ペア7-8に接続される。MOSFET4のゲート電極は、第3の接点ペア4-5に接続される。言い換えると、上記の構造において、各接点ペアに接続されたMOSFETのゲート電極は、当該接点ペアと同じ接点グループ内の他の接点ペアに接続され、ゲート電極の電圧は、他の接点ペアの電位により制御される。PoE供給電圧が、MOSFETのゲート電極が耐えることができる電圧よりも大きい場合、MOSFETのゲート電極は、制御回路を使用することにより、他の接点ペアに接続される。制御回路は、2つの接点ペアの間の電位差に基づいて、MOSFETのゲート電極に適切な電位を出力し、MOSFETをオン又はカットオフする。図３において、接点ペアに接続されたMOSFETのゲート電極と、接点ペアと同じ接点グループ内の他の接点ペアとの間の接続点は、他の接点ペアに接続されたダイオードとMOSFETとの間に位置する。図３において、接点ペアに接続されたMOSFETのゲート電極と、接点ペアと同じ接点グループ内の他の接点ペアとの間の接続点は、代替として、他の接点ペアに接続されたMOSFETとPD回路300との間に位置してもよい。
図３は、本発明のこの実施形態における整流回路の構造のみを示す。MOSFETに加えて、いくつかの構成要素、例えば、コンデンサ、抵抗器、ダイオード、バイポーラジャンクショントランジスタ(BJT)及びブレークオーバーダイオードが整流回路に追加されてもよい。図３におけるPDの整流回路は、4つのMOSFETのみを含み、したがって、整流回路のコストは、全MOSFET整流回路のコストよりも低い。
ケーブルペア1-2の電位がケーブルペア3-6の電位よりも低い場合、第1の接点ペア1-2の電位は第2の接点ペア3-6の電位よりも低い。MOSFET1はN型MOSFETであるので、第2の接点ペア3-6の高電位は、MOSFET1のゲート電極の電位を、MOSFET1のソース電極の電位よりも高くし、それにより、MOSFET1をオンにしてもよい。MOSFET2はP型MOSFETであるので、第1の接点ペア1-2の低電位は、MOSFET 2のゲート電極の電位を、MOSFET2のソース電極の電位よりも低くし、それにより、MOSFET2をオンにしてもよい。さらに、第1の接点ペア1-2の電位は、第2の接点ペア3-6の電位よりも低く、したがって、ダイオード1及びダイオード2はカットオフされる。電流は、MOSFET2、PD回路300及びMOSFET1を順次に通過した後、第2の接点ペア3-6から第1の接点ペア1-2に流れる。
ケーブルペア7-8の電位がケーブルペア4-5の電位よりも低い場合、第4の接点ペア7-8の電位は第3の接点ペア4-5の電位よりも低い。MOSFET4はN型MOSFETであるので、第3の接点ペア4-5の高電位は、MOSFET4のゲート電極の電位を、MOSFET4のソース電極の電位よりも高くし、それにより、MOSFET4をオンにしてもよい。MOSFET3はP型MOSFETであるので、第4の接点ペア7-8の低電位は、MOSFET3のゲート電極の電位を、MOSFET3のソース電極の電位よりも低くし、それにより、MOSFET3をオンにしてもよい。さらに、第4接点ペア7-8の電位は、第3の接点ペア4-5の電位よりも低く、したがって、ダイオード3及びダイオード4はカットオフされる。電流は、MOSFET3、PD回路300及びMOSFET4を順次に通過した後、第3の接点ペア4-5から第4の接点ペア7-8に流れる。
電流は2つのMOSFETのみを通過するが、ダイオードを通過しないので、ケーブルペア1-2の電位がケーブルペア3-6の電位よりも低く、ケーブルペア7-8の電位がケーブルペア4-5の電位よりも低い場合、図３に示すPDの整流回路の損失は、図２に示すPDの損失よりも低い。ケーブルペア1-2の電位がケーブルペア3-6の電位よりも高い場合、或いはケーブルペア7-8の電位がケーブルペア4-5の電位よりも高い場合、MOSFETはカットオフされ、対応するダイオードがオンになり、電流が2つのダイオードを通過する。電力損失に関して利点は存在しないが、PDは依然としてこのシナリオにおいて正常に動作できる。
PDがタイプ4(英語:Type 4)PDである場合、PSEはタイプ4 PSEであることが必要とされる。タイプ4 PSEは、低電位を提供するためにケーブルペア1-2及びケーブルペア7-8を確実に使用する。したがって、PDの構造は、タイプ4 PDに特に適している。
PSEが検出又は分類電圧を送出するために検出又は分類段階で1つのケーブルペアグループのみを使用する場合、PSEは、他のケーブルペアグループから、検出又は分類結果に影響を与えるのに十分な電圧を受け取るべきではない。例えば、PSEがケーブルペア1-2を使用することにより負の電位を提供し、ケーブルペア3-6をバックフローケーブルペアとして使用する場合、MOSFET1はオンになる。PSEにおけるケーブルペア4-5及びケーブルペア7-8がフローティング(floating)である場合、PSEはケーブルペア4-5及びケーブルペア7-8を含むグループから電圧を受け取らない。しかし、ケーブルペア4-5がPSEにおけるバックフロー端に接続される場合、ケーブルペア4-5の高電位はMOSFET4をオンにし、オンになったMOSFET4は低電位をケーブルペア7-8に導く。したがって、PSEは、ケーブルペア4-5及びケーブルペア7-8を含むグループから電圧を受け取る。電圧は、反射電圧と呼ばれてもよい。反射電圧は、検出又は分類エラーを引き起し得る。
PSEが電力を供給するときに検出又は分類が完了するので、ケーブルペア4-5及びケーブルペア7-8を含むグループが反射電圧を受け取ったとしても、検出又は分類は影響を受けない。反射電圧はPSEを損傷しない。したがって、制御回路が各MOSFETのゲート電極に追加されてもよい。これらの制御回路は、接点グループの電圧が電圧閾値よりも小さいときにのみ、MOSFETをオンにするために使用される。MOSFETは、接点グループの電圧が電圧閾値よりも大きいときにはオンにならない。接点グループの電圧が電圧閾値に等しいとき、処理は上記の場合のうち1つに従って実行される。通常では負の電位がPoEにおける電源に使用されるので、電圧閾値は負である。接点グループの電圧が電圧閾値よりも小さいことは、接点グループの電圧の絶対値が電圧閾値の絶対値よりも大きいことを意味する。通常では分類エラーは深刻な問題を生成しないので、電圧閾値は最大PoE検出電圧と最小PoE供給電圧との間でもよい。言い換えると、電圧閾値の絶対値は、最大PoE検出電圧の絶対値よりも大きく、最小PoE供給電圧の絶対値以下である。電圧閾値の絶対値は、代替として、最大PoE分類電圧の絶対値よりも大きくてもよい。制御回路の電圧閾値は、値が最大PoE検出電圧と最小PoE供給電圧との間である限り、同じでもよく、或いは異なってもよい。
例えば、図４は、本発明の実施形態によるPDの構造を示す。図４において、接点のペアの間に直列に接続された2つの抵抗器が制御回路として使用される。図４におけるMOSFETは、パワーMOSFET(英語:power MOSFET)である。
制御回路210は、抵抗器R1及び抵抗器R2を含む。抵抗器R1及び抵抗器R2の抵抗値は、以下の条件、すなわち、R1*VD/(R1+R2)<Vth1且つR1*VPoE/(R1+R2)>Vth1を満たし、ここでVDは最大PoE検出電圧の絶対値であり、VPoEは最小PoE供給電圧の絶対値であり、Vth1はMOSFET1の臨界電圧である。
制御回路220は、抵抗器R3及び抵抗器R4を含む。抵抗器R3及び抵抗器R4の抵抗値は、以下の条件、すなわち、R3*VD/(R3+R4)<Vth2且つR3*VPoE/(R3+R4)>Vth2を満たし、ここでVth2はMOSFET2の臨界電圧である。
制御回路230は、抵抗器R5及び抵抗器R6を含む。抵抗器R5及び抵抗器R6の抵抗値は、以下の条件、すなわち、R5*VD/(R5+R6)<Vth3且つR1*VPoE/(R5+R6)>Vth3を満たし、ここでVth3はMOSFET3の臨界電圧である。
制御回路240は、抵抗器R7及び抵抗器R8を含む。抵抗器R7及び抵抗器R8の抵抗値は、以下の条件、すなわち、R7*VD / (R7+R8)<Vth4且つR7*VPoE/(R7+R8)>Vth4を満たし、ここでVth4はMOSFET4の臨界電圧である。
検出中に、MOSFET1及びMOSFET4はオンにならない。しかし、パワーMOSFETは、通常では、寄生ボディダイオード(英語:body diode)を含む。ボディダイオードのアノードは、パワーMOSFETのソース電極であり、ボディダイオードのカソードは、パワーMOSFETのドレイン電極である。検出電流は、MOSFET1のボディダイオードを通って流れてもよい。MOSFET4のソース電極は、低電位点に接続され、したがって、検出電流はMOSFET4を通って流れない。MOSFET1がオンにならないので、損失が増加するが、検出段階での検出の目的は、電源を提供することではなく、有効なPDを検出することであり、したがって、検出結果が影響を受けない限り、損失は負の効果を引き起こさない。同様に、接点4、5、7及び8を含むグループに対する検出操作も正しく実行され得る。
代替として、接点ペア1-2が検出された電位を受け取ったときにMOSFET2及びMOSFET3がオンになったとしても、検出結果は影響を受けないので、制御回路230及び制御回路240に対する上記の要件は省略されてもよい。さらに、接点ペア3-6又は接点ペア4-5が低電位を受け取った場合、検出電流はダイオードを通って流れる。したがって、MOSFET2及びMOSFET3の制御回路の設計は、MOSFET1及びMOSFET4の制御回路の設計とは異なってもよい。
他の例では、図５は、本発明の実施形態によるPDの他の構造を示す。図５において、抵抗器とブレークオーバーダイオードとの組み合せが制御回路として使用される。適切なブレークオーバーダイオードがPDの設計中に選択される。例えば、ブレークオーバーダイオードは、ツェナーダイオード又はアバランシェダイオードでもよい。ブレークオーバーダイオードのブレークダウン電圧は、上記の電圧閾値である。このように、ケーブルペア1-2又はケーブルペア7-8にPoE電源レベルの負の電位が存在するときにのみ、制御回路210及び制御回路240は、それぞれMOSFET1及びMOSFET4をオンにする。
図５における制御回路は、MOSFETがゲート電極上の過度に高い電位により損傷されることを防止するための抵抗器を含む。MOSFETが最大PoE電源電圧(例えば-57ボルト(V))に耐えることができる場合、制御回路内の抵抗器は省略されてもよい。
上記の理由と同じ理由に基づいて、ブレークオーバーダイオードが図５における制御回路220及び制御回路230に追加されるが、2つのブレークオーバーダイオードは省略されてもよい。
図４及び図５は、制御回路の2つの可能な実現方式のみを示している。制御回路は、他の構成要素、例えば、コンデンサ、ダイオード及びBJTを更に含んでもよい。
上記の説明は、単に本発明の具体的な実現方式であり、本発明の保護範囲を限定することを意図するものではない。本発明に開示された技術的範囲内で当業者により容易に理解される如何なる変更又は置換も、本発明の保護範囲内に入るものとする。したがって、本発明の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

Claims (6)

  1. イーサネットポートと、整流回路と、受電デバイス(PD)回路とを含むPDであって、
    前記イーサネットポートは、第1の接点ペアと、第2の接点ペアと、第3の接点ペアと、第4の接点ペアとを含み、前記第1の接点ペアは、イーサネットケーブルのケーブルペア1-2に接続するように構成され、前記第2の接点ペアは、前記イーサネットケーブルのケーブルペア3-6に接続するように構成され、前記第3の接点ペアは、前記イーサネットケーブルのケーブルペア4-5に接続するように構成され、前記第4の接点ペアは、前記イーサネットケーブルのケーブルペア7-8に接続するように構成され、
    前記整流回路は、4つの金属酸化物半導体電界効果トランジスタ(MOSFET)と、少なくとも4つのダイオードとを含み、
    前記4つのMOSFETは、第1のMOSFET、第2のMOSFET、第3のMOSFET及び第4のMOSFETであり、
    前記少なくとも4つのダイオードは、第1のダイオードと、第2のダイオードと、第3のダイオードと、第4のダイオードとを含み、
    前記第1の接点ペアは、前記第1のダイオードのアノードに接続され、前記第1のMOSFETの第1端に接続され、
    前記第2の接点ペアは、前記第2のダイオードのカソードに接続され、前記第2のMOSFETの第1端に接続され、
    前記第3の接点ペアは、前記第3のダイオードのカソードに接続され、前記第3のMOSFETの第1端に接続され、
    前記第4の接点ペアは、前記第4のダイオードのアノードに接続され、前記第4のMOSFETの第1端に接続され、
    前記PD回路の電力入力正極は、前記第1のダイオードのカソードに接続され、前記第2のMOSFETの第2端に接続され、前記第3のMOSFETの第2端に接続され、前記第4のダイオードのカソードに接続され、
    前記PD回路の電力入力負極は、前記第1のMOSFETの第2端に接続され、前記第2のダイオードのアノードに接続され、前記第3のダイオードのアノードに接続され、前記第4のMOSFETの第2端に接続される、PD。
  2. 前記第1のMOSFETのゲート電極は、前記第2の接点ペアに接続され、
    前記第2のMOSFETのゲート電極は、前記第1の接点ペアに接続され、
    前記第3のMOSFETのゲート電極は、前記第4の接点ペアに接続され、
    前記第4のMOSFETのゲート電極は、前記第3の接点ペアに接続される、請求項１に記載のPD。
  3. 前記第1のMOSFETはN型MOSFETであり、前記第2のMOSFETはP型MOSFETであり、前記第3のMOSFETはP型MOSFETであり、前記第4のMOSFETはN型MOSFETである、請求項２に記載のPD。
  4. 前記第1のMOSFETの前記第1端は、前記第1のMOSFETのドレイン電極であり、前記第1のMOSFETの前記第2端は、前記第1のMOSFETのソース電極であり、前記第2のMOSFETの前記第1端は、前記第2のMOSFETのドレイン電極であり、前記第2のMOSFETの前記第2端は、前記第2のMOSFETのソース電極であり、前記第3のMOSFETの前記第1端は、前記第3のMOSFETのドレイン電極であり、前記第3のMOSFETの前記第2端は、前記第3のMOSFETのソース電極であり、前記第4のMOSFETの前記第1端は、前記第4のMOSFETのドレイン電極であり、前記第4のMOSFETの前記第2端は、前記第4のMOSFETのソース電極である、請求項３に記載のPD。
  5. 前記整流回路は、第1の制御回路と、第2の制御回路とを更に含み、
    前記第1のMOSFETの前記ゲート電極は、前記第1の制御回路を通じて前記第2の接点ペアに接続され、
    前記第4のMOSFETの前記ゲート電極は、前記第2の制御回路を通じて前記第3の接点ペアに接続され、
    前記第1の制御回路は、前記第2の接点ペアの電位から前記第1の接点ペアの電位を減算することにより取得された値が第1の電圧閾値よりも大きいとき、前記第1のMOSFETをオンにし、前記第2の接点ペアの前記電位から前記第1の接点ペアの前記電位を減算することにより取得された前記値が前記第1の電圧閾値よりも小さいとき、前記第1のMOSFETをカットオフするように構成され、前記第1の電圧閾値の絶対値は、最大パワーオーバーイーサーネットPoE検出電圧の絶対値よりも大きく、最小PoE供給電圧の絶対値以下であり、
    前記第2の制御回路は、前記第3の接点ペアの電位から前記第4の接点ペアの電位を減算することにより取得された値が第2の電圧閾値よりも大きいとき、前記第4のMOSFETをオンにし、前記第3の接点ペアの前記電位から前記第4の接点ペアの前記電位を減算することにより取得された前記値が前記第2の電圧閾値よりも小さいとき、前記第4のMOSFETをカットオフするように構成され、前記第2の電圧閾値の絶対値は、前記最大PoE検出電圧の絶対値よりも大きく、前記最小PoE供給電圧の前記絶対値以上である、請求項４に記載のPD。
  6. 前記PDはタイプ4 PDである、請求項１乃至５のうちいずれか１項に記載のPD。
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