KR102265939B1

KR102265939B1 - 표시 장치 및 그 구동 방법

Info

Publication number: KR102265939B1
Application number: KR1020200060472A
Authority: KR
Inventors: 홍석하; 장대광; 김상미; 민웅규; 서지명; 유봉현; 황현식; 김기근; 김종희; 이경원
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-12-12
Filing date: 2020-05-20
Publication date: 2021-06-16
Also published as: KR20200059206A

Abstract

본 발명은 게이트선; 데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널; 상기 데이터선에 연결되어 있는 데이터 구동부; 상기 게이트선에 연결되어 있는 게이트 구동부; 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부를 포함하며, 상기 신호 제어부가 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부를 구동하는 전원 전압 또는 클록 신호를 인가하지 않는 표시 장치 및 그 구동 방법에 대한 것이다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 소비 전력을 줄일 수 있는 표시 장치 및 그 구동 방법에 관한 것이다.

오늘날 널리 이용되는 컴퓨터 모니터, 텔레비전, 휴대폰 등에는 표시 장치가 필요하다. 표시 장치에는 음극선관 표시 장치, 액정 표시 장치, 플라즈마 표시 장치 등이 있다.

이러한 표시 장치는 표시 패널 및 신호 제어부를 포함한다. 신호 제어부는 외부로부터 인가받은 영상 신호와 함께 표시 패널을 구동하기 위한 제어 신호를 생성하여 표시 패널로 전송하여 표시 장치를 구동한다.

표시 패널이 표시하는 화상은 크게 정지 영상과 동영상으로 구분된다. 표시 패널은 1초당 여러 개의 프레임을 나타내고, 이때 각 프레임이 가진 영상 데이터가 동일하면 정지 영상을 표시하게 된다. 또한, 각 프레임이 가진 영상 데이터가 상이하면 동영상을 표시하게 된다.

이때, 신호 제어부는 표시 패널이 동영상을 표시할 때뿐만 아니라 정지 영상을 표시할 때에도 그래픽 처리 장치로부터 동일한 영상 데이터를 매 프레임마다 전송받게 되어 소비 전력이 많이 소비된다는 문제점이 있었다.

본 발명은 소비 전력을 줄일 수 있는 표시 장치 및 그 구동 방법을 제공하는데 그 목적이 있다.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 장치는 게이트선; 데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널; 상기 데이터선에 연결되어 있는 데이터 구동부; 상기 게이트선에 연결되어 있는 게이트 구동부; 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부를 포함하며, 상기 신호 제어부가 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부를 구동하는 전원 전압을 인가하지 않는다.

상기 전원 전압은 아날로그 전원 전압일 수 있다.

상기 전원 전압을 생성하는 PMIC부를 더 포함할 수 있다.

상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 계조 전압 생성부는 상기 아날로그 전원 전압을 인가받으며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가받지 않을 수 있다.

상기 계조 전압 생성부는 상기 블랭크 시간에 출력되는 BPC용 계조 전압이 저장되어 있는 뱅크를 포함하며, 상기 블랭크 시간 동안 상기 BPC용 계조 전압을 출력할 수 있다.

상기 BPC용 계조 전압은 0V 전압을 가질 수 있다.

상기 표시 패널에 공통 전압을 인가하는 DC-DC부를 더 포함할 수 있다.

상기 DC-DC부는 상기 아날로그 전원 전압을 인가받으며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가받지 않을 수 있다.

상기 DC-DC부는 게이트 온 전압, 게이트 오프 전압 및 상기 공통 전압 중 적어도 하나를 생성할 수 있다.

상기 DC-DC부는 게이트 오프 전압 및 공통 전압을 생성하며, 상기 게이트 오프 전압을 생성하는 DC-DC와 상기 공통 전압을 생성하는 DC-DC가 각각 형성되어 있을 수 있다.

상기 데이터 구동부, 상기 계조 전압 생성부 및 상기 DC-DC부는 상기 아날로그 전원 전압을 인가 받으며, 상기 데이터 구동부 및 상기 계조 전압 생성부는 상기 블랭크 시간 동안 상기 아날로그 전원 전압을 인가 받지 않고, 상기 DC-DC부는 상기 블랭크 시간 동안 상기 아날로그 전원 전압을 인가 받을 수 있다.

상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며, 상기 출력 버퍼부 및 상기 디지털 아날로그 변환기는 상기 아날로그 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가 받지 않을 수 있다.

상기 PMIC부는 상기 전원 전압뿐만 아니라 게이트 온 전압 또는 공통 전압을 더 생성할 수 있다.

상기 전원 전압은 디지털 전원 전압도 포함할 수 있다.

상기 디지털 전원 전압도 상기 데이터 구동부로 인가되며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압 또는 상기 디지털 전원 전압이 상기 데이터 구동부로 인가되지 않을 수 있다.

상기 래치부 및 상기 시프트 레지스터는 상기 디지털 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가 받지 않을 수 있다.

상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 계조 전압 생성부는 상기 디지털 전원 전압 및 상기 아날로그 전원 전압을 인가받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압 또는 상기 아날로그 전원 전압을 인가받지 않을 수 있다.

상기 디지털 전원 전압을 먼저 인가하고, 그로부터 일정 시간 후에 상기 아날로그 전원 전압을 인가하고, 그 후, 상기 아날로그 전원 전압을 먼저 차단한 후, 상기 디지털 전원 전압을 차단할 수 있다.

상기 아날로그 전원 전압이 인가되지 않는 시간은 상기 블랭크 시간일 수 있다.

상기 전원 전압은 디지털 전원 전압일 수 있다.

상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며, 상기 래치부 및 상기 시프트 레지스터는 상기 디지털 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가 받지 않을 수 있다.

상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 계조 전압 생성부는 상기 디지털 전원 전압을 인가받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가받지 않을 수 있다.

본 발명의 실시예에 따른 표시 장치는 게이트선; 데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널; 상기 데이터선에 연결되어 있는 데이터 구동부; 상기 게이트선에 연결되어 있는 게이트 구동부; 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부를 포함하며, 상기 신호 제어부가 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부에 클록 신호를 인가하지 않는다.

상기 신호 제어부는 상기 클록 신호를 생성하는 PLL부 및 상기 클록 신호를 출력하는 출력단을 포함하고, 상기 데이터 구동부는 상기 클록 신호를 수신하는 수신단을 포함하며, 상기 신호 제어부의 인에이블 신호에 의하여 상기 PLL부를 제어하여 상기 블랭크 시간동안 상기 클록 신호가 발생하지 않을 수 있다.

상기 신호 제어부는 상기 클록 신호를 출력하는 출력단을 포함하고, 상기 데이터 구동부는 상기 클록 신호를 수신하는 수신단을 포함하며, 상기 신호 제어부의 인에이블 신호에 의하여 상기 출력단은 상기 블랭크 시간동안 상기 클록 신호를 출력하지 않을 수 있다.

상기 출력단과 상기 수신단은 한 쌍의 배선으로 연결되어 있으며, 상기 클록 신호를 출력하지 않는 것은 상기 한 쌍의 배선 중 하나를 플로팅 시켜 출력하지 않을 수 있다.

상기 신호 제어부는 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부를 구동하는 전원 전압도 인가하지 않을 수 있다.

상기 전원 전압은 아날로그 전원 전압일 수 있다.

본 발명의 실시예에 따른 표시 장치의 구동 방법은 게이트선; 데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널; 상기 데이터선에 연결되어 있는 데이터 구동부; 상기 게이트선에 연결되어 있는 게이트 구동부; 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부를 포함하는 표시 장치에서, 상기 신호 제어부가 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부를 구동하는 전원 전압을 인가하지 않도록 하는 단계를 포함한다.

상기 전원 전압은 아날로그 전원 전압일 수 있다.

상기 표시 장치는 전원 전압을 생성하는 PMIC부를 더 포함할 수 있다.

상기 표시 장치는 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 상기 계조 전압 생성부에 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가하지 않는 단계를 더 포함할 수 있다.

상기 계조 전압 생성부는 상기 블랭크 시간에 출력되는 BPC용 계조 전압이 저장되어 있는 뱅크를 포함하며, 상기 계조 전압 생성부는 상기 블랭크 시간 동안 상기 BPC용 계조 전압을 출력할 수 있다.

상기 BPC용 계조 전압은 0V 전압을 가질 수 있다.

상기 표시 장치는 상기 표시 패널에 공통 전압을 인가하는 DC-DC부를 더 포함할 수 있다.

상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 상기 DC-DC부에 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가하지 않는 단계를 더 포함할 수 있다.

상기 DC-DC부가 게이트 온 전압, 게이트 오프 전압 및 상기 공통 전압 중 적어도 하나를 생성하도록 하는 단계를 더 포함할 수 있다.

상기 DC-DC부가 게이트 오프 전압 및 공통 전압을 생성하도록 하는 단계를 더 포함하며, 상기 게이트 오프 전압을 생성하는 DC-DC와 상기 공통 전압을 생성하는 DC-DC가 상기 DC-DC부에 포함되어 있을 수 있다.

상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 데이터 구동부, 상기 계조 전압 생성부 및 상기 DC-DC부에 대하여 상기 블랭크 시간 동안 상기 데이터 구동부 및 상기 계조 전압 생성부는 상기 아날로그 전원 전압을 인가 받지 않도록 하고, 상기 DC-DC부는 상기 블랭크 시간 동안 상기 아날로그 전원 전압을 인가 받도록 하는 단계를 더 포함할 수 있다.

상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며, 상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 상기 출력 버퍼부 및 상기 디지털 아날로그 변환기가 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가 받지 않도록 하는 단계를 더 포함할 수 있다.

상기 전원 전압은 디지털 전원 전압도 포함할 수 있다.

상기 신호 제어부는 상기 디지털 전원 전압도 인가받는 상기 데이터 구동부에 상기 블랭크 시간 동안은 상기 아날로그 전원 전압 또는 상기 디지털 전원 전압이 인가되지 않도록 하는 단계를 더 포함할 수 있다.

상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며, 상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 출력 버퍼부 및 상기 디지털 아날로그 변환기가 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가 받지 않도록 하는 단계를 더 포함할 수 있다.

상기 신호 제어부는 상기 디지털 전원 전압을 인가받는 상기 래치부 및 상기 시프트 레지스터가 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가 받지 않도록 하는 단계를 더 포함할 수 있다.

상기 표시 장치는 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 신호 제어부는 상기 아날로그 전원 전압 및 상기 디지털 전원 전압을 인가 받는 상기 계조 전압 생성부가 상기 블랭크 시간 동안은 상기 디지털 전원 전압 또는 상기 아날로그 전원 전압을 인가받지 않도록 하는 단계를 더 포함할 수 있다.

상기 전원 전압은 디지털 전원 전압일 수 있다.

상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며, 상기 신호 제어부는 상기 디지털 전원 전압을 인가받는 상기 래치부 및 상기 시프트 레지스터가 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가 받지 않도록 하는 단계를 더 포함할 수 있다.

상기 표시 장치는 상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 신호 제어부는 상기 디지털 전원 전압을 인가받는 상기 계조 전압 생성부가 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가받지 않도록 하는 단계를 더 포함할 수 있다.

본 발명의 실시예에 따른 표시 장치의 구동 방법은 게이트선; 데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널; 상기 데이터선에 연결되어 있는 데이터 구동부; 상기 게이트선에 연결되어 있는 게이트 구동부; 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부를 포함하는 표시 장치에서, 상기 신호 제어부가 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부에 클록 신호를 인가하지 않도록 하는 단계를 포함한다.

상기 신호 제어부는 상기 클록 신호를 생성하는 PLL부 및 상기 클록 신호를 출력하는 출력단을 포함하고, 상기 데이터 구동부는 상기 클록 신호를 수신하는 수신단을 포함하며, 상기 신호 제어부는 인에이블 신호에 의하여 상기 PLL부를 제어하여 상기 블랭크 시간동안 상기 클록 신호가 발생하지 않도록 하는 단계를 더 포함할 수 있다.

*상기 신호 제어부는 상기 클록 신호를 출력하는 출력단을 포함하고, 상기 데이터 구동부는 상기 클록 신호를 수신하는 수신단을 포함하며, 상기 신호 제어부는 인에이블 신호에 의하여 상기 출력단이 상기 블랭크 시간동안 상기 클록 신호를 출력하지 않도록 하는 단계를 더 포함할 수 있다.

상기 출력단과 상기 수신단은 한 쌍의 배선으로 연결되어 있으며, 상기 클록 신호를 출력하지 않는 단계는 상기 신호 제어부가 상기 한 쌍의 배선 중 하나를 플로팅 시킬 수 있다.

상기 신호 제어부가 상기 데이터 구동부로 영상 데이터를 인가하지 않는 블랭크 시간동안 상기 데이터 구동부를 구동하는 전원 전압도 인가하지 않도록 하는 단계를 더 포함할 수 있다.

상기 전원 전압은 아날로그 전원 전압일 수 있다.

상기 표시 장치는 상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부를 더 포함하며, 상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 상기 계조 전압 생성부가 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가받지 않도록 하는 단계를 더 포함할 수 있다.

상기 신호 제어부는 상기 아날로그 전원 전압을 인가받는 상기 DC-DC부가 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가받지 않도록 하는 단계를 더 포함할 수 있다.

이상과 같이 블랭크 구간을 이용하여 표시 장치 내에서 구동 전압 또는 클록 신호를 차단시켜 해당 구동부가 동작하지 않도록 하여 표시 장치의 소비 전력을 줄인다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 표시 장치에서 신호를 차단하는 구조를 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 신호 인가 타이밍도이다.
도 4는 본 발명의 실시예에 따른 계조 전압 생성부의 블록도이다.
도 5는 본 발명의 또 다른 실시예에 따른 PMIC부의 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 DC-DC부의 블록도이다.
도 7은 본 발명의 실시예에 따른 PMIC부(650) 및 주변 회로를 도시한 도면이다.
도 8은 도 7에 따른 신호 인가 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 AVDD 전압의 인가 방식을 도시한 블록도이다.
도 10은 본 발명의 실시예에 따른 데이터 구동부의 블록도이다.
도 11은 도 10의 실시예에 따른 데이터 구동부 중 AVDD 전압이 사용되는 부분을 확대 도시한 도면이다.
도 12는 또 다른 실시예에 따른 데이터 구동부 중 DVDD 전압이 사용되는 부분을 확대 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따라서 디지털 전원 전압과 아날로그 전원 전압을 함께 제어하는 타이밍도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따라서 클록 신호를 이용하여 소비 전력을 줄이는 방법에 대한 블록도 및 타이밍도이다.
도 16은 본 발명의 일 실시예와 비교예에 대하여 영상 표시 주파수에 따른 소비 전류의 그래프이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 도 1을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.

본 발명의 일 실시예에 따른 표시 장치는 도 1에 도시된 바와 같이 영상을 표시하는 표시 패널(300), 표시 패널(300)을 구동하는 데이터 구동부(500) 및 게이트 구동부(400)를 포함한다. 또한, 데이터 구동부(500) 및 게이트 구동부(400)를 제어하는 신호 제어부(600)와 각 구동부에 필요한 전압을 생성하여 제공하는 계조 전압 생성부(800), DC-DC부(660), 외부 전원부(700) 및 PMIC부(650)를 포함한다.

이하에서는 각 부분에 대하여 상세하게 살펴보며, 먼저 표시 패널(300)을 살펴본다.

표시 패널(300)은 복수의 게이트선(G1-Gn)과 복수의 데이터선(D1-Dm)을 포함하고, 복수의 게이트선(G1-Gn)은 가로 방향으로 연장되어 있으며, 복수의 데이터선(D1-Dm)은 복수의 게이트선(G1-Gn)과 교차하면서 세로 방향으로 연장되어 있다.

하나의 게이트선(G1-Gn) 및 하나의 데이터선(D1-Dm)은 하나의 화소와 연결되어 있으며, 하나의 화소에는 게이트선(G1-Gn) 및 데이터선(D1-Dm)과 연결되어 있는 스위칭 소자(Q)를 포함한다. 스위칭 소자(Q)의 제어 단자는 게이트선(G1-Gn)과 연결되어 있으며, 입력 단자는 데이터선(D1-Dm)과 연결되어 있으며, 출력 단자는 화소 전극과 연결되어 있다. 화소 전극은 액정 표시 장치인 경우에는 액정 커패시터의 일단을 구성하며, 유기 발광 표시 장치인 경우 발광 다이오드의 일단으로 전류를 제어하는 구동 트랜지스터에 제어 신호를 제공한다. 기타 표시 장치의 종류에 따라서 화소 전극의 역할은 서로 다를 수 있다.

이하에서 표시 패널(300)은 액정 표시 패널을 중심으로 설명한다. 하지만, 본 발명이 적용될 수 있는 표시 패널(300)은 액정 표시 패널 외에, 유기 발광 표시 패널, 전기 영동 표시 패널, 플라즈마 표시 패널 등 다양한 표시 패널이 사용될 수 있다.

표시 패널(300)은 정지 영상과 동영상을 표시할 수 있다. 연속하는 복수의 프레임이 동일한 영상 데이터를 가지고 있으면 정지 영상을 표시하게 되고, 서로 다른 영상 데이터를 가지고 있으면 동영상을 표시하게 된다. 또한, 신호 제어부(600)는 정지 영상을 표시할 때 화상을 표시하는 정지 영상 주파수를 동영상을 표시할 때 화상을 표시하는 동영상 주파수보다 낮은 저 주파수로 표시하도록 할 수 있다.

신호 제어부(600)는 외부로부터 입력되는 영상 데이터(R, G, B) 및 이의 제어 신호, 예를 들어 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK), 및 데이터 인에이블 신호(DE) 등에 응답하여 액정 표시 패널(300)의 동작 조건에 적합하게 처리한 후, 영상 데이터(R’, G’, B’), 게이트 제어 신호(CONT1), 데이터 제어 신호(CONT2) 및 클록(clock) 신호를 생성 및 출력한다.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호(GS)의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV; 이하 'STV 신호') 및 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV; 이하 'CPV 신호') 등을 포함한다.

데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(TP) 등을 포함한다.

표시 패널(300)의 복수의 게이트선(G1-Gn)은 게이트 구동부(400)와 연결되어 있으며, 게이트 구동부(400)는 신호 제어부(600)로부터 인가된 게이트 제어 신호(CONT1)에 따라서 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 교대로 게이트선(G1-Gn)에 인가한다. 도 1의 실시예에서는 게이트 구동부(400)에서 출력하는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)은 DC-DC부(660)로부터 입력받은 전압을 사용한다. 하지만 실시예에 따라서는 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 중 하나의 전압만 DC-DC부(660)로부터 인가받으며, 나머지 하나의 전압은 게이트 구동부(400)에서 생성할 수도 있다.

표시 패널(300)의 복수의 데이터선(D1-Dm)은 데이터 구동부(500)와 연결되어 있으며, 데이터 구동부(500)는 신호 제어부(600)로부터 데이터 제어 신호(CONT2) 및 영상 데이터(DAT)를 전달받는다. 데이터 구동부(500)는 계조 전압 생성부(800)에서 생성된 계조 전압을 이용하여 영상 데이터(DAT)를 데이터 전압으로 변환하고 이를 데이터선(D1-Dm)으로 전달한다.

도 1의 실시예에서 데이터 구동부(500), 계조 전압 생성부(800) 및 DC-DC부(660)는 전원 전압인 AVDD 또는 DVDD 전압을 인가 받은 후 이에 기초하여 동작한다. 여기서 AVDD 전압은 아날로그 전원전압이고 DVDD 전압은 디지털 전원전압일 수 있다.

이와 같은 AVDD 또는 DVDD 전원 전압은 외부 전원부(700)로 인가된 외부 전원을 이용하여 이를 PMIC부(650)에서 변환하여 생성한다.

PMIC부(650)는 집적 회로로 이루어져 있으며, 복수의 입력 단자와 복수의 출력 단자를 가질 수 있다. PMIC부(650)에서는 외부 전원부(700)로부터 외부 전원 전압을 인가(①번 루트 참고)받으며, 신호 제어부(600)로부터 제어 신호를 인가(④번 루트 참고)받는다. PMIC부(650)에서는 신호 제어부(600)의 신호에 따라서 외부 전원 전압을 기초로 하여 DVDD 전압 및 AVDD 전압을 생성한다.

PMIC부(650)에서 AVDD 전압은 외부 전원 전압에 기초하여 생성된 스위칭 신호와 인덕터 및 다이오드를 거쳐 생성된다. (도 1의 ②번 및 ⑤번 루트 참고) 또한, PMIC부(650)에서 DVDD 전압은 외부 전원 전압을 변형하여 생성된다. (도 1의 ③번 및 ⑥번 루트 참고)

도 1에서 ①번 루트는 외부 전원부(700)에서 외부 전원이 AVDD 및 DVDD 전압을 함께 생성하도록 하기 위하여 PMIC부(650)로 입력되는 경우를 도시한 것이며, ②번 루트는 외부 전원부(700)에서 외부 전원이 AVDD 전압을 생성하도록 하기 위하여 PMIC부(650)로 입력되는 경우를 도시한 것이며, ③번 루트는 외부 전원부(700)에서 외부 전원이 DVDD 전압을 생성하도록 하기 위하여 PMIC부(650)로 입력되는 경우를 도시한 것이다.

실시예에 따라서는 ①, ② 및 ③번 루트가 모두 포함되어 있을 수 있으며, 이들 루트 중 적어도 하나는 함께 포함되지 않을 수도 있다.

도 1에서 ④번 루트는 신호 제어부(600)에서 제어 신호가 PMIC부(650)로 전달되는 경로를 도시한 것이며, ⑤번 루트는 PMIC부(650)에서 AVDD 전압이 출력되는 경로를 도시한 것이며, ⑥번 루트는 PMIC부(650)에서 DVDD 전압이 출력되는 경로를 도시한 것이다.

PMIC부(650)에서 출력된 AVDD 전압은 데이터 구동부(500), 계조 전압 생성부(800) 및 DC-DC부(660)로 인가되고, DVDD 전압은 데이터 구동부(500) 및 계조 전압 생성부(800)로 인가되어 각 부분이 동작하도록 한다.

DC-DC부(660)는 PMIC부(650)로부터 AVDD 전압을 인가 받아서 DC-DC 변환을 통하여 게이트 온 전압(Von), 게이트 오프 전압(Voff) 및 공통 전압(Vcom)을 생성한다. 게이트 온 전압(Von)과 게이트 오프 전압(Voff)은 게이트 구동부(400)로 전달되며, 공통 전압(Vcom)은 표시 패널(300)로 전달된다.

본 발명의 실시예에 따른 표시 장치에서는 소비 전력을 감소시키기 위하여 화상을 표시하는 데이터가 전달되지 않는 블랭크 시간(blank time)동안 표시 장치 중 적어도 하나의 구동부가 동작하지 않도록 한다. 블랭크 시간 동안 동작하지 않는 구동부로는 PMIC부(650), 계조 전압 생성부(800), 데이터 구동부(500), DC-DC부(660) 및 게이트 구동부(400)가 있을 수 있다.

도 1의 실시예에서는 ①번 내지 ⑥번 루트 중 적어도 하나를 블랭크 시간 동안 차단하여 AVDD 전압 또는 DVDD 전압이 생성되지 않도록 하여 AVDD 전압 또는 DVDD 전압으로 동작하는 구동부가 동작하지 않도록 할 수 있다.

즉, ①번 루트를 블랭크 시간 동안 차단하여 외부 전원부(700)에서 PMIC부(650)로 외부 전원이 인가되지 않도록 하여 PMIC부(650)가 동작하지 않도록 한다. 그 결과 PMIC부(650)에서 생성되어야 하는 AVDD 전압 및 DVDD 전압이 모두 생성되지 않는다.

한편, ②번 루트를 블랭크 시간 동안 차단하여 외부 전원부(700)에서 PMIC부(650)로 외부 전원이 인가되지만, PMIC부(650)에서 AVDD 전압이 생성되는 루트로는 외부 전원이 인가되지 않도록 하여 AVDD 전압이 생성되지 않도록 한다. 그 결과 AVDD 전압을 인가받는 구동부(데이터 구동부(500), 계조 전압 생성부(800) 및 DC-DC부(660))는 블랭크 시간동안 동작하지 않는다.

한편, ③번 루트를 블랭크 시간 동안 차단하여 외부 전원부(700)에서 PMIC부(650)로 외부 전원이 인가되지만, PMIC부(650)에서 DVDD 전압이 생성되는 루트로는 외부 전원이 인가되지 않도록 하여 DVDD 전압이 생성되지 않도록 한다. 그 결과 DVDD 전압을 인가받는 구동부(데이터 구동부(500) 및 계조 전압 생성부(800))는 블랭크 시간동안 동작하지 않는다.

한편, ④번 루트를 블랭크 시간 동안 차단하여 신호 제어부(600)에서 제어 신호가 PMIC부(650)로 전달되지 않아 AVDD 전압 및 DVDD 전압이 생성되지 않도록 한다. 이 때, 신호 제어부(600)에서 ④번 루트를 통하여 PMIC부(650)로 제어 신호를 인가하지 않거나 AVDD 전압 또는 DVDD 전압이 생성되지 않도록 하는 제어 신호를 인가할 수도 있다. 또한, 실시예에 따라서는 AVDD 전압 및 DVDD 전압 중 어느 하나의 전압만 생성되지 않도록 할 수도 있다.

한편, ⑤번 루트 및 ⑥번 루트를 블랭크 시간 동안 차단하여 PMIC부(650)에서 AVDD 전압 및 DVDD 전압이 생성되지만, 출력되지 않도록 한다. 즉, PMIC부(650)에서 ⑤번 루트로 AVDD 전압이 출력되지 않도록 출력단을 차단하거나 ⑥번 루트를 DVDD 전압이 출력되지 않도록 출력단을 차단할 수 있다.

이상과 같이 AVDD 전압 및 DVDD 전압이 생성되지 않거나 전달되지 않도록 하여 데이터 구동부(500), 계조 전압 생성부(800) 및 DC-DC부(660)가 전원 전압을 인가 받지 못하여 동작하지 않는다. 또한, 게이트 구동부(400)도 DC-DC부(660)에서 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 인가받지 못하므로 동작하지 않을 수 있다. 그 결과 블랭크 구간동안 표시 장치가 동작하지 않아 소비 전력이 감소한다.

여기서, 블랭크 시간은 수평 블랭크 시간과 수직 블랭크 시간 중 하나 또는 모두일 수 있으며, 본 실시예에서는 수직 블랭크 시간을 이용하였다. (도 3 참고)

도 1에서는 ①번 내지 ⑥번 루트를 중심으로 설명하였지만, 실시예는 이에 한정되지 않는다.

또한, 도 1의 ①번 내지 ⑥번 루트 중 적어도 하나를 차단하기 위해서는 해당 루트에 스위치를 사용하거나 MUX를 사용하여 형성할 수 있다.

이에 대해서는 도 2를 통하여 살펴본다.

도 2는 본 발명의 실시예에 따른 표시 장치에서 신호를 차단하는 구조를 도시한 블록도이다.

도 2의 실시예에서는 도 1과 달리 외부 전원부(700), 신호 제어부(600) 및 PMIC부(650)의 사이에 MUX 또는 스위치(610)를 설치한 실시예이다. 즉, MUX 또는 스위치(610)는 신호 제어부(600)의 제어 신호에 의하여 외부 전원부(700)에서 외부 전원을 PMIC부(650)로 전달하거나 차단시킨다. MUX 또는 스위치(610)는 접지 전압(GND)를 인가받으며, 외부 전원과 접지 전압(GND) 중 하나를 PMIC부(650)로 전달할 수도 있다.

도 2의 실시예는 도 1의 ①번 루트에 MUX 또는 스위치를 설치한 경우이며, 도 1의 ②번 내지 ⑥번 루트에서도 MUX 또는 스위치를 설치하여 차단 동작을 진행할 수 있다.

MUX 또는 스위치에서 MUX는 회로의 동작에 의하여 차단하는 것으로 디지털 방식으로 차단하는 것이지만, 스위치는 아날로그 방식으로 배선의 연결을 오픈 시킨다.

이하에서는 도 3을 이용하여 도 1의 실시예에 따른 표시 장치에서의 파형도를 살펴본다.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 신호 인가 타이밍도이다.

도 3에서 도시하고 있는 바와 같이 수직 동기 시작 신호(STV)가 인가 된 후 다음 수직 동기 시작 신호(STV)가 인가되기 전까지의 시간(100ms) 중 화상을 표시하는 데이터(Data)가 인가되는 시간을 제외한 시간(84ms)은 블랭크 시간이다. 이와 같은 블랭크 시간 동안 구동부 중 적어도 하나가 동작하지 않도록 하며, 도 3에서는 전원 전압 중 AVDD 전압이 인가되지 않는 실시예를 도시하고 있다.

즉, 도 3에서는 데이터(Data)가 인가되는 시간 동안에는 AVDD 전압이 생성되어 각 구동부에서는 AVDD 전압을 인가받아 동작한다. 하지만, 블랭크 시간동안에는 AVDD 전압이 생성되지 않고 그 결과 AVDD 전압을 인가받는 구동부는 동작하지 않게 된다. 그 결과 소비 전력을 줄일 수 있다.

이하에서는 도 4를 통하여 본 발명의 실시예에 따른 계조 전압 생성부(800)의 구조 및 동작에 대하여 살펴본다.

도 4는 본 발명의 실시예에 따른 계조 전압 생성부의 블록도이다.

도 4에서 도시하고 있는 계조 전압 생성부(800)는 도 1에서 설명한 바와 같이 계조 전압 생성부(800)가 PMIC부(650)로부터 AVDD 및 DVDD 전압을 인가받으며, 이들 전압 중 적어도 하나의 전압을 블랭크 시간동안 차단하여 소비 전력을 줄이는 경우가 ① 루트 및 ② 루트로 도시되어 있다. 즉, ① 루트 및 ② 루트로는 각각 PMIC부(650)로부터 AVDD 전압 및 DVDD 전압이 인가되며, 이들 전압 중 적어도 하나가 블랭크 기간 동안 차단되는 경우 계조 전압 생성부(800)가 동작하지 않는다.

도 4에서는 이상과 같이 AVDD 전압 또는 DVDD 전압을 차단하는 경우외에도 또 다른 방식으로 계조 전압 생성부(800)가 동작하지 않도록 하는 실시예도 도시하고 있다.

도 4의 ③에서는 계조 전압 생성부(800)가 내부에 출력하는 계조 전압(GMA1~14)이 저장되어 있는 내부 레지스터인 뱅크(BANK)를 가지는데, 도 4의 실시예에서는 추가적으로 뱅크 B(BANK B)를 더 가지고 있다. 뱅크 B는 BPC(black time power control)용으로 블랭크 시간에 출력되는 BPC용 계조 전압이 저장되어 있는데, 각 BPC용 계조 전압은 0V값을 가진다. 그 결과 블랭크 시간 동안에 계조 전압 생성부(800)가 0V의 계조 전압(GMA1~14)을 출력하기 때문에 데이터 구동부(500)에서 생성되는 데이터 전압도 0V를 가져 소비 전력이 감소된다.

본 발명의 실시예에서 적용되는 계조 전압 생성부(800)는 도 4의 ①’, ②’및 ③ 중에서 적어도 하나만 적용될 수도 있다.

도 5에서는 본 발명의 또 다른 실시예에 따른 PMIC부(650)를 도시하고 있다.

도 5는 본 발명의 또 다른 실시예에 따른 PMIC부의 블록도이다.

도 5는 도 1의 실시예에와 달리 DC-DC부(660)에서 생성되던 게이트 오프 전압(Voff) 및 공통 전압(Vcom)을 PMIC부(650)에서 생성하는 실시예이다.

도 5에서는 도 1의 실시예에서 PMIC부(650)의 집적 회로 구성을 추가적으로 구성하여 게이트 오프 전압(Voff) 및 공통 전압(Vcom)도 생성할 수 있도록 하는 실시예이다.

도 5의 ①루트를 참고하면, PMIC부(650)에서는 블랭크 시간동안 게이트 오프 전압(Voff) 또는 공통 전압(Vcom)의 출력단을 차단하여 게이트 오프 전압(Voff)이나 공통 전압(Vcom)이 출력되지 않도록 하여 소비 전력을 줄일 수 있다.

도 5에서 Gamma Ref.는 계조 전압 생성부(800)를 나타내며, D-IC는 데이터 구동부(500)를 나타낸다.

도 1에서 게이트 오프 전압(Voff)이나 공통 전압(Vcom)이 생성되기 위해서는 외부 전원부(700), PMIC부(650) 및 DC-DC부(660)를 거쳐야 하는데, 이를 단순화시켜 게이트 오프 전압(Voff)이나 공통 전압(Vcom)이 생성될 수 있도록 하는 실시예가 도 6에서 도시되어 있다.

도 6은 본 발명의 또 다른 실시예에 따른 DC-DC부의 블록도이다.

도 6의 실시예에 따른 DC-DC부(660)는 두 개의 DC-DC(661, 662)를 포함하며, 각각의 DC-DC(661, 662)는 외부 전원부(700)로부터 직접 외부 전원을 인가받는다. 이 때 인가받은 외부 전원을 각각 DC-DC 변환하여 공통 전압(Vcom) 및 게이트 오프 전압(Voff)을 생성한다.

도 6의 실시예에서는 블랭크 시간동안 외부 전원부(700)의 외부 전원이 각 DC-DC(661, 662)에 인가되지 않도록 하여 소비 전력을 줄이거나, 각 DC-DC(661, 662)가 외부로 공통 전압(Vcom)이나 게이트 오프 전압(Voff)을 출력하지 않도록 하여 소비전력을 줄일 수 있다.

이하에서는 도 7 및 도 8을 이용하여 PMIC부(650) 및 주변 회로와 그에 따른 신호 인가 타이밍에 대하여 살펴본다.

도 7은 본 발명의 실시예에 따른 PMIC부(650) 및 주변 회로를 도시한 도면이고, 도 8은 도 7에 따른 신호 인가 타이밍도이다.

도 7에서는 PMIC부(650)에서 집적 회로(IC)로 사용된 칩은 RT9910A이며, 그에 따른 주변 회로가 도시되어 있다.

RT9910A의 집적 회로 칩은 인에이블 입력단(도 7의 19 참고) 및 게이트 온 전압(Von)을 출력하는 단자(도 7의 VONS_22V 참고)를 가진다. 또한, RT9910A의 집적 회로 칩과 주변 회로를 거쳐 AVDD 전압도 출력(도 7의 AVDD_7.9V 참고)된다.

신호 제어부(600)에서는 집적 회로 칩의 인에이블 입력단(도 7의 19)으로 인가되는 신호를 전송하는데, 해당 신호를 이용하여 PMIC부(650)가 블랭크 시간 동안에는 동작하지 않도록 제어한다. 그 결과 도 7의 실시예에 따른 PMIC부(650)를 사용하는 실시예에서는 블랭크 시간 동안에는 AVDD 전압과 게이트 온 전압(Von)이 출력되지 않아 소비 전력을 줄일 수 있다.

도 7의 실시예에 따른 PMIC부(650)를 포함하는 표시 장치에서는 도 8과 같은 신호 타이밍을 가진다.

도 8에서 BPC-EN 신호는 신호 제어부(600)에서 PMIC부(650)의 인에이블 입력단으로 인가되는 신호이며, 하이 레벨을 가질 때 PMIC부(650)가 동작하지 않도록 한다. 한편, 실시예에 따라서는 BPC-EN 신호가 로우 레벨을 가질 때 PMIC부(650)가 동작하지 않도록 할 수도 있으며, 이 경우에는 도 8의 BPC-EN 신호는 하이와 로우가 서로 바뀌게 된다. 즉, BPC-EN 신호의 하이/로우 레벨과 무관하게 BPC-EN 신호는 블랭크 시간 동안에 PMIC부(650)가 동작하지 않도록 한다.

도 8에서 도시하고 있는 바와 같이 수직 동기 시작 신호(STV)가 인가 된 후 다음 수직 동기 시작 신호(STV)가 인가되기 전까지의 시간(100ms) 중 화상을 표시하는 데이터(Data)가 인가되는 시간을 제외한 시간(84ms)은 블랭크 시간이다. 이와 같은 블랭크 시간 동안 신호 제어부(600)에서는 PMIC부(650)의 인에이블 입력단으로 인가되는 BPC-EN 신호를 하이 레벨을 가지도록 인가한다. 그 결과 PMIC부(650)에서는 AVDD 전압과 게이트 온 전압(Von)이 생성되지 않는다. 도 8에서는 AVDD 전압만 도시하고 있으며, 게이트 온 전압(Von)은 도시하고 있지 않지만, 블랭크 시간동안에는 생성되지 않는다.

이와 같이 블랭크 시간 동안 AVDD 전압과 게이트 온 전압(Von)이 생성되지 않으므로 AVDD 전압 또는 게이트 온 전압(Von)을 사용하는 구동부는 블랭크 시간동안 동작하지 않는다.

즉, 도 1의 실시예를 참고하면, AVDD 전압을 사용하는 구동부는 계조 전압 생성부(800), 데이터 구동부(500) 및 DC-DC부(660)이 있으며, 이들 구동부는 블랭크 시간 동안 동작하지 않을 수 있다. 또한, 게이트 온 전압(Von)을 사용하는 게이트 구동부(400)도 블랭크 시간동안 동작하지 않을 수 있다.

도 1의 실시예와 달리 도 7의 실시예에서는 게이트 온 전압(Von)이 PMIC부(650)에서 생성되고 있다.

이하에서는 도 9를 참고하며, 또 다른 방법으로 블랭크 시간동안 구동부가 동작하지 않도록 하는 방법에 대하여 살펴본다.

도 9는 본 발명의 일 실시예에 따른 AVDD 전압의 인가 방식을 도시한 블록도이다. 여기서, D-IC는 데이터 구동부(500)를 나타내며, Gamma는 계조 전압 생성부(800)를 나타내고, Vcom은 공통 전압(Vcom)을 생성하는 DC-DC부(660)를 나타낸다.

도 9의 실시예에서는 PMIC부(650)에서 생성된 AVDD 전압이 데이터 구동부(500), 계조 전압 생성부(800) 및 DC-DC부(660)로 인가되는데, 그 사이에 스위치(analog switch)를 두고, 스위치를 온/오프시켜 데이터 구동부(500), 계조 전압 생성부(800) 및 DC-DC부(660) 중 적어도 하나로 AVDD 전압이 블랭크 시간동안 인가되지 않도록 한다. 이 때, 스위치의 동작은 신호 제어부(600; T-con)에서 인가되는 인에이블 신호(Enable)에 의하여 조절된다.

도 9에서는 아날로그 스위치가 도시되어 있지만, Mux와 같은 디지털 스위치가 사용될 수도 있다. 또한, 신호 제어부(600)에서 인가되는 인에이블 신호(Enable)는 3개의 스위치를 개별 제어할 수 있는 신호로 인가될 수 있다.

도 9의 실시예에 따라 블랭크 시간동안 AVDD 전압을 온/오프 시키는 경우의 수는 아래의 표 1과 같다.

	데이터 구동부	계조 전압 생성부	DC-DC부
1	비인가	비인가	비인가
2	비인가	인가	비인가
3	인가	비인가	비인가
4	인가	인가	비인가
5	비인가	비인가	인가
6	비인가	인가	인가
7	인가	비인가	인가

여기서, 비인가는 AVDD 전압이 차단되는 경우이며, 인가는 AVDD 전압이 해당 구동부로 인가되는 경우이다.이상의 표 1과 같이 총 7가지 경우의 수가 존재하며, 블랭크 시간 동안 적어도 하나의 구동부에 AVDD 전압이 인가되지 않는다.

이들 7가지 경우 중 소비 전력의 감소율이 좋고, 표시 장치가 화상을 표시하는 데 있어서 문제가 발생하지 않는 경우는 5번의 경우이다. 즉, 데이터 구동부(500)와 계조 전압 생성부(800)에는 블랭크 시간동안 AVDD 전압을 인가하지 않아서 동작하지 않도록 하여 소비 전력을 줄이지만, DC-DC부(660)로는 AVDD 전압을 인가하여 공통 전압(Vcom)은 생성되도록 한다. 공통 전압(Vcom)이 인가되지 않는 경우에는 표시 패널에서 기준 전압이 변하면서 표시 품질이 저하될 가능성이 있어 블랭크 시간에도 공통 전압(Vcom)은 일정하게 유지할 수 있다.

하지만, 상기 7가지 경우 중 소비 전력이나 표시 품질에 문제가 없는 경우에는 나머지 경우도 모두 적용될 수 있다.

도 9에서는 AVDD 전압의 인가만을 도시하고 있지만, 실시예에 따라서는 DVDD 전압, 게이트 온 전압(Von), 게이트 오프 전압(Voff) 및 공통 전압(Vcom)에 대해서도 적용될 수 있다.

이하에서는 도 10 내지 도 12를 통하여 AVDD 전압과 함께 DVDD 전압이 인가되는 데이터 구동부(500)에 대하여 살펴본다.

도 10은 본 발명의 실시예에 따른 데이터 구동부의 블록도이고, 도 11은 도 10의 실시예에 따른 데이터 구동부 중 AVDD 전압이 사용되는 부분을 확대 도시한 도면이고, 도 12는 또 다른 실시예에 따른 데이터 구동부 중 DVDD 전압이 사용되는 부분을 확대 도시한 도면이다.

먼저, 도 10을 살펴본다.

본 발명의 실시예에 따른 데이터 구동부(500)는 AVDD 전압과 DVDD 전압 모두를 전원 전압으로 인가받으며, 아날로그 전원 전압인 AVDD 전압에 의하여 구동하는 출력 버퍼부(output buffer; 501)와 디지털 아날로그 변환기(R-DAC; 502)와 디지털 전원 전압인 DVDD 전압에 의하여 구동하는 래치부(data latches; 511), 시프트 레지스터(342 bit shift register; 512) 및 RVDS 수신부(eRVDS RX core; 513)을 포함한다.

RVDS 수신부(513)는 신호 제어부(600)로부터 인가되는 데이터(R’, G’, B’)를 RVDS(reduced voltage differential signaling) 방식으로 수신하는 부분으로, RVDS 방식에 따른 데이터(R’, G’, B’)를 디코딩한다.

시프트 레지스터(512)는 신호 제어부(600)로부터 제어 신호를 인가받아 디코딩된 영상 데이터를 하나씩 시프트시켜 정렬시켜 출력한다.

래치부(511)는 시프트 레지스터(512)에서 인가된 정렬된 영상 데이터를 저장하고, 신호 제어부(600)로부터 인가된 제어 신호에 따라서 출력한다.

디지털 아날로그 변환기(502)는 래치부(511)에서 인가된 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하며, 이때, 계조 전압 생성부(800)에서 제공된 계조 전압(GMA1~14)을 이용하여 데이터 전압으로 변환한다.

출력 버퍼부(501)는 데이터 전압을 일정 시간 저장하고 있다가 신호 제어부(600)로부터 인가된 제어 신호에 따라서 표시 패널(300)로 출력한다.

도 10 및 도 11을 참고하면, 이 중 출력 버퍼부(501)와 디지털 아날로그 변환기(502)는 AVDD 전압을 전원 전압으로 사용하므로 AVDD 전압이 인가되지 않으면 동작하지 않는다. 즉, 블랭크 시간동안 AVDD 전압이 데이터 구동부(500)로 인가되지 않으면, 출력 버퍼부(501)와 디지털 아날로그 변환기(502)가 동작하지 않아서 데이터 구동부(500)에서는 표시 패널(300)의 데이터선으로 데이터 전압을 출력하지 않고, 그 결과 소비 전력이 감소하는 장점을 가진다.

또한, 래치부(511), 시프트 레지스터(512) 및 RVDS 수신부(513)는 DVDD 전압을 전원 전압으로 사용하므로 DVDD 전압이 인가되지 않으면 동작하지 않는다. 즉, 블랭크 시간동안 DVDD 전압이 데이터 구동부(500)로 인가되지 않으면, 래치부(511), 시프트 레지스터(512) 및 RVDS 수신부(513)가 동작하지 않아서 데이터 구동부(500)에서는 표시 패널(300)의 데이터선으로 데이터 전압을 출력하지 않고, 그 결과 소비 전력이 감소된다.

AVDD 전압 및 DVDD 전압이 모두 데이터 구동부(500)로 인가되지 않으면, 출력 버퍼부(501), 디지털 아날로그 변환기(502), 래치부(511), 시프트 레지스터(512) 및 RVDS 수신부(513)가 모두 동작하지 않는다.

한편, 도 12에서는 본 발명의 또 다른 실시예에 따른 데이터 구동부(500)의 블록도가 도시되어 있으며, 도 12의 데이터 구동부는 DVDD 전압을 사용하는 부분의 블록 구조가 도 10과 다르다.

도 12의 실시예에서는 RVDS 수신부(513) 대신에 직병렬 변환기(serial to parallel converter; 514) 및 논리 제어기(logic controller; 515)를 포함한다.

논리 제어기(515) 및 직병렬 변환기(514)는 신호 제어부(600)로부터 제어 신호에 기초하여 신호 제어부(600)로부터 인가되는 데이터(R’, G’, B’)를 수신하고 직렬로 배열된 데이터(R’, G’, B’)를 병렬로 재 정렬시킨다. 재 정렬된 데이터(R’, G’, B’)는 시프트 레지스터(512)로 인가되며, 이를 하나씩 시프트시켜 데이터 구동부(500)에서 처리 가능한 정렬 상태를 만들어서 출력한다.

도 12의 실시예에서는 DVDD 전압이 두 종류인 실시예가 도시되어 있다. 즉, DVDD1 전압과 DVDD1A 전압이 디지털 전원 전압(DVDD 전압)으로 인가되고 있다. DVDD1 전압은 래치부(511) 및 시프트 레지스터(512)에서 디지털 전원 전압으로 사용되며, DVDD1A 전압은 직병렬 변환기(514)에서 디지털 전원 전압으로 사용된다.

도 12의 실시예에서는 디지털 전원 전압이 두 종류로 생성될 필요가 있으며, 두 종류의 디지털 전원 전압중 하나만을 블랭크 시간동안 차단하는 실시예도 가능하다.

도 12의 실시예에 따라 블랭크 시간동안 DVDD1 전압과 DVDD1A 전압을 온/오프 시키는 경우의 수는 아래의 표 2와 같다.

	DVDD1	DVDD1A
1	비인가	비인가
2	비인가	인가
3	인가	비인가

여기서, 비인가는 해당 디지털 전원 전압이 차단되는 경우이며, 인가는 해당 디지털 전원 전압이 인가되는 경우이다.이상의 표 2와 같이 총 3가지 경우의 수가 존재하며, 블랭크 시간 동안 적어도 하나의 부분에 디지털 전원 전압이 인가되지 않는다.

이들 3가지 경우는 모두 비슷한 수준의 소비 전력이 감소되며, 실시예에 따라서 3가지 경우 중 어느 것을 사용해도 소비 전력이나 표시 품질면에서 차이가 적다.

하지만, 실시예에 따라서는 두 디지털 전원 전압은 서로 동일한 레벨의 신호일 수 있다.

이상과 같이 디지털 전원 전압(DVDD 전압)을 제어할 수 있는데, 이 때, 아날로그 전원 전압(AVDD 전압)은 인가되지만, 디지털 전원 전압(DVDD 전압)만 차단하는 경우에는 데이터 구동부(500)에서 출력 버퍼부(501)가 동작하면서 원하지 않는 전압을 출력하여 표시 되지 않아야 할 화상이 표시될 수 있다. 이러한 문제는 실시예에 따라서 발생하는 실시예가 있고, 발생하지 않는 실시예가 있는데, 발생하는 실시예에서는 도 13과 같이 제어하여 표시 품질의 저하를 막을 수 있다.

도 13은 본 발명의 일 실시예에 따라서 디지털 전원 전압과 아날로그 전원 전압을 함께 제어하는 타이밍도이다.

도 13에서는 AVDD 전압과 DVDD 전압(DVDD1으로 도시되어 있음)의 전압 인가 타이밍이 도시되어 있다.

DVDD 전압과 AVDD 전압의 차단을 함께 하고자 하는 경우에는 도 13의 타이밍도와 같이 DVDD 전압을 먼저 인가하고, 그로부터 일정 시간 후에 AVDD 전압을 인가하고, 그 후, AVDD 전압을 먼저 차단한 후, DVDD 전압을 차단한다. AVDD 전압이 인가되지 않는 구간은 도 3 및 도 8을 참고하면, 블랭크 시간이므로 AVDD 전압은 블랭크 시간에 맞추어 차단되지만, DVDD 전압은 블랭크 시간 중에도 일부 인가되는 구간이 존재할 수 있다. 즉, 블랭크 시간이 시작된 후 일정 시간이 지나고 나서 DVDD 전압이 차단되고, 블랭크 시간이 끝나기 일정 시간 전에 DVDD 전압이 인가된다. 여기서, 블랭크 시간이 시작된 후 일정 시간과 블랭크 시간이 끝나기 전의 일정 시간은 서로 다른 시간을 가질 수 있다.

도 13과 같이 AVDD 전압이 인가되기 전에 DVDD 전압을 인가하여 데이터 구동부(500)에서 입력 측에 위치하여 먼저 동작하여야 하는 부분(래치부(511), 시프트 레지스터(512), RVDS 수신부(513) 및 직병렬 변환기(514))이 먼저 동작하도록 하고, 그 후, 데이터 구동부(500)의 출력 측에 위치하여 나중에 동작하여도 되는 부분(출력 버퍼부(501)와 디지털 아날로그 변환기(502))이 나중에 동작하도록 한다.

또한, AVDD 전압이 차단되기 전에 DVDD 전압을 차단하여 데이터 구동부(500)에서 입력 측에 위치하여 먼저 동작하여야 하는 부분(래치부(511), 시프트 레지스터(512), RVDS 수신부(513) 및 직병렬 변환기(514))이 먼저 차단하도록 하고, 그 후, 데이터 구동부(500)의 출력 측에 위치하여 나중에 동작하여도 되는 부분(출력 버퍼부(501)와 디지털 아날로그 변환기(502))이 나중에 차단되도록 한다. 이 때, 데이터 구동부(500)의 출력 측에서는 입력 측에서 제공한 데이터까지만 출력하도록 설정되어 제공하지 않은 화상이 표시되지 않도록 할 수 있다.

도 13에서 도시하고 있는 바와 같이 DVDD 전압 중 일부 구간은 논리 입력(logic input) 신호가 인가되는 구간을 포함할 수도 있다.

또한, 도 13에서 GMA는 계조 전압을 나타내며, AVDD 전압이 인가된 후 계조 전압 생성부(800)가 동작하면서 생성되고, AVDD 전압이 제거 되기 전에 미리 출력되지 않도록 설정되어 있을 수도 있다.

이하에서는 클록 신호를 이용하여 데이터 구동부(500)의 동작을 차단하는 실시예를 도 14 및 도 15를 통하여 살펴본다.

도 14 및 도 15는 본 발명의 일 실시예에 따라서 클록 신호를 이용하여 소비 전력을 줄이는 방법에 대한 블록도 및 타이밍도이다.

도 14 및 도 15에서는 신호 제어부(600; T-con)과 데이터 구동부(500)의 사이에 인가되는 클록(clock) 신호를 차단하여 데이터 구동부(500)가 블랭크 시간 동안 동작하지 않도록 하는 실시예가 도시되어 있다.

먼저, 도 14에서는 신호 제어부(600)의 내부에서 클록(clock) 신호를 생성하는 PLL부(602)를 온/오프시켜 클록 신호가 생성되지 않도록 하는 실시예가 도시되어 있다.

도 14에서 신호 제어부(600)는 클록 신호를 생성하는 PLL부(602)와 인터페이스(I/F)의 출력단(Tx; 601)을 포함한다. 클록 신호를 생성하는 PLL부(602)는 신호 제어부(600)의 내부 BPC 인에이블 신호(BPC EN)에 의하여 클록 신호를 생성하거나 차단한다. 도 14의 타이밍도를 참고하면, BPC 인에이블 신호(BPC EN)가 하이 값을 가질 때, PLL부(602)는 클록 신호를 생성하지 않는다. BPC 인에이블 신호(BPC EN)가 하이 값을 가지는 시간은 블랭크 시간이다. BPC 인에이블 신호(BPC EN)가 로우 값을 가질 때, PLL부(602)는 클록 신호를 생성한다.

PLL부(602)에서 생성된 클록 신호는 신호 제어부(600)의 내부에 위치하는 인터페이스(I/F)의 출력단(601)으로 전달된다.

한편, 데이터 구동부(500; D-IC)는 그 내부에 위치하는 인터페이스(I/F)의 수신단(Rx; 603)을 더 포함한다.

데이터 구동부(500)의 인터페이스(I/F)의 수신단(603)은 인터페이스(I/F)의 출력단(601)에서 출력된 클록 신호를 수신하여 데이터 구동부(500)의 적어도 일 부분(래치부(511), 시프트 레지스터(512), RVDS 수신부(513), 직병렬 변환기(514), 출력 버퍼부(501) 및 디지털 아날로그 변환기(502))에 전달하여 해당 클록 신호에 따라서 동작하도록 한다.

BPC 인에이블 신호(BPC EN)가 하이 값을 가져 PLL부(602)는 클록 신호를 생성하지 않는 경우에는 인터페이스(I/F)의 수신단(603)에서는 클록 신호가 인가되지 않으므로, 데이터 구동부(500)의 내부에 위치하는 적어도 일 부분은 동작의 기준이 되는 클록 신호가 없어 동작하지 않게 된다. 그 결과 블랭크 시간동안 소비 전력이 감소된다.

도 14의 파형도를 참고하면, 도 14의 실시예에서는 블랭크 시간 동안 클록 신호를 생성하지 않을 뿐만 아니라 AVDD 전압을 생성하지 않아서 AVDD 전압이 데이터 구동부(D-IC; 500) 및 계조 전압 생성부(Gamma; 800)로 인가되지 않도록 한다. 다만, 도 14의 실시예에서는 AVDD 전압은 블랭크 시간 동안에도 공통 전압(Vcom)은 생성하도록 하고 있으며, 도 1의 실시예에 의하면, DC-DC부(660)에 AVDD 전압은 블랭크 시간 동안 인가되고 있다.

하지만, 도 14와 달리 AVDD 전압이 블랭크 시간 동안 인가되거나, 공통 전압(Vcom)도 블랭크 시간동안 생성되지 않도록 할 수도 있다. 그 외의 선행하는 실시예에 따른 다양한 변형예도 적용될 수 있다.

또한, 도 14에서는 신호 제어부(600)와 데이터 구동부(500) 사이에 클록 신호를 인가하는 배선을 하나만 도시하고 있지만, 데이터(R’, G’, B’)를 인가하는 배선과 클록 신호를 인가하는 배선은 서로 별도로 형성되어 있을 수 있다. 또한, 기타 다양한 제어 신호를 인가하는 배선도 별도로 형성되어 있을 수 있다.

한편, 도 15에서는 도 14와 달리 신호 제어부(600)의 출력단(eRVDS Tx; 601’)과 데이터 구동부(500)의 인터페이스(I/F) 수신단(603) 사이의 연결된 배선을 끊어 클록 신호가 데이터 구동부(500)로 인가되지 않도록 하는 실시예이다.

도 15의 실시예에서는 도 14와 같이 신호 제어부(600)에 클록 신호를 생성하는 PLL부(602)가 형성되어 있을 수 있다.

또한, 도 15의 실시예에서 신호 제어부(600)의 출력단(eRVDS Tx; 601’)의 끝단에는 이를 증폭하여 출력하는 출력부(605)가 위치하며, 출력부(605)는 신호 제어부(600)의 내부 BPC 인에이블 신호(BPC EN)에 의하여 클록 신호를 출력하거나 출력하지 않도록 한다.

도 15의 실시예에 따른 신호 제어부(600)와 데이터 구동부(500)는 differential signaling 방식으로 신호를 송수신하고 있다. 도 15에서는 differential signaling 방식 중 RVDS 방식을 사용하며, LVDS 방식도 사용될 수 있다.

differential signaling 방식은 신호를 송수신함에 있어서 도 15의 상부에 확대하여 도시하고 있는 바와 같이 두 개의 배선(한 쌍의 배선)이 사용된다. 이와 같은 두 개의 배선을 통하여 전압 차이로 신호를 인가하여 저전압으로 신호 인가가 가능하다. 이와 같은 두 개의 배선을 통하여 신호를 인가하는 differential signaling 방식에서는 블랭크 시간동안 화살표 방향(또는 그 역방향)으로 전류가 흐르는 전류 통로(current path)가 형성될 수 있으며, 그에 따라서 전력이 소모된다. 그러므로 도 15의 실시예에서는 신호 제어부(600)의 BPC 인에이블 신호(BPC EN)에 의하여 출력부(605)와 데이터 구동부(500; D-IC)의 인터페이스(I/F) 수신단(Rx; 603)의 사이의 배선 중 하나를 플로팅 하거나 연결하도록 한다. 그 결과 데이터 구동부(500)에는 클록 신호가 블랭크 시간 동안 인가되지 않을 수 있으며, 소비 전력이 감소할 수 있다.

도 15의 파형도를 참고하면, 도 15의 실시예에서는 블랭크 시간 동안 클록 신호를 생성하지 않을 뿐만 아니라 AVDD 전압을 생성하지 않아서 AVDD 전압이 데이터 구동부(D-IC; 500) 및 계조 전압 생성부(Gamma; 800)로 인가되지 않도록 한다. 다만, 도 15의 실시예에서는 AVDD 전압은 블랭크 시간 동안에도 공통 전압(Vcom)은 생성하도록 하고 있으며, 도 1의 실시예에 의하면, DC-DC부(660)에 AVDD 전압은 블랭크 시간 동안 인가되고 있다.

하지만, 도 15와 달리 AVDD 전압이 블랭크 시간 동안 인가되거나, 공통 전압(Vcom)도 블랭크 시간동안 생성되지 않도록 할 수도 있다. 그 외의 선행하는 실시예에 따른 다양한 변형예도 적용될 수 있다.

또한, 도 15에서는 신호 제어부(600)와 데이터 구동부(500) 사이에 클록 신호를 인가하는 배선외에도 데이터(R’, G’, B’)를 인가하는 배선과 클록 신호를 인가하는 배선이 서로 별도로 형성되어 있을 수 있다. 또한, 클록 신호를 인가하는 배선 및 데이터(R’, G’, B’)를 인가하는 배선은 각각 한 쌍의 배선으로 이루어져 있을 수 있다. 또한, 기타 다양한 제어 신호를 인가하는 배선(한 쌍의 배선)도 별도로 형성되어 있을 수 있다.

이하에서는 도 16을 통하여 본 발명의 일 실시예에 따라서 소비 전력이 감소하는 효과가 어느 정도인지 살펴본다.

도 16은 본 발명의 일 실시예와 비교예에 대하여 영상 표시 주파수에 따른 소비 전류의 그래프이다.

도 16에서 사용된 비교예는 블랭크 시간동안에도 각 구동부에 전원 전압이나 클록 신호 등이 모두 인가되는 경우이고, 본 발명의 일 실시예는 표 1의 실시예 중 5번의 경우(공통 전압(Vcom)만 생성됨)이다.

도 16에서 x축은 표시 장치의 영상 표시 주파수이며, y축은 소비 전류이다.

도 16에서 도시되고 있는 바와 같이 영상 표시 주파수가 높은 경우에는 소비 전류의 차이가 크지 않고, 영상 표시 주파수가 낮은 경우에 소비 전력의 차이가 큰 것을 확인할 수 있다.

즉, 표시 장치가 동영상과 정지 영상을 표시하는 경우 정지 영상을 표시할 때 적용되는 정지 영상 주파수는 동영상을 표시할 때 적용되는 동영상 주파수에 비하여 낮은 값을 가진다. 그러므로 정지 영상을 표시할 때의 블랭크 시간 동안 구동부의 적어도 하나를 동작하지 않도록 하면 비교예에 비하여 소비 전력의 차이를 크게 할 수 있다. 하지만, 동영상의 경우 또는 일정 수준 이상의 영상 표시 주파수에서도 블랭크 시간 동안 구동부의 적어도 하나를 동작하지 않도록 하면, 크게 차이는 나지 않지만, 일정 부분의 소비 전력을 줄일 수 있으므로 이와 같은 실시예도 적용될 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

300: 표시 패널 400: 게이트 구동부
500: 데이터 구동부 501: 출력 버퍼부
502: 디지털 아날로그 변환기 511: 래치부
512: 시프트 레지스터 513: RVDS 수신부
514: 직병렬 변환기 515: 논리 제어기
600: 신호 제어부 601: 출력단
602: PLL부 603: 수신단
605: 출력부 610: MUX 또는 스위치
650: PMIC부 660: DC-DC부
661, 662: DC-DC 700: 외부 전원부
800: 계조 전압 생성부

Claims

표시 장치로서,
게이트선;
데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널;
상기 데이터선에 연결되어 있는 데이터 구동부;
상기 게이트선에 연결되어 있는 게이트 구동부;
상기 데이터 구동부에 영상 데이터를 제공하고, 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부; 및
상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부
를 포함하며,
상기 데이터 구동부는 상기 계조 전압을 사용하여 상기 영상 데이터를 데이터 전압으로 변환하여 상기 데이터선에 인가하고,
상기 계조 전압 생성부는 상기 데이터 구동부로 상기 영상 데이터를 인가하지 않는 블랭크 시간 동안에 BPC(black time power control)용 계조 전압을 출력하고,
상기 데이터 구동부를 구동하는 전원 전압을 생성하는 PMIC부를 더 포함하고,
상기 전원 전압은 아날로그(AVDD) 전원 전압인,
상기 표시 패널에 공통 전압을 인가하는 DC-DC부를 더 포함하는
상기 데이터 구동부, 상기 계조 전압 생성부 및 상기 DC-DC부는 상기 아날로그 전원 전압을 인가 받으며,
상기 데이터 구동부 및 상기 계조 전압 생성부는 상기 블랭크 시간 동안 상기 아날로그 전원 전압을 인가 받지 않고,
상기 DC-DC 부는 상기 블랭크 시간 동안 상기 아날로그 전원 전압을 인가 받는,
표시 장치.
삭제
제1항에 있어서,
상기 BPC용 계조 전압은 0V 전압을 가지는 표시 장치.
삭제
삭제
삭제
제1항에 있어서,
상기 DC-DC부는 게이트 오프 전압을 더 생성하며,
상기 게이트 오프 전압을 생성하는 DC-DC와 상기 공통 전압을 생성하는 DC-DC가 각각 형성되어 있는 표시 장치.
삭제
제1항에 있어서,
상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며,
상기 출력 버퍼부 및 상기 디지털 아날로그 변환기는 상기 아날로그 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가 받지 않는,
표시 장치.
제1항에 있어서,
상기 PMIC부는 상기 전원 전압뿐만 아니라 게이트 온 전압 또는 공통 전압을 더 생성하는 표시 장치.
삭제
표시 장치로서,
게이트선;
데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널;
상기 데이터선에 연결되어 있는 데이터 구동부;
상기 게이트선에 연결되어 있는 게이트 구동부;
상기 데이터 구동부에 영상 데이터를 제공하고, 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부; 및
상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부
를 포함하며,
상기 데이터 구동부는 상기 계조 전압을 사용하여 상기 영상 데이터를 데이터 전압으로 변환하여 상기 데이터선에 인가하고,
상기 계조 전압 생성부는 상기 데이터 구동부로 상기 영상 데이터를 인가하지 않는 블랭크 시간 동안에 BPC(black time power control)용 계조 전압을 출력하고,
상기 데이터 구동부를 구동하는 전원 전압을 생성하는 PMIC부를 더 포함하고,
상기 전원 전압은 아날로그(AVDD) 전원 전압 및 디지털 전원 전압을 포함하며,
상기 디지털 전원 전압도 상기 데이터 구동부로 인가되며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압 또는 상기 디지털 전원 전압이 상기 데이터 구동부로 인가되지 않는 표시 장치.
제12항에 있어서,
상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며,
상기 출력 버퍼부 및 상기 디지털 아날로그 변환기는 상기 아날로그 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 아날로그 전원 전압을 인가 받지 않는 표시 장치.
제13항에 있어서,
상기 래치부 및 상기 시프트 레지스터는 상기 디지털 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가 받지 않는 표시 장치.
제13항에 있어서,
상기 계조 전압 생성부는 상기 디지털 전원 전압 및 상기 아날로그 전원 전압을 인가받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압 또는 상기 아날로그 전원 전압을 인가받지 않는 표시 장치.
표시 장치로서,
게이트선;
데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널;
상기 데이터선에 연결되어 있는 데이터 구동부;
상기 게이트선에 연결되어 있는 게이트 구동부;
상기 데이터 구동부에 영상 데이터를 제공하고, 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부; 및
상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부
를 포함하며,
상기 데이터 구동부는 상기 계조 전압을 사용하여 상기 영상 데이터를 데이터 전압으로 변환하여 상기 데이터선에 인가하고,
상기 계조 전압 생성부는 상기 데이터 구동부로 상기 영상 데이터를 인가하지 않는 블랭크 시간 동안에 BPC(black time power control)용 계조 전압을 출력하고,
상기 데이터 구동부를 구동하는 전원 전압을 생성하는 PMIC부를 더 포함하고,
상기 전원 전압은 아날로그(AVDD) 전원 전압 및 디지털 전원 전압을 포함하며,
상기 디지털 전원 전압을 먼저 인가하고, 그로부터 일정 시간 후에 상기 아날로그 전원 전압을 인가하고, 그 후, 상기 아날로그 전원 전압을 먼저 차단한 후, 상기 디지털 전원 전압을 차단하는 표시 장치.
제16항에 있어서,
상기 아날로그 전원 전압이 인가되지 않는 시간은 상기 블랭크 시간인 표시 장치.
삭제
표시 장치로서,
게이트선;
데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널;
상기 데이터선에 연결되어 있는 데이터 구동부;
상기 게이트선에 연결되어 있는 게이트 구동부;
상기 데이터 구동부에 영상 데이터를 제공하고, 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부; 및
상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부
를 포함하며,
상기 데이터 구동부는 상기 계조 전압을 사용하여 상기 영상 데이터를 데이터 전압으로 변환하여 상기 데이터선에 인가하고,
상기 계조 전압 생성부는 상기 데이터 구동부로 상기 영상 데이터를 인가하지 않는 블랭크 시간 동안에 BPC(black time power control)용 계조 전압을 출력하고,상기 데이터 구동부를 구동하는 전원 전압을 생성하는 PMIC부를 더 포함하고,
상기 전원 전압은 디지털 전원 전압이며,
상기 데이터 구동부는 출력 버퍼부, 디지털 아날로그 변환기, 래치부, 및 시프트 레지스터를 포함하며,
상기 래치부 및 상기 시프트 레지스터는 상기 디지털 전원 전압을 인가 받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가 받지 않는 표시 장치.
표시 장치로서,
게이트선;
데이터선 및 게이트선 및 데이터선에 연결되어 있는 화소를 포함하는 표시 패널;
상기 데이터선에 연결되어 있는 데이터 구동부;
상기 게이트선에 연결되어 있는 게이트 구동부;
상기 데이터 구동부에 영상 데이터를 제공하고, 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 신호 제어부; 및
상기 데이터 구동부에 계조 전압을 전달하는 계조 전압 생성부
를 포함하며,
상기 데이터 구동부는 상기 계조 전압을 사용하여 상기 영상 데이터를 데이터 전압으로 변환하여 상기 데이터선에 인가하고,
상기 계조 전압 생성부는 상기 데이터 구동부로 상기 영상 데이터를 인가하지 않는 블랭크 시간 동안에 BPC(black time power control)용 계조 전압을 출력하고,상기 데이터 구동부를 구동하는 전원 전압을 생성하는 PMIC부를 더 포함하고,
상기 전원 전압은 디지털 전원 전압이며,
상기 계조 전압 생성부는 상기 디지털 전원 전압을 인가받으며, 상기 블랭크 시간 동안은 상기 디지털 전원 전압을 인가받지 않는 표시 장치.