KR102265089B1 - 전도성 제어가 가능한 그래핀 합성방법 - Google Patents

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Abstract

전도성 제어가 가능한 그래핀 합성방법이 개시된다.
본 발명의 일례에 의한 그래핀 합성방법은 촉매층으로 전이금속 박막을 준비하는 제1단계; 상기 전이금속 박막을 제1차 표면처리하여, 표면이 나노스케일의 거칠기를 가지도록 하는 제2단계; 상기 전이금속 박막에 표면에 포토(photo) 공정을 수행하되, 포토레지스트로 커버링된 보호영역과 포토레지스트로부터 오픈된 개방영역을 갖도록 선택적으로 패터닝하는 제3단계; 상기 보호영역 및 상기 개방영역으로 패터닝된 상기 전이금속 박막에 대하여 제2차 표면처리를 수행하는 제4단계; 상기 제2차 표면처리가 수행된 상기 전이금속 박막에서 상기 포토레지스트를 제거하고, 화학기상증착(CVD) 공정을 위해 상기 전이금속 박막을 화학기상증착(CVD) 챔버에 삽입하는 5단계; 및 상기 화학기상증착 챔버 내에 원료 가스를 주입하고 특정 온도범위의 공정온도 제어를 통해, 상기 보호영역에 전도성 그래핀 박막을 합성함과 동시에 상기 개방영역에 전도성이 제어된 그래핀 박막을 합성하는 제6단계;를 포함하여 이루어진다.

Description

전도성 제어가 가능한 그래핀 합성방법{Graphene synthetic method for conductive property control}
본 발명은 전도성 제어가 가능한 그래핀 합성방법에 관한 것으로서, 보다 구체적으로는 단일공정을 이용하여 전도성 영역과 비전도성 영역을 동시에 가지는 그래핀을 성장시킬 수 있고, 그래핀의 전도성 제어가 가능한 그래핀 합성방법에 관한 것이다.
그래핀은 탄소 원자들이 2차원의 벌집구조로 배열되어 있는 구조체로 독특한 구조적, 광학적, 전기전자 특성을 가지고 있다. 예를 들어, 그래핀은 매우 큰 비표면적, 높은 영률(Young's modulus, 1,100 GPa)의 우수한 기계적 물성, 높은 열 및 전기전도도, 높은 캐리어 이동도를 갖고 있으며, 95% 이상의 높은 투명도를 가진다고 알려져 있다. 이러한 우수한 물성을 갖는 그래핀은 다양한 분야에서 최근 가장 많이 연구가 되고 있는 물질 중 하나라고 할 수 있다.
이러한 그래핀을 합성하기 위한 방법 중 대표적인 것으로 화학기상증착법(Chemical Vapor Depostion:CVD)이 있다. 화학기상증착(CVD)법의 기본 원리는 Ni, Cu, Pt와 같이 탄소를 잘 흡착하는 전이금속을 촉매 층으로 활용해 1,000℃ 정도의 고온에서 CH4, H2, Ar의 혼합가스를 흘려주는 것이다. 혼합가스에 포함된 탄소 원자가 촉매 층과 반응하면 급속히 냉각된 후, 촉매로부터 탄소가 빠져 나와 전이금속 표면에 그래핀이 성장된다. 이후 산 또는 염기의 식각용액을 활용해 촉매 층을 제거하면 그래핀만 추출할 수 있다.
한편, 최근의 반도체 소자 기술은 고성능화의 추세를 벗어나 새롭게 도래한 웨어러블 전자기기 시대에 대응하기 위해 발전을 거듭하고 있다. 반도체 트랜지스터를 구성하는 핵심요소인 전극, 채널 및 절연층 소재는 다양한 외부의 물리적인 자극(굽힘, 늘림, 뒤틀림 등)에도 기계적, 전기적 특성이 보존되어야 하는 요구에 직면해 있다. 그래핀을 비롯한 2차원 나노소재는 약 1nm 미만의 원자층 두께를 갖는 동시에 외부의 물리적인 자극에도 기계적, 전기적 안정성을 갖는 차세대 반도체 소자로서 급부상하고 있다. 특히 높은 전하농도를 가지는 그래핀은 반도체소자의 채널 및 전극으로 활용될 수 있기 때문에 높은 응용 가치를 인정받고 있다.
이로 인해 그래핀을 기반으로 한 웨어러블 전자기기용 반도체 트랜지스터를 구현하기 위한 최적의 소재를 개발하기 위한 연구의 중요성이 대두되고 있다. 대표적으로 원자층 증착(atomiclayer deposition)을 통한 높은 정전용량을 갖는 HfO2 혹은 Al2O3 등의 산화물 절연체를 그래핀 채널 위에 직접 형성시키는 연구가 진행되었으나, 이는 높은 표면 안정성을 갖는 그래핀 채널 위에 절연체를 화학적 결합을 통해 형성시키는 것이 어렵고 절연체의 유전손실(dielectric loss)이 발생하기 쉽다. 또한, 산화물 절연체는 기계적 유연성이 낮기 때문에 그래핀 채널과 결합하여 웨어러블 기기에 응용되기에 한계가 있다.
대한민국 등록특허공보 제10-1915202호(2018.10.30.)
본 발명은 상술한 바와 같은 점을 감안하여 안출된 것으로서, 전도성 제어가 가능한 그래핀 합성방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 전이금속의 표면거칠기 및 표면에너지 제어 등으로 그래핀 성장 조건을 제어할 수 있으며, 온도 제어 공정을 통하여 표면 제어에 따른 그래핀 전도 특성을 효과적으로 제어할 수 있는 그래핀 합성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 단일공정으로 전도성 영역과 비전도성 영역을 동시에 형성할 수 있는 그래핀 합성방법을 제공하는 데 있다.
본 발명의 목적은 상술한 것에 한정되지 않으며, 언급되지 아니한 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 그래핀 합성방법은, 촉매층으로 전이금속 박막을 준비하는 제1단계; 상기 전이금속 박막을 제1차 표면처리하여, 표면이 나노스케일의 거칠기를 가지도록 하는 제2단계; 상기 전이금속 박막에 표면에 포토(photo) 공정을 수행하되, 포토레지스트로 커버링된 보호영역과 포토레지스트로부터 오픈된 개방영역을 갖도록 선택적으로 패터닝하는 제3단계; 상기 보호영역 및 상기 개방영역으로 패터닝된 상기 전이금속 박막에 대하여 제2차 표면처리를 수행하는 제4단계; 상기 제2차 표면처리가 수행된 상기 전이금속 박막에서 상기 포토레지스트를 제거하고, 화학기상증착(CVD) 공정을 위해 상기 전이금속 박막을 화학기상증착(CVD) 챔버에 삽입하는 5단계; 및 상기 화학기상증착 챔버 내에 원료 가스를 주입하고 특정 온도범위의 공정온도 제어를 통해, 상기 보호영역에 전도성 그래핀 박막을 합성하고 동시에 상기 개방영역에 전도성이 제어된 그래핀 박막을 합성하는 제6단계;를 포함하여 이루어진다.
상기 제1단계와 상기 제2단계 사이에 상기 전이금속 박막을 세정하는 단계를 더 포함할 수 있다.
상기 전이금속은 구리(Cu), 니켈(Ni), 백금(Pt), 코발트(Co), 철(Fe), 백금(Pt), 금(Au), 알루미늄(Al), 크롬(Cr), 마그네슘(Mg), 망간(Mn), 로지움(Rh), 실리콘(Si), 탄탈럼(Ta), 티타늄(Ti), 텅스텐(W), 우라늄(U), 바나듐(V), 지르코늄(Zr) 및 이들의 합금으로 이루어지는 군으로부터 선택될 수 있다.
상기 전이금속 박막은 구리 박막, 압연 구리 박막, 구리 호일 및 전해 구리 박막 중 어느 하나의 구리 박막 일 수 있다.
상기 제2단계의 제1차 표면처리는 전해연마(electro-polishing) 또는 전기화학폴리싱 공정으로 수행될 수 있다.
상기 제2단계의 제1차 표면처리는, 상기 전이금속 박막의 표면의 표면거칠기인 'RMS roughness'가 1nm 이하가 되도록 수행될 수 있다.
상기 제3단계는, 상기 전이금속 박막에 표면에 포토레지스트를 도포하는 단계와; 포토공정을 이용하여 패터닝하여, 포토레지스트로 커버링된 보호영역과 포토레지스트로부터 오픈된 개방영역을 형성하는 단계를 포함할 수 있다.
상기 제4단계의 제2차 표면처리는, 대기압 플라즈마 발생 장치, 유도결합 플라즈마(ICP), 반응성 이온 식각(RIE)장치, 화학적 이온 빔 식각(CAIBE)장치, 반응성 이온 빔 식각(RIBE)장치, 및 전자공명 플라즈마(ECR)장치 중에서 선택된 어느 하나의 장치를 이용하여 발생된 플라즈마를 이용하여 수행될 수 있다.
상기 제4단계의 제2차 표면처리는, 레이저 공정 또는 화학적 에칭(etching) 공정을 이용하여 나노 스케일의 거친 표면을 형성하는 공정을 통해 수행될 수 있다.
상기 제2차 표면처리는, 상기 개방영역에 대하여 수행되고, 상기 개방영역의 표면거칠기는 상기 보호영역의 표면거칠기보다 더 거칠도록 수행될 수 있다.
상기 제2차 표면처리는, 상기 개방영역의 표면거칠기인 'RMS roughness'가 4~6nm 가 되도록 수행될 수 있다.
상기 CVD 챔버는 열화학기상증착(Thermal Chemical Vapor Deposition: T-CVD) 챔버일 수 있다.
상기 화학기상증착(CVD) 공정은 전이금속층 열확산에 의한 재배열을 방지하는 공정온도에서 수행될 수 있다.
상기 화학기상증착(CVD) 공정은 700~900℃ 의 공정온도에서 수행될 수 있다.
상기 제2차 표면처리를 통한 상기 개방영역에서의 표면거칠기 정도 및 공정온도 조건에 대응하여, 상기 개방영역에서 성장되는 그래핀의 전도 특성이 제어될 수 있다.
또한, 본 발명에 의한 그래핀 합성방법은, 촉매층으로 전이금속 박막을 준비하고, 상기 전이금속 박막을 제1차 표면처리하여, 표면거칠기인 'RMS roughness'가 1nm 이하가 되도록 하는 제1차 표면처리 단계; 상기 제1차 표면처리 단계를 거친 상기 전이금속 박막에 대하여 제2차 표면처리를 수행하여 표면의 거칠기 정도를 제어함에 의해, 그래핀의 전기적 특성 제어를 위한 그래핀 성장조건을 제어하는 제2차 표면처리 단계; 및 상기 제2차 표면처리 단계가 수행된 상기 전이금속 박막을 화학기상증착(CVD) 챔버에 삽입하고 특정 온도범위의 공정온도제어를 통해 그래핀을 성장시켜, 특정 전도 특성을 가지도록 제어된 그래핀을 합성하는 그래핀 합성단계;를 포함하여 이루어질 수 있다.
상술한 바와 같은 본 발명에 의할 경우, 전이금속의 표면거칠기 및 표면에너지 제어 등으로 그래핀의 성장 조건을 제어할 수 있으며, 온도 제어 공정을 통하여 표면 제어에 따른 그래핀의 전도 특성을 효과적으로 제어할 수 있는 효과가 있다.
또한, 단일공정으로 전도성 영역과 비전도성 영역을 동시에 갖는 그래핀을 합성할 수 있으며, 표면처리 영역 제어 및 공정온도 조절을 통해 용도에 맞는 다양한 소자 제작 분야에 활용할 수 있는 그래핀을 얻을 수 있는 효과가 있다.
본 발명의 효과는 상술한 것에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 그래핀 합성방법을 나타낸 공정순서도이다.
도 2는 전이금속 박막 표면에 대한 각 공정단계별 FE-SEM 사진들이다.
도 3은 제2차 표면처리를 수행한 이후의 보호영역과 개방영역에 대한 FE-SEM 표면 사진이다.
도 4는 CVD 그래핀 합성온도에 따른 표면 형상 및 표면재배열 효과를 나타낸 사진 및 그래프이다.
도 5는 제2차 표면처리한 전이금속 박막의 CVD 공정온도에 따른 표면 형상 변화를 나타낸 사진이다.
도 6은 제2차 표면처리가 수행된 전이금속 박막의 표면 형상이 공정온도에 따라 변화하는 정도를 나타낸 그래프이다.
도 7은 제1차 표면처리한 전이금속 박막과 제2차 표면처리한 전이금속 박막의 공정온도에 따른 그래핀 성장 후 표면 면저항을 비교한 그래프이다.
도 8은 제1차 표면처리한 구리 박막과 제2차 표면처리한 구리 박막에 CVD 공정온도 750℃에서 성장시킨 그래핀의 Raman 측정결과를 도시한 그래프이다.
도 9는 CVD 공정온도에 따른 제1차 표면처리만을 한 표면과 제2차 표면처리한 표면위에 성장시킨 그래핀의 전기적 특성 변화를 나타낸 그래프이다.
도 10은 제2차 표면처리한 구리 박막에 CVD 공정온도 750℃에서 그래핀을 합성한 표면형상을 나타낸 사진이다.
도 11은 본 발명의 일실시예에 따른 그래핀 합성방법을 이용하여 제작한 2D 그래핀 저항체의 개략도와 현미경사진을 나타낸 것이다.
도 12는 CVD 공정온도 700℃에서 성장시킨 그래핀의 저항변화를 나타낸 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하는 것을 의미할 수 있다.
본 발명은 그래핀의 합성 과정에서 그래핀이 전도성 특성을 가지는 영역과 비전도성 특성을 가지는 영역을 동시에 가지도록 하여 전도성의 제어가 가능한 그래핀을 합성하는 것을 특징으로 하고 있다. 이를 활용하면, 반도체 전자 소자 제작 시 전극 뿐만 아니라 트랜지스터 및 다이오드 등의 다양한 분야에 활용될 수 있으며, 최근에 각광받고 있는 그래핀의 광학적 특성과 전기적 특성 및 물리적 특성의 장점을 활용할 수 있는 유연한 광전자(flexible device) 소자 개발 분야에 탁월한 소재로 활용되어 질 수 있다.
이하, 본 발명을 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 전도성 제어가 가능한 그래핀 합성방법을 나타낸 공정순서도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 전도성 제어가 가능한 그래핀의 합성은 단일공정으로 이루어질 수 있으며, 다음의 단계들을 통해 수행된다.
먼저, 그래핀 합성을 위해 촉매층으로 전이금속 박막을 준비한다(S110).
상기 전이금속은 구리(Cu), 니켈(Ni), 백금(Pt), 코발트(Co), 철(Fe), 백금(Pt), 금(Au), 알루미늄(Al), 크롬(Cr), 마그네슘(Mg), 망간(Mn), 로지움(Rh), 실리콘(Si), 탄탈럼(Ta), 티타늄(Ti), 텅스텐(W), 우라늄(U), 바나듐(V), 지르코늄(Zr) 및 이들의 합금으로 이루어지는 군으로부터 선택되는 것이 이용될 수 있다.
니켈(Ni)과 같이 탄소용해도가 높은 전이금속은 높은 탄소용해도로 인하여 다층 그래핀 성장에 유용하고 구리(Cu)와 같이 상대적으로 탄소용해가 낮은 전이금속은 탄소원자의 내부 확산보다 표면확산이 이루어져 고품질의 단층 그래핀 성장에 유용하다.
이하의 실시예에서는 전이금속으로 구리가 사용된 것으로 하여 설명하나, 본 발명에서 사용되는 전이금속이 구리로 한정되는 것은 아니다. 상기 전이금속이 구리인 경우, 상기 전이금속 박막은 일반적인 구리 박막, 압연 구리 박막, 구리 호일 및 전해 구리 박막 중 어느 하나의 구리 박막이 이용될 수 있다.
다음으로, 상기 전이금속 박막을 제1차 표면처리하여, 표면이 나노스케일의 거칠기를 가지도록 한다(S112). 여기서 제1차 표면처리 전에 상기 전이금속 박막을 세정하는 단계가 더 포함될 수 있다.
상기 제1차 표면처리는 상기 전이금속 박막의 표면을 나노스케일의 거칠기를 가지도록 매끄럽게(smooth) 연마하는 것이다. 구체적으로 상기 전이금속 박막의 표면은 표면거칠기인 'RMS roughness'가 1nm 이하가 되도록 수행될 수 있다. 여기서 나노스케일의 거칠기란 표면거칠기인 'RMS roughness'가 1nm 이하인 것을 의미할 수 있다.
상기 제1차 표면처리는 전해연마(electro-polishing) 또는 전기화학폴리싱 공정으로 수행될 수 있으며, 이외에 통상의 기술자에게 잘 알려진 다양한 연마공정이 적용될 수 있다.
상기 제1차 표면처리는 후속공정에서 그래핀 성장시에 1000℃ 이하의 저온 CVD 공정에서의 탄소원자의 확산을 용이하게 하여 그래핀 핵성장 및 핵확산을 용이하게 유도하기 위해 수행된다.
다음으로, 상기 제1차 표면처리가 수행된 상기 전이금속 박막에 대하여 포토(Photo) 공정을 수행하여 보호영역 및 개방영역을 패터닝 하게 된다(S114). 즉, 상기 전이금속 박막 표면에 대하여 포토(photo) 공정을 수행하여, 포토레지스트로 커버링된 보호영역과 포토레지스트로부터 오픈된 개방영역으로 구분되도록 선택적으로 패터닝하게 된다.
상기 포토공정은 상기 전이금속 박막 표면에 포토레지스트를 도포하는 단계와, 마스크 패턴을 이용하여 포토레지스트로 커버링된 보호영역과 포토레지스트가 제거되어 오픈된 개방영역으로 패터닝하는 단계로 수행될 수 있다.
여기서 보호영역은 상기 제1차 표면처리를 통해 나노스케일의 거칠기를 가지는 매끄러운 표면(smooth surface)을 그대로 유지하는 영역이고, 상기 개방영역은 후속공정에서 제2차 표면처리를 통해 표면 거칠기가 조절되는 영역이다. 상기 개방영역은 상기 제2차 표면처리를 통해 거칠기를 조절하여, 그래핀 성장시에 비전도성을 갖도록 하거나 전도성 정도가 조절되도록 하는 것이 가능하게 된다.
다음으로, 상기 보호영역 및 상기 개방영역으로 패터닝된 상기 전이금속 박막에 대하여 제2차 표면처리를 수행한다(S116).
상기 제2차 표면처리는 대기압 플라즈마 발생 장치, 유도결합 플라즈마(ICP), 반응성 이온 식각(RIE)장치, 화학적 이온 빔 식각(CAIBE)장치, 반응성 이온 빔 식각(RIBE)장치, 및 전자공명 플라즈마(ECR)장치 중에서 선택된 어느 하나의 장치를 이용하여 발생된 플라즈마를 이용하여 수행될 수 있다, 이 경우 공정가스로는 아르곤, 헬륨 등의 불활성 단일가스 또는 불활성 단일가스와 다른 가스가 혼합된 혼합가스가 이용될 수 있다.
일예로, 불활성 가스인 아르곤을 사용하여 상기 제2차 표면처리를 수행하게 되면, 아르곤 이온(Ar+)에 의한 물리적 충격으로 인한 표면 모폴로지(morphology)의 변형으로 표면 거칠기 및 표면에너지가 증가되고, 상기 전이금속 박막 표면에 나노 스케일의 거친 질감효과(textured 효과(3D nanospheric 형상))를 줄 수 있다.
또한, 상기 제2차 표면처리는 상기와 달리 레이저 공정 또는 화학적 에칭(etching) 공정을 이용하여 나노스케일의 거친 표면을 형성하는 공정을 통해 수행될 수도 있다.
상술한 바와 같이, 상기 제2차 표면처리는 표면의 거칠기를 증가시키기 위한 것으로 상기 개방영역에 대하여만 수행된다. 즉, 상기 보호영역의 경우에는 포토레지스트에 의해 보호되고 있기 때문에 상기 보호영역은 제2차 표면처리로부터 보호된다. 상기 제2차 표면처리가 상기 개방영역에 대해서만 수행되기 때문에, 상기 개방영역의 표면거칠기는 상기 보호영역의 표면거칠기보다 더 거칠게 된다.
상기 제2차 표면처리는 상기 개방영역에서 성장되는 그래핀의 전도성 특성 및 전도성 정도를 조절하기 위한 것으로, 상기 제2차 표면처리를 통한 상기 개방영역에서의 표면거칠기 정도에 대응하여 상기 개방영역에서 성장되는 그래핀의 전도 특성이 조절되게 된다.
상기 개방영역이 비전도성 특성을 가지도록 하고자 하는 경우 상기 개방영역의 표면거칠기인 'RMS roughness'가 4~6nm 가 되도록 수행될 수 있으며, 경우에 따라 상기 개방영역의 표면거칠기인 'RMS roughness'가 4nm 보다 작고 6nm보다는 큰 범위에서 거칠기를 조절하여 상기 제2차 표면처리를 수행하는 것도 가능하다.
도 2는 전이금속 박막으로 구리 박막이 사용된 경우 구리 박막 표면에 대한 각 공정단계별 FE-SEM 사진들이다. 도 2의 (a)는 제1차 표면처리 전, 도 2의 (b)는 제1차 표면처리인 전해연마공정을 수행한 이후, 도 2의 (c)는 제2차 표면처리인 플라즈마 표면처리 실시 후 구리 박막 표면을 나타낸 FE-SEM 사진이다.
도 2의 (a)에 도시된 바와 같이, 제1차 표면처리 전의 구리 박막의 표면 거칠기인 'RMS roughness'는 12nm 정도로 불규칙하고 상대적으로 거친 것을 확인할 수 있다. 또한, 도 2의 (b)에 도시된 바와 같이 제1차 표면처리인 전해연마한 구리 박막 표면은 'RMS roughness'가 0.6nm 로 매우 매끄러운(smooth) 표면을 보여준다. 그리고 도 2의 (c)에 도시된 바와 같이, 전해연마한 구리 박막 표면에 선택적으로 플라즈마 처리한, 즉 개방영역의 표면거칠기는 'RMS roughness'가 4nm 정도임을 알 수 있다. 선택적으로 플라즈마 처리한 개방영역의 표면거칠기는 도 2의 (a)에 도시된 제1차 표면처리 전의 표면보다는 상대적으로 매끄러운 편이지만 도 2의 (b)에 도시된 제1차 표면 처리된 전해연마한 구리 박막 표면보다는 거친 것을 확인할 수 있으며, 나노스케일의 규칙적인 질감(textured)형상이 형성된 것을 확인할 수 있다. 또한, 구리 박막의 결정면에 따라 나노스케일의 규칙적인 질감(textured)의 굴곡(vally)의 크기가 달라짐을 확인할 수 있다.
도 3은 상기 제2차 표면처리를 수행한 이후에, 상기 보호영역과 상기 개방영역에 대한 FE-SEM 표면 사진이다.
도 3에 도시된 바와 같이, 좌측의 개방영역의 경우 우측의 보호영역보다 표면이 더 거친 것을 확인할 수 있다. 즉 개방영역은 인위적으로 제2차 표면처리를 통해 3D 나노스케일 거친 표면이 형성되었음을 알 수 있고, 상기 보호영역은 제1차 표면처리인 전해연마만을 실시하여 매끄러운(smooth) 표면을 보임을 알 수 있다.
다음으로, CVD 공정이 수행된다(S118~S120).
우선 상기 제2차 표면처리가 수행된 상기 전이금속 박막에서 상기 보호영역의 포토레지스트를 제거하고, 화학기상증착(CVD) 공정을 위해 상기 전이금속 박막을 화학기상증착(CVD) 챔버에 삽입한다(S118). 이후 상기 화학기상증착 챔버 내에 원료 가스를 주입하고 특정 온도범위의 공정온도 제어를 통해, 상기 보호영역에 전도성 그래핀 박막을 합성함과 동시에 상기 개방영역에 전도성이 제어된 그래핀 또는 비전도성 그래핀 박막을 합성하게 된다(S120).
상기 보호영역에 전도성 그래핀 박막을 합성하고 상기 개방영역에 비전도성 그래핀 박막을 합성하게 되면, 전체적인 저항 제어가 가능하여 전도성 조절이 가능하게 된다. 이때 보호영역과 개방영역의 폭이나 길이 조절 즉 사이즈 조절을 통해 전도성을 제어하는 것도 가능하다. 이와 달리, 상기 개방영역의 그래핀 저항제어를 통해서도 전도성 제어가 가능할 수 있다.
상기 CVD 챔버는 열화학기상증착(Thermal Chemical Vapor Deposition: T-CVD) 챔버가 이용될 수 있으나, 이외에 통상의 기술자에게 잘 알려진 CVD 챔버가 적용될 수도 있다.
여기서 상기 화학기상증착(CVD) 공정은 전이금속 박막층이 열확산에 의한 재배열을 방지하는 공정온도에서 수행되게 된다. 예를 들어, 상기 화학기상증착(CVD) 공정은 700~900℃ 의 공정온도에서 수행될 수 있다.
종래 화학기상증착법을 이용한 고품질의 대면적 그래핀 성장의 경우, 1000℃ 이상의 고온 공정에서 단계별 추가적 공정 또는 외부 공정을 추가로 실시하여 단층 그래핀(monolayer graphene film) 또는 다층 그래핀 박막(few layer graphene film)을 선택하여 형성시켜 왔다.
하지만, 상기와 같은 종래의 방법은 추가 공정에 따른 효율성 저하 및 외부로부터의 오염, 공정 단계별 취급의 어려움, 전사 과정의 불순물 주입 및 물리적 손상(damage), 패터닝 과정에서의 손상(damage) 등의 많은 문제점을 내포한다.
본 발명의 경우에는 단일공정을 이용하여 그래핀의 성장과 동시에 선택적인 영역(개방영역 및 보호영역)에서의 그래핀 박막의 전도성 특성 및 그래핀 박막의 균일성을 제어하여 효과적이고 빠른 그래핀 패터닝이 가능한 장점이 있다.
화학기상증착(CVD) 공정을 이용한 그래핀 합성공정은 일반적인 1000℃ 고온 공정온도 조건에서 하는게 일반적이지만, 이 온도 공정조건을 본 발명에 적용하는 경우에는 전도 특성의 조절(제어)효과가 적게 나타남을 실험적으로 확인할 수 있다.
도 4는 CVD 그래핀 합성온도에 따른 표면 형상 및 표면 재배열 효과를 나타낸 사진 및 그래프로, 도 4의 (a)는 1000℃의 공정온도인 경우이고, 도 4의 (b)는 900℃의 공정온도인 경우를 나타낸 것이다.
CVD 그래핀 합성시 낮은 공정온도는 CHx의 탈수 소화 및 촉매(Cu) 표면의 표면 형태에 영향을 미치는 것으로 알려져 있다. 또한, CVD 그래핀 합성 공정에서 일반적으로 수소(H2)가스를 장입하여 구리 박막 표면의 산화막을 비롯한 불순물 처리 등의 과정을 거치는 열처리 공정 동안 구리(Cu) 박막 표면 평탄화에도 중요한 기능을 갖는 것으로 알려져있다. 이하 살펴본다.
도 4에 도시된 바와 같이, 900℃로 공정온도가 낮아지면 도 4의 (b)와 같이 표면 스텝 높이가 낮아지는 것을 확인할 수 있다(초기 표면의 1μ×1μ거칠기는 0.5-0.8 nm).
도 5는 제2차 표면처리 즉, 플라즈마 처리한 구리 박막의 CVD 공정온도에 따른 표면 형상 변화를 나타낸 사진이다. 도 5의 (a)는 1000℃의 공정온도인 경우이고, 도 5의 (b)는 750℃의 공정온도인 경우를 나타낸 것이다.
도 5의 (a)에 도시된 바와 같이, 1000℃ 공정온도에서는 구리 박막 표면의 열확산에 의한 재배열 효과로 제2차 표면처리 한 3D 구조의 나노 스케일(도 2의 (c) 참조)의 거친 표면이 사라지는 것을 확인할 수 있다. 하지만 도 5의 (b)에 도시된 바와 같이 750℃ 공정온도에서는 초기의 제2차 표면처리인 플라즈마 표면 처리에 의한 나노 스케일의 질감효과(textured 효과(3D nanospheric 형상))의 거친 표면을 잘 유지하는 것을 알 수 있다. 즉, 공정온도에 따라 전이금속 표면의 거칠기가 변화하는 것을 알 수 있으며, 1000℃ 공정온도에서는 그 원형이 유지되지 못하고, 750℃ 공정온도에서는 그 원형을 유지하는 차이를 보임을 알 수 있다.
도 6은 제2차 표면처리가 수행된 전이금속 박막의 표면 형상이 공정온도에 따라 변화하는 정도를 나타낸 그래프이다.
도 6에 도시된 바와 같이, 공정온도 700℃에서는 초기 형상 대비 변화율은 14.8% 정도로 그 변화량이 미비하며 초기의 나노 스케일의 질감효과(textured 효과(3D nanospheric)) 형상이 잘 유지되지만, 900℃ 이상의 고온에서는 급격한 열확산에 의한 표면재배열 효과로 표면의 나노 스케일의 질감효과(textured 효과(3D nanospheric)) 형상이 급격히 변화하는 것을 확인할 수 있다. 즉 공정온도가 높아질수록 공정온도에 따른 3D 구조의 나노 스케일의 거칠기(굴곡) 변형율이 높아짐을 알 수 있다.
도 7은 제1차 표면처리한 구리 박막과 제2차 표면처리한 구리 박막의 공정온도에 따른 그래핀 성장 후 표면 면저항을 비교한 그래프이다.
도 7에 도시된 바와 같이, 제1차 표면처리한 매우 매끄러운 표면을 가지는 구리 박막과 제2차 표면처리를 수행하여 나노 스케일의 거칠기를 증가시킨 구리 박막을 CVD 공정온도에 따라 성장된 그래핀(Smooth surface)의 면저항 변화를 분석해보면, CVD 공정온도 1000℃에서는 제1차 표면처리만을 수행한 구리 박막의 표면에 성장시킨 그래핀의 면저항은 398.4Ω/□ 이고 제2차 표면처리를 수행한 구리 박막위에 성장시킨 그래핀(Plasma treated surface)의 면저항은 456.3Ω/□로 나타나 그 차이가 미비한 것을 확인할 수 있다. 하지만, 900℃ 이하의 CVD 공정온도에서는 표면 형상을 달리하는 두 시료의 면저항 차이가 급격히 증가하는 것을 확인할 수 있으며, CVD 공정온도 800℃ 이하의 온도에서는 제2차 표면처리를 수행한 구리 박막위에 성장시킨 그래핀(Plasma treated surface)의 경우 면저항이 측정되지 않는 비전도성 (non-conductive) 특성을 보임을 알 수 있다.
도 8은 제1차 표면처리한 구리 박막과 제2차 표면처리한 구리 박막에 CVD 공정온도 750℃에서 성장시킨 그래핀의 Raman 측정결과를 도시한 그래프이다. 도 8의 (a)는 제1차 표면처리만을 수행한 구리 박막의 표면이고, 도 8의 (b)는 제2차 표면처리한 구리 박막의 표면을 나타낸 것이다.
도 8에 도시된 바와 같이, 제2차 표면처리한 구리 박막의 표면 위에 성장시킨 그래핀의 defect peak의 강도가 급격히 증가한 것을 확인할 수 있다. 이를 통해 제2차 표면처리 후의 공정온도 조절을 통한 그래핀 성장은, CVD 그래핀 합성 과정에서의 탄소원자(carbon atom)의 표면확산을 억제함과 더불어 다중 핵종 성장으로 인한 다량의 그레인 바운더리(grain boundary)를 발생시키며, 스트레인(strain) 및 결함(defect)을 유발하여 그래핀의 전도도 특성을 약화시키는 작용을 일으킴을 알 수 있다. 일반적으로 그래핀을 분석한 Raman shift의 D peak은 defect peak 로 알려져있다.
상술한 실험결과들을 토대로 살펴보면, 상기 화학기상증착(CVD) 공정은 700~900℃의 공정온도에서 수행되는 것이 바람직하다. 상기 개방영역에 비전도성 그래핀을 성장시키고자 하는 경우에는 700~800℃의 공정온도 조건에서 그래핀 성장공정이 수행될 수 있다. 여기서 상기 개방영역의 폭(넓이) 또는 길이와 보호영역의 폭 또는 길이를 조절함에 의해 전도성 특성을 조절하는 것도 가능하다.
그리고, 상기 개방영역의 전도성 특성을 조절하기 위해 비전도성과 전도성의 중간정도의 전도특성을 가지도록 하고자 하는 경우에는 800~900℃의 공정온도조건에서 그래핀 성장공정이 수행될 수도 있을 것이다. 즉 상기 개방영역의 그래핀의 저항값 조절이 가능하게 된다. 이를 통하여 그래핀 성장시 촉매 역할을 하는 전이금속의 표면에 대한 형태학적 제어를 통하여 전도성 제어가 가능함을 확인할 수 있다.
도 9는 CVD 공정온도에 따른 제1차 표면처리만을 한 표면과 제2차 표면처리한 표면위에 성장시킨 그래핀의 전기적 특성 변화를 나타낸 그래프로, 도 9의 (a)는 공정온도에 따른 저항율 차이 백분율이고, 도 9의 (b)는 공정시간에 따른 면저항 변화를 나타낸 것이다.
도 9에 도시된 바와 같이, 공정온도 제어에 따른 제1차 표면처리만을 한 표면(보호영역)과 제2차 표면처리한 표면(개방영역)에 성장시킨 그래핀의 전기적 특성 변화율이 나타난다. 상기의 결과로부터 공정온도 제어 및 공정시간에 따라 제1차 표면처리만을 한 표면(보호영역)과 제2차 표면처리한 표면(개방영역)의 그래핀 성장시 전도성 제어를 할 수 있음을 확인할 수 있다.
다음으로, 사용용도에 맞는 기판으로의 전사공정이 수행된다(S122).
도 10은 제2차 표면처리한 구리 박막에 CVD 공정온도 750℃에서 그래핀을 합성한 표면형상에 대한 사진이다. 도 10의 (a)는 구리 박막위에 그래핀이 합성된 표면형상이고, 도10의 (b)는 SiO2 기판 위에 그래핀 전사 후 표면 형상을 나타낸 것이다.
도 10의 (a)에 도시된 바와 같이, 제2차 표면처리한 구리 박막에 CVD 공정온도 750℃에서 그래핀을 성장시키면, 초기의 질감 효과가 안정적으로 유지되어 그래핀이 성장됨을 알 수 있고, 이후 도 10의 (b)에 도시된 바와 같이, 전사과정을 통하여 SiO2 기판위에 전사시켰을 때 그래핀 표면 형상이 효과적으로 유지된 상태로 전사과정이 진행된 것을 확인할 수 있다.
도 11은 본 발명에 따른 그래핀 합성방법을 이용하여 제작한 2D 그래핀 저항체의 개략도와 현미경사진을 나타낸 것이다. 도 11의 (a)는 2D 그래핀 저항체 개략도이고, 도 11의 (b)는 현미경 사진이다.
도 11에 도시된 바와 같이, 본 발명에 따라 제어한 보호영역과 개방영역에 합성된 그래핀에 대한 전사를 하여 그래핀 저항체를 형성하는 것이 가능함을 알 수 있다.
도 12는 본 발명에 따라 CVD 공정온도 700℃에서 성장시킨 그래핀의 저항변화를 나타낸 그래프로, 도 12의 (a)는 보호영역의 컨택(contact) 길이에 따른 저항 변화그래프이고, 도 12의 (b)는 채널(channel) 넓이 40um 스트립(stripe) 패턴의 2D 그래핀 저항체의 저항 변화그래프이고, 도 12의 (c)는 채널(channel) 넓이 20um stripe 패턴의 2D 그래핀 저항체의 저항 변화그래프이다. 여기서 채널은 보호영역을 의미할 수 있다..
도 12에 도시된 바와 같이, 도 11의 2D 저항체를 TLM 방법을 이용하여 I-V curve를 분석하여 접촉저항 3931.8Ω(y=623.13x+3931.8 ; x=0)을 구하였다. 도 12의 (a)에 도시된 바와 같이, 제1차 표면처리만을 수행한 후 성장스킨 그래핀의 1mm contact to contact 길이에서의 저항은 623.13Ω로 낮은 저항이 나타났다. 도 12의 (b)에 도시된 바와같이, 본 발명에 따라 합성된 그래핀 즉, 도 11의 2D 저항체 스트립(stripe) 패턴이 적용된 그래핀 박막의 저항은 채널(channel(보호영역))의 넓이가 40um인 그래핀 박막의 저항은 3.55kΩ이고, 도 12의 (c)에 도시된 바와 같이, 채널(channel(보호영역))의 넓이가 20um인 그래핀 박막의 저항은 4.77kΩ으로 급격히 증가한 것을 확인할 수 있다.
이에 따라, 본 발명과 같이, 보호영역과 개방영역으로 패터닝하여 제1표면처리 및 제2표면처리를 통해 전이금속 표면 위에 성장시킨 그래핀의 경우 충분히 저항체로써의 역할을 할 수 있음을 확인할 수 있다. 이를 바탕으로 다양한 소자 제작 분야에 본 발명을 활용하여 저항 제어 그래핀을 단일 공정하에 용도에 맞게 제작 및 적용하여 활용 할 수 있을 것이다.
상술한 바와 같은 본 발명에 의할 경우, 전이금속 박막을 전해연마 등의 제1차 표면처리를 통해 촉매층의 거칠기를 제어하고, 포토 공정을 이용하여 보호영역과 개방영역으로 패터닝 한 후, 선택된 영역에 제2차 표면처리를 통해 표면 형상 및 표면 특성을 개질시킨 상태에서 공정온도를 제어하여 그래핀을 성장시킴에 의해, 전이금속 박막 표면에 단일 공정으로 전도성 영역과 비전도성 영역을 가지는 그래핀을 동시에 성장시킬 수 있음을 알 수 있고, 표면처리 영역 제어 등을 통하여 다양한 소자 제작 분야에 활용가능하고, 저항 제어 그래핀을 단일 공정하에 용도에 맞게 제작 및 적용하여 활용할 수 있는 장점이 있다.
또한, 본 발명의 다른 실시예에 따르면, 상기 전이금속 박막에 대하여 상기 제1차 표면처리를 수행한 이후에, 상기 제1차 표면처리 단계를 거친 상기 전이금속 박막에 대하여 제2차 표면처리를 수행하여 표면의 거칠기 정도를 제어함에 의해 그래핀의 전기적 특성 제어를 위한 그래핀 성장조건을 제어하는 것이 가능하다. 즉 보호영역과 개방영역을 패터닝함이 없이 제2차 표면처리를 수행하여 표면의 거칠기 정도를 조절하고, 700~900℃의 온도범위의 공정온도 제어를 통해 그래핀을 성장시켜, 특정 전도 특성을 가지도록 제어된 그래핀을 합성하는 것이 가능할 수 있다. 즉, 전이금속 박막의 표면 거칠기 정도 및 공정온도 조절을 통해 그래핀의 전도성 조절이 가능할 수 있다.
지금까지, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니며, 첨부된 청구범위의 사상 및 범위를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 본 발명이 속하는 기술분야의 통상의 기술자들은 잘 이해할 수 있을 것이다.

Claims (16)

  1. 촉매층으로 전이금속 박막을 준비하는 제1단계;
    상기 전이금속 박막을 제1차 표면처리하여, 상기 전이금속 박막의 표면의 표면거칠기인 'RMS roughness'가 1nm 이하가 되도록 하는 제2단계;
    상기 전이금속 박막에 표면에 포토(photo) 공정을 수행하되, 포토레지스트로 커버링된 보호영역과 포토레지스트로부터 오픈된 개방영역을 갖도록 선택적으로 패터닝하는 제3단계;
    상기 보호영역 및 상기 개방영역으로 패터닝된 상기 전이금속 박막에 대하여 제2차 표면처리를 수행하는 제4단계;
    상기 제2차 표면처리가 수행된 상기 전이금속 박막에서 상기 포토레지스트를 제거하고, 화학기상증착(CVD) 공정을 위해 상기 전이금속 박막을 화학기상증착(CVD) 챔버에 삽입하는 5단계; 및
    상기 화학기상증착 챔버 내에 원료 가스를 주입하고 특정 온도범위의 공정온도 제어를 통해, 상기 보호영역에 전도성 그래핀 박막을 합성함과 동시에 상기 개방영역에 전도성이 제어된 그래핀 박막을 합성하는 제6단계;를 포함하여 이루어지는 것을 특징으로 하는 하는 그래핀 합성 방법.
  2. 제1항에 있어서,
    상기 제1단계와 상기 제2단계 사이에 상기 전이금속 박막을 세정하는 단계를 더 포함하는 것을 특징으로 하는 그래핀 합성 방법.
  3. 제1항에 있어서
    상기 전이금속은 구리(Cu), 니켈(Ni), 백금(Pt), 코발트(Co), 철(Fe), 백금(Pt), 금(Au), 알루미늄(Al), 크롬(Cr), 마그네슘(Mg), 망간(Mn), 로지움(Rh), 실리콘(Si), 탄탈럼(Ta), 티타늄(Ti), 텅스텐(W), 우라늄(U), 바나듐(V), 지르코늄(Zr) 및 이들의 합금으로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 그래핀 합성 방법.
  4. 제1항에 있어서,
    상기 전이금속 박막은 구리 박막, 압연 구리 박막, 구리 호일 및 전해 구리 박막 중 어느 하나인 것을 특징으로 하는 그래핀 합성 방법.
  5. 제1항에 있어서,
    상기 제2단계의 제1차 표면처리는 전해연마(electro-polishing) 또는 전기화학폴리싱 공정으로 수행되는 것을 특징으로 하는 그래핀 합성 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 제3단계는,
    상기 전이금속 박막에 표면에 포토레지스트를 도포하는 단계와;
    포토공정을 이용하여 패터닝하여, 포토레지스트로 커버링된 보호영역과 포토레지스트로부터 오픈된 개방영역을 형성하는 단계를 포함하는 것을 특징으로 하는 그래핀 합성 방법.
  8. 제1항에 있어서,
    상기 제4단계의 제2차 표면처리는, 대기압 플라즈마 발생 장치, 유도결합 플라즈마(ICP), 반응성 이온 식각(RIE)장치, 화학적 이온 빔 식각(CAIBE)장치, 반응성 이온 빔 식각(RIBE)장치, 및 전자공명 플라즈마(ECR)장치 중에서 선택된 어느 하나의 장치를 이용하여 발생된 플라즈마를 이용하여 수행됨을 특징으로 하는 그래핀 합성 방법.
  9. 제1항에 있어서,
    상기 제4단계의 제2차 표면처리는 레이저 공정 또는 화학적 에칭(etching) 공정을 이용하여 나노 스케일의 거친 표면을 형성하는 공정을 통해 수행됨을 특징으로 하는 그래핀 합성 방법.
  10. 제1항에 있어서,
    상기 제2차 표면처리는 상기 개방영역에 대하여 수행되고, 상기 개방영역의 표면거칠기는 상기 보호영역의 표면거칠기보다 더 거칠도록 수행됨을 특징으로 하는 그래핀 합성 방법.
  11. 제10항에 있어서,
    상기 제2차 표면처리는 상기 개방영역의 표면거칠기인 'RMS roughness'가 4~6nm가 되도록 수행됨을 특징으로 하는 그래핀 합성 방법.
  12. 제1항에 있어서,
    상기 CVD 챔버는 열화학기상증착(Thermal Chemical Vapor Deposition: T-CVD) 챔버임을 특징으로 하는 그래핀 합성 방법.
  13. 제1항에 있어서,
    상기 화학기상증착(CVD) 공정은 전이금속층 열확산에 의한 재배열을 방지하는 공정온도에서 수행됨을 특징으로 하는 그래핀 합성 방법.
  14. 제1항에 있어서,
    상기 화학기상증착(CVD) 공정은 700~900℃의 공정온도에서 수행됨을 특징으로 하는 그래핀 합성 방법.
  15. 제1항에 있어서,
    상기 제2차 표면처리를 통한 상기 개방영역에서의 표면거칠기 정도 및 공정온도 조건에 대응하여, 상기 개방영역에서 성장되는 그래핀의 전도 특성이 제어됨을 특징으로 하는 그래핀 합성방법.
  16. 촉매층으로 전이금속 박막을 준비하고, 상기 전이금속 박막을 제1차 표면처리하여, 표면거칠기인 'RMS roughness'가 1nm 이하가 되도록 하는 제1차 표면처리 단계;
    상기 제1차 표면처리 단계를 거친 상기 전이금속 박막에 대하여 제2차 표면처리를 수행하여 표면의 거칠기 정도를 제어함에 의해, 그래핀의 전기적 특성 제어를 위한 그래핀 성장조건을 제어하는 제2차 표면처리 단계; 및
    상기 제2차 표면처리 단계가 수행된 상기 전이금속 박막을 화학기상증착(CVD) 챔버에 삽입하고 특정 온도범위의 공정온도제어를 통해 그래핀을 성장시켜, 특정 전도 특성을 가지도록 제어된 그래핀을 합성하는 그래핀 합성단계;를 포함하여 이루어지는 것을 특징으로 하는 그래핀 합성 방법.

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