KR102235290B1 - Host and slave apparatus having cascade connection structure - Google Patents
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Abstract
본 기술에 의한 장치는 각각 칩 셀렉트 신호 입력과 출력, 시리얼 클록 입력과 출력 및 시리얼 데이터 입력과 출력을 위한 포트와, 레지스터를 포함하며 서로 캐스케이드로 연결된 복수의 슬레이브들 및 칩 셀렉트 신호를 형성하여 출력하고, 시리얼 클록을 형성하여 출력하며 시리얼 데이터를 형성하여 출력하는 호스트를 포함하며, 시리얼 데이터는 슬레이브를 제어하는 설정 바이트(assign byte)와, 슬레이브에 포함된 레지스터의 어드레스 바이트(address byte) 및 레지스터에 저장될 데이터 바이트(data byte)를 포함한다.The device according to the present technology includes ports for input and output of chip select signals, serial clock input and output, and serial data input and output, respectively, and a plurality of slaves and chip select signals that are cascaded to each other including registers and output. It includes a host that forms and outputs a serial clock and forms and outputs serial data.Serial data includes an assign byte that controls the slave, an address byte of the register included in the slave, and a register. Contains data bytes to be stored in.
Description
본 기술은 캐스케이드 연결 구조의 호스트와 슬레이브 장치에 관한 것이다.The present technology relates to a host and slave device in a cascade connection structure.
하나의 호스트로 복수의 슬레이브 모듈을 연결하여 제어하는 방법은 여러 개 있을 수 있다. 일 예로, 호스트가 제어하고자 하는 복수의 슬레이브 장치들을 제어하기 위하여 각 슬레이브 장치 전용(dedicated) 입출력 포트를 두어 호스트와 슬레이브 장치들 사이에서 제어 신호, 데이터 및 클록 통신을 수행할 수 있다.There may be several methods of controlling by connecting a plurality of slave modules to one host. For example, in order to control a plurality of slave devices that the host wants to control, a dedicated input/output port may be provided for each slave device to perform control signal, data, and clock communication between the host and the slave devices.
하나의 호스트로 복수의 슬레이브 장치들을 제어하고자 하는 경우에는 제어될 슬레이브 장치의 개수만큼 입출력 포트가 필요하며, 각 슬레이브 장치와 통신을 독립적으로 제어하기 위하여 대규모의 연산능력을 가지는 호스트가 필요하다. When one host wants to control a plurality of slave devices, input/output ports are required as many as the number of slave devices to be controlled, and a host having a large-scale computing capability is required to independently control communication with each slave device.
종래 기술에 의하면 호스트로 제어하고자 하는 슬레이브 장치의 개수만큼 입출력 포트가 필요하며, 이를 형성하는데 많은 비용이 소모되어 비경제적이다. 또한, 각 포트에서 독립적으로 이루어지는 통신을 제어하기 위하여 고가의 고성능 연산장치가 필요하다. According to the prior art, input/output ports are required as many as the number of slave devices to be controlled by a host, and it is uneconomical because a lot of cost is consumed to form them. In addition, an expensive high-performance computing device is required in order to control communication independently performed in each port.
본 기술은 상기한 종래 기술의 난점을 해소하기 위하여 캐스케이드 연결 구조의 호스트와 슬레이브 장치를 제공하는 것이 본 기술로 해결하고자 하는 기술적 과제중 하나이다.The present technology is one of the technical problems to be solved by the present technology to provide a host and slave device having a cascade connection structure in order to overcome the difficulties of the prior art.
본 실시예에 따른 장치는 각각 칩 셀렉트 신호 입력과 출력, 시리얼 클록 입력과 출력 및 시리얼 데이터 신호 입력과 출력을 위한 포트들과, 레지스터를 포함하며 서로 캐스케이드로 연결된 복수의 슬레이브들 및 캐스케이드로 연결된 복수의 슬레이브들의 최초 스테이지에 연결되어 칩 셀렉트 신호와, 시리얼 클록과 시리얼 데이터 신호를 형성하여 출력하는 호스트를 포함하며, 시리얼 데이터 신호는 슬레이브를 제어하는 설정 바이트(assign byte)와, 슬레이브에 포함된 레지스터의 어드레스 바이트(address byte) 및 레지스터로부터 판독되거나, 레지스터에 기입될 데이터 바이트(data byte)를 포함한다. The device according to the present embodiment includes ports for input and output of a chip select signal, serial clock input and output, and serial data signal input and output, respectively, and a plurality of slaves cascaded to each other and a plurality of cascades connected to each other. It includes a host connected to the first stage of the slaves of the device to form and output a chip select signal, a serial clock and a serial data signal.The serial data signal includes an assign byte that controls the slave and a register included in the slave. And a data byte to be read from or written to the register.
본 기술의 일 측면에 의하면, 서로 캐스케이드로 연결된 복수의 슬레이브들은 각각, 이전 스테이지에서 출력된 칩 셀렉트 신호에 의하여 활성화(enable)되며, 이전 스테이지에서 출력된 시리얼 클록을 제공받고, 시리얼 데이터를 샘플한다.According to an aspect of the present technology, a plurality of slaves cascaded to each other are each enabled by a chip select signal output from the previous stage, receive a serial clock output from the previous stage, and sample serial data. .
본 기술의 일 측면에 의하면, 서로 캐스케이드로 연결된 복수의 슬레이브들은 각각 칩 셀렉트 신호를 제공받고 8 클록 이후, 다음 스테이지를 활성화하고, 시리얼 클록과 시리얼 데이터 신호를 출력한다.According to an aspect of the present technology, a plurality of slaves cascaded to each other each receive a chip select signal, activate a next stage after 8 clocks, and output a serial clock and a serial data signal.
본 기술의 일 측면에 의하면, 설정 바이트는, 슬레이브의 데이터 기입과 판독을 제어하는 리드/라이트(read/write) 설정 비트와, 슬레이브의 동작 모드 또는 복수의 슬레이브들 중 목적하는 슬레이브를 설정하는 패킷 처리 비트들 및 캐스케이드로 연결된 복수의 슬레이브들을 거쳐 데이터가 전파됨에 따라 패킷 처리 비트가 감소하거나 증가하도록 설정하는 증감 설정 비트를 포함한다.According to an aspect of the present technology, the setting byte is a read/write setting bit for controlling data writing and reading of the slave, and a packet for setting the slave operation mode or a target slave among a plurality of slaves. It includes processing bits and an increase/decrease setting bit for setting a packet processing bit to decrease or increase as data is propagated through a plurality of slaves connected in a cascade.
본 기술의 일 측면에 의하면, 호스트는 캐스케이드로 연결된 각 슬레이브를 거쳐 데이터가 전파함에 따라 패킷 처리 비트가 감소하도록 증감 설정 비트를 설정하고, 패킷 처리 비트가 감소함에 따라 목적하는 슬레이브에서 미리 설정된 값이 되도록 설정하며, 목적하는 슬레이브에서 데이터 기입 또는 판독을 수행하도록 리드/라이트(read/write) 설정 비트를 설정한다.According to one aspect of the present technology, the host sets the increase/decrease setting bit so that the packet processing bit decreases as data propagates through each slave connected in a cascade, and as the packet processing bit decreases, a preset value in the target slave is set. It is set to be possible, and a read/write setting bit is set to perform data writing or reading in the target slave.
본 기술의 일 측면에 의하면, 호스트는 어드레스 바이트를 통하여 데이터 기입 또는 판독을 수행할 레지스터의 어드레스를 출력하고 데이터 바이트로 기입할 데이터를 출력한다. According to an aspect of the present technology, a host outputs an address of a register to perform data writing or reading through an address byte, and outputs data to be written as a data byte.
본 기술의 일 측면에 의하면, 호스트는 캐스케이드로 연결된 복수의 슬레이브들이 동일한 데이터를 기입하도록 설정 바이트를 설정하여 출력한다.According to an aspect of the present technology, a host sets and outputs a setting byte so that a plurality of slaves connected in a cascade write the same data.
본 기술의 일 측면에 의하면, 호스트는 어드레스 바이트를 통하여 데이터 기입을 수행할 레지스터의 어드레스를 출력하고, 기입할 데이터를 데이터 바이트로 출력한다.According to an aspect of the present technology, a host outputs an address of a register to be written data through an address byte, and outputs data to be written as a data byte.
본 기술의 일 측면에 의하면, 슬레이브는 디지털 전광판(digital signage)를 제어하는 콘트롤러(controller)이다.According to one aspect of the present technology, the slave is a controller that controls a digital signage.
본 발명에 의하면 호스트와 복수의 슬레이브들이 서로 캐스케이드로 연결되므로 슬레이브들 개수만큼의 입출력 포트가 불필요하여 경제적이라는 효과가 제공된다. 또한, 본 발명에 의하면 설정 바이트로 슬레이브들을 제어할 수 있으므로 고가의 연산장치가 불필요하여 경제적이라는 장점이 제공된다.According to the present invention, since a host and a plurality of slaves are connected in a cascade to each other, there is no need for input/output ports as many as the number of slaves, thereby providing economical effects. In addition, according to the present invention, since the slaves can be controlled with a setting byte, an expensive operation device is not required, thereby providing an advantage of being economical.
도 1은 본 발명의 개요를 도시한 블록도이다.
도 2는 어느 한 슬레이브에서 입력 포트들로 입력되는 신호들과 출력 포트들로 출력되는 신호들의 개형을 도시한 개요적 타이밍도이다.
도 3은 시리얼 데이터(SDA)의 개요적 구조를 도시한 개요도이다.
도 4 내지 도 6은 본 발명의 동작을 설명하기 위한 도면들이다.1 is a block diagram showing an outline of the present invention.
2 is a schematic timing diagram showing an outline of signals input to input ports from a slave and signals output to output ports.
3 is a schematic diagram showing a schematic structure of serial data (SDA).
4 to 6 are diagrams for explaining the operation of the present invention.
이하에서는 첨부된 도면들을 참조하여 본 발명을 설명한다. 본 발명을 설명함에 있어서 간결한 설명과 용이한 이해를 위하여 단일 선로와 버스를 구분하지 않는다. Hereinafter, the present invention will be described with reference to the accompanying drawings. In describing the present invention, a single line and a bus are not distinguished for concise description and easy understanding.
동일하거나 유사한 복수의 구성요소 각각에 대하여는 a, b, c 등의 부호가 부가된다. 이들 중 특정한 어느 하나에 대한 설명을 필요로 하는 경우에는 부호를 부기하여 설명할 수 있으며, 특정한 어느 하나에 대한 설명이 불필요한 경우에는 부호를 제거하고 설명할 수 있다.For each of the same or similar plurality of components, symbols such as a, b, and c are added. When a description of any one of these is required, a code may be added to describe it, and when a description of a specific one is unnecessary, the code may be removed and described.
도 1은 본 발명의 개요를 도시한 블록도이다. 도 1을 참조하면, 본 발명은 각 칩 셀렉트 신호 입력(CS_IN)과 출력(CS_OUT), 시리얼 클록 입력(SCL_IN)과 출력(SCL_OUT) 및 시리얼 데이터 입력(SDA_IN)과 출력(SDA_OUT)을 위한 포트와, 레지스터(미도시)를 포함하며 서로 캐스케이드로 연결된 복수의 슬레이브들(200a, 200b, ...200f) 및 캐스케이드로 연결된 복수의 슬레이브들(200a, 200b, ...200f)의 최초 스테이지에 연결되어 칩 셀렉트 신호(CS)와, 시리얼 클록(SCL)과 시리얼 데이터(SDA)를 형성하여 출력하는 호스트(100)를 포함하며, 시리얼 데이터(SDA)는 슬레이브를 제어하는 설정 바이트(assign byte)와, 슬레이브에 포함된 레지스터의 어드레스 바이트(address byte) 및 레지스터에 저장될 데이터 바이트(data byte)를 포함한다. 1 is a block diagram showing an outline of the present invention. Referring to FIG. 1, the present invention provides a port for each chip select signal input (CS_IN) and output (CS_OUT), serial clock input (SCL_IN) and output (SCL_OUT), and serial data input (SDA_IN) and output (SDA_OUT). , Connected to the first stage of a plurality of
호스트(100)는 칩 셀렉트 신호(CS), 시리얼 클록 신호(SCL) 및 시리얼 데이터 신호(SDA)를 형성하여 각각 칩 셀렉트 신호 출력 포트(CS_OUT), 시리얼 클록 출력 포트(SCL_OUT) 및 시리얼 데이터 출력 포트(SDA_OUT)로 출력한다. 호스트(100)는 신호 형성을 위한 프로세서(미도시)와 필요한 데이터를 저장하는 메모리(메모리)를 포함할 수 있다. The
복수의 슬레이브들(200a, 200b, ...200f)은 캐스케이드(cascade)로 연결되며, 이전 스테이지의 슬레이브로부터 칩 셀렉트 신호(SC), 시리얼 클록 신호(SCL) 및 시리얼 데이터(SDA)신호를 제공받고, 필요한 신호 처리를 수행하여 다음 스테이지의 슬레이브에 제공한다. A plurality of
일 예로, 캐스케이드로 연결된 슬레이브들 중 최초 스테이지의 슬레이브(200a)는 호스트(100)로부터 신호를 입력받을 수 있으며, 최후 스테이지의 슬레이브(200f)는 호스트(100)에게 신호를 출력할 수 있다.For example, among slaves connected in cascade, the
각 슬레이브들은 신호 처리를 위한 프로세서를 포함할 수 있으며, 데이터를 저장하는 레지스터를 포함할 수 있다. 일 실시예로, 각 슬레이브가 저장하는 데이터는 8비트 일 수 있으며 시리얼 데이터 신호(SDA)에 포함된 데이터 바이트(data byte)를 통하여 입력되거나 출력될 수 있다. 각 슬레이브에 포함된 레지스터의 주소(address)는 8비트 일 수 있으며, 레지스터는 시리얼 데이터 신호(SDA)에 포함된 어드레스 바이트(address byte)를 통하여 억세스될 수 있다.Each of the slaves may include a processor for signal processing and may include a register for storing data. In one embodiment, data stored by each slave may be 8 bits, and may be input or output through a data byte included in the serial data signal SDA. The address of the register included in each slave may be 8 bits, and the register may be accessed through an address byte included in the serial data signal SDA.
도 1로 예시된 실시예에서, 각 슬레이브들은 디지털 전광판(digital signage, 300)을 제어하는 콘트롤러일 수 있으며, 호스트(100)는 디지털 전광판(digital signage, 300)으로 표시할 이미지, 동영상 등의 콘텐츠를 사용자로부터 제공받을 수 있다. 호스트(100)는 제공된 콘텐츠를 처리하여 콘트롤러 별로 분할하여 제공하는 등의 작업을 수행할 수 있다.In the embodiment illustrated in FIG. 1, each of the slaves may be a controller that controls a digital signage 300, and the
도 2는 어느 한 슬레이브(200)에서 입력 포트들(CS_IN, SCL_IN, SDA_IN)로 입력되는 신호들과 출력 포트들(CS_OUT, SCL_OUT, SDA_OUT)로 출력되는 신호들의 개형을 도시한 개요적 타이밍도이다. 도 2를 참조하면, 칩 셀렉트 신호(CS)가 제공되어 해당 슬레이브(200)가 활성화(enable)된다. 도시된 실시예에 의하면 칩 셀렉트 신호(CS)가 논리 로우 상태로 전이되면 슬레이브(200)가 활성화된다. 도시되지 않은 실시예에 의하면 칩 셀렉트 신호(CS)가 논리 하이상태로 전이되면 슬레이브(200)가 활성화될 수 있다.2 is a schematic timing diagram showing an overview of signals input to input ports CS_IN, SCL_IN, and SDA_IN from any one slave 200 and signals output to output ports CS_OUT, SCL_OUT, SDA_OUT . Referring to FIG. 2, a chip select signal CS is provided to enable a corresponding slave 200. According to the illustrated embodiment, when the chip select signal CS transitions to a logic low state, the slave 200 is activated. According to an embodiment not shown, when the chip select signal CS transitions to a logic high state, the slave 200 may be activated.
신호가 제공된 슬레이브(200)는 이전 스테이지로부터 제공된 시리얼 데이터(SDA)를 시리얼 클록 신호(SCL)로 샘플하고, 샘플된 시리얼 데이터(SDA)에 상응하는 동작을 수행할 수 있다. The slave 200 provided with the signal may sample the serial data SDA provided from the previous stage as a serial clock signal SCL and perform an operation corresponding to the sampled serial data SDA.
슬레이브(200)에 칩 셀렉트 신호(CS), 시리얼 클록 신호(SCL) 및 시리얼 데이터 신호(SDA)가 제공되면, 해당 슬레이브는 제공된 정보에 따라 처리를 수행하여 8 클록의 딜레이 시간만큼 지연 후, 이후 스테이지에 출력한다. When a chip select signal CS, a serial clock signal SCL, and a serial data signal SDA are provided to the slave 200, the slave performs processing according to the provided information and delays by a delay time of 8 clocks. Output to the stage.
도 3은 시리얼 데이터(SDA)의 개요적 구조를 도시한 개요도이다. 도 3을 참조하면, 시리얼 데이터(SDA)는 설정 바이트(assign byte), 어드레스 바이트(address byte) 및 데이터 바이트(data byte)를 포함하는 복수의 바이트로 이루어질 수 있다. 어드레스 바이트는 [A7:A0]의 8 비트의 데이터일 수 있으며, 슬레이브에 포함된 레지스터의 어드레스에 상응하는 데이터다. 데이터 바이트는 [D7:D0]의 8비트 데이터일 수 있으며, 해당 어드레스의 레지스터로부터 판독(read)하거나, 해당 어드레스의 레지스터에 기입(write)할 데이터일 수 있다. 3 is a schematic diagram showing a schematic structure of serial data (SDA). Referring to FIG. 3, the serial data SDA may include a plurality of bytes including an assign byte, an address byte, and a data byte. The address byte may be 8 bits of data of [A7:A0], and is data corresponding to an address of a register included in the slave. The data byte may be 8-bit data of [D7:D0], and may be data to be read from a register of a corresponding address or to be written to a register of a corresponding address.
설정 바이트(assign byte)는 증감 설정 비트(DU), 리드/라이트(read/write) 설정 비트(RW) 및 S[5:0]의 패킷 처리 비트들을 포함할 수 있다. 슬레이브(200)는 증감 설정 비트(DU)에 따라 패킷 처리 비트들 S[5:0]의 출력을 증가 또는 감소하도록 제어한다. 일 예로, 증감 설정 비트(DU)가 논리 로우 상태로 슬레이브에 입력되면 해당 슬레이브(200)는 패킬 처리 비트를 1 감소시켜 출력할 수 있다. 다른 예로, 증감 설정 비트(DU)가 논리 하이 상태로 슬레이브(200)에 입력되면 해당 슬레이브(200)는 패킬 처리 비트를 1 증가시켜 출력할 수 있다.The assign byte may include an increase/decrease setting bit (DU), a read/write setting bit (RW), and packet processing bits of S[5:0]. The slave 200 controls the output of the packet processing bits S[5:0] to increase or decrease according to the increase/decrease setting bit DU. For example, when the increase/decrease setting bit DU is input to the slave in a logic low state, the corresponding slave 200 may decrease the packet processing bit by 1 and output it. As another example, when the increase/decrease setting bit DU is input to the slave 200 in a logic high state, the corresponding slave 200 may increase the packet processing bit by 1 and output it.
슬레이브(200)는 리드/라이트 설정 비트(RW)에 따라 입력되는 커맨드의 판독/기입을 수행한다. 일 예로, 슬레이브(200)에 입력된 리드/라이트 설정 비트(RW)가 논리 하이이면, 슬레이브(200)는 데이터 바이트로 제공된 데이터를 어드레스 바이트로 제공된 어드레스의 레지스터에 기입할 수 있다. 다른 예로, 슬레이브(200)로 입력된 리드/라이트 설정 비트(RW)가 논리 로우이면, 슬레이브(200)는 어드레스 바이트로 제공된 어드레스의 레지스터로부터 데이터를 읽어서 데이터 바이트로 출력할 수 있다.The slave 200 reads/writes an input command according to a read/write setting bit RW. For example, if the read/write setting bit RW input to the slave 200 is logic high, the slave 200 may write data provided as a data byte to a register of an address provided as an address byte. As another example, if the read/write setting bit RW input to the slave 200 is a logic low, the slave 200 may read data from a register of an address provided as an address byte and output it as a data byte.
슬레이브(200)는 입력된 패킷 처리 비트들 S[5:0]에 따라 입력된 패킷을 처리한다. 일 실시예로, 슬레이브(200)에 제공된 S[5:0] = 111111(0x3F) 이고, 리드/라이트(read/write) 설정 비트가 논리 하이이면 모든 슬레이브(200)에 동일한 데이터를 기입한다. 또한 슬레이브(200)는 패킷 설정 비트 S[5:0]를 111111(0x3F)로 유지하여 출력한다.The slave 200 processes the input packet according to the input packet processing bits S[5:0]. In one embodiment, if S[5:0] = 111111 (0x3F) provided to the slave 200 and the read/write setting bit is logic high, the same data is written to all the slaves 200. In addition, the slave 200 maintains and outputs the packet setting bits S[5:0] as 111111 (0x3F).
다른 실시예로, 슬레이브(200)에 제공된 패킷 처리 비트들 S[5:0]이 101111(0x2F) 내지 000001(0x01) 중 어느 한 값이면, 증감 설정 비트에 따라 입력된 패킷 처리 비트들 S[5:0]을 증감 설정 비트(DU)에 따라 1 씩 증가시키거나 감소시켜 출력한다. In another embodiment, if the packet processing bits S[5:0] provided to the slave 200 are any one of 101111(0x2F) to 000001(0x01), the packet processing bits S[ input according to the increment/decrement setting bits 5:0] is output by increasing or decreasing by 1 according to the increase/decrease setting bit (DU).
다른 실시예로, 슬레이브(200)에 제공된 S[5:0]가 000000(0x00)이고 리드/라이트 설정 비트가 논리 하이이면, 어드레스 바이트로 지정된 레지스터에 데이터 바이트로 제공된 데이터를 기입하고, 기입한 데이터를 출력한다. 슬레이브(200)는 패킷 설정 비트[5:0]으로 000001(0x01), 증감 설정 비트(DU)는 논리 하이, 리드/라이트 설정 비트는 논리 로우를 출력한다.In another embodiment, if S[5:0] provided to the slave 200 is 000000 (0x00) and the read/write setting bit is logical high, the data provided as data bytes is written to the register designated as the address byte, and Output the data. The slave 200 outputs 000001 (0x01) as packet setting bits [5:0], an increase/decrease setting bit (DU) is a logic high, and a read/write setting bit is a logic low.
또한, 리드/라이트 설정 비트가 논리 로우이면, 어드레스 바이트로 지정된 레지스터에서 데이터를 판독하여 판독된 데이터를 데이터 바이트로 제공된 출력한다. 슬레이브(200)는 패킷 설정 비트[5:0]으로 000001(0x01), 증감 설정 비트(DU)는 논리 하이, 리드/라이트 설정 비트는 논리 하이를 출력한다.Further, if the read/write setting bit is a logical low, data is read from a register designated as an address byte, and the read data is provided as a data byte and output. The slave 200 outputs 000001 (0x01) as a packet setting bit [5:0], a logic high for an increase/decrease setting bit DU, and a logic high for a read/write setting bit.
도 4는 모든 슬레이브(200)에 동일한 데이터를 기입하는 경우를 설명하기 위한 도면이다. 도 4에서 신호 선로에 인접하여 표시된 내용은 시리얼 데이터(SDA)를 통하여 전달되는 신호의 내용을 개요적으로 기재한 것이다. 도 4를 참조하면, 호스트(100)는 증감 제어 비트(DU)의 상태는 무관(don't care), 리드/라이트 설정 비트(RW)로 논리 하이, 패킷 처리 비트들 S[5:0]로 111111(0x3F)를 출력한다. 4 is a diagram for describing a case in which the same data is written to all slaves 200. The content displayed adjacent to the signal line in FIG. 4 schematically describes the content of the signal transmitted through the serial data (SDA). Referring to FIG. 4, the
리드/라이트 설정 비트(RW)로 논리 하이가 제공되고, 패킷 처리 비트 S[5:0]은 111111(0x3F)이므로, 패킷 처리 비트 S[5:0]도 동일하게 111111(0x3F)로 출력한다. 따라서, 캐스케이드로 연결된 모든 슬레이브들(200a, 200b, ..., 200f)의 어드레스 바이트에 대응되는 레지스터들에는 데이터 바이트로 제공된 데이터가 기입된다(Register write).Logic high is provided as read/write setting bits (RW), and packet processing bits S[5:0] are 111111 (0x3F), so packet processing bits S[5:0] are also output as 111111 (0x3F). . Accordingly, data provided as data bytes is written to the registers corresponding to the address bytes of all the
도 5는 특정한 슬레이브(200c)에 데이터를 기입하는 경우를 설명하기 위한 도면이다. 일 예로, 호스트(100)가 캐스케이드로 연결된 복수의 슬레이브들(200a, 200b, ..., 200f) 중에서 세 번째 슬레이브(200c)에 데이터를 기입하는 경우를 가정한다. 호스트는 증감 설정 비트(DU)로 논리 로우, 리드/라이트 설정 비트(RW)로 논리 하이, 패킷 처리 비트 S[5:0]로 000010(0x02)를 출력한다. 5 is a diagram for explaining a case of writing data to a
슬레이브(200a)는 패킷 설정 비트 S[5:0] 000010(0x02)와 논리 로우 의 증감 설정 비트 및 논리 하이의 리드/라이트 설정 비트(RW)를 제공받아 패킷 설정 비트 S[5:0]를 1 감소시킨 000001(0x01), 논리 로우의 증감 설정 비트 및 논리 하이의 리드/라이트 설정 비트(RW)를 슬레이브(200b)에 출력한다. The
슬레이브(200b)는 패킷 설정 비트 S[5:0] 000001(0x01), 논리 로우의 증감 설정 비트 및 논리 하이의 리드/라이트 설정 비트(RW)를 제공받아 패킷 설정 비트 S[5:0]를 1 감소시킨 000000(0x00)와 논리 로우의 증감 설정 비트 및 논리 하이의 리드/라이트 설정 비트(RW)를 슬레이브(200c)에 출력한다.The
슬레이브(200c)는 패킷 설정 비트 S[5:0] 000000(0x00)와 논리 하이의 리드/라이트 설정 비트(RW)를 제공받으므로, 어드레스 바이트로 제공된 어드레스의 레지스터에 데이터 바이트로 제공된 데이터를 기입하고, 또한 기입한 데이터를 데이터 바이트로 출력한다. 슬레이브(200c)는 증감 설정 비트를 논리 하이로 전환하여 출력하며, 패킷 설정 비트 S[5:0] 000001(0x01)로 설정하여 출력한다. Since the
슬레이브(200d)에는 패킷 설정 비트 S[5:0] 000001(0x01)와 논리 하이의 증감 설정 비트가 입력되므로 1 증가시킨 패킷 설정 비트 S[5:0]를 000010(0x02)와 논리 하이 상태의 증감 설정 비트를 슬레이브(200e)에 출력한다. 이와 같은 과정을 거쳐 슬레이브(200f)는 호스트(100)에 패킷 설정 비트 S[5:0]으로 000100(0x04), 논리 하이 상태의 증감 설정 비트(DU) 및 리드/라이트 설정 비트를 출력한다.Since the packet setting bit S[5:0] 000001 (0x01) and the logical high increase/decrease setting bit are input to the slave (200d), the packet setting bit S[5:0] that has been increased by 1 is changed to 000010 (0x02) and the logical high state. The increase/decrease setting bit is output to the
위에서 예시된 것과 같이 호스트(100)는 패킷 설정 비트 S[5:0]의 값과 증감 설정 비트(DU)값을 조절하여 목적하는 슬레이브에 데이터를 기입할 수 있으며, 수신한 패킷 설정 비트 S[5:0]의 값과 증감 설정 비트(DU)값으로부터 목적하는 슬레이브에 목적하는 데이터가 성공적으로 기입되었는지 여부를 파악할 수 있다.As illustrated above, the
도 6은 특정한 슬레이브로(200d)부터 데이터를 판독하는 경우를 설명하기 위한 도면이다. 일 예로, 호스트(100)가 캐스케이드로 연결된 복수의 슬레이브들(200a, 200b, ..., 200f) 중에서 네 번째 슬레이브(200d)로부터 데이터를 판독하는 경우를 가정한다. 호스트는 증감 설정 비트(DU)로 논리 로우, 리드/라이트 설정 비트(RW)로 논리 로우, 패킷 처리 비트 S[5:0]로 000011(0x03)를 출력한다. 6 is a diagram for explaining a case where data is read from a
슬레이브(200a), 슬레이브(200b) 및 슬레이브(200c)에는 논리 로우의 증감 설정 비트가 제공되므로 이전 스테이지가 출력한 패킷 설정 비트 S[5:0] 000011(0x03)를 각각 1씩 감소시켜 다음 스테이지의 슬레이브에 출력한다. 따라서, 슬레이브(200d)에는 논리 로우의 증감 설정 비트, 논리 로우의 리드/라이트 설정 비트(RW) 및 000000(0x00)의 패킷 설정 비트 S[5:0]가 제공된다.Since the increase/decrease setting bit of the logic row is provided to the slave (200a), slave (200b) and slave (200c), the packet setting bit S[5:0] 000011 (0x03) output from the previous stage is decreased by 1, respectively, to the next stage. Output to the slave of. Accordingly, the
슬레이브(200d)는 어드레스 바이트로 제공된 어드레스의 레지스터에서 데이터를 판독하여 데이터 바이트로 제공된 데이터를 출력한다. 또한 슬레이브(200d)는 증감 설정 비트를 논리 하이로 전환하여 출력하며, 패킷 설정 비트 S[5:0] 000001(0x01)로 설정하여 출력한다. The
슬레이브(200e)에는 각각 패킷 설정 비트 S[5:0] 000010(0x02)와 논리 하이의 증감 설정 비트가 입력되므로 입력된 패킷 설정 비트 S[5:0]을 1 증가시킨 패킷 설정 비트 S[5:0]와 논리 하이 상태의 증감 설정 비트를 출력한다. Since the packet setting bit S[5:0] 000010 (0x02) and the logical high increase/decrease setting bit are input to the
이와 같은 과정을 거쳐 슬레이브(200f)는 호스트(100)에 패킷 설정 비트 S[5:0]으로 000011(0x03), 논리 하이 상태의 증감 설정 비트(DU) 및 논리 로우의 리드/라이트 설정 비트를 출력한다.Through this process, the
위에서 설명된 것과 같이 호스트(100)는 패킷 설정 비트 S[5:0]의 값과 증감 설정 비트(DU) 값을 조절하여 목적하는 슬레이브로부터 데이터를 판독할 수 있다.As described above, the
100: 호스트
200a, 200b, 200c, 200d, 200e, 200f: 슬레이브
300a, 300b, 300c, 300d, 300e, 300f: 디지털 전광판(digital signage)
CS: 칩 셀렉트 신호
SCL: 시리얼 클록
SDA: 시리얼 데이터 신호 100: host
200a, 200b, 200c, 200d, 200e, 200f: slave
300a, 300b, 300c, 300d, 300e, 300f: digital signage
CS: Chip select signal
SCL: serial clock
SDA: serial data signal
Claims (9)
상기 캐스케이드로 연결된 복수의 슬레이브들의 최초 스테이지에 연결되어 상기 칩 셀렉트 신호와, 상기 시리얼 클록과 상기 시리얼 데이터 신호를 형성하여 출력하는 호스트를 포함하되,
상기 시리얼 데이터 신호는
상기 슬레이브를 제어하는 설정 바이트(assign byte)와,
상기 슬레이브에 포함된 레지스터의 어드레스 바이트(address byte) 및
상기 레지스터로부터 판독되거나, 상기 레지스터에 기입될 데이터 바이트(data byte)를 포함하고,
상기 설정 바이트(assign byte)는,
상기 슬레이브의 데이터 기입과 판독을 제어하는 리드/라이트(read/write) 설정 비트와,
상기 슬레이브의 동작 모드 또는 상기 복수의 슬레이브들 중 목적하는 슬레이브를 설정하는 패킷 처리 비트들 및
상기 캐스케이드로 연결된 복수의 슬레이브들을 거쳐 데이터가 전파됨에 따라 상기 패킷 처리 비트가 감소하거나 증가하도록 설정하는 증감 설정 비트를 포함하며,
상기 호스트는,
상기 캐스케이드로 연결된 각 슬레이브를 거쳐 데이터가 전파함에 따라 상기 패킷 처리 비트가 감소하도록 상기 증감 설정 비트를 설정하고,
상기 패킷 처리 비트가 감소함에 따라 상기 목적하는 슬레이브에서 미리 설정된 값이 되도록 설정하며,
상기 목적하는 슬레이브에서 데이터 기입 또는 판독을 수행하도록 상기 리드/라이트(read/write) 설정 비트를 설정하는 것을 특징으로 하는 장치.Ports for input and output of each chip select signal, serial clock input and output, and serial data signal input and output, and a plurality of slaves including registers and cascaded to each other, and
A host connected to the first stage of the plurality of slaves connected by the cascade to form and output the chip select signal, the serial clock and the serial data signal,
The serial data signal is
An assign byte that controls the slave,
An address byte of a register included in the slave, and
A data byte to be read from or written to the register,
The assignment byte is,
A read/write setting bit for controlling data writing and reading of the slave,
Packet processing bits for setting an operation mode of the slave or a target slave among the plurality of slaves, and
And an increase/decrease setting bit configured to decrease or increase the packet processing bit as data propagates through the plurality of slaves connected in the cascade,
The host,
Set the increase/decrease setting bit so that the packet processing bit decreases as data propagates through each slave connected in the cascade,
As the packet processing bit decreases, it is set to be a preset value in the target slave,
And setting the read/write setting bit to perform data writing or reading in the target slave.
상기 서로 캐스케이드로 연결된 복수의 슬레이브들은 각각,
이전 스테이지에서 출력된 칩 셀렉트 신호에 의하여 활성화(enable)되며,
상기 이전 스테이지에서 출력된 시리얼 클록을 제공받고, 상기 시리얼 데이터를 샘플하는 장치. The method of claim 1,
Each of the plurality of slaves cascaded to each other,
It is activated by the chip select signal output from the previous stage,
A device that receives the serial clock output from the previous stage and samples the serial data.
상기 서로 캐스케이드로 연결된 복수의 슬레이브들은 각각
상기 칩 셀렉트 신호를 제공받고 8 클록 이후,
다음 스테이지를 활성화하고, 시리얼 클록과 시리얼 데이터 신호를 출력하는 장치.The method of claim 2,
Each of the plurality of slaves cascaded to each other
After 8 clocks after receiving the chip select signal,
A device that activates the next stage and outputs a serial clock and serial data signal.
상기 호스트는
상기 어드레스 바이트를 통하여 데이터 기입 또는 판독을 수행할 상기 레지스터의 상기 어드레스를 출력하고
상기 데이터 바이트로 기입할 데이터를 출력하는 장치.The method of claim 1,
The host is
Output the address of the register to perform data writing or reading through the address byte,
An apparatus for outputting data to be written in the data bytes.
상기 호스트는
상기 캐스케이드로 연결된 복수의 슬레이브들이 동일한 데이터를 기입하도록 상기 설정 바이트를 설정하여 출력하는 장치.The method of claim 1,
The host is
An apparatus for setting and outputting the setting byte so that a plurality of slaves connected in the cascade write the same data.
상기 호스트는 상기 어드레스 바이트를 통하여 데이터 기입을 수행할 상기 레지스터의 상기 어드레스를 출력하고,
기입할 데이터를 상기 데이터 바이트로 출력하는 장치.The method of claim 7,
The host outputs the address of the register to perform data writing through the address byte,
A device that outputs data to be written in the data byte.
상기 슬레이브는 디지털 전광판(digital signage)를 제어하는 콘트롤러(controller)인 장치.
The method of claim 1,
The slave device is a controller that controls a digital signage.
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