JP2018045409A - Data transmitter/receiver, and data transmission/reception system - Google Patents

Data transmitter/receiver, and data transmission/reception system Download PDF

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哲 海谷
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Abstract

PROBLEM TO BE SOLVED: To suppress a time lag between a synchronous clock signal and serial data.SOLUTION: A mask IC 10 and two slaves IC 20 consisting of a data transmission/reception system 1 are connected to each other by a Serial Peripheral Interface (abbreviated as SPI). The slave IC 20 having a chip select signal CS#(=1, and 2) asserted is configured to receive a synchronous clock signal SPI_SCLK, and input serial data SPS_DI from the master IC 10; and return output serial data SPS_DO created by use of the received synchronous clock signal SPI_SCLK and input serial data SPS_DI to the master IC 10 in synchronization with the synchronous clock signal SPI_SCLK. In this instance, the slave IC 20 is configured to, upon returning the output serial data SPS_DO to the master IC 10, accelerate an output timing of the returning.SELECTED DRAWING: Figure 1

Description

本発明は、データ送受信装置、データ送受信システムに関する。   The present invention relates to a data transmission / reception device and a data transmission / reception system.

１つのマスタデバイスと複数のスレーブデバイスとを接続し、１つのマスタデバイスが複数のスレーブデバイスを制御する制御方式が知られている。そして、マスタデバイスと各スレーブデバイスとの間でのデータの授受を、シリアル・ペリフェラル・インタフェース(Serial Peripheral Interface：ＳＰＩ)やマイクロワイヤ（Microwire）など、クロック同期式のシリアル通信で行うことが知られている。   A control method is known in which one master device is connected to a plurality of slave devices, and one master device controls a plurality of slave devices. It is known that data transfer between the master device and each slave device is performed by clock synchronous serial communication such as Serial Peripheral Interface (SPI) or Microwire. ing.

特許文献１には、マスタデバイスが作成し、制御対象となるスレーブデバイスの選択に用いられるチップセレクト信号のアサートおよびネゲートのタイミングを、同期用のクロック信号との関係により変更することが記載されている。   Patent Document 1 describes that the assertion and negation timing of a chip select signal created by a master device and used to select a slave device to be controlled is changed depending on the relationship with a clock signal for synchronization. Yes.

また、特許文献２には、マスタデバイスが、スレーブデバイス毎に同期用のクロックの周波数を設定し、対象となるスレーブデバイスとの間では、対象となるスレーブデバイス用に設定された周波数のクロックでシリアル通信を行うことが記載されている。   Further, in Patent Document 2, the master device sets the frequency of the clock for synchronization for each slave device, and with the target slave device, the clock of the frequency set for the target slave device is used. It describes that serial communication is performed.

特開２００５−１４１６２９号公報JP 2005-141629 A 特開２０１２−１３４８４１号公報JP 2012-134841 A

ここで、マスタデバイス側で、各々のスレーブデバイスに応じた通信用の設定を行う構成を採用した場合には、マスタデバイスに接続されるスレーブデバイスの数に応じた設定が必要となる。このような設定をソフトウェアで行う場合には、対象となるスレーブデバイスを切り替えるたびに設定を変更するための時間が必要となる分、マスタデバイスが実行する処理の効率が低下する。また、このような設定をハードウェアで行う場合には、マスタデバイスの構成が複雑化する。   Here, when a configuration in which a setting for communication according to each slave device is adopted on the master device side, a setting corresponding to the number of slave devices connected to the master device is required. When such setting is performed by software, the time required for changing the setting every time the target slave device is switched requires the efficiency of processing executed by the master device. Further, when such setting is performed by hardware, the configuration of the master device is complicated.

本発明は、同期クロック信号とシリアルデータとの時間的なずれを抑制することを目的とする。   An object of the present invention is to suppress a time lag between a synchronous clock signal and serial data.

請求項１記載の発明は、同期クロック信号と当該同期クロック信号に同期した入力シリアルデータとを受信する受信手段と、受信した前記同期クロック信号と前記入力シリアルデータとを用いて作成された出力シリアルデータを、当該同期クロック信号に同期させて送信する送信手段と、前記同期クロック信号に対し予め定められた前記出力シリアルデータの送信タイミングを前倒しする前倒し手段とを含むデータ送受信装置である。
請求項２記載の発明は、前記前倒し手段は、前記同期クロック信号の周期に応じて前記出力シリアルデータの送信タイミングの前倒し量を決定することを特徴とする請求項１記載のデータ送受信装置である。
請求項３記載の発明は、前記前倒し手段は、自装置内での前記同期クロック信号の遅延量に合わせて、前記出力シリアルデータの送信タイミングの前倒し量を決定することを特徴とする請求項１または２記載のデータ送受信装置である。
請求項４記載の発明は、前記出力シリアルデータの送信タイミングを前倒しするか否かを選択する選択手段をさらに含むことを特徴とする請求項１乃至３のいずれか１項記載のデータ送受信装置である。
請求項５記載の発明は、同期クロック信号と当該同期クロック信号に同期させた入力シリアルデータとを送信する第１の装置と、前記第１の装置から受信した前記同期クロック信号と前記入力シリアルデータとを用いて作成された出力シリアルデータを、当該同期クロック信号に同期させて当該第１の装置に返信する第２の装置とを備え、前記第２の装置は、前記同期クロック信号に対し予め定められた前記出力シリアルデータの送信タイミングを前倒しして、前記第１の装置に返信することを特徴とするデータ送受信システムである。 The invention according to claim 1 is a receiving means for receiving a synchronous clock signal and input serial data synchronized with the synchronous clock signal, and an output serial generated using the received synchronous clock signal and the input serial data. A data transmission / reception apparatus including transmission means for transmitting data in synchronization with the synchronous clock signal, and forward means for advancing transmission timing of the output serial data predetermined for the synchronous clock signal.
The invention according to claim 2 is the data transmitting / receiving apparatus according to claim 1, wherein the advance means determines an advance amount of the transmission timing of the output serial data in accordance with a cycle of the synchronous clock signal. .
The invention according to claim 3 is characterized in that the advancement means determines the advancement amount of the transmission timing of the output serial data in accordance with the delay amount of the synchronous clock signal in its own device. Alternatively, the data transmitting / receiving apparatus according to 2 is provided.
According to a fourth aspect of the present invention, there is provided the data transmitting / receiving apparatus according to any one of the first to third aspects, further comprising selection means for selecting whether or not to advance the transmission timing of the output serial data. is there.
The invention according to claim 5 is a first device for transmitting a synchronous clock signal and input serial data synchronized with the synchronous clock signal, and the synchronous clock signal and the input serial data received from the first device. And a second device for returning the output serial data generated by using the method to the first device in synchronization with the synchronous clock signal. A data transmission / reception system characterized in that the predetermined transmission timing of the output serial data is advanced and sent back to the first device.

請求項１記載の発明によれば、同期クロック信号とシリアルデータとの時間的なずれを抑制することができる。
請求項２記載の発明によれば、より簡易に、同期クロック信号とシリアルデータとの時間的なずれを抑制することができる。
請求項３記載の発明によれば、同期クロック信号とシリアルデータとの時間的なずれを、より小さくすることができる。
請求項４記載の発明によれば、例えば同期クロック信号の周波数が低い場合に、同期クロック信号とシリアルデータとの時間的なずれを抑制することができる。
請求項５記載の発明によれば、同期クロック信号とシリアルデータとの時間的なずれを抑制するができる。 According to the first aspect of the present invention, the time lag between the synchronous clock signal and the serial data can be suppressed.
According to the second aspect of the present invention, it is possible to more easily suppress the time lag between the synchronous clock signal and the serial data.
According to the third aspect of the present invention, the time lag between the synchronous clock signal and the serial data can be further reduced.
According to the fourth aspect of the present invention, for example, when the frequency of the synchronous clock signal is low, a time lag between the synchronous clock signal and the serial data can be suppressed.
According to the fifth aspect of the present invention, the time lag between the synchronous clock signal and the serial data can be suppressed.

本実施の形態が適用されるデータ送受信システムの構成を示す図である。It is a figure which shows the structure of the data transmission / reception system to which this Embodiment is applied. （ａ）はスレーブＩＣの構成を示す図であり、（ｂ）はスレーブＩＣから出力される出力シリアルデータの構成を示す図である。(A) is a figure which shows the structure of a slave IC, (b) is a figure which shows the structure of the output serial data output from a slave IC. スレーブＩＣによる読み出し処理を説明するためのフローチャートである。It is a flowchart for demonstrating the read-out process by a slave IC. スレーブＩＣによる読み出し処理を説明するためのタイミングチャートである。It is a timing chart for demonstrating the read-out process by a slave IC. 読み出し処理における同期クロック解析部の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the synchronous clock analysis part in read-out processing. 読み出し処理における周期検出部の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the period detection part in a read-out process. 読み出し処理における出力基準信号作成部およびシフトレジスタの動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the output reference signal preparation part in a read-out process, and a shift register.

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［データ送受信システムの構成］
図１は、本実施の形態が適用されるデータ送受信システム１の構成を示す図である。
このデータ送受信システム１は、マスタ集積回路（以下では、「マスタＩＣ」と表記）１０と、それぞれがマスタＩＣ１０に接続される複数（ここでは２つ）のスレーブ集積回路（以下では、「スレーブＩＣ」と表記）２０とを備えている。本実施の形態のデータ送受信システム１は、例えば複写機等の画像形成装置の制御系で用いられる。この場合、マスタＩＣ１０が、画像形成装置の全体を制御するメインコントローラとして、各スレーブＩＣ２０が、メインコントローラ（マスタＩＣ１０）による制御の下、画像形成装置の一部（例えばモータ）を制御するサブコントローラとして、それぞれ機能する。 Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
[Data transmission / reception system configuration]
FIG. 1 is a diagram illustrating a configuration of a data transmission / reception system 1 to which the exemplary embodiment is applied.
The data transmission / reception system 1 includes a master integrated circuit (hereinafter referred to as “master IC”) 10 and a plurality (here, two) of slave integrated circuits (hereinafter referred to as “slave ICs”) connected to the master IC 10. 20). The data transmission / reception system 1 according to the present embodiment is used in a control system of an image forming apparatus such as a copying machine. In this case, the master IC 10 is a main controller that controls the entire image forming apparatus, and each slave IC 20 is a sub-controller that controls a part of the image forming apparatus (for example, a motor) under the control of the main controller (master IC 10). As each function.

このデータ送受信システム１において、マスタＩＣ１０と、２つのスレーブＩＣ２０とは、シリアル・ペリフェラル・インタフェース（Serial Peripheral Interface：ＳＰＩ）によって接続されている。ＳＰＩは、クロック同期式且つ全二重方式のシリアルバスの一種である。ＳＰＩでは、マスタＩＣ１０と各スレーブＩＣ２０とが、それぞれ４本の信号線を用いてデータの送受信を行う。   In this data transmission / reception system 1, the master IC 10 and the two slave ICs 20 are connected by a serial peripheral interface (SPI). SPI is a kind of serial bus of clock synchronous type and full duplex type. In SPI, the master IC 10 and each slave IC 20 transmit and receive data using four signal lines.

ＳＰＩで用いられる４つの信号のうちの１つ目は、マスタＩＣ１０が、通信対象となるスレーブＩＣ２０を選択するために用いられるチップセレクト信号ＣＳ♯（この例では♯：１、２）である。このチップセレクト信号ＣＳ♯は、マスタＩＣ１０が作成して各スレーブＩＣ２０に送る。なお、ＳＰＩでは、チップセレクト信号ＣＳ♯がアサートに設定されたスレーブＩＣ２０が通信対象となり、チップセレクト信号ＣＳ＃がネゲートに設定されたスレーブＩＣ２０が非通信対象となる。   The first of the four signals used in the SPI is a chip select signal CS # (#: 1, 2 in this example) used by the master IC 10 to select the slave IC 20 to be communicated. This chip select signal CS # is generated by the master IC 10 and sent to each slave IC 20. In the SPI, the slave IC 20 in which the chip select signal CS # is set to be asserted is a communication target, and the slave IC 20 in which the chip select signal CS # is set to be negated is a non-communication target.

ＳＰＩで用いられる４つの信号のうちの２つ目は、マスタＩＣ１０とスレーブＩＣ２０との同期を取るために用いられる、同期クロック信号ＳＰＩ＿ＳＣＬＫである。この同期クロック信号ＳＰＩ＿ＳＣＬＫは、マスタＩＣ１０が作成して各スレーブＩＣ２０に送る。なお、この例において、同期クロック信号ＳＰＩ＿ＳＣＬＫの周波数（周期）は、常に一定となるように設定される。   The second of the four signals used in the SPI is a synchronization clock signal SPI_SCLK used for synchronizing the master IC 10 and the slave IC 20. This synchronous clock signal SPI_SCLK is created by the master IC 10 and sent to each slave IC 20. In this example, the frequency (cycle) of the synchronous clock signal SPI_SCLK is set to be always constant.

ＳＰＩで用いられる４つの信号のうちの３つ目は、マスタＩＣ１０がスレーブＩＣ２０に各種要求を行うために用いられる、入力シリアルデータＳＰＳ＿ＤＩである。この入力シリアルデータＳＰＳ＿ＤＩは、マスタＩＣ１０が作成して各スレーブＩＣ２０に送る。なお、この入力シリアルデータＳＰＳ＿ＤＩには、上記要求として、スレーブＩＣ２０が実行するコマンド等が含まれる。   The third of the four signals used in the SPI is input serial data SPS_DI used for the master IC 10 to make various requests to the slave IC 20. This input serial data SPS_DI is created by the master IC 10 and sent to each slave IC 20. The input serial data SPS_DI includes a command executed by the slave IC 20 as the request.

ＳＰＩで用いられる４つの信号のうちの４つ目は、スレーブＩＣ２０がマスタＩＣ１０からの各種要求に対する応答を行うために用いられる、出力シリアルデータＳＰＳ＿ＤＯである。この出力シリアルデータＳＰＳ＿ＤＯは、各スレーブＩＣ２０が作成してマスタＩＣ１０に送る。なお、この出力シリアルデータＳＰＳ＿ＤＯには、上記応答として、マスタＩＣ１０から出力要求を受けたデータ等が含まれる。   The fourth of the four signals used in the SPI is output serial data SPS_DO used for the slave IC 20 to respond to various requests from the master IC 10. This output serial data SPS_DO is created by each slave IC 20 and sent to the master IC 10. The output serial data SPS_DO includes data received from the master IC 10 as an output as the response.

そして、ＳＰＩでは、これら入力シリアルデータＳＰＳ＿ＤＩおよび出力シリアルデータＳＰＳ＿ＤＯの送受信が、同期クロック信号ＳＰＩ＿ＳＣＬＫと同期するように行われる。また、ＳＰＩでは、これら入力シリアルデータＳＰＳ＿ＤＩおよび出力シリアルデータＳＰＳ＿ＤＯの送受信が常に並列（全二重）に行われ得る。   In the SPI, transmission / reception of the input serial data SPS_DI and output serial data SPS_DO is performed in synchronization with the synchronous clock signal SPI_SCLK. In the SPI, transmission / reception of the input serial data SPS_DI and output serial data SPS_DO can always be performed in parallel (full duplex).

なお、送受信システム１を構成するスレーブＩＣ２０が１つだけの場合、すなわち、１つのマスタＩＣ１０と１つのスレーブＩＣ２０とでデータ送受信システム１を構成する場合、チップセレクト信号ＣＳ＃は不要となり、ＳＰＩに必要な信号線の数は３本となる。   When only one slave IC 20 is included in the transmission / reception system 1, that is, when the data transmission / reception system 1 is configured by one master IC 10 and one slave IC 20, the chip select signal CS # is not necessary and is included in the SPI. The number of necessary signal lines is three.

［スレーブＩＣの構成］
図２（ａ）は、スレーブＩＣ２０の構成を示す図である。
スレーブＩＣ２０は、第１フリップフロップ２１（以下では、「第１ＦＦ２１」と表記）と、第２フリップフロップ２２（以下では、「第２ＦＦ２２」と表記）と、同期クロック解析部２３と、周期検出部２４と、出力基準信号作成部２５と、マルチプレクサ２６と、内部回路２７と、シフトレジスタ２８と、トライステートバッファ２９とを備えている。 [Configuration of slave IC]
FIG. 2A is a diagram illustrating a configuration of the slave IC 20.
The slave IC 20 includes a first flip-flop 21 (hereinafter referred to as “first FF 21”), a second flip-flop 22 (hereinafter referred to as “second FF 22”), a synchronous clock analyzer 23, and a period detector. 24, an output reference signal generator 25, a multiplexer 26, an internal circuit 27, a shift register 28, and a tri-state buffer 29.

第１ＦＦ２１は、Ｄ型フリップフロップで構成されている。この第１ＦＦ２１には、マスタＩＣ１０（図１参照）から供給される同期クロック信号ＳＰＩ＿ＳＣＬＫが入力される。そして、第１ＦＦ２１は、同期クロック信号ＳＰＩ＿ＳＣＬＫをラッチし、予め決められた時間（この例では、後述するシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの１周期分）だけ遅延させて出力する。   The first FF 21 is composed of a D-type flip-flop. The first FF 21 is supplied with a synchronous clock signal SPI_SCLK supplied from the master IC 10 (see FIG. 1). Then, the first FF 21 latches the synchronous clock signal SPI_SCLK, and outputs it after being delayed by a predetermined time (in this example, one cycle of a system clock signal System_CLK described later).

第２ＦＦ２２も、Ｄ型フリップフロップで構成されている。この第２ＦＦ２２には、第１ＦＦ２１から供給される同期クロック信号ＳＰＩ＿ＳＣＬＫが入力される。そして、第２ＦＦ２２は、同期クロック信号ＳＰＩ＿ＳＣＬＫをラッチし、予め決められた時間（この例では、後述するシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの１周期分）だけ遅延させて出力する。   The second FF 22 is also composed of a D-type flip-flop. The synchronous clock signal SPI_SCLK supplied from the first FF 21 is input to the second FF 22. Then, the second FF 22 latches the synchronous clock signal SPI_SCLK, and outputs it after being delayed by a predetermined time (in this example, one cycle of a system clock signal System_CLK described later).

この例において、マスタＩＣ１０からスレーブＩＣ２０に供給される同期クロック信号ＳＰＩ＿ＳＣＬＫは、第１ＦＦ２１および第２ＦＦ２２を通過することにより、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの２周期分だけ遅延した状態で、同期クロック解析部２３に向けて出力されることになる。   In this example, the synchronous clock signal SPI_SCLK supplied from the master IC 10 to the slave IC 20 passes through the first FF 21 and the second FF 22 and is delayed by two cycles of the system clock signal System_CLK. Will be output.

同期クロック解析部２３には、第２ＦＦ２２から、同期クロック信号ＳＰＩ＿ＳＣＬＫが入力される。また、同期クロック解析部２３には、スレーブＩＣ２０に内蔵されるクロック発生部（図示せず）から、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫが入力される。そして、同期クロック解析部２３は、同期クロック信号ＳＰＩ＿ＳＣＬＫとシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫとを用いて、同期クロック信号ＳＰＩ＿ＳＣＬＫにおける、パルスの立ち上がり（「Ｌ」→「Ｈ」）に対応する立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴと、パルスの立ち下がり（「Ｈ」→「Ｌ」）に対応する立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴとを作成し、出力する。   The synchronization clock signal SPI_SCLK is input from the second FF 22 to the synchronization clock analysis unit 23. Further, the system clock signal System_CLK is input to the synchronous clock analysis unit 23 from a clock generation unit (not shown) built in the slave IC 20. Then, the synchronous clock analysis unit 23 uses the synchronous clock signal SPI_SCLK and the system clock signal System_CLK, and the rising edge detection signal UP_DETECT corresponding to the rising edge (“L” → “H”) of the synchronous clock signal SPI_SCLK, A fall detection signal DW_DETECT corresponding to the fall of the pulse (“H” → “L”) is generated and output.

周期検出部２４には、同期クロック解析部２３から、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴが入力される。また、周期検出部２４には、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫが入力される。そして、周期検出部２４は、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴとシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫとを用いて、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴの１周期におけるシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの周期の数に対応する周期値信号ＦＲＥＱを作成し、出力する。   The rising edge detection signal UP_DETECT is input to the period detection unit 24 from the synchronous clock analysis unit 23. Further, the system clock signal System_CLK is input to the period detection unit 24. Then, the period detector 24 uses the rising edge detection signal UP_DETECT and the system clock signal System_CLK to create a period value signal FREQ corresponding to the number of periods of the system clock signal System_CLK in one period of the rising edge detection signal UP_DETECT. To do.

出力基準信号作成部２５には、同期クロック解析部２３から、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴが入力される。また、出力基準信号作成部２５には、周期検出部２４から、周期値信号ＦＲＥＱが入力される。さらに、出力基準信号作成部２５には、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫが入力される。そして、出力基準信号作成部２５は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴと周期値信号ＦＲＥＱとシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫとを用いて、出力シリアルデータＳＰＳ＿ＤＯの出力で使用する出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを作成し、出力する。   The output reference signal generator 25 receives the falling detection signal DW_DETECT from the synchronous clock analyzer 23. Further, the cycle value signal FREQ is input from the cycle detector 24 to the output reference signal generator 25. Further, the system clock signal System_CLK is input to the output reference signal creation unit 25. Then, the output reference signal creation unit 25 creates and outputs the output reference signal PRE_DETECT used for the output of the output serial data SPS_DO, using the falling detection signal DW_DETECT, the period value signal FREQ, and the system clock signal System_CLK.

マルチプレクサ２６には、同期クロック解析部２３から、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴが入力される。また、マルチプレクサ２６には、出力基準信号作成部２５から、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴが入力される。さらに、マルチプレクサ２６には、スレーブＩＣ２０に対し予め設定された動作モード（「通常モード」および「前倒しモード」：詳細は後述する）に対応したモード信号ＭＯＤＥ＿ＳＥＮＤが入力される。そして、マルチプレクサ２６は、モード信号ＭＯＤＥ＿ＳＥＮＤが「通常モード（＝０）」に設定されている場合は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴを選択して出力する。また、マルチプレクサ２６は、モード信号ＭＯＤＥ＿ＳＥＮＤが「前倒しモード（＝１）」に設定されている場合は、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを選択して出力する。   The multiplexer 26 receives the falling detection signal DW_DETECT from the synchronous clock analyzer 23. The multiplexer 26 receives the output reference signal PRE_DETECT from the output reference signal generator 25. Further, the multiplexer 26 receives a mode signal MODE_SEND corresponding to operation modes (“normal mode” and “forward mode”: details will be described later) set in advance for the slave IC 20. When the mode signal MODE_SEND is set to “normal mode (= 0)”, the multiplexer 26 selects and outputs the falling detection signal DW_DETECT. Further, the multiplexer 26 selects and outputs the output reference signal PRE_DETECT when the mode signal MODE_SEND is set to “advanced mode (= 1)”.

内部回路２７には、マスタＩＣ１０から供給される入力シリアルデータＳＰＳ＿ＤＩが入力される。そして、内部回路２７は、入力シリアルデータＳＰＳ＿ＤＩに基づいて得られた、出力シリアルデータＳＰＳ＿ＤＯの元となる出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］を出力する。ここで、本実施の形態では、出力シリアルデータＳＰＳ＿ＤＯが８ビットのデータであることから、出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］も８ビットのデータとなっている。   Input serial data SPS_DI supplied from the master IC 10 is input to the internal circuit 27. Then, the internal circuit 27 outputs the output parallel data DATA_OUT [7: 0] that is the basis of the output serial data SPS_DO obtained based on the input serial data SPS_DI. In this embodiment, since the output serial data SPS_DO is 8-bit data, the output parallel data DATA_OUT [7: 0] is also 8-bit data.

シフトレジスタ２８には、マルチプレクサ２６から、動作モードに応じて立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴまたは出力基準信号ＰＲＥ＿ＤＥＴＥＣＴが入力される。また、シフトレジスタ２８には、内部回路２７から出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］が入力される。そして、シフトレジスタ２８は、８ビットの出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］から、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴまたは出力基準信号ＰＲＥ＿ＤＥＴＥＣＴに同期してシリアル化させた８ビットの出力シリアルデータＳＰＳ＿ＤＯを作成し、出力する。   The shift register 28 receives the falling detection signal DW_DETECT or the output reference signal PRE_DETECT from the multiplexer 26 according to the operation mode. Further, the output parallel data DATA_OUT [7: 0] is input to the shift register 28 from the internal circuit 27. Then, the shift register 28 creates 8-bit output serial data SPS_DO serialized in synchronization with the falling detection signal DW_DETECT or the output reference signal PRE_DETECT from the 8-bit output parallel data DATA_OUT [7: 0], Output.

トライステートバッファ２９は、出力レベルを「Ｈ」、「Ｌ」および「Ｈｉ−Ｚ（ハイインピーダンス）」の３状態に切り替え可能なバッファである。トライステートバッファ２９には、シフトレジスタ２８から、出力シリアルデータＳＰＳ＿ＤＯが入力される。そして、トライステートバッファ２９は、イネーブル信号ＥＮＢがオフ（０）になっているときに、シフトレジスタ２８からの入力をそのまま出力シリアルデータＳＰＳ＿ＤＯとして出力する。また、トライステートバッファ２９は、イネーブル信号ＥＮＢがオン（１）になっているときにＨｉ−Ｚとなり、出力シリアルデータＳＰＳ＿ＤＯをＨｉ−Ｚとする。   The tri-state buffer 29 is a buffer that can switch the output level between three states of “H”, “L”, and “Hi-Z (high impedance)”. The output serial data SPS_DO is input from the shift register 28 to the tristate buffer 29. The tri-state buffer 29 outputs the input from the shift register 28 as output serial data SPS_DO as it is when the enable signal ENB is off (0). The tristate buffer 29 becomes Hi-Z when the enable signal ENB is on (1), and the output serial data SPS_DO becomes Hi-Z.

［出力シリアルデータ］
図２（ｂ）は、スレーブＩＣ２０から出力される出力シリアルデータＳＰＳ＿ＤＯの構成を示す図である。
本実施の形態において、出力シリアルデータＳＰＳ＿ＤＯは、最上位ビット（Most Significant Bit：ＭＳＢ）であるＤＡＴＡ７から、最下位ビット（Least Significant Bit：ＬＳＢ）であるＤＡＴＡ０の順に、時間軸に沿って８個のデータが配列されている。そして、出力シリアルデータＳＰＳ＿ＤＯを構成するＤＡＴＡ７〜ＤＡＴＡ０のそれぞれは、同期クロック信号ＳＰＩ＿ＳＣＬＫの周期と同じ長さに設定される。 [Output serial data]
FIG. 2B is a diagram showing a configuration of output serial data SPS_DO output from the slave IC 20.
In the present embodiment, eight pieces of output serial data SPS_DO are arranged along the time axis in the order from DATA7 which is the most significant bit (MSB) to DATA0 which is the least significant bit (LSB). Data is arranged. Each of DATA7 to DATA0 constituting output serial data SPS_DO is set to the same length as the cycle of synchronous clock signal SPI_SCLK.

ここで、本実施の形態では、マスタＩＣ１０が第１の装置の一例として、スレーブＩＣ２０が第２の装置およびデータ送受信装置の一例として、それぞれ機能している。また、本実施の形態では、第１ＦＦ２１および内部回路２７が受信手段の一例として、トライステートバッファ２９が送信手段の一例として、それぞれ機能している。さらに、本実施の形態では、出力基準信号作成部２５、マルチプレクサ２６およびシフトレジスタ２８が、前倒し手段の一例として機能している。   Here, in the present embodiment, the master IC 10 functions as an example of the first device, and the slave IC 20 functions as an example of the second device and the data transmitting / receiving device. In the present embodiment, the first FF 21 and the internal circuit 27 function as an example of a reception unit, and the tristate buffer 29 functions as an example of a transmission unit. Further, in the present embodiment, the output reference signal creation unit 25, the multiplexer 26, and the shift register 28 function as an example of a forward moving unit.

［スレーブＩＣによる読み出し処理］
では、本実施の形態のデータ送受信システム１の動作について、具体例を挙げて説明を行う。なお、ここでは、マスタＩＣ１０が、対象となるスレーブＩＣ２０に対してデータの読み出し要求を送信（出力）し、対象となるスレーブＩＣ２０が、読み出し要求に応じて読み出したデータをマスタＩＣ１０に返信（出力）する動作（読み出し処理）を、スレーブＩＣ２０側からみた場合を例として説明する。 [Read processing by slave IC]
Now, the operation of the data transmission / reception system 1 of the present embodiment will be described with a specific example. Here, the master IC 10 transmits (outputs) a data read request to the target slave IC 20, and the target slave IC 20 returns (outputs) the data read in response to the read request to the master IC 10. ) Will be described as an example of the operation (reading process) viewed from the slave IC 20 side.

［読み出し処理の説明］
図３は、スレーブＩＣ２０による読み出し処理を説明するためのフローチャートである。なお、初期状態において、すべてのチップセレクト信号ＣＳ＃（ここではＣＳ１およびＣＳ２）は、ネゲートに設定されている。 [Description of read processing]
FIG. 3 is a flowchart for explaining the reading process by the slave IC 20. In the initial state, all chip select signals CS # (CS1 and CS2 here) are set to negate.

まず、１つのチップセレクト信号ＣＳ♯（例えば図１の右上に示すスレーブＩＣ２０の場合はチップセレクト信号ＣＳ１）がネゲートからアサートに変更される（ステップ１０）と、対象となるスレーブＩＣ２０は、マスタＩＣ１０が出力する同期クロック信号ＳＰＩ＿ＳＣＬＫの受信を開始する（ステップ２０）。そして、対象となるスレーブＩＣ２０では、受信した同期クロック信号ＳＰＩ＿ＳＣＬＫを、第１ＦＦ２１および第２ＦＦ２２を介して、同期クロック解析部２３へと出力する。なお、このとき、対象となるスレーブＩＣ２０は、マスタＩＣ１０が出力する入力シリアルデータＳＰＳ＿ＤＩの受信も開始する。そして、スレーブＩＣ２０では、受信した入力シリアルデータＳＰＳ＿ＤＩを、内部回路２７へと出力する。   First, when one chip select signal CS # (for example, the chip select signal CS1 in the case of the slave IC 20 shown in the upper right of FIG. 1) is changed from negation to assert (step 10), the slave IC 20 to be processed becomes the master IC 10 Starts to receive the synchronous clock signal SPI_SCLK output from (step 20). Then, the target slave IC 20 outputs the received synchronous clock signal SPI_SCLK to the synchronous clock analysis unit 23 via the first FF 21 and the second FF 22. At this time, the target slave IC 20 also starts receiving the input serial data SPS_DI output from the master IC 10. Then, the slave IC 20 outputs the received input serial data SPS_DI to the internal circuit 27.

次に、同期クロック解析部２３は、入力されてくる、同期クロック信号ＳＰＩ＿ＳＣＬＫとシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫとを用い、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴと立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴとを作成する（ステップ３０）。   Next, the synchronous clock analysis unit 23 generates a rising edge detection signal UP_DETECT and a falling edge detection signal DW_DETECT using the input synchronous clock signal SPI_SCLK and system clock signal System_CLK (step 30).

次いで、周期検出部２４は、入力されてくる、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴとシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫとを用い、周期値信号ＦＲＥＱを作成する（ステップ４０）。   Next, the cycle detection unit 24 creates the cycle value signal FREQ using the input rising detection signal UP_DETECT and the system clock signal System_CLK (step 40).

続いて、出力基準信号作成部２５は、入力されてくる、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴと周期値信号ＦＲＥＱとシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫとを用い、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを作成する（ステップ５０）。   Subsequently, the output reference signal creation unit 25 creates the output reference signal PRE_DETECT using the input falling detection signal DW_DETECT, the period value signal FREQ, and the system clock signal System_CLK (step 50).

そして、マルチプレクサ２６において、モード信号ＭＯＤＥ＿ＳＥＮＤが「前倒しモード」に設定されているか否かが判断される（ステップ６０）。   Then, in the multiplexer 26, it is determined whether or not the mode signal MODE_SEND is set to the “advance mode” (step 60).

ステップ６０において肯定の判断（ＹＥＳ）がなされた場合、すなわち、モード信号ＭＯＤＥ＿ＳＥＮＤが「前倒しモード」に設定されている場合、マルチプレクサ２６は、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを選択してシフトレジスタ２８に出力する（ステップ７０）。そして、シフトレジスタ２８は、内部回路２７から供給される出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］を、マルチプレクサ２６から供給される出力基準信号ＰＲＥ＿ＤＥＴＥＣＴに同期させてシリアル化し、出力シリアルデータＳＰＳ＿ＤＯとして出力する（ステップ８０）。   If an affirmative determination (YES) is made in step 60, that is, if the mode signal MODE_SEND is set to “advanced mode”, the multiplexer 26 selects the output reference signal PRE_DETECT and outputs it to the shift register 28 ( Step 70). Then, the shift register 28 serializes the output parallel data DATA_OUT [7: 0] supplied from the internal circuit 27 in synchronization with the output reference signal PRE_DETECT supplied from the multiplexer 26, and outputs it as output serial data SPS_DO ( Step 80).

一方、ステップ６０において否定の判断（ＮＯ）がなされた場合、すなわち、モード信号ＭＯＤＥ＿ＳＥＮＤが「通常モード」に設定されている場合、マルチプレクサ２６は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴを選択してシフトレジスタ２８に出力する（ステップ９０）。そして、シフトレジスタ２８は、内部回路２７から供給される出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］を、マルチプレクサ２６から供給される立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴに同期させてシリアル化し、出力シリアルデータＳＰＳ＿ＤＯとして出力する（ステップ１００）。   On the other hand, if a negative determination (NO) is made in step 60, that is, if the mode signal MODE_SEND is set to “normal mode”, the multiplexer 26 selects the falling detection signal DW_DETECT and sends it to the shift register 28. Output (step 90). Then, the shift register 28 serializes the output parallel data DATA_OUT [7: 0] supplied from the internal circuit 27 in synchronization with the falling detection signal DW_DETECT supplied from the multiplexer 26, and outputs it as output serial data SPS_DO. (Step 100).

では、データ送受信システム１における、スレーブＩＣ２０による読み出し処理について、タイミングチャートを用いて、さらに詳細な説明を行う。   Now, the read processing by the slave IC 20 in the data transmission / reception system 1 will be described in more detail using a timing chart.

図４は、スレーブＩＣ２０による読み出し処理を説明するためのタイミングチャートである。ここで、図４は、チップセレクト信号ＣＳ♯と、同期クロック信号ＳＰＩ＿ＳＣＬＫと、入力シリアルデータＳＰＳ＿ＤＩと、出力シリアルデータＳＰＳ＿ＤＯとの関係を示している。なお、ここでは、ＳＰＩの「ＭＯＤＥ０」を採用した場合を例とする。   FIG. 4 is a timing chart for explaining the reading process by the slave IC 20. Here, FIG. 4 shows the relationship between the chip select signal CS #, the synchronous clock signal SPI_SCLK, the input serial data SPS_DI, and the output serial data SPS_DO. Here, the case where SPI “MODE 0” is adopted is taken as an example.

初期状態において、スレーブＩＣ２０に供給されるチップセレクト信号ＣＳ♯（例えばＣＳ１）はネゲート（この場合は「Ｈ」）に設定されており、スレーブＩＣ２０は、マスタＩＣ１０から同期クロック信号ＳＰＩ＿ＳＣＬＫおよび入力シリアルデータＳＰＳ＿ＤＩを受信しないようになっている。また、初期状態において、スレーブＩＣ２０に設けられたトライステートバッファ２９は、ハイインピーダンス（Ｈｉ−Ｚ）状態に設定されており、出力シリアルデータＳＰＳ＿ＤＯもハイインピーダンス（Ｈｉ−Ｚ）となっている。   In the initial state, the chip select signal CS # (for example, CS1) supplied to the slave IC 20 is set to negate (in this case, “H”), and the slave IC 20 receives the synchronous clock signal SPI_SCLK and input serial data from the master IC 10. SPS_DI is not received. In the initial state, the tristate buffer 29 provided in the slave IC 20 is set to a high impedance (Hi-Z) state, and the output serial data SPS_DO is also in a high impedance (Hi-Z) state.

スレーブＩＣ２０において、ネゲート（Ｈ）されている自身のチップセレクト信号ＣＳ♯（例えばＣＳ１）がアサート（Ｌ）されると、スレーブＩＣ２０は、同期クロック信号ＳＰＩ＿ＳＣＬＫおよび入力シリアルデータＳＰＳ＿ＤＩの受信を開始する。   When the slave IC 20 asserts (L) its own chip select signal CS # (eg, CS1) that is negated (H), the slave IC 20 starts receiving the synchronous clock signal SPI_SCLK and the input serial data SPS_DI.

チップセレクト信号ＣＳ＃がアサートされている期間（以下では、『有効期間』と称する）のうち、同期クロック信号ＳＰＩ＿ＳＣＬＫの最初の８周期（０〜７）は、データを読み出す「ＲＥＡＤ」コマンドを８ビットで指定する『コマンド期間』となる。なお、コマンドには、「ＲＥＡＤ」コマンド以外に、データを書き込む「ＷＲＩＴＥ」コマンド等が存在する。   During the period in which the chip select signal CS # is asserted (hereinafter referred to as “valid period”), the first eight cycles (0 to 7) of the synchronous clock signal SPI_SCLK have 8 “READ” commands for reading data. This is the “command period” specified in bits. In addition to the “READ” command, the command includes a “WRITE” command for writing data.

コマンド期間に入力される入力シリアルデータＳＰＳ＿ＤＩには、上記コマンドが含まれている。また、コマンド期間において、出力シリアルデータＳＰＳ＿ＤＯは、初期状態と同じハイインピーダンス（Ｈｉ−Ｚ）に維持される。   The input serial data SPS_DI input during the command period includes the above command. In the command period, the output serial data SPS_DO is maintained at the same high impedance (Hi-Z) as in the initial state.

次に、上記有効期間のうち、コマンド期間に続く同期クロック信号ＳＰＩ＿ＳＣＬＫの２４周期（８〜３１）は、読み出したいデータのアドレスを指定する『アドレス期間』となる。アドレス期間に入力される入力シリアルデータＳＰＳ＿ＤＩには、シリアル化されたマルチビット（この例では２４ビット）のアドレスが含まれている。このとき、入力シリアルデータＳＰＳ＿ＤＩは、最上位ビット（ＡＤＲＳ２３）から最下位ビット（ＡＤＲＳ０）の順に配列されている。また、アドレス期間において、出力シリアルデータＳＰＳ＿ＤＯは、コマンド期間と同じハイインピーダンス（Ｈｉ−Ｚ）に維持される。   Next, of the effective period, 24 periods (8 to 31) of the synchronous clock signal SPI_SCLK following the command period is an “address period” for designating an address of data to be read. The input serial data SPS_DI input during the address period includes a serialized multi-bit address (24 bits in this example). At this time, the input serial data SPS_DI is arranged in the order of the most significant bit (ADRS23) to the least significant bit (ADRS0). In the address period, the output serial data SPS_DO is maintained at the same high impedance (Hi-Z) as that in the command period.

次いで、上記有効期間のうち、アドレス期間に続く同期クロック信号ＳＰＩ＿ＳＣＬＫの８周期（３２〜３９）は、アドレス期間で指定されたアドレスに対応するデータを出力する『データ期間』となる。データ期間に出力される出力シリアルデータＳＰＳ＿ＤＯには、シリアル化された８ビットのデータが含まれている。このとき、出力シリアルデータＳＰＳ＿ＤＯは、図２（ｂ）にも示したように、最上位ビット（ＤＡＴＡ７）から最下位ビット（ＤＡＴＡ０）の順に配列されている。   Next, 8 periods (32 to 39) of the synchronous clock signal SPI_SCLK following the address period in the effective period are “data periods” for outputting data corresponding to the address specified in the address period. The output serial data SPS_DO output in the data period includes serialized 8-bit data. At this time, the output serial data SPS_DO is arranged in the order of the most significant bit (DATA7) to the least significant bit (DATA0) as shown in FIG.

なお、データ期間に入る前（アドレス期間の終了時）までに、トライステートバッファ２９のハイインピーダンス（Ｈｉ−Ｚ）の設定は解除されている。   Note that the setting of the high impedance (Hi-Z) of the tristate buffer 29 is canceled before the data period starts (at the end of the address period).

本実施の形態では、動作モードが、「通常モード」に設定されている場合と「前倒しモード」に設定されている場合とで、データ期間内において、出力シリアルデータＳＰＳ＿ＤＯを構成する８ビットのシリアルデータであるＤＡＴＡ７〜ＤＡＴＡ０を出力するタイミングを異ならせている。より具体的に説明すると、「通常モード」では、同期クロック信号ＳＰＩ＿ＳＣＬＫの立ち下がりタイミングそのものに基づいて作成された立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴを基準として、出力シリアルデータＳＰＳ＿ＤＯの出力タイミングを設定している。これに対し、「前倒しモード」では、上記立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴのタイミングを、スレーブＩＣ２０内における同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延（この例ではシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの２周期）分だけ前倒しするように補正した出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを基準として、出力シリアルデータＳＰＳ＿ＤＯの出力タイミングを設定している。   In the present embodiment, the 8-bit serial data that constitutes the output serial data SPS_DO within the data period, depending on whether the operation mode is set to “normal mode” or “advanced mode”. The timing for outputting data DATA7 to DATA0 is different. More specifically, in the “normal mode”, the output timing of the output serial data SPS_DO is set with reference to the falling detection signal DW_DETECT created based on the falling timing itself of the synchronous clock signal SPI_SCLK. On the other hand, in the “advance mode”, the timing of the fall detection signal DW_DETECT is corrected to be advanced by the delay of the synchronous clock signal SPI_SCLK in the slave IC 20 (in this example, two cycles of the system clock signal System_CLK). The output timing of the output serial data SPS_DO is set based on the output reference signal PRE_DETECT.

［読み出し処理における同期クロック解析部の動作］
図５は、読み出し処理における同期クロック解析部２３の動作を説明するためのタイミングチャートである。図５に示す動作は、図３に示すステップ３０に対応するものである。ここで、図５は、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫと、同期クロック信号ＳＰＩ＿ＳＣＬＫと、クロックレベル信号ＣＬＫ＿ＬＶＬ（詳細は後述する）と、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴと、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴとの関係を示している。 [Operation of synchronous clock analyzer in read processing]
FIG. 5 is a timing chart for explaining the operation of the synchronous clock analyzer 23 in the reading process. The operation shown in FIG. 5 corresponds to step 30 shown in FIG. FIG. 5 shows a relationship among the system clock signal System_CLK, the synchronous clock signal SPI_SCLK, the clock level signal CLK_LVL (details will be described later), the rising detection signal UP_DETECT, and the falling detection signal DW_DETECT.

同期クロック解析部２３には、スレーブＩＣ２０内に設けられたクロック発生部（図示せず）から供給されるシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫと、第１ＦＦ２１および第２ＦＦ２２を通過した同期クロック信号ＳＰＩ＿ＳＣＬＫとが入力される。ここで、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫは、同期クロック信号ＳＰＩ＿ＳＣＬＫの２倍以上となる周波数に設定されている。なお、この例では、同期クロック信号ＳＰＩ＿ＳＣＬＫの周波数（周期）が５０ＭＨｚ（２０ｎｓ）に、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの周波数（周期）が２００ＭＨｚ（５ｎｓ）に、それぞれ設定されているものとする。ただし、スレーブＩＣ２０は、同期クロック信号ＳＰＩ＿ＳＣＬＫの周波数（周期）に関する情報を有していない（未知である）ものとする。   The synchronous clock analyzer 23 receives a system clock signal System_CLK supplied from a clock generator (not shown) provided in the slave IC 20 and a synchronous clock signal SPI_SCLK that has passed through the first FF 21 and the second FF 22. . Here, the system clock signal System_CLK is set to a frequency that is at least twice that of the synchronous clock signal SPI_SCLK. In this example, the frequency (cycle) of the synchronous clock signal SPI_SCLK is set to 50 MHz (20 ns), and the frequency (cycle) of the system clock signal System_CLK is set to 200 MHz (5 ns). However, it is assumed that the slave IC 20 does not have information about the frequency (cycle) of the synchronous clock signal SPI_SCLK (it is unknown).

同期クロック解析部２３は、同期クロック信号ＳＰＩ＿ＳＣＬＫに対し、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫを用いたオーバーサンプリングを行い、クロックレベル信号ＣＬＫ＿ＬＶＬを作成する。より具体的に説明すると、同期クロック解析部２３は、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫが「Ｌ→Ｈ」に移行する立ち上がりタイミングで、同期クロック信号ＳＰＩ＿ＳＣＬＫが「Ｈ」であればクロックレベル信号ＣＬＫ＿ＬＶＬを「Ｈ」に設定し、同期クロック信号ＳＰＩ＿ＳＣＬＫが「Ｌ」であればクロックレベル信号ＣＬＫ＿ＬＶＬを「Ｌ」に設定する、という処理を繰り返し行う。   The synchronous clock analysis unit 23 performs oversampling on the synchronous clock signal SPI_SCLK using the system clock signal System_CLK to generate a clock level signal CLK_LVL. More specifically, the synchronous clock analysis unit 23 sets the clock level signal CLK_LVL to “H” if the synchronous clock signal SPI_SCLK is “H” at the rising timing when the system clock signal System_CLK shifts from “L → H”. When the synchronous clock signal SPI_SCLK is “L”, the process of setting the clock level signal CLK_LVL to “L” is repeated.

また、同期クロック解析部２３は、自身が作成したクロックレベル信号ＣＬＫ＿ＬＶＬに基づき、さらに、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴと立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴとを作成する。ここで、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴおよび立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴは、初期状態および通常状態において、それぞれ「Ｌ」に設定される。そして、同期クロック解析部２３は、クロックレベル信号ＣＬＫ＿ＬＶＬが「Ｌ→Ｈ」に移行する立ち上がりタイミングで、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴを「Ｌ→Ｈ」に設定するとともに、予め決められた期間（ここではシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの１周期分）だけ「Ｈ」に維持させる処理を行う。また、同期クロック解析部２３は、クロックレベル信号ＣＬＫ＿ＬＶＬが「Ｈ→Ｌ」に移行する立ち下がりタイミングで、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴを「Ｌ→Ｈ」に設定するとともに、予め決められた期間（ここではシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの１周期分）だけ「Ｈ」に維持させる処理を行う。   Further, the synchronous clock analysis unit 23 further creates a rising detection signal UP_DETECT and a falling detection signal DW_DETECT based on the clock level signal CLK_LVL created by itself. Here, rising detection signal UP_DETECT and falling detection signal DW_DETECT are set to “L” in the initial state and the normal state, respectively. The synchronous clock analyzer 23 sets the rising detection signal UP_DETECT to “L → H” at the rising timing when the clock level signal CLK_LVL shifts from “L → H”, and sets a predetermined period (here, the system). A process of maintaining “H” only for one cycle of the clock signal System_CLK is performed. The synchronous clock analysis unit 23 sets the falling detection signal DW_DETECT from “L → H” at the falling timing when the clock level signal CLK_LVL shifts from “H → L”, and has a predetermined period (here. Then, a process of maintaining the system clock signal System_CLK at “H” for one cycle) is performed.

［読み出し処理における周期検出部の動作］
図６は、読み出し処理における周期検出部２４の動作を説明するためのタイミングチャートである。図６に示す動作は、図３に示すステップ４０に対応するものである。ここで、図６には、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫと、同期クロック信号ＳＰＩ＿ＳＣＬＫと、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴと、周期カウント信号ＦＲＥＱ＿ＣＮＴ（詳細は後述する）と、周期値信号ＦＲＥＱと、入力シリアルデータＳＰＳ＿ＤＩとの関係を示している。 [Operation of period detection unit in read processing]
FIG. 6 is a timing chart for explaining the operation of the period detector 24 in the reading process. The operation shown in FIG. 6 corresponds to step 40 shown in FIG. Here, FIG. 6 shows a system clock signal System_CLK, a synchronous clock signal SPI_SCLK, a rising edge detection signal UP_DETECT, a cycle count signal FREQ_CNT (details will be described later), a cycle value signal FREQ, and input serial data SPS_DI. Showing the relationship.

周期検出部２４には、クロック発生部（図示せず）から供給されるシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫと、同期クロック解析部２３から供給される立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴとが入力される。   The period detection unit 24 receives a system clock signal System_CLK supplied from a clock generation unit (not shown) and a rising edge detection signal UP_DETECT supplied from the synchronous clock analysis unit 23.

周期検出部２４は、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴに対し、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫを用いて、まず、周期カウント信号ＦＲＥＱ＿ＣＮＴを作成する。より具体的に説明すると、周期検出部２４は、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴが「Ｌ→Ｈ」に移行する立ち上がりタイミングから次の立ち上がりタイミングまでの期間（立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴの１周期）における、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの周期の数をカウントする。また、周期検出部２４は、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴの１周期が終了すると、このカウントをリセットし、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴの次の１周期における、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの周期の数をカウントする、という処理を繰り返す。そして、周期検出部２４は、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴの１周期分のカウント数を、周期カウント信号ＦＲＥＱ＿ＣＮＴとする。続いて、周期検出部２４は、作成した周期カウント信号ＦＲＥＱ＿ＣＮＴを用いて、周期値信号ＦＲＥＱを作成する。より具体的に説明すると、周期検出部２４は、コマンド期間における同期クロック信号ＳＰＩ＿ＳＣＬＫの８周期（０〜７）のうちの最初の４周期（０〜３）の周期カウント信号ＦＲＥＱ＿ＣＮＴから、周期値信号ＦＲＥＱを決定する。   The period detector 24 first generates a period count signal FREQ_CNT using the system clock signal System_CLK for the rising edge detection signal UP_DETECT. More specifically, the cycle detection unit 24 detects the system clock signal during a period (one cycle of the rising detection signal UP_DETECT) from the rising timing at which the rising detection signal UP_DETECT shifts from “L → H” to the next rising timing. Count the number of cycles of System_CLK. Further, when one cycle of the rising detection signal UP_DETECT ends, the cycle detection unit 24 resets this count and counts the number of cycles of the system clock signal System_CLK in the next cycle of the rising detection signal UP_DETECT. repeat. Then, the cycle detection unit 24 sets the count number for one cycle of the rising detection signal UP_DETECT as the cycle count signal FREQ_CNT. Subsequently, the cycle detection unit 24 creates a cycle value signal FREQ using the created cycle count signal FREQ_CNT. More specifically, the cycle detector 24 generates a cycle value signal from the cycle count signal FREQ_CNT of the first 4 cycles (0 to 3) of the 8 cycles (0 to 7) of the synchronous clock signal SPI_SCLK in the command period. Determine FREQ.

ここで、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴの１周期は、図６からも明らかなように、同期クロック信号ＳＰＩ＿ＳＣＬＫの１周期（２０ｎｓ）と同じである。そして、図６に示す例では、同期クロック信号ＳＰＩ＿ＳＣＬＫの１周期（２０ｎｓ）が、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの１周期（５ｎｓ）の４倍となっており、周期の数のカウント値は、４つの周期のそれぞれにおいて、「０、１、２、３」となっている。そこで、この例において、周期検出部２４は、周期カウント信号ＦＲＥＱ＿ＣＮＴのカウント値である「３」を、周期値信号ＦＲＥＱとして出力する。   Here, one cycle of the rising detection signal UP_DETECT is the same as one cycle (20 ns) of the synchronous clock signal SPI_SCLK, as is apparent from FIG. In the example shown in FIG. 6, one period (20 ns) of the synchronous clock signal SPI_SCLK is four times the one period (5 ns) of the system clock signal System_CLK, and the count value of the number of periods is four periods. In each case, “0, 1, 2, 3”. Therefore, in this example, the cycle detection unit 24 outputs “3” that is the count value of the cycle count signal FREQ_CNT as the cycle value signal FREQ.

そして、周期検出部２４における周期カウント信号ＦＲＥＱ＿ＣＮＴおよび周期値信号ＦＲＥＱの作成は、図６に示したように、入力シリアルデータＳＰＳ＿ＤＩとしてコマンド（図中には「Ｃｏｍｍａｎｄ＿ｄａｔａ７〜Ｃｏｍｍａｎｄ＿ｄａｔａ１」と表記）が入力されるコマンド期間（図４も参照）内において、コマンドの受信と平行して行われる。ただし、周期値信号ＦＲＥＱを作成するタイミングは、上記コマンド期間に限られるものではなく、図４に示すアドレス期間であってもよい。   Then, as shown in FIG. 6, a command (denoted as “Command_data7 to Command_data1”) is input as input serial data SPS_DI to create the cycle count signal FREQ_CNT and the cycle value signal FREQ in the cycle detector 24. Within the command period (see also FIG. 4). However, the timing for generating the period value signal FREQ is not limited to the command period, but may be the address period shown in FIG.

なお、本実施の形態の周期検出部２４は、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴから周期カウント信号ＦＲＥＱ＿ＣＮＴおよび周期値信号ＦＲＥＱを作成しているが、立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴに代えて立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴを用いても、同じ結果が得られる。   Note that the cycle detection unit 24 of the present embodiment creates the cycle count signal FREQ_CNT and the cycle value signal FREQ from the rise detection signal UP_DETECT. However, the fall detection signal DW_DETECT may be used instead of the rise detection signal UP_DETECT. The same result is obtained.

［読み出し処理における出力基準信号作成部およびシフトレジスタの動作］
図７は、読み出し処理における出力基準信号作成部２５およびシフトレジスタ２８の動作を説明するためのタイミングチャートである。図７に示す動作は、図３に示すステップ５０〜ステップ１００に対応するものである。ここで、図７には、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫと、同期クロック信号ＳＰＩ＿ＳＣＬＫ（１）と、同期クロック信号ＳＰＩ＿ＳＣＬＫ（２）と、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴと、出力カウント信号ＰＲＥ＿ＣＮＴ（詳細は後述する）と、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴと、出力シリアルデータＳＰＳ＿ＤＯ（Ａ）と、出力シリアルデータＳＰＳ＿ＤＯ（Ｂ）との関係を示している。 [Operation of output reference signal generator and shift register in read processing]
FIG. 7 is a timing chart for explaining the operations of the output reference signal generator 25 and the shift register 28 in the reading process. The operation shown in FIG. 7 corresponds to Step 50 to Step 100 shown in FIG. Here, FIG. 7 shows a system clock signal System_CLK, a synchronous clock signal SPI_SCLK (1), a synchronous clock signal SPI_SCLK (2), a falling detection signal DW_DETECT, and an output count signal PRE_CNT (details will be described later). , The relationship among the output reference signal PRE_DETECT, the output serial data SPS_DO (A), and the output serial data SPS_DO (B).

なお、図７に示す同期クロック信号ＳＰＩ＿ＳＣＬＫ（１）は、マスタＩＣ１０から第１ＦＦ２１（図１参照）に入力される同期クロック信号ＳＰＩ＿ＳＣＬＫを意味している。一方、図７に示す同期クロック信号ＳＰＩ＿ＳＣＬＫ（２）は、第１ＦＦ２１および第２ＦＦ２２を介して同期クロック解析部２３（図１参照）に入力される、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの２周期分だけ遅延した同期クロック信号ＳＰＩ＿ＳＣＬＫを意味している。ここで、本実施の形態では、同期クロック解析部２３において作成される立ち上がり検知信号ＵＰ＿ＤＥＴＥＣＴおよび立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴが、同期クロック信号ＳＰＩ＿ＳＣＬＫ（１）ではなく、同期クロック信号ＳＰＩ＿ＳＣＬＫ（２）から作成されていることになる。   Note that the synchronous clock signal SPI_SCLK (1) shown in FIG. 7 means the synchronous clock signal SPI_SCLK input from the master IC 10 to the first FF 21 (see FIG. 1). On the other hand, the synchronous clock signal SPI_SCLK (2) shown in FIG. 7 is input to the synchronous clock analysis unit 23 (see FIG. 1) via the first FF 21 and the second FF 22 and is delayed by two cycles of the system clock signal System_CLK. This means the clock signal SPI_SCLK. Here, in the present embodiment, the rising edge detection signal UP_DETECT and the falling edge detection signal DW_DETECT generated by the synchronous clock analysis unit 23 are generated from the synchronous clock signal SPI_SCLK (2) instead of the synchronous clock signal SPI_SCLK (1). Will be.

また、図７に示す出力シリアルデータＳＰＳ＿ＤＯ（Ａ）は、モード信号ＭＯＤＥ＿ＳＥＮＤが『前倒しモード』に設定されている場合（図３に示すステップ６０で「ＹＥＳ」）における出力シリアルデータＳＰＳ＿ＤＯを意味している。一方、図７に示す出力シリアルデータＳＰＳ＿ＤＯ（Ｂ）は、モード信号ＭＯＤＥ＿ＳＥＮＤが『通常モード』に設定されている場合（図３に示すステップ６０で「ＮＯ」）における出力シリアルデータＳＰＳ＿ＤＯを意味している。ここで、『前倒しモード』では、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴに同期させて出力シリアルデータＳＰＳ＿ＤＯ（Ａ）の出力を行う。一方、『通常モード』では、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴに同期させて出力シリアルデータＳＰＳ＿ＤＯ（Ｂ）の出力を行う。   Further, the output serial data SPS_DO (A) shown in FIG. 7 means the output serial data SPS_DO when the mode signal MODE_SEND is set to “advanced mode” (“YES” in step 60 shown in FIG. 3). Yes. On the other hand, the output serial data SPS_DO (B) shown in FIG. 7 means the output serial data SPS_DO when the mode signal MODE_SEND is set to “normal mode” (“NO” in step 60 shown in FIG. 3). Yes. Here, in the “advance mode”, output serial data SPS_DO (A) is output in synchronization with the output reference signal PRE_DETECT. On the other hand, in the “normal mode”, output serial data SPS_DO (B) is output in synchronization with the fall detection signal DW_DETECT.

出力基準信号作成部２５には、クロック発生部（図示せず）から供給されるシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫと、同期クロック解析部２３から供給される立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴと、周期検出部２４から供給される周期値信号ＦＲＥＱとが入力される。   The output reference signal creation unit 25 is supplied from the system detection signal DW_DETECT supplied from the system clock signal System_CLK supplied from the clock generation unit (not shown), the synchronous clock analysis unit 23, and the period detection unit 24. A periodic value signal FREQ is input.

出力基準信号作成部２５は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴに対し、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫを用いて、まず、出力カウント信号ＰＲＥ＿ＣＮＴを作成する。より具体的に説明すると、出力基準信号作成部２５は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴが「Ｌ→Ｈ」に移行する立ち上がりタイミングから次の立ち上がりタイミングまでの期間（立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴの１周期）における、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの周期の数をカウントする。また、出力基準信号作成部２５は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴの１周期が終了すると、このカウントをリセットし、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴの次の１周期における、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの周期の数をカウントする、という処理を繰り返す。そして、出力基準信号作成部２５は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴの１周期分のカウント数を、周期カウント信号ＦＲＥＱ＿ＣＮＴとする。   The output reference signal generator 25 first generates an output count signal PRE_CNT using the system clock signal System_CLK for the falling detection signal DW_DETECT. More specifically, the output reference signal generation unit 25 is in a period from the rising timing when the falling detection signal DW_DETECT shifts from “L → H” to the next rising timing (one cycle of the falling detection signal DW_DETECT). The number of periods of the system clock signal System_CLK is counted. Further, when one cycle of the falling detection signal DW_DETECT ends, the output reference signal generation unit 25 resets this count and counts the number of cycles of the system clock signal System_CLK in the next cycle of the falling detection signal DW_DETECT. Repeat the process. Then, the output reference signal generation unit 25 sets the count number for one cycle of the falling detection signal DW_DETECT as the cycle count signal FREQ_CNT.

また、出力基準信号作成部２５は、周期値信号ＦＲＥＱ（この例では、「３」）と、このスレーブＩＣ２０における同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延時間（この例では、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの「２」周期分）とを用い、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴの前倒し量に相当する、同期クロック信号ＳＰＩ＿ＳＣＬＫの周期の数（前倒し周期数）を求める。この例では、前倒し周期数＝周期値信号ＦＲＥＱ−同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延時間、すなわち、３−２＝１となる。   Further, the output reference signal generation unit 25 and the delay value of the cycle value signal FREQ (in this example, “3”) and the synchronous clock signal SPI_SCLK in the slave IC 20 (in this example, the “2” cycle of the system clock signal System_CLK) And the number of periods of the synchronous clock signal SPI_SCLK corresponding to the amount of advance of the falling detection signal DW_DETECT (the number of advance periods). In this example, the number of forward cycles = period value signal FREQ−delay time of the synchronous clock signal SPI_SCLK, that is, 3−2 = 1.

そして、出力基準信号作成部２５は、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴに対し、上述した前倒し周期数だけタイミングを前倒しした出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを作成する。より具体的に説明すると、出力基準信号作成部２５は、周期カウント信号ＦＲＥＱ＿ＣＮＴのカウント値が、上記前倒し周期数（＝１）となった後のタイミングで、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを「Ｌ→Ｈ」に設定するとともに、予め決められた期間（ここではシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの１周期分）だけ「Ｈ」に維持させる処理を行う。そして、この例において、出力基準信号作成部２５は、同期クロック信号ＳＰＩ＿ＳＣＬＫのうち、データ期間における最初の周期（この例では３２周期目）の１つ前となる、アドレス期間における最後の周期（この例では３１周期目）を基準として、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴを作成する。この例における出力基準信号ＰＲＥ＿ＤＥＴＥＣＴは、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴと比べて、同期クロック信号ＳＰＩ＿ＳＣＬＫの２周期分だけ、前倒しされた状態となる。   Then, the output reference signal creation unit 25 creates the output reference signal PRE_DETECT with the timing advanced by the number of forward cycles described above with respect to the falling detection signal DW_DETECT. More specifically, the output reference signal generation unit 25 sets the output reference signal PRE_DETECT to “L → H” at a timing after the count value of the cycle count signal FREQ_CNT reaches the number of forward cycles (= 1). And a process of maintaining the signal at “H” for a predetermined period (here, one period of the system clock signal System_CLK). In this example, the output reference signal generation unit 25 includes the last cycle in the address period (this is the first cycle in the data period (the 32nd period in this example)) of the synchronous clock signal SPI_SCLK. In the example, the output reference signal PRE_DETECT is created with reference to the 31st period). The output reference signal PRE_DETECT in this example is brought forward by two periods of the synchronous clock signal SPI_SCLK compared to the falling detection signal DW_DETECT.

シフトレジスタ２８には、マルチプレクサ２６から供給される立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴ（通常モードの場合）または出力基準信号ＰＲＥ＿ＤＥＴＥＣＴ（前倒しモードの場合）と、内部回路２７から供給される出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］とが入力される。   The shift register 28 includes a falling detection signal DW_DETECT (in the normal mode) or an output reference signal PRE_DETECT (in the forward mode) supplied from the multiplexer 26 and output parallel data DATA_OUT [7: 0] is input.

前倒しモードの場合、シフトレジスタ２８は、出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］をシリアル化したＤＡＴＡ７〜ＤＡＴＡ０（出力シリアルデータＳＰＳ＿ＤＯ）を、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴが「Ｌ→Ｈ」に移行する立ち上がりタイミングで順次出力する。   In the advance mode, the shift register 28 serializes DATA7 to DATA0 (output serial data SPS_DO) obtained by serializing the output parallel data DATA_OUT [7: 0] at the rising timing when the output reference signal PRE_DETECT shifts from “L → H”. Output sequentially.

一方、通常モードの場合、シフトレジスタ２８は、出力パラレルデータＤＡＴＡ＿ＯＵＴ［７：０］をシリアル化したＤＡＴＡ７〜ＤＡＴＡ０（出力シリアルデータＳＰＳ＿ＤＯ）を、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴが「Ｌ→Ｈ」に移行する立ち上がりタイミングで順次出力する。   On the other hand, in the normal mode, the shift register 28 shifts the falling detection signal DW_DETECT from “L → H” to DATA7 to DATA0 (output serial data SPS_DO) obtained by serializing the output parallel data DATA_OUT [7: 0]. Output sequentially at the rising timing.

図７に示す例では、マスタＩＣ１０が出力する同期クロック信号ＳＰＩ＿ＳＣＬＫ（１）と、スレーブＩＣ２０の内部で使用される同期クロック信号ＳＰＩ＿ＳＣＬＫ（２）とに、遅延に起因するずれが生じている。そして、図７に示す例では、『通常モード』の場合に、同期クロック信号ＳＰＩ＿ＳＣＬＫ（１）に対して出力シリアルデータＳＰＳ＿ＤＯ（Ｂ）が遅れて出力されることにより、マスタＩＣ１０が、ＤＡＴＡ７〜ＤＡＴＡ０の内容を、誤って把握するおそれがある。これに対し、図７に示す例では、『前倒しモード』の場合に、同期クロック信号ＳＰＩ＿ＳＣＬＫ（１）に対して出力シリアルデータＳＰＳ＿ＤＯ（Ａ）が遅れを取り戻した状態で（前倒しされた状態）で出力されることにより、マスタＩＣ１０が、ＤＡＴＡ７〜ＤＡＴＡ０の内容を、正しく把握することが可能となる。   In the example illustrated in FIG. 7, there is a shift due to delay between the synchronous clock signal SPI_SCLK (1) output from the master IC 10 and the synchronous clock signal SPI_SCLK (2) used inside the slave IC 20. In the example shown in FIG. 7, in the “normal mode”, the output serial data SPS_DO (B) is output with a delay from the synchronous clock signal SPI_SCLK (1), so that the master IC 10 has the DATA7 to DATA0. There is a risk of misunderstanding the contents of. On the other hand, in the example shown in FIG. 7, in the “advanced mode”, the output serial data SPS_DO (A) has recovered the delay from the synchronous clock signal SPI_SCLK (1) (the advanced state). By outputting, the master IC 10 can correctly grasp the contents of DATA7 to DATA0.

［その他］
なお、本実施の形態では、同期クロック信号ＳＰＩ＿ＳＣＬＫの周波数が、ＳＰＩとしては比較的高めであるために、同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延が問題となっていた。ただし、同期クロック信号ＳＰＩ＿ＳＣＬＫの周波数が低めである場合には、周期が長くなる分、マスタＩＣ１０が、ＤＡＴＡ７〜ＤＡＴＡ０の内容を、誤って把握するおそれが減る。したがって、このような場合には、スレーブＩＣ２０を、『前倒しモード』ではなく、『通常モード』に設定するとよい。これ以外に、例えば内部での同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延が少ない場合にも、スレーブＩＣ２０を、『前倒しモード』ではなく、『通常モード』に設定するとよい。 [Others]
In this embodiment, since the frequency of the synchronous clock signal SPI_SCLK is relatively high as the SPI, the delay of the synchronous clock signal SPI_SCLK has been a problem. However, when the frequency of the synchronous clock signal SPI_SCLK is lower, the master IC 10 is less likely to misunderstand the contents of DATA7 to DATA0 as the period becomes longer. Therefore, in such a case, the slave IC 20 may be set to the “normal mode” instead of the “forward mode”. In addition to this, for example, even when the delay of the internal synchronous clock signal SPI_SCLK is small, the slave IC 20 may be set to “normal mode” instead of “forward operation mode”.

また、ここでは、スレーブＩＣ２０内で、同期クロック信号ＳＰＩ＿ＳＣＬＫがシステムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの２周期分だけ遅延する場合を例として説明を行ったが、同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延は、マスタＩＣ１０とスレーブＩＣ２０とを接続する外部配線、スレーブＩＣ２０内に設けられた内部配線および各種回路等でも生じる。このため、同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延量は、システムクロック信号Ｓｙｓｔｅｍ＿ＣＬＫの２周期分には限られないし、同期クロック信号ＳＰＩ＿ＳＣＬＫの１周期以内にも限られない。   Here, the case where the synchronous clock signal SPI_SCLK is delayed by two periods of the system clock signal System_CLK in the slave IC 20 has been described as an example. However, the delay of the synchronous clock signal SPI_SCLK is the same as that of the master IC 10 and the slave IC 20. This also occurs in external wiring for connecting the internal wiring, internal wiring provided in the slave IC 20 and various circuits. For this reason, the delay amount of the synchronous clock signal SPI_SCLK is not limited to two cycles of the system clock signal System_CLK, and is not limited to within one cycle of the synchronous clock signal SPI_SCLK.

さらに、ここでは、１つのスレーブＩＣ２０に着目して説明を行ったが、図１に示したように、データ送受信システム１が複数のスレーブＩＣ２０を有する場合には、各スレーブＩＣ２０で同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延量が異なっていることが多い。このため、各スレーブＩＣ２０において、自身の同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延量に応じた前倒し量を設定するとよい。また、各スレーブＩＣ２０の特性によっては、データ送受信システム１において、あるスレーブＩＣ２０には『前倒しモード』を設定し、別のスレーブＩＣ２０には『通常モード』を設定する、という事態も生じ得る。   Furthermore, although the description has been given here focusing on one slave IC 20, as shown in FIG. 1, when the data transmission / reception system 1 has a plurality of slave ICs 20, each slave IC 20 has a synchronous clock signal SPI_SCLK. The amount of delay is often different. For this reason, in each slave IC 20, it is preferable to set a forward amount corresponding to the delay amount of its own synchronous clock signal SPI_SCLK. Further, depending on the characteristics of each slave IC 20, in the data transmission / reception system 1, there may occur a situation where “slave mode” is set for one slave IC 20 and “normal mode” is set for another slave IC 20.

ここで、ＳＰＩにおいて、同期クロック信号ＳＰＩ＿ＳＣＬＫの遅延が問題となるのは、上述した「ＲＥＡＤ」コマンドなど、有効期間内において、マスタＩＣ１０からスレーブＩＣ２０が入力シリアルデータＳＰＳ＿ＤＩを受信した後、スレーブＩＣ２０からマスタＩＣ１０に出力シリアルデータＳＰＳ＿ＤＯを送信（返信）する必要がある場合である。したがって、例えば「ＷＲＩＴＥ」コマンドなど、有効期間内において、マスタＩＣ１０からスレーブＩＣ２０が入力シリアルデータＳＰＳ＿ＤＩを受信した後、スレーブＩＣ２０からマスタＩＣ１０に出力シリアルデータＳＰＳ＿ＤＯを送信（返信）する必要がない場合には、立ち下がり検知信号ＤＷ＿ＤＥＴＥＣＴを用いればよく、出力基準信号ＰＲＥ＿ＤＥＴＥＣＴは不要である。   Here, in the SPI, the delay of the synchronous clock signal SPI_SCLK becomes a problem because after the slave IC 20 receives the input serial data SPS_DI from the master IC 10 within the valid period such as the “READ” command described above, the slave IC 20 This is a case where the output serial data SPS_DO needs to be transmitted (returned) to the master IC 10. Accordingly, when the slave IC 20 does not need to transmit (reply) the output serial data SPS_DO from the slave IC 20 to the master IC 10 after the slave IC 20 receives the input serial data SPS_DI within a valid period, such as a “WRITE” command. May use the fall detection signal DW_DETECT, and the output reference signal PRE_DETECT is unnecessary.

なお、本実施の形態では、データ送受信システム１を、画像形成装置の制御系に適用した場合を例として説明を行ったが、これに限られるものではない。このデータ送受信システム１を、例えばマスタＩＣ１０をＣＰＵ（Central Processing Unit）で構成し、スレーブＩＣ２０をＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）で構成したコンピュータ装置に適用してもよい。   In this embodiment, the case where the data transmission / reception system 1 is applied to the control system of the image forming apparatus has been described as an example. However, the present invention is not limited to this. For example, the data transmission / reception system 1 may be applied to a computer device in which the master IC 10 is configured by a CPU (Central Processing Unit) and the slave IC 20 is configured by an EEPROM (Electrically Erasable Programmable Read-Only Memory).

また、本実施の形態では、マスタＩＣ１０とスレーブＩＣ２０とを接続するシリアルバスとして、ＳＰＩを使用する場合を例として説明を行ったが、これに限られるものではない。すなわち、シリアルデータと同期クロックとを異なる信号線で送受信するものであればよく、例えばＭｉｃｒｏｗｉｒｅインタフェースを採用したデータ送受信システム１に適用してもかまわない。   In the present embodiment, the case where the SPI is used as the serial bus for connecting the master IC 10 and the slave IC 20 has been described as an example. However, the present invention is not limited to this. That is, it is sufficient if serial data and a synchronous clock are transmitted and received by different signal lines, and the present invention may be applied to, for example, the data transmission / reception system 1 adopting the Microwire interface.

１…データ送受信システム、１０…マスタＩＣ、２０…スレーブＩＣ、２１…第１フリップフロップ、２２…第２フリップフロップ、２３…同期クロック解析部、２４…周期検出部、２５…出力基準信号作成部、２６…マルチプレクサ、２７…内部回路、２８…シフトレジスタ、２９…トライステートバッファ DESCRIPTION OF SYMBOLS 1 ... Data transmission / reception system, 10 ... Master IC, 20 ... Slave IC, 21 ... 1st flip-flop, 22 ... 2nd flip-flop, 23 ... Synchronous clock analysis part, 24 ... Period detection part, 25 ... Output reference signal preparation part , 26 ... multiplexer, 27 ... internal circuit, 28 ... shift register, 29 ... tri-state buffer

Claims (5)

同期クロック信号と当該同期クロック信号に同期した入力シリアルデータとを受信する受信手段と、
受信した前記同期クロック信号と前記入力シリアルデータとを用いて作成された出力シリアルデータを、当該同期クロック信号に同期させて送信する送信手段と、
前記同期クロック信号に対し予め定められた前記出力シリアルデータの送信タイミングを前倒しする前倒し手段と
を含むデータ送受信装置。 Receiving means for receiving a synchronous clock signal and input serial data synchronized with the synchronous clock signal;
Transmitting means for transmitting the output serial data created using the received synchronous clock signal and the input serial data in synchronization with the synchronous clock signal;
A data transmission / reception apparatus comprising: a forward moving means for moving forward the transmission timing of the output serial data predetermined with respect to the synchronous clock signal. 前記前倒し手段は、前記同期クロック信号の周期に応じて前記出力シリアルデータの送信タイミングの前倒し量を決定することを特徴とする請求項１記載のデータ送受信装置。   2. The data transmitting / receiving apparatus according to claim 1, wherein the advance means determines an advance amount of the transmission timing of the output serial data in accordance with a cycle of the synchronous clock signal. 前記前倒し手段は、自装置内での前記同期クロック信号の遅延量に合わせて、前記出力シリアルデータの送信タイミングの前倒し量を決定することを特徴とする請求項１または２記載のデータ送受信装置。   3. The data transmission / reception apparatus according to claim 1, wherein the advancement means determines an advancement amount of the transmission timing of the output serial data in accordance with a delay amount of the synchronous clock signal in the own device. 前記出力シリアルデータの送信タイミングを前倒しするか否かを選択する選択手段をさらに含むことを特徴とする請求項１乃至３のいずれか１項記載のデータ送受信装置。   4. The data transmitting / receiving apparatus according to claim 1, further comprising selection means for selecting whether or not to advance the transmission timing of the output serial data. 同期クロック信号と当該同期クロック信号に同期させた入力シリアルデータとを送信する第１の装置と、
前記第１の装置から受信した前記同期クロック信号と前記入力シリアルデータとを用いて作成された出力シリアルデータを、当該同期クロック信号に同期させて当該第１の装置に返信する第２の装置と
を備え、
前記第２の装置は、前記同期クロック信号に対し予め定められた前記出力シリアルデータの送信タイミングを前倒しして、前記第１の装置に返信すること
を特徴とするデータ送受信システム。 A first device for transmitting a synchronous clock signal and input serial data synchronized with the synchronous clock signal;
A second device for returning output serial data generated using the synchronous clock signal received from the first device and the input serial data to the first device in synchronization with the synchronous clock signal; With
The data transmission / reception system, wherein the second device forwards the transmission timing of the output serial data determined in advance with respect to the synchronous clock signal, and sends it back to the first device.
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