KR102227706B1 - 커패시터 유닛, 통합 커패시터, 및 공진 유닛 - Google Patents

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Abstract

본 출원의 실시예들은 커패시터 유닛, 통합 커패시터, 및 공진 유닛을 제공한다. 커패시터 유닛은 도전성 캐비티(100) - 수용 공간(101)은 도전성 캐비티(100)에서 종방향으로 관통하여 설정됨 -; 및 도전성 코어(200) - 도전성 코어(200)의 제1 부분(210) 및 도전성 코어(200)의 제2 부분(220)은 비아 홀을 이용하여 연결되고, 도전성 코어(200)의 제1 부분(210)은 도전성 캐비티(100)의 위에 또는 아래에 위치되고, 도전성 코어(200)의 제2 부분(220)은 도전성 캐비티(100)의 수용 공간(101)에 위치됨 - 를 포함하고; 및 도전성 캐비티(100)는 산화물 층 또는 절연층을 이용하여 도전성 코어(200)로부터 격리된다. 본 출원의 실시예들은 커패시터 유닛에 대한 외부로부터의 충격을 감소시킬 수 있고, 따라서 커패시터 유닛의 안정성이 향상될 수 있다.

Description

커패시터 유닛, 통합 커패시터, 및 공진 유닛
본 출원은 회로 디바이스 분야에 관한 것으로, 특히, 커패시터 유닛, 통합 커패시터, 및 공진 유닛에 관한 것이다.
커패시터는 회로 디바이스에서 중요한 요소이다. 실리콘 기반 통합 공정 설계 키트(PDK) 기반 커패시터는 금속-산화물-금속(MOM) 통합 커패시터 및 금속-절연체-금속(MIM) 통합 커패시터를 포함한다. 기존의 커패시터는 다중의 금속 층을 포함하고, 각각의 금속 층은 다중의 금속 스트립을 포함한다. 수평 구조체에서의 수평 커패시터는 각각의 층에서 인접한 금속 스트립들 사이에 형성되고, 수직 구조체에서의 수직 커패시터는 2개의 층에 있고 수직으로 인접한 금속 스트립들 사이에 형성된다. 모든 층들에서 금속 스트립 구조체들은 동일하다. 다중의 금속 스트립은 기존의 커패시터에서 수평으로 그리고 수직으로 균일하게 배열된다. 금속 스트립들은 상호 결합되고 기생 효과가 생성되어, 커패시터 안정성을 열악하게 만든다.
본 출원의 실시예들은 커패시터 유닛, 통합 커패시터, 및 공진 유닛을 제공한다. 커패시터 유닛은 자기 차폐 구조체(self-shielding structure)를 갖고, 기생 효과를 감소시킬 수 있으며, 따라서 커패시터 유닛은 비교적 높은 안정성을 갖는다.
제1 양태에 따르면, 커패시터 유닛이 제공되고, 커패시터 유닛은 도전성 캐비티 - 수용 공간이 도전성 캐비티에서 종방향으로 관통하여 설정됨 -; 및 도전성 코어 - 도전성 코어의 제1 부분 및 도전성 코어의 제2 부분은 비아 홀을 이용하여 연결되고, 도전성 코어의 제1 부분은 도전성 캐비티의 위에 또는 아래에 위치되고, 도전성 코어의 제2 부분은 도전성 캐비티의 수용 공간에 위치되고, 도전성 캐비티는 산화물 층 또는 절연층을 이용하여 도전성 코어로부터 격리됨 - 를 포함한다.
이 해결책에서의 커패시터 유닛에 따르면, 도전성 코어는 도전성 프레임의 중공 위치(hollow location)에 위치되어, 자기 차폐 구조체가 수평 방향으로 커패시터 유닛에 형성될 수 있고 또한 커패시터 유닛의 전자기 결합에 대한 외부로부터의 충격을 감소시킬 수 있도록 한다. 따라서, 커패시터 유닛의 안정성은 개선될 수 있고, 추가로 커패시터 유닛은 MIM 커패시터 유닛 또는 MOM 커패시터 유닛일 수 있고, 높은 유연성을 가지며, 비교적 높은 호환성 및 확장성을 갖는다.
제1 양태의 가능한 구현에서, 도전성 캐비티는 수직 방향으로 연장되는 다중의 제1 전기 도전체를 포함하고, 다중의 제1 전기 도전체에서의 2개의 인접한 제1 전기 도전체는 비아 홀을 사용하여 연결되고, 하위 수용 공간은 다중의 제1 전기 도전체들 각각에서 종방향으로 관통하여 설정되고, 도전성 캐비티의 수용 공간은 다중의 제1 전기 도전체들의 다중의 하위 수용 공간을 포함하고; 및 도전성 코어의 제2 부분은 다중의 제1 전기 도전체와 일대일 대응 관계를 갖는 다중의 제2 전기 도전체를 포함하고, 다중의 제2 전기 도전체에서의 2개의 인접한 제2 전기 도전체는 비아 홀을 사용하여 연결되고, 각각의 제2 전기 도전체는 대응하는 제1 전기 도전체의 하위 수용 공간에 위치된다.
이 해결책에서의 커패시터 유닛에 따르면, 요건을 충족시키는 커패시터 유닛을 획득하기 위해, 커패시터 유닛에서의 제1 전기 도전체들의 양 및 제2 전기 도전체들의 양이 유연하게 설정될 수 있다. 커패시터 유닛은 높은 유연성을 가지며, 비교적 우수한 호환성 및 확장성을 갖는다. 또한, 커패시터 유닛은 스택 구조를 가지며, 진보된 공정의 금속 밀도 설계 요건을 충족시킬 수 있다.
제1 양태의 가능한 구현에서, 각각의 제1 전기 도전체의 상부 표면 및 대응하는 제2 전기 도전체의 상부 표면은 동일 평면상에 있다.
제1 양태의 가능한 구현에서, 각각의 제1 전기 도전체의 하부 표면 및 대응하는 제2 전기 도전체의 하부 표면은 동일 평면상에 있다.
이 해결책에서의 커패시터 유닛에 따르면, 제1 전기 도전체 및 제2 전기 도전체는 동일한 높이를 갖고, 제2 전기 도전체에 대향하는 제1 전기 도전체의 면적은 증가 될 수 있어서, 커패시터 유닛이 비교적 높은 수평 커패시턴스를 갖도록 한다.
제1 양태의 가능한 구현에서, 각각의 제1 전기 도전체의 수평 단면은 사변형 구조를 갖고, 대응하는 제2 전기 도전체의 수평 단면은 사변형 구조를 갖고; 또는 각각의 제1 전기 도전체의 수평 단면은 링 구조를 갖고, 대응하는 제2 전기 도전체의 수평 단면은 원형 구조를 갖는다.
이 해결책에서의 커패시터 유닛에 따르면, 요구되는 대로 커패시터 유닛의 형상이 유연하게 설정되어, 요건을 충족하는 커패시터 유닛을 획득할 수 있다.
제1 양태의 가능한 구현에서, 커패시터 유닛의 커패시터는 수직 커패시터 및 수평 커패시터를 포함하고, 수평 커패시터는 도전성 캐비티 및 도전성 코어의 제2 부분에 의해 수평 방향으로 형성된 커패시터를 포함하고; 및 수직 커패시터는 도전성 코어의 제1 부분 및 도전성 코어의 제2 부분에 의해 수직 방향으로 형성된 커패시터, 및 도전성 코어의 제1 부분 및 도전성 캐비티에 의해 수직 방향으로 형성된 커패시터를 포함한다.
제1 양태의 가능한 구현에서, 커패시터 유닛의 커패시터는 수직 커패시터 및 수평 커패시터를 포함하고, 수평 커패시터는 각각의 제1 전기 도전체 및 대응하는 제2 전기 도전체에 의해 수평 방향으로 형성된 커패시터를 포함하고; 및 수직 커패시터는, 수직 방향으로, 도전성 코어의 제1 부분과 도전성 코어의 제1 부분에 인접한 다중의 제1 전기 도전체에서의 제1 전기 도전체에 의해 형성된 커패시터, 수직 방향으로 도전체 코어의 제1 부분과 도전체 코어의 제1 부분에 인접한 다중의 제2 전기 도전체에서의 제2 전기 도전체에 의해 형성된 커패시터, 수직 방향으로 다중의 제1 전기 도전체에서의 2개의 인접한 제1 전기 도전체에 의해 형성된 커패시터, 및 수직 방향으로 다중의 제2 전기 도전체에서의 2개의 인접한 제2 전기 도전체에 의해 형성된 커패시터를 포함한다.
제1 양태의 가능한 구현에서, 커패시터 유닛의 커패시터는 수직 커패시터와 수평 커패시터를 포함하고, 수평 커패시터의 커패시턴스는 수직 커패시터의 커패시턴스보다 크다.
이 해결책에서의 커패시터 유닛에 따르면, 수평 커패시터의 커패시턴스는 수직 커패시터의 커패시턴스보다 크다. 따라서, 기판 결합 커패시터 유닛의 커패시턴스가 효과적으로 감소될 수 있고 유전 손실이 감소되어, 커패시터 유닛이 높은 품질 인자를 갖고, 높은 선형성과 고 분해능의 소형 온-칩 커패시터 유닛이 구현될 수 있도록 한다.
제2 양태에 따르면, 통합 커패시터가 제공되고, 통합 커패시터는 제1 양태 또는 제1 양태의 임의의 가능한 구현에 따라 다중의 커패시터 유닛을 포함하고, 다중의 커패시터 유닛에서의 2개의 인접한 커패시터 유닛의 도전성 캐비티들이 연결되고, 2개의 인접한 커패시터 유닛의 도전성 코어들이 연결된다.
이 해결책에서의 통합 커패시터에 따르면, 커패시터 유닛들의 양을 조정함으로써 상이한 커패시턴스들 및 상이한 형상들을 갖는 통합 커패시터들이 획득될 수 있고, 통합 커패시터는 비교적 높은 유연성을 갖는다.
제3 양태에 따르면, 공진 유닛이 제공되고, 공진 유닛은 제2 양태 또는 제2 양태의 임의의 가능한 구현에 따른 다중의 통합 커패시터 및 다중의 통합 커패시터에 결합된 인덕터를 포함한다.
이 해결책에서의 공진 유닛은 본 출원의 이 실시예에서의 통합 커패시터를 포함하고, 통합 커패시터는 낮은 저항 손실을 가지며, 따라서 공진 유닛은 높은 품질 인자를 갖는다.
제4 양태에 따르면, 조정가능한 커패시터가 제공되고, 조정가능한 커패시터는 제2 양태 또는 제2 양태의 임의의 가능한 구현에 따라 다중의 통합 커패시터를 포함한다.
이 해결책의 조정가능한 커패시터는 본 출원의 이 실시예에서의 통합 커패시터를 포함하고, 통합 커패시터는 높은 품질 인자, 높은 선형성, 높은 분해능 등의 장점을 갖는다. 따라서, 조정가능한 커패시터의 제어 정밀도가 크게 증가될 수 있어서, 조정가능 커패시터가 고정밀 제어 회로에 적합하게 되도록 한다.
본 출원의 실시예들에서의 기술적 해결책들을 더 명확하게 설명하기 위해, 이하에서 본 출원의 실시예들을 설명하기 위해 요구되는 첨부 도면들을 간단히 설명한다. 명백하게, 후속하는 설명에서의 첨부 도면들은 이 출원의 일부 실시예들만을 도시할 뿐이고, 본 기술분야의 통상의 기술자는 창의적 노력 없이도 이들 첨부 도면들로부터 다른 도면들을 여전히 도출할 수 있다.
도 1은 본 출원의 일 실시예에 따른 커패시터 유닛의 분할 도면이다.
도 2는 본 출원의 일 실시예에 따른 커패시터 유닛의 입체 구조의 개략도이다.
도 3은 본 출원의 일 실시예에 따른 커패시터 유닛의 개략적인 단면도이다.
도 4는 본 출원의 일 실시예에 따른 커패시터 유닛의 한 예의 정면도이다.
도 5는 본 출원의 일 실시예에 따른 커패시터 유닛의 또 다른 예의 정면도이다.
도 6a는 본 출원의 일 실시예에 따른 통합 커패시터의 한 예의 개략적인 구조도이다.
도 6b는 본 출원의 일 실시예에 따른 통합 커패시터의 또 다른 예의 개략적인 구조도이다.
도 6c는 본 출원의 일 실시예에 따른 통합 커패시터의 또 다른 예의 개략적인 구조도이다.
도 7a는 본 출원의 일 실시예에 따른 커패시터 어레이의 한 예의 개략적인 구조도이다.
도 7b는 본 출원의 일 실시예에 따른 커패시터 어레이의 또 다른 예의 개략적인 구조도이다.
도 8은 본 출원의 일 실시예에 따른 조정가능 커패시터의 개략도이다.
도 9a는 본 출원의 일 실시예에 따른 공진 유닛의 한 예의 개략도이다.
도 9b는 본 출원의 일 실시예에 따른 공진 유닛의 또 다른 예의 개략도이다.
이하에서 본 출원의 실시예들에서의 첨부 도면들을 참조하여 본 출원의 실시예들에서의 기술적 해결책들을 명확하고 완전히 설명한다. 명백하게, 설명되는 실시예들은 본 출원의 모든 실시예가 아니라 단지 일부일 뿐이다. 창조적 노력 없이 본 출원의 실시예들에 기초하여 본 기술분야의 통상의 기술자에 의해 얻어지는 다른 모든 실시예들은 본 출원의 보호 범위 내에 든다.
도 1은 본 출원의 일 실시예에 따른 커패시터 유닛의 분할 도면이다. 도 1에 도시된 바와 같이, 커패시터 유닛은:
도전성 캐비티(100) - 수용 공간(101)은 도전성 캐비티(100)에서 종방향으로 관통해 설정됨 -; 및
도전성 코어(200) - 도전성 코어(200)의 제1 부분(210) 및 도전성 코어(200)의 제2 부분(220)은 비아 홀을 이용하여 연결되고, 도전성 코어(200)의 제1 부분(210)은 도전성 캐비티(100)의 위에 또는 아래에 위치됨(이해의 편의상, 이하에서는 제1 부분(210)이 도전성 캐비티(100) 위에 위치되는 예를 이용하여 설명을 제공한다) - 를 포함한다. 도전성 코어(200)의 제2 부분(220)은 도전성 캐비티(100)의 수용 공간(101)에 위치된다.
도전성 캐비티(100)는 산화물 층을 이용하여 도전성 코어(200)로부터 격리되거나, 또는 도전성 캐비티(100)는 절연층을 이용하여 도전성 코어(200)로부터 격리된다.
구체적으로, 제2 부분(220)은 도전성 캐비티(100)의 수용 공간(101)에 위치되는데, 즉, 도전성 캐비티(100)는 도전성 코어(200)의 제2 부분(220)의 외부에 위치되고, 차폐 기능을 제공할 수 있다. 도 2는 본 출원의 이 실시예에 따른 커패시터 유닛의 입체 구조의 개략도이다. 도 2에 도시된 바와 같이, 도전성 코어(200)의 제2 부분(220)은 도전성 캐비티(100)의 수용 공간(중공 위치)에 위치된다. 도전성 코어(200)의 제2 부분(220)과 도전성 캐비티(100) 사이에 있고 또한 도전성 코어(200)의 제2 부분(220)과 도전성 캐비티(100)와 직접 마주하는 부분(도전성 코어(200)의 제2 부분(220)의 외벽과 도전성 캐비티(100)의 내벽 사이에 있고 또한 도전성 코어(200)의 제2 부분(220)의 외벽과 도전성 캐비티(100)의 내벽과 직접 마주하는 부분)에 수평 커패시턴스가 생성될 수 있다. 도전성 캐비티(100)는 도전성 코어(200)의 제2 부분(220) 및 도전성 캐비티(100)에 의해 형성된 수평 커패시터를 외부로부터 격리시키는 격리 커버로서 역할할 수 있다.
따라서, 본 출원의 이 실시예에서의 커패시터 유닛에 따르면, 도전성 캐비티(100) 및 도전성 코어(200)의 제2 부분(220)은, 도전성 캐비티(100) 및 도전성 코어(200)의 제2 부분(220)에 의해 형성된 수평 커패시터의 전자기 결합에 대한 외부로부터의 충격을 감소시키고, 도전성 캐비티(100) 및 도전성 코어(200)의 제2 부분(220)에 의해 형성된 수평 커패시터의 안정성을 향상시켜서, 이 출원의 이 실시예에서의 커패시터 유닛이 비교적 높은 안정성을 갖도록, 수평 방향으로 자기 차폐 구조를 형성한다.
도 3은 본 출원의 이 실시예에 따른 커패시터 유닛의 단면도이다. 도전성 코어(200)의 제2 부분(220)은 도전성 캐비티(100)의 수용 공간(101)에 위치되어, 커패시터 유닛이 자기 차폐 구조에 있고, 본 출원의 이 실시예에서의 커패시터 유닛에 대한 외부로부터의 영향이 감소될 수 있고, 커패시터 유닛의 안정성이 향상될 수 있도록 한다.
또한, 기존의 커패시터 구조와 비교하여, 본 출원의 이 실시예에서의 커패시터 유닛은, 커패시터 유닛의 사용을 용이하게 하기 위해, 위젯(widget)들을 집중시킬 수 있다(다중의 금속 스트립이 도전성 캐비티(100) 및 도전성 코어(200)로 대체된다).
본 출원의 이 실시예에서의 커패시터 유닛에서의 도전성 코어(200) 및 도전성 캐비티(100)와 같은 모든 위젯의 구조는 다양화된다는 점에 유의해야 한다. 수평 커패시터 및 수직 커패시터 모두가 2개의 도전성 물체에 의해 형성되도록, 도전성 물체의 일부가 또 다른 도전성 물체 내에 삽입되는 구조는 본 발명의 보호 범위 내에 들 것이다.
도전성 캐비티(100)의 수용 공간(101)은 도전성 캐비티(100)의 중앙 위치에 위치될 수 있거나, 또는 도전성 캐비티(100) 의 비-중앙 위치에 위치될 수 있다는 점에 또한 유의해야 한다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
도전성 코어(200)의 제2 부분(220)은 도전성 캐비티(100)의 수용 공간(101)의 중심에 위치될 수 있거나, 또는 도전성 캐비티(100)의 수용 공간(101)에서의 도전성 코어(200)의 제2 부분(220)의 위치는 실제 요건에 따라 조정될 수 있다는 점에 추가로 유의해야 한다.
도 4는 본 출원의 이 실시예에 따른 커패시터 유닛의 한 예의 정면도이다. 도 4에 도시된 바와 같이, 본 출원의 선택적인 예에서, 도전성 캐비티는 하나의 제1 전기 도전체(110)를 포함할 수 있고(즉, 도전성 캐비티는 하나의 전기 도전체의 층을 포함함), 도전성 코어(200)의 제2 부분(220)은 하나의 제2 전기 도전체(221)를 포함한다. 간결성을 위해, 본 출원의 이 실시예에서의 도전성 코어(200)의 제1 부분(210)은 제3 전기 도전체로 지칭될 수 있다(즉, 도전성 코어는 2개의 전기 도전체의 층: 제2 전기 도전체(221) 및 제3 전기 도전체를 포함하고, 제2 전기 도전체(221) 및 제3 전기 도전체는 비아 홀을 이용하여 연결되고, 제3 전기 도전체는 제2 전기 도전체(221) 위에 위치될 수 있다). 제2 전기 도전체(221)는 제1 전기 도전체(110)에 위치되고, 따라서 제2 전기 도전체(221)는 도 4에서 관찰될 수 없다. 제2 전기 도전체(221) 및 제3 전기 도전체는 비아 홀을 이용하여 연결된다.
도 5는 본 출원의 이 실시예에 따른 커패시터 유닛의 또 다른 예의 정면도이다. 도 5에 도시된 바와 같이, 본 출원의 또 다른 선택적인 예에서, 도전성 캐비티(100)는 다중의 전기 도전체 층을 포함할 수 있고, 도전성 코어는 다중의 전기 도전체 층을 포함한다. 도전성 캐비티(100)는 수직 방향으로 연장하는 다중의 제1 전기 도전체(110)를 포함할 수 있고, 다중의 제1 전기 도전체들(110)에서의 2개의 인접한 제1 전기 도전체(110)는 비아 홀을 이용하여 연결된다. 하위 수용 공간은 다중의 제1 전기 도전체(110)의 각각에서 종방향으로 관통해 설정되고, 도전성 캐비티(100)의 수용 공간(101)은 다중의 제1 전기 도전체(110)의 다중의 하위 수용 공간을 포함한다. 도전성 코어(200)의 제2 부분(220)은 다중의 제1 전기 도전체(110)와 일대일 대응 관계를 갖는 다중의 제2 전기 도전체(221)를 포함하고, 다중의 제2 전기 도전체(221)에서의 2개의 인접한 제2 전기 도전체(221)는 비아 홀을 사용하여 연결되고, 각각의 제2 전기 도전체(221)는 대응하는 제1 전기 도전체(110)의 하위 수용 공간에 위치된다.
구체적으로, 비아 홀을 이용하여 연결되는 다중의 제1 전기 도전체(110)는 도전성 캐비티(100)를 형성할 수 있다. 비아 홀을 이용하여 연결되는 다중의 제2 전기 도전체(221)는 도전성 코어(200)의 제2 부분(220)을 형성할 수 있다. 다중의 제2 전기 도전체(221)는 다중의 제1 전기 도전체(110)와 일대일 대응 관계를 갖는다. 간결함을 위해, 하나의 제1 전기 도전체(110) 및 대응하는 제2 전기 도전체(221)는 구조체 그룹으로 지칭될 수 있고, 커패시터 유닛은 수직 방향으로 연장되는 다중의 구조체 그룹을 포함한다. 구조체 그룹들 중 2개의 인접한 층은 수직 방향으로 수직 커패시터를 형성하기 위해 사용될 수 있고, 각각의 구조체 그룹은 수평 방향으로 수평 커패시터를 형성하는 데 사용될 수 있다.
커패시턴스 요건을 충족시키는 커패시터 유닛을 획득하기 위해, 본 출원의 이 실시예에서는 제1 전기 도전체들(110)의 양 및 제2 전기 도전체들(221)의 양이 커패시터 유닛에서 증가될 수 있다. 다시 말하면, 구조체 그룹들의 양은 실제 요건에 따라 설정될 수 있으며, 따라서 본 출원의 이 실시예에서의 커패시터 유닛의 커패시턴스는 요건을 충족시킬 수 있다. 또한, 커패시터 유닛의 제1 전기 도전체들(110) 및 제2 전기 도전체들(221)은 수직 방향으로 연장되고, 따라서 커패시터 유닛은 스택 구조를 갖고, 진보된 공정의 금속 밀도 설계 요건을 충족시킬 수 있다.
선택적으로, 본 출원의 이 실시예에서, 각각의 제1 전기 도전체(110)의 상부 표면 및 대응하는 제2 전기 도전체(221)의 상부 표면은 동일 평면상에 있고; 및/또는 각각의 제1 전기 도전체(110)의 하부 표면 및 대응하는 제2 전기 도전체(221)의 하부 표면은 동일 평면상에 있다. 이러한 구조에서 제2 전기 도전체에 대향하는 제1 전기 도전체의 면적이 증가될 수 있으며, 따라서 커패시터 유닛은 비교적 높은 수평 커패시턴스를 갖는다.
선택적으로, 본 출원의 이 실시예에서, 제1 전기 도전체(110) 의 수평 단면은 사변형 구조(quadrilateral structure)를 갖고, 제2 전기 도전체(221)의 수평 단면은 사변형 구조를 갖고; 또는 제1 전기 도전체(110)의 수평 단면은 링 구조를 갖고, 제2 전기 도전체(221)의 수평 단면은 원형 구조를 갖는다.
본 출원의 이 실시예에서, 커패시터 유닛의 구조는, 커패시터 유닛의 구조의 소형화 및 다양화를 용이하게 하기 위해 높은 유연성을 가질 필요에 따라 설정될 수 있다.
전술한 것은 도 1 내지 도 5를 참조하여 본 출원의 이 실시예에서의 커패시터 유닛을 설명한다. 커패시터 유닛은 커패시터 유닛에 대한 외부로부터의 충격을 감소시키기 위해 자기 차폐 구조를 갖는다. 또한, 커패시터 유닛의 커패시터는 수직 커패시터 및 수평 커패시터를 포함한다. 다시 말하면, 커패시터 유닛의 커패시턴스는 수직 커패시터의 커패시턴스 및 수평 커패시터의 커패시턴스를 포함한다.
본 출원의 선택적인 예에서, 수평 커패시터는 도전성 캐비티(100) 및 도전성 코어(200)의 제2 부분(220)에 의해 수평 방향으로 형성된 커패시터를 포함한다. 수직 커패시터는 도전성 코어(200)의 제1 부분(210) 및 도전성 코어(200)의 제2 부분(220)에 의해 수직 방향으로 형성된 커패시터, 및 도전성 코어(200)의 제1 부분(210) 및 도전성 캐비티(100)에 의해 수직 방향으로 형성된 커패시터를 포함한다.
구체적으로, 도전성 캐비티는 하나의 제1 전기 도전체(110)를 포함하고, 도전성 코어(200)의 제2 부분(220)은 하나의 제2 전기 도전체(221)를 포함한다고 가정된다. 제3 전기 도전체(하부 표면) 및 제1 전기 도전체(110)(상부 표면)는 수직 방향으로 커패시터를 형성하기 위해 사용될 수 있다(즉, 수직 방향으로의 커패시터는 제1 전기 도전체(110)와 제3 전기 도전체 사이에 있고 또한 제1 전기 도전체(110) 및 제3 전기 도전체와 직접 마주하는 부분에 형성될 수 있다). 제3 전기 도전체(하부 표면) 및 제2 전기 도전체(221)(상부 표면)는 또한 수직 방향으로 커패시터를 형성하는 데 사용될 수 있다. 제1 전기 도전체(110)(내벽) 및 제2 전기 도전체(221)(외벽)는 수평 방향으로 커패시터를 형성하기 위해 사용될 수 있다(즉, 수평 방향으로의 커패시터는 제1 전기 도전체(110)와 제2 전기 도전체(221) 사이에 있고 또한 제1 전기 도전체(110) 및 제2 전기 도전체(221)와 직접 마주하는 부분에 형성될 수 있다).
본 출원의 또 다른 선택적인 예에서, 수평 커패시터는 각각의 제1 전기 도전체(110) 및 대응하는 제2 전기 도전체(221)에 의해 수평 방향으로 형성된 커패시터를 포함한다. 수직 커패시터는: 도전성 코어(200)의 제1 부분(210) 및 도전성 코어(200)의 제1 부분(210)에 인접한 다중의 제1 전기 도전체들(110)에서의 제1 전기 도전체들(110)에 의해 수직 방향으로 형성된 커패시터, 도전체 코어(200)의 제1 부분(210) 및 도전체 코어(200)의 제1 부분(210)에 인접한 다중의 제2 전기 도전체(221)에서의 제2 전기 도전체(221)에 의해 수직 방향으로 형성된 커패시터, 다중의 제1 전기 도전체(110)에서의 2개의 인접한 제1 전기 도전체(110)에 의해 수직 방향으로 형성된 커패시터, 및 다중의 제2 전기 도전체들(221)에서의 2개의 인접한 제2 전기 도전체(221)에 의해 수직 방향으로 형성된 커패시터를 포함한다.
구체적으로, 도전성 캐비티(100)는 다중의 제1 전기 도전체(110)를 포함하고, 도전성 코어(200)의 제2 부분(220)은 다중의 제2 전기 도전체(221)를 포함한다고 가정된다. 제3 전기 도전체(하부 표면) 및 인접한 제1 전기 도전체(110)(상부 표면)는 수직 방향으로 커패시터를 형성하기 위해 사용될 수 있다. 제3 전기 도전체(하부 표면) 및 인접한 제2 전기 도전체(221)(상부 표면)도 수직 방향으로 커패시터를 형성하는 데 사용될 수 있다. 2개의 수직으로 인접한 제1 전기 도전체(110)는 또한 수직 방향으로 커패시터를 형성하는 데 사용될 수 있다. 2개의 수직으로 인접한 제2 전기 도전체(221)는 또한 수직 방향으로 커패시터를 형성하는 데 사용될 수 있다. 각각의 제1 전기 도전체(110)(내벽) 및 대응하는 제2 전기 도전체(221)(외벽)는 수평 방향으로 커패시터를 형성하기 위해 사용될 수 있다.
수직 커패시터는 기판 결합 커패시터 유닛과 같은 기생 커패시터 유닛에 직접 비례하는데, 즉, 수직 커패시터의 더 큰 커패시턴스는 기생 커패시터 유닛의 더 큰 커패시턴스를 초래하여, 큰 유전 손실 및 커패시터 유닛의 낮은 품질 인자를 유발한다. 이하에서는, 본 출원의 이 실시예에서의 커패시터 유닛에서의 구조 설계에 의해 커패시터 유닛의 수직 커패시터의 커패시턴스가 비교적 작을 수 있고, 커패시터 유닛의 수평 커패시터의 커패시턴스가 비교적 클 수 있는 경우를 상세히 설명한다. 다시 말하면, 커패시터 유닛의 수평 커패시터의 커패시턴스는 수직 커패시터의 커패시턴스보다 커서 커패시터 유닛의 품질 인자를 증가시킨다.
간결함을 위해, 제3 전기 도전체의 하부 표면(제1 부분(210))과 제3 전기 도전체에 인접한 제1 전기 도전체(110)의 상부 표면 사이의 거리가 제1 거리 d1이고, 제3 전기 도전체의 하부 표면과 제3 전기 도전체에 인접한 제2 전기 도전체(221)의 상부 표면 사이의 거리가 제2 거리 d2이고, 제1 전기 도전체(110)의 내벽과 제2 전기 도전체(221)의 외벽 사이의 거리는 제3 거리 d3인 것으로 가정될 수 있다. (선택적인 예에서, 제1 전기 도전체(110)가 사변형 구조를 갖는 경우, 제1 전기 도전체(110)는 제1 내벽, 제2 내벽, 제3 내벽, 및 제4 내벽을 포함할 수 있다. 그에 대응하여, 제2 전기 도전체(221)는 제1 내벽에 대응하는 제1 외벽, 제2 내벽에 대응하는 제2 외벽, 제3 내벽에 대응하는 제3 외벽, 및 제4 내벽에 대응하는 제4 외벽을 포함할 수 있다. 제1 내벽과 제1 외벽 사이의 거리, 제2 내벽과 제2 외벽 사이의 거리, 제3 내벽과 제3 외벽 사이의 거리, 및 제4 내벽과 제4 외벽 사이의 거리가 모두 d3이라고 가정될 수 있다). 제3 전기 도전체 및 제1 전기 도전체(110)의 각각의 작용 면적(action area)(제1 전기 도전체(110)와 마주하는 제3 전기 도전체의 면적)은 S1이고, 제3 전기 도전체 및 제2 전기 도전체(221) 각각의 작용 면적은 S2이고, 제1 전기 도전체(110) 및 제2 전기 도전체(221) 각각의 작용 면적은 S3이다. (선택적인 예에서, d3와 유사하게, 제1 내벽 및 제1 외벽 각각의 작용 면적, 제2 내벽 및 제2 외벽 각각의 작용 면적, 제3 내벽 및 제3 외벽 각각의 작용 면적, 및 제4 내벽 및 제4 외벽 각각의 작용 영역은 모두 S3/4인 것이 가정될 수 있다.)
도전성 캐비티가 하나의 제1 전기 도전체(110)를 포함하고 및 도전성 코어(200)의 제2 부분(220)이 하나의 제2 전기 도전체(221)를 포함할 때, 수직 방향으로 제3 전기 도전체와 제1 전기 도전체(110) 사이에 생성된 커패시턴스는 수학식 1, d1 및 S1에 따라 추정될 수 있고, 수직 방향으로 제3 전기 도전체와 제2 전기 도전체(221) 사이에 생성된 커패시턴스는 수학식 1, d2, 및 S2에 따라 추정될 수 있고, 수평 방향으로 제1 전기 도전체(110)와 제2 전기 도전체(221) 사이에 생성된 커패시턴스는 수학식 1, d3, 및 S3에 따라 추정될 수 있다.
Figure 112019042161727-pct00001
수학식 1에서, C는 커패시터 유닛의 커패시턴스이고,
Figure 112019042161727-pct00002
은 상수이고, k는 정전 상수이고, S는 커패시터를 형성하는데 사용되는 2개의 도전체 각각의 작용 면적이고, d는 커패시터를 형성하는데 사용되는 2개의 도전체 사이의 거리이다. S1, d1, d2, 및/또는 S2는 커패시터 유닛에서의 수직 커패시터의 커패시턴스를 감소시키도록 설정될 수 있고, 및/또는 d3 및/또는 S3은 수평 커패시터의 커패시턴스를 증가시키도록 설정될 수 있어서, 본 출원의 이 실시예에서의 커패시터 유닛에서의 수평 커패시터의 커패시턴스가 수직 커패시터의 커패시턴스보다 크게 되도록 할 수 있고, 그에 의해 기판 결합 커패시터 유닛의 커패시턴스를 효과적으로 감소시키고, 유전 손실을 감소시키고, 품질 인자를 증가시키게 된다.
전술한 설명과 유사하게, 도전성 캐비티(100)는 다중의 제1 전기 도전체(110)를 포함하고, 도전성 코어(200)의 제2 부분(220)은 다중의 제2 전기 도전체(221)를 포함하고, 도전성 코어(200)의 제1 부분(210)은 하나의 제3 전기 도전체를 포함한다고 가정한다. d1, S1, d2, S2, d3, S3, d4, S4, d5, S5 중 적어도 하나 또는 커패시터 유닛에서의 구조체 그룹들의 양은 수학식 1에 따라 설정될 수 있어서, 커패시터 유닛에서의 수평 커패시터의 커패시턴스가 수직 커패시터의 커패시턴스보다 더 크도록 할 수 있다. d1, S1, d2, S2, d3, 및 S3에 대해서, 전술한 관련된 설명을 참조한다. S4은 2개의 인접한 제1 전기 도전체(110) 각각의 작용 면적이고, d4은 2개의 인접한 제1 전기 도전체(110) 사이의 거리이고, d5은 2개의 인접한 제2 전기 도전체(221) 사이의 거리이고, S5은 2개의 인접한 제2 전기 도전체(221) 각각의 작용 면적이다.
본 발명의 이 실시예에서 작용 면적(또는 직접 마주하는 면적)은 비아 홀들에 의해 점유되는 면적들을 포함하지 않는다는 점에 유의해야 한다. 예를 들어, 2개의 인접한 제1 전기 도전체 각각의 작용 면적이 예로서 사용된다. 제1 전기 도전체(상부 표면)의 면적은 Sn이고, 2개의 인접한 제1 전기 도전체 사이에 총 16개의 비아 홀이 존재하고, 각각의 비아 홀의 단부에 있고 또한 제1 전기 도전체에 연결되는 부분의 면적은 Sm인 것으로 가정된다. 제1 전기 도전체(A) 및 제1 전기 도전체(B) 각각의 작용 면적은 Sn-16Sm이다.
종래 기술에서, 요건을 충족시키는 총 커패시턴스는 금속 스트립들을 추가함으로써 획득된다. 그러나, 금속 스트립들이 증가함에 따라, 수평 커패시터의 커패시턴스의 증분은 수직 커패시터의 커패시턴스의 증분과 보조를 맞추어 증가하고, 수평 커패시터의 커패시턴스의 증분 및 수직 커패시터의 커패시턴스의 증분은 거의 동일하다. 따라서, 기존의 커패시터 구조에서, 수직 커패시터의 커패시턴스 및 수평 커패시터의 커패시턴스는 금속 스트립들의 증가에 따라 현저하게 증가하여, 큰 유전 손실 및 기존 커패시터의 낮은 품질 인자를 유발한다. 본 출원의 이 실시예에서의 커패시터 유닛에서, 각각의 구조체 그룹(하나의 제1 전기 도전체(110) 및 하나의 제2 전기 도전체(221))은 수평 방향으로 커패시터를 형성하기 위해 사용되어, 제1 전기 도전체(110) 및 제2 전기 도전체(221)가 증가함에 따라, 커패시터 유닛의 수평 커패시터의 커패시턴스가 증가하도록 한다. 구조체 그룹들의 2개의 인접한 층은 수직 방향으로 커패시터를 형성하기 위해 사용될 수 있지만, 수직 방향으로의 구조체 그룹들의 2개의 인접한 층 각각의 작용 면적은 비교적 작다. 이러한 방식으로, 제1 전기 도전체(110) 및 제2 전기 도전체(221)가 증가함에 따라 수직 커패시터의 커패시턴스가 증가한다 하더라도, 증가의 진폭은 비교적 작다. 다시 말하면, 제1 전기 도전체들(110) 및 제2 전기 도전체들(221)에서의 증가는 커패시터 유닛의 수평 커패시터의 커패시턴스에서의 제1 증분을 초래하고, 커패시터 유닛의 수직 커패시터의 커패시턴스에서의 제2 증분을 초래한다. 제1 증분은 제2 증분보다 크다. 즉, 제1 전기 도전체들(110)의 양 및 제2 전기 도전체들(221)의 양이 증가함에 따라, 커패시터 유닛의 수직 커패시터와 수평 커패시터 사이의 커패시턴스 차이가 점진적으로 증가한다. 따라서, 본 출원의 이 실시예에서의 커패시터 유닛의 수직 커패시터의 커패시턴스보다 수평 커패시터의 커패시턴스가 더 크고, 본 출원의 이 실시예에서의 커패시터 유닛은 높은 품질 인자를 갖는다.
선택적으로, 구조체 그룹들의 증가는 수직 커패시터의 커패시턴스의 증분에 대해 비교적 작은 영향을 미친다. 따라서, 일부 경우에, 수직 방향으로 인접한 제1 전기 도전체들 사이에 생성된 커패시턴스(즉, 인접한 제1 전기 도전체들 사이에 생성된 수직 커패시턴스) 및 수직 방향으로 인접한 제2 전기 도전체들 사이에 생성된 커패시턴스는 무시될 수 있다.
본 출원의 이 실시예에서, 단일 커패시터 유닛은 통합 커패시터일 수 있다. 대안적으로, 다중의 커패시터 유닛은 통합 커패시터를 형성하도록 연결될 수 있다. 다시 말하면, 통합 커패시터는 하나 이상의 커패시터 유닛을 포함할 수 있다. 도 6a는 본 출원의 이 실시예에 따른 통합 커패시터의 한 예의 개략적인 구조도이다. 도 6b는 본 출원의 이 실시예에 따른 통합 커패시터의 또 다른 예의 개략적인 구조도이다. 도 6c는 본 출원의 이 실시예에 따른 통합 커패시터의 또 다른 예의 개략적인 구조도이다.
도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 통합 커패시터에서, 2개의 인접한 커패시터 유닛의 도전성 캐비티들(100)이 연결되고(선택적으로, 2개의 인접한 커패시터 유닛의 도전성 캐비티들이 비아 홀들을 이용하여 연결될 수 있음), 2개의 인접한 커패시터 유닛의 도전성 코어들(200)이 연결된다(선택적으로, 2개의 인접한 커패시터 유닛의 도전성 코어들은 비아 홀들을 사용하여 연결될 수 있다). 통합 커패시터의 제1 포트는 커패시터 유닛들 중 적어도 하나의 커패시터 유닛의 도전성 코어에 연결되고, 통합 커패시터의 제2 포트는 커패시터 유닛들 중 적어도 하나의 커패시터 유닛의 도전성 캐비티에 연결된다. 통합 커패시터의 제1 포트 및 제2 포트는 통합 커패시터의 전기 신호 트랜스미터, 예로서 전류 트랜스미터이다. 예로서, 제1 포트는 전류 출력 단자이고, 제2 포트는 전류 입력 단자이다.
구체적으로, 다중의 커패시터 유닛은 인접한 제1 커패시터 유닛 및 제2 커패시터 유닛을 포함하는 것으로 가정된다. 제1 커패시터 유닛의 도전성 캐비티(100)는 제2 커패시터 유닛의 도전성 캐비티(100)에 연결되고, 제1 커패시터 유닛의 도전성 코어(200)는 제2 커패시터 유닛의 도전성 코어(200)에 연결된다. 커패시턴스 요건을 충족시키는 통합 커패시터는 커패시터 유닛들의 양을 설정함으로써 획득될 수 있다.
2개의 인접한 커패시터 유닛의 도전성 코어들이 비아 홀들을 이용하여 연결되는 것은 다음의 3가지 상황 중 적어도 하나를 포함할 수 있다는 점에 유의해야 한다:
(1) 2개의 인접한 커패시터 유닛에서의 제1 커패시터 유닛의 도전성 코어(200)의 제1 부분(210)은 제1 커패시터 유닛에 인접한 제2 커패시터 유닛의 도전성 코어(200)의 제1 부분(210)에 연결된다.
(2) 제1 커패시터 유닛의 도전성 코어(200)의 제2 부분(220)은 제2 커패시터 유닛의 도전성 코어(200)의 제2 부분(220)에 연결된다.
(3) 제1 커패시터 유닛의 도전성 코어(200)의 제1 부분(210)은 제2 커패시터 유닛의 도전성 코어(200)의 제2 부분(220)에 연결된다.
요컨대, 2개의 인접한 커패시터 유닛의 도전성 코어들(200)의 것이고 또한 연결되는 특정 부분들은 요구되는 바와 같이 유연하게 설정될 수 있다. 이것은 본 발명에서 제한되지 않는다.
통합 커패시터가 다중의 커패시터 유닛을 포함하는 경우, 다중의 커패시터 유닛은 동일한 구조 또는 상이한 구조들을 가질 수 있다는 점에 유의해야 한다. 예로서, 다중의 커패시터 유닛에서의 제1 커패시터 유닛은 2개의 구조체 그룹을 포함하고, 다중의 커패시터 유닛에서의 제2 커패시터 유닛은 하나의 구조체 그룹을 포함한다.
본 출원의 이 실시예에서의 통합 커패시터에서, 커패시턴스 요건을 충족시키는 통합 커패시터를 획득하기 위해, 커패시터 유닛들의 양이 요구되는 바대로 유연하게 증가 또는 감소될 수 있다. 통합 커패시터는 유연성 구조를 갖는다. 본 출원의 이 실시예에서의 통합 커패시터는 적어도 하나의 커패시터 유닛을 포함한다. 따라서, 본 출원의 이 실시예에서의 통합 커패시터는 높은 품질 인자, 높은 선형성, 높은 분해능, 유연한 커패시턴스 유연한 형상 등의 장점들을 갖는다. 또한, 본 출원의 이 실시예에서의 통합 커패시터는 작은 온-칩 커패시터의 요건을 충족시킬 수 있다.
선택적으로, 본 출원의 이 실시예에서, 2개의 통합 커패시터는 커패시터 어레이를 형성할 수 있다. 상이한 구조들에서의 통합 커패시터들은 상이한 커패시터 어레이들을 형성한다. 도 7a는 본 출원의 이 실시예에 따른 커패시터 어레이의 한 예의 개략적인 구조도이다. 도 7a에 도시된 바와 같이, 커패시터 어레이에서, 각각의 통합 커패시터는 3개의 커패시터 유닛을 포함할 수 있고, 3개의 커패시터 유닛은 직선을 따라 배열된다. 도 7b는 본 출원의 이 실시예에 따른 커패시터 어레이의 또 다른 예의 개략적인 구조도이다. 도 7b에 도시된 바와 같이, 커패시터 어레이에서, 각각의 통합 커패시터는 3개의 커패시터 유닛을 포함할 수 있고, 3개의 커패시터 유닛은 파선을 따라 배열된다.
본 출원의 이 실시예에서, 임의의 구조로 된 통합 커패시터는 요구되는 바와 같이 설정될 수 있고, 추가로 임의의 구조로 된 커패시터 어레이는 요구되는 바와 같이 설정될 수 있다. 구조는 유연하다.
도 8은 본 출원의 이 실시예에 따른 조정가능 커패시터의 개략도이다. 도 8에 도시된 바와 같이, 조정가능 커패시터는 본 출원의 이 실시예에서 다중의 통합 커패시터를 포함한다. 즉, 본 출원의 이 실시예에서의 다중의 통합 커패시터는 통합 커패시터 어레이를 형성할 수 있고, 통합 커패시터 어레이는 조정가능한 커패시터를 형성하기 위해 능동 스위치와 조합될 수 있다. 구체적으로, MOS 트랜지스터는, 조정가능한 커패시터, 인버터, 및 저항을 캐스케이드하여 스위치 회로를 형성하도록 조정된다. 스위치 회로 및 통합 커패시터 어레이는 스위치 통합 커패시터 어레이를 형성하고, 조정가능 커패시터가 구현될 수 있다.
조정가능 커패시터는 본 출원의 이 실시예에서의 통합 커패시터를 포함하고, 본 출원의 이 실시예에서의 통합 커패시터는 높은 품질 인자, 높은 선형성, 높은 분해능, 및 그와 유사한 것의 장점들을 갖는다. 따라서, 조정가능한 커패시터의 제어 정밀도가 크게 증가될 수 있어서, 조정가능 커패시터가 고정밀 제어 회로에 적합하게 되도록 한다.
도 9a는 본 출원의 이 실시예에 따른 공진 유닛의 한 예의 개략도이다. 도 9b는 본 출원의 이 실시예에 따른 공진 유닛의 또 다른 예의 개략도이다. 도 9a 및 도 9b에 도시된 바와 같이, 공진 유닛은 본 출원의 이 실시예에서의 다중의 통합 커패시터를 포함한다. 본 출원의 이 실시예에서의 다중의 통합 커패시터는 통합 커패시터 어레이를 형성할 수 있고, 통합 커패시터 어레이는 공진 유닛을 형성하기 위해 인덕터와 같은 디바이스와 조합될 수 있다.
공진 유닛은 본 출원의 이 실시예에서의 통합 커패시터를 포함하고, 통합 커패시터는 낮은 저항 손실을 가지며, 따라서 공진 유닛은 높은 품질 인자를 갖는다.
본 출원의 이 실시예에서의 통합 커패시터는 다양한 능동 회로들 및 수동 회로들, 예로서, 전력 증폭기, 발진기, 및 저잡음 증폭기의 설계에서 사용될 수 있다는 점에 유의해야 한다.
따라서, 본 출원의 이 실시예에서의 통합 커패시터는 다양한 능동 회로들 및 수동 회로들에 적용될 수 있다. 통합 커패시터는 비교적 높은 품질 인자를 갖고 비교적 양호한 안정성을 갖기 때문에, 능동 회로의 안정성 및 품질 인자가 개선될 수 있다. 또한, 본 출원의 이 실시예에서의 통합 커패시터는 높은 유연성을 갖고(디바이스에서의 구조체 그룹들의 양 또는 커패시터 유닛들의 양을 조정함으로써 커패시턴스가 조정될 수 있음), 회로 제어 정밀도가 증가될 수 있다.
본 발명의 이 실시예들에서, "A에 대응하는 B"는 B가 A와 연관되고 B는 A에 따라 결정될 수 있다는 것임을 이해해야 한다. 그러나, A에 따라 B를 결정하는 것은 B가 단지 A에 따라 결정되는 것을 의미하지는 않는다는 것을 추가로 이해해야 한다; 즉, B는 또한 A 및/또는 다른 정보에 따라 결정될 수 있다. 본 명세서에서의 용어 "및/또는"은 연관된 대상들을 설명하기 위한 연관 관계만을 기술하며 3개의 관계가 존재할 수 있음을 나타낸다. 예로서, A 및/또는 B는 다음 3가지 경우: A만 존재하는 경우, A와 B가 모두 존재하는 경우, B만 존재하는 경우를 나타낼 수 있다. 또한, 본 명세서에서 문자 "/"는 일반적으로 관련 대상들 사이의 "또는" 관계성을 나타낸다.
본 출원에서 제공된 몇몇 실시예들에서, 디스플레이되거나 논의된 상호 결합들 또는 직접 결합들 또는 상이한 컴포넌트들 사이의 통신 접속들은 일부 인터페이스들을 통해 구현될 수 있거나, 또는 장치들 또는 유닛들 사이의 간접 결합들 또는 통신 접속들은 예로서 전기적 결합들을 통해 구현될 수 있다.
출원 문서를 간단하고 명확하게 하기 위해, 실시예에서의 전술한 기술적 특징들 및 설명들은 다른 실시예들에 적용가능한 것으로 이해될 수 있다. 전술한 설명들은 단지 본 발명의 구체적인 구현들일 뿐이고, 본 발명의 보호 범위를 제한하려고 의도되는 것은 아니다. 본 발명에 개시되는 기술적 범위 내에서 본 기술분야의 통상의 기술자에 의해 용이하게 도출되는 임의의 변형 또는 치환은 본 발명의 보호 범위 내에 속할 것이다. 따라서, 본 발명의 보호 범위는 청구항들의 보호 범위에 종속될 것이다.

Claims (10)

  1. 2개의 통합 커패시터에 의해 형성되는 커패시터 어레이로서,
    각각의 통합 커패시터는 3개의 커패시터 유닛을 포함하고, 상기 3개의 커패시터 유닛 각각은:
    도전성 캐비티(100) - 수용 공간(101)이 상기 도전성 캐비티(100)에서 상기 도전성 캐비티(100)의 중공 위치(hollow location)로서 설정됨-; 및
    도전성 코어(200) - 상기 도전성 코어(200)의 제1 부분(210) 및 상기 도전성 코어(200)의 제2 부분(220)은 비아 홀을 이용하여 연결되고, 상기 도전성 코어(200)의 제1 부분(210)은 상기 도전성 캐비티(100)의 위에 또는 아래에 위치되고, 상기 도전성 코어(200)의 제2 부분(220)은 상기 도전성 캐비티(100)의 상기 수용 공간(101)에 위치됨 - 를 포함하고;
    상기 도전성 캐비티(100)는 산화물 층 또는 절연층을 이용하여 상기 도전성 코어(200)로부터 격리되고,
    상기 3개의 커패시터 유닛에서의 인접한 커패시터 유닛들의 도전성 캐비티들(100)이 연결되고, 인접한 커패시터 유닛들의 도전성 코어들(200)이 연결되며,
    상기 3개의 커패시터 유닛은 직선 또는 파선을 따라 배열되는 커패시터 어레이.
  2. 제1항에 있어서, 상기 도전성 캐비티(100)는 수직 방향으로 연장되는 다중의 제1 전기 도전체(110)를 포함하고, 상기 다중의 제1 전기 도전체(110)에서의 2개의 인접한 제1 전기 도전체(110)는 비아 홀을 이용하여 연결되고, 하위 수용 공간이 상기 다중의 제1 전기 도전체(110) 각각에서 설정되고, 및 상기 도전성 캐비티(100)의 상기 수용 공간(101)은 상기 다중의 제1 전기 도전체(110)의 다중의 하위 수용 공간을 포함하고; 및
    상기 도전성 코어(200)의 제2 부분(220)은 상기 다중의 제1 전기 도전체(110)와 일대일 대응 관계를 갖는 다중의 제2 전기 도전체(221)를 포함하고, 상기 다중의 제2 전기 도전체(221)에서의 2개의 인접한 제2 전기 도전체(221)는 비아 홀을 이용하여 연결되고, 각각의 제2 전기 도전체(221)는 대응하는 제1 전기 도전체(110)의 하위 수용 공간에 위치되는 커패시터 어레이.
  3. 제2항에 있어서, 각각의 제1 전기 도전체(110)의 상부 표면 및 대응하는 제2 전기 도전체(221)의 상부 표면은 동일 평면상에 있는 커패시터 어레이.
  4. 제2항에 있어서, 각각의 제1 전기 도전체(110)의 하부 표면 및 대응하는 제2 전기 도전체(221)의 하부 표면은 동일 평면상에 있는 커패시터 어레이.
  5. 제2항에 있어서, 각각의 제1 전기 도전체(110)의 수평 단면은 사변형 구조를 갖고, 대응하는 제2 전기 도전체(221)의 수평 단면은 사변형 구조를 갖고; 또는
    각각의 제1 전기 도전체(110)의 수평 단면은 링 구조를 갖고, 대응하는 제2 전기 도전체(221)의 수평 단면은 원형 구조를 갖는 커패시터 어레이.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 커패시터 유닛의 커패시터는 수직 커패시터 및 수평 커패시터를 포함하고;
    상기 수평 커패시터는 상기 도전성 캐비티(100) 및 상기 도전성 코어(200)의 제2 부분(220)에 의해 수평 방향으로 형성된 커패시터를 포함하고, 및
    상기 수직 커패시터는 상기 도전성 코어(200)의 제1 부분(210) 및 상기 도전성 코어(200)의 제2 부분(220)에 의해 수직 방향으로 형성된 커패시터, 및 상기 도전성 코어(200)의 제1 부분(210) 및 상기 도전성 캐비티(100)에 의해 수직 방향으로 형성된 커패시터를 포함하는 커패시터 어레이.
  7. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 커패시터 유닛의 커패시터는 수직 커패시터 및 수평 커패시터를 포함하고;
    상기 수평 커패시터는 각각의 제1 전기 도전체(110) 및 대응하는 제2 전기 도전체(221)에 의해 수평 방향으로 형성된 커패시터를 포함하고; 및
    상기 수직 커패시터는:
    상기 도전성 코어(200)의 제1 부분(210) 및 상기 도전성 코어(200)의 제1 부분(210)에 인접한 상기 다중의 제1 전기 도전체(110)에서의 제1 전기 도전체(110)에 의해 수직 방향으로 형성된 커패시터;
    상기 도전성 코어(200)의 제1 부분(210) 및 상기 도전성 코어(200)의 제1 부분(210)에 인접한 상기 다중의 제2 전기 도전체(221)에서의 제2 전기 도전체(221)에 의해 수직 방향으로 형성된 커패시터;
    상기 다중의 제1 전기 도전체(110)에서의 2개의 인접한 제1 전기 도전체(110)에 의해 수직 방향으로 형성된 커패시터; 및
    상기 다중의 제2 전기 도전체(221)에서의 2개의 인접한 제2 전기 도전체(221)에 의해 수직 방향으로 형성된 커패시터를 포함하는 커패시터 어레이.
  8. 제6항에 있어서, 상기 수평 커패시터의 커패시턴스는 상기 수직 커패시터의 커패시턴스보다 큰 커패시터 어레이.
  9. 공진 유닛으로서, 상기 공진 유닛은 제1항 내지 제5항 중 어느 한 항에 따른 커패시터 어레이의 다중의 통합 커패시터, 및 상기 다중의 통합 커패시터에 결합된 인덕터를 포함하는 공진 유닛.
  10. 삭제
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