KR102226373B1 - Three-level buck converter controlled in time domain and control device thereof - Google Patents

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Abstract

시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치가 개시된다. 시간 영역에서 제어되는 3-레벨 벅 컨버터는 복수의 스위칭 소자와 플라잉 커패시터를 포함하는 스위칭부; 인덕터를 포함하며, 상기 스위칭부의 출력 전압을 평활화하는 필터부; 및 상기 인덕터 양단의 전압을 적분한 위상 형태의 클럭셋(CLKset) 신호 및 상기 필터부의 출력 전압의 변화에 따른 지연이 반영된 클럭리셋(CLKrst) 신호를 이용하여 제1 듀티 신호 및 제2 듀티 신호를 생성하는 스위칭 제어 회로부를 포함하되, 상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 상기 플라잉 커패시터가 충전 또는 방전된다. Disclosed are a three-level buck converter controlled in the time domain and a control device thereof. The three-level buck converter controlled in the time domain includes: a switching unit including a plurality of switching elements and a flying capacitor; A filter unit including an inductor and smoothing an output voltage of the switching unit; And a clock set signal in the form of a phase in which the voltage across the inductor is integrated, and a clock reset signal CLKrst in which a delay according to a change in the output voltage of the filter unit is reflected, to obtain a first duty signal and a second duty signal. And a switching control circuit to generate, wherein the flying capacitor is charged or discharged as some of the plurality of switching elements are selectively turned on according to the first duty signal and the second duty signal.

Description

시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치{Three-level buck converter controlled in time domain and control device thereof}Three-level buck converter controlled in time domain and control device thereof

본 발명은 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치에 관한 것이다. The present invention relates to a three-level buck converter controlled in the time domain and a control device thereof.

도 1은 종래의 3-레벨 벅 컨버터 구조를 도시한 도면이다. 도 1을 참조하면, 종래의 3-레벨 벅 컨버터는 2개의 PMOS 스위치, 2개의 NMOS 스위치 및 플라잉 커패시터가 연결된 구조를 가진다. 만약 플라잉 커패시터에

Figure 112019039412216-pat00001
의 전압이 충전되고, 듀티 신호(D, Ds)의 페이즈(phase)가 서로 180도 차이가 나는 경우, 도 2의 파형과 같이 동작하게 된다. 1 is a diagram showing a structure of a conventional 3-level buck converter. Referring to FIG. 1, a conventional 3-level buck converter has a structure in which two PMOS switches, two NMOS switches, and a flying capacitor are connected. If on the flying capacitor
Figure 112019039412216-pat00001
When the voltage of is charged and the phases of the duty signals D and D s are 180 degrees apart from each other, the operation is performed as in the waveform of FIG. 2.

듀티가 0.5 이하인 경우 Vx 노드의 전압은 0에서

Figure 112019039412216-pat00002
로 스윙하게 되고, 듀티가 0.5 이상인 경우 Vx 노드의 전압은
Figure 112019039412216-pat00003
에서 VIN으로 스윙하게 된다. 따라서, 3-레벨 벅 컨버터의 경우 일반적인 벅 컨버터에 비해 Vx 노드의 스윙이 절반으로 줄어드는 효과가 있다. 이는 인덕터 전류 리플의 크기 및 출력 전압 리플을 줄이는 효과를 가져오게 된다. 또한, 스위치 양단에 걸리는 전압이
Figure 112019039412216-pat00004
이므로 스위치에서 견딜 수 있는 전압보다 두배 높은 입력 전압을 사용할 수 있는 점에서 이점이 있다. If the duty is less than 0.5, the voltage at the Vx node is at 0
Figure 112019039412216-pat00002
If the duty is more than 0.5, the voltage at the Vx node is
Figure 112019039412216-pat00003
Swing from to VIN. Therefore, in the case of a 3-level buck converter, the swing of the Vx node is reduced by half compared to a typical buck converter. This has the effect of reducing the magnitude of the inductor current ripple and the output voltage ripple. Also, the voltage across the switch
Figure 112019039412216-pat00004
Therefore, it has an advantage in that it can use an input voltage twice as high as the voltage that the switch can withstand.

그러나, 이러한 종래의 3-레벨 벅 컨버터는 플라잉 커패시터 전압이

Figure 112019039412216-pat00005
로 충전되어야 하는 전제 조건이 존재한다. 종래의 three level buck converter의 경우에는 이러한 전제조건이 충족되지 않는 경우가 빈번하게 발생한다. 스위치 제어 장치를 구성하는 램프신호 및 비교기에 존재하는 mismatch로 인해 듀티 신호(D, Ds)에 에 mismatch가 발생하게 된다. 이러한 듀티 mismatch는 플라잉 커패시터 전압이 VIN/2에서 벗어나도록 만드는 문제점이 있다. 이러한 문제를 보완하기 위해 종래에는 추가적인 피드백 회로를 통해 플라잉 커패시터 전압이 VIN/2로 맞추어주지만 스위치 제어장치의 복잡도가 증가하게 되는 단점이 있다. However, such a conventional three-level buck converter has a flying capacitor voltage
Figure 112019039412216-pat00005
There is a prerequisite to be charged with. In the case of a conventional three-level buck converter, it frequently occurs that these prerequisites are not met. A mismatch occurs in the duty signals (D, D s) due to mismatch existing in the ramp signal and comparator constituting the switch control device. This mismatch of duty causes the flying capacitor voltage to deviate from VIN/2. In order to compensate for this problem, in the related art, the voltage of the flying capacitor is adjusted to VIN/2 through an additional feedback circuit, but there is a disadvantage in that the complexity of the switch control device increases.

본 발명은 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공하기 위한 것이다. The present invention is to provide a three-level buck converter controlled in the time domain and a control device thereof.

또한, 본 발명은 추가적인 피드백 회로 없이 플라잉 커패시터 전압을 VIN/2로 맞출 수 있는 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공하기 위한 것이다.In addition, the present invention is to provide a three-level buck converter controlled in a time domain capable of matching the voltage of a flying capacitor to VIN/2 without an additional feedback circuit and a control device thereof.

또한, 본 발명은 시간 영역에서 스위치 제어가 가능함으로써 듀티 사이클의 미스매치(mismatch)를 제거하여 3-레벨 벅 컨버터의 안정적인 동작이 가능하도록 할 수 있는 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공하기 위한 것이다.In addition, according to the present invention, a three-level buck converter controlled in a time domain, which enables a stable operation of a three-level buck converter by removing a mismatch in a duty cycle by enabling switch control in the time domain, and its To provide a control device.

본 발명의 일 측면에 따르면, 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치가 제공된다. According to an aspect of the present invention, a three-level buck converter controlled in a time domain and a control device thereof is provided.

본 발명의 일 실시예에 따르면, 복수의 스위칭 소자와 플라잉 커패시터를 포함하는 스위칭부; 인덕터를 포함하며, 상기 스위칭부의 출력 전압을 평활화하는 필터부; 및 상기 인덕터 양단의 전압을 적분한 위상 형태의 클럭셋(CLKset) 신호 및 상기 필터부의 출력 전압의 변화에 따른 지연이 반영된 클럭리셋(CLKrst) 신호를 이용하여 제1 듀티 신호 및 제2 듀티 신호를 생성하는 스위칭 제어 회로부를 포함하되, 상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 상기 플라잉 커패시터가 충전 또는 방전되는 것을 특징으로 하는 3-레벨 벅 컨버터가 제공될 수 있다. According to an embodiment of the present invention, a switching unit including a plurality of switching elements and a flying capacitor; A filter unit including an inductor and smoothing an output voltage of the switching unit; And a clock set signal in the form of a phase in which the voltage across the inductor is integrated, and a clock reset signal CLKrst in which a delay according to a change in the output voltage of the filter unit is reflected, to obtain a first duty signal and a second duty signal. Including a switching control circuit to generate, characterized in that the flying capacitor is charged or discharged as some of the plurality of switching elements are selectively turned on according to the first duty signal and the second duty signal. A three-level buck converter can be provided.

상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도이다. The phase difference between the first duty signal and the second duty signal is 180 degrees.

상기 스위칭 제어 회로부는, 상기 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부; 상기 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및 상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함할 수 있다. The switching control circuit unit may include a current sensing unit configured to output a clock set signal by integrating a voltage across the inductor; A compensation unit for outputting a clock reset signal by controlling a delay in proportion to a change in the output voltage; And a duty signal generator generating a first duty signal and a second duty signal using the clock set signal and the clock reset signal.

상기 전류 감지부는, 상기 인덕터 양단의 전압에 대한 덧셈 연산을 수행하는 제1 덧셈기; 및 상기 제1 덧셈기의 출력 신호에 따라 발진하여 상기 클럭셋 신호를 출력하는 제1 전압제어발진기를 포함할 수 있다. The current sensing unit may include: a first adder that performs an addition operation on the voltage across the inductor; And a first voltage controlled oscillator that oscillates according to the output signal of the first adder and outputs the clock set signal.

상기 보상부는, 상기 출력 전압과 기준전압에 대한 덧셈 연산을 수행하는 제2 덧셈기; 상기 제2 덧셈기의 출력 신호에 따라 발진하는 제2 전압제어발진기; 상기 제2 덧셈기의 출력 신호에 따른 지연 제어 신호를 출력하는 제어 회로부; 및 상기 지연 제어 신호에 따라 상기 제2 전압제어발진기의 출력 신호를 지연하여 상기 클럭리셋 신호를 출력하는 지연부를 포함할 수 있다. The compensation unit may include a second adder that performs an addition operation on the output voltage and the reference voltage; A second voltage controlled oscillator oscillating according to the output signal of the second adder; A control circuit unit for outputting a delay control signal according to an output signal of the second adder; And a delay unit configured to output the clock reset signal by delaying the output signal of the second voltage controlled oscillator according to the delay control signal.

상기 클럭셋 신호에 따라 동작되어 제1 셋 신호 및 제2 셋 신호를 출력하는 제1 D 플립플롭-상기 제2 셋 신호는 상기 제1 셋 신호의 인버터 신호임; 상기 클럭리셋 신호에 따라 동작되어 제1 리셋 신호 및 제2 리셋 신호를 출력하는 제2 D 플립플롭-상기 제2 리셋 신호는 상기 제1 리셋 신호의 인버터 신호임; 상기 제1 셋 신호 및 상기 제1 리셋 신호를 이용하여 상기 제1 듀티 신호를 생성하는 제1 위상 검출기; 및 상기 제2 셋 신호 및 상기 제2 리셋 신호를 이용하여 상기 제2 듀티 신호를 생성하는 제2 위상 검출기를 포함할 수 있다. A first D flip-flop operating according to the clock set signal to output a first set signal and a second set signal-the second set signal is an inverter signal of the first set signal; A second D flip-flop operated according to the clock reset signal to output a first reset signal and a second reset signal; the second reset signal is an inverter signal of the first reset signal; A first phase detector generating the first duty signal using the first set signal and the first reset signal; And a second phase detector generating the second duty signal using the second set signal and the second reset signal.

상기 제1 듀티 신호 및 상기 제2 듀티 신호는 상기 제1 셋 신호 또는 상기 제2 셋 신호의 라이징 에지(rising edge)에서 셋(set)되고, 상기 제1 리셋 신호 또는 상기 제2 리셋 신호의 라이징 에지에서 리셋(reset)될 수 있다. The first duty signal and the second duty signal are set at a rising edge of the first set signal or the second set signal, and the rising of the first reset signal or the second reset signal It can be reset at the edge.

상기 제1 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 온(On)되어 입력 전류가 상기 플라잉 커패시터를 통해 상기 필터부로 출력되어 상기 플라잉 커패시터가 충전되며, 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 나머지가 온(On)되어 상기 플라잉 커패시터의 충전 전류가 상기 필터부로 출력될 수 있다. Some of the plurality of switching elements are turned on according to the first duty signal, and an input current is output to the filter unit through the flying capacitor to charge the flying capacitor, and the plurality of switching elements are charged according to the second duty signal. The rest of the switching elements are turned on so that the charging current of the flying capacitor may be output to the filter unit.

본 발명의 다른 실시예에 따르면, 3-레벨 벅 컨버터의 스위칭 제어 장치에 있어서, 상기 3-레벨 벅 컨버터의 출력단에 포함되는 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부; 상기 출력단의 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및 상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함하되, 상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도인 것을 특징으로 하는 스위칭 제어 장치가 제공될 수 있다. According to another embodiment of the present invention, there is provided an apparatus for controlling switching of a 3-level buck converter, comprising: a current detector configured to output a clock set signal by integrating a voltage across an inductor included in an output terminal of the 3-level buck converter; A compensation unit configured to output a clock reset signal by controlling a delay in proportion to a change in the output voltage of the output terminal; And a duty signal generator generating a first duty signal and a second duty signal using the clock set signal and the clock reset signal, wherein a phase difference between the first duty signal and the second duty signal is 180 degrees. A switching control device as characterized may be provided.

본 발명의 일 실시예에 따른 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공함으로써, 추가적인 피드백 회로 없이 플라잉 커패시터 전압을 VIN/2로 맞출 수 있는 이점이 있다. By providing a three-level buck converter and a control device thereof controlled in a time domain according to an embodiment of the present invention, there is an advantage in that the voltage of the flying capacitor can be adjusted to VIN/2 without an additional feedback circuit.

또한, 본 발명은 시간 영역에서 스위치 제어가 가능함으로써 듀티 사이클의 미스매치(mismatch)를 제거하여 3-레벨 벅 컨버터의 안정적인 동작이 가능하도록 할 수 있는 이점도 있다. In addition, the present invention has the advantage of enabling a stable operation of a 3-level buck converter by removing a mismatch in a duty cycle by enabling switch control in a time domain.

또한, 본 발명은 시간 영역에서 스위치 제어가 가능함에 따라 회로 면적을 줄일 수 있는 이점도 있다. In addition, the present invention has the advantage of reducing the circuit area as switch control is possible in the time domain.

도 1은 종래의 3-레벨 벅 컨버터 구조를 도시한 도면.
도 2는 종래의 3-레벨 벅 컨버터의 동작 파형을 도시한 그래프.
도 3은 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터 구조를 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터의 동작 파형을 도시한 그래프.
도 5는 본 발명의 일 실시예에 따른 듀티 신호 생성을 설명하기 위해 도시한 도면.1 is a diagram showing a conventional three-level buck converter structure.
2 is a graph showing an operation waveform of a conventional 3-level buck converter.
3 is a diagram showing a structure of a three-level buck converter according to an embodiment of the present invention.
4 is a graph showing an operation waveform of a 3-level buck converter according to an embodiment of the present invention.
5 is a diagram illustrating generation of a duty signal according to an embodiment of the present invention.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.Singular expressions used in the present specification include plural expressions unless the context clearly indicates otherwise. In the present specification, terms such as “consisting of” or “comprising” should not be construed as necessarily including all of the various elements or various steps described in the specification, and some of the elements or some steps It may not be included, or it should be interpreted that it may further include additional components or steps. In addition, terms such as "... unit" and "module" described in the specification mean a unit that processes at least one function or operation, which may be implemented as hardware or software or a combination of hardware and software. .

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터 구조를 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터의 동작 파형을 도시한 그래프이고, 도 5는 본 발명의 일 실시예에 따른 듀티 신호 생성을 설명하기 위해 도시한 도면이다. 3 is a diagram illustrating a structure of a 3-level buck converter according to an embodiment of the present invention, and FIG. 4 is a graph showing an operation waveform of a 3-level buck converter according to an embodiment of the present invention, and FIG. 5 Is a diagram illustrating generation of a duty signal according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터(300)는 스위칭부(310), 필터부(320) 및 스위칭 제어 회로부(330)를 포함하여 구성된다. Referring to FIG. 3, a 3-level buck converter 300 according to an embodiment of the present invention includes a switching unit 310, a filter unit 320, and a switching control circuit unit 330.

스위칭부(310)는 전원 신호(Vin)를 스위칭 제어한다. 스위칭부(310)는 제1 스위칭 소자(310a), 제2 스위칭 소자(310b), 제3 스위칭 소자(310c), 제4 스위칭 소자(310d) 및 플라잉 커패시터(315)(Cf)를 포함하다. 여기서, 제1 스위칭 소자(310a), 제2 스위칭 소자(310b), 제3 스위칭 소자(310c) 및 제4 스위칭 소자(310d)는 각각 트랜지스터일 수 있다. 즉, 제1 스위칭 소자(310a) 및 제2 스위칭 소자(310b)는 P-모스 트랜지스터 및 N-모스 트랜지스터 중 어느 하나이며, 제3 스위칭 소자(310c) 및 제4 스위칭 소자(310d)는 P-모스 트랜지스터 및 N-모스 트랜지스터 중 다른 하나일 수 있다. The switching unit 310 switches and controls the power signal V in. A switching unit (310) is comprising a first switching device (310a), the second switching device (310b), the third switching device (310c), the fourth switching device (310d), and the flying capacitor (315) (C f) . Here, the first switching element 310a, the second switching element 310b, the third switching element 310c, and the fourth switching element 310d may each be a transistor. That is, the first switching element 310a and the second switching element 310b are any one of a P-MOS transistor and an N-MOS transistor, and the third switching element 310c and the fourth switching element 310d are P- It may be another one of a MOS transistor and an N-MOS transistor.

스위칭부(310)의 구성에 대해 보다 상세히 설명하면, 다음과 같다.The configuration of the switching unit 310 will be described in more detail as follows.

제1 트랜지스터(P1)의 소스 전극으로는 전원 신호(Vin)가 입력되며, 제1 트랜지스터(P1)의 드레인 전극은 제1 접점(n1)을 통해 플라잉 캐패시터(315)와 연결되며, 플라잉 커패시터(315)를 통해 제4 트랜지스터(N4)의 드레인 전극을 통해 접지단과 연결된다. A first source electrode of the transistor (P 1) is a power signal (V in) input, a first drain electrode of the transistor (P 1) is connected to the flying capacitor 315 through a first contact point (n 1) , Connected to the ground terminal through the drain electrode of the fourth transistor N 4 through the flying capacitor 315.

또한, 제2 트랜지스터(P2)의 소스 전극은 제1 접점(n1)을 통해 제1 트랜지스터(P1)의 드레인 전극과 연결되며, 제2 트랜지스터(P2)의 드레인 전극은 제2 접점(n2)을 통해 제3 트랜지스터(N3)의 드레인 전극 및 필터부(320)와 연결된다. Further, the second drain electrode of the transistor the source electrode of the (P 2) is connected to the drain electrode of the first transistor (P 1) via a first contact point (n 1), the second transistor (P 2) is the second contact It is connected to the drain electrode of the third transistor N 3 and the filter unit 320 through (n 2 ).

또한, 제3 트랜지스터(N3)의 소스 전극은 제4 트랜지스터(N4)의 드레인 전극과 연결된다. 또한, 제4 트랜지스터(N4)의 소스 전극은 접지단과 연결된다. Also, the source electrode of the third transistor N 3 is connected to the drain electrode of the fourth transistor N 4. Also, the source electrode of the fourth transistor N 4 is connected to the ground terminal.

또한, 제1 트랜지스터(P1)의 게이트 전극, 제2 트랜지스터(P2)의 게이트 전극, 제3 트랜지스터(N3)의 게이트 전극 및 제4 트랜지스터(N4)의 게이트 전극으로는 스위칭을 제어하기 위한 신호가 인가된다. In addition, switching is controlled by the gate electrode of the first transistor P 1 , the gate electrode of the second transistor P 2 , the gate electrode of the third transistor N 3 , and the gate electrode of the fourth transistor N 4. The signal to do is applied.

플라잉 커패시터(Cf)는 스위칭 소자들의 동작에 따라 충전 또는 방전된다. 예를 들어, 제1 스위칭 소자(310a) 및 제3 스위칭 소자(310c)의 동작에 따라 플라잉 커패시터(Cf)는 제1 스위칭 소자(310a)의 소스단에서 드레인단으로 전류가 흐름에 따라 충전되게 된다. The flying capacitor C f is charged or discharged according to the operation of the switching elements. For example, according to the operation of the first switching element 310a and the third switching element 310c, the flying capacitor C f is charged according to the current flowing from the source terminal to the drain terminal of the first switching element 310a. It will be.

제4 스위칭 소자(310d)로부터 제2 스위칭 소자로의 전류 흐름에 따라 플라잉 커패시터(Cf)는 방전된다. The flying capacitor C f is discharged according to the current flow from the fourth switching element 310d to the second switching element.

필터부(320)는 스위칭부(310)의 출력 신호를 평활화하여 출력 전압(Vout)을 출력한다. 이러한 필터부(320)는 인덕터(L), 커패시터(Cout) 및 저항(RL)을 포함하여 구성된다. The filter unit 320 outputs an output voltage V out by smoothing the output signal of the switching unit 310. The filter unit 320 includes an inductor (L), a capacitor (C out ), and a resistor (R L ).

인덕터(L)의 일단은 제2 접점을 통해 제2 스위칭 소자(310b) 및 제3 스위칭 소자(310c)와 연결된다. 인덕터(L)의 타단은 제3 접점에서 커패시터(Cout) 및 저항(RL)의 일단과 연결된다. 또한, 커패시터(Cout) 및 저항(RL)의 타단은 접지와 연결된다. 여기서, 제3 접점(n3)의 전압 신호는 필터부(320)의 출력 신호에 대응된다. One end of the inductor L is connected to the second switching element 310b and the third switching element 310c through a second contact point. The other end of the inductor L is connected to one end of the capacitor C out and the resistor R L at the third contact point. In addition, the other ends of the capacitor C out and the resistor R L are connected to the ground. Here, the voltage signal of the third contact n 3 corresponds to the output signal of the filter unit 320.

스위칭 제어 회로부(330)는 인덕터(L) 양단의 전류를 적분한 결과와 출력 전압의 변화에 따른 지연 정도를 고려하여 듀티 신호 및 위상이 다른 분주된 신호를 생성하여 스위칭부(310)로 출력한다. 이러한 듀티 신호 및 분주된 듀티 신호에 따라 스위칭부(310)에 포함된 4개의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 플라잉 커패시터가 충전되거나 방전될 수 있다. 여기서, 분주된 듀티 신호는 듀티 신호와 위상이 180도 다른 신호일 수 있다. 이러한 스위칭 제어 회로부(330)는 독립된 장치로 구현될 수도 있다. 이하, 스위칭 제어 회로부(330)의 동작에 대해서 보다 상세히 설명하기로 한다. The switching control circuit unit 330 generates a duty signal and a divided signal having different phases in consideration of the result of integrating the current at both ends of the inductor L and the degree of delay according to the change in the output voltage, and outputs the divided signal to the switching unit 310. . The flying capacitor may be charged or discharged as some of the four switching elements included in the switching unit 310 are selectively turned on according to the duty signal and the divided duty signal. Here, the divided duty signal may be a signal having a phase different from that of the duty signal by 180 degrees. The switching control circuit unit 330 may be implemented as an independent device. Hereinafter, the operation of the switching control circuit unit 330 will be described in more detail.

스위칭 제어 회로부(330)는 전류 감지부(332), 보상부(334) 및 듀티 신호 생성부(336)를 포함하여 구성된다. The switching control circuit unit 330 includes a current sensing unit 332, a compensation unit 334, and a duty signal generation unit 336.

전류 감지부(332)는 인덕터(L) 양단의 전류를 적분하여 위상 형태로 출력한다. 이러한 전류 감지부(332)는 제1 덧셈기(332-1) 및 제1 전압제어발진기(332-2)를 포함하여 구성된다. The current sensing unit 332 integrates the current at both ends of the inductor L and outputs it in a phase form. The current sensing unit 332 includes a first adder 332-1 and a first voltage controlled oscillator 332-2.

제1 덧셈기(332-1)는 인덕터(L) 일단의 전압(편의상 제1 전압이라 칭하기로 함)과 인덕터(L)의 타단의 전압(편의상 제2 전압이라 칭하기로 함)에 대한 덧셈 연산을 수행한다. The first adder 332-1 performs an addition operation on the voltage at one end of the inductor L (referred to as the first voltage for convenience) and the voltage at the other end of the inductor L (referred to as the second voltage for convenience). Carry out.

제1 전압제어발진기(332-2)는 제1 덧셈기(332-1)의 출력 신호에 의해 발진 주파수를 변화한다. 즉, 제1 전압제어발진기(332-2)는 제1 뎃셈기(332-1)에 의한 출력 신호(즉, 인덕터(L) 양단의 전류)에 상응하여 위상(phase) 형태의 클럭셋 신호(CLKset)를 출력할 수 있다. The first voltage controlled oscillator 332-2 changes the oscillation frequency by the output signal of the first adder 332-1. That is, the first voltage-controlled oscillator 332-2 corresponds to the output signal (that is, the current across the inductor L) by the first multiplier 332-1, and the clock set signal in the form of a phase ( CLKset) can be output.

보상부(334)는 시간 영역에서 제어되는 회로로, PI 보상기로 동작한다. 보상부(334)는 필터부(320)의 출력 전압 변화에 따라 딜레이(delay) 정도를 조절할 수 있다. 이러한 보상부(334)는 제2 덧셈기(334-1), 제2 전압제어발진기(334-2), 지연부(334-3) 및 제어 회로부(334-4)를 포함하여 구성된다. The compensation unit 334 is a circuit controlled in the time domain and operates as a PI compensator. The compensation unit 334 may adjust a degree of delay according to a change in the output voltage of the filter unit 320. The compensation unit 334 includes a second adder 334-1, a second voltage controlled oscillator 334-2, a delay unit 334-3, and a control circuit unit 334-4.

제2 덧셈기(334-1)는 기준 전압과 필터부(320)의 출력 전압에 대한 덧셈 연산을 수행한다. 즉, 인덕터(L)의 타단의 전압인 제2 전압과 기준 전압에 대한 덧셈 연산을 수행할 수 있다. The second adder 334-1 performs an addition operation on the reference voltage and the output voltage of the filter unit 320. That is, an addition operation may be performed on the second voltage and the reference voltage, which is the voltage at the other end of the inductor L.

제2 전압제어발진기(334-2)는 제2 덧셈기(334-1)의 출력 신호에 의해 발진 주파수가 변화한다. The oscillation frequency of the second voltage controlled oscillator 334-2 is changed by the output signal of the second adder 334-1.

지연부(334-3)는 제어 회로부(334-4)의 제어 신호에 따라 제2 전압제어발진기(334-2)의 발진 주파수를 지연시켜 클럭리셋 신호(CLKrst)를 출력한다. The delay unit 334-3 delays the oscillation frequency of the second voltage controlled oscillator 334-2 according to the control signal of the control circuit unit 334-4 and outputs a clock reset signal CLKrst.

지연부(334-3)는 기준전압과 출력 전압의 차이에 비례해서 지연(delay)하여 클럭리셋 신호를 출력할 수 있다. 결과적으로, 지연부(334-3)에 의해 출력된 클럭리셋 신호는 출력 전압의 차이에 대한 페이즈(phase) 정보를 가지게 된다. The delay unit 334-3 may output a clock reset signal by delaying in proportion to a difference between the reference voltage and the output voltage. As a result, the clock reset signal output by the delay unit 334-3 has phase information on the difference between the output voltages.

제어 회로부(334-4)는 출력 전압 차이에 비례하여 지연(delay) 정도를 제어하는 회로이다. The control circuit unit 334-4 is a circuit that controls the degree of delay in proportion to the difference in output voltage.

결과적으로 보상부(334)는 출력 전압 차이에 비례하여 지연(delay)를 제어함으로써, 클럭리셋 신호를 출력한다. As a result, the compensation unit 334 outputs a clock reset signal by controlling a delay in proportion to the difference in the output voltage.

듀티 신호 생성부(336)는 클럭셋 신호 및 클럭리셋 신호를 이용하여 듀티 신호와 분주된 듀티 신호를 생성한다. 여기서, 분주된 듀티 신호는 듀티 신호와 위상차이가 180도일 수 있다. 이에 대해 보다 상세히 설명하기로 한다.The duty signal generator 336 generates a duty signal and a divided duty signal using a clock set signal and a clock reset signal. Here, the divided duty signal may have a phase difference of 180 degrees from the duty signal. This will be described in more detail.

듀티 신호 생성부(336)는 제1 D 플립플롭(336-1), 제2 D 플립플롭(336-2), 제1 위상 검출기(336-3) 및 제2 위상 검출기(336-4)를 포함한다. The duty signal generation unit 336 includes a first D flip-flop 336-1, a second D flip-flop 336-2, a first phase detector 336-3, and a second phase detector 336-4. Includes.

제1 D 플립플롭(336-1)은 클럭셋 신호(CLKset)에 따라 제1 셋(set) 신호 및 제2 셋(set) 신호를 출력한다. 여기서, 제1 셋 신호는 제1 위상 검출기(336-3)로 입력되며, 제2 셋(set) 신호는 제1 셋(set) 신호의 인버터 신호로 제2 위상 검출기(336-4)의 셋(set) 신호로 입력된다. The first D flip-flop 336-1 outputs a first set signal and a second set signal according to the clock set signal CLKset. Here, the first set signal is input to the first phase detector 336-3, and the second set signal is an inverter signal of the first set signal, and the set of the second phase detector 336-4. It is input as a (set) signal.

즉, 제1 D 플립플롭(336-1)은 클럭셋 신호(CLKset)를 분주하여 제1 셋(set) 신호 및 제2 셋(set) 신호를 생성할 수 있으며, 제1 셋(set) 신호와 제2 셋(set) 신호는 주파수가 일정한 클럭셋 신호로부터 분주되기 때문에 서로 위상차가 180도를 가지게 된다. That is, the first D flip-flop 336-1 may generate a first set signal and a second set signal by dividing the clock set signal CLKset, and the first set signal Since the and second set signals are divided from a clock set signal having a constant frequency, they have a phase difference of 180 degrees from each other.

제2 D 플립플롭(336-2)은 클럭리셋 신호(CLKrst)에 따라 제1 리셋(reset) 신호 및 상기 제1 리셋 신호의 인버터 신호인 제2 리셋 신호를 출력한다. 여기서, 제1 리셋 신호는 제1 위상 검출기(336-3)로 입력되고, 제2 리셋 신호는 제2 위상 검출기(336-4)로 입력된다. The second D flip-flop 336-2 outputs a first reset signal and a second reset signal that is an inverter signal of the first reset signal according to the clock reset signal CLKrst. Here, the first reset signal is input to the first phase detector 336-3, and the second reset signal is input to the second phase detector 336-4.

다시 정리하면, 제2 D 플립플롭(336-2)은 클럭리셋 신호(CLKrst)를 분주하여 제1 리셋 신호와 제2 리셋 신호를 생성할 수 있으며, 제1 리셋 신호와 제2 리셋 신호는 주파수가 일정한 클럭리셋 신호로부터 분주되기 때문에 서로 위상차가 180도를 가지게 된다. In summary, the second D flip-flop 336-2 may generate a first reset signal and a second reset signal by dividing the clock reset signal CLKrst, and the first reset signal and the second reset signal are frequency Since is divided from a constant clock reset signal, the phase difference is 180 degrees from each other.

제1 위상 검출기(336-3)는 제1 D 플립플롭(336-1)에서 출력되는 제1 셋(set) 신호와 제2 D 플립플롭(336-2)에서 출력되는 제1 리셋 신호를 이용하여 제1 듀티 신호를 생성한다. The first phase detector 336-3 uses a first set signal output from the first D flip-flop 336-1 and a first reset signal output from the second D flip-flop 336-2. Thus, a first duty signal is generated.

따라서, 제1 위상 검출기(336-3)는 제1 셋 신호의 라이징 에지(rising edge)에 의해 제1 듀티 신호가 셋(set)되고, 제1 리셋 신호의 라이징 에지에서 제1 듀티 신호가 리셋(reset)되도록 제1 듀티 신호를 생성할 수 있다(도 5 참조). Accordingly, in the first phase detector 336-3, the first duty signal is set by the rising edge of the first set signal, and the first duty signal is reset at the rising edge of the first reset signal. The first duty signal may be generated to be (reset) (see FIG. 5).

제2 위상 검출기(336-4)는 제1 D 플립플롭(336-1)에서 출력되는 제2 셋(set) 신호와 제2 D 플립플롭(336-2)에서 출력되는 제2 리셋 신호를 이용하여 제2 듀티 신호를 생성할 수 있다(도 4 참조). The second phase detector 336-4 uses a second set signal output from the first D flip-flop 336-1 and a second reset signal output from the second D flip-flop 336-2. Thus, a second duty signal may be generated (see FIG. 4).

결과적으로, 제1 셋 신호와 제2 셋 신호는 위상차가 180도를 정확하게 유지하게 되며, 제1 리셋 신호와 제2 리셋 신호 또한 180도 위상차를 정확하게 유지할 수 있게 된다. As a result, the phase difference between the first set signal and the second set signal is accurately maintained at 180 degrees, and the first and second reset signals can also accurately maintain a phase difference of 180 degrees.

따라서, 제1 셋 신호와 제1 리셋 신호의 위상 차이를 검출하여 제1 듀티 신호가 생성되며, 제2 셋 신호와 제2 리셋 신호의 위상 차이를 검출하여 제2 듀티 신호가 생성되므로, 제1 듀티 신호와 제2 듀티 신호의 위상 차이가 180도를 정확하게 유지하게 된다. Accordingly, the first duty signal is generated by detecting the phase difference between the first set signal and the first reset signal, and the second duty signal is generated by detecting the phase difference between the second set signal and the second reset signal. The phase difference between the duty signal and the second duty signal is accurately maintained at 180 degrees.

이와 같이, 스위칭 제어 회로부(330)를 구성함에 따라 인덕터(L) 양단의 전압을 적분하여 그 결과가 클럭셋(CLKset)의 위상(phase) 형태로 출력되며, 클럭셋의 라이징 에지(rising edge)에서 듀티 신호가 온(on)/셋(set)되도록 할 수 있다. 또한, 보상기의 출력인 클럭셋(CLKset) 신호와 위상차가 180도인 클럭리셋 신호의 라이징 에지에서 듀티 신호가 리셋(reset)되도록 할 수 있다(도 4 참조). 이로 인해, 본 발명의 스위칭 제어 회로부(330)는 밸리 전류 모드로 동작하게 된다. 밸리 전류 모드는 자체적으로 플라잉 커패시터 전압이

Figure 112019039412216-pat00006
이 되도록 동작되므로, 종래와 달리 플라잉 커패시터 전압을
Figure 112019039412216-pat00007
로 맞추기 위한 추가적인 피드백 회로를 필요로 하지 않는 이점이 있다. In this way, as the switching control circuit unit 330 is configured, the voltage across the inductor L is integrated and the result is output in the form of a phase of the clock set CLKset, and the rising edge of the clock set The duty signal can be turned on/set at. In addition, the duty signal may be reset at a rising edge of a clock reset signal having a phase difference of 180 degrees from the clock set signal CLKset, which is an output of the compensator (see FIG. 4). For this reason, the switching control circuit unit 330 of the present invention operates in the valley current mode. Valley current mode automatically adjusts the flying capacitor voltage.
Figure 112019039412216-pat00006
Since it is operated so that the voltage of the flying capacitor is
Figure 112019039412216-pat00007
The advantage is that it does not require an additional feedback circuit to match.

스위칭 제어 회로부(330)의 동작도에 대해 다시 정리하면 다음과 같다. The operation diagram of the switching control circuit unit 330 is summarized again as follows.

제1 듀티 신호에 따라 스위칭부(310)의 제1 스위칭 소자(310a)와 제3 스위칭 소자(310c)가 온(On)되며, 이로 인해 입력 전류가 플라잉 커패시터(315)단으로 흐르게 되어 플라잉 커패시터(315)가 충전되게 된다. The first switching element 310a and the third switching element 310c of the switching unit 310 are turned on according to the first duty signal, and as a result, the input current flows to the flying capacitor 315 terminal, and thus the flying capacitor 315 will be charged.

반면, 제2 듀티 신호에 따라 스위칭부(310)의 제2 스위칭 소자(310b)와 제4 스위칭 소자(310d)가 온(On)되며, 결과적으로 플라잉 커패시터(315)에 충전된 충전 전류가 필터부(320)로 흐르게 되며 플라잉 커패시터(315)가 방전되게 된다. On the other hand, the second switching element 310b and the fourth switching element 310d of the switching unit 310 are turned on according to the second duty signal, and as a result, the charging current charged in the flying capacitor 315 is filtered. It flows to the unit 320 and the flying capacitor 315 is discharged.

본 발명의 실시 예에 따른 장치 및 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 분야 통상의 기술자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media) 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.The apparatus and method according to an embodiment of the present invention may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded in the computer-readable medium may be specially designed and configured for the present invention, or may be known and usable to those skilled in the computer software field. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -Includes magneto-optical media and hardware devices specially configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those produced by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like.

상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The above-described hardware device may be configured to operate as one or more software modules to perform the operation of the present invention, and vice versa.

이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been looked at around the embodiments. Those of ordinary skill in the art to which the present invention pertains will be able to understand that the present invention may be implemented in a modified form without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered from a descriptive point of view rather than a limiting point of view. The scope of the present invention is shown in the claims rather than the above description, and all differences within the scope equivalent thereto should be construed as being included in the present invention.

300: 3-레벨 벅 컨버터
310: 스위칭부
320: 필터부
330: 스위칭 제어 회로부300: 3-level buck converter
310: switching unit
320: filter unit
330: switching control circuit unit

Claims (9)

복수의 스위칭 소자와 플라잉 커패시터를 포함하는 스위칭부;
인덕터를 포함하며, 상기 스위칭부의 출력 전압을 평활화하는 필터부; 및
상기 인덕터 양단의 전압을 적분한 클럭셋(CLKset) 신호 및 상기 필터부의 출력 전압의 변화에 따른 지연이 반영된 클럭리셋(CLKrst) 신호를 이용하여 제1 듀티 신호 및 제2 듀티 신호를 생성하는 스위칭 제어 회로부를 포함하되,
상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 상기 플라잉 커패시터가 충전 또는 방전되는 것을 특징으로 하는 3-레벨 벅 컨버터.
A switching unit including a plurality of switching elements and a flying capacitor;
A filter unit including an inductor and smoothing an output voltage of the switching unit; And
Switching control to generate a first duty signal and a second duty signal using a clock set (CLKset) signal obtained by integrating the voltage across the inductor and a clock reset (CLKrst) signal reflecting a delay according to a change in the output voltage of the filter unit Including a circuit part,
The three-level buck converter, characterized in that the flying capacitor is charged or discharged as some of the plurality of switching elements are selectively turned on according to the first duty signal and the second duty signal.
 제1 항에 있어서,
상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도인 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 1,
The three-level buck converter, characterized in that the phase difference between the first duty signal and the second duty signal is 180 degrees.
 제1 항에 있어서,
상기 스위칭 제어 회로부는,
상기 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부;
상기 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및
상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 1,
The switching control circuit unit,
A current sensing unit for integrating the voltage across the inductor and outputting a clock set signal;
A compensation unit for outputting a clock reset signal by controlling a delay in proportion to a change in the output voltage; And
And a duty signal generator generating a first duty signal and a second duty signal using the clock set signal and the clock reset signal.
 제3 항에 있어서,
상기 전류 감지부는,
상기 인덕터 양단의 전압에 대한 덧셈 연산을 수행하는 제1 덧셈기; 및
상기 제1 덧셈기의 출력 신호에 따라 발진하여 상기 클럭셋 신호를 출력하는 제1 전압제어발진기를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 3,
The current sensing unit,
A first adder that performs an addition operation on the voltage across the inductor; And
And a first voltage controlled oscillator that oscillates according to an output signal of the first adder and outputs the clock set signal.
 제3 항에 있어서,
상기 보상부는,
상기 출력 전압과 기준전압에 대한 덧셈 연산을 수행하는 제2 덧셈기;
상기 제2 덧셈기의 출력 신호에 따라 발진하는 제2 전압제어발진기;
상기 제2 덧셈기의 출력 신호에 따른 지연 제어 신호를 출력하는 제어 회로부; 및
상기 지연 제어 신호에 따라 상기 제2 전압제어발진기의 출력 신호를 지연하여 상기 클럭리셋 신호를 출력하는 지연부를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 3,
The compensation unit,
A second adder that performs an addition operation on the output voltage and the reference voltage;
A second voltage controlled oscillator oscillating according to the output signal of the second adder;
A control circuit unit for outputting a delay control signal according to an output signal of the second adder; And
And a delay unit configured to output the clock reset signal by delaying the output signal of the second voltage controlled oscillator according to the delay control signal.
 제3 항에 있어서,
상기 클럭셋 신호를 분주하여 제1 셋 신호 및 제2 셋 신호를 생성하는 제1 D 플립플롭-상기 제2 셋 신호는 상기 제1 셋 신호의 인버터 신호임;
상기 클럭리셋 신호를 분주하여 제1 리셋 신호 및 제2 리셋 신호를 출력하는 제2 D 플립플롭-상기 제2 리셋 신호는 상기 제1 리셋 신호의 인버터 신호임;
상기 제1 셋 신호 및 상기 제1 리셋 신호를 이용하여 상기 제1 듀티 신호를 생성하는 제1 위상 검출기; 및
상기 제2 셋 신호 및 상기 제2 리셋 신호를 이용하여 상기 제2 듀티 신호를 생성하는 제2 위상 검출기를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 3,
A first D flip-flop for generating a first set signal and a second set signal by dividing the clock set signal-the second set signal is an inverter signal of the first set signal;
A second D flip-flop for dividing the clock reset signal to output a first reset signal and a second reset signal; the second reset signal is an inverter signal of the first reset signal;
A first phase detector generating the first duty signal using the first set signal and the first reset signal; And
And a second phase detector generating the second duty signal using the second set signal and the second reset signal.
 제6 항에 있어서,
상기 제1 듀티 신호 및 상기 제2 듀티 신호는 상기 제1 셋 신호 또는 상기 제2 셋 신호의 라이징 에지(rising edge)에서 셋(set)되고, 상기 제1 리셋 신호 또는 상기 제2 리셋 신호의 라이징 에지에서 리셋(reset)되는 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 6,
The first duty signal and the second duty signal are set at a rising edge of the first set signal or the second set signal, and the rising of the first reset signal or the second reset signal A three-level buck converter, characterized in that reset at the edge (reset).
 제1 항에 있어서,
상기 제1 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 온(On)되어 입력 전류가 상기 플라잉 커패시터를 통해 상기 필터부로 출력되어 상기 플라잉 커패시터가 충전되며,
상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 나머지가 온(On)되어 상기 플라잉 커패시터의 충전 전류가 상기 필터부로 출력되는 것을 특징으로 하는 3-레벨 벅 컨버터.
The method of claim 1,
Some of the plurality of switching elements are turned on according to the first duty signal, and an input current is output to the filter unit through the flying capacitor to charge the flying capacitor,
The three-level buck converter, characterized in that the rest of the plurality of switching elements are turned on according to the second duty signal, and the charging current of the flying capacitor is output to the filter unit.
 3-레벨 벅 컨버터의 스위칭 제어 장치에 있어서,
상기 3-레벨 벅 컨버터의 출력단에 포함되는 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부;
상기 출력단의 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및
상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함하되,
상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 3-레벨 벅 컨버터에 포함된 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 플라잉 커패시터가 충전 또는 방전되되,
상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도인 것을 특징으로 하는 스위칭 제어 장치.

In the switching control device of the three-level buck converter,
A current sensing unit for outputting a clock set signal by integrating the voltage across the inductor included in the output terminal of the 3-level buck converter;
A compensation unit configured to output a clock reset signal by controlling a delay in proportion to a change in the output voltage of the output terminal; And
Including a duty signal generator for generating a first duty signal and a second duty signal using the clock set signal and the clock reset signal,
The flying capacitor is charged or discharged as some of the plurality of switching elements included in the 3-level buck converter are selectively turned on according to the first duty signal and the second duty signal,
The switching control device, characterized in that the phase difference between the first duty signal and the second duty signal is 180 degrees.
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