KR101404568B1 - Current mode controlled pulse width modulation converter - Google Patents

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KR101404568B1
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강민우
박영철
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주식회사 에이디텍
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Abstract

The present invention relates to a current mode controlled pulse width modulation converter. The pulse width modulation converter according to the present invention comprises: a first transistor outputting an external voltage which is inputted in response to a first control signal; an inductor connected to an output terminal of the first transistor in series; a second transistor connected to a node connecting the first transistor and the inductor, and stopping the voltage outputted by the first transistor from being applied to the inductor in response to a second control signal; a compensating current generation unit generating a nonlinearly increasing compensating current if a duty cycle of the output signal of the pulse width modulation converter exceeds 50% and not generating the compensating current if the duty cycle is less than 50%; a combining unit combining the compensating current with a current outputted from the inductor and a ramp voltage, which is converted from the combination of the currents to a voltage; and a control unit receiving the ramp voltage to generate first and second control signals.

Description

전류 모드 제어의 펄스폭변조 변환 장치 {Current mode controlled pulse width modulation converter}[0001] The present invention relates to a current mode controlled pulse width modulation converter,

본 발명은 전기 회로에 관한 것으로서, 특히 전류 모드로 제어되며, 펄스폭변조를 이용하여 전압을 변환하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electric circuit, and more particularly, to a device that is controlled in a current mode and converts a voltage using pulse width modulation.

펄스폭변조 변환 장치는 직류 전압을 낮은 직류 전압 또는 높은 직류 전압으로 변환하는데 이용된다. 최근의 펄스폭변조 변환 장치는 하이 사이드 트랜지스터(high side transistor)와 로우 사이드 트랜지스터(low side transistor)를 구비하며, 상기 2개의 트랜지스터의 턴온(turn-on) 및 턴오프(turn-off) 동작에 의해 출력 신호의 듀티 사이클이 결정되고, 상기 듀티 사이클의 비율에 의해 펄스폭변조 변환 장치의 출력 전압의 크기가 결정된다. A pulse width modulation converter is used to convert a DC voltage to a low DC voltage or a high DC voltage. A recent pulse width modulation (PWM) converter has a high side transistor and a low side transistor, and the two transistors are turned on and off in a turn-off operation. The duty cycle of the output signal is determined, and the magnitude of the output voltage of the pulse width modulation apparatus is determined by the ratio of the duty cycle.

그런데, 펄스폭변조 변환 장치의 듀티 사이클이 50% 이상에서 정상 상태(steady-state condition)로 동작할 때, 안정성(stability) 이슈가 발생한다. 상기 전류모드 제어의 펄스폭변조 변환 장치의 단점 중 하나가 노이즈(noise)에 취약하다는 점이다. 지터(jitter), 스타트업(start-up) 혹은 부하 천이(load transient)에 의해 노이즈가 발생하고, 이로 인해 인덕터 전류(inductor current)가 불안해져서, 듀티 사이클이 50% 이상일 때 펄스폭변조 변환 장치는 서브하모닉 오실레이션(sub-harmonic oscillation)을 유발하게 된다. 일정한 비율의 듀티 사이클이 아닌 불규칙한 비율의 듀티 사이클이 발생하며 파형 측정 장비를 통해 확인 가능하다. 상기의 불안정성을 해결하기 위해서 보상회로가 필요하게 되는 것이다. 반면, 듀티 사이클이 50% 이하일 때는 인덕터 전류가 불안해지더라도 스위칭 사이클(switching cycle)이 어느 정도 진행되면, 정상 상태의 인덕터 전류로 수렴하게 되어 안정성 이슈가 발생하지 않는다. 이러한 특성 때문에 종래기술을 이용할 경우, 듀티 사이클이 50% 이하일 때 불필요한 요소가 증가하게 되고 그로 인하여 동적 응답 특성(dynamic response)이 현저히 떨어지게 된다. However, when the duty cycle of the pulse width modulation (PWM) apparatus is operated in a steady-state condition at 50% or more, a stability issue occurs. One of the disadvantages of the pulse width modulation conversion apparatus of the current mode control is that it is vulnerable to noise. Noise is generated by jitter, start-up, or load transient, which causes inductor current to become unstable, and when the duty cycle is 50% or more, the pulse width modulation converter Resulting in sub-harmonic oscillation. An irregular rate duty cycle occurs rather than a constant duty cycle, and is visible through the waveform measurement instrument. In order to solve the above instability, a compensation circuit is required. On the other hand, when the duty cycle is 50% or less, if the switching cycle advances to some extent even if the inductor current becomes unstable, the stability problem does not occur because the inductor current converges to the steady state. Because of this characteristic, when the conventional technique is used, when the duty cycle is 50% or less, unnecessary elements are increased and the dynamic response is remarkably deteriorated.

본 발명은 상기 문제점을 해결하기 위한 것으로, 듀티 사이클이 50% 이상일 때 발생하는 서브하모닉 오실레이션(sub-harmonic oscillation)을 방지하고, 상기 듀티 사이클이 50% 이하일 때의 동적 응답 특성을 향상하기 위한 펄스폭변조 변환 장치를 제공한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to prevent sub-harmonic oscillation that occurs when the duty cycle is 50% or more and improve dynamic response characteristics when the duty cycle is 50% A pulse width modulation conversion apparatus is provided.

상기 과제를 해결하기 위하여 본 발명은,According to an aspect of the present invention,

제1 제어 신호에 응답하여 입력되는 외부 전압을 출력하는 제1 트랜지스터; 상기 제1 트랜지스터의 출력단에 직렬로 연결되는 인덕터; 상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터에 상기 제1트랜지스터로부터 출력되는 전압이 인가되는 것을 차단하는 제2 트랜지스터; 상기 펄스폭변조 변환 장치의 출력 신호의 듀티 사이클이 50[%]를 초과할 때 비선형적으로 상승하는 보상 전류를 출력하고, 상기 듀티 사이클이 50[%] 미만일 때는 상기 보상 전류를 출력하지 않는 보상 전류 발생부; 상기 보상 전류와 상기 인덕터에서 출력되는 전류를 결합하고, 이것이 전압으로 변환된 램프 전압을 출력하는 결합부; 및 상기 램프 전압을 받아서 상기 제1 및 제2 제어 신호들을 생성하는 제어부를 구비하는 펄스폭변조 변환 장치를 구비한다.A first transistor for outputting an external voltage input in response to a first control signal; An inductor connected in series to an output terminal of the first transistor; A second transistor connected to a node connecting the first transistor and the inductor, for blocking a voltage applied from the first transistor to the inductor in response to a second control signal; A compensating current that nonlinearly increases when the duty cycle of the output signal of the pulse width modulation apparatus exceeds 50 [%], and a compensation that does not output the compensating current when the duty cycle is less than 50 [%] A current generator; A combiner for combining the compensation current with a current output from the inductor and outputting a ramp voltage converted to a voltage; And a controller for receiving the ramp voltage and generating the first and second control signals.

상기 제어부는, 상기 펄스폭변조 변환 장치의 출력 전압과 기준 전압을 입력하고, 상기 출력 전압과 상기 기준 전압을 비교하고 그 차이 전압을 증폭하여 출력하는 에러 증폭기; 상기 램프 전압과 상기 에러 증폭기의 출력 전압을 비교하여 펄스폭변조 신호를 출력하는 펄스폭변조 비교기; 클럭 신호와 상기 펄스폭 변조 신호를 입력하고 상기 제1 및 제2 제어 신호들을 출력하는 플립플롭; 상기 제1 제어 신호를 받아서 상기 제1트랜지스터를 구동하는 제1 드라이버; 및 상기 제2 제어 신호를 받아서 상기 제2트랜지스터를 구동하는 제2 드라이버를 구비할 수 있다.Wherein the control unit includes: an error amplifier for receiving an output voltage and a reference voltage of the pulse width modulation and demodulating unit, comparing the output voltage with the reference voltage, amplifying the difference voltage, and outputting the amplified difference voltage; A pulse width modulation comparator for comparing the ramp voltage with an output voltage of the error amplifier and outputting a pulse width modulation signal; A flip-flop for inputting the clock signal and the pulse width modulation signal and outputting the first and second control signals; A first driver receiving the first control signal to drive the first transistor; And a second driver for receiving the second control signal to drive the second transistor.

바람직하기는, 상기 램프 전압은 상기 펄스폭변조 비교기의 비반전 입력단에 인가되고, 상기 에러 증폭기의 출력은 상기 펄스폭변조 비교기의 반전 입력단에 인가된다.Preferably, the ramp voltage is applied to the non-inverting input of the pulse width modulation comparator and the output of the error amplifier is applied to the inverting input of the pulse width modulation comparator.

상기 보상 전류 발생부는, 전압을 충전하는 캐패시터; 상기 캐패시터에 충전된 전압을 일정한 주기로 방전시키는 제1 리셋부; 상기 캐패시터에 연결되며, 상기 캐패시터에 전압이 충전되면 일정한 전류를 발생시키는 일정 전류 발생부; 및 상기 일정 전류 발생부에 연결되며, 상기 일정 전류 발생부에서 발생하는 전류보다 많은 전류를 출력하는 전류 미러를 구비할 수 있다.The compensation current generating unit includes: a capacitor for charging a voltage; A first reset unit for discharging the voltage charged in the capacitor at a constant period; A constant current generator connected to the capacitor and generating a constant current when the capacitor is charged with a voltage; And a current mirror connected to the constant current generating unit and outputting a current larger than a current generated by the constant current generating unit.

상기 일정 전류 발생부는, 상기 캐패시터에 게이트가 연결된 NMOS FET; 상기 NMOS FET의 드레인에 연결되어 상기 NMOS FET에 일정한 전류를 공급하는 전류원; 및 상기 NMOS FET의 소오스에 연결된 다른 전류 미러를 구비할 수 있다.The constant current generator includes: an NMOS FET having a gate connected to the capacitor; A current source connected to a drain of the NMOS FET and supplying a constant current to the NMOS FET; And another current mirror connected to the source of the NMOS FET.

상기 제1 리셋부는, 상기 캐패시터에 드레인이 연결되고, 소오스는 접지되며, 게이트는 클럭 신호에 연결되고, 상기 클럭 신호가 액티브일 때 턴온되어 상기 캐패시터를 방전시키는 다른 NMOS FET를 구비할 수 있다. The first reset unit may include another NMOS FET that is connected to a drain of the capacitor, a source of which is grounded, a gate of which is connected to a clock signal, and which is turned on when the clock signal is active to discharge the capacitor.

상기 결합부는, 상기 펄스폭변조 변환 장치의 출력 신호와 상기 보상 전류를 받아서 충전하는 캐패시터; 상기 캐패시터에 병렬 연결되며, 상기 캐패시터에 충전된 전압을 일정 주기로 방전시키는 제2 리셋부; 및 상기 캐패시터에 병렬 연결되며, 상기 펄스폭변조 변환 장치의 출력 신호와 상기 보상 전류를 받아서 이를 램프 전압으로 변환하는 저항을 구비할 수 있다.Wherein the coupling unit comprises: a capacitor for receiving and charging the output signal of the pulse width modulation (PWM) device and the compensation current; A second reset unit connected in parallel to the capacitor for discharging the voltage charged in the capacitor at a constant cycle; And a resistor connected in parallel to the capacitor for receiving an output signal of the pulse width modulation device and the compensation current and converting the output signal to a ramp voltage.

상기 램프 전압에 포함된 노이즈를 제거하여 출력하는 버퍼를 더 구비할 수 있다.And a buffer for removing noise included in the lamp voltage and outputting the noise.

상기 과제를 해결하기 위하여 본 발명은 또한,In order to solve the above problems,

제1 제어 신호에 응답하여 입력되는 외부 전압을 출력하는 제1 트랜지스터; 상기 제1 트랜지스터의 출력단에 직렬로 연결되는 인덕터; 상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터에 상기 제1트랜지스터로부터 출력되는 전압이 인가되는 것을 차단하는 제2 트랜지스터; 크기가 일정한 보상 전류를 출력하는 보상 전류 발생부; 및 상기 보상 전류와 상기 인덕터에서 출력되는 전류를 입력하여 상기 제1 및 제2 제어 신호들을 생성하는 제어부를 구비하는 펄스폭변조 변환 장치를 제공한다.A first transistor for outputting an external voltage input in response to a first control signal; An inductor connected in series to an output terminal of the first transistor; A second transistor connected to a node connecting the first transistor and the inductor, for blocking a voltage applied from the first transistor to the inductor in response to a second control signal; A compensation current generator for outputting a compensation current having a constant magnitude; And a controller for receiving the compensation current and the current output from the inductor to generate the first and second control signals.

상기 제어부는, 상기 펄스폭변조 변환 장치의 출력 전압과 기준 전압을 입력하고, 상기 출력 전압과 상기 기준 전압을 비교하고 그 차이 전압을 증폭하여 출력하는 에러 증폭기; 상기 인덕터에서 출력되는 신호와 상기 에러 증폭기의 출력 신호를 비교하여 펄스폭변조 신호를 출력하는 펄스폭변조 비교기; 클럭 신호와 상기 펄스폭변조 신호를 입력하고 상기 제1 및 제2 제어 신호들을 출력하는 플립플롭; 상기 제1 제어 신호를 받아서 상기 제1트랜지스터를 구동하는 제1 드라이버; 및 상기 제2 제어 신호를 받아서 상기 제2트랜지스터를 구동하는 제2 드라이버를 구비할 수 있다.Wherein the control unit includes: an error amplifier for receiving an output voltage and a reference voltage of the pulse width modulation and demodulating unit, comparing the output voltage with the reference voltage, amplifying the difference voltage, and outputting the amplified difference voltage; A pulse width modulation comparator that compares a signal output from the inductor with an output signal of the error amplifier to output a pulse width modulation signal; A flip-flop for inputting the clock signal and the pulse width modulation signal and outputting the first and second control signals; A first driver receiving the first control signal to drive the first transistor; And a second driver for receiving the second control signal to drive the second transistor.

바람직하기는, 상기 인덕터에서 출력되는 신호는 상기 펄스폭변조 비교기의 비반전 입력단에 인가되고, 상기 에러 증폭기의 출력 신호는 상기 펄스폭변조 비교기의 반전 입력단에 인가되며, 상기 보상 전류 발생부는 상기 펄스폭변조 비교기의 반전 입력단에 연결된다.Preferably, the signal output from the inductor is applied to the non-inverting input of the pulse width modulation comparator, the output signal of the error amplifier is applied to the inverting input of the pulse width modulation comparator, Width modulation comparator.

상기 보상 전류 발생부는, 전압을 충전하는 캐패시터; 상기 캐패시터에 충전된 전압을 일정한 주기로 방전시키는 리셋부; 상기 캐패시터에 연결되며, 상기 캐패시터에 전압이 충전되면 온되어 일정한 전류를 출력하는 스위칭부; 및 상기 스위칭부에 연결되며, 상기 스위칭부에서 출력되는 전류와 동일한 크기의 전류가 출력단에 흐르게 하는 전류 미러를 구비할 수 있다.The compensation current generating unit includes: a capacitor for charging a voltage; A reset unit for discharging the voltage charged in the capacitor at a constant period; A switching unit connected to the capacitor, the switching unit being turned on when a voltage is charged in the capacitor and outputting a constant current; And a current mirror connected to the switching unit and allowing a current having the same magnitude as the current output from the switching unit to flow through the output terminal.

본 발명에 따르면 펄스폭변조 변환 장치는 보상 전류 발생부와 결합부를 구비한다. 이에 따라, 펄스폭변조 변환 장치의 듀티 사이클이 50% 이상일 때 적절한 보상 전류가 발생함으로써 서브하모닉 오실레이션(sub-harmonic oscillation)의 발생이 방지되고, 상기 듀티 사이클이 50% 이하일 때 보상 전류가 발생하지 않음으로써 동적 응답 특성이 향상되고, 펄스폭변조 변환 장치의 출력 전압의 교류 리플(AC ripple)이 개선된다.According to the present invention, a pulse width modulation (PWM) converter includes a compensation current generating unit and a coupling unit. Accordingly, when a duty cycle of the pulse width modulation (PWM) converter is 50% or more, an appropriate compensation current is generated, thereby preventing generation of sub-harmonic oscillation, and a compensation current is generated when the duty cycle is 50% The dynamic response characteristic is improved, and the AC ripple of the output voltage of the pulse width modulation conversion device is improved.

또, 펄스폭변조 변환 장치의 입력 전압의 동작 범위, 출력 전압의 동작 범위 및 부하 전류의 동작 범위가 증가된다.In addition, the operating range of the input voltage, the operating range of the output voltage, and the operating range of the load current of the pulse width modulation apparatus are increased.

또한, 상기 결합부는 램프 전압이 생성된 이후에 버퍼를 통해 최종 램프 전압을 이용함으로써 노이즈가 제거된 안정된 파형을 얻을 수 있다.In addition, the coupling unit can obtain a stable waveform from which the noise is removed by using the final ramp voltage through the buffer after the ramp voltage is generated.

또한, 상기 보상 전류 발생부는 전류 미러를 구비하여 전류의 크기를 조절하기 쉽고, 보상 전류 발생부의 회로 구성이 간단하여 구현하기 용이하다. In addition, the compensation current generator includes a current mirror to easily adjust the magnitude of the current, and the circuit configuration of the compensation current generator is simple and easy to implement.

도 1은 본 발명의 제1 실시예에 따른 펄스폭변조 변환 장치의 블록도이다.
도 2는 도 1에 도시된 펄스폭변조 변환 장치의 일부 신호들의 파형도이다.
도 3은 도 1에 도시된 보상 전류 발생부의 회로도이다.
도 4는 도1에 도시된 결합부의 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 펄스폭변조 변환 장치의 블록도이다.
도 6은 도5에 도시된 보상 전류 발생부의 회로도이다.
도 7은 도5에 도시된 일부 신호들의 파형도이다. 1 is a block diagram of a pulse width modulation apparatus according to a first embodiment of the present invention.
2 is a waveform diagram of some signals of the pulse width modulation apparatus shown in FIG.
3 is a circuit diagram of the compensation current generating unit shown in FIG.
4 is a circuit diagram of the coupling portion shown in Fig.
5 is a block diagram of a pulse width modulation conversion apparatus according to a second embodiment of the present invention.
6 is a circuit diagram of the compensation current generating unit shown in FIG.
7 is a waveform diagram of some signals shown in FIG.

이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 제1 실시예에 따른 펄스폭변조 변환 장치(101)의 블록도이다. 도 1을 참조하면, 펄스폭변조 변환 장치(101)는 제1 트랜지스터(111), 인덕터(121), 제2 트랜지스터(112), 전류 감지 증폭기(131), 전류 감지 저항(141), 보상 전류 발생부(151), 결합부(161), 제어부(170) 및 전압 변환부(142,143,144)를 구비한다. 1 is a block diagram of a pulse width modulation (PWM) apparatus 101 according to a first embodiment of the present invention. 1, a pulse width modulation (PWM) apparatus 101 includes a first transistor 111, an inductor 121, a second transistor 112, a current sense amplifier 131, a current sense resistor 141, A generating unit 151, a coupling unit 161, a control unit 170, and voltage converting units 142, 143, and 144.

제1 트랜지스터(111)는 제1 제어 신호(Vc1)에 응답하여 입력 전압(Vin)을 받아서 출력한다. 제1 트랜지스터(111)는 NMOS FET(N channel Metal Oxide Semiconductor Field Effect Transistor)로 구성될 수 있다. 이 경우, 입력 전압(Vin)은 제1 트랜지스터(111)의 드레인에 인가되고, 제1 제어 신호(Vc1)는 제1 트랜지스터(111)의 게이트에 인가되며, 소오스로부터 전압을 출력한다. 입력 전압(Vin)이 제1 트랜지스터(111)에 인가되고, 제1 제어 신호(Vc1)가 게이트에 인가된 상태에서 제1 제어 신호(Vc1)가 활성화되면 제1 트랜지스터(111)는 턴온(turn-on)되어 입력 전압(Vin)을 소오스로부터 출력하고, 제1 제어 신호(Vc1)가 비활성화되면 제1 트랜지스터(111)는 턴오프(turn-off)되어 입력 전압(Vin)을 출력하지 않는다. The first transistor 111 receives the input voltage Vin in response to the first control signal Vc1 and outputs the input voltage Vin. The first transistor 111 may be an NMOS FET (N-channel Metal Oxide Semiconductor Field Effect Transistor). In this case, the input voltage Vin is applied to the drain of the first transistor 111, the first control signal Vc1 is applied to the gate of the first transistor 111, and the voltage is output from the source. When the first control signal Vc1 is activated in a state where the input voltage Vin is applied to the first transistor 111 and the first control signal Vc1 is applied to the gate, the first transistor 111 turns on the first transistor 111 is turned off and does not output the input voltage Vin when the first control signal Vc1 is inactivated.

인덕터(121)는 제1 트랜지스터(111)의 출력단 즉, 소오스에 연결된다.The inductor 121 is connected to the output terminal of the first transistor 111, that is, the source.

제2 트랜지스터(112)는 제1 트랜지스터(111)와 인덕터(121)를 연결하는 노드(SW)에 연결되며, 제2 제어 신호(Vc2)에 응답하여 인덕터(121)에 제1 트랜지스터(111)에서 출력되는 전압이 인가되지 못하도록 차단한다. 제2 트랜지스터(112)는 NMOS FET로 구성될 수 있다. 이 경우, 제2 트랜지스터(112)의 드레인은 노드(SW)에 연결되고, 소오스는 접지단(GND)에 연결되며, 게이트에는 제2 제어 신호(Vc2)가 인가된다. 따라서, 제2 제어 신호(Vc2)가 활성화되면 제2 트랜지스터(112)는 턴온되고, 그에 따라, 노드(NA)의 전류는 제2 트랜지스터(112)의 접지단(GND)으로부터 소오스를 통해 드레인으로 흐른다. 그에 따라 인덕터(121)의 전압은 접지 전압(GND) 레벨 보다 제2 트랜지스터(112)의 턴온 저항에 흐르는 전류를 곱하기 한 만큼 강하된다. 즉, 네가티브(Negative) 전압 레벨을 유지한다. 제2 제어 신호(Vc2)가 비활성화되면 제2 트랜지스터(112)는 턴오프되어 노드(NA)의 전류는 제2 트랜지스터(112)에 의하여 결정된다. The second transistor 112 is connected to the node SW connecting the first transistor 111 and the inductor 121 and is connected to the first transistor 111 in the inductor 121 in response to the second control signal Vc2. So that the voltage output from the first switch SW1 is not applied. The second transistor 112 may be an NMOS FET. In this case, the drain of the second transistor 112 is connected to the node SW, the source is connected to the ground terminal GND, and the second control signal Vc2 is applied to the gate. Accordingly, when the second control signal Vc2 is activated, the second transistor 112 is turned on so that the current of the node NA flows from the ground terminal GND of the second transistor 112 through the source to the drain Flows. Accordingly, the voltage of the inductor 121 is lowered by multiplying the current flowing through the turn-on resistance of the second transistor 112 by the ground voltage (GND) level. That is, it maintains a negative voltage level. When the second control signal Vc2 is inactivated, the second transistor 112 is turned off, and the current of the node NA is determined by the second transistor 112.

전류 감지 증폭기(131)는 전류 감지 저항(141)의 양단에 연결되며, 인턱터(121)에 흐르는 전류를 감지하여 톱니파를 갖는 전류를 발생한다. 구체적으로, 전류 감지 증폭기(131)의 비반전 입력단(+)은 전류 감지 저항(141)의 입력단 즉, 전류 감지 저항(141)과 인덕터(121)의 연결 노드에 연결되고, 전류 감지 증폭기(131)의 반전 입력단(-)은 전류 감지 저항(141)의 출력단 즉, 전류 감지 저항(141)과 전압 변환부(142,143,144)의 연결 노드에 연결된다. 따라서, 제1 트랜지스터(111)가 턴온되고 제2 트랜지스터(112)가 턴오프되면 인덕터(121)의 전류는 증가하는 방향으로 출력되고 제2 트랜지스터(112)가 턴온되고 제1트랜지스터(111)가 턴오프되면 인덕터(121)의 전류는 감소하는 방향으로 출력된다. 이는 전류제어 직류-직류 변환기의 전형적인 동작으로 인덕터(121)의 전류를 감지하여 톱니파를 생성한다.The current sense amplifier 131 is connected to both ends of the current sense resistor 141 and senses the current flowing through the inductor 121 to generate a current having a saw tooth wave. Specifically, the non-inverting input terminal (+) of the current sense amplifier 131 is connected to the input terminal of the current sense resistor 141, that is, the connection node between the current sense resistor 141 and the inductor 121, Is connected to the output terminal of the current sense resistor 141, that is, the connection node between the current sense resistor 141 and the voltage converters 142, 143 and 144. Accordingly, when the first transistor 111 is turned on and the second transistor 112 is turned off, the current of the inductor 121 is output in an increasing direction, the second transistor 112 is turned on and the first transistor 111 is turned on The current of the inductor 121 is outputted in a decreasing direction. This senses the current of the inductor 121 by a typical operation of the current-controlled DC-DC converter to generate a sawtooth wave.

보상 전류 발생부(151)는 보상 전류(Ic)를 발생하여 결합부(161)에 제공한다. 보상 전류 발생부(151)에서 발생되는 보상 전류(Ic)는 도 2에 도시된 바와 같이, 제1 트랜지스터(111)가 온(on) 상태일 때는 발생하여 흐르지 않다가 제1 트랜지스터(111)가 오프되고 제2 트랜지스터(112)가 온될 때 흐르기 시작한다. 그러다가 제1 트랜지스터(111)가 다시 온되면 보상 전류(Ic)는 흐르지 않게 된다. 보상 전류 발생부(151)에 대해서는 도 3을 통하여 상세히 설명하기로 한다.The compensation current generating unit 151 generates the compensation current Ic and provides the compensation current Ic to the combining unit 161. The compensation current Ic generated in the compensation current generating unit 151 is generated when the first transistor 111 is on and does not flow as shown in FIG. And starts to flow when the second transistor 112 is turned on. Then, when the first transistor 111 is turned on again, the compensation current Ic does not flow. The compensation current generating unit 151 will be described in detail with reference to FIG.

결합부(161)는 전류 감지 증폭기(131)와 보상 전류 발생부(151)에 연결된다. 결합부(161)는 전류 감지 증폭기(131)로부터 출력되는 감지 전류(Is)와 보상 전류 발생부(151)에서 출력되는 보상 전류(Ic)를 합하여 램프 전압(Vramp1)을 출력한다. 램프 전압(Vramp1)의 파형은 도 2에 도시된 바와 같이 제1 트랜지스터(111)가 온되면 상승하고, 제1 트랜지스터(111)가 오프되고, 제2 트랜지스터(112)가 온되면, 급격히 감소한다. 결합부(161)에 대해서는 도 4를 통해 상세히 설명하기로 한다. The coupling unit 161 is connected to the current sense amplifier 131 and the compensation current generation unit 151. The coupling unit 161 outputs the ramp voltage Vramp1 by adding the sense current Is output from the current sense amplifier 131 and the compensation current Ic output from the compensation current generation unit 151. [ The waveform of the ramp voltage Vramp1 rises when the first transistor 111 is turned on and sharply decreases when the first transistor 111 is turned off and the second transistor 112 is turned on as shown in FIG. . The coupling portion 161 will be described in detail with reference to FIG.

제어부(170)는 결합부(161)에서 출력되는 램프 전압(Vramp1)과 펄스폭변조 변환 장치(101)의 출력 전압(Vout)을 입력하고, 제1 제어 신호(Vc1)와 제2 제어 신호(Vc2)를 발생한다. 제어부(170)는 에러 증폭기(171), 펄스폭변조 비교기(172), 저항(176), 캐패시터(177), 플립플롭(173), 제1드라이버(174) 및 제2드라이버(175)를 구비한다.The control unit 170 receives the ramp voltage Vramp1 output from the coupling unit 161 and the output voltage Vout of the pulse width modulation device 101 and outputs the first control signal Vc1 and the second control signal Vc2. The control unit 170 includes an error amplifier 171, a pulse width modulation comparator 172, a resistor 176, a capacitor 177, a flip flop 173, a first driver 174 and a second driver 175 do.

에러 증폭기(171)는 펄스폭변조 변환 장치(101)의 출력 전압(Vout)과 기준 전압(Vref)을 입력하며, 이 두 전압들(Vout,Vref))을 비교하고 그 결과에 따라 전압을 증폭하여 출력한다. 구체적으로, 펄스폭변조 변환 장치(101)의 출력 전압(Vout)은 에러 증폭기(171)의 반전 입력단(-)에 인가되고, 기준 전압(Vref)은 에러 증폭기(171)의 비반전 입력단(+)에 인가된다. 따라서, 에러 증폭기(171)는 출력 전압(Vout)이 기준 전압(Vref)보다 낮을 때 신호를 출력하고, 그 반대일 경우에는 신호를 출력하지 않거나 접지 전압(GND)을 출력한다.The error amplifier 171 receives the output voltage Vout of the pulse width modulation apparatus 101 and the reference voltage Vref and compares these two voltages Vout and Vref and amplifies the voltage And outputs it. Specifically, the output voltage Vout of the pulse width modulation apparatus 101 is applied to the inverting input terminal (-) of the error amplifier 171 and the reference voltage Vref is applied to the non-inverting input terminal of the error amplifier 171 (+ . Accordingly, the error amplifier 171 outputs a signal when the output voltage Vout is lower than the reference voltage Vref, and outputs the signal when the output voltage Vout is lower than the reference voltage Vref or the ground voltage GND.

저항(176)과 캐패시터(177)는 네가티브 피드백(Negative Feedback) 회로의 위상마진(Phase Margin)을 확보하기 위한 RC 공진 회로를 형성하며, 에러 증폭기(171)로부터 출력되는 신호에 포함된 교류 성분 즉, 고조파 신호를 바이패스(bypass)시켜서 제거한다. 따라서, 에러 증폭기(171)의 출력 신호는 순수한 직류 전압을 갖는 신호로써 출력된다. The resistor 176 and the capacitor 177 form an RC resonance circuit for securing the phase margin of the negative feedback circuit and the AC component included in the signal output from the error amplifier 171 , The harmonic signal is bypassed and removed. Therefore, the output signal of the error amplifier 171 is output as a signal having a pure DC voltage.

펄스폭변조 비교기(172)는 에러 증폭기(171)의 출력 전압과 램프 전압(Vramp1)을 비교하여 펄스폭변조 신호를 출력한다. 구체적으로, 펄스폭변조 비교기(172)의 반전 입력단(-)에는 에러 증폭기(171)의 출력 신호가 인가되고, 펄스폭변조 비교기(172)의 비반전 입력단(+)에는 램프 전압(Vramp1)이 인가된다. 따라서, 에러 증폭기(171)의 출력 신호의 전압 레벨이 램프 전압(Vramp1)의 레벨보다 낮을 때 펄스폭변조 비교기(172)는 출력 신호를 출력하고, 그 반대일 경우에는 출력 신호를 출력하지 않는다. 여기서, 펄스폭변조 비교기(172)의 입력단들에 인가되는 신호들은 상기와 반대로 인가되도록 구성될 수도 있다. The pulse width modulation comparator 172 compares the output voltage of the error amplifier 171 with the ramp voltage Vramp1 and outputs a pulse width modulated signal. Specifically, the output signal of the error amplifier 171 is applied to the inverting input terminal (-) of the pulse width modulation comparator 172 and the ramp voltage Vramp1 is applied to the non-inverting input terminal (+) of the pulse width modulation comparator 172 . Therefore, the pulse width modulation comparator 172 outputs the output signal when the voltage level of the output signal of the error amplifier 171 is lower than the level of the ramp voltage Vramp1, and does not output the output signal when the voltage level of the output signal of the error amplifier 171 is lower. Here, the signals applied to the input terminals of the pulse width modulation comparator 172 may be configured to be applied in the opposite manner.

플립플롭(173)은 펄스폭변조 비교기(172)로부터 출력되는 펄스폭 변조 신호에 응답하여 제1 및 제2 제어 신호들(Vc1,Vc2)을 출력한다. 플립플롭(173)은 RS 플립플롭으로 구성될 수 있다. 이 경우, 상기 RS 플립플롭(173)의 S 단자에는 클럭 신호(CLK)가 인가되고 플립플롭(173)의 R 단자에는 펄스폭변조 비교기(172)의 출력 신호가 인가된다. 플립플롭(173)의 정출력 단자(Q)에서는 제1 제어 신호(Vc1)가 발생되고, 플립플롭(173)의 부출력 단자(QB)에서는 제2 제어 신호(Vc2)가 발생된다. 즉, 제1 제어 신호(Vc1)는 클럭 신호(CLK)가 하이 레벨일 때 활성화되고, 제2 제어 신호(Vc2)는 펄스폭변조 비교기(172)의 출력 신호가 하이 레벨일 때 활성화된다. 다시 말하면, 클럭 신호(CLK))가 하이 레벨(high level) 즉, 전원 전압(Vcc) 레벨일 때 제1 트랜지스터(111)는 턴온되고 제2 트랜지스터(112)는 턴오프되어 제1 트랜지스터(111)에 인가되는 입력 전압(Vin)은 제1 트랜지스터(111)와 인덕터(121)를 통해서 펄스폭변조 변환 장치(101)의 출력 전압(Vout)으로써 출력되고, 클럭 신호(CLK)가 로우 레벨(low level) 즉, 접지 전압(GND) 레벨일 때 제1 트랜지스터(111)는 턴오프되고 제2 트랜지스터(112)는 턴온되어 제1 트랜지스터(111)에 인가되는 입력 전압(Vin)은 제1 트랜지스터(111)를 통과하지 못하므로 펄스폭변조 변환 장치(101)의 출력 전압(Vout)은 접지 전압(GND) 레벨로써 출력된다. The flip flop 173 outputs the first and second control signals Vc1 and Vc2 in response to the pulse width modulation signal output from the pulse width modulation comparator 172. [ The flip-flop 173 may be configured as an RS flip-flop. In this case, a clock signal CLK is applied to the S terminal of the RS flip flop 173 and an output signal of the pulse width modulation comparator 172 is applied to the R terminal of the flip flop 173. The first control signal Vc1 is generated at the positive output terminal Q of the flip flop 173 and the second control signal Vc2 is generated at the negative output terminal QB of the flip flop 173. [ That is, the first control signal Vc1 is activated when the clock signal CLK is at the high level, and the second control signal Vc2 is activated when the output signal of the pulse width modulation comparator 172 is at the high level. In other words, when the clock signal CLK is at a high level, that is, at the power supply voltage Vcc level, the first transistor 111 is turned on and the second transistor 112 is turned off, Is output as the output voltage Vout of the pulse width modulation apparatus 101 through the first transistor 111 and the inductor 121 and the input voltage Vin is applied to the low-level the first transistor 111 is turned off and the second transistor 112 is turned on so that the input voltage Vin applied to the first transistor 111 is lower than that of the first transistor 111. [ The output voltage Vout of the pulse width modulation apparatus 101 is outputted as the ground voltage (GND) level.

제1 드라이버(174)는 제1 제어 신호(Vc1)를 받아서 제1 트랜지스터(111)를 구동한다. 즉, 제1 드라이버(174)는 제1 제어 신호(Vc1)가 접지 전압(GND)보다 높은 하이 레벨(high level)이면 제1 트랜지스터(111)를 턴온시키고, 제1 제어 신호(Vc1)가 접지 전압(GND) 레벨이면 제1 트랜지스터(111)를 턴오프시킨다. The first driver 174 receives the first control signal Vc 1 and drives the first transistor 111. That is, the first driver 174 turns on the first transistor 111 when the first control signal Vc1 is at a high level higher than the ground voltage GND and turns on the first transistor 111 when the first control signal Vc1 is grounded And turns off the first transistor 111 if it is at the voltage (GND) level.

제2 드라이버(175)는 제2 제어 신호(Vc2)를 받아서 제2 트랜지스터(112)를 구동한다. 즉, 제2 드라이버(175)는 제2 제어 신호(Vc2)가 전원 전압 레벨이면 제2 트랜지스터(112)를 턴온시키고, 제2 제어 신호(Vc2)가 접지 전압(GND) 레벨이면 제2 트랜지스터(112)를 턴오프시킨다. The second driver 175 receives the second control signal Vc2 to drive the second transistor 112. [ That is, the second driver 175 turns on the second transistor 112 when the second control signal Vc2 is at the power supply voltage level and turns on the second transistor 112 when the second control signal Vc2 is at the ground voltage (GND) 112 are turned off.

전류 감지 저항(141)에서 출력되는 전류는 전압 변환부(142,143,144)에 인가되어 전압으로 변환된 후 펄스폭변조 변환 장치(101)의 출력 전압(Vout)으로써 출력된다. 전압 변환부(142,143,144)는 상호 직렬로 연결된 저항(142)과 캐패시터(143), 및 상기 직렬로 연결된 저항(142)과 캐패시터(143)에 대해 병렬로 연결된 저항(144)을 구비한다. The current output from the current sense resistor 141 is applied to the voltage converters 142, 143 and 144 to be converted into a voltage and then output as the output voltage Vout of the pulse width modulation (PWM) The voltage conversion units 142, 143 and 144 have a resistor 142 and a capacitor 143 connected in series and a resistor 144 connected in parallel with the resistor 142 and the capacitor 143 connected in series.

저항(142)과 캐패시터(143)는 공진 회로를 형성하여 출력 전압(Vout)에 포함된 교류 성분 즉, 고조파 신호를 바이패스시켜서 제거한다. 따라서, 펄스폭변조 변환 장치(101)의 출력 전압(Vout)은 직류 전압으로써 출력된다. The resistor 142 and the capacitor 143 form a resonance circuit to bypass and remove the AC component included in the output voltage Vout, that is, the harmonic signal. Therefore, the output voltage Vout of the pulse width modulation apparatus 101 is outputted as a DC voltage.

저항(144)은 직류-직류 변환기의 부하(load) 전류를 저항으로 환산한 값이다. 그러므로, 경부하일때는 오픈에 근접하고 정상 동작일때는 수 [Ω]으로 될 수 있다. 예컨대, 출력 전압이 3.3[V]이고, 출력 전류가 3[A]라면, 저항(144)의 저항값은 약 1.1 [Ω]이 될 수 있다.The resistor 144 is a value obtained by converting the load current of the DC-DC converter into a resistance. Therefore, when light load is close to open, it can be several [Ω] when it is normal operation. For example, if the output voltage is 3.3 [V] and the output current is 3 [A], the resistance value of the resistor 144 can be about 1.1 [?].

도 3은 도 1에 도시된 보상 전류 발생부(151)의 회로도이다. 도 3을 참조하면, 보상 전류 발생부(151)는 제1 전류원(311), 캐패시터(331), 제1 리셋부(321), 일정 전류 발생부(341) 및 제1 전류 미러(361)를 구비한다. 보상 전류 발생부(151)는 클럭 신호(CLK)에 응답하여 보상 전류(Ic)를 발생한다. 보상 전류(Ic)는 도 2에 도시된 바와 같이 클럭 신호(CLK)가 입력되면 상승하다가 제1 트랜지스터(111)가 오프되면 접지 전압(GND) 레벨로 유지된다. 3 is a circuit diagram of the compensation current generating unit 151 shown in FIG. 3, the compensation current generating unit 151 includes a first current source 311, a capacitor 331, a first reset unit 321, a constant current generating unit 341, and a first current mirror 361 Respectively. The compensation current generating section 151 generates the compensation current Ic in response to the clock signal CLK. The compensation current Ic rises when the clock signal CLK is input as shown in FIG. 2, and is maintained at the ground voltage GND level when the first transistor 111 is turned off.

제1 전류원(311)은 전원 전압(Vcc)을 받아서 일정한 전류를 출력한다. The first current source 311 receives the power supply voltage Vcc and outputs a constant current.

캐피시터(331)는 제1 전류원(311)으로부터 출력되는 전류에 의해 전압을 충전한다.The capacitor 331 charges the voltage by the current outputted from the first current source 311.

제1 리셋부(321)는 캐패시터(331)에 충전된 전압을 일정한 주기로 방전시킨다. 제1 리셋부(321)는 NMOS FET를 구비할 수 있다. 이 때, 상기 NMOS FET의 드레인, 소오스 및 게이트는 각각 캐패시터(331), 접지단(GND) 및 클럭 신호(CLK)에 연결된다. 따라서, 클럭 신호(CLK)가 액티브(active)되면 상기 NMOS FET는 턴온(turn-on)되어 캐패시터(331)를 방전시키고, 클럭 신호(CLK)가 인액티브(inactive)되면 상기 NMOS FET는 턴오프(turn-off)되므로 캐패시터(331)에 아무런 영향을 주지 않는다. 여기서, 클럭 신호(CLK)는 도 2에 도시된 바와 같이 일정한 주기로 활성화되므로, 제1 리셋부(321)도 일정한 주기로 캐패시터(331)를 방전시킨다. The first reset unit 321 discharges the voltage charged in the capacitor 331 at a constant cycle. The first reset unit 321 may include an NMOS FET. At this time, the drain, the source, and the gate of the NMOS FET are connected to the capacitor 331, the ground GND, and the clock signal CLK, respectively. Accordingly, when the clock signal CLK is active, the NMOS FET is turned on to discharge the capacitor 331, and when the clock signal CLK is inactive, the NMOS FET is turned off the capacitor 331 is not affected because it is turned off. Here, since the clock signal CLK is activated at a constant cycle as shown in FIG. 2, the first reset unit 321 also discharges the capacitor 331 at regular intervals.

일정 전류 발생부(151)는 캐패시터(331)에 연결되며, 캐패시터(331)에 전압이 충전되면 일정한 전류를 발생시킨다. 일정 전류 발생부(151)는 제2 전류원(312), NMOS FET(343) 및 제2 전류 미러(345)를 구비한다. The constant current generating unit 151 is connected to the capacitor 331 and generates a constant current when the capacitor 331 is charged with a voltage. The constant current generating unit 151 includes a second current source 312, an NMOS FET 343, and a second current mirror 345.

제2 전류원(312)은 전원 전압(Vcc)을 받아서 일정한 전류를 발생하여 NMOS FET(343)에 공급한다. 제2 전류원(312)은 NMOS FET(343)의 드레인에 연결된다. The second current source 312 receives the power supply voltage Vcc and generates a constant current to supply the current to the NMOS FET 343. The second current source 312 is connected to the drain of the NMOS FET 343.

NMOS FET(343)는 캐패시터(331)와 제2 전류원(312) 및 제2 전류 미러(345)에 연결된다. 즉, NMOS FET(343)의 드레인, 소오스 및 게이트는 각각 제2 전류원(312), 접지단(GND) 및 캐패시터(331)에 연결된다. 따라서, 캐패시터(331)에 전압이 충전되면 NMOS FET(343)는 턴온되어 제2 전류원(312)으로부터 출력되는 전류를 제2 전류 미러(345)에 공급하고, 캐패시터(331)에 전압이 충전되지 않으면 NMOS FET(343)는 턴오프되어 제2 전류원(312)으로부터 출력되는 전류가 제2 전류 미러(345)에 공급되지 못하도록 차단한다. The NMOS FET 343 is connected to the capacitor 331 and the second current source 312 and the second current mirror 345. That is, the drain, the source, and the gate of the NMOS FET 343 are connected to the second current source 312, the ground terminal GND, and the capacitor 331, respectively. Accordingly, when the capacitor 331 is charged with the voltage, the NMOS FET 343 is turned on to supply the current output from the second current source 312 to the second current mirror 345, and the voltage is not charged to the capacitor 331 The NMOS FET 343 is turned off to block the current output from the second current source 312 from being supplied to the second current mirror 345.

제2 전류 미러(345)는 NMOS FET(343)의 소오스에 연결된다. 제2 전류 미러(345)는 2개의 NMOS FET들(NM1,NM2)을 구비한다. 제2 전류 미러(345)의 입력단에 흐르는 전류와 출력단에 흐르는 전류는 동일하다. 즉, 제1 NMOS FET(NM1)에 흐르는 전류와 제2 NMOS FET(NM2)에 흐르는 전류는 동일하게 된다. The second current mirror 345 is connected to the source of the NMOS FET 343. The second current mirror 345 has two NMOS FETs NM1 and NM2. The current flowing in the input stage of the second current mirror 345 and the current flowing in the output stage are the same. That is, the current flowing through the first NMOS FET NM1 and the current flowing through the second NMOS FET NM2 become equal to each other.

제1 전류 미러(361)는 일정 전류 발생부(151)의 제2 전류 미러(345)에 연결된다. 따라서, 제1 전류 미러(361)는 제2 전류 미러(345)의 출력단에 흐르는 전류와 동일한 전류를 출력한다. 제1 전류 미러(361)는 제1 및 제2 PMOS FET들(PM1,PM2)을 구비할 수 있다. 여기서, 제1 PMOS FET(PM1)와 제2 PMOS FET(PM2)의 크기를 다르게 함으로써, 제1 전류 미러(361)의 출력 전류를 조절할 수 있다. 예컨대, 제1 PMOS FET(PM1)와 제2 PMOS FET(PM2)의 크기를 1:M으로 구성하면, 즉, 제2 PMOS FET(PM2)의 크기를 제1 PMOS FET(PM1)보다 M배 크게 구성하면, 제1 전류 미러(361)에서 출력되는 전류는 제1 전류 미러(361)의 입력단에 흐르는 전류의 M배로 된다. 이와 같이, 제1 전류 미러(361)에 구비되는 PMOS FET들(PM1,PM2)의 크기를 다르게 설정함으로써 제1 전류 미러(361)에서 출력되는 전류의 크기를 원하는 크기로 조절할 수 있다. The first current mirror 361 is connected to the second current mirror 345 of the constant current generating unit 151. Accordingly, the first current mirror 361 outputs the same current as the current flowing through the output terminal of the second current mirror 345. [ The first current mirror 361 may include first and second PMOS FETs PM1 and PM2. Here, the output current of the first current mirror 361 can be adjusted by making the sizes of the first PMOS FET PM1 and the second PMOS FET PM2 different from each other. For example, if the size of the first PMOS FET PM1 and the second PMOS FET PM2 is 1: M, that is, the size of the second PMOS FET PM2 is M times larger than that of the first PMOS FET PM1 The current output from the first current mirror 361 becomes M times the current flowing through the input terminal of the first current mirror 361. [ Thus, by setting the sizes of the PMOS FETs PM1 and PM2 provided in the first current mirror 361 differently, the magnitude of the current output from the first current mirror 361 can be adjusted to a desired magnitude.

도 4는 도 1에 도시된 결합부(161)의 회로도이다. 도 4를 참조하면, 결합부(161)는 캐패시터(421), 제2 리셋부(411), 저항(431) 및 버퍼(441)를 구비한다. 도 1 및 도 3을 참조하여 도 4에 도시된 결합부(161)에 대해 설명하기로 한다. 4 is a circuit diagram of the coupling portion 161 shown in Fig. Referring to FIG. 4, the coupling unit 161 includes a capacitor 421, a second reset unit 411, a resistor 431, and a buffer 441. Referring to Figs. 1 and 3, the engaging portion 161 shown in Fig. 4 will be described.

캐패시터(421)는 펄스폭변조 변환 장치(101)의 출력 신호(Vout) 즉, 전류 감지 증폭기(131)에서 출력되는 전류(Is)와 보상 전류 발생부(151)에서 출력되는 보상 전류(Ic)를 받아서 충전한다. The capacitor 421 receives the output signal Vout of the pulse width modulation apparatus 101, that is, the current Is output from the current sense amplifier 131 and the compensation current Ic output from the compensation current generation section 151, And charges it.

제2 리셋부(411)는 캐패시터(421)에 병렬로 연결되며, 캐패시터(421)에 충전된 전압을 일정 주기로 방전시킨다. 제2 리셋부(411)는 NMOS FET를 구비할 수 있다. 이 때, 상기 NMOS FET의 드레인은 캐패시터(421)에 연결되고, 소오스는 접지단(GND)에 연결되며, 게이트에는 클럭 신호(CLK)가 인가된다. 따라서, 클럭 신호(CLK)가 액티브(active)되면 상기 NMOS FET는 턴온(turn-on)되어 캐패시터(421)를 방전시키고, 클럭 신호(CLK)가 인액티브(inactive)되면 상기 NMOS FET는 턴오프(turn-off)되므로 캐패시터(421)에 아무런 영향을 주지 않는다. 여기서, 클럭 신호(CLK)는 도 2에 도시된 바와 같이 일정한 주기로 활성화되므로, 제2 리셋부(411)도 일정한 주기로 캐패시터(421)를 방전시킨다. The second reset unit 411 is connected in parallel to the capacitor 421, and discharges the voltage charged in the capacitor 421 at a constant cycle. The second reset unit 411 may include an NMOS FET. At this time, the drain of the NMOS FET is connected to the capacitor 421, the source thereof is connected to the ground terminal GND, and the clock signal CLK is applied to the gate thereof. Therefore, when the clock signal CLK is active, the NMOS FET is turned on to discharge the capacitor 421, and when the clock signal CLK is inactive, the NMOS FET is turned off the capacitor 421 is not affected because it is turned off. Here, since the clock signal CLK is activated at a constant cycle as shown in FIG. 2, the second reset unit 411 also discharges the capacitor 421 at a constant cycle.

저항은 캐패시터(421)에 병렬 연결되며, 전류 감지 증폭기(131)에서 출력되는 전류(Is)와 보상 전류(Ic)를 받아서 이를 램프 전압(Vramp1)으로 변환한다.The resistor is connected in parallel to the capacitor 421 and receives the current Is and the compensation current Ic output from the current sense amplifier 131 and converts it into a ramp voltage Vramp1.

버퍼(441)는 저항(431)에서 발생하는 전압을 입력하고, 램프 전압(Vramp1)을 출력하여 펄스폭변조 비교기(도 1의 172)로 전달한다. 버퍼(441)는 입력되는 전압에 포함된 노이즈를 제거한다. 따라서, 버퍼(441)로부터 출력되는 램프 전압(Vramp1)은 안정된 파형을 가지고 출력된다. The buffer 441 receives the voltage generated in the resistor 431 and outputs the ramp voltage Vramp1 to the pulse width modulation comparator (172 in FIG. 1). The buffer 441 removes the noise contained in the input voltage. Therefore, the ramp voltage Vramp1 output from the buffer 441 is output with a stable waveform.

상술한 바와 같이, 결합부(161)는 전류 감지 증폭기(131)에서 출력되는 전류(Is)와 보상 전류 발생부(151)에서 출력되는 보상 전류(Ic)를 겹합하여 램프 전압(Vramp1)을 발생한다. 따라서, 도 2를 참조하면, 램프 전압(Vramp1)은 클럭 신호(CLK)가 액티브되면, 접지 전압(GND) 레벨에서 급격히 증가하여 보상 전류(Ic)와 전류 감지 증폭기(131)에서 출력되는 전류(Is)를 합친 레벨까지 상승한다. 그러다가, 제1 트랜지스터(111)가 오프되는 순간 램프 전압(Vramp1)은 보상 전류(Ic) 레벨로 급격히 하강한 상태에서 보상 전류(Ic)가 상승함에 따라 보상 전류(Ic)의 레벨만큼 상승하다가 보상 전류(Ic)가 접지 전압(GND) 레벨로 하강함에 따라서 동일하게 접지 전압(GND) 레벨로 하강한다. 즉, 펄스폭변조 변환 장치(101)의 듀티 사이클이 50% 이상일 때 보상 전류(Ic)가 발생하고, 상기 듀티 사이클이 50% 이하일 때는 보상 전류(Ic)가 발생하지 않는다. As described above, the coupling unit 161 generates the ramp voltage Vramp1 by superposing the current Is output from the current sense amplifier 131 and the compensation current Ic output from the compensation current generation unit 151 do. 2, when the clock signal CLK is activated, the ramp voltage Vramp1 abruptly increases at the ground voltage GND level, and the lamp voltage Vramp1 becomes higher than the compensation current Ic and the current output from the current sense amplifier 131 Is) to the combined level. Then, the ramp voltage Vramp1 rises to the level of the compensation current Ic as soon as the first transistor 111 is turned off, increases by the level of the compensation current Ic as the compensation current Ic rises, And falls to the ground voltage (GND) level as the current Ic falls to the ground voltage (GND) level. That is, the compensation current Ic is generated when the duty cycle of the pulse width modulation apparatus 101 is 50% or more, and the compensation current Ic is not generated when the duty cycle is 50% or less.

이와 같이, 본 발명에 따라 보상 전류 발생부(151)와 결합부(161)를 구비함으로써, 펄스폭변조 변환 장치(101)의 듀티 사이클이 50% 이상일 때 보상 전류(Ic)가 발생함으로써 서브하모닉 오실레이션(sub-harmonic oscillation)의 발생이 방지되고, 상기 듀티 사이클이 50% 이하일 때 보상 전류(Ic)가 발생하지 않음으로써 동적 응답 특성이 향상되고, 펄스폭변조 변환 장치(101)의 출력 전압(Vout)의 교류 리플(AC ripple)이 개선된다. 또한, 펄스폭변조 변환 장치(101)의 입력 전압(Vin)의 동작 범위, 출력 전압(Vout)의 동작 범위 및 부하 전류의 동작 범위가 증가된다. 또한, 결합부(161)는 램프 전압(Vramp1)이 생성된 이후에 버퍼(도4의 441)를 통해 최종 램프 전압(Vramp1)을 이용함으로써 노이즈가 제거된 안정된 파형을 얻을 수 있다. 또한, 보상 전류 발생부(151)는 전류 미러(361)를 구비하여 전류의 크기를 조절하기 쉽고, 보상 전류 발생부(151)의 회로 구성이 간단하여 구현하기 용이하다. The compensation current Ic is generated when the duty cycle of the pulse width modulation apparatus 101 is 50% or more by providing the compensation current generating unit 151 and the coupling unit 161 according to the present invention, The generation of the sub-harmonic oscillation is prevented and the compensating current Ic is not generated when the duty cycle is 50% or less, whereby the dynamic response characteristic is improved and the output voltage of the pulse width modulation apparatus 101 The AC ripple of the output voltage Vout is improved. Further, the operation range of the input voltage Vin of the pulse width modulation conversion apparatus 101, the operation range of the output voltage Vout, and the operation range of the load current are increased. Further, after the ramp voltage Vramp1 is generated, the coupling unit 161 can obtain a stable waveform in which the noise is removed by using the final ramp voltage Vramp1 through the buffer (441 in Fig. 4). Also, the compensation current generating unit 151 includes a current mirror 361 to easily adjust the magnitude of the current, and the circuit configuration of the compensation current generating unit 151 is simple and easy to implement.

도 5는 본 발명의 제2 실시예에 따른 펄스폭변조 변환 장치(101)의 블록도이다. 도 5를 참조하면, 펄스폭변조 변환 장치(501)는 제1 트랜지스터(111), 인덕터(121), 제2 트랜지스터(112), 전류 감지 증폭기(131), 전류 감지 저항(141), 보상 전류 발생부(551), 제어부(170) 및 전압 변환부(142,143,144)를 구비한다. 5 is a block diagram of a pulse width modulation (PWM) apparatus 101 according to a second embodiment of the present invention. 5, a pulse width modulation (PWM) converter 501 includes a first transistor 111, an inductor 121, a second transistor 112, a current sense amplifier 131, a current sense resistor 141, A generating unit 551, a control unit 170, and voltage converting units 142, 143, and 144.

도 5에 도시된 펄스폭변조 변환 장치(501)는 도 1에 도시된 펄스폭변조 변환 장치(101)에 비해 결합부(161)를 구비하지 않고 보상 전류 발생부(551)만 구비한다. 또한, 보상 전류 발생부(551)의 연결에 있어서, 도 1에 도시된 펄스폭변조 변환 장치(101)에서는 보상 전류 발생부(151)가 결합부(161)를 통해서 펄스폭변조 비교기(172)의 비반전 입력단(+)에 연결되지만, 도 5에 도시된 보상 전류 발생부(551)는 펄스폭변조 비교기(172)의 반전 입력단(-)에 연결된다는 점에서 상호 차이점이 있다. 따라서, 이하에서는 보상 전류 발생부(551)에 대해서만 설명하며, 도 1과 중복되는 구성 요소들에 대해서는 중복 설명을 생략하기로 한다.The pulse width modulation apparatus 501 shown in FIG. 5 has only the compensation current generator 551 without the coupling unit 161 as compared with the pulse width modulation apparatus 101 shown in FIG. 1, the compensation current generating unit 151 is connected to the pulse width modulation comparator 172 through the coupling unit 161. In the pulse width modulation comparator 172, But the compensation current generating unit 551 shown in FIG. 5 is connected to the inverting input terminal (-) of the pulse width modulation comparator 172. In this case, Therefore, only the compensation current generating unit 551 will be described below, and redundant description of components that are the same as those of FIG. 1 will be omitted.

보상 전류 발생부(551)의 회로도가 도 6에 도시되어 있다. 도 6을 참조하면, 보상 전류 발생부(551)는 제1 및 제2 전류원들(611,612), 캐패시터(631), 리셋부(621), 스위칭부(641) 및 전류 미러(651)를 구비한다. A circuit diagram of the compensation current generating section 551 is shown in Fig. 6, the compensation current generating unit 551 includes first and second current sources 611 and 612, a capacitor 631, a reset unit 621, a switching unit 641, and a current mirror 651 .

제1 및 제2 전류원들(611,612)은 전원 전압(Vcc)을 받아서 일정한 전류를 출력한다. The first and second current sources 611 and 612 receive the power supply voltage Vcc and output a constant current.

캐패시터(631)는 제1 전류원(611)으로부터 출력되는 전류를 받아서 전압을 충전한다. The capacitor 631 receives the current output from the first current source 611 to charge the voltage.

리셋부(621)는 캐패시터(631)에 병렬로 연결되며, 캐패시터(631)에 충전된 전압을 일정한 주기로 방전시킨다. 리셋부(621)는 NMOS FET를 구비할 수 있다. 이 때, 상기 NMOS FET의 드레인은 캐패시터(631)에 연결되고, 소오스는 접지단(GND)에 연결되며, 게이트에는 클럭 신호(CLK)가 인가된다. 따라서, 클럭 신호(CLK)가 액티브(active)되면 상기 NMOS FET는 턴온(turn-on)되어 캐패시터(631)를 방전시키고, 클럭 신호(CLK)가 인액티브(inactive)되면 상기 NMOS FET는 턴오프(turn-off)되므로 캐패시터(631)에 아무런 영향을 주지 않는다. 여기서, 클럭 신호(CLK)는 도 7에 도시된 바와 같이 일정한 주기로 활성화되므로, 리셋부(621)도 일정한 주기로 캐패시터(631)를 방전시킨다. The reset unit 621 is connected in parallel to the capacitor 631, and discharges the voltage charged in the capacitor 631 at a constant cycle. The reset unit 621 may include an NMOS FET. At this time, the drain of the NMOS FET is connected to the capacitor 631, the source is connected to the ground (GND), and the clock signal (CLK) is applied to the gate. Accordingly, when the clock signal CLK is active, the NMOS FET is turned on to discharge the capacitor 631, and when the clock signal CLK is inactive, the NMOS FET is turned off the capacitor 631 is not affected because it is turned off. Here, since the clock signal CLK is activated at a constant cycle as shown in FIG. 7, the reset unit 621 also discharges the capacitor 631 at a constant cycle.

스위칭부(641)는 제2 전류원(621)과 캐패시터(631) 및 전류 미러(651)에 연결된다. 스위칭부(641)는 NMOS FET를 구비할 수 있다. 이 때 상기 NMOS FET의 드레인은 제2 전류원(612)에 연결되고, 게이트는 캐패시터(631)에 연결되며, 소오스는 전류 미러(651)에 연결된다. 따라서, 캐패시터(631)에 충전된 전압이 상기 NMOS FET의 문턱 전압 이상이 되면 상기 NMOS FET는 턴온되고, 그에 따라 제2 전류원(612)에서 출력되는 전류는 스위칭부(641)를 통하여 전류 미러(651)로 흐른다. 캐패시터(631)에 충전된 전압이 리셋부(621)에 의해 리셋되면, 상기 NMOS FET는 턴오프되고, 그에 따라 스위칭부(641)는 제2 전류원(612)에서 출력되는 전류가 전류 미러(651)로 전달되지 못하도록 차단한다. The switching unit 641 is connected to the second current source 621, the capacitor 631, and the current mirror 651. The switching unit 641 may include an NMOS FET. At this time, the drain of the NMOS FET is connected to the second current source 612, the gate thereof is connected to the capacitor 631, and the source thereof is connected to the current mirror 651. Accordingly, when the voltage charged in the capacitor 631 becomes equal to or higher than the threshold voltage of the NMOS FET, the NMOS FET is turned on, so that the current output from the second current source 612 flows through the current mirror 612 through the switching unit 641 651). When the voltage charged in the capacitor 631 is reset by the reset unit 621, the NMOS FET is turned off, so that the switching unit 641 switches the current outputted from the second current source 612 to the current mirror 651 ).

전류 미러(651)는 스위칭부(641)에 연결되며, 보상 전류 발생부(도 5의 551)의 출력 전류인 보상 전류(Ic)를 출력한다. 즉, 전류 미러(651)는 스위칭부(641)에서 출력되는 전류와 동일한 크기의 보상 전류(Ic)를 출력한다. 전류 미러(651)는 제1 및 제2 NMOS FET들(NM1,NM2)을 구비할 수 있다. 여기서, 제1 NMOS FET(NM1)와 제2 NMOS FET(NM2)의 크기를 다르게 함으로써, 전류 미러(651)의 출력 전류를 조절할 수 있다. 예컨대, 제1 NMOS FET(NM1)와 제2 NMOS FET(NM2)의 크기를 1:M으로 구성하면, 즉, 제2 NMOS FET(NM2)의 크기를 제1 NMOS FET(NM1)보다 M배 크게 구성하면, 전류 미러(651)에서 출력되는 전류는 제1 전류원(612)에서 출력되는 전류의 M배로 된다. 이와 같이, 전류 미러(651)에 구비되는 NMOS FET들(NM1,NM2)의 크기를 다르게 설정함으로써 전류 미러(651)에서 출력되는 전류의 크기를 원하는 크기로 조절할 수 있다. The current mirror 651 is connected to the switching unit 641 and outputs a compensation current Ic which is the output current of the compensation current generating unit (551 in Fig. 5). That is, the current mirror 651 outputs a compensation current Ic having the same magnitude as the current output from the switching unit 641. [ The current mirror 651 may include first and second NMOS FETs NM1 and NM2. Here, the output current of the current mirror 651 can be adjusted by changing the sizes of the first NMOS FET NM1 and the second NMOS FET NM2. For example, if the size of the first NMOS FET NM1 and the second NMOS FET NM2 is 1: M, that is, the size of the second NMOS FET NM2 is M times larger than that of the first NMOS FET NM1 The current outputted from the current mirror 651 becomes M times the current outputted from the first current source 612. [ In this way, by setting the sizes of the NMOS FETs NM1 and NM2 provided in the current mirror 651 differently, the magnitude of the current output from the current mirror 651 can be adjusted to a desired magnitude.

보상 전류 발생부(도 5의 551)에서 출력되는 보상 전류(Ic)는 일정한 크기로 흐른다. The compensation current Ic outputted from the compensation current generating portion 551 of FIG. 5 flows at a constant magnitude.

따라서, 펄스폭변조 비교기(172)의 반전 입력단(-)에 인가되는 컨트롤 전압(Vc)은 도 7에 도시된 바와 같이, 제1 트랜지스터(111)가 온 상태인 동안에는 일정한 크기를 가지며, 제1 트랜지스터(111)가 오프인 동안에는 감소한다.Therefore, the control voltage Vc applied to the inverting input terminal (-) of the pulse width modulation comparator 172 has a constant magnitude while the first transistor 111 is in an ON state as shown in FIG. 7, And decreases while the transistor 111 is off.

도 5에 도시된 펄스폭변조 변환 장치(501)는 도 1에 도시된 펄스폭변조 변환 장치(101)와 마찬가지의 효과를 갖는다. 즉, 펄스폭변조 변환 장치(501)의 듀티 사이클이 50% 이상일 때는 서브하모닉 오실레이션(sub-harmonic oscillation)의 발생이 방지되고, 상기 듀티 사이클이 50% 이하일 때는 동적 응답 특성이 향상되고, 펄스폭변조 변환 장치(501)의 출력 전압(Vout)의 교류 리플이 개선된다. 또한, 펄스폭변조 변환 장치(501)의 입력 전압(Vin)의 동작 범위, 출력 전압(Vout)의 동작 범위 및 부하 전류의 동작 범위가 증가된다. 또한, 보상 전류 발생부(551)는 전류 미러(651)를 구비하여 전류의 크기를 조절하기 쉽고, 보상 전류 발생부(551)의 회로 구성이 간단하여 구현하기 용이하다. The pulse width modulation apparatus 501 shown in FIG. 5 has the same effect as the pulse width modulation apparatus 101 shown in FIG. That is, sub-harmonic oscillation is prevented when the duty cycle of the pulse width modulation apparatus 501 is 50% or more, and the dynamic response characteristic is improved when the duty cycle is 50% The AC ripple of the output voltage Vout of the width-to-width converter 501 is improved. Further, the operating range of the input voltage Vin of the pulse width modulation conversion apparatus 501, the operating range of the output voltage Vout, and the operating range of the load current are increased. Also, the compensation current generating unit 551 includes a current mirror 651 to easily adjust the magnitude of the current, and the circuit configuration of the compensation current generating unit 551 is simple and easy to implement.

본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, it is to be understood that various modifications and equivalent embodiments may be made by those skilled in the art without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (12)

제1 제어 신호에 응답하여 입력되는 외부 전압을 출력하는 제1 트랜지스터;
상기 제1 트랜지스터의 출력단에 직렬로 연결되는 인덕터;
상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터에 상기 제1트랜지스터로부터 출력되는 전압이 인가되는 것을 차단하는 제2 트랜지스터;
상기 펄스폭변조 변환 장치의 출력 신호의 듀티 사이클이 50[%]를 초과할 때 비선형적으로 상승하는 보상 전류를 출력하고, 상기 듀티 사이클이 50[%] 미만일 때는 상기 보상 전류를 출력하지 않는 보상 전류 발생부;
상기 보상 전류와 상기 인덕터에서 출력되는 전류를 결합하고, 이것이 전압으로 변환된 램프 전압을 출력하는 결합부; 및
상기 램프 전압을 받아서 상기 제1 및 제2 제어 신호들을 생성하는 제어부를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치.A first transistor for outputting an external voltage input in response to a first control signal;
An inductor connected in series to an output terminal of the first transistor;
A second transistor connected to a node connecting the first transistor and the inductor, for blocking a voltage applied from the first transistor to the inductor in response to a second control signal;
A compensating current that nonlinearly increases when the duty cycle of the output signal of the pulse width modulation apparatus exceeds 50 [%], and a compensation that does not output the compensating current when the duty cycle is less than 50 [%] A current generator;
A combiner for combining the compensation current with a current output from the inductor and outputting a ramp voltage converted to a voltage; And
And a controller for receiving the lamp voltage to generate the first and second control signals. 제1항에 있어서, 상기 제어부는
상기 펄스폭변조 변환 장치의 출력 전압과 기준 전압을 입력하고, 상기 출력 전압과 상기 기준 전압을 비교하고 그 차이 전압을 증폭하여 출력하는 에러 증폭기;
상기 램프 전압과 상기 에러 증폭기의 출력 전압을 비교하여 펄스폭변조 신호를 출력하는 펄스폭변조 비교기;
클럭 신호와 상기 펄스폭 변조 신호를 입력하고 상기 제1 및 제2 제어 신호들을 출력하는 플립플롭;
상기 제1 제어 신호를 받아서 상기 제1트랜지스터를 구동하는 제1 드라이버; 및
상기 제2 제어 신호를 받아서 상기 제2트랜지스터를 구동하는 제2 드라이버를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치. The apparatus of claim 1, wherein the control unit
An error amplifier for receiving an output voltage and a reference voltage of the pulse width modulation apparatus, comparing the output voltage with the reference voltage, amplifying the difference voltage, and outputting the amplified difference voltage;
A pulse width modulation comparator for comparing the ramp voltage with an output voltage of the error amplifier and outputting a pulse width modulation signal;
A flip-flop for inputting the clock signal and the pulse width modulation signal and outputting the first and second control signals;
A first driver receiving the first control signal to drive the first transistor; And
And a second driver for receiving the second control signal to drive the second transistor. 제2항에 있어서, 상기 램프 전압은 상기 펄스폭변조 비교기의 비반전 입력단에 인가되고, 상기 에러 증폭기의 출력은 상기 펄스폭변조 비교기의 반전 입력단에 인가되는 것을 특징으로 하는 펄스폭변조 변환 장치. 3. The pulse width modulation apparatus of claim 2, wherein the ramp voltage is applied to a non-inverting input of the pulse width modulation comparator, and an output of the error amplifier is applied to an inverting input of the pulse width modulation comparator. 제1항에 있어서, 상기 보상 전류 발생부는
전압을 충전하는 캐패시터;
상기 캐패시터에 충전된 전압을 일정한 주기로 방전시키는 제1 리셋부;
상기 캐패시터에 연결되며, 상기 캐패시터에 전압이 충전되면 일정한 전류를 발생시키는 일정 전류 발생부; 및
상기 일정 전류 발생부에 연결되며, 상기 일정 전류 발생부에서 발생하는 전류보다 많은 전류를 출력하는 전류 미러를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치.The apparatus of claim 1, wherein the compensation current generator comprises:
A capacitor for charging a voltage;
A first reset unit for discharging the voltage charged in the capacitor at a constant period;
A constant current generator connected to the capacitor and generating a constant current when the capacitor is charged with a voltage; And
And a current mirror connected to the constant current generating unit and outputting a current larger than a current generated by the constant current generating unit. 제4항에 있어서, 상기 일정 전류 발생부는
상기 캐패시터에 게이트가 연결된 NMOS FET;
상기 NMOS FET의 드레인에 연결되어 상기 NMOS FET에 일정한 전류를 공급하는 전류원; 및
상기 NMOS FET의 소오스에 연결된 다른 전류 미러를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치.The apparatus of claim 4, wherein the constant current generator comprises:
An NMOS FET having a gate connected to the capacitor;
A current source connected to a drain of the NMOS FET and supplying a constant current to the NMOS FET; And
And another current mirror connected to a source of the NMOS FET. 제4항에 있어서, 상기 제1 리셋부는
상기 캐패시터에 드레인이 연결되고, 소오스는 접지되며, 게이트는 클럭 신호에 연결되고, 상기 클럭 신호가 액티브일 때 턴온되어 상기 캐패시터를 방전시키는 다른 NMOS FET를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치. 5. The apparatus of claim 4, wherein the first reset unit
And another NMOS FET connected to a drain of the capacitor, a source of which is grounded, a gate of which is connected to a clock signal, and which is turned on when the clock signal is active to discharge the capacitor. . 제1항에 있어서, 상기 결합부는
상기 펄스폭변조 변환 장치의 출력 신호와 상기 보상 전류를 받아서 충전하는 캐패시터;
상기 캐패시터에 병렬 연결되며, 상기 캐패시터에 충전된 전압을 일정 주기로 방전시키는 제2 리셋부; 및
상기 캐패시터에 병렬 연결되며, 상기 펄스폭변조 변환 장치의 출력 신호와 상기 보상 전류를 받아서 이를 램프 전압으로 변환하는 저항을 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치. The apparatus of claim 1,
A capacitor for receiving and charging the output signal of the pulse width modulation (PWM) device and the compensation current;
A second reset unit connected in parallel to the capacitor for discharging the voltage charged in the capacitor at a constant cycle; And
And a resistor connected in parallel to the capacitor for receiving the output signal of the pulse width modulation device and the compensation current and converting the output signal to a ramp voltage. 제7항에 있어서,
상기 램프 전압에 포함된 노이즈를 제거하여 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 펄스폭 변조 변환 장치. 8. The method of claim 7,
Further comprising a buffer for removing noise included in the lamp voltage and outputting the noise. 제1 제어 신호에 응답하여 입력되는 외부 전압을 출력하는 제1 트랜지스터;
상기 제1 트랜지스터의 출력단에 직렬로 연결되는 인덕터;
상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터에 상기 제1트랜지스터로부터 출력되는 전압이 인가되는 것을 차단하는 제2 트랜지스터;
크기가 일정한 보상 전류를 출력하는 보상 전류 발생부; 및
상기 보상 전류와 상기 인덕터에서 출력되는 전류를 입력하여 상기 제1 및 제2 제어 신호들을 생성하는 제어부를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치.A first transistor for outputting an external voltage input in response to a first control signal;
An inductor connected in series to an output terminal of the first transistor;
A second transistor connected to a node connecting the first transistor and the inductor, for blocking a voltage applied from the first transistor to the inductor in response to a second control signal;
A compensation current generator for outputting a compensation current having a constant magnitude; And
And a controller for receiving the compensation current and the current output from the inductor to generate the first and second control signals. 제9항에 있어서, 상기 제어부는
상기 펄스폭변조 변환 장치의 출력 전압과 기준 전압을 입력하고, 상기 출력 전압과 상기 기준 전압을 비교하고 그 차이 전압을 증폭하여 출력하는 에러 증폭기;
상기 인덕터에서 출력되는 신호와 상기 에러 증폭기의 출력 신호를 비교하여 펄스폭변조 신호를 출력하는 펄스폭변조 비교기;
클럭 신호와 상기 펄스폭변조 신호를 입력하고 상기 제1 및 제2 제어 신호들을 출력하는 플립플롭;
상기 제1 제어 신호를 받아서 상기 제1트랜지스터를 구동하는 제1 드라이버; 및
상기 제2 제어 신호를 받아서 상기 제2트랜지스터를 구동하는 제2 드라이버를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치. 10. The apparatus of claim 9, wherein the control unit
An error amplifier for receiving an output voltage and a reference voltage of the pulse width modulation apparatus, comparing the output voltage with the reference voltage, amplifying the difference voltage, and outputting the amplified difference voltage;
A pulse width modulation comparator that compares a signal output from the inductor with an output signal of the error amplifier to output a pulse width modulation signal;
A flip-flop for inputting the clock signal and the pulse width modulation signal and outputting the first and second control signals;
A first driver receiving the first control signal to drive the first transistor; And
And a second driver for receiving the second control signal to drive the second transistor. 제10항에 있어서, 상기 인덕터에서 출력되는 신호는 상기 펄스폭변조 비교기의 비반전 입력단에 인가되고, 상기 에러 증폭기의 출력 신호는 상기 펄스폭변조 비교기의 반전 입력단에 인가되며, 상기 보상 전류 발생부는 상기 펄스폭변조 비교기의 반전 입력단에 연결되는 것을 특징으로 하는 펄스폭변조 변환 장치. 11. The apparatus of claim 10, wherein a signal output from the inductor is applied to a non-inverting input of the pulse width modulation comparator, the output signal of the error amplifier is applied to an inverting input of the pulse width modulation comparator, Wherein the pulse width modulation comparator is connected to an inverting input of the pulse width modulation comparator. 제9항에 있어서, 상기 보상 전류 발생부는
전압을 충전하는 캐패시터;
상기 캐패시터에 충전된 전압을 일정한 주기로 방전시키는 리셋부;
상기 캐패시터에 연결되며, 상기 캐패시터에 전압이 충전되면 온되어 일정한 전류를 출력하는 스위칭부; 및
상기 스위칭부에 연결되며, 상기 스위칭부에서 출력되는 전류와 동일한 크기의 전류가 출력단에 흐르게 하는 전류 미러를 구비하는 것을 특징으로 하는 펄스폭변조 변환 장치.
The apparatus of claim 9, wherein the compensation current generator
A capacitor for charging a voltage;
A reset unit for discharging the voltage charged in the capacitor at a constant period;
A switching unit connected to the capacitor, the switching unit being turned on when a voltage is charged in the capacitor and outputting a constant current; And
And a current mirror connected to the switching unit and having a current of the same magnitude as the current output from the switching unit, flowing through the output terminal.
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