KR102220389B1 - Fpga를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법 - Google Patents

Fpga를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법 Download PDF

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Abstract

본 발명은 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법에 관한 것으로, 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA(Field Programmable Gate Array)부를 포함하는 주 채널 CPU 보드부 및 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 제2 FPGA부를 포함하는 보조 채널 CPU 보드부를 포함한다.

Description

FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법{APPARATUS AND METHOD FOR PERFORMING REAL-TIME SYNCHRONIZATION USING FPGA}
본 발명은 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법에 관한 것으로, 보다 자세하게는 FPGA를 이용하여 이중화의 서로 다른 채널 간의 실시간 동기를 맞추는 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법에 관한 것이다.
항공기 또는 무인기의 기체 설계 진행 시 안전성 평가를 수행하여 탑재장비의 기능, 장착 위치 등에 따라 안전성 평가 등급이 결정된다.
항공기 탑재장비 중 비행 제어 컴퓨터는 비행체의 자세조종 및 비행제어와 비행에 필요한 연산, 각종 센서들의 인터페이스를 수행하는 장비로서 높은 안전성 요구조건에 따른 높은 신뢰도가 요구 되며 이를 만족시키기 위해 이중화 또는 삼중화와 같은 다중화로 설계하는 것이 일반적이다.
이중화란 동일한 두 개의 장비를 사용하거나, 하나의 장비 안에 동일한 두 개의 시스템을 적용하는 것을 의미한다. 두 개의 시스템은 주 채널과 보조 채널로 구분되며 동일한 기능과 입출력을 수행한다. 주 채널과 보조채널은 비행체로부터 동일한 입력을 받으나 출력은 주 채널에서만 나가야 한다. 주 채널과 보조 채널 간 실시간 고장 진단, 순시 복구가 가능해야 하며 주 채널에 문제가 발생했을 때, 즉시 보조채널로 전환되어 주 채널이 하던 기능과 입출력을 그대로 수행해야 한다. 이러한 이중화 채널 간 전환이 실시간으로 이루어지려면 두 채널 간의 동기화가 필요하다.
일반적으로 동기화는 마스터 클럭의 신호를 두 채널의 프로세서가 공유 받아 동기를 맞추는 방법이 있으나 클럭신호 라인 길이가 서로 다른 점, 클럭 공유가 끊어진다면 동기화가 불가능하다는 단점이 있다.
또 다른 방법으로는 RTOS의 RTC Timer를 이용한 방법이다. RTOS의 내장 Timer는 Down Counter로 동작하며, Load된 값 만큼 Count Down이 이루어지면, RTC Interrupt가 발생하도록 설정한다. Timer의 Counter 값은 시스템의 작업수행주기 XX Hz가 되도록 설정한다. RTC Interrupt가 발생할 때마다 비행제어컴퓨터의 OFP는 주요 작업들을 새로이 수행하는데, 그 첫 번째 작업이 동기화다. 작업 수행주기가 바뀔 때마다 디지털 비행 조종 컴퓨터는 작업 수행 회수 값을 증가시키며, 이 변수는 CCDL을 통해서 공유되며, 이 변수의 차이를 동기화 창의 개념을 적용하여 오차를 줄여나가 동기를 맞추는 방식이다. 이 방법의 단점은 소프트웨어적으로 동기를 맞추기 때문에 부팅 이후부터 적용되며 동기의 시간 정확도가 높지 않다는 점이다.
이와 관련하여, 한국공개특허 제2017-0130134호는 "비행제어컴퓨터의 채널간 통신 프로토콜 유효성 판단 검증방법"에 관하여 개시하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로서, 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA부를 포함하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법을 제공하는데 그 목적이 있다.
도한, 본 발명은 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 CPU로 인터럽트를 전송하여 알리는 제2 FPGA부를 포함하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상대 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치는 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA(Field Programmable Gate Array)부를 포함하는 주 채널 CPU 보드부; 및 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 제2 FPGA부를 포함하는 보조 채널 CPU 보드부;를 포함한다.
또한, 상기 주 채널 CPU 보드부와 상기 보조 채널 CPU 보드부는 동일한 형상으로 이루어지되, 비행 제어 컴퓨터 시스템에 배치되는 마더보드에 장착되는 위치에 따라 주 채널 또는 보조 채널로 구분하는 것을 특징으로 한다.
또한, 상기 주 채널 CPU 보드부는, 비행 제어 컴퓨터 시스템의 제어권을 가지고, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 상기 제1 CPU 부; 상기 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 보조 채널 CPU 보드부와 클럭신호를 주고 받는 상기 제1 FPGA부; 및 상기 제1 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 제1 입출력부;를 포함하는 것을 특징으로 한다.
또한, 상기 제1 FPGA부는, 상기 제1 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 제1 Heartbeat 신호 수신부; Heartbeat 신호를 수신 여부를 판단하는 제1 Heartbeat 신호 수신 판단부; 및 판단 결과, Heartbeat 신호가 기 설정된 시간 이내에 수신되지 않은 것으로 판단되면 상기 제1 입출력부로의 입력정보 전송을 차단하여, 비행 제어 컴퓨터 시스템의 제어권을 상기 보조 채널 CPU 보드부로 이관시키는 제어권 이관부;를 포함하는 것을 특징으로 한다.
또한, 상기 제1 FPGA부는 상기 보조 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 제1 동기화 확인부를 포함하는 것을 특징으로 한다.
또한, 상기 보조 채널 CPU 보드부는, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 상기 제2 CPU 부; 상기 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 주 채널 CPU 보드부와 클럭신호를 주고 받는 상기 제2 FPGA부; 및 비행 제어 컴퓨터 시스템의 제어권을 이관되었을 경우에만, 상기 제2 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 제2 입출력부;를 포함하는 것을 특징으로 한다.
또한, 상기 제2 FPGA부는, 상기 제2 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 제2 Heartbeat 신호 수신부; 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면, 상기 제2 CPU로 인터럽트를 전송하는 제어권 인터럽트 알림부; 및 상기 주 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 제2 동기화 확인부;를 포함하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 방법은 주 채널 CPU 보드부에 의해, 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 제1 FPGA(Field Programmable Gate Array)부를 통해 비행 제어 컴퓨터 시스템의 제어권을 제어하는 단계; 및 보조 채널 CPU 보드부에 의해, 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 FPGA부를 통해 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 단계;를 포함한다.
또한, 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 제1 FPGA(Field Programmable Gate Array)부를 통해 비행 제어 컴퓨터 시스템의 제어권을 제어하는 단계는, 비행 제어 컴퓨터 시스템의 제어권을 가지고, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 단계; 상기 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 보조 채널 CPU 보드부와 클럭신호를 주고 받는 단계; 및 상기 제1 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 보조 채널 CPU 보드부와 클럭신호를 주고 받는 단계는, 상기 제1 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 단계; Heartbeat 신호를 수신 여부를 판단하는 단계; 판단 결과, Heartbeat 신호가 기 설정된 시간 이내에 수신되지 않은 것으로 판단되면 입력정보 전송을 차단하여, 비행 제어 컴퓨터 시스템의 제어권을 상기 보조 채널 CPU 보드부로 이관시키는 단계; 및 상기 보조 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 단계;를 포함하는 것을 특징으로 한다.
또한, 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 FPGA부를 통해 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 단계는, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 단계; 상기 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 주 채널 CPU 보드부와 클럭신호를 주고 받는 단계; 및 비행 제어 컴퓨터 시스템의 제어권을 이관되었을 경우에만, 상기 제2 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 주 채널 CPU 보드부와 클럭신호를 주고 받는 단계는, 상기 제2 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 단계; 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면, 상기 제2 CPU로 인터럽트를 전송하는 단계; 및 상기 주 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 단계;를 포함하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 그 방법은 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA부를 포함하는 주 채널 CPU 보드부 및 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 CPU로 인터럽트를 전송하여 알리는 제2 FPGA부를 포함하는 보조 채널 CPU 보드부를 구비함으로써, 실시간 고장 진단, 순시 복구가 가능한 효과가 있다.
또한, 본 발명은 상대 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시킴으로써, 주 채널 CPU 보드부 및 보조 채널 CPU 보드부간의 동기화 정확도를 높일 수 있는 효과가 있다.
이를 통해, 본 발명은 이중화를 요구하는 항공전자장비, 또는 유도무기탑재장비, 고신뢰성을 요구하는 컴퓨터 분야에 유연하게 적용할 수 있다.
도 1은 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치의 구성을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치에 채용되는 주 채널 CPU 보드부의 세부 구성을 설명하기 위한 도면이다.
도 3는 도 2의 주 채널 CPU 보드부에 채용되는 제1 FPGA부의 세부 구성을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치에 채용되는 제1 FPGA부 및 제2 FPGA가 클럭신호를 주고 받는 과정을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치에 채용되는 보조 채널 CPU 보드부의 세부 구성을 설명하기 위한 도면이다.
도 6은 도 5의 보조 채널 CPU 보드부에 채용되는 제2 FPGA부의 세부 구성을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 방법의 순서를 설명하기 위한 도면이다.
도 8은 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 방법의 결과를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치의 구성을 설명하기 위한 도면이다.
도 1을 참조하여 설명하면, 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치(100)는 크게 주 채널 CPU 보드부(110) 및 보조 채널 CPU 보드부(120)를 포함한다.
주 채널 CPU 보드부(110)는 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA(Field Programmable Gate Array)부를 포함한다.
보조 채널 CPU 보드부(120)는 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 제2 FPGA부를 포함한다.
여기서, 주 채널 CPU 보드부와 보조 채널 CPU 보드부는 동일한 형상으로 이루어지되, 비행 제어 컴퓨터 시스템에 배치되는 마더보드에 장착되는 위치에 따라 주 채널 또는 보조 채널로 구분할 수 있다.
도 2는 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치에 채용되는 주 채널 CPU 보드부의 세부 구성을 설명하기 위한 도면이고, 도 3은 도 2의 주 채널 CPU 보드부에 채용되는 제1 FPGA부의 세부 구성을 설명하기 위한 도면이다.
도 2를 참조하여 설명하면, 본 발명에 따른 주 채널 CPU 보드부(110)는 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA부를 포함한다.
보다 자세하게, 주 채널 CPU 보드부(110)는 제1 CPU 부(111), 제1 FPGA부(112) 및 제1 입출력부(117)를 포함한다.
제1 CPU 부(111)는 비행 제어 컴퓨터 시스템의 제어권을 가지고, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신한다.
제1 FPGA부(112)는 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 보조 채널 CPU 보드부와 클럭신호를 주고 받는다.
이를 위해, 제1 FPGA부(112)는 도 3에 도시된 바와 같이 제1 Heartbeat 신호 수신부(113), 제1 Heartbeat 신호 수신 판단부(114), 제어권 이관부(115) 및 제1 동기화 확인부(116)를 포함한다.
제1 Heartbeat 신호 수신부(113)는 제1 CPU 부(111)로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시킨다.
제1 Heartbeat 신호 수신 판단부(114)는 Heartbeat 신호를 수신 여부를 판단한다.
제어권 이관부(115)는 판단 결과, Heartbeat 신호가 기 설정된 시간 이내에 수신되지 않은 것으로 판단되면 제1 입출력부(117)로의 입력정보 전송을 차단하여, 비행 제어 컴퓨터 시스템의 제어권을 보조 채널 CPU 보드부(110)로 이관시킨다. 즉, 자체점검, CCDL 점검 등 OFP SW가 판단하여 제어권을 변경할 때 FPGA로 신호를 주어 출력이 묶여있는 RS422, Discrete 신호를 차단하고 제어권을 보조 채널 CPU 보드부(110)로 넘긴다.
제1 동기화 확인부(116)는 보조 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시킨다.
제1 입출력부(117)는 제1 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력한다.
도 4는 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치에 채용되는 제1 FPGA부 및 제2 FPGA가 클럭신호를 주고 받는 과정을 설명하기 위한 도면이다.
도 4를 참조하여 설명하면, 주 채널 CPU 보드부의 제1 FPGA부 및 보조 채널 CPU 보드부의 제2 FPGA부는 FPGA를 통하여 서로 비행 제어 컴퓨터 시스템의 제어주기에 해당하는 클럭신호를 주고받는다.
다른 채널에서 받는 클럭(EXT CLK), 내부에서 생성하는 클럭(INT CLK)이 바로 그 신호이며, 이 두 개의 신호가 PLL을 통해 보정되어 프로세서로 Interrupt 신호(Sync INT)로서 인가된다. 제1 FPGA부 및 제2 FPGA로 EXT CLK가 들어오면 INT CLK와의 딜레이를 확인하고 차이가 양수 인지, 아니면 음수 인지에 따라 정해진 값을 빼거나 더해 INT CLK에 다시 적용시키고 이를 피드백하여 다시 EXT CLK과의 차이를 확인한다. 위에서 말한 정해진 값은 차이에 따라 세분화되어 단계별로 작아지며 정해진 동기 목표값이되면 더 이상 작아지지 않는다. 최종적으로 이 값 근처에서 동기화의 정확도가 결정된다.
프로세서로 인가되는 Interrupt 신호는 동시에 다른 채널의 EXT CLK으로서 인가되며 두 채널 간의 동기는 계속해서 수행되어 목표값으로 빠른 시간 내에 수렴하게 된다.
도 5는 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치에 채용되는 보조 채널 CPU 보드부의 세부 구성을 설명하기 위한 도면이고, 도 6은 도 5의 보조 채널 CPU 보드부에 채용되는 제2 FPGA부의 세부 구성을 설명하기 위한 도면이다.
도 5를 참조하여 설명하면, 본 발명에 따른 보조 채널 CPU 보드부(120)는 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부(121)로부터 전송되는 Heartbeat 신호의 수신 받고 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 CPU(121)로 인터럽트(interrupt)를 전송하여 알리는 제2 FPGA부(122)를 포함한다.
보다 자세하게, 보조 채널 CPU 보드부(120)는 제2 CPU 부(121), 제2 FPGA부(122) 및 제2 입출력부(126)를 포함한다.
제2 CPU 부(121)는 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신한다.
제2 FPGA부(122)는 제2 CPU 부(121)로부터 전송되는 Heartbeat 신호의 수신하고, 주 채널 CPU 보드부와 클럭신호를 주고 받는다.
이를 위해, 제2 FPGA부(122)는 도 6에 도시된 바와 같이, 제2 Heartbeat 신호 수신부(123), 제어권 인터럽트 알림부(124) 및 제2 동기화 확인부(125)를 포함한다.
제2 Heartbeat 신호 수신부(123)는 제2 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시킨다.
제어권 인터럽트 알림부(124)는 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면, 제2 CPU 부(121)로 인터럽트를 전송한다.
제2 동기화 확인부(125)는 주 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시킨다.
제2 입출력부(126)는 비행 제어 컴퓨터 시스템의 제어권을 이관되었을 경우에만, 제2 FPGA 부(122)를 통해 전송되는 입력정보를 외부 장비로 출력한다.
도 7은 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 방법의 순서를 설명하기 위한 도면이다.
도 7을 참조하여 설명하면, 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 방법은 먼저 주 채널 CPU 보드부에 의해, 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 제1 FPGA(Field Programmable Gate Array)부를 통해 비행 제어 컴퓨터 시스템의 제어권을 제어한다(S100)
다음, 보조 채널 CPU 보드부에 의해, 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 FPGA부를 통해 제2 CPU로 인터럽트(interrupt)를 전송하여 알린다(S200).
도 8은 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 방법의 결과를 설명하기 위한 도면이다.
도 8을 참조하여 설명하면, 본 발명에 따른 FPGA를 이용하여 실시간 동기화를 수행하는 장치 및 방법은 실험실 환경에서의 검증으로, 오실로스코프를 이용하여 연결된 주 채널 CPU 보드부 및 보조 채널 CPU 보드부의 FPGA 동기화출력 펄스를 측정하였다. 도면은 동기를 맞추어나가는 주 채널 CPU 보드부 및 보조 채널 CPU 보드부의 FPGA 출력을 누적하여 캡춰한 것이다. 두 채널의 동기화 정밀도는 약 100ns 사이에서 이뤄짐을 볼 수 있다. 동기 정밀도는 FPGA에서 사용하는 클럭소스의 주파수를 높이면 가능해진다.
이상 본 명세서에서 설명한 기능적 동작과 본 주제에 관한 실시형태들은 본 명세서에서 개시한 구조들 및 그들의 구조적인 등가물을 포함하여 디지털 전자 회로나 컴퓨터 소프트웨어, 펌웨어 또는 하드웨어에서 또는 이들 중 하나 이상이 조합에서 구현 가능하다.
본 명세서에서 기술하는 주제의 실시형태는 하나 이상이 컴퓨터 프로그램 제품, 다시 말해 데이터 처리 장치에 의한 실행을 위하여 또는 그 동작을 제어하기 위하여 유형의 프로그램 매체 상에 인코딩되는 컴퓨터 프로그램 명령에 관한 하나 이상이 모듈로서 구현될 수 있다. 유형의 프로그램 매체는 전파형 신호이거나 컴퓨터로 판독 가능한 매체일 수 있다. 전파형 신호는 컴퓨터에 의한 실행을 위하여 적절한 수신기 장치로 전송하기 위한 정보를 인코딩하기 위하여 생성되는 예컨대 기계가 생성한 전기적, 광학적 또는 전자기 신호와 같은 인공적으로 생성된 신호이다. 컴퓨터로 판독 가능한 매체는 기계로 판독 가능한 저장장치, 기계로 판독 가능한 저장 기판, 메모리 장치, 기계로 판독 가능한 전파형 신호에 영향을 미치는 물질의 조합 또는 이들 중 하나 이상이 조합일 수 있다.
컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 어플리케이션, 스크립트 또는 코드로도 알려져 있음)은 컴파일되거나 해석된 언어나 선험적 또는 절차적 언어를 포함하는 프로그래밍 언어의 어떠한 형태로도 작성될 수 있으며, 독립형 프로그램이나 모듈, 컴포넌트, 서브루틴 또는 컴퓨터 환경에서 사용하기에 적합한 다른 유닛을 포함하여 어떠한 형태로도 전개될 수 있다.
컴퓨터 프로그램은 파일 장치의 파일에 반드시 대응하는 것은 아니다. 프로그램은 요청된 프로그램에 제공되는 단일 파일 내에, 또는 다중의 상호 작용하는 파일(예컨대, 하나 이상이 모듈, 하위 프로그램 또는 코드의 일부를 저장하는 파일) 내에, 또는 다른 프로그램이나 데이터를 보유하는 파일의 일부(예컨대, 마크업 언어 문서 내에 저장되는 하나 이상이 스크립트) 내에 저장될 수 있다.
컴퓨터 프로그램은 하나의 사이트에 위치하거나 복수의 사이트에 걸쳐서 분산되어 통신 네트워크에 의해 상호 접속된 다중 컴퓨터나 하나의 컴퓨터 상에서 실행되도록 전개될 수 있다.
부가적으로, 본 특허문헌에서 기술하는 논리 흐름과 구조적인 블록도는 개시된 구조적인 수단의 지원을 받는 대응하는 기능과 단계의 지원을 받는 대응하는 행위 및/또는 특정한 방법을 기술하는 것으로, 대응하는 소프트웨어 구조와 알고리즘과 그 등가물을 구축하는 데에도 사용 가능하다.
본 명세서에서 기술하는 프로세스와 논리 흐름은 수신 데이터 상에서 동작하고 출력을 생성함으로써 기능을 수행하기 위하여 하나 이상이 컴퓨터 프로그램을 실행하는 하나 이상이 프로그래머블 프로세서에 의하여 수행 가능하다.
컴퓨터 프로그램의 실행에 적합한 프로세서는, 예컨대 범용 및 특수 목적의 마이크로프로세서 양자 및 어떤 형태의 디지털 컴퓨터의 어떠한 하나 이상이 프로세서라도 포함한다. 일반적으로, 프로세서는 읽기 전용 메모리나 랜덤 액세스 메모리 또는 양자로부터 명령어와 데이터를 수신할 것이다.
컴퓨터의 핵심적인 요소는 명령어와 데이터를 저장하기 위한 하나 이상이 메모리 장치 및 명령을 수행하기 위한 프로세서이다. 또한, 컴퓨터는 일반적으로 예컨대 자기, 자기 광학 디스크나 광학 디스크와 같은 데이터를 저장하기 위한 하나 이상이 대량 저장 장치로부터 데이터를 수신하거나 그것으로 데이터를 전송하거나 또는 그러한 동작 둘 다를 수행하기 위하여 동작가능 하도록 결합되거나 이를 포함할 것이다. 그러나, 컴퓨터는 그러한 장치를 가질 필요가 없다.
본 기술한 설명은 본 발명의 최상의 모드를 제시하고 있으며, 본 발명을 설명하기 위하여, 그리고 당업자가 본 발명을 제작 및 이용할 수 있도록 하기 위한 예를 제공하고 있다. 이렇게 작성된 명세서는 그 제시된 구체적인 용어에 본 발명을 제한하는 것이 아니다.
따라서, 상술한 예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자라면 본 발명의 범위를 벗어나지 않으면서도 본 예들에 대한 개조, 변경 및 변형을 가할 수 있다. 요컨대 본 발명이 의도하는 효과를 달성하기 위해 도면에 도시된 모든 기능 블록을 별도로 포함하거나 도면에 도시된 모든 순서를 도시된 순서 그대로 따라야만 하는 것은 아니며, 그렇지 않더라도 얼마든지 청구항에 기재된 본 발명의 기술적 범위에 속할 수 있음에 주의한다.
100 : FPGA를 이용하여 실시간 동기화를 수행하는 장치
110 : 주 채널 CPU 보드부
120 : 보조 채널 CPU 보드부

Claims (12)

  1. 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 비행 제어 컴퓨터 시스템의 제어권을 제어하는 제1 FPGA(Field Programmable Gate Array)부를 포함하는 주 채널 CPU 보드부; 및
    비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 제2 FPGA부를 포함하는 보조 채널 CPU 보드부;를 포함하며,
    상기 보조 채널 CPU 보드부는,
    비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 상기 제2 CPU 부;
    상기 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 주 채널 CPU 보드부와 클럭신호를 주고 받는 상기 제2 FPGA부; 및
    비행 제어 컴퓨터 시스템의 제어권을 이관되었을 경우에만, 상기 제2 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 제2 입출력부;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치.
  2. 제1항에 있어서,
    상기 주 채널 CPU 보드부와 상기 보조 채널 CPU 보드부는 동일한 형상으로 이루어지되, 비행 제어 컴퓨터 시스템에 배치되는 마더보드에 장착되는 위치에 따라 주 채널 또는 보조 채널로 구분하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치.
  3. 제1항에 있어서,
    상기 주 채널 CPU 보드부는,
    비행 제어 컴퓨터 시스템의 제어권을 가지고, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 상기 제1 CPU 부;
    상기 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 보조 채널 CPU 보드부와 클럭신호를 주고 받는 상기 제1 FPGA부; 및
    상기 제1 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 제1 입출력부;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치.
  4. 제3항에 있어서,
    상기 제1 FPGA부는,
    상기 제1 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 제1 Heartbeat 신호 수신부;
    Heartbeat 신호를 수신 여부를 판단하는 제1 Heartbeat 신호 수신 판단부; 및
    판단 결과, Heartbeat 신호가 기 설정된 시간 이내에 수신되지 않은 것으로 판단되면 상기 제1 입출력부로의 입력정보 전송을 차단하여, 비행 제어 컴퓨터 시스템의 제어권을 상기 보조 채널 CPU 보드부로 이관시키는 제어권 이관부;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치.
  5. 제3항에 있어서,
    상기 제1 FPGA부는 상기 보조 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 제1 동기화 확인부를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제2 FPGA부는,
    상기 제2 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 제2 Heartbeat 신호 수신부;
    상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면, 상기 제2 CPU로 인터럽트를 전송하는 제어권 인터럽트 알림부; 및
    상기 주 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 제2 동기화 확인부;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 장치.
  8. 주 채널 CPU 보드부에 의해, 비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 제1 FPGA(Field Programmable Gate Array)부를 통해 비행 제어 컴퓨터 시스템의 제어권을 제어하는 단계; 및
    보조 채널 CPU 보드부에 의해, 비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 FPGA부를 통해 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 단계;를 포함하며,
    비행 제어 컴퓨터 시스템에 배치되되, 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신 받고 상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면 제2 FPGA부를 통해 상기 제2 CPU로 인터럽트(interrupt)를 전송하여 알리는 단계는,
    비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 단계;
    상기 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 주 채널 CPU 보드부와 클럭신호를 주고 받는 단계; 및
    비행 제어 컴퓨터 시스템의 제어권을 이관되었을 경우에만, 상기 제2 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 단계;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 방법.
  9. 제8항에 있어서,
    비행 제어 컴퓨터 시스템에 배치되되, 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신 여부를 토대로 제1 FPGA(Field Programmable Gate Array)부를 통해 비행 제어 컴퓨터 시스템의 제어권을 제어하는 단계는,
    비행 제어 컴퓨터 시스템의 제어권을 가지고, 비행 제어 컴퓨터 시스템으로부터 입력되는 입력정보를 수신하는 단계;
    상기 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 보조 채널 CPU 보드부와 클럭신호를 주고 받는 단계; 및
    상기 제1 FPGA부를 통해 전송되는 입력정보를 외부 장비로 출력하는 단계;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 방법.
  10. 제9항에 있어서,
    상기 제1 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 보조 채널 CPU 보드부와 클럭신호를 주고 받는 단계는,
    상기 제1 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 단계;
    Heartbeat 신호를 수신 여부를 판단하는 단계;
    판단 결과, Heartbeat 신호가 기 설정된 시간 이내에 수신되지 않은 것으로 판단되면 입력정보 전송을 차단하여, 비행 제어 컴퓨터 시스템의 제어권을 상기 보조 채널 CPU 보드부로 이관시키는 단계; 및
    상기 보조 채널 CPU 보드부로부터 수신되는 수신 클럭(EXT CLK)이 수신되면 내부에서 생성되는 생성 클럭(INT CLK)과의 딜레이 차이를 비교하고, 비교 결과에 따라 기 설정된 값을 생성 클럭에 적용시키는 단계;
    를 포함하는 것을 특징으로 하는 FPGA를 이용하여 실시간 동기화를 수행하는 방법.
  11. 삭제
  12. 제8항에 있어서,
    상기 제2 CPU 부로부터 전송되는 Heartbeat 신호의 수신하고, 상기 주 채널 CPU 보드부와 클럭신호를 주고 받는 단계는,
    상기 제2 CPU 부로부터 전송되는 Heartbeat 신호를 수신하여 와치독타이머(WDT : Watch Dog Timer)를 리셋시키는 단계;
    상기 주 채널 CPU 보드부로부터 비행 제어 컴퓨터 시스템의 제어권이 이관되면, 상기 제2 CPU로 인터럽트를 전송하는 단계; 및
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