KR102211967B1

KR102211967B1 - Display apparatus, method for manufacturing the same, and organic light emitting display

Info

Publication number: KR102211967B1
Application number: KR1020130128661A
Authority: KR
Inventors: 최종현; 김금남
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-10-28
Filing date: 2013-10-28
Publication date: 2021-02-05
Also published as: KR20150048508A

Abstract

다양한 실시예들에 따른 표시 장치가 제공된다. 유기 발광 표시 장치는 제1 도전층 및 상기 제1 도전층 바로 위의 제2 도전층을 포함하는 하부 전극층, 및 상기 하부 전극층의 상면과 측면을 직접 덮도록 배치되고, 제3 도전층 및 상기 제3 도전층 바로 위의 제4 도전층을 포함하는 상부 전극층을 포함한다. 상기 상부 전극층은 측방향으로 상기 하부 전극층보다 일정한 거리만큼 더 연장된다.A display device according to various embodiments is provided. The organic light emitting display device is disposed to directly cover a lower electrode layer including a first conductive layer and a second conductive layer directly above the first conductive layer, and upper and side surfaces of the lower electrode layer, and And an upper electrode layer including a fourth conductive layer directly above the three conductive layers. The upper electrode layer extends laterally by a predetermined distance than the lower electrode layer.

Description

A display apparatus, a method for manufacturing a display apparatus, and an organic light emitting display apparatus TECHNICAL FIELD

본 발명의 실시예들은 표시 장치, 표시 장치의 제조 방법, 및 유기 발광 표시 장치에 관한 것이다.Embodiments of the present invention relate to a display device, a method of manufacturing the display device, and an organic light emitting display device.

액정 디스플레이 장치 또는 유기 발광 표시 장치와 같은 평판 표시 장치는 전자 제품의 휴대를 용이하게 하기 위해 소형화되기에 적합할 뿐만 아니라, 대형 화면이나 고해상도 화면을 구현하기에도 적합하다. 그러나, 55인치 이상의 초대형 화면을 구현함에 있어서 배선이 길어짐에 따라 배선 저항이 커져 RC-딜레이가 커지는 문제가 발생한다. 또한, UD(ultra definition) 이상의 고해상도 화면을 구현함에 있어서 고밀도로 화소 회로들을 배치해야 하기 때문에 공정 마진이 문제된다.A flat panel display device such as a liquid crystal display device or an organic light-emitting display device is not only suitable for miniaturization in order to facilitate portability of electronic products, but also suitable for realizing a large screen or a high-resolution screen. However, in realizing a super-large screen of 55 inches or more, as the wiring becomes longer, the wiring resistance increases and the RC-delay increases. In addition, in realizing a high-resolution screen above UD (ultra definition), a process margin is a problem because pixel circuits must be arranged at high density.

본 발명의 실시예들이 해결하고자 하는 과제는 상술한 문제를 해결할 수 있는 표시 장치, 표시 장치의 제조 방법 및 유기 발광 표시 장치를 제공하는 것이다. 더욱 구체적으로는, 배선 저항을 낮출 수 있을 뿐만 아니라 공정 마진을 줄일 수 있고, 패드 전극의 신뢰성을 높일 수 있는 배선 구조를 갖는 표시 장치, 표시 장치의 제조 방법 및 유기 발광 표시 장치를 제공하는 것이다.The problem to be solved by the embodiments of the present invention is to provide a display device, a method of manufacturing a display device, and an organic light emitting display device capable of solving the above-described problems. More specifically, the present invention provides a display device, a method of manufacturing a display device, and an organic light emitting display device having a wiring structure capable of lowering wiring resistance, reducing process margin, and increasing reliability of pad electrodes.

상기 기술적 과제를 달성하기 위한 일 측면에 따른 표시 장치는 제1 도전층 및 상기 제1 도전층 바로 위의 제2 도전층을 포함하는 하부 전극층; 및 상기 하부 전극층의 상면과 측면을 직접 덮도록 배치되고, 제3 도전층 및 상기 제3 도전층 바로 위의 제4 도전층을 포함하는 상부 전극층을 포함한다. 상기 상부 전극층은 측방향으로 상기 하부 전극층보다 일정한 거리만큼 더 연장된다.A display device according to an aspect for achieving the above technical problem may include a lower electrode layer including a first conductive layer and a second conductive layer directly above the first conductive layer; And an upper electrode layer disposed to directly cover an upper surface and a side surface of the lower electrode layer, and including a third conductive layer and a fourth conductive layer directly above the third conductive layer. The upper electrode layer extends laterally by a predetermined distance than the lower electrode layer.

상기 표시 장치의 일 예에 따르면, 상기 상부 전극층은 상기 하부 전극층의 상기 측면의 기울기보다 큰 기울기를 갖는 측면을 가질 수 있다.According to an example of the display device, the upper electrode layer may have a side surface having a slope greater than that of the side surface of the lower electrode layer.

상기 표시 장치의 다른 예에 따르면, 상기 제4 도전층은 티타늄(Ti)을 포함할 수 있다.According to another example of the display device, the fourth conductive layer may include titanium (Ti).

상기 표시 장치의 또 다른 예에 따르면, 상기 제1 도전층은 몰리브덴(Mo)을 포함할 수 있다. 상기 제2 도전층 및 상기 제3 도전층은 알루미늄(Al)을 포함할 수 있다.According to another example of the display device, the first conductive layer may include molybdenum (Mo). The second conductive layer and the third conductive layer may include aluminum (Al).

상기 표시 장치의 또 다른 예에 따르면, 상기 하부 전극층은 상기 제2 도전층 바로 위의 제5 도전층을 더 포함할 수 있다. 상기 제5 도전층은 몰리브덴(Mo)을 포함할 수 있다.According to still another example of the display device, the lower electrode layer may further include a fifth conductive layer directly above the second conductive layer. The fifth conductive layer may include molybdenum (Mo).

상기 표시 장치의 또 다른 예에 따르면, 상기 제2 도전층의 두께는 상기 제3 도전층의 두께보다 두꺼울 수 있다.According to another example of the display device, the thickness of the second conductive layer may be thicker than that of the third conductive layer.

상기 표시 장치의 또 다른 예에 따르면, 상기 제2 도전층의 두께와 상기 제3 도전층의 두께의 합은 1㎛이상일 수 있다.According to another example of the display device, the sum of the thickness of the second conductive layer and the thickness of the third conductive layer may be 1 μm or more.

상기 표시 장치의 또 다른 예에 따르면, 활성층, 상기 활성층 상의 게이트 전극, 및 상기 활성층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하는 적어도 하나의 박막 트랜지스터를 포함하는 복수의 화소들; 및 상기 복수의 화소들에 전기적으로 연결되는 패드 전극을 더 포함할 수 있다.According to still another example of the display device, a plurality of pixels including an active layer, a gate electrode on the active layer, and at least one thin film transistor including a source electrode and a drain electrode electrically connected to the active layer, respectively; And a pad electrode electrically connected to the plurality of pixels.

상기 표시 장치의 또 다른 예에 따르면, 상기 하부 전극층 및 상기 상부 전극층을 포함하는 전극층을 더 포함할 수 있다. 상기 전극층은 상기 소스 전극, 상기 드레인 전극, 및 상기 패드 전극을 포함할 수 있다.According to another example of the display device, an electrode layer including the lower electrode layer and the upper electrode layer may be further included. The electrode layer may include the source electrode, the drain electrode, and the pad electrode.

상기 표시 장치의 또 다른 예에 따르면, 상기 하부 전극층 및 상기 상부 전극층을 포함하는 전극층을 더 포함할 수 있다. 상기 전극층은 상기 게이트 전극, 및 상기 패드 전극을 포함할 수 있다.According to another example of the display device, an electrode layer including the lower electrode layer and the upper electrode layer may be further included. The electrode layer may include the gate electrode and the pad electrode.

상기 기술적 과제를 달성하기 위한 일 측면에 따른 표시 장치의 제조 방법에 따르면, 제1 포토 마스크를 사용하여 하부 전극층이 형성된다. 상기 제1 포토 마스크를 재 사용하여, 상기 하부 전극층의 상면과 측면을 직접 덮고 상기 하부 전극층보다 측방향으로 일정한 거리만큼 더 연장되는 상부 전극층이 형성된다.According to a method of manufacturing a display device according to an aspect for achieving the above technical problem, a lower electrode layer is formed using a first photo mask. By reusing the first photo mask, an upper electrode layer is formed that directly covers the upper and side surfaces of the lower electrode layer and extends laterally by a predetermined distance from the lower electrode layer.

상기 표시 장치의 제조 방법의 일 예에 따르면, 상기 하부 전극층을 형성하는 단계는, 제1 도전층을 형성하는 단계; 상기 제1 도전층 바로 위에 제2 도전층을 적층하는 단계; 및 상기 제1 포토 마스크를 이용한 제1 포토리소그래피 공정 및 등방성 식각 공정을 이용하여, 상기 제2 도전층 및 상기 제1 도전층을 패터닝하는 단계를 포함할 수 있다. 상기 등방성 식각 공정은 습식 식각일 수 있다.According to an example of a method of manufacturing the display device, the forming of the lower electrode layer may include: forming a first conductive layer; Stacking a second conductive layer directly on the first conductive layer; And patterning the second conductive layer and the first conductive layer by using a first photolithography process using the first photo mask and an isotropic etching process. The isotropic etching process may be wet etching.

상기 표시 장치의 제조 방법의 다른 예에 따르면, 상기 상부 전극층을 형성하는 단계는, 상기 하부 전극층의 상면과 측면을 직접 덮도록 제3 도전층을 형성하는 단계; 상기 제3 도전층 바로 위에 제4 도전층을 적층하는 단계; 및 상기 제1 포토 마스크를 이용한 제2 포토리소그래피 공정 및 이방성 식각 공정을 이용하여, 상기 제4 도전층 및 상기 제3 도전층을 패터닝하는 단계를 포함할 수 있다. 상기 이방성 식각 공정은 건식 식각일 수 있다.According to another example of the method of manufacturing the display device, the forming of the upper electrode layer may include forming a third conductive layer to directly cover the upper and side surfaces of the lower electrode layer; Stacking a fourth conductive layer directly on the third conductive layer; And patterning the fourth conductive layer and the third conductive layer by using a second photolithography process using the first photo mask and an anisotropic etching process. The anisotropic etching process may be dry etching.

상기 기술적 과제를 달성하기 위한 일 측면에 따른 유기 발광 표시 장치는 적어도 하나의 박막 트랜지스터를 포함하는 복수의 화소들 및 상기 복수의 화소들에 전기적으로 연결되는 패드 전극을 포함한다. 상기 유기 발광 표시 장치는, 소스 영역, 드레인 영역, 및 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역이 정의되는 활성층; 상기 채널 영역과 적어도 일부가 중첩하도록 상기 활성층 상에 배치되는 게이트 전극을 포함하는 제1 전극층; 상기 소스 영역에 전기적으로 연결된 소스 전극, 및 상기 드레인 영역에 전기적으로 연결되는 드레인 전극을 포함하는 제2 전극층; 상기 소스 전극 및 상기 드레인 전극 중 어느 하나에 전기적으로 연결되는 화소 전극; 상기 화소 전극과 대향하는 대향 전극; 및 상기 화소 전극과 상기 대향 전극 사이에 개재되는 유기 발광층을 포함하는 중간층을 포함한다. 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나는 하부 전극층, 및 상기 하부 전극층의 상면과 측면을 직접 덮도록 배치되고 측방향으로 상기 하부 전극층보다 일정한 거리만큼 더 연장되는 상부 전극층으로 구성된다.An organic light emitting diode display according to an aspect for achieving the above technical problem includes a plurality of pixels including at least one thin film transistor and a pad electrode electrically connected to the plurality of pixels. The OLED display may include: an active layer in which a source region, a drain region, and a channel region between the source region and the drain region are defined; A first electrode layer including a gate electrode disposed on the active layer to overlap at least a portion of the channel region; A second electrode layer including a source electrode electrically connected to the source region and a drain electrode electrically connected to the drain region; A pixel electrode electrically connected to one of the source electrode and the drain electrode; An opposite electrode facing the pixel electrode; And an intermediate layer including an organic emission layer interposed between the pixel electrode and the counter electrode. At least one of the first electrode layer and the second electrode layer includes a lower electrode layer and an upper electrode layer that is disposed to directly cover an upper surface and a side surface of the lower electrode layer and extends laterally by a predetermined distance from the lower electrode layer.

상기 유기 발광 표시 장치의 일 예에 따르면, 상기 제1 전극층 및 상기 제2 전극층 중 상기 적어도 하나는 상기 하부 전극층 및 상기 상부 전극층으로 구성되는 상기 패드 전극을 더 포함할 수 있다.According to an example of the organic light emitting display device, the at least one of the first electrode layer and the second electrode layer may further include the pad electrode including the lower electrode layer and the upper electrode layer.

상기 유기 발광 표시 장치의 다른 예에 따르면, 상기 하부 전극층은 몰리브덴(Mo)을 포함하는 제1 도전층과 알루미늄(Al)을 포함하는 제2 도전층이 순차적으로 직접 적층된 이중층 구조를 가질 수 있다.According to another example of the organic light emitting diode display, the lower electrode layer may have a double-layer structure in which a first conductive layer including molybdenum (Mo) and a second conductive layer including aluminum (Al) are sequentially directly stacked. .

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 상부 전극층은 알루미늄(Al)을 포함하는 제3 도전층과 티타늄(Ti)을 포함하는 제4 도전층이 순차적으로 직접 적층된 이중층 구조를 가질 수 있다.According to another example of the organic light emitting display device, the upper electrode layer may have a double layer structure in which a third conductive layer including aluminum (Al) and a fourth conductive layer including titanium (Ti) are sequentially directly stacked. have.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 하부 전극층은 몰리브덴(Mo)을 포함하는 제1 도전층, 알루미늄(Al)을 포함하는 제2 도전층, 및 몰리브덴(Mo)을 포함하는 제5 도전층이 순차적으로 직접 적층된 삼중층 구조를 가질 수 있다.According to another example of the OLED display, the lower electrode layer includes a first conductive layer including molybdenum (Mo), a second conductive layer including aluminum (Al), and a fifth conductive layer including molybdenum (Mo). It may have a triple layer structure in which conductive layers are sequentially directly stacked.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.

본 발명의 다양한 실시예들에 따르면 배선을 두껍게 형성할 수 있기 때문에, 배선 저항을 감소시킬 수 있으며, 그 결과 RC-딜레이가 감소될 수 있다. 또한, 예컨대 건식 식각을 이용함으로써, 더 작은 공정 마진으로 설계할 수 있으며, 예컨대 습식 식각과 건식 식각을 함께 사용함으로써 제조 시간을 감소시켜 생산량을 늘릴 수 있다. 뿐만 아니라, 부식 방지 높은 물질을 배리어 물질로 사용할 수 있기 때문에 패드의 신뢰성도 개선될 수 있다.According to various embodiments of the present invention, since the wiring can be formed thick, the wiring resistance can be reduced, and as a result, RC-delay can be reduced. In addition, by using, for example, dry etching, it is possible to design with a smaller process margin. For example, by using both wet etching and dry etching, it is possible to reduce manufacturing time and increase production. In addition, since a material having high corrosion protection can be used as a barrier material, the reliability of the pad can be improved.

도 1은 일 실시예에 따른 표시 장치의 전극층의 단면을 개략적으로 도시한다.
도 2a 내지 도 2f는 도 1에 도시된 표시 장치의 전극층을 제조하는 방법을 설명하기 위한 단면도들이다.
도 3은 다른 실시예에 따른 표시 장치의 전극층의 단면을 개략적으로 도시한다.
도 4는 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 평면도이다.
도 5는 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 6은 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.1 schematically illustrates a cross-section of an electrode layer of a display device according to an exemplary embodiment.
2A to 2F are cross-sectional views illustrating a method of manufacturing an electrode layer of the display device illustrated in FIG. 1.
3 schematically illustrates a cross-section of an electrode layer of a display device according to another exemplary embodiment.
4 is a plan view schematically illustrating an organic light emitting diode display according to an exemplary embodiment.
5 is a schematic cross-sectional view of an organic light emitting display device according to an exemplary embodiment.
6 is a schematic cross-sectional view of an organic light emitting diode display according to another exemplary embodiment.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. Effects and features of the present invention, and a method of achieving them will be apparent with reference to the embodiments described later in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when describing with reference to the drawings, the same or corresponding constituent elements are assigned the same reference numerals, and redundant descriptions thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are not used in a limiting meaning, but are used for the purpose of distinguishing one component from another component.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, the singular expression includes the plural expression unless the context clearly indicates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have means that the features or elements described in the specification are present, and do not preclude the possibility of adding one or more other features or elements in advance.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when a part such as a film, a region, or a component is on or on another part, not only the case directly above the other part, but also another film, region, component, etc. are interposed therebetween. This includes cases where there is.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
In the drawings, components may be exaggerated or reduced in size for convenience of description. For example, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, and the present invention is not necessarily limited to what is shown.

도 1은 일 실시예에 따른 표시 장치의 전극층의 단면을 개략적으로 도시한다.1 schematically illustrates a cross-section of an electrode layer of a display device according to an exemplary embodiment.

도 1을 참조하면, 표시 장치(100)는 하부 구조물(110) 상의 전극층(140)을 포함한다.Referring to FIG. 1, the display device 100 includes an electrode layer 140 on the lower structure 110.

하부 구조물(110)은 전극층(140)을 지지하는 하부 구조를 통칭한 것이다. 일 예에 따르면, 하부 구조물(110)은 기판, 활성층, 및 게이트 절연층을 포함한다. 다른 예에 따르면, 하부 구조물(110)은 게이트 전극층 및 층간 절연층을 더 포함할 수 있다.The lower structure 110 is collectively referred to as a lower structure supporting the electrode layer 140. According to an example, the lower structure 110 includes a substrate, an active layer, and a gate insulating layer. According to another example, the lower structure 110 may further include a gate electrode layer and an interlayer insulating layer.

전극층(140)은 게이트 전극층 또는 소스/드레인 전극층일 수 있다. 본 명세서에서, 게이트 전극층은 표시 장치(100)의 박막 트랜지스터의 게이트 전극, 및 상기 게이트 전극과 함께 동일 패터닝 공정에 의해 형성되는, 예컨대, 패드 전극과 같은 다른 전극 및 예컨대, 스캔 배선과 같은 배선들을 포함하는 층을 의미한다. 소스/드레인 전극층은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극과 함께 동일 패터닝 공정에 의해 형성되는, 예컨대, 패드 전극과 같은 다른 전극, 및 예컨대, 데이터 배선 및 전원 배선과 같은 배선들을 포함하는 층을 의미한다.The electrode layer 140 may be a gate electrode layer or a source/drain electrode layer. In the present specification, the gate electrode layer includes a gate electrode of a thin film transistor of the display device 100 and another electrode such as a pad electrode formed by the same patterning process together with the gate electrode, and wirings such as a scan wiring. It means the containing layer. The source/drain electrode layer is formed by the same patterning process with the source electrode and the drain electrode of the thin film transistor, and the source electrode and the drain electrode, and other electrodes such as, for example, pad electrodes, and, for example, data wiring and power wiring. It means a layer including wirings such as.

전극층(140)은 하부 전극층(120)과 상부 전극층(130)을 포함한다. 도 1에 도시된 바와 같이, 상부 전극층(130)은 하부 전극층(120)의 상면과 측면을 직접 덮는다. 또한, 상부 전극층(130)은 하부 전극층(120)보다 제3 거리(d3)만큼 측방향으로 더 연장된다.The electrode layer 140 includes a lower electrode layer 120 and an upper electrode layer 130. 1, the upper electrode layer 130 directly covers the upper and side surfaces of the lower electrode layer 120. Further, the upper electrode layer 130 extends laterally by a third distance d3 than the lower electrode layer 120.

하부 전극층(120)은 등방성 식각 공정에 의해 패터닝되고, 상부 전극층(130)은 이방성 식각 공정에 의해 패터닝될 수 있다. 그 결과, 상부 전극층(130)의 측면의 기울기는 하부 전극층(120)의 측면의 기울기보다 클 수 있다. 예컨대, 상부 전극층(130)의 측면은 하부 구조물(110)의 상부 표면에 대하여 실질적으로 수직할 수 있다. 그에 반하여, 하부 전극층(120)의 측면은 하부 구조물(110)의 상부 표면에 대하여 예각을 이룰 수 있다.The lower electrode layer 120 may be patterned by an isotropic etching process, and the upper electrode layer 130 may be patterned by an anisotropic etching process. As a result, the slope of the side of the upper electrode layer 130 may be greater than the slope of the side of the lower electrode layer 120. For example, a side surface of the upper electrode layer 130 may be substantially perpendicular to the upper surface of the lower structure 110. On the contrary, the side surface of the lower electrode layer 120 may form an acute angle with respect to the upper surface of the lower structure 110.

하부 전극층(120)은 제1 도전층(121) 및 제2 도전층(122)을 포함할 수 있다. 제2 도전층(122)은 제1 도전층(121)의 바로 위에 적층될 수 있다.The lower electrode layer 120 may include a first conductive layer 121 and a second conductive layer 122. The second conductive layer 122 may be deposited directly on the first conductive layer 121.

상부 전극층(130)은 제3 도전층(131) 및 제4 도전층(132)을 포함할 수 있다. 제4 도전층(132)은 제3 도전층(131)의 바로 위에 적층될 수 있으며, 제3 도전층(131)은 하부 전극층(120)의 상면 및 측면을 직접 덮을 수 있다.The upper electrode layer 130 may include a third conductive layer 131 and a fourth conductive layer 132. The fourth conductive layer 132 may be stacked directly on the third conductive layer 131, and the third conductive layer 131 may directly cover the upper and side surfaces of the lower electrode layer 120.

일 예에 따르면, 제1 도전층(121)은 몰리브덴(Mo)을 포함할 수 있다. 제1 도전층(121)은 제2 도전층(122)과 하부 구조물(110) 간의 접착력을 높이고 제2 도전층(122)의 물질이 하부 구조물(110)로 확산하는 것을 방지하는 배리어 역할을 할 수 있다.According to an example, the first conductive layer 121 may include molybdenum (Mo). The first conductive layer 121 increases adhesion between the second conductive layer 122 and the lower structure 110 and serves as a barrier preventing the material of the second conductive layer 122 from diffusing into the lower structure 110. I can.

일 예에 따르면, 제2 도전층(122)은 알루미늄(Al)을 포함할 수 있다. 또한, 제3 도전층(131)은 제2 도전층(122)의 물질과 동일 물질을 포함할 수 있다. 예컨대, 제3 도전층(131)은 알루미늄(Al)을 포함할 수 있다. 제2 도전층(122)과 제3 도전층(131)은 전류가 잘 흐를 수 있는 저저항 배선 및 전극으로 기능할 수 있다.According to an example, the second conductive layer 122 may include aluminum (Al). In addition, the third conductive layer 131 may include the same material as that of the second conductive layer 122. For example, the third conductive layer 131 may include aluminum (Al). The second conductive layer 122 and the third conductive layer 131 may function as low-resistance wires and electrodes through which current can flow well.

제2 도전층(122)의 두께(w1)는 제3 도전층(131)의 두께(w2)보다 두꺼울 수 있다. 예컨대, 제2 도전층(122)의 두께(w1)는 약 0.6㎛ 정도일 수 있다. 또한, 제2 도전층(122)의 두께(w1)와 제3 도전층(131)의 두께(w2)의 합은 약 1㎛ 이상일 수 있다. 제2 도전층(122)과 제3 도전층(131)의 총 두께를 1㎛ 이상으로 두껍게 형성함으로써, 배선 저항을 낮출 수 있다. 또한, 예컨대 습식 식각으로 패터닝되는 제2 도전층(122)의 두께(w1)를 예컨대 건식 식각으로 패터닝되는 제3 도전층(1310의 두께(w2)보다 두껍게 형성함으로써, 모두 건식 식각으로 패터닝되는 경우에 비해 제조 시간은 감소될 수 있다.The thickness w1 of the second conductive layer 122 may be thicker than the thickness w2 of the third conductive layer 131. For example, the thickness w1 of the second conductive layer 122 may be about 0.6 μm. In addition, the sum of the thickness w1 of the second conductive layer 122 and the thickness w2 of the third conductive layer 131 may be about 1 μm or more. By forming the total thickness of the second conductive layer 122 and the third conductive layer 131 to be 1 μm or more, wiring resistance can be lowered. In addition, by forming a thickness (w1) of the second conductive layer 122 patterned by wet etching to be thicker than the thickness (w2) of the third conductive layer 1310 patterned by dry etching, for example, when all are patterned by dry etching Compared to the manufacturing time can be reduced.

일 예에 따르면, 제4 도전층(132)은 티타늄(Ti)을 포함할 수 있다. 제4 도전층(132)은 부식을 방지하고 힐락을 방지하는 배러이 역할을 할 수 있다. 티타늄(Ti)은 몰리브덴(Mo)에 비해 고온에서도 부식 방지 성능이 뛰어나다.According to an example, the fourth conductive layer 132 may include titanium (Ti). The fourth conductive layer 132 may function as a barrier preventing corrosion and preventing hillock. Titanium (Ti) has superior corrosion protection performance even at high temperatures compared to molybdenum (Mo).

도 1에 예시적으로 도시된 바와 같이, 하부 전극층(120)은 제1 하부 전극층 부분(120a) 및 제1 하부 전극층 부분(120a)과 인접하게 배치되는 제2 하부 전극층 부분(120b)을 포함할 수 있다. 상부 전극층(130)도 역시 제1 상부 전극층 부분(130a) 및 제1 상부 전극층 부분(130a)과 인접하게 배치되는 제2 상부 전극층 부분(130b)을 포함할 수 있다. 1, the lower electrode layer 120 may include a first lower electrode layer portion 120a and a second lower electrode layer portion 120b disposed adjacent to the first lower electrode layer portion 120a. I can. The upper electrode layer 130 may also include a first upper electrode layer portion 130a and a second upper electrode layer portion 130b disposed adjacent to the first upper electrode layer portion 130a.

제1 상부 전극층 부분(130a)은 제1 하부 전극층 부분(120a)에 대응하여 제1 하부 전극층 부분(120a)의 상면 및 측면을 덮고 제1 하부 전극층 부분(120a)에 비해 제3 거리(d3)만큼 측방향으로 연장되도록 형성될 수 있다. 또한, 제2 상부 전극층 부분(130b)은 제2 하부 전극층 부분(120b)에 대응하여 제2 하부 전극층 부분(120b)의 상면 및 측면을 덮고 제2 하부 전극층 부분(120b)에 비해 제3 거리(d3)만큼 측방향으로 연장되도록 형성될 수 있다.The first upper electrode layer portion 130a covers the top and side surfaces of the first lower electrode layer portion 120a corresponding to the first lower electrode layer portion 120a, and a third distance d3 compared to the first lower electrode layer portion 120a It may be formed to extend in the lateral direction as much as possible. In addition, the second upper electrode layer portion 130b covers the top and side surfaces of the second lower electrode layer portion 120b in correspondence with the second lower electrode layer portion 120b, and a third distance compared to the second lower electrode layer portion 120b ( d3) may be formed to extend in the lateral direction.

제1 하부 전극층 부분(120a)과 제2 하부 전극층 부분(120b)의 최대 인접 거리는 제1 거리(d1)이고, 제1 상부 전극층 부분(130a)과 제2 상부 전극층 부분(130b)의 최대 인접 거리는 제1 거리(d1)보다 짧은 제2 거리(d2)일 수 있다. 제1 거리(d1)는 예컨대 약 5㎛ 정도이고, 제2 거리(d2)는 예컨대 약 3㎛ 정도일 수 있다.The maximum adjacent distance between the first lower electrode layer portion 120a and the second lower electrode layer portion 120b is the first distance d1, and the maximum adjacent distance between the first upper electrode layer portion 130a and the second upper electrode layer portion 130b is It may be a second distance d2 shorter than the first distance d1. The first distance d1 may be, for example, about 5 μm, and the second distance d2 may be, for example, about 3 μm.

상술한 바와 같이, 하부 전극층(120)은 등방성 식각에 의해 패터닝되지만, 상부 전극층(130)은 이방성 식각에 의해 패터닝된다. 등방성 식각에 의해 패터닝될 경우, 마스크 패턴보다 패터닝된 패턴의 크기가 크게 감소된다. 이방성 식각에 의해 패터닝될 경우, 마스크 패턴보다 패터닝된 패턴의 크기가 거의 감소하지 않거나 심지어 더 클 수도 있다. 패터닝된 패턴의 크기가 마스크 패턴보다 감소된 정도는 편측 스큐로 나타낼 수 있다. 편측 스큐는 마스크 패턴의 에지와 패터닝된 패턴의 에지의 차이를 의미한다. 등방성 식각의 편측 스큐는 약 2㎛ 이내이고, 이방성 식각의 편측 스큐는 약 0.5㎛ 이내일 수 있다.
As described above, the lower electrode layer 120 is patterned by isotropic etching, but the upper electrode layer 130 is patterned by anisotropic etching. When patterning is performed by isotropic etching, the size of the patterned pattern is significantly reduced compared to the mask pattern. When patterned by anisotropic etching, the size of the patterned pattern may hardly decrease or even be larger than the mask pattern. The degree to which the size of the patterned pattern is reduced compared to that of the mask pattern may be represented by one-sided skew. One-sided skew means the difference between the edge of the mask pattern and the edge of the patterned pattern. One side skew of isotropic etching may be within about 2 μm, and one side skew of anisotropic etching may be within about 0.5 μm.

도 2a 내지 도 2f는 도 1에 도시된 표시 장치의 전극층을 제조하는 방법을 설명하기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing an electrode layer of the display device illustrated in FIG. 1.

도 2a를 참조하면, 하부 구조물(110) 상에 제1 도전성 물질층(121m)과 제2 도전성 물질층(122m)이 순차적으로 적층된다. 제2 도전성 물질층(122m) 상에 제1 포토레지스트 물질층(PR1)이 형성된다. 제1 포토레지스트 물질층(PR1) 상에 제1 포토레지스트 물질층(PR1)의 일부를 노광하기 위한 포토 마스크(PM)이 배치된다. 도 2a에서 예시적으로 제1 포토레지스트 물질층(PR1)이 포지티브 레지스트 물질을 포함하는 것으로 도시되었지만, 이에 한정되지 않는다.Referring to FIG. 2A, a first conductive material layer 121m and a second conductive material layer 122m are sequentially stacked on the lower structure 110. A first photoresist material layer PR1 is formed on the second conductive material layer 122m. A photo mask PM for exposing a portion of the first photoresist material layer PR1 is disposed on the first photoresist material layer PR1. In FIG. 2A, the first photoresist material layer PR1 is illustrated as including a positive resist material, but is not limited thereto.

도 2b를 참조하면, 포토 마스크(PM)을 이용한 노광 공정, 베이킹 공정 및 현상 공정이 수행된 후의 구조물이 도시된다. 제2 도전성 물질층(122m) 상에 제1 포토레지스트 패턴(PR1p)이 형성된다. 제1 포토레지스트 패턴(PR1p)은 포토 마스크(PM)의 패턴과 동일한 패턴을 갖는다.Referring to FIG. 2B, a structure after an exposure process, a baking process, and a developing process using a photo mask PM are performed. A first photoresist pattern PR1p is formed on the second conductive material layer 122m. The first photoresist pattern PR1p has the same pattern as that of the photo mask PM.

도 2c를 참조하면, 하부 구조물(110) 상의 제1 도전층(121) 및 제2 도전층(122)을 포함하는 하부 전극층(120)이 도시된다. Referring to FIG. 2C, the lower electrode layer 120 including the first conductive layer 121 and the second conductive layer 122 on the lower structure 110 is shown.

하부 전극층(120)은 제1 포토레지스트 패턴(PR1p)을 식각 마스크로 이용하여 제1 도전성 물질층(121m)과 제2 도전성 물질층(122m)을 패터닝함으로써 형성된다. 제1 도전성 물질층(121m)과 제2 도전성 물질층(122m)은 등방성 식각, 예컨대, 습식 식각을 이용하여 패터닝될 수 있다. The lower electrode layer 120 is formed by patterning the first conductive material layer 121m and the second conductive material layer 122m using the first photoresist pattern PR1p as an etching mask. The first conductive material layer 121m and the second conductive material layer 122m may be patterned using isotropic etching, for example, wet etching.

등방성 식각의 결과로서, 하부 전극층(120)은 제1 포토레지스트 패턴(PR1p)보다 작은 크기를 갖게 된다. 즉, 하부 전극층(120)의 폭과 길이는 제1 포토레지스트 패턴(PR1p)의 폭과 길이보다 짧아지게 된다. 게다가, 하부 전극층(120)의 서로 인접한 부분들을 완벽하게 분리하기 위해, 제1 도전성 물질층(121m)과 제2 도전성 물질층(122m)은 과도 식각될 수 있다. 그 결과, 하부 전극층(120)은 제1 포토레지스트 패턴(PR1p)보다 더욱 더 짧은 폭과 길이를 갖게 된다.As a result of the isotropic etching, the lower electrode layer 120 has a size smaller than that of the first photoresist pattern PR1p. That is, the width and length of the lower electrode layer 120 are shorter than the width and length of the first photoresist pattern PR1p. In addition, in order to completely separate adjacent portions of the lower electrode layer 120, the first conductive material layer 121m and the second conductive material layer 122m may be over-etched. As a result, the lower electrode layer 120 has a shorter width and length than the first photoresist pattern PR1p.

도 2d를 참조하면, 제1 포토레지스트 패턴(PR1p)이 제거된다. 하부 전극층(120)의 상면 및 측면을 덮도록 제3 도전성 물질층(131m)이 적층된다. 제3 도전성 물질층(131m)의 상면을 덮도록 제4 도전성 물질층(132m)이 적층된다. 제4 도전성 물질층(132m) 상에 제2 포토레지스트 물질층(PR2)이 형성된다. 제2 포토레지스트 물질층(PR2) 상에 제2 포토레지스트 물질층(PR2)의 일부를 노광하기 위한 포토 마스크(PM)이 배치된다. 도 2d에 도시된 포토 마스크(PM)는 도 2a에 도시된 포토 마스크(PM)와 동일한 포토 마스크이다. 즉, 도 2d에 도시된 포토 마스크(PM)와 도 2a에 도시된 포토 마스크(PM)는 동일한 패턴을 포함한다. 즉, 상부 전극층(130)을 형성하기 위한 별도의 포토 마스크(PM)가 요구되지 않는다. 따라서, 상당히 비싼 포토 마스크(PM)가 추가되지 않기 때문에 제조 비용을 낮출 수 있다.Referring to FIG. 2D, the first photoresist pattern PR1p is removed. A third conductive material layer 131m is stacked to cover the upper and side surfaces of the lower electrode layer 120. A fourth conductive material layer 132m is stacked to cover the upper surface of the third conductive material layer 131m. A second photoresist material layer PR2 is formed on the fourth conductive material layer 132m. A photo mask PM for exposing a portion of the second photoresist material layer PR2 is disposed on the second photoresist material layer PR2. The photo mask PM shown in FIG. 2D is the same photo mask as the photo mask PM shown in FIG. 2A. That is, the photo mask PM shown in FIG. 2D and the photo mask PM shown in FIG. 2A include the same pattern. That is, a separate photo mask PM for forming the upper electrode layer 130 is not required. Therefore, since a considerably expensive photo mask PM is not added, manufacturing cost can be lowered.

도 2e를 참조하면, 포토 마스크(PM)을 이용한 노광 공정, 베이킹 공정 및 현상 공정이 수행된 후의 구조물이 도시된다. 제4 도전성 물질층(132m) 상에 제2 포토레지스트 패턴(PR2p)이 형성된다. 제2 포토레지스트 패턴(PR2p)은 포토 마스크(PM)의 패턴과 동일한 패턴을 갖는다.Referring to FIG. 2E, a structure after an exposure process, a baking process, and a development process using a photo mask PM are performed. A second photoresist pattern PR2p is formed on the fourth conductive material layer 132m. The second photoresist pattern PR2p has the same pattern as that of the photo mask PM.

도 2f를 참조하면, 하부 전극층(120)의 상면과 측면을 덮고, 제3 도전층(131) 및 제4 도전층(132)을 포함하는 상부 전극층(130) 및 상부 전극층(130) 상의 제2 포토레지스트 패턴(PR2p)이 도시된다.Referring to FIG. 2F, the upper electrode layer 130 covering the upper and side surfaces of the lower electrode layer 120 and including the third conductive layer 131 and the fourth conductive layer 132 and the second electrode layer 130 are formed. A photoresist pattern PR2p is shown.

상부 전극층(130)은 제2 포토레지스트 패턴(PR2p)을 식각 마스크로 이용하여 제3 도전성 물질층(131m)과 제4 도전성 물질층(132m)을 패터닝함으로써 형성된다. 제3 도전성 물질층(131m)과 제4 도전성 물질층(132m)은 이방성 식각, 예컨대, 건식 식각을 이용하여 패터닝될 수 있다. The upper electrode layer 130 is formed by patterning the third conductive material layer 131m and the fourth conductive material layer 132m using the second photoresist pattern PR2p as an etching mask. The third conductive material layer 131m and the fourth conductive material layer 132m may be patterned using anisotropic etching, for example, dry etching.

이방성 식각의 결과로서, 상부 전극층(130)은 제2 포토레지스트 패턴(PR2p)과 실질적으로 동일한 패턴을 갖게 된다. 즉, 상부 전극층(130)의 폭과 길이는 제2 포토레지스트 패턴(PR2p)의 폭과 길이와 실질적으로 동일하게 된다.As a result of the anisotropic etching, the upper electrode layer 130 has substantially the same pattern as the second photoresist pattern PR2p. That is, the width and length of the upper electrode layer 130 are substantially the same as the width and length of the second photoresist pattern PR2p.

제2 포토레지스트 패턴(PR2p)이 제거되면, 도 1에 도시된 바와 같이 전극층(140)을 포함하는 표시 장치(100)이 형성된다.
When the second photoresist pattern PR2p is removed, the display device 100 including the electrode layer 140 is formed as illustrated in FIG. 1.

도 3은 다른 실시예에 따른 표시 장치의 전극층의 단면을 개략적으로 도시한다.3 schematically illustrates a cross-section of an electrode layer of a display device according to another exemplary embodiment.

도 3을 참조하면, 표시 장치(100a)의 전극층(140a)는 하부 전극층(120a)이 제5 도전층(123)을 더 포함한다는 점을 제외하고는 도 1에 도시된 표시 장치(100)의 전극층(140)과 실질적으로 동일하다. 동일한 구성 요소에 대해서는 반복하여 설명하지 않는다.Referring to FIG. 3, the electrode layer 140a of the display device 100a includes a lower electrode layer 120a of the display device 100 shown in FIG. 1 except that the lower electrode layer 120a further includes the fifth conductive layer 123. It is substantially the same as the electrode layer 140. The same components are not described repeatedly.

도 3에 도시된 바와 같이, 하부 전극층(120a)은 제2 도전층(122) 바로 위의 제5 도전층(123)을 더 포함한다. 일 예에 따르면, 제5 도전층(123)은 몰리브덴(Mo)을 포함할 수 있다. 제5 도전층(123)은 제2 도전층(122)과 제3 도전층(131) 간의 접착력을 높이고, 제2 도전층(122)이 패터닝될 때 불순물을 발생시키는 것을 방지하는 배리어 역할을 할 수 있다.As shown in FIG. 3, the lower electrode layer 120a further includes a fifth conductive layer 123 directly above the second conductive layer 122. According to an example, the fifth conductive layer 123 may include molybdenum (Mo). The fifth conductive layer 123 increases the adhesion between the second conductive layer 122 and the third conductive layer 131 and serves as a barrier preventing impurities from being generated when the second conductive layer 122 is patterned. I can.

제2 도전층(122)의 두께(w1)는 제3 도전층(131)의 두께(w2)보다 클 수 있으며, 제2 도전층(122)의 두께(w1)와 제3 도전층(131)의 두께(w2)의 합은 약 1㎛ 이상일 수 있다.
The thickness w1 of the second conductive layer 122 may be greater than the thickness w2 of the third conductive layer 131, and the thickness w1 of the second conductive layer 122 and the third conductive layer 131 The sum of the thicknesses w2 may be about 1 μm or more.

도 4는 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 평면도이다. 4 is a plan view schematically illustrating an organic light emitting diode display according to an exemplary embodiment.

도 4를 참조하면, 유기 발광 표시 장치(200)는 기판(210), 기판(210) 상에 배치되는 복수의 화소들(P)을 이용하여 화상을 표시하는 표시 영역(DA), 및 패드 전극들(PAD)을 포함한다. 표시 영역(DA)은 밀봉 라인(SL) 내부에 형성되고, 밀봉 라인(SL)을 따라 표시 영역(DA)을 봉지하는 봉지 부재(미 도시)가 구비된다. 표시 영역(DA) 외부에는 화소들(P)에 전기적으로 연결되고, 외장 드라이버 IC의 접속단자인 패드 전극들(PAD)이 배치된다.Referring to FIG. 4, the organic light emitting diode display 200 includes a substrate 210, a display area DA displaying an image using a plurality of pixels P disposed on the substrate 210, and a pad electrode. Includes PAD. The display area DA is formed inside the sealing line SL, and an encapsulation member (not shown) is provided along the sealing line SL to encapsulate the display area DA. Pad electrodes PAD that are electrically connected to the pixels P and which are connection terminals of the external driver IC are disposed outside the display area DA.

표시 영역(DA)에는 제1 방향을 따라 연장되는 복수의 스캔 배선들(SL) 및 제2 방향을 따라 연장되는 복수의 데이터 배선들(DL)이 배치된다. 화소(P)에 제1 전원 전압을 공급하기 위한 전원 배선(ELVDD)이 제2 방향을 따라 연장될 수 있다. 화소(P)는 예컨대 2개의 트랜지스터(T1, T2) 및 하나의 커패시터(C)를 포함할 수 있다. 그러나, 이에 한정되지 않으며, 화소(P)는 더 많은 개수의 트랜지스터와 커패시터를 포함할 수도 있다.A plurality of scan lines SL extending in a first direction and a plurality of data lines DL extending in a second direction are disposed in the display area DA. A power line ELVDD for supplying the first power voltage to the pixel P may extend along the second direction. The pixel P may include, for example, two transistors T1 and T2 and one capacitor C. However, the present invention is not limited thereto, and the pixel P may include a larger number of transistors and capacitors.

도 4에 도시된 바와 같이, 화소(P)는 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 및 저장 커패시터(C)를 예시적으로 포함할 수 있다. 스위칭 트랜지스터(T1)는 스캔 배선(SL)에 연결된 게이트, 데이터 배선(DL)에 연결된 제1 단자, 및 저장 커패시터(C)의 제1 단자와 구동 트랜지스터(T2)의 게이트에 연결되는 제2 단자를 포함할 수 있다. 저장 커패시터(C)의 제2 단자와 구동 트랜지스터(T2)의 제1 단자는 전원 배선(ELVDD)에 연결될 될 수 있다. 구동 트랜지스터(T2)의 제2 단자는 유기 발광 소자(OLED)의 애노드에 연결되고, 유기 발광 소자(OLED)의 캐소드에는 제2 전원 전압이 인가될 수 있다.
As illustrated in FIG. 4, the pixel P may exemplarily include a switching transistor T1, a driving transistor T2, and a storage capacitor C. The switching transistor T1 is a gate connected to the scan line SL, a first terminal connected to the data line DL, and a second terminal connected to the first terminal of the storage capacitor C and the gate of the driving transistor T2. It may include. The second terminal of the storage capacitor C and the first terminal of the driving transistor T2 may be connected to the power line ELVDD. The second terminal of the driving transistor T2 is connected to the anode of the organic light-emitting device OLED, and a second power voltage may be applied to the cathode of the organic light-emitting device OLED.

도 5는 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.5 is a schematic cross-sectional view of an organic light emitting display device according to an exemplary embodiment.

도 5를 참조하면, 유기 발광 표시 장치(200)는 기판(210), 기판(210) 상의 적어도 하나의 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 연결되는 유기 발광 소자(OLED), 적어도 하나의 커패시터(CAP) 및 패드 전극(PAD)를 포함한다.Referring to FIG. 5, an organic light emitting diode display 200 includes a substrate 210, at least one thin film transistor (TFT) on the substrate 210, an organic light emitting device (OLED) connected to the thin film transistor (TFT), and at least one It includes a capacitor (CAP) and a pad electrode (PAD).

기판(210)은 유리 기판일 수 있다. 다른 예에 따르면, 기판(210)은 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판일 수 있다.The substrate 210 may be a glass substrate. According to another example, the substrate 210 may be a plastic substrate including polyethylen terephthalate (PET), polyethylen naphthalate (PEN), polyimide, or the like.

기판(210)의 상부에 평활한 면을 형성하고 불순물이 침투하는 것을 차단하기 위한 버퍼층(215)이 더 배치될 수 있다. 버퍼층(215)은 실리콘 나이트라이드 및/또는 실리콘 옥사이드 등과 같은 무기 절연 물질을 포함하는 단일 층 또는 복수 층으로 형성될 수 있다.A buffer layer 215 may be further disposed on the substrate 210 to form a smooth surface and block impurities from penetrating. The buffer layer 215 may be formed as a single layer or multiple layers including an inorganic insulating material such as silicon nitride and/or silicon oxide.

기판(210) 상에 적어도 하나의 박막 트랜지스터(TFT)가 배치된다. 박막 트랜지스터(TFT)는 활성층(220), 게이트 전극(230g), 소스 전극(240s) 및 드레인 전극(240d)을 포함한다. At least one thin film transistor (TFT) is disposed on the substrate 210. The thin film transistor TFT includes an active layer 220, a gate electrode 230g, a source electrode 240s, and a drain electrode 240d.

활성층(220)은 이온 불순물이 도핑된 소스 영역(220s)과 드레인 영역(220d), 및 소스 영역(220s)과 드레인 영역(220d) 사이의 채널 영역(220c)을 포함할 수 있다. 일 예에 따르면, 활성층(220)은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 포함할 수 있다. 다른 예에 따르면, 활성층(220)은 산화물 반도체를 포함할 수 있다. 또 다른 예에 따르면, 활성층(220)은 유기 반도체 물질을 포함할 수 있다. The active layer 220 may include a source region 220s and a drain region 220d doped with ionic impurities, and a channel region 220c between the source region 220s and the drain region 220d. According to an example, the active layer 220 may include an inorganic semiconductor material such as amorphous silicon or crystalline silicon. According to another example, the active layer 220 may include an oxide semiconductor. According to another example, the active layer 220 may include an organic semiconductor material.

활성층(220) 상에는 게이트 절연막으로 기능하는 제1 절연층(225)이 배치된다. 제1 절연층(225) 상에는 채널 영역(220c)과 적어도 일부가 중첩하는 게이트 전극(230g), 및 커패시터 하부 전극(230c)이 배치된다. 본 명세서에서 게이트 전극(230g) 및 커패시터 하부 전극(230c)은 통칭하여 게이트 전극층 또는 제1 전극층으로 지칭될 수 있다.A first insulating layer 225 serving as a gate insulating layer is disposed on the active layer 220. A gate electrode 230g overlapping at least a portion of the channel region 220c and a lower capacitor electrode 230c are disposed on the first insulating layer 225. In this specification, the gate electrode 230g and the capacitor lower electrode 230c may be collectively referred to as a gate electrode layer or a first electrode layer.

상기 게이트 전극층은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속이 단일 층 또는 복수 층으로 형성될 수 있다.The gate electrode layer is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), One or more metals selected from chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu) may be formed as a single layer or multiple layers. .

상기 게이트 전극층 상에는 제2 절연층(235)이 형성된다. 제2 절연층(235) 상에는 제2 전극층으로도 지칭되는 소스/드레인 전극층(240)이 배치된다. 제2 절연층(235)은 게이트 전극(230g)과 소스/드레인 전극층(240) 사이에서 층간 절연막으로 기능하고, 커패시터 하부 전극(230c)과 커패시터 상부 전극(240c) 사이에서 커패시터 유전막으로 기능한다.A second insulating layer 235 is formed on the gate electrode layer. A source/drain electrode layer 240, also referred to as a second electrode layer, is disposed on the second insulating layer 235. The second insulating layer 235 functions as an interlayer insulating film between the gate electrode 230g and the source/drain electrode layer 240, and functions as a capacitor dielectric film between the capacitor lower electrode 230c and the capacitor upper electrode 240c.

소스/드레인 전극층(240)은 드레인 전극(240d), 소스 전극(240s), 커패시터 상부 전극(240c), 소스 전극(240s)과 커패시터 상부 전극(240c)을 연결하는 배선(240w) 및 패드 전극(240p)을 포함할 수 있다. 도시되지는 않았지만, 소스/드레인 전극층(240)은 데이터 배선 및/또는 전원 배선을 더 포함할 수 있다.The source/drain electrode layer 240 includes a drain electrode 240d, a source electrode 240s, an upper capacitor electrode 240c, a wiring 240w connecting the source electrode 240s and the upper capacitor electrode 240c, and a pad electrode ( 240p) may be included. Although not shown, the source/drain electrode layer 240 may further include a data line and/or a power line.

소스/드레인 전극층(240)은 도 1에 도시된 전극층(140)에 대응될 수 있다. 소스/드레인 전극층(240)은 하부 전극층(240b) 및 상부 전극층(240t)을 포함한다. 하부 전극층(240b)의 상면과 측면은 상부 전극층(240t)에 의해 직접 덮일 수 있다. 상부 전극층(240t)은 하부 전극층(240b)보다 일정한 거리만큼 측방향으로 더 연장될 수 있다.The source/drain electrode layer 240 may correspond to the electrode layer 140 illustrated in FIG. 1. The source/drain electrode layer 240 includes a lower electrode layer 240b and an upper electrode layer 240t. The upper and side surfaces of the lower electrode layer 240b may be directly covered by the upper electrode layer 240t. The upper electrode layer 240t may extend laterally by a predetermined distance than the lower electrode layer 240b.

하부 전극층(240b)은 제1 도전층(241) 및 제1 도전층(241)의 바로 위에 적층된 제2 도전층(242)을 포함할 수 있다. 상부 전극층(240t)은 하부 전극층(240b)의 상면 및 측면을 직접 덮는 제3 도전층(243) 및 제3 도전층(243)의 바로 위에 적층된 제4 도전층(244)을 포함할 수 있다. 도 3에 도시된 전극층(140a)와 같이, 하부 전극층(240b)은 제2 도전층(242) 상에 제5 도전층을 더 포함할 수도 있다.The lower electrode layer 240b may include a first conductive layer 241 and a second conductive layer 242 stacked directly on the first conductive layer 241. The upper electrode layer 240t may include a third conductive layer 243 directly covering the upper and side surfaces of the lower electrode layer 240b and a fourth conductive layer 244 stacked directly on the third conductive layer 243. . Like the electrode layer 140a illustrated in FIG. 3, the lower electrode layer 240b may further include a fifth conductive layer on the second conductive layer 242.

제1 도전층(241)은 몰리브덴(Mo)을 포함하고, 제2 도전층(242)은 알루미늄(Al)을 포함할 수 있다. 제3 도전층(243)은 알루미늄(Al)을 포함하고, 제4 도전층(244)은 티타늄(Ti)을 포함할 수 있다. 상기 제5 도전층은 몰리브덴(Mo)을 포함할 수 있다.The first conductive layer 241 may include molybdenum (Mo), and the second conductive layer 242 may include aluminum (Al). The third conductive layer 243 may include aluminum (Al), and the fourth conductive layer 244 may include titanium (Ti). The fifth conductive layer may include molybdenum (Mo).

제2 도전층(242)의 두께는 제3 도전층(243)의 두께보다 두꺼울 수 있으며, 제2 도전층(242)의 두께와 제3 도전층(243)의 두께의 합은 약 1㎛ 이상일 수 있다.The thickness of the second conductive layer 242 may be thicker than that of the third conductive layer 243, and the sum of the thickness of the second conductive layer 242 and the thickness of the third conductive layer 243 is about 1 μm or more. I can.

하부 전극층(240b)과 상부 전극층(240t)은 동일한 포토 마스크를 이용하지만 다른 식각 공정에 의해 형성될 수 있다. 구체적으로, 하부 전극층(240b)은 등방성 식각 공정에 의해 패터닝되고, 상부 전극층(240t)은 이방성 식각 공정에 의해 패터닝될 수 있다. 소스/드레인 전극층(240)은 도 2a 내지 도 2f을 참조하여 앞에서 설명된 제조 방법을 이용하여 형성될 수 있다.The lower electrode layer 240b and the upper electrode layer 240t use the same photo mask, but may be formed by different etching processes. Specifically, the lower electrode layer 240b may be patterned by an isotropic etching process, and the upper electrode layer 240t may be patterned by an anisotropic etching process. The source/drain electrode layer 240 may be formed using the manufacturing method described above with reference to FIGS. 2A to 2F.

소스 전극(240s)과 드레인 전극(240d)은 제2 절연층(235)에 형성된 콘택 홀들을 통하여 활성층(220)의 소스 영역(220s)과 드레인 영역(220d)에 각각 전기적으로 연결된다. 커패시터 상부 전극(240c)은 커패시터 하부 전극(230c)에 대응하여 배치되고, 배선(240w)을 통해 드레인 전극(240d)에 연결된다.The source electrode 240s and the drain electrode 240d are electrically connected to the source region 220s and the drain region 220d of the active layer 220 through contact holes formed in the second insulating layer 235, respectively. The capacitor upper electrode 240c is disposed corresponding to the capacitor lower electrode 230c, and is connected to the drain electrode 240d through the wiring 240w.

패드 전극(240p)은 제2 절연층(235) 상에 배치되고, 적어도 일부가 외부에 노출된다. 패드 전극(240p)의 최상층은 제4 도전층(244)이다. 제4 도전층(244)은 패드 전극을 외부의 수분, 열, 및 산소로부터 보호하기에 적합한 물질, 예컨대 티타늄(Ti)으로 형성될 수 있다. 패드 전극(240p)이 상부 전극층(240t) 없이 하부 전극층(240b)으로만 이루어지는 경우, 하부 전극층(240b)의 최상층은 알루미늄(Al)이거나 몰리브덴(Mo)을 포함한다. 그러나, 알루미늄(Al)은 힐락 문제가 야기될 수 있으며, 몰리브덴(Mo)은 열에 의해 부식될 수 있다는 문제가 있다. 하부 전극층(240b)의 최상층을 티타늄(Ti)으로 형성할 경우, 티타늄(Ti)은 습식 식각이 안되기 때문에, 하부 전극층(240b) 전체를 건식 식각으로 패터닝해야 하므로, 제조 시간이 크게 증가하는 문제가 발생한다.The pad electrode 240p is disposed on the second insulating layer 235, and at least a portion of the pad electrode 240p is exposed to the outside. The uppermost layer of the pad electrode 240p is the fourth conductive layer 244. The fourth conductive layer 244 may be formed of a material suitable for protecting the pad electrode from external moisture, heat, and oxygen, such as titanium (Ti). When the pad electrode 240p is formed of only the lower electrode layer 240b without the upper electrode layer 240t, the uppermost layer of the lower electrode layer 240b is aluminum (Al) or contains molybdenum (Mo). However, aluminum (Al) may cause a Hillock problem, and molybdenum (Mo) may be corroded by heat. When the uppermost layer of the lower electrode layer 240b is formed of titanium (Ti), since titanium (Ti) is not wet-etched, the entire lower electrode layer 240b must be patterned by dry etching, which significantly increases the manufacturing time. Occurs.

본 실시예에 따르면, 습식 식각으로 패터닝될 수 있는 하부 전극층(240b)을 먼저 형성한 후, 하부 전극층(240b) 상에 상부 전극층(240t)을 건식 식각으로 형성함으로써, 패드 전극(240p)의 최상층을 티타늄(Ti)과 같은 패드 전극에 적합한 물질로 형성할 수 있고, 패드 전극(240p) 외에 소스 전극(240s), 드레인 전극(240d), 배선(240w), 커패시터 상부 전극(240c), 및 데이터 배선이나 전원 배선과 같은 다른 배선들을 모두 하부 전극층(240b)과 상부 전극층(240t)으로 형성함으로써 소스/드레인 전극층(240)을 두껍게 형성할 수 있다. 그 결과, 배선 저항이 낮아지게 되고, RC-딜레이와 IR 드롭이 감소된다.According to the present embodiment, by first forming the lower electrode layer 240b that can be patterned by wet etching, and then forming the upper electrode layer 240t on the lower electrode layer 240b by dry etching, the top layer of the pad electrode 240p May be formed of a material suitable for a pad electrode such as titanium (Ti), and in addition to the pad electrode 240p, the source electrode 240s, the drain electrode 240d, the wiring 240w, the capacitor upper electrode 240c, and the data The source/drain electrode layer 240 can be formed thick by forming all other wirings such as wiring or power wiring as the lower electrode layer 240b and the upper electrode layer 240t. As a result, the wiring resistance is lowered, and RC-delay and IR drop are reduced.

또한, 본 실시예에 따르면, 하나의 포토 마스크로 하부 전극층(240b)과 상부 전극층(240t)을 제조할 수 있기 때문에, 제조 비용이 절감될 수 있고, 건식 식각을 이용하여 상부 전극층(240t)을 하부 전극층(240b)의 상면과 측면을 덮도록 형성함으로써, 공정 마진을 줄일 수 있다. 따라서, 화소들이 고밀도로 형성될 수 있다.In addition, according to the present embodiment, since the lower electrode layer 240b and the upper electrode layer 240t can be manufactured with one photo mask, the manufacturing cost can be reduced, and the upper electrode layer 240t is formed by using dry etching. By forming the lower electrode layer 240b to cover the top and side surfaces, a process margin can be reduced. Therefore, the pixels can be formed with high density.

제1 절연층(225) 및 제2 절연층(235)은 무기 절연막으로 형성될 수 있다. 제1 절연층(225) 및 제2 절연층(235)을 형성하는 무기 절연막으로는 실리콘 디옥사이드(SiO₂), 실리콘 나이트라이드(SiN_x), 실리콘 옥시나이트라이드(SiON), 알루미늄 옥사이드(Al₂O₃), 티타늄 옥사이드(TiO₂), 탄탈 옥사이드(Ta₂O₅), 하프늄 옥사이드(HfO₂), 지르코늄 옥사이드(ZrO₂), BST(Barium Strontium Titanate), PZT(Lead Zirconium Titanate) 등이 포함될 수 있다.The first insulating layer 225 and the second insulating layer 235 may be formed of an inorganic insulating layer. Examples of inorganic insulating films forming the first insulating layer 225 and the second insulating layer 235 include silicon dioxide (SiO ₂ ), silicon nitride (SiN _x ), silicon oxynitride (SiON), and aluminum oxide (Al _{2 ).} O ₃ ), titanium oxide (TiO ₂ ), tantalum oxide (Ta ₂ O ₅ ), hafnium oxide (HfO ₂ ), zirconium oxide (ZrO ₂ ), BST (Barium Strontium Titanate), PZT (Lead Zirconium Titanate), etc. I can.

제2 절연층(235) 상에는 패드 전극(240p)을 노출하고 패드 전극(240p)을 제외한 나머지 소스/드레인 전극층(240)을 덮도록 제3 절연층(245)이 배치된다. 제3 절연층(245)은 무기 절연막 또는 유기 절연막으로 형성될 수 있다. 제3 절연층(245)에는 드레인 전극(240d)의 적어도 일부를 노출하는 비아 홀, 및 패드 전극(240p)의 적어도 일부를 노출하는 개구가 형성된다.A third insulating layer 245 is disposed on the second insulating layer 235 to expose the pad electrode 240p and cover the source/drain electrode layers 240 other than the pad electrode 240p. The third insulating layer 245 may be formed of an inorganic insulating film or an organic insulating film. A via hole exposing at least a portion of the drain electrode 240d and an opening exposing at least a portion of the pad electrode 240p are formed in the third insulating layer 245.

제3 절연층(245) 상에는 박막 트랜지스터(TFT)의 드레인 전극(240d)에 연결된 화소 전극(250), 화소 전극(250)에 대향하는 대향 전극(265), 및 화소 전극(250)과 대향 전극(265) 사이의 중간층(260)을 포함하는 유기 발광 소자(OLED)가 배치된다. On the third insulating layer 245, the pixel electrode 250 connected to the drain electrode 240d of the thin film transistor TFT, the opposite electrode 265 facing the pixel electrode 250, and the pixel electrode 250 and the opposite electrode An organic light emitting diode (OLED) including an intermediate layer 260 between 265 is disposed.

배면 발광 타입의 유기 발광 표시 장치에서는 화소 전극(250)이 광투과 전극으로 형성되고 대향 전극(265)은 반사 전극으로 형성된다. 전면 발광 타입의 유기 발광 표시 장치에서는 화소 전극(250)이 반사 전극으로 형성되고 대향 전극(265)이 반투과 전극으로 형성된다. 아래의 설명에서는, 유기 발광 소자(OLED)가 기판(210)의 반대 방향으로 발광하는 전면 발광 타입을 기준으로 설명한다.In the bottom emission type organic light emitting display device, the pixel electrode 250 is formed as a light-transmitting electrode, and the counter electrode 265 is formed as a reflective electrode. In the top emission type organic light emitting display device, the pixel electrode 250 is formed as a reflective electrode and the counter electrode 265 is formed as a transflective electrode. In the following description, a top emission type in which the organic light-emitting device OLED emits light in a direction opposite to the substrate 210 will be described.

화소 전극(250)은 반사 전극일 수 있다. 화소 전극(250)은 반사층과 일함수가 높은 투명 또는 반투명 전극층의 적층 구조를 포함할 수 있다. 예컨대, 화소 전극(250)은 제1 투명 도전성 산화물 층, 금속층, 및 제2 투명 도전성 산화물 층이 적층된 적층 구조를 가질 수 있다. 상기 제1 투명 도전성 산화물 층은 화소 전극(250)과 드레인 전극(240d)의 부착력을 높이기 위해 제공될 수 있다. 상기 금속층은 반사층으로 기능할 수 있으며, 상기 제2 투명 도전성 산화물 층은 상기 금속층의 산화를 방지하는 배리어층으로 기능할 수 있다. The pixel electrode 250 may be a reflective electrode. The pixel electrode 250 may include a stacked structure of a reflective layer and a transparent or translucent electrode layer having a high work function. For example, the pixel electrode 250 may have a stacked structure in which a first transparent conductive oxide layer, a metal layer, and a second transparent conductive oxide layer are stacked. The first transparent conductive oxide layer may be provided to increase adhesion between the pixel electrode 250 and the drain electrode 240d. The metal layer may function as a reflective layer, and the second transparent conductive oxide layer may function as a barrier layer preventing oxidation of the metal layer.

상기 반사층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 또는 이들의 합금을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 옥사이드(ITO; indium tin oxide), 인듐 아연 옥사이드(IZO; indium zinc oxide), 아연 옥사이드(ZnO; zinc oxide), 인듐 옥사이드(In₂O₃; indium oxide), 인듐 갈륨 옥사이드(IGO; indium gallium oxide) 및 알루미늄 아연 옥사이드(AZO; aluminum zinc oxide) 등과 같은 투명 도전성 산화물 물질들 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 화소 전극(250)은 애노드(anode) 전극으로 기능할 수 있다.The reflective layer is silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium ( Cr), or alloys thereof. Transparent or translucent electrode layers include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In ₂ O ₃ ; indium oxide), and indium gallium. It may include at least one material selected from transparent conductive oxide materials such as indium gallium oxide (IGO) and aluminum zinc oxide (AZO). The pixel electrode 250 may function as an anode electrode.

화소 전극(250) 상에는 화소 전극(250)의 가장자리를 덮고 화소 전극(250)의 중앙부를 노출하는 소정의 개구부를 포함하는 제4 절연막(255)이 배치될 수 있다. 제4 절연막(255)은 화소 정의막으로 기능할 수 있다. 상기 개구부에 의해 한정되는 영역 상에 빛을 발광하는 유기 발광층을 포함하는 중간층(260)이 배치될 수 있다. 제4 절연막(255)은 유기 절연 물질로 형성될 수 있으며, 패드 전극(240p)의 적어도 일부를 노출하는 개구를 포함할 수 있다.A fourth insulating layer 255 including a predetermined opening covering the edge of the pixel electrode 250 and exposing a central portion of the pixel electrode 250 may be disposed on the pixel electrode 250. The fourth insulating layer 255 may function as a pixel defining layer. An intermediate layer 260 including an organic emission layer emitting light may be disposed on an area defined by the opening. The fourth insulating layer 255 may be formed of an organic insulating material and may include an opening exposing at least a portion of the pad electrode 240p.

대향 전극(265)은 투과형 전극으로 형성될 수 있다. 대향 전극(265)은 일함수가 낮은 금속을 얇게 형성한 반투과막일 수 있다. 얇은 금속 반투과막의 높은 저항 문제를 보완하기 위해, 금속 반투과막 상에 투명 도전성 산화물로 이루어진 투명 도전막이 적층될 수 있다. 대향 전극(265)은 공통 전극의 형태로 기판(210) 전면에 걸쳐 형성될 수 있으며, 캐소드(cathode) 전극으로 기능할 수 있다. 다른 예에 따르면, 화소 전극(250)과 대향 전극(265)은 그 극성이 서로 반대가 될 수도 있다.The counter electrode 265 may be formed as a transmissive electrode. The counter electrode 265 may be a semi-transmissive layer formed of a thin metal having a low work function. In order to compensate for the high resistance problem of the thin metal transflective layer, a transparent conductive layer made of a transparent conductive oxide may be laminated on the metal transflective layer. The counter electrode 265 may be formed over the entire surface of the substrate 210 in the form of a common electrode, and may function as a cathode electrode. According to another example, the polarities of the pixel electrode 250 and the counter electrode 265 may be opposite to each other.

화소 전극(250)과 대향 전극(265) 사이에 전압이 인가되면, 중간층(260)은 빛을 방출할 수 있다. 중간층(260)은 빛을 발광하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소 전극(250)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer: HIL)이 배치되고, 대향 전극(265)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL)이 배치될 수 있다. 한편, 유기 발광층이 고분자 유기물로 형성된 고분자 유기층의 경우에는 유기 발광층을 중심으로 화소 전극(250)의 방향으로 홀 수송층이 구비될 수 있다.When a voltage is applied between the pixel electrode 250 and the counter electrode 265, the intermediate layer 260 may emit light. The intermediate layer 260 includes an organic emission layer that emits light, and the organic emission layer may be a low molecular organic material or a high molecular organic material. When the organic light emitting layer is a low molecular weight organic layer formed of a low molecular weight organic material, a hole transport layer (HTL) and a hole injection layer (HIL) are disposed in the direction of the pixel electrode 250 centering on the organic light emitting layer, and are opposite. An electron transport layer (ETL) and an electron injection layer (EIL) may be disposed in the direction of the electrode 265. Meanwhile, in the case of a polymer organic layer in which the organic emission layer is formed of a polymer organic material, a hole transport layer may be provided in the direction of the pixel electrode 250 centering on the organic emission layer.

중간층(260)은 청색광, 녹색광, 적색광, 또는 백색광을 방출할 수 있다. 중간층(260)이 백색광을 방출할 경우, 컬러 이미지를 표현하기 위해, 유기 발광 표시 장치는 청색, 녹색, 및 적색 컬러 필터를 더 포함할 수 있다.The intermediate layer 260 may emit blue light, green light, red light, or white light. When the intermediate layer 260 emits white light, in order to represent a color image, the organic light emitting diode display may further include blue, green, and red color filters.

유기 발광 소자(OLED)는 유기물로 구성되어 외부의 수분이나 산소에 의해 쉽게 열화될 수 있기 때문에, 유기 발광 소자(OLED)를 보호하기 위해 대향 전극(265) 상에 밀봉재(미 도시)가 배치될 수 있다. 상기 밀봉재는 봉지 기판 또는 박막 봉지층을 포함할 수 있다.Since the organic light-emitting device (OLED) is composed of an organic material and can be easily deteriorated by external moisture or oxygen, a sealing material (not shown) is disposed on the counter electrode 265 to protect the organic light-emitting device (OLED). I can. The sealing material may include an encapsulation substrate or a thin film encapsulation layer.

도 5에 도시된 박막 트랜지스터(TFT)는 유기 발광 소자(OLED)를 구동시키는 구동 트랜지스터를 도시한 것이다. 도 5에는 구동 트랜지스터만이 도시되어 있지만, 유기 발광 표시 장치(200)는 스위칭 트랜지스터(미 도시) 또는 보상 트랜지스터(미 도시)를 더 포함할 수 있다. The thin film transistor TFT shown in FIG. 5 shows a driving transistor driving the organic light emitting diode OLED. Although only the driving transistor is shown in FIG. 5, the organic light emitting diode display 200 may further include a switching transistor (not shown) or a compensation transistor (not shown).

한편, 도 5에 도시된 박막 트랜지스터(TFT)의 구조는 일 실시예에 따른 유기 발광 표시 장치(200)가 적용될 수 있는 하나의 예시이며, 본 발명은 도 5에 도시된 박막 트랜지스터(TFT)의 구조에 한정되지 않는다. 구체적으로, 도 5에서 유기 발광 소자(OLED)가 박막 트랜지스터(TFT)의 상부에 배치되는 구조가 예시적으로 제시되지만, 유기 발광 소자(OLED)의 화소 전극(250)은 박막 트랜지스터(TFT)의 게이트 전극(230g)과 동일층에 형성되거나, 소스/드레인 전극층(240)에 형성될 수도 있다.Meanwhile, the structure of the thin film transistor (TFT) illustrated in FIG. 5 is an example to which the organic light emitting display device 200 according to an exemplary embodiment can be applied, and the present invention relates to the thin film transistor (TFT) illustrated in FIG. 5. It is not limited to the structure. Specifically, in FIG. 5, a structure in which the organic light-emitting device OLED is disposed on the thin film transistor TFT is exemplarily shown, but the pixel electrode 250 of the organic light-emitting device OLED is It may be formed on the same layer as the gate electrode 230g or may be formed on the source/drain electrode layer 240.

도 5에서 박막 트랜지스터(TFT)의 게이트 전극(230g)이 활성층(220) 상에 배치되는 것으로 도시되지만, 본 발명은 이에 제한되지 않으며, 게이트 전극(230g)이 활성층(220)의 하부에 배치될 수도 있다.
In FIG. 5, the gate electrode 230g of the thin film transistor TFT is shown to be disposed on the active layer 220, but the present invention is not limited thereto, and the gate electrode 230g is disposed under the active layer 220. May be.

도 6은 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.6 is a schematic cross-sectional view of an organic light emitting diode display according to another exemplary embodiment.

도 6을 참조하면, 유기 발광 표시 장치(300)는 기판(310), 기판(310) 상의 적어도 하나의 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 연결되는 유기 발광 소자(OLED), 적어도 하나의 커패시터(CAP) 및 패드 전극(PAD)를 포함한다.Referring to FIG. 6, an organic light emitting display device 300 includes a substrate 310, at least one thin film transistor (TFT) on the substrate 310, an organic light emitting device (OLED) connected to the thin film transistor (TFT), and at least one It includes a capacitor (CAP) and a pad electrode (PAD).

유기 발광 표시 장치(300)는 게이트 전극층(330) 및 소스/드레인 전극층(340)을 제외하고는 도 5에 도시된 유기 발광 표시 장치(200)와 실질적으로 유사하며, 대응되는 구성요소들에 대해서는 간단히 설명한다.The organic light emitting display device 300 is substantially similar to the organic light emitting display device 200 illustrated in FIG. 5 except for the gate electrode layer 330 and the source/drain electrode layer 340, and corresponding components are Briefly explain.

기판(310)은 도 5에 도시된 기판(210)과 같이, 유리 기판 또는 플라스틱 기판일 수 있다. 기판(310)의 상부에는 버퍼층(315)이 더 배치될 수 있다. 기판(310) 상에 적어도 하나의 박막 트랜지스터(TFT)가 배치되며, 박막 트랜지스터(TFT)는 활성층(320), 게이트 전극(330g), 소스 전극(340s) 및 드레인 전극(340d)을 포함한다. The substrate 310 may be a glass substrate or a plastic substrate, like the substrate 210 illustrated in FIG. 5. A buffer layer 315 may be further disposed on the substrate 310. At least one thin film transistor TFT is disposed on the substrate 310, and the thin film transistor TFT includes an active layer 320, a gate electrode 330g, a source electrode 340s, and a drain electrode 340d.

활성층(320)은 이온 불순물이 도핑된 소스 영역(320s)과 드레인 영역(320d), 및 소스 영역(320s)과 드레인 영역(320d) 사이의 채널 영역(320c)을 포함할 수 있다. 활성층(320) 상에는 게이트 절연막으로도 지칭되는 제1 절연층(325)이 배치된다. The active layer 320 may include a source region 320s and a drain region 320d doped with ionic impurities, and a channel region 320c between the source region 320s and the drain region 320d. A first insulating layer 325 also referred to as a gate insulating layer is disposed on the active layer 320.

제1 절연층(325) 상에는 게이트 전극층(330)이 배치된다. 게이트 전극층(330)은 채널 영역(320c)과 적어도 일부가 중첩하는 게이트 전극(330g), 커패시터 하부 전극(330c), 및 패드 전극(330p)을 포함한다. 도시되지는 않았지만, 게이트 전극층(330)은 스캔 배선을 더 포함할 수 있다.A gate electrode layer 330 is disposed on the first insulating layer 325. The gate electrode layer 330 includes a gate electrode 330g that at least partially overlaps the channel region 320c, a lower capacitor electrode 330c, and a pad electrode 330p. Although not shown, the gate electrode layer 330 may further include a scan line.

도 6에 도시된 바와 같이, 게이트 전극층(330)은 도 3에 도시된 전극층(140a)에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않으면, 게이트 전극층(330)에서 제3 도전층(333)이 생략되어, 게이트 전극층(330)이 도 1에 도시된 전극층(140)에 대응될 수 있다. 게이트 전극층(330)은 하부 전극층(330b) 및 상부 전극층(330t)을 포함한다. 하부 전극층(330b)의 상면과 측면은 상부 전극층(330t)에 의해 직접 덮일 수 있다. 상부 전극층(330t)은 하부 전극층(330b)보다 일정한 거리만큼 측방향으로 더 연장될 수 있다.As shown in FIG. 6, the gate electrode layer 330 may correspond to the electrode layer 140a shown in FIG. 3. However, if the present invention is not limited thereto, the third conductive layer 333 is omitted from the gate electrode layer 330, so that the gate electrode layer 330 may correspond to the electrode layer 140 illustrated in FIG. 1. The gate electrode layer 330 includes a lower electrode layer 330b and an upper electrode layer 330t. The upper and side surfaces of the lower electrode layer 330b may be directly covered by the upper electrode layer 330t. The upper electrode layer 330t may extend laterally by a predetermined distance than the lower electrode layer 330b.

하부 전극층(330b)은 제1 도전층(331), 제1 도전층(331)의 바로 위에 적층된 제2 도전층(332), 및 제2 도전층(332)의 바로 위에 적층된 제3 도전층(333)을 포함할 수 있다. 상술한 바와 같이, 제3 도전층(333)은 생략될 수 있다. 상부 전극층(330t)은 하부 전극층(330b)의 상면 및 측면을 직접 덮는 제4 도전층(334) 및 제4 도전층(334)의 바로 위에 적층된 제5 도전층(335)을 포함할 수 있다.The lower electrode layer 330b includes a first conductive layer 331, a second conductive layer 332 stacked directly on the first conductive layer 331, and a third conductive layer stacked directly on the second conductive layer 332. A layer 333 may be included. As described above, the third conductive layer 333 may be omitted. The upper electrode layer 330t may include a fourth conductive layer 334 directly covering the top and side surfaces of the lower electrode layer 330b and a fifth conductive layer 335 stacked directly on the fourth conductive layer 334. .

제1 도전층(331)은 몰리브덴(Mo)을 포함하고, 제2 도전층(332)은 알루미늄(Al)을 포함하고, 제3 도전층(333)은 몰리브덴(Mo)을 포함할 수 있다. 제4 도전층(334)은 알루미늄(Al)을 포함하고, 제5 도전층(335)은 티타늄(Ti)을 포함할 수 있다.The first conductive layer 331 may include molybdenum (Mo), the second conductive layer 332 may include aluminum (Al), and the third conductive layer 333 may include molybdenum (Mo). The fourth conductive layer 334 may include aluminum (Al), and the fifth conductive layer 335 may include titanium (Ti).

제2 도전층(332)의 두께는 제4 도전층(334)의 두께보다 두꺼울 수 있으며, 제2 도전층(332)의 두께와 제4 도전층(334)의 두께의 합은 약 1㎛ 이상일 수 있다.The thickness of the second conductive layer 332 may be thicker than that of the fourth conductive layer 334, and the sum of the thickness of the second conductive layer 332 and the thickness of the fourth conductive layer 334 is about 1 μm or more. I can.

하부 전극층(330b)과 상부 전극층(330t)은 동일한 포토 마스크를 이용하지만 다른 식각 공정에 의해 형성될 수 있다. 구체적으로, 하부 전극층(330b)은 등방성 식각 공정에 의해 패터닝되고, 상부 전극층(330t)은 이방성 식각 공정에 의해 패터닝될 수 있다. 게이트 전극층(330)은 도 2a 내지 도 2f을 참조하여 앞에서 설명된 제조 방법을 이용하여 형성될 수 있다.The lower electrode layer 330b and the upper electrode layer 330t use the same photo mask, but may be formed by different etching processes. Specifically, the lower electrode layer 330b may be patterned by an isotropic etching process, and the upper electrode layer 330t may be patterned by an anisotropic etching process. The gate electrode layer 330 may be formed using the manufacturing method described above with reference to FIGS. 2A to 2F.

패드 전극(330p)은 제1 절연층(325) 상에 배치되고, 적어도 일부가 외부에 노출된다. 패드 전극(330p)의 최상층은 제5 도전층(335)이다. 제5 도전층(335)은 패드 전극을 외부의 수분, 열, 및 산소로부터 하부의 도전층들을 보호하기에 적합한 물질, 예컨대 티타늄(Ti)으로 형성될 수 있다. 패드 전극(330p)이 상부 전극층(330t) 없이 하부 전극층(330b)으로만 이루어지는 경우, 하부 전극층(330b)의 최상층은 알루미늄(Al)이거나 몰리브덴(Mo)을 포함할 수 있다. 그러나, 알루미늄(Al)은 힐락 문제를 야기할 수 있으며, 몰리브덴(Mo)은 열에 의해 부식될 수 있다는 문제가 있다. 하부 전극층(330b)의 최상층을 티타늄(Ti)으로 형성할 경우, 티타늄(Ti)은 습식 식각이 안되기 때문에, 하부 전극층(330b) 전체를 건식 식각으로 패터닝해야 하므로, 제조 시간이 크게 증가하는 문제가 발생한다.The pad electrode 330p is disposed on the first insulating layer 325 and at least a portion of the pad electrode 330p is exposed to the outside. The uppermost layer of the pad electrode 330p is the fifth conductive layer 335. The fifth conductive layer 335 may be formed of a material suitable for protecting the lower conductive layers from external moisture, heat, and oxygen, such as titanium (Ti). When the pad electrode 330p is made of only the lower electrode layer 330b without the upper electrode layer 330t, the uppermost layer of the lower electrode layer 330b may be aluminum (Al) or molybdenum (Mo). However, there is a problem that aluminum (Al) may cause a Hillac problem, and molybdenum (Mo) may be corroded by heat. When the uppermost layer of the lower electrode layer 330b is formed of titanium (Ti), since the titanium (Ti) is not wet etched, the entire lower electrode layer 330b must be patterned by dry etching, which greatly increases the manufacturing time. Occurs.

본 실시예에 따르면, 습식 식각으로 패터닝될 수 있는 하부 전극층(330b)을 먼저 형성한 후, 하부 전극층(330b) 상에 상부 전극층(330t)을 건식 식각으로 형성함으로써, 패드 전극(330p)의 최상층을 티타늄(Ti)과 같은 패드 전극에 적합한 물질로 형성할 수 있다. 또한, 패드 전극(330p) 외에 게이트 전극(330g), 커패시터 상부 전극(330c) 및 동일 층에 위치하는 예컨대, 스캔 배선들과 같은 다른 배선들을 모두 하부 전극층(330b)과 상부 전극층(330t)으로 형성함으로써 게이트 전극층(330)을 두껍게 형성할 수 있다. 따라서, 게이트 전극층(330)의 배선 저항이 감소되고, RC-딜레이 및 IR 드롭이 감소된다.According to the present embodiment, by first forming the lower electrode layer 330b that can be patterned by wet etching, and then forming the upper electrode layer 330t on the lower electrode layer 330b by dry etching, the top layer of the pad electrode 330p May be formed of a material suitable for a pad electrode such as titanium (Ti). In addition, in addition to the pad electrode 330p, the gate electrode 330g, the capacitor upper electrode 330c, and other wires such as scan wires located on the same layer are all formed of the lower electrode layer 330b and the upper electrode layer 330t. By doing so, the gate electrode layer 330 can be formed thick. Accordingly, the wiring resistance of the gate electrode layer 330 is reduced, and RC-delay and IR drop are reduced.

또한, 본 실시예에 따르면, 하나의 포토 마스크로 하부 전극층(330b)과 상부 전극층(330t)을 제조할 수 있기 때문에, 제조 비용이 절감될 수 있고, 건식 식각을 이용하여 상부 전극층(330t)을 하부 전극층(330b)의 상면과 측면을 덮도록 형성함으로써, 공정 마진을 줄일 수 있다. 따라서, 화소들이 고밀도로 형성될 수 있다.In addition, according to the present embodiment, since the lower electrode layer 330b and the upper electrode layer 330t can be manufactured with one photo mask, manufacturing cost can be reduced, and the upper electrode layer 330t is formed by using dry etching. By forming the lower electrode layer 330b to cover the top and side surfaces, a process margin can be reduced. Therefore, the pixels can be formed with high density.

게이트 전극층(330) 상에는 제2 절연층(336)이 형성된다. 제2 절연층(336) 상에는 제2 전극층으로도 지칭되는 소스/드레인 전극층(340)이 배치된다. 제2 절연층(336)은 게이트 전극(330g)과 소스/드레인 전극층(340) 사이에서 층간 절연막으로 기능하고, 커패시터 하부 전극(330c)과 커패시터 상부 전극(340c) 사이에서 커패시터 유전막으로 기능한다. 제2 절연층(336)은 패드 전극(330p)을 노출하는 개구를 포함할 수 있다.A second insulating layer 336 is formed on the gate electrode layer 330. A source/drain electrode layer 340, also referred to as a second electrode layer, is disposed on the second insulating layer 336. The second insulating layer 336 functions as an interlayer insulating layer between the gate electrode 330g and the source/drain electrode layer 340, and functions as a capacitor dielectric layer between the capacitor lower electrode 330c and the capacitor upper electrode 340c. The second insulating layer 336 may include an opening exposing the pad electrode 330p.

소스 전극(340s)과 드레인 전극(340d)은 제2 절연층(336)에 형성된 콘택 홀들을 통하여 활성층(320)의 소스 영역(320s)과 드레인 영역(320d)에 각각 전기적으로 연결된다. 커패시터 상부 전극(340c)은 커패시터 하부 전극(330c)에 대응하여 배치되고, 배선(340w)을 통해 드레인 전극(340d)에 연결된다.The source electrode 340s and the drain electrode 340d are electrically connected to the source region 320s and the drain region 320d of the active layer 320 through contact holes formed in the second insulating layer 336, respectively. The capacitor upper electrode 340c is disposed corresponding to the capacitor lower electrode 330c, and is connected to the drain electrode 340d through a wiring 340w.

소스/드레인 전극층(340)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속이 단일 층 또는 복수 층으로 형성될 수 있다.The source/drain electrode layer 340 includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium ( At least one metal selected from Ir), chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu) is formed as a single layer or multiple layers Can be.

예시적으로 도 6에 도시된 바와 같이, 소스/드레인 전극층(340)은 제1 도전층(341), 제2 도전층(342) 및 제3 도전층(343)으로 이루어진 삼중 적층 구조를 가질 수 있다. 제1 도전층(341) 및 제3 도전층(343)은 몰리브덴(Mo)을 포함할 수 있으며, 제2 도전층(342)은 알루미늄(Al)을 포함할 수 있다. 소스/드레인 전극층(340)은 습식 식각을 이용하여 한 번에 패터닝될 수 있다.Illustratively, as shown in FIG. 6, the source/drain electrode layer 340 may have a triple stacked structure consisting of a first conductive layer 341, a second conductive layer 342, and a third conductive layer 343. have. The first conductive layer 341 and the third conductive layer 343 may include molybdenum (Mo), and the second conductive layer 342 may include aluminum (Al). The source/drain electrode layer 340 may be patterned at a time using wet etching.

소스/드레인 전극층(340)은 드레인 전극(340d), 소스 전극(340s), 커패시터 상부 전극(340c), 및 소스 전극(340s)과 커패시터 상부 전극(340c)을 연결하는 배선(340w)을 포함할 수 있다. 도시되지는 않았지만, 소스/드레인 전극층(340)은 데이터 배선 및/또는 전원 배선을 더 포함할 수 있다.The source/drain electrode layer 340 includes a drain electrode 340d, a source electrode 340s, an upper capacitor electrode 340c, and a wiring 340w connecting the source electrode 340s and the upper capacitor electrode 340c. I can. Although not shown, the source/drain electrode layer 340 may further include a data line and/or a power line.

제1 절연층(325) 및 제2 절연층(336)은 무기 절연막으로 형성될 수 있다. 제2 절연층(336) 상에는 소스/드레인 전극층(340)을 덮도록 제3 절연층(345)이 배치된다. 제3 절연층(345)은 무기 절연막 또는 유기 절연막으로 형성될 수 있다. 제3 절연층(345)에는 드레인 전극(340d)의 적어도 일부를 노출하는 비아 홀, 및 패드 전극(330p)의 적어도 일부를 노출하는 개구가 형성된다.The first insulating layer 325 and the second insulating layer 336 may be formed of an inorganic insulating layer. A third insulating layer 345 is disposed on the second insulating layer 336 to cover the source/drain electrode layer 340. The third insulating layer 345 may be formed of an inorganic insulating film or an organic insulating film. A via hole exposing at least a portion of the drain electrode 340d and an opening exposing at least a portion of the pad electrode 330p are formed in the third insulating layer 345.

제3 절연층(345) 상에는 박막 트랜지스터(TFT)의 드레인 전극(340d)에 연결된 화소 전극(350), 화소 전극(350)에 대향하는 대향 전극(365), 및 화소 전극(350)과 대향 전극(365) 사이의 중간층(360)을 포함하는 유기 발광 소자(OLED)가 배치된다. On the third insulating layer 345, the pixel electrode 350 connected to the drain electrode 340d of the thin film transistor TFT, the opposite electrode 365 facing the pixel electrode 350, and the pixel electrode 350 and the opposite electrode An organic light emitting diode (OLED) including an intermediate layer 360 between 365 is disposed.

화소 전극(350), 중간층(360) 및 대향 전극(365)은 각각 도 5를 참조로 설명된 화소 전극(250), 중간층(260) 및 대향 전극(265)에 대응되며, 반복하여 설명하지 않는다. 화소 전극(350) 상에는 화소 전극(350)의 적어도 일부의 중앙 부분을 노출하는 소정의 개구부를 포함하는 제4 절연막(355)이 배치될 수 있다.
The pixel electrode 350, the intermediate layer 360, and the counter electrode 365 respectively correspond to the pixel electrode 250, the intermediate layer 260, and the counter electrode 265 described with reference to FIG. 5, and will not be described repeatedly. . A fourth insulating layer 355 including a predetermined opening exposing a central portion of at least a portion of the pixel electrode 350 may be disposed on the pixel electrode 350.

본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.In the present specification, the present invention has been described centering on limited embodiments, but various embodiments are possible within the scope of the present invention. In addition, although not described, it will be said that an equivalent means is also incorporated in the present invention as it is. Therefore, the true scope of protection of the present invention should be determined by the following claims.

100: 표시 장치 110: 하부 구조물
120: 하부 전극층 121: 제1 도전층
122: 제2 도전층 130: 상부 전극층
131: 제3 도전층 132: 제4 도전층
140: 전극층100: display device 110: lower structure
120: lower electrode layer 121: first conductive layer
122: second conductive layer 130: upper electrode layer
131: third conductive layer 132: fourth conductive layer
140: electrode layer

Claims

Forming a first photoresist pattern using a first photo mask;
Forming a lower electrode layer by using the first photoresist pattern as an etching mask;
Forming a second photoresist pattern using the first photo mask again; And
Forming an upper electrode layer that directly covers an upper surface and a side surface of the lower electrode layer by using the second photoresist pattern as an etching mask and extends laterally by a predetermined distance from the lower electrode layer. .

The method of claim 1,
The step of forming the lower electrode layer,
Forming a first conductive layer;
Stacking a second conductive layer directly on the first conductive layer; And
And patterning the second conductive layer and the first conductive layer by using a first photolithography process using the first photo mask and an isotropic etching process.

The method of claim 2,
The method of manufacturing a display device, wherein the isotropic etching process is wet etching.

The method of claim 1,
Forming the upper electrode layer,
Forming a third conductive layer to directly cover the upper and side surfaces of the lower electrode layer;
Stacking a fourth conductive layer directly on the third conductive layer; And
And patterning the fourth conductive layer and the third conductive layer by using a second photolithography process using the first photo mask and an anisotropic etching process.

The method of claim 4,
The method of manufacturing a display device, wherein the anisotropic etching process is a dry etching process.

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