KR102205742B1 - 노이즈를 감소시키고 초점 및 임계 치수 정보를 추출하기 위한 다기능 오버레이 마크 - Google Patents

노이즈를 감소시키고 초점 및 임계 치수 정보를 추출하기 위한 다기능 오버레이 마크 Download PDF

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Abstract

오버레이 마크는 제1, 제2, 제3 및 제4 구성요소를 포함한다. 제1 구성요소는 제1 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함한다. 제2 구성요소는 제1 오버레이 마크의 제2 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함한다. 제3 구성요소는 제1 오버레이 마크의 제3 영역에 위치되며, 제1 방향과 상이한 제2 방향으로 연장되는 복수의 격자들을 포함한다. 제4 구성요소는 제1 오버레이 마크의 제4 영역에 위치되며, 제2 방향으로 연장되는 복수의 격자들을 포함한다. 제1 영역은 제2 영역과 정렬된다. 제3 영역은 제4 영역과 정렬된다.

Description

노이즈를 감소시키고 초점 및 임계 치수 정보를 추출하기 위한 다기능 오버레이 마크{MULTI-FUNCTION OVERLAY MARKS FOR REDUCING NOISE AND EXTRACTING FOCUS AND CRITICAL DIMENSION INFORMATION}
우선권 데이터
본 출원은 2017년 8월 31일자로 출원되고 명칭이 "MULTI-FUNCTION OVERLAY MARKS FOR MEASURING FOCUS AND CRITICAL DIMENSION(CD) INFORMATION" 인 가출원 제62/552,536호의 실용 특허 출원이며, 그 개시 내용은 그 전체가 본 명세서에 통합된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하였다. IC 재료 및 설계에서의 기술적 진보는 각 세대가 이전 세대보다 작고 더 복잡한 회로를 가진 세대의 IC를 생산하였다. 그러나, 이러한 진보는 IC의 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는, IC의 처리 및 제조와 유사한 개발이 필요하다. 집적 회로의 진화 과정에서, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성요소(또는 라인))가 감소하는 반면, 기능적 밀도(즉, 칩 영역 당 상호접속된 디바이스의 수)는 일반적으로 증가하였다.
오버레이 마크는 IC의 다양한 층들 사이의 오버레이 또는 정렬을 측정하는데 사용되어 왔다. 그러나, 종래의 오버레이 마크는 여전히 단점을 가진다. 예를 들어, 종래의 오버레이 마크의 측정 정확도는 오버레이 마크를 둘러싸는 IC 피쳐의 패턴 밀도와 같은 오버레이 마크의 위치에 의해 영향을 받을 수도 있다. 다른 예로서, 종래의 오버레이 마크가 오버레이를 측정하는데 사용될 수도 있지만, 이들은 초점 또는 임계 치수(critical dimension; CD) 정보를 결정할 수는 없었다. 따라서, 기존의 오버레이 마크가 의도된 목적에 일반적으로 적합하지만, 이들은 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피쳐들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시 내용의 일부 실시예에 따라 구성된 리소그래피 시스템의 개략도이다.
도 2는 본 개시 내용의 일부 실시예에 따라 구성된 EUV 마스크의 단면도이다.
도 3은 본 개시 내용의 일부 실시예에 따른 오버레이 마크(100)의 단순화된 부분 단면도를 도시한다.
도 4a 및 도 4b는 본 개시 내용의 일부 실시예에 따른 상부 층(130A) 및 하부 층(130B)의 중첩된 단순 부분 단면도를 도시한다.
도 5는 본 개시 내용의 일부 실시예에 따른 웨이퍼 상의 오버레이 마크의 실시예의 평면도를 도시한다.
도 6a는 본 개시 내용의 일부 실시예에 따른 웨이퍼의 일부의 단순화된 평면도이다.
도 6b는 본 개시 내용의 일부 실시예에 따라 수직으로 배향된 테스트 라인의 단순화된 평면도이다.
도 6c는 본 개시 내용의 일부 실시예에 따라 수평으로 배향된 테스트 라인의 단순화된 평면도이다.
도 7a 및 도 7b는 각각 오버레이 마크의 복수의 격자들의 단면 프로파일을 도시한다.
도 8 내지 도 10은 본 개시 내용의 일부 실시예에 따른 웨이퍼 상의 오버레이 마크의 실시예의 평면도를 도시한다.
도 11은 본 개시 내용의 일부 실시예에 따른 메인 패턴 둘레에 M×N 어레이로서 배열된 복수의 오버레이 마크를 도시한다.
도 12는 본 개시 내용의 일부 실시예에 따른 오버레이 마크의 구성요소의 상부 층 및 하부 층의 평면도를 도시한다.
도 13은 본 개시 내용의 일부 실시예에 따른 오버레이 마크의 구성요소의 상부 층 및 하부 층의 평면도를 도시한다.
도 14는 본 개시 내용의 일부 실시예에 따른 오버레이 마크의 평면도를 도시한다.
도 15a는 본 개시 내용의 일부 실시예에 따른 오버레이 마크의 FR 영역의 상부 층 및 하부 층의 부분 평면도를 도시한다.
도 15b는 본 개시 내용의 일부 실시예에 따른 오버레이 마크의 FL 영역의 상부 층 및 하부 층의 부분 평면도를 도시 한다.
도 16은 본 개시 내용의 일부 실시예에 따른, 서브-패턴을 갖는 오버레이 마크 및 서브-패턴이 없는 오버레이 마크에 각각 대응하는 상이한 그래프를 도시한다.
도 17a-17b는 본 개시 내용의 일부 실시예에 따른 서브-패턴을 갖는 오버레이 마크의 일부의 부분 평면도를 도시한다.
도 18a-18e는 본 개시 내용의 일부 실시예에 따른 오버레이 마크 내의 서브-패턴들의 몇몇 예시적인 실시예의 평면도를 도시한다
도 19는 본 개시 내용의 일부 실시예에 따른 임계 치수(CD) 대 초점의 그래프를 도시한다.
도 20a-20b는 본 개시 내용의 일부 실시예에 따른 콤보 마크(combo mark)(700) 및 합성 마크(compound mark)(701)를 각각 도시한다.
도 21a, 도 21b 및 도 21c는 본 개시 내용의 일부 실시예에 따른 오버레이 마크의 평면도를 도시한다.
도 22는 본 개시 내용의 일부 실시예에 따른 회절 광 강도와 CD 간의 상관관계를 나타내는 그래프를 도시한다.
도 23 내지 도 26은 본 개시 내용의 일부 실시예에 따른 오버레이 마크와 연관된 프로세스 흐름을 나타내는 흐름도이다.
도 27 내지 도 32는 본 개시 내용의 실시예에 따른 제조의 다양한 단계에서의 디바이스의 측 단면도를 도시한다.
다음의 개시는 본 발명의 상이한 피쳐(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피쳐 상에 또는 그 위에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 요소 또는 피쳐에 대한 또 다른 요소(들) 또는 피쳐(들)의 관계를 논의하기 위해 설명의 편의상 본원에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본원에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
제조된 반도체 디바이스의 다양한 층들 사이의 정확한 정렬(또한 오버레이로 지칭됨)을 보장하기 위해, 오버레이 마크(리소그래피 동안에 마스크를 툴 스테이지와 정렬시키는데 사용되는 정렬 마크와 상이함)가 층들 사이의 정렬을 측정하는데 사용된다. 그러나, 종래의 오버레이 마크는 단점을 가질 수도 있다. 예를 들어, 종래의 오버레이 마크는 노이즈에 의해 악영향을 받기 쉬울 수도 있다. 다른 예로서, 종래의 오버레이 마크는 초점 또는 임계 치수 정보를 추출할 수 없을 수도 있다.
위에서 논의된 문제점을 극복하기 위해, 본 개시 내용은 노이즈를 감소시킬 수 있고 또한 초점 및 임계 치수 정보를 추출할 수 있는 오버레이 마크의 실시예를 제공한다. 본 개시 내용의 다양한 양태는 도 1 내지 도 24를 참조하여 보다 상세하게 후술될 것이다. 먼저, 비록 본 명세서에서 논의된 오버레이 마크가 다른 유형의 비-EUV 리소그래피 콘텍스트(contexts)에도 사용될 수도 있다고 이해되지만, 본 개시 내용의 오버레이 마크가 사용될 수도 있는 예시적인 리소그래피 콘텍스트로서, EUV 리소그래피 시스템이, 도 1 및 도 2를 참조하여 아래에서 논의될 것이다. 다음으로, 본 개시 내용의 실시예에 따른 오버레이 마크의 세부사항이 도 3 내지 도 24를 참조하여 논의된다.
도 1은 일부 실시예에 따라 구성된 EUV 리소그래피 시스템(10)의 개략도이다. EUV 리소그래피 시스템(10)은 또한 일반적으로 각각의 방사선 소스 및 노광 모드로 리소그래피 노광 프로세스를 수행하도록 구성된 스캐너로 지칭될 수도 있다. EUV 리소그래피 시스템(10)은 EUV 광 또는 EUV 방사선에 의해 포토레지스트 층을 노광하도록 설계된다. 포토레지스트 층은 EUV 광에 민감한 재료이다. EUV 리소그래피 시스템(10)은 약 1nm 내지 약 100nm의 범위의 파장을 갖는 EUV 광과 같은 EUV 광을 생성시키기 위해 방사선 소스(12)를 사용한다. 하나의 특정 예에서, 방사선 소스(12)는 약 13.5nm를 중심으로 하는 파장을 갖는 EUV 광을 생성한다. 따라서, 방사선 소스(12)는 또한 EUV 방사선 소스(12)로 지칭된다.
리소그래피 시스템(10)은 또한 일루미네이터(14)를 사용한다. 다양한 실시예에서, 일루미네이터(14)는, 방사선 소스(12)로부터 마스크 스테이지(16)로, 특히 마스크 스테이지(16) 상에 고정된 마스크(18)로 광을 지향시키기 위해, 단일 렌즈 또는 다중(multiple) 렌즈(존 플레이트)를 갖는 렌즈 시스템과 같은 다양한 굴절 광학 구성요소, 또는 대안적으로 단일 미러 또는 다중 미러를 갖는 미러 시스템과 같은 (EUV 리소그래피 시스템을 위한) 반사 광학 장치를 포함한다. 방사선 소스(12)가 EUV 파장 범위의 광을 생성하는 본 실시예에서, 일루미네이터(14)는 반사 광학 장치를 사용한다. 일부 실시예에서, 일루미네이터(14)는 다이폴 조명 구성요소를 포함한다.
일부 실시예에서, 일루미네이터(14)는 마스크(18)에 적절한 조명을 제공하기 위해 미러를 구성하도록 동작 가능하다. 일 예에서, 일루미네이터(14)의 미러들은 상이한 조명 위치들로 EUV 광을 반사시키도록 스위칭 가능하다. 일부 실시예에서, 일루미네이터(14) 이전의 스테이지는, EUV 광을 일루미네이터(14)의 미러들에 대하여 상이한 조명 위치들로 지향시키도록 제어가능한 다른 스위칭 가능한 미러들을 추가로 포함할 수도 있다. 일부 실시예에서, 일루미네이터(14)는 마스크(18)에 온축 조명(on-axis illumination; ONI)을 제공하도록 구성된다. 일 예에서, 부분 간섭성 σ가 0.3 이하인 디스크 일루미네이터(14)가 사용된다. 일부 다른 실시예에서, 일루미네이터(14)는 마스크(18)에 오프축 조명(off-axis illumination; OAI)을 제공하도록 구성된다. 일 예에서, 일루미네이터(14)는 다이폴(dipole) 일루미네이터이다. 다이폴 일루미네이터는 일부 실시예에서 0.3 이하의 부분 간섭성 σ를 갖는다.
리소그래피 시스템(10)은 또한 마스크(18)를 고정하도록 구성된 마스크 스테이지(16)를 포함한다. 일부 실시예에서, 마스크 스테이지(16)는 마스크(18)를 고정시키는 정전 척(electrostactic chuck; e-chuck)을 포함한다. 이는 가스 분자가 EUV 광을 흡수하고, EUV 강도 손실을 피하기 위해 EUV 리소그래피 패터닝을 위한 리소그래피 시스템이 진공 환경에서 유지되기 때문이다. 본 명세서에서, 마스크, 포토 마스크 및 레티클의 용어는 동일한 항목을 지칭하기 위해 상호 교환적으로 사용된다.
본 실시예에서, 리소그래피 시스템(10)은 EUV 리소그래피 시스템이고, 마스크(18)는 반사 마스크이다. 마스크(18)의 하나의 예시적인 구조가 예시를 위해 제공된다. 마스크(18)는 저 열 팽창 재료(low thermal expansion material; LTEM) 또는 융합된 석영과 같은 적절한 재료를 갖는 기판을 포함한다. 다양한 예에서, LTEM은 TiO2로 도핑된 SiO2, 또는 낮은 열 팽창을 갖는 다른 적절한 재료를 포함한다. 일부 실시예에서, LTEM은 5 중량 % 내지 20 중량 %의 TiO2를 포함하고 약 1.0 × 10-6 /℃보다 낮은 열 팽창 계수를 갖는다. 예를 들어, 일부 실시예에서, LTEM의 TiO2로 도핑된 SiO2 재료는, 1℃의 섭씨 온도 변화마다 60 ppb(part-per-billion) 미만으로 변하는 열 팽창 계수를 갖는다. 물론, TiO2로 도핑된 SiO2와 같거나 그 보다 작은 열 팽창 계수를 갖는 다른 적절한 재료가 또한 사용될 수도 있다.
마스크(18)는 또한 기판 상에 증착된 반사성 ML을 포함한다. ML은 몰리브덴-실리콘(Mo/Si) 막 쌍(예를 들어, 각 막 쌍에서 실리콘 층 위 또는 아래의 몰리브덴 층)과 같은 복수의 막 쌍을 포함한다. 대안적으로, ML은 몰리브덴-베릴륨(Mo/Be) 막 쌍 또는 EUV 광을 고도로 반사시키도록 구성 가능한 다른 적절한 재료를 포함할 수도 있다.
마스크(18)는 보호를 위해 ML 상에 배치된 루테늄(Ru)과 같은 캡핑 층을 더 포함할 수도 있다. 마스크(18)는 ML 위에 증착된 흡수 층을 더 포함한다. 흡수 층은 집적 회로(IC) 층을 규정하도록 패터닝된다. 대안적으로, 또 다른 반사층이 ML 위에 증착될 수도 있고 집적 회로 층을 규정하도록 패터닝되어, EUV 위상 시프트 마스크를 형성할 수 있다.
리소그래피 시스템(10)은 또한 리소그래피 시스템(10)의 기판 스테이지(28) 상에 고정된 타겟(26) 상에 마스크(18)의 패턴을 촬상하는 투영 광학 모듈(또는 투영 광학 박스(POB)(20)를 포함한다. POB(20)는 다양한 실시예에서(UV 리소그래피 시스템과 같은) 굴절 광학 장치 또는 대안적으로 (EUV 리소그래피 시스템과 같은) 반사 광학 장치를 갖는다. 다양한 회절 차수로 회절되고 마스크 상에 규정된 패턴의 이미지를 운반하는 마스크(18)로부터 지향된 광은 POB(20)에 의해 수집된다. POB(20)는 1보다 작은 배율을 포함할 수도 있다(이에 따라, (이하에서 논의되는 타겟(26)과 같은) 타겟 상의 “이미지”의 크기는, 마스크 상의 대응하는 “오브젝트”의 크기보다 작다). 일루미네이터(14) 및 POB(20)는 집합적으로 리소그래피 시스템(10)의 광학 모듈로 지칭된다.
리소그래피 시스템(10)은 또한 광이 투영 동공면(24) 상에 위상 분포를 갖도록 마스크(18)로부터 지향된 광의 광학 위상을 변조하기 위한 동공(pupil) 위상 변조기(22)를 포함한다. 광학 모듈에는, 오브젝트(이 경우에는 마스크(18))의 푸리에 변환에 대응하는 필드 분포를 갖는 평면이 존재한다. 이 평면이 투영 동공면으로 지칭된다. 동공 위상 변조기(22)는 투영 동공면(24) 상의 광의 광학 위상을 변조하는 메커니즘을 제공한다. 일부 실시예에서, 동공 위상 변조기(22)는 위상 변조를 위해 POB(20)의 반사 미러를 조정하는 메커니즘을 포함한다. 예를 들어, POB(20)의 미러들이 스위칭 가능하게 되고 EUV 광을 반사시키도록 제어됨으로써, POB(20)를 통한 광의 위상을 변조시킬 수 있다.
일부 실시예에서, 동공 위상 변조기(22)는 투영 동공면 상에 배치된 동공 필터를 이용한다. 동공 필터는 마스크(18)로부터 EUV 광의 특정 공간 주파수 성분을 걸러 낸다. 특히, 동공 필터는 POB(20)를 통해 지향된 광의 위상 분포를 변조하도록 기능하는 위상 동공 필터이다. 그러나, 위상 동공 필터를 이용하는 것은 모든 재료가 EUV 광을 흡수하기 때문에 (EUV 리소그래피 시스템과 같은) 일부 리소그래피 시스템에서는 제한된다.
전술한 바와 같이, 리소그래피 시스템(10)은 또한 반도체 기판과 같은 패터닝될 타겟(26)을 고정시키는 기판 스테이지(28)를 포함한다. 본 실시예에서, 반도체 기판은 실리콘 웨이퍼 또는 다른 유형의 웨이퍼와 같은 반도체 웨이퍼이다. 타겟(26)은 본 실시예에서 EUV 광과 같은 방사선 빔에 민감한 레지스트 층으로 코팅된다. 전술된 것들을 포함하는 다양한 구성요소들은 함께 집적되고 리소그래피 노광 프로세스를 수행하도록 동작 가능하다. 리소그래피 시스템(10)은 다른 모듈을 더 포함하거나 또는 다른 모듈과 통합될 수 있다(또는 다른 모듈과 결합될 수 있다).
마스크(18) 및 그 제조 방법은 일부 실시예에 따라 추가로 설명된다. 일부 실시예에서, 마스크 제조 프로세스는, 블랭크 마스크 제조 프로세스 및 마스크 패터닝 프로세스라는 2 개의 동작을 포함한다. 블랭크 마스크 제조 프로세스 동안에, 블랭크 마스크는 적절한 기판 상에 적절한 층(예를 들어, 반사 다중 층)을 증착시킴으로써 형성된다. 그 후, 블랭크 마스크는 마스크 패터닝 프로세스 동안 패터닝되어, 집적 회로(IC) 층의 원하는 설계를 달성한다. 그 후, 패터닝된 마스크는 반도체 웨이퍼 상에 회로 패턴(예를 들어, IC 층의 설계)을 전달하는데 사용된다. 패턴은 다양한 리소그래피 프로세스를 통해 다중 웨이퍼에 반복적으로 전달될 수 있다. 일 세트의 마스크는 완전한 IC를 구성하는데 사용된다.
마스크(18)는 다양한 실시예에서 2진 강도 마스크(binary intensity mask; BIM) 및 위상 시프팅 마스크(phase-shifting mask; PSM)와 같은 적절한 구조를 포함한다. 예시적인 BIM은 타겟에 전달될 IC 패턴을 규정하도록 패터닝된 흡수 영역(또한 불투명 영역으로도 지칭됨) 및 반사 영역을 포함한다. 불투명 영역에서, 흡수체가 존재하고, 입사 광은 흡수체에 의해 거의 완전히 흡수된다. 반사 영역에서, 흡수체는 제거되고 입사광은 다층(multilayer; ML)에 의해 회절된다. PSM은 약화된 PSM(AttPSM) 또는 교대하는 PSM(AltPSM)일 수 있다. 예시적인 PSM은 (반사 ML과 같은) 제1 반사 층 및 IC 패턴에 따라 패터닝된 제2 반사층을 포함한다. 일부 예에서, AttPSM은 일반적으로 그 흡수체로부터 2 % - 15 %의 반사율을 가지는 반면에, AltPSM은 일반적으로 그 흡수체로부터 50 %보다 큰 반사율을 갖는다.
마스크(18)의 일례가 도 2에 도시되어 있다. 도시된 실시예에서의 마스크(18)는 EUV 마스크이고, LTEM으로 제조 된 기판(30)을 포함한다. LTEM 재료는 TiO2로 도핑된 SiO2, 및/또는 당해 분야에 공지된 다른 저 열 팽창 재료를 포함할 수도 있다. 일부 실시예에서, 도전 층(32)은 정전 척의 목적을 위해 LTEM 기판(30)의 후면 상에 추가적으로 배치된다. 일 실시예에서, 도전 층(32)은 크롬 질화물(CrN)을 포함한다. 다른 실시예에서는, 탄탈륨-함유 재료와 같은 다른 적절한 조성이 가능하다.
EUV 마스크(18)는 LTEM 기판(30) 위에 배치된 반사 다층(ML) 구조물(34)을 포함한다. ML 구조물(34)은 선택된 방사선 유형/ 파장에 높은 반사율을 제공하도록 선택될 수도 있다. ML 구조물(34)은 Mo/Si 막 쌍(예를 들어, 각 막 쌍에서 실리콘 층 위 또는 아래에 있는 몰리브덴 층)과 같은 복수의 막 쌍을 포함한다. 대안적으로, ML 구조물(34)은 Mo/Be 막 쌍, 또는 EUV 파장에서 매우 반사적인 굴절률 차를 갖는 임의의 재료를 포함할 수도 있다.
여전히 도 2를 참조하면, EUV 마스크(18)는 또한 ML의 산화를 방지하기 위해 ML 구조물(34) 위에 배치된 캡핑 층(36)을 포함한다. 일 실시예에서, 캡핑 층(36)은 약 4nm 내지 약 7nm의 범위의 두께를 갖는 실리콘을 포함한다. EUV 마스크(18)는 후술되는 흡수층의 패터닝 또는 리페어 프로세스에서 에칭-정지 층으로 작용하도록 캡핑 층(36) 위에 배치된 버퍼 층(38)을 더 포함할 수도 있다. 버퍼 층(38)은 그 위에 배치된 흡수층과 상이한 에칭 특성을 갖는다. 버퍼 층(38)은 다양한 예에서 루테늄(Ru), RuB, RuSi와 같은 Ru 화합물; 크롬(Cr), 크롬 산화물 및 크롬 질화물을 포함한다.
EUV 마스크(18)는 또한 버퍼 층(38) 위에 형성된 흡수체 층(40)(또한 흡수 층으로 지칭됨)을 포함한다. 일부 실시예에서, 흡수체 층(40)은 마스크 상으로 지향된 EUV 방사선을 흡수한다. 다양한 실시예에서, 흡수체 층은 탄탈륨 붕소 질화물(TaBN), 탄탈륨 붕소 산화물(TaBO), 또는 크롬(Cr), 라듐(Ra); 또는 악티움, 라듐, 텔루륨(Tellurium), 아연, 구리, 알루미늄 중 하나 이상의 적절한 산화물 또는 질화물(또는 합금)로 제조될 수도 있다.
도 1 및 도 2에서 상기 논의된 EUV 리소그래피 시스템은, 오버레이 마크가 사용될 수 있는 예시적인 리소그래피 시스템에 불과하다. 그러나, 본 개시 내용의 오버레이 마크는 다른 유형의 리소그래피 시스템에도 사용될 수 있다. 이하, 본 개시 내용의 오버레이 마크에 대하여 보다 상세히 설명한다.
도 3은 오버레이 마크(100)의 단순화된 단편적인 측단면도를 도시한다. 오버레이 마크(100)는 상부(upper) 층(100A)과 하부(lower) 층(100B)을 포함한다. 일부 실시예에서, 상부 층(100A)은 패터닝된 포토레지스트 층을 포함하고, 하부 층(100B)은 웨이퍼 상에 패터닝된 재료 층을 포함한다. 다른 실시예에서, 상부 층(100A) 및 하부 층(100B)은 웨이퍼 상에 상이한 패터닝된 층들을 포함할 수도 있다. 상부 층(100A)은 하나의 포토마스크를 사용하여 패터닝될 수도 있고, 하부 층(100B)은 상이한 포토마스크를 사용하여 패터닝될 수도 있다고 이해된다.
상부 층(100A) 및 하부 층(100B) 각각은 격자로도 지칭되는 복수의 패터닝된 구성요소들을 포함한다. 예를 들어, 상부 층(100A)은 복수의 격자(110A)를 포함하고, 하부 층(100B)은 복수의 격자(110B)를 포함한다. 격자(110A 및 110B)는 임의의 방향으로, 예를 들어, 도 3의 단면도가 취해지는 단면과 직교하는 방향으로 연장되는 가늘고 긴 피쳐(feature)이다. 일부 실시예들에서, 격자들(110A)은 주기적으로 분포되고, 및/또는 격자들(110B)은 주기적으로 분포된다. 다시 말해서, 격자들(110A)은 일정한 간격으로 서로 분리되고, 격자들(110B)은 일정한 간격으로 서로 분리된다.
상부 층(100A)과 하부 층(100B) 사이의 오버레이는, 광 회절에 의해 측정될 수도 있다. 예를 들어, 오버레이 마크(100) 상에 투영된 입사 광에 응답하여, 상이한 차수의 회절 광이 결과적으로 생성될 수도 있다. 도 3에서는, 0차 회절 광을 I0으로 나타내고, +1차 회절 광을 I+1로 나타내고, -1차 회절 광을 I-1로 나타낸다.　광의 다양한 회절 차수의 강도는 광학 측정 툴에 의해 측정될 수도 있다. 일부 실시예에서, 광학 측정 툴은 스캐터로메트리 머신을 포함한다. 일부 다른 실시예에서, 광학 측정 툴은 회절 분석(diffractometry) 머신을 포함한다. 광학 측정 툴은 또한 일부 실시예에서 입사 광을 생성하도록 구성될 수도 있다고 이해된다. 측정된 I+1 및 I-1 데이터에 기초하여, 오버레이 마크(100)와 연관된 비대칭 정보(As)는 As = I+1 - I-1로서 규정될 수 있다.
비대칭 정보는 오버레이를 결정하는데 사용된다. 예를 들어, I-1이 I+1보다 크다면, 이는 상부 층(100A)과 하부 층(100B) 사이의 오정렬을 나타낼 수도 있으며, 여기서 상부 층(100A)이 하부 층(100B)에 비해 "좌측으로 시프트"된다. I+1이 I-1보다 크다면, 이는 상부 층(100A)과 하부 층(100B) 사이의 오정렬을 나타낼 수도 있으며, 여기서 상부 층(100A)이 하부 층(100B)에 비해 "우측으로 시프트"된다. I+1이 I-1과 동일하면, 이는 상부 층(100A)과 하부 층(100B) 사이의 실질적인 정렬을 나타낼 수도 있다. 결정된 오버레이가 사양을 충족시키지 못하면, 상부 층(100A)은 (예를 들어, 포토레지스트 스트립핑 또는 애싱 프로세스를 통해) 제거될 수도 있고, 새로운 상부 층은 조정된 파라미터(예를 들어, 포토마스크의 위치)를 사용하여 형성되거나 규정될 수도 있다. 새로운 상부 층은 예를 들어, 포토 마스크에 의해 패터닝된 포토레지스트 층을 여전히 포함할 수도 있다. 새로운 상부 층은 조정된 파라미터의 결과로서 하부 층(100B)에 대하여 보다 나은 오버레이를 가져야 한다.
이제 도 3 및 도 4를 참조하면, 상부 층(130A) 및 하부 층(130B)의 중첩된 단순 부분 단면도가 도시되어 있다. 상부 층(130A) 및 하부 층(130B)은 포토마스크 상의 오버레이 마크의 2개의 상이한 층일 수도 있다. 상부 층(130A) 및 하부 층(130B)은 각각 복수의 격자들(140A 및 140B)을 포함한다. 상부 층(130A)과 하부 층(130B) 사이에는 공지된 바이어스가 도입될 수도 있다. 예를 들어, 도 4a는 상부 층(130A) 과 하부 층(130B) 사이의 공지된 바이어스 -d를 도시한다. 즉, 상부 층(130A)의 격자들(140A)은, 하부 층(130B)의 격자들(140B)에 대하여 "좌측으로 시프트"될 수도 있다. 한편, 도 4b는 상부 층(130A) 과 하부 층(130B) 사이의 공지된 바이어스 +d를 도시한다. 다시 말해서, 상부 층(130A)의 격자들(140A)은 하부 층(130B)의 격자들(140B)에 대하여 "우측으로 쉬프트"될 수도 있다. 공지된 바이어스 +d 또는 -d는 포토마스크의 설계의 일부로서 의도적으로 구성되거나 구현될 수도 있다.
웨이퍼가 제조됨에 따라, 상부 층과 하부 층 사이의 실제 전체 시프트는 공지된 바이어스(+d 또는 -d)뿐만 아니라 오버레이(본 명세서에서 OV 또는 OVL로 표시됨)를 포함한다. 오버레이는 바람직하지 않고 최소화되어야 하는, 웨이퍼 제조 동안의 상부 층과 하부 층 사이의 오정렬을 지칭한다. 비대칭은 시프트의 함수이며, 이와 같이 비대칭은 예를 들어 As = K*(OV + d)로 표현된 바와 같이, 오버레이의 함수이며, 여기서 As는 비대칭을 나타내며, K는 선형 함수(비대칭 및 시프트의 함수)의 기울기를 나타내고, OV는 오버레이를 나타내며, d는 공지된 바이어스를 나타낸다. 이 방정식에서, As는 (예를 들어, 도 3을 참조하여 위에서 논의된 광의 회절을 측정함으로써) 측정될 수 있고, d는 알려져 있다. 따라서, K와 OV는 두 방정식으로 계산할 수 있는 두 변수이다. 예를 들어, 아래의 두 방정식에서, As+d 및 As+d는 2개의 상이한 비대칭 계산이며, 하나는 상부 층 및 하부 층이 +d 바이어스를 가지는 오버레이 마크로 이루어지며, 다른 하나는 상부 층 및 하부 층이 -d 바이어스를 가지는 오버레이 마크로 이루어진다. 일단 비대칭 정보 As+d 및 As-d가 계산되면, 오버레이 OV 및 K가 또한 계산될 수 있다.
Figure 112018086908813-pat00001
이제 도 5를 참조하면, 웨이퍼 상의 오버레이 마크(200A)의 실시예의 평면도가 도시된다. 오버레이 마크(200A)는 도 5에 도시된 바와 같이 복수의 구성요소 또는 일부, 예를 들어 4개의 상이한 구성요소(210-211 및 220-221)를 포함할 수도 있다. 구성요소들(210-211)은 예를 들어 Y-방향으로 서로 정렬되고, 구성요소들(220-221)은 예를 들어 Y-방향으로 서로 정렬된다.
구성요소들(210-211) 각각은 Y-방향으로 연장되는 (예를 들어, 격자들(230)과 같은) 복수의 격자들을 포함하고, 구성요소들(220-221) 각각은 Y-방향에 수직인 X-방향으로 연장되는 (예를 들어, 격자들(231)과 같은) 복수의 격자들을 포함한다. 구성요소들(210-211 및 220-221)의 각각은 또한 도 3에 도시된 상부 층 및 하부 층(100A 및 100B)과 유사한 상부 층 및 하부 층을 포함한다. 오버레이 마크(200A)의 구성요소들(210-211 및 220-221)의 각각에서, 격자들은 상부 층 및 하부 층 모두에 위치된다.
공지된 바이어스가 구성요소(210-211 및 220-221)의 각각에 도입된다. 구성요소(210)에 대해, 공지된 바이어스 +d가 X-방향으로 도입되는데 즉, 그 상부 층의 격자들은 그 하부 층의 격자들로부터 X-방향으로 +d만큼 오프셋된다. 구성요소(211)에 대해, 공지된 바이어스 -d가 X-방향으로 도입되는데 즉, 그 상부 층의 격자들은 그 하부 층의 격자들로부터 X-방향으로 -d만큼 오프셋된다. 구성요소(220)에 대해, 공지된 바이어스 -d가 Y-방향으로 도입되는데 즉, 그 상부 층의 격자들은 그 하부 층의 격자들로부터 Y-방향으로 -d만큼 오프셋된다. 구성요소(221)에 대해, 공지된 바이어스 +d가 Y-방향으로 도입되는데 즉, 그 상부 층의 격자들은 그 하부 층의 격자들로부터 Y-방향으로 +d만큼 오프셋된다. 구성요소들(210-211)은 X-방향에서 오버레이를 결정할 수 있도록, X-방향에서 2개의 비대칭 측정치(예를 들어, As+d 및 As-d)를 획득하는데 사용될 수도 있다. 구성요소들(220-221)은 Y-방향에서 오버레이를 결정할 수 있도록, Y-방향에서 2개의 비대칭 측정치(예를 들어, As-d 및 As+d)를 획득하는데 사용될 수도 있다.
본 개시 내용의 다양한 양태에 따르면, 오버레이 마크(200A)의 영역(240)은 오버레이 마크(200A)의 영역(250)보다 낮은 패턴 밀도를 갖는 영역에 위치된다. 일부 실시예에서, 하부 패턴 밀도 영역은 IC의 에지, 또는 테스트 라인의 에지를 포함할 수도 있다. 예를 들어, 이제 도 6a, 도 6b, 및 도 6c를 참조하면, 도 6a, 도 6b, 및 도 6c는 상이한 패턴 밀도가 존재할 수 있는 일부 예시적인 상황을 도시한다. 보다 상세하게는, 도 6a는 웨이퍼(270)(예를 들어, 웨이퍼 상의 IC 칩)의 일부의 단순화된 평면도이고, 도 6b는 수직으로 배향된(Y-방향으로 배향된) 테스트 라인(271)의 단순화된 평면도이고, 도 6c는 수평으로 배향된(X-방향으로 배향된) 테스트 라인(272)의 단순화된 평면도이다. 도 6a의 웨이퍼(270)의 일부에 대해, 에지 영역(예를 들어, 에지 영역(280-281))은 웨이퍼(270)의 일부의 나머지보다 낮은 패턴 밀도를 가질 수도 있다. 이와 유사하게, 테스트 라인(271 내지 272)에 대해, 이들의 에지 영역(예를 들어, 에지 영역(282 및 283))은 또한 테스트 라인의 나머지보다 낮은 패턴 밀도를 가질 수도 있다.
패턴 밀도의 차이는 오버레이 마크의 격자와 같은 패터닝된 피쳐에 대한 상이한 프로파일을 야기할 수도 있다. 패턴 밀도 차이의 결과로서 상이한 격자 프로파일의 예가 도 7a-도 7b에 도시된다. 보다 상세하게, 도 7a는 오버레이 마크의 복수의 격자들(300-303)의 단면 프로파일을 도시하고, 도 7b는 오버레이 마크의 복수의 격자들(310-313)의 단면 프로파일을 도시한다. 격자들(300-303 및 310-313)은 도 5를 참조하여 전술한 격자들(230 또는 231)의 실시예일 수도 있다. 격자들(300-303 및 310-313)은 본 명세서에서 "트렌치"로 도시되어 있지만, 다른 실시예에서는 "섬(island)"일 수도 있다고 이해된다.
도 7a에서, 격자들(300-303)이 위치되는 웨이퍼(또는 테스트 라인)의 영역들은, 비교적 유사한 패턴 밀도를 가질 수도 있다. 이와 같이, 격자들(300-303)은 모두 예를 들어 그들의 형상, 폭, 또는 높이에 대하여, 유사한 단면 사이드 뷰 프로파일을 갖는다. 이와 비교하여, 도 7b에서, 격자들(310-313)이 위치되는 웨이퍼(또는 테스트 라인)의 영역들은 상이한 패턴 밀도를 가질 수도 있다. 예를 들어, 격자(310)가 위치되는 웨이퍼(또는 테스트 라인)의 영역은, 격자들(311-313)이 위치되는 웨이퍼(또는 테스트 라인)의 영역보다 낮은 패턴 밀도를 가질 수도 있다. 이것은 격자(310)가 웨이퍼 또는 테스트 라인의 에지에 근접하여, 예를 들어 도 6a-6c의 영역(280 내지 283)에 위치될 때 발생할 수도 있다. 그 결과, 격자(310)의 단면 사이드 뷰 프로파일은, 격자(311-313)의 단면 사이드 뷰 프로파일과 상이하다. 이러한 차이들 중 일부는, 격자의 형상(예를 들어, 거의 사다리꼴), 또는 폭 및/또는 높이에서의 차이를 포함할 수도 있다. (패턴 밀도 차이로 인한) 격자들(311-313)의 차이는, 원하지 않는 노이즈를 야기할 수도 있으며, 이는 오버레이 측정 정확도에 악영향을 줄 수 있다.
도 5를 다시 참조하면, (패턴 밀도의 차이에 의해 야기된) 전술한 노이즈의 영향을 억제 또는 최소화하기 위하여, 본 개시 내용은 특별히 새로운 구성에 오버레이 마크(200A)의 구성요소(210-211 및 220-221)를 배열한다. 예를 들어, 영역(240)은 영역(250)보다 낮은 패턴 밀도를 갖기 때문에, 구성요소(210-211)가 각각 영역(240)에 위치되는 경계(border)(예를 들어, 좌측 경계)를 가지도록 배열되고, 여기서 이러한 경계가 서로 정렬된다. 달리 말하면, 구성요소(210-211)는 도 5에서 오버레이 마크(200A)의 "상부 좌측" 및 "하부 좌측" 코너에 각각 배열되고, 구성 요소(220-221)는 도 5에서 오버레이 마크(200A)의 "상부 우측" 및 "하부 우측"에 각각 배열된다. 구성 요소(210-211) 각각은 X-방향으로 공지된 바이어스 +d 및 -d를 가지며, Y-방향으로 연장되도록 배향된 격자를 각각 갖지만, 구성 요소(220-221) 각각은 Y-방향으로 공지된 바이어스 +d 및 -d를 가지며, X-방향으로 연장되도록 배향된 격자를 갖는다.
도 5에 도시된 구성요소(210-211 및 220-221)의 구성은 위에서 논의된 노이즈를 최소화한다. 구성요소(210-211) 각각은 더 낮은 패턴 밀도를 갖는 영역(240)에서 격자(예를 들어, 가장 왼쪽의 격자)를 갖기 때문에, 구성 요소(210-211) 각각은, 내부의 유사한 위치에서 (구성요소(210-211)의 나머지에서의 격자와 비교하여) 왜곡된 단면 프로파일을 갖는 격자를 가질 것이다. 이와 같이, 구성요소(210-211) 각각은 저 패턴 밀도 영역에 위치되는 결과로서 왜곡되는 하나 이상의 격자를 갖기 때문에, 구성요소(210-211)는 여전히 서로 유사한 단면 프로파일을 가질 것이다. 전술한 바와 같이, X-방향의 오버레이는 오버레이 마크(200A)의 구성요소(210-211)를 사용하여 계산될 수도 있다. 이 경우에, 저 패턴 밀도 영역(240)에서의 왜곡된 격자들의 결과로서 생성된 노이즈는 소거될 수 있는데, 이는 구성요소들(210 및 211) 각각이 그 내부의 동일하거나 유사한 위치에서 왜곡된 격자들을 갖기 때문이다. 따라서, 오버레이 마크(200A)는 종래의 오버레이 마크보다 더 양호한 오버레이 측정 정확도를 달성할 수 있다.
도 8 내지 도 10은 웨이퍼 상의 오버레이 마크(200B, 200C, 및 200D)로서 각각 도시된 오버레이 마크의 다른 실시예의 평면도를 도시한다. 오버레이 마크(200B, 200C, 및 200D)의 이러한 실시예는, 일부 양태에 있어서 도 5에 도시된 오버레이 마크(200A)의 실시예와 유사하다. 따라서, 일관성 및 명확성을 위해, 유사한 요소는 도 5 및 도 8 내지 도 10에서 동일하게 표시될 것이다. 예를 들어, 오버레이 마크(200A, 200B, 200C, 및 200D) 각각은 Y-방향으로 연장되지만 X-방향으로 +d 및 -d 바이어스를 각각 갖는 격자를 가지는 구성요소(210-211)를 포함한다. 또한, 오버레이 마크(200A, 200B, 200C, 및 200D) 각각은 X-방향으로 연장되지만 Y-방향으로 +d 및 -d 바이어스를 각각 갖는 격자를 가지는 구성요소(220-221)를 포함한다. 게다가, 참조 번호(240)는 또한 (예를 들어, 영역(250)과 비교되는) 낮은 패턴 밀도를 가진 영역을 지정하는데 사용되며, 참조 번호(250)는 또한 (예를 들어, 영역(250)과 비교되는) 높은 패턴 밀도를 가진 영역을 지정하는데 사용된다.
도 8에 도시된 실시예에서, 구성요소(221)는 오버레이 마크(200B)의 "상부 좌측" 코너에서 구현되고, 구성요소(220)는 오버레이 마크(200B)의 "하부 좌측" 코너에서 구현되고, 구성요소(211)는 오버레이 마크(200B)의 "상부 우측" 코너에서 구현되고, 구성요소(210)는 오버레이 마크(200B)의 "하부 우측" 코너에서 구현된다. 이와 같이, 구성 요소들(210-211)은 Y-방향으로 정렬되고, 구성 요소들(220-221)은 Y-방향으로 정렬된다.
구성 요소들(210-211 및 220-221)의 위치는 오버레이 마크(200A)와 비교하여 상이하지만, 오버레이 마크(200A 및 200B) 모두는 Y-방향으로 서로 인접한 2개의 구성요소[예를 들어, 서로 인접한 구성요소들(210-211), 또는 서로 인접한 구성요소들(220-221)]를 구현하며, 여기서 인접하게 위치된 구성요소들 각각은 동일 방향으로 연장되는 격자를 가지며, 그 방향은 X-방향(예를 들어, 구성 요소들(220-221)) 또는 Y-방향(예를 들어, 구성요소들(210-211))이다.
도 9에 도시된 실시예에서, 구성요소(211)는 오버레이 마크(200C)의 "상부 좌측" 코너에서 구현되고, 구성요소(221)는 오버레이 마크(200C)의 "하부 좌측" 코너에서 구현되고, 구성요소(210)는 오버레이 마크(200C)의 "상부 우측" 코너에서 구현되고, 구성요소(220)는 오버레이 마크(200C)의 "하부 우측" 코너에서 구현된다. 이와 같이, 구성요소들(210-211)은 X-방향으로 정렬되고, 구성요소들(220-221)은 X-방향으로 정렬된다.
또한 오버레이 마크(200A 및 200B)와 다른 점은, 오버레이 마크(200C)의 저 패턴 밀도 영역(240) 및 고 패턴 밀도 영역(250)의 위치이다. 도 9에 도시된 바와 같이, 구성요소(210-211)의 (Y-방향의) 최상부 경계는, 저 패턴 밀도 영역(240)에 위치되고, 구성요소(210-211)의 (Y-방향의) 최하부 경계[이는 각각 구성요소(221-220)와 경계가 공유됨]는 낮은 패턴 밀도를 갖지 않는 패턴 밀도 영역(250)에 위치된다. 예를 들어, 영역들(240)은 IC 칩의 에지 또는 그 부근에 있을 수도 있거나, 또는 테스트 라인의 에지 또는 그 부근에 있을 수도 있다. 도 9에 도시된 특정 구성으로 인해, 저 패턴 밀도 영역(240)에 의해 도입 된 노이즈는 유사하게 구성요소(210-211)에 영향을 주고, 이에 따라 오버레이 계산이 행해질 때 노이즈가 상쇄될 수도 있다.
도 10에 도시된 실시예에서, 구성요소(221)는 오버레이 마크(200D)의 "상부 좌측" 코너에서 구현되고, 구성요소(211)는 오버레이 마크(200D)의 "하부 좌측" 코너에서 구현되고, 구성요소(220)는 오버레이 마크(200D)의 "상부 우측" 코너에서 구현되고, 구성요소(210)는 오버레이 마크(200D)의 "하부 우측" 코너에서 구현된다. 이와 같이, 구성요소들(210-211)은 X-방향으로 정렬되고, 구성요소들(220-221)은 X-방향으로 정렬된다.
영역들(240-250)의 위치는 도 9에서와 유사하다. 오버레이 마크(200C 및 200D) 모두는 X-방향으로 서로 인접한 2개의 구성요소(예를 들어, 서로 인접한 구성요소(210-211) 또는 서로 인접한 구성요소(220-221))를 구현하며, 여기서 인접하게 위치된 구성요소들 각각은 동일한 방향으로 연장되는 격자를 가지며, 그 방향은 X-방향(예를 들어, 구성 요소들(220-221)) 또는 Y-방향(예를 들어, 구성요소들(210-211))이라는 것을 주목한다.
오버레이 마크의 추가적인 실시예도 가능하다는 것이 이해된다. 예를 들어, 대안적인 실시예에서, 오버레이 마크는 200A의 오버레이 마크와 유사하게 배열될 수도 있지만, 구성요소(220 및 221)의 위치는 교체(swap)된다. 다른 예로서, 대안적인 실시예에서, 오버레이 마크는 200A의 오버레이 마크와 유사하게 배열될 수도 있지만, 구성요소(210 및 211)의 위치는 교체된다. 특정 실시예에 관계없이, 본 개시 내용의 오버레이 마크는, 패턴 밀도 차이에 의해 야기되는 노이즈가 소거되거나 실질적으로 감소되도록 허용하기 때문에, 보다 나은 오버레이 측정 성능을 달성할 수 있다.
이제 도 11을 참조하면, 복수의 오버레이 마크(400)는 본 개시 내용의 다양한 양태에 따라 웨이퍼 상의 메인 패턴(405) 주위에 M×N 어레이로서 배열될 수 있다. M은 어레이에서의 행(row) 수를 나타내고, N은 어레이에서의 열(column) 수를 나타낸다. 일부 실시예에서, 메인 패턴(405)은 활성 영역, 소스/드레인, 상호접속 소자 등에 대응하는 패턴을 포함하는 IC의 일부일 수도 있다. 메인 패턴(405)은 불량한(poor) 패턴 밀도 균일성을 가진 영역, 예를 들어 다른 영역보다 훨씬 더 큰 패턴 밀도를 갖는 영역을 포함할 수도 있다. 메인 패턴(405)은 또한 나쁜 CD 균일성의 영역, 예를 들어 더 큰 CD 차이를 갖는 영역을 포함할 수도 있다.
오버레이 마크(400)의 M×N 어레이는 도 11에 도시된 8개의 오버레이 마크(400A-400H)와 같은 복수의 오버레이 마크를 포함할 수도 있다. 이들 오버레이 마크(400A-400H) 중 적어도 일부는, 전술한 구성요소들(410-411 및/또는 420-421)과 유사한 복수의 구성요소를 포함할 수도 있다. 예를 들어, 오버레이 마크(400A, 400B, 400C, 및 400D)는 메인 패턴(405)의 4개의 상이한 변(예를 들어, 상부, 하부, 좌측 및 우측) 상에 배치된다. 오버레이 마크(400A-400D) 각각은 전술한 구성요소(210)와 유사한 구성요소(410), 전술한 구성요소(211)와 유사한 구성요소(411), 전술한 구성요소(220)와 유사한 구성요소(420), 및 전술한 구성요소(221)와 유사한 구성요소(421)를 포함한다. 예를 들어, 이들 구성요소(410-411 및 420-421)의 각각은, 상부 층 및 하부 층을 포함할 수도 있으며, 여기서 +d의 바이어스 또는 -d의 바이어스가 상부 층과 하부 층 사이에 존재한다. 또한, 일부 실시예에서, 상부 층은 패터닝된 포토레지스트 층을 포함할 수도 있는 반면에, 하부 층은 기판 상에 패터닝된 재료 층을 포함할 수도 있다. 다른 실시예에서, 상부 층 및 하부 층은 기판 상에 다른 패터닝된 층들을 포함할 수도 있다. 구성 요소들(210-211 및 220-221)과 유사하게, 구성요소들(410-411)은 X-방향 오버레이를 측정하도록 구성되고, 구성요소들(420-421)은 Y-방향 오버레이를 측정하도록 구성된다.
도 5 및 도 8 내지 도 10을 참조하여 전술한 이유와 유사한 이유들로 인해, 오버레이 마크(400A-400B)(이는 각각 메인 패턴(405)의 X-방향 경계를 향함)의 구성요소는 (Y-방향 오버레이를 측정하기 위한) 2개의 구성요소(420-421)는 X-방향으로 서로 인접하여 배열되고, (X-방향 오버레이를 측정하기 위한) 2개의 구성요소(410-411)는 X-방향으로 서로 인접하여 배열된다. 전술한 바와 같이, 이러한 유형의 배열은, 오버레이가 회절 광 강도에 관한 비대칭 정보를 사용하여 측정되고 있을 때, 오버레이 마크(400A-400B)의 수평 에지[메인 패턴(405)의 "상부" 및 "하부" 경계를 향하는 에지)에서 나타날 수 있는 어떠한 노이즈라도 감소되거나 소거되도록 보장한다.
또한 도 5 및 도 8 내지 도 10을 참조하여 전술한 이유와 유사한 이유들로 인해, (각각이 메인 패턴(405)의 Y-방향 경계를 향하는) 오버레이 마크(400C 내지 400D)의 구성 요소는, (Y-방향 오버레이를 측정하기 위한) 2개의 구성요소가 Y-방향으로 서로 인접하게 배열되며, (X-방향 오버레이를 측정하기 위한) 2개의 구성요소(410-411)는 Y-방향으로 서로 인접하게 배열된다. 또한, 이러한 유형의 배열은, 회절 광 강도에 관한 비대칭 정보를 사용하여 오버레이가 측정되고 있을 때, 오버레이 마크(400C-400D)의 수직 에지[메인 패턴(405)의 "좌측" 및 "우측" 경계를 향하는 에지]에서 나타날 수 있는 어떠한 노이즈라도 감소되거나 소거되도록 보장한다.
오버레이 마크(400A-400D) 각각은 메인 패턴(405)의 각각의 경계에 인접하여 배치되는 반면, 오버레이 마크(400E-400H) 각각은 메인 패턴(405)의 각각의 코너에 인접하여 대각선으로 배치된다. 예를 들어, 오버레이 마크(400E)는 메인 패턴(405)의 "상부 좌측" 코너에 인접하여 대각선으로 배치되고, 오버레이 마크(400F)는 메인 패턴(405)의 "상부 우측" 코너에 인접하여 대각선으로 배치되고, 오버레이 마크(405G)는 메인 패턴(405)의 "하부 좌측" 코너에 인접하여 대각선으로 배치되고, 오버레이 마크(400H)는 메인 패턴(405)의 "하부 우측" 코너에 인접하여 대각선으로 배치된다.
오버레이 마크(400A-400D)의 비스듬한 위치로 인해, 이들 구성요소는 상이하게 구성된다. 예를 들어, 오버레이 마크(400E-400H)는 또한 전술한 구성요소(210-211)와 유사한 구성요소(410-411)를 포함한다. 그러나, 구성요소(410 내지 411)는 X-방향 또는 Y-방향으로 서로 바로 인접하여 배치되기 보다는, 서로에 대하여 대각선으로 배치된다. 게다가, 오버레이 마크(400E-400H) 각각은 구성요소(430A-430B) 뿐만 아니라 구성요소(470A-470B)를 포함한다.
구성요소들(430A-430B)은 Y-방향으로 오버레이를 측정하도록 구성되며, 따라서 이들 각각은 X-방향으로 연장되는 격자를 포함한다. 이러한 방식으로, 구성요소(430A-430B)는 구성요소(420)(또는 구성요소(421))와 유사한 기능을 집합적으로 제공한다. 다시 말해서, 구성요소(430A-430B)는, 2개의 부분으로 분할되는 구성요소(420)와 유사하고, 여기서 분할된 좌측 부분은 구성요소(430A)와 유사하고, 분할된 우측 부분은 구성요소(430B)와 유사하다. 그러나, 상부 층과 하부 층 사이의 Y-방향으로 일정한 바이어스 d(이는 플러스 또는 마이너스를 가짐)가 존재하는 구성요소(420)와 달리, 구성요소(470A 및 470B) 내의 격자는 상이한 바이어스를 갖는다. 일부 실시예에서, 상부 층은 패터닝된 포토레지스트 층을 포함할 수도 있는 반면에, 하부 층은 기판 상에 패터닝된 재료 층을 포함할 수도 있다. 다른 실시예에서, 상부 층 및 하부 층은 기판 상에 다른 패터닝된 층을 포함할 수도 있다.
예를 들어, 도 12를 참조하면, 구성요소(430A-430B)의 상부 층 및 하부 층의 평면도가 본 개시 내용의 실시예에 따라 개별적으로 도시되어 있다. 구성요소들(430A 및 430B)은 Y-방향으로 연장되는 경계(440)를 공유한다. 이 경계(440)는 개념적일 수도 있고 실제 오버레이 마크에서는 보이지 않을 수도 있다. 다시 말해서, 경계(440)는 무엇이 구성요소들(430A 및 430B) 사이의 경계선이었는지를 나타낼 뿐이다.
도시된 실시예에서, 구성요소(430A)의 수평 배향된 격자는 +d로 바이어싱되어 있으며, 이는 구성요소(430A)의 상부 층과 하부 층 간의 격자가 Y-방향으로 거리 +d만큼 시프트된다는 것을 의미한다. 한편, 구성요소(430B) 내의 수평 배향된 격자는, -d로 바이어싱되어 있으며, 이는 구성요소(430B)의 상부 층과 하부 층 사이의 격자가 Y-방향으로 거리 -d만큼 시프트된다는 것을 의미한다. 도시된 실시예에서, 구성요소들(430A 및 430B) 간의 상이한 바이어스들은 상부 층에서의 격자의 시프팅으로서 반영되지만, 구성요소들(430A 및 430B)의 하부 층에서의 격자는 시프팅되지 않은 채로 남아있다. 그러나, 이는 단지 예일뿐이다. 다른 실시예에서, 상부 층의 격자들은, 시프팅되지 않을 수도 있는 반면에, 하부 층의 격자들은 구성요소들(430A 및 430B)에 대해 각각 +d 및 -d만큼 시프트된다.
도 11을 다시 참조하면, 구성요소(470A-470B)는 또한 Y-방향으로 오버레이를 측정하도록 구성되며, 이에 따라 구성요소(470A-470B) 각각은 X-방향으로 연장되는 격자를 포함한다. 이러한 방식으로, 구성요소(470A-470B)는 구성요소(420)(또는 구성요소(421))와 유사한 기능을 집합적으로 제공한다. 다시 말해서, 구성요소(470A-470B)는 구성요소(420A)가 2개의 부분으로 비스듬하게 분할되는 것과 유사하며, 여기서 하나의 대각 부분(직각 삼각형으로 형성됨)은 구성요소(470A)와 유사하고, 대향되는 대각 부분(다른 직각 삼각형으로 형성됨)은 구성요소(470B)와 유사하다. 그러나, 상부 층과 하부 층 사이의 Y-방향으로 일정한 바이어스 d(이는 플러스 또는 마이너스임)가 존재하는 구성요소(420)와 달리, 구성요소(470A 및 470B) 내의 격자는 상이한 바이어스를 갖는다.
예를 들어, 도 13을 참조하면, 구성요소(470A-470B)의 상부 층 및 하부 층의 평면도는 본 개시 내용의 실시예에 따라 개별적으로 도시된다. 구성요소(470A 및 470B)는 X-방향 및 Y-방향 모두에서 대각선으로 연장되는 경계(480)를 공유한다. 이 경계(480)는 개념적일 수도 있고 실제 오버레이 마크에서 보이지 않을 수도 있다. 다시 말해서, 경계(480)는 무엇이 구성요소들(470A 및 470B) 사이의 경계선이었는지를 나타낼 뿐이다.
구성요소(470A-470B)는 삼각형과 유사하게 형성되므로, 구성요소(470A-470B)의 각각에 위치된 격자는 X-방향으로 불균일한 길이를 갖는다는 점에 주목한다. 도시된 실시예에서, 구성요소(470A)의 수평 배향된 격자는, +d로 바이어싱되어 있으며, 이는 구성요소(470A)의 상부 층과 하부 층 사이의 격자가 Y-방향으로 거리 +d만큼 시프트된다는 것을 의미한다. 한편, 구성요소(470B) 내의 수평 배향된 격자는, -d로 바이어싱되어 있으며, 이는 구성요소(470B)의 상부 층과 하부 층 사이의 격자가 Y-방향으로 거리 -d만큼 시프트된다는 것을 의미한다. 도시된 실시예에서, 구성요소들(470A 및 470B) 간의 상이한 바이어스들은, 상부 층에서의 격자들의 시프팅으로서 반영되지만, 구성요소들(470A 및 470B)의 하부 층 내의 격자들은 시프팅되지 않은 채로 남아있다. 그러나, 이는 단지 예일뿐이다. 다른 실시예에서, 하부 층의 격자들은 시프팅되지 않을 수도 있는 반면에, 하부 층의 격자들은 구성요소들(470A 및 470B)에 대해 +d 및 -d만큼 각각 시프트된다. 또한, 비록 구성요소들(470A 및 470B)이 오버레이 마크(400E, 400F, 400G, 및 400H)의 각각에서 구현되지만, 이들은 상이한 오버레이 마크에서 상이한 방향으로 회전될 수도 있다고 이해된다.
전술한 이유와 유사한 이유로 인해, 구성요소들(430A-430B 및 470A-470B)의 구성은 또한 메인 패턴(405)의 패턴 밀도 문제들에 의해 야기된 노이즈를 억제한다. 예를 들어, 구성요소들(430A-430B 및 470A-470B)의 구성은, 동일한 방향의 오버레이를 측정하기 위한 격자가 메인 패턴(405)으로의 유사한 거리에 위치되도록 허용한다. 이에 따라, 메인 패턴(405)의 패턴 밀도(또는 CD 균일성) 문제들이 오버레이 마크(400E-400H)의 경계에서 나타날 수 있는 노이즈를 야기하더라도, 노이즈는 실질적으로 감소될 것이다.
도 11 내지 도 13에 도시된 실시예에서, 오버레이 마크 내의 분할된 구성요소들(예를 들어, 구성요소들(430A-430B 및 470A-470B))은 X-방향으로 연장되는 격자들을 가지므로, Y-방향 오버레이를 측정하도록 구성된다. 그러나, 이는 단지 예일뿐이다. 일부 다른 실시예에서, 분할된 구성요소는 X-방향 오버레이를 측정하기 위해 구성되도록 Y-방향으로 연장되는 격자를 가질 수도 있다고 또한 이해된다. 본 명세서에서 오버레이 마크(400)의 M×N 어레이의 구성은 전술한 8개의 오버레이 마크(400A-400H)에 한정되지 않는다는 것이 또한 이해된다. 다른 실시예에서, 위에서 논의된 것과 유사한 추가적인 오버레이 마크가 어레이의 각 행 및/또는 각 열에서 구현될 수도 있다.
도 14는 본 개시 내용의 다른 실시예에 따른 오버레이 마크(500)의 평면도를 도시한다. 오버레이 마크(500)는 이하에서 보다 상세히 설명되는 바와 같이, 오버레이를 측정하는데 사용될뿐만 아니라, 예를 들어 웨이퍼 상의 반도체 피쳐에 대한 최적 임계 치수(CD)를 야기하는 초점과 같은 초점 정보도 사용될 수 있다.
도 14에 도시된 바와 같이, 오버레이 마크(500)는 전술한 구성요소(210-211)와 유사하게, X-방향 오버레이를 측정하는데 사용되는 구성요소(510-511)를 포함할 수도 있다. 오버레이 마크(500)는 또한 전술한 구성요소(220-221)와 유사하게, Y-방향 오버레이를 측정하는데 사용되는 구성요소(520-521)를 포함할 수도 있다. 구성요소(510)는 오버레이 마크(500)의 "상부 좌측" 코너에 배열되고, 구성요소(511)는 오버레이 마크(500)의 "하부 우측" 코너에 배열되고, 구성요소(520)는 오버레이 마크(500)의 "상부 우측" 코너에 배열되고, 구성요소(521)는 오버레이 마크(500)의 "하부 좌측" 코너에 배열된다. 이와 같이, 구성요소(510)는 구성요소(520-521)에 직접 인접하여 위치되고(구성요소(511)에 대해서도 동일함), 구성요소(510 및 511)는 또한 서로 대각선으로 인접하여 위치된다.
또한, 구성요소들(510-511 및 520-521) 각각은, 도 5 및 도 8 내지 도 10을 참조하여 전술한 오버레이 마크와 유사하게, 상부 층 및 하부 층에 대하여 내장(built-in) 바이어스를 가질 수도 있다고 이해된다. 예를 들어, 구성요소(510)는 X-방향으로 상부 층 및 하부 층 사이에 +d 바이어스를 가질 수도 있고, 구성요소(511)는 X-방향으로 상부 층 및 하부 층 사이에 -d 바이어스를 가질 수도 있고, 구성요소(520)는 Y-방향으로 상부 층 및 하부 층 사이에 -d 바이어스를 가질 수도 있고, 구성요소(521)는 Y-방향으로 상부 층 및 하부 층 사이에 +d 바이어스를 가질 수도 있다. 또한, 일부 실시예에서, 상부 층은 패터닝된 포토레지스트 층을 포함할 수도 있는 반면에, 하부 층은 기판 상에 패터닝된 재료 층을 포함할 수도 있다. 다른 실시예에서, 상부 층 및 하부 층은 기판 상에 다른 패터닝된 층들을 포함할 수도 있다.
도 14에 도시된 바와 같이, 구성요소들(510-511 및 520-521)의 각각은 영역(FR) 및 영역(FL)로 분할되고, 여기서, 영역들(FR 및 FL) 각각은, (이하에서 더욱 상세하게 논의되는) 하나 이상의 서브-패턴들을 포함한다. 도시된 실시예에서, 구성요소(510, 511) 내의 FR 영역은 구성요소(520-521) 내의 FR 영역에 수직으로 배향된다. 마찬가지로, 구성요소(510, 511) 내의 FL 영역은 구성요소(520-521) 내의 FL 영역에 수직으로 배향된다. 영역(FR) 및 영역(FL)의 세부사항이, 예들로서 도 15a 및 도 15b에 도시된다. 구체적으로는, 도 15a는 영역(FR)[예를 들어, 구성요소(520)로부터의 영역(FR)]의 상부 증 및 하부 층의 부분 평면도를 나타내고, 도 15b는 영역(FL)[예를 들어, 구성요소(520)로부터의 영역(FL)]의 상부 층 및 하부 층의 부분 평면도를 나타낸다.
도 15a를 참조하면, 영역(FR)의 상부 층은 복수의 가늘고 긴 격자들(530) 및 복수의 서브-패턴들(540)을 포함한다. 가늘고 긴 격자들은 이들이 위치되는 오버레이 마크(500)의 구성요소에 따라, X-방향으로 또는 Y-방향으로 연장될 수도 있다. 예시된 실시형태에서, (X-방향 오버레이를 측정하기 위한) 구성요소(510-511)에 위치된 격자(530)는 Y-방향으로 연장되고, (Y-방향 오버레이를 측정하기 위한) 구성요소(520-521)에 위치된 격자(530)는 X-방향으로 연장된다. 예를 들어, 구성요소(510)의 FR 영역 내의 격자(530)는, 구성요소(520)의 FR 영역 내의 격자(530)에 수직이다.
서브-패턴(540)은 사이즈에 있어서 격자(530)보다 현저히 작은 패턴을 포함한다. 일부 실시예에서, 각각의 격자(530)와 각각의 서브-패턴(540) 사이의 사이즈의 차이는, 적어도 하나의 자릿수(one order of magnitude)(예를 들어, x10)이다. 서브-패턴(540)은 아래에서 보다 상세히 논의되는 바와 같이, 초점 정보를 획득하기 위해 추가된다. 도 15a에 도시된 실시예에서, 서브-패턴들(540)은 몇몇 서브세트들로 분할되고, 여기서 각 서브세트 내의 서브-패턴들(540)은, 수직 배향된 격자들(530) 중 각각의 격자에 대하여 “우측”(X-방향)으로 위치되는 “열”로서 배열된다. 구성요소들(520 또는 521)에 위치된 FR 영역에 대해, 격자들(530)은 X-방향으로 연장되도록 90도 회전될 것이고, 서브-패턴들(540)은 서브세트들로 분할될 것이며, 여기서 각 서브세트는 그 경우에 수평 배향된 격자들(530) 중 각각의 격자의 "상부" 또는 "바닥"(Y-방향)에 위치되는 "행"으로서 배열된다.
여전히 도 15a를 참조하면, 영역 FR의 하부 층은, 복수의 가늘고 긴 격자들(550)을 포함한다. 격자들(550)은 격자들(530)이 연장되는 방향과 동일한 방향(예를 들어, 구성요소들(510-511)에서 Y-방향 및 구성요소들(520-521)에서 X-방향)으로 연장된다. 그러나, 이 실시예에서 하부 층에는 서브-패턴이 없다. 그러나, 일부 다른 실시예에서, 서브-패턴들(540)은 상부 층 대신에 하부 층에 위치될 수도 있다고 이해된다.
이제 도 15b를 참조하면, 영역(FL)은 영역(FR)과 많은 유사점을 공유한다. 예를 들어, 영역들(FR 및 FL) 모두는 상부 층 및 하부 층을 포함한다. 복수의 가늘고 긴 격자(530)가 상부 층에 구현되고, 복수의 가늘고 긴 격자(550)가 하부 층에 구현된다. 또한, 영역들(FR 및 FL) 모두에 대해, 상기 층들 중 하나(예를 들어, 본 명세서에서의 상부 층)은 복수의 서브-패턴들(540)을 포함하지만, 다른 층(예를 들어, 본 명세서에서의 하부 층)은 포함하지 않는다. 그러나, 영역(FR)과 달리, 서브-패턴(540)은 격자(530)의 "좌측"(X 방향)에 위치된다. 영역(FR)이 (예를 들어, Y-방향 오버레이를 측정하기 위해) 구성요소들(520-521)에 구현되었다면, 서브-패턴들(540)은 격자들(530)의 “바닥” 또는 “상부”(Y-방향)에 위치된다. 이러한 방식으로, 영역(FR 및 FL)은 서로 대칭적이다.
영역 FR 또는 FL에서의 서브-패턴들(540)의 존재는 회절 강도 신호에 영향을 미치므로, "사이드 로브(side lobe)"가 나타난다. 이는 서브-패턴(예를 들어, 서브-패턴(540))을 갖는 오버레이 마크 및 서브-패턴이 없는 오버레이 마크에 각각 대응하는 그래프(570) 및 그래프(571)를 포함하는 도 16에 도시된다. 보다 상세하게, 그래프(570) 및 그래프(571) 각각은, 위치의 시프트를 나타내는 X-축을 포함하며, 이는 오버레이 및 상부 층과 하부 층 사이의 내장(built-in) 바이어스를 포함할 수도 있다. 또한, 그래프(570) 및 그래프(571)는 각각 +1차 회절 광과 -1차 회절 광 사이의 비대칭에 대응하는 회절 광 강도를 나타내는 Y-축을 포함한다. 예를 들어, 비대칭은 전술한 비대칭 정보(As = I+1 - I-1로 표시됨)를 포함 할 수도 있다.
이에 따라, 그래프(570, 571)는 회절 광 강도(예를 들어, As = I+1 - I-1)가 서브-패턴이 없는 오버레이 마크 및 서브 패턴이 있는 오버레이 마크의 상부 층과 하부 층 사이의 위치 관련 시프트(이는 오버레이를 포함함)의 함수로서 어떻게 변하는 지를 나타낸다. 그러나, 서브-패턴들(예를 들어, 도 15a 및 도 15b의 서브-패턴들(540))의 존재는, 그래프(570)에서 사이드 로브, 예를 들어 사이드 로브(580 및 581)를 야기한다. 사이드 로브(580 및 581)는 그래프(570)에 대해 매끄러운 곡선이어야 하는 점에서 "범프" 또는 "돌출부"로서 스스로를 나타낸다. 다시 말해서, 그래프(570)는 서브-패턴(540)이 구현되지 않은 경우 그래프(571)와 실질적으로 유사할 것이다.
일부 실시예에서, 사이드 로브(580)는 영역(FR)으로부터의 서브-패턴들(540)에 의해 야기될 수도 있고, 사이드 로브(581)는 영역(FL)으로부터의 서브-패턴들(540)에 의해 야기될 수도 있다. 사이드 로브(580-581)는 초점 정보(리소그래피 프로세스에서의 노광의 초점)와 연관되어 있으며, 이에 따라 양호한 임계 치수를 달성하기 위한 최적의 초점이 무엇인지를 결정하는데 사용될 수도 있다. 사이드 로브(580-581)는 서로 대칭적이기 때문에, 오버레이를 결정하기 위해 상쇄될 수 있다. 이러한 방식으로, 본 개시 내용의 오버레이 마크(예를 들어, 오버레이 마크(500))는 오버레이 및 초점 정보 모두를 획득하는데 사용될 수도 있다.
도 17a 및 도 17b는 본 개시 내용의 실시예에 따른 서브-패턴들을 가진 오버레이 마크의 일부의 부분 평면도를 도시한다. 서브-패턴(예를 들어, 서브 패턴의 수 및 위치)을 규정할 수도 있는 다양한 파라미터가 또한 도 17a 및 도 17b에 시각적으로 도시되어 있다. 도 17a에서, 복수의 직사각형 서브-패턴(540)이 격자(530)에 인접하여 구현된다. 서브-패턴들(540)의 수는, 파라미터 N으로 표시되며, 여기서 N>=1이다.
서브 패턴들은 또한 2 이상의 방향으로 격자들(530) 주위에 구현될 수도 있다. 예를 들어, 도 17b에 도시된 바와 같이, 하나 이상의 서브-패턴(540A)은 격자(530)의 "좌측" 편에 배열될 수도 있다. 파라미터 Nv>=1은 이 영역에 하나 이상의 서브 패턴(540A)이 있음을 나타낸다. 서브-패턴들은 단일 열/행, 또는 다수의 열 및/또는 다수의 행을 갖는 어레이로서 배열될 수도 있다. 파라미터 Iv는 격자(530)와 서브-패턴들(540A) 중 가장 가까운 서브-패턴(540A) 사이의 거리를 나타낸다. 파라미터 Pv는 서브-패턴들(540A)의 Y-방향의 피치(예를 들어, 서브-패턴들 중 하나의 치수 그리고 2개의 인접한 서브-패턴들(540A) 사이의 거리의 합)를 나타낸다. 파라미터 Pvh는, 예를 들어 서브-패턴(540A)의 2개 이상의 열(Y-방향으로 연장되는 열)이 있을 때, X-방향으로의 서브-패턴의 또 다른 피치를 나타낸다. 파라미터 Pv는 Y-방향으로 측정되고, 파라미터 Pvh는 X-방향으로 측정된다.
서브 패턴(540B)의 다른 그룹은 Y-방향으로 격자(530)의 "바로 위"에 위치된다. 파라미터 Nhh>=0은 격자(530) "위의 영역"에서의 서브-패턴(540B)의 수가 1 이상(Nhh>0인 경우) 또는 전혀 없음(Nhh=0인 경우)일 수도 있음을 의미한다. 파라미터 Ihh는 격자(530)와 서브-패턴들(540B) 중 가장 가까운 서브 패턴(540B) 사이의 거리를 나타낸다. 파라미터 Phh는 서브-패턴(540B)의 Y 방향의 피치를 나타낸다.
다른 그룹의 서브-패턴들(540C)은 Y-방향으로 격자(530)의 "바로 아래"에 위치된다. 파라미터 Nhl>=0은 격자(530) "아래의 영역"의 서브-패턴(540C)의 수가 1 이상(Nhl>0인 경우)이거나 전혀없는 경우(Nhl=0인 경우)일 수 있음을 의미한다. 파라미터 Ih1은 격자(530)과 서브-패턴들(540C) 중 가장 가까운 서브-패턴(540C) 사이의 거리를 나타낸다. 파라미터 Phl은 서브-패턴(540C)의 Y-방향의 피치를 나타낸다.
다른 그룹의 서브-패턴들(540D)은 X-방향 및 Y-방향으로 격자(530) "위에 비스듬하게" 위치된다. 파라미터 Nch>=0은, 격자(530) "위의 비스듬하게 있는 영역"에서의 서브-패턴(540D)의 수가 1 이상(Nch>0인 경우)이거나 전혀없는 경우(Nch=0 인 경우)일 수 있음을 의미한다. 파라미터 Ich는 X 및 Y 방향으로의 격자(530)와 서브-패턴들(540D) 중 가장 가까운 서브-패턴(540D) 사이의 대각선 거리를 나타낸다. 파라미터 Pch는 서브-패턴들(540D)의 X 및 Y 방향의 대각 피치를 나타낸다. 각도 θch는 서브-패턴들(540D)의 대각선 각도를 나타낸다.
다른 그룹의 서브 패턴(540E)은 X-방향 및 Y-방향으로 격자(530)의 "비스듬하게 아래"에 위치된다. 파라미터 Ncl>=0은 격자(530)의 "비스듬하게 아래에 있는 영역"에서의 서브-패턴(540E)의 수가 1 이상(Ncl>0인 경우) 또는 전혀없는 경우(Ncl=0인 경우)일 수 있음을 의미한다. 파라미터 Icl은 X 및 Y 방향으로의 격자(530)와 서브 패턴(540E)들 중 가장 가까운 서브 패턴(540E) 사이의 대각선 거리를 나타낸다. 파라미터 Pcl은 서브 패턴들(540E)의 X 및 Y 방향의 대각 피치를 나타낸다. 각도 θcl는 서브-패턴(540E)의 대각선 각도를 나타낸다.
서브-패턴들(540A-540E)의 구성은, 리소그래피 프로세스 윈도우, 예를 들어 초점 또는 노광 도즈를 미세하게 조정하는데 사용될 수도 있다. 서브-패턴들(540A-540E)의 구성은 또한 위에서 논의된 사이드 로브 효과를 조정하고 및/또는 후술하는 보쑹(Bossung) 곡선을 수정하는데 사용될 수도 있다.
전술한 실시예가 서브-패턴(540)을 다소 직사각형 톱뷰 형상을 갖는 것으로 도시하였지만, 서브 패턴에 대해 다른 설계가 가능하다. 예를 들어, 도 18a-18e를 참조하면, 서브-패턴의 몇몇 예시적인 실시예의 평면도가 도시되어 있다.
도 18a에 도시된 실시예에서, 서브-패턴(540F)은 격자(530)에 인접하여 구현된다. 본 실시예에서, 서브-패턴(540F)은 5개의 다각형을 포함한다. 각 다각형은 3개 이상의 면(side)을 갖는다(즉, n>=3, n은 다각형의 면). 다각형의 면의 수는, 격자 회절에 의해 생성된 사이드 로브 효과를 조정하도록 구성될 수도 있다. 다른 다각형을 사용하면, 오버레이 마크가 약간 상이한 초점 심도(depth of focus; DOF)를 생성한다.
도 18b에 도시된 실시예에서, 서브 패턴(540G)은 격자(530)에 인접하여 구현된다. 본 실시예에서, 서브 패턴(540G)은 4개의 원형 또는 원형 패턴을 포함한다. 서브-패턴들(540G)은 또한 포인트 대칭 서브-패턴으로 지칭될 수도 있다. 원형 모양의 서브-패턴(540G)의 수, 크기 및/또는 위치는 사이드 로브 효과를 부드럽게 조정하도록 구성될 수도 있다.
도 18c에 도시된 실시예에서, 서브-패턴(540H)은 격자(530)에 인접하여 구현된다. 본 실시예에서, 서브 패턴(540H)은 5개의 타원형 패턴을 포함한다. 서브 패턴(540H)은 또한 축 대칭 서브-패턴으로 지칭될 수도 있다. 타원형 서브 패턴(540H)의 수, 크기 및/또는 위치는 사이드 로브 효과를 부드럽게 조정하도록 구성될 수도있다.
도 18d에 도시된 실시예에서, 서브-패턴(540I)은 격자(530)에 인접하여 구현된다. 이 실시예에서, 서브-패턴(540I)은 격자(530)와 유사한 톱뷰 형상을 갖는 "라인"으로 형성된다. 하나 이상의 "라인 형" 서브 패턴(540I)은 격자(530)의 어느 한 측면 상에 구현될 수도 있다. 각 서브-패턴(540I)의 수평/수직 치수, 격자(530)와 가장 가까운 서브-패턴(540I) 사이의 간격, 및/또는 서브 패턴(540I)의 피치와 같은 파라미터는, 사이드 로브 효과를 조정하도록 구성될 수도 있다.
도 18e에 도시된 실시예에서, 상이한 유형들의 서브-패턴들의 조합이, 격자들(530)에 인접하여 구현될 수도 있다. 예를 들어, 라인 형 서브-패턴(540I)은 격자(530)에 인접하여 구현될 수도 있고, 직사각형 서브-패턴(540A)은 라인 형 서브 패턴(540I)에 인접하여 구현될 수도 있다. 다른 실시예에서, 서브-패턴들(540A, 540F, 540G, 540H, 540I)은 다양한 상이한 조합 및 서브-조합으로 혼합될 수도 있다. 또한, 본 명세서에서 논의된 서브-패턴들의 형상들 중 임의의 하나는, 도 17b에 도시된 바와 같이, 격자(530)의 상이한 방향들 상에 배치되는 서브-패턴들(540B-E)을 구현하는데 사용될 수도 있다.
또한, 본 개시 내용에서 전술된 격자들 및 서브-패턴들의 형상 및 프로파일이 포토 마스크 상의 설계를 나타낼 수도 있다는 것이 이해된다. 그러나, 일단 이러한 패턴이 웨이퍼 위에 패터닝되면, 광학 효과로 인해, 원래의 설계와 닮아 버릴 수 있습니다. 예를 들어, 직사각형 또는 다각형 오리지널 설계를 갖는 패턴들은, 일단 이들이 웨이퍼 상에 패터닝되면 더 둥글게 되거나 또는 적어도 비직선 에지를 가질 수도 있다. 그럼에도 불구하고, 이들은 위에서 논의된 사이드 로브를 여전히 야기할 수도 있으며, 이는 본 명세서의 오버레이 마크가 오버레이 및 초점을 결정하는데 사용되도록 허용한다.
다시 도 14를 참조하면, 구성요소(510-511) 각각은 X-방향 오버레이를 측정하는데 사용되고, 구성요소(520-521) 각각은 Y-방향 오버레이를 측정하는데 사용된다. 이와 같이, 구성요소(510-511) 내의 영역들(FR 및 FL)은, Y-방향으로 서로 인접하게 배치되고, 구성요소(520-521) 내의 영역들(FR 및 FL)은 X-방향으로 서로 인접하게 배치된다. 달리 말하면, 구성요소(510-511)에 대해, 영역들(FR 및 FL)은 X-방향으로 연장되는 경계를 공유하는 반면에, 구성요소(520-521)에 대해서는, 영역(FR 및 FL)이 Y-방향으로 연장되는 경계를 공유한다.
각 구성 요소들(510-511 또는 520-521) 내의 영역(FR) 또는 영역(FL)은, 도 15a-15b, 도 17a-17b, 또는 도 18a-18e에서 전술한 서브-패턴을 포함하도록 구성될 수도 있다. X-방향의 오버레이 측정은, Y-방향의 오버레이 측정과 간섭하지 않으며, 그 역도 마찬가지이므로, 구성요소(510-511) 내의 영역들(FR 및 FL)은, 서브-패턴의 형상, 크기, 수 및/또는 위치에 대하여, 구성요소(520-521) 내의 영역들(FR 및 FL)과 상이한 서브-패턴을 포함할 수도 있다(또는 상이한 서브-패턴 설계를 가질 수도 있다).
오버레이 마크(500)는 구성요소들(510-511 및 520-521)의 각각에 대한 영역들(FR 및 FL)을 포함하기 때문에, 오버레이 마크는 더 많은 오버레이 측정이 행해질 수 있도록 허용한다. 예를 들어, 도 4를 참조하여 위에서 논의된 오버레이 계산식을 사용하여, 본 명세서에서 OVL-FR로 표현될 수도 있는 영역 FR에 대한 오버레이가 측정될 수도 있는 반면에, 다른 오버레이는 영역 FL에 대해 측정될 수도 있으며, 이는 본 명세서에서 OVL-FL로서 표현될 수도 있다. OVL-FR 및 OVL-FL은 동일한 방향의 오버레이에 대응한다. 예를 들어, 영역들(FR 및 FL)이 오버레이 마크(500)의 구성요소들(510-511)에서 구현되면 OVL-FR 및 OVL-FL은 X-방향 오버레이에 오버레이될 수 있거나, 또는 OVL-FR 및 OVL-FL은 영역들(FR 및 FL)이 오버레이 마크(500)의 구성요소(520-521)에서 구현되면 Y-방향 오버레이에 오버레이될 수 있다.
오버레이 마크(500)의 각각의 구성요소(510-511 및 520-521)는 2개의 오버레이 측정치(각 오버레이 마크(500)에 대한 총 8개의 오버레이 측정치)를 획득할 수 있기 때문에, 오버레이 마크(500)는 오버레이 측정 정확도를 향상시킬 수 있는 반면에, 영역들(FR 및 FL)이 없는 오버레이 마크는 일반적으로 구성요소 당 하나의 오버레이 측정(각 오버레이 마크에 대해 총 4개의 오버레이 측정)을 행할 수 있다. 일부 실시예에서, 오버레이 데이터(OVL-FR 및 OVL-FL)은 합산될 수 있고, 2로 나누어져서 구성요소들(510-511 및 520-521) 각각에 대한 평균 오버레이를 획득할 수 있다. 다시 말해서, 평균 오버레이 측정은 OVL =(OVL-FR + OVL-FL)/2로서 산출될 수도 있다.
도 16에 도시된 사이드 로브(580-581)를 야기하는 서브-패턴의 구현으로 인해, 초점은 본 개시 내용의 다양한 양태에 따른 오버레이와 또한 상관된다. 예를 들어, 초점은 영역(FR)(예를 들어, OVL-FR)을 통해 획득된 오버레이와 영역(FL)(예를 들어, OVL-FL)을 통해 획득된 오버레이 간의 차이와 상관될 수도 있다. 수학적으로, 이것은 다음과 같이 표현될 수도 있다.
Figure 112018086908813-pat00002
일부 실시예에서, 초점 및 오버레이 간의 상관 관계는, Focus = a*OVL+b와 같은 선형 방정식에 의해 근사화될 수도 있으며, 여기서 a 및 b는 상수이다. 다른 실시예에서, 초점과 오버레이 간의 상관 관계는, (다항식을 포함하는 방정식과 같은) 고차 방정식으로 표현될 수도 있다. 초점과 오버레이 간의 상관 관계를 근사화하는데 사용된 방정식에 관계없이, 일단 충분한 오버레이 샘플이 수집되면, 방정식의 상수(예를 들어, a 및 b)가 해결될 수도 있다고 이해된다. 이 방정식을 사용하면, 오버레이 데이터를 측정한 후에 초점을 결정할 수도 있다.
도 19는 임계 치수(CD) 대(versue) 초점의 그래프(600)를 도시한다. 예를 들어, 그래프(600)의 X-축은 초점(예를 들어, 노광 프로세스의 초점 길이)을 나타내고, 그래프(600)의 Y0축은 측정된 CD를 나타낸다. 보다 상세하게는, 그래프(600)를 생성하기 위해 하나 이상의 테스트 웨이퍼가 사용될 수도 있다. 오버레이 마크(500)와 유사한 복수의 오버레이 마크가 하나 이상의 테스트 웨이퍼 상에 구현될 수도 있다. 이들 오버레이 마크를 제조하는데 사용된 초점(및/또는 노광 도즈(dose))은 서로 다소 다를 수도 있다. 위에서 논의된 바와 같이, 초점은 오버레이와 상관 관계가 있다. 따라서, (예를 들어, 전술한 바와 같은 비대칭 광 회절 강도를 통해) 오버레이 데이터가 획득된 후에 웨이퍼 상의 이들 상이한 오버레이 마크와 연관된 초점 데이터가 결정될 수 있다. CD는 초점의 각 샘플 데이터에 대응하여 측정된다.
그래프(600)는 곡선(610) 및 곡선(620)을 포함한다는 점에 주목해야 한다. 이들 곡선은 "보쑹 곡선(Bossung curve)"으로 지칭된다. 곡선(610)은 구성요소들(510 및/또는 511)을 통해 획득된 측정치에 대응하는 반면, 곡선(620)은 구성요소들(520 및/또는 521)을 통해 획득된 측정치에 대응한다. 곡선(610 및 620)은 초점의 관점에서 서로 변위된다. 이러한 변위는 구성요소(510-511) 상의 서브-패턴을 구성요소(520-521) 상의 패턴[예를 들어, 패턴의 크기 또는 패턴의 밀도]과 상이하게 되도록 구성함으로써, 의도적으로 구현될 수 도 있다. 서브-패턴의 각각의 고유한 설계/배열이 고유한 곡선에 대응하기 때문에, 구성요소(510/511)와 구성요소(520/521) 사이의 차이(예를 들어, 서브-패턴의 관점에서의 차이)가 도 19의 곡선(610 및 620)의 분리를 초래한다.
도 19에 도시 된 바와 같이, 곡선(610 및 620)은 교점(640)에서 교차할 수도 있다. 본 개시의 다양한 양태에 따르면, 교점(640)에 대응하는 초점은, 최적의 초점을 나타낼 수도 있다. 교점(640)이 최적의 초점인 하나의 이유는, 교점(640)이 곡선(610)과 곡선(620) 모두에 대해 CD를 동시에 최적화하는 초점을 나타낸다는 것이다. 다시, 곡선(610 및 620)은 X-방향 오버레이 및 Y-방향 중첩을 각각 측정하는 구성요소(510 및 511)를 사용하여 획득된다. 따라서, 곡선(610 및 620) 모두에 대응하는 CD를 최적화하는 것은, X 및 Y 방향 모두에서 웨이퍼 상의 피쳐에 대한 최상의 CD 균일성 성능을 나타낸다. 최적의 초점 범위(650)는 곡선(610 및 620)에서 가장 큰 CD 값에 대응하는 초점 값에 각각 도달될 때까지, 도 19의 X-축을 따른 양방향으로 교점(640)으로부터 최적 초점을 확장함으로써 획득될 수도 있다. 이 최적의 초점 범위(650)는 (예를 들어, CD 균일성에 대하여) 최적화된 CD 성능을 달성하기 위한 장래의 반도체 제조에 사용될 수도 있다.
도 20a 및 도 20b는 각각 본 개시 내용의 실시예에 따른 콤보 마크(700) 및 합성(compound) 마크(701)를 도시한다. 콤보 마크(700) 및 합성 마크(701)는 오버레이 마크의 다른 실시예가다. 이들은 각각 도 14를 참조하여 전술한 오버레이 마크(500)와 유사할 수도 있다. 그러나, 콤보 마크(700) 및 합성 마크(701)는 각각 3개 이상의 층과 관련될 수도 있다. 예를 들어, 콤보 마크(700) 및 합성 마크(701)는 각각 위에서 논의된 구성요소(510-511 및 520-521)와 유사할 수도 있는 4개의 구성요소(A, A', 및 B, B')를 포함할 수도 있다. 구성요소들(A 및 A') 간의 차이는, 구성요소(A)가 그 상부 층과 하부 층 사이의 +d 시프트/바이어스에 대응하는 반면, 구성요소(A')는 그 상부 층과 하부 층 사이의 -d 시프트/바이어스에 대응한다는 것이다. 유사하게, 구성요소들(B 및 B') 간의 차이는 구성요소(B)가 그 상부 층과 하부 층 사이의 +d 시프트/바이어스에 대응하는 반면, 구성요소(B')는 그 상부 층과 하부 층 사이의 -d 시프트/바이어스에 대응한다는 것이다.
콤보 마크(700)에 대해, 구성요소(A 및 A')는 각각 MD(예를 들어, 금속-제로) 층과 폴리실리콘 층 사이의 오버레이를 측정하도록 구성된다. X-방향의 정렬은 MD 층과 폴리실리콘 층 사이에서 중요하지만 Y-방향에서의 정렬은 중요하지 않으므로, 구성요소(A 및 A')는 각각 X-방향의 오버레이를 측정하지만, Y-방향의 오버레이를 측정하지 않도록 구성된다. 한편, 구성요소(B 및 B')는 MD 층과 OD(활성 영역) 층 사이의 오버레이를 측정하도록 구성된다. Y-방향의 정렬은 MD 층과 활성 영역(OD) 사이에서 중요하지만, X-방향의 정렬은 중요하지 않으므로, 구성요소(B 및 B')는 Y-방향의 오버레이를 측정하지만, X-방향의 오버레이를 측정하지 않도록 구성된다.
합성 마크(701)은 콤보 마크(700)와 많은 유사점을 공유하지만, 일부 작은 차이가 있다. 하나의 차이는 합성 마크(701) 내의 구성요소(A 및 A')는 현재 층과 프리 층(pre-layer)(예를 들어, 현재 층 아래에 있음) 사이의 오버레이를 측정하도록 구성되고, 합성 마크(701)의 구성요소(B 및 B')는 현재 층과 포스트 층(post-layer)(예를 들어, 현재 층 위에 있음) 사이의 오버레이를 측정하도록 구성된다는 것이다. 본 명세서에서 논의된 현재 층, 프리 층, 및/또는 포스트 층은, 금속-제로 층, 폴리실리콘 층, 또는 활성 영역(OD) 층으로 제한되지 않으며, 이들은 반도체 제조에서 임의의 층일 수도 있다.
합성 마크(701)의 구성요소(A, A', B 및 B')는 단지 한 방향으로 오버레이를 측정하도록 제한되지 않는다고 또한 이해된다. 예를 들어, 합성 마크(701)의 두 개의 상이한 실시예가 모두 단일 웨이퍼 상에 구현될 수도 있다. 합성 마크(701)의 제1 실시예에서, 그 구성요소(A 및 A')는 각각 X-방향 오버레이를 측정하도록 구성되는 반면에, 그 구성요소(B 및 B')는 각각 Y-방향 오버레이를 측정하도록 구성된다. 합성 마크(701)의 제2 실시예에서, 그 구성요소(A 및 A')는 각각 Y-방향 오버레이를 측정하도록 구성되는 반면에, 그 구성요소(B 및 B')는 각각 X-방향 오버레이를 측정하도록 구성된다. 이와 같이, 복수의 합성 마크(701)는 현재 층, 상기 현재 층 아래의 프리 층 및 상기 현재 층 위의 포스트 층 사이의 X-방향 오버레이 및 Y-방향 오버레이 모두를 측정하는데 사용될 수도 있다.
초점 정보를 결정하는 것 이외에, 본 명세서의 오버레이 마크는 또한 본 개시 내용의 다양한 양태에 따라 CD 정보를 결정하는데 사용될 수 있다. 예를 들어, 이제 도 21a 내지 도 21c를 참조하면, 오버레이 마크(800)가 도시되어있다. 오버레이 마크(800)는 또한 오버레이 마크(500)의 구성요소들(510-511 및 520-521)과 유사한 4개의 구성요소들(810-811 및 820-821)을 포함하기 때문에, 오버레이 마크(800)는 도 14를 참조하여 위에서 논의된 오버레이 마크(500)와 유사하다. 구성요소들(810-811 및 820-821)의 각각은 또한, 위에서 논의된 오버레이 마크(500)의 FR 영역 및 FL 영역과 유사한 FR 영역 및 FL 영역을 포함한다.
본 명세서의 도시된 실시예에서, 도 21a는 (예를 들어, 그 구성 요소(810-811 및 820-821)뿐만 아니라 그 내부의 FR 영역 및 FL 영역에 대한) 오버레이 마크(800)의 구성의 평면도를 도시하며, 도 21b는 [격자(830) 및 서브 패턴(840)을 포함하는] 구성요소의 층들 중 하나의 평면도를 도시하고, 도 21c는 [격자(831) 및 서브-패턴(840)을 포함하는) 구성요소(820)의 층들 중 하나의 평면도를 도시한다. 전술한 바와 같이, 구성요소들(810 및 820)의 각각은 상부 층 및 하부 층을 포함할 수도 있으며, 여기서 상부 층과 하부 층 사이에 +d 또는 -d의 바이어스/시프트가 존재한다. 상기 서브-패턴들(840)은 상기 층들 중 하나에 있을 수도 있지만, 반드시 상기 다른 층에 있을 필요는 없다. 도 21b 및 도 21c에 도시된 실시예에서, 구성요소들(810 및 820)에 대한 상부 층이 도시되고, 서브-패턴(540)은 상부 층 내에 위치된다. 그러나, 다른 실시예에서는 서브-패턴(540)이 하부 층에 구현될 수도 있다고 이해된다.
도 21a에 도시된 바와 같이, 구성요소(810)는 구성요소(820)에 대하여 수직으로 배향된다. 이것은 도 21b 및 도 21c에서 보다 상세히 도시된다. 예를 들어, 구성요소(810)에 대응하는 도 21b에 도시된 바와 같이, 격자(830)는 각각 Y-방향으로 연장되고, 서브-패턴(840)은 각각 Y-방향으로 연장되는 상이한 열(column)로 배열된다. 한편, 구성요소(820)에 대응하는 도 21c에 도시된 바와 같이, 격자(831)는 각각 X-방향으로 연장되고, 서브-패턴(840)은 각각 Y-방향으로 연장되는 상이한 열로 배열된다.
위에서 논의된 바와 같이, 오버레이 마크(800)로부터 초점 정보를 가장 잘 추출하기 위해, 도 21b의 서브-패턴(840)은 예를 들어 그 개수, 형상, 크기 등에 대하여, 도 21c의 서브-패턴(840)과 다르게 구성될 수도 있다. 또한, 오버레이 마크(800)가 CD 정보를 추출하기 위해 사용되기 때문에, 도 21b의 격자들(830)은 또한 도 21c의 격자들(831)과 다르게 구성된다. 예를 들어, 도 21b의 격자들(830)은 각각 X-방향으로 측정된 폭(835)을 갖고, 도 21c의 격자들(831)은 각각 Y-방향으로 측정된 폭(836)을 가지며, 여기서 폭(835)은 폭(836)과 동일하지 않다. 일부 실시예에서, 폭(835)은 폭(836)보다 실질적으로 작을 수도 있고, 예를 들어 일부 실시예에서는 적어도 25% 작거나, 다른 실시예에서는 적어도 50% 작을 수도 있다. 다시 말해서, 구성요소(820)에서의 격자(831)는 구성요소(810)에서의 격자(830) 보다 실질적으로 "더 넓다". 격자(830 및 831) 사이의 격자 폭(835-836)의 차이는 오버레이 마크(800)의 구성요소(810 및 820)가 상이한 임계 치수(CD)를 갖는다는 것을 의미한다. 다시 말해서, 동일한 오버레이 마크(800)는 상이한 CD가 존재하도록 구성될 수도 있다.
간략화를 위해 구체적으로 도시되지는 않았지만, 위의 논의는 구성요소(811 및 821)에도 적용될 수도 있다고 이해된다. 다시 말해서, 구성요소(811)는 그 상부 층 및 하부 층이 구성요소(810)와 다른 방향으로 시프트/바이어스되는 것을 제외하고는, 구성요소(810)와 실질적으로 유사할 수도 있다. 마찬가지로, 구성요소(821)는 그 상부 층 및 하부 층이 구성요소(820)와 다른 방향으로 시프트/바이어스되는 것을 제외하고는, 구성요소(820)와 실질적으로 유사할 수도 있다. 이와 같이, 구성요소(821)는 또한 구성요소(811) 보다(또는 구성요소(810) 보다) 실질적으로 "더 넓은" 격자를 가질 수도 있다. 또한, 일부 다른 실시예에서, 구성요소(811 및 821)는 또한 그들의 격자가 전술한 격자(830 및 831)와 상이한 폭을 가질 수 있도록 구성될 수도 있다.
오버레이 마크(800)의 다양한 구성요소들 사이의 격자 크기의 차이는, CD 정보의 추출을 허용한다. 이는 그래프(910) 및 그래프(920)를 나타내는 도 22에 도시된다. 그래프(910)는 임계 치수(CD)를 나타내는 X-축 뿐만 아니라 회절 강도(I)를 나타내는 Y-축을 갖는다. 그래프(910)는 CD와 회절 강도 사이의 관계를 나타내는 플롯(930)을 포함하는데, 즉 이들 각각이 서로 어떻게 관련되어 변하는지를 나타낸다. 그래프(920)는 임계 치수(CD)를 나타내는 X-축 뿐만 아니라 회절 강도 대 CD(dI/dCD)의 도함수를 나타내는 Y-축을 갖는다. 그래프(920)는 CD와 dI/dCD 사이의 관계를 나타내는 플롯(940)을 포함하는데, 즉 이들 각각이 서로 어떻게 관련되어 변하는지를 나타낸다. 다시 말해서, 플롯(940)은 플롯(930)의 도함수일 수도 있고, 또는 플롯(930)은 플롯(940)의 적분값이라고 달리 표현될 수도 있다. 본 명세서에 도시된 플롯(930 및 940)은 단지 예시의 목적을 위한 것이며, 수학적으로 100% 정확한 것은 아니며, 또는 이들이 나타내는 기본 변수의 실제 거동을 반드시 반영할 수 필요는 없다고 이해된다.
전술한 바와 같이, 오버레이 마크(800)는 상이한 CD(예를 들어, 오버레이 마크(800)의 다양한 구성요소에 대한 격자의 폭)를 가지도록 구성된다. 회절 광 강도는 오버레이 마크(800)의 구성요소들 각각에 대해 측정될 수도 있고, 플롯(930) 상의 상이한 지점으로 산출된다. 노광 에너지는 회절 광 강도와 직접 상관 관계가 있는 것으로 이해된다. 따라서, 노광 에너지가 변화됨에 따라, 회절 광 강도와 CD 사이의 관계가 더욱 변화할 수 있으며, 이것은 플롯(930) 상의 상이한 지점에 대응할 수도 있다. 이는 복수의 측정치를 모으기 위해 오버레이 마크(800)와 유사한 하나 이상의 오버레이 마크에 대해 반복될 수도 있다. 일부 실시예에서, 플롯(940)은 예를 들어 SEM(주사 전자 현미경) 툴 또는 오버레이 측정 툴을 사용하여 CD 및 회절 광 강도 정보를 측정함으로써 먼저 획득되고, 플롯(930)은 플롯(940)의 적분값을 취함으로써 유도된다.
플롯(930)이 이용가능하게 되면, CD 예측을 행할 수 있다. 예를 들어, 플롯(930 및 940)은 테스트 웨이퍼 상의 하나 이상의 오버레이 마크(800)를 사용하여 생성되거나 유도될 수도 있다. 플롯(930 및 940)이 이용가능하게 된 후에, 후속하여 제조된 웨이퍼 상의 피쳐의 CD는 회절 광 강도를 측정함으로써, 예를 들어 후속하여 제조된 웨이퍼 상에 오버레이 마크를 사용함으로써 예측될 수도 있다. 회절 광 강도와 CD 사이의 관계가(예를 들어, 플롯(930)에 기초하여) 현재 알려지기 때문에, CD는 회절 광 세기의 측정을 통해 결정될 수있다. 따라서, 여기에서 논의된 오버레이 마크는 오버레이(종래의 오버레이 마크의 주요 기능 임)뿐만 아니라 임계 치수(CD) 정보뿐만 아니라 초점 정보를 측정하는 데 사용될 수 있다.
도 23은 본 발명의 오버레이 마크를 사용하여 초점을 측정하는 방법(1000)의 흐름도를 도시한다. 오버레이 마크는 전술한 오버레이 마크(200A-200D, 400A-400F, 500, 700-701, 또는 800)일 수도 있다. 방법(1000)은 단계(1010) 및 단계(1020)를 포함하며, 회절 광 강도는 예를 들어 도 3을 참조하여 전술된 바와 유사한 방식으로 측정된다. 단계 들(1010 및 1020) 모두에서, +1 차 회절 광(예를 들어, I+1) 및 -1 차 회절 광(예를 들어, I-1)에 대해 회절 광 강도가 측정된다. 그러나, 단계(1010)에서, (예를 들어, 도 4b를 참조하여 위에서 논의된 바와 같이) 상부 층과 하부 층 사이에서 +d의 시프트에 대해 회절 광 강도가 측정되는 반면에, 단계(1020)에서, (예를 들어, 도 4a를 참조하여 위에서 논의된 바와 같이) 상부 층과 하부 층 사이에서 -d의 시프트에 대해 회절 광 강도가 측정된다. 예를 들어, 단계(1010)는, 도 5의 오버레이 마크(200A)의 구성요소(210 또는 221)의 경우에서와 같이, 그 상부 층 및 하부 층 사이에 +d 바이어스를 갖는 오버레이 마크의 구성요소를 사용하여 수행될 수도 있는 반면에, 단계(1020)는 도 5의 오버레이 마크(200A)의 구성요소(220 또는 211)의 경우에서와 같이, 그 상부 층 및 하부 층 사이에 -d 바이어스를 갖는 오버레이 마크의 구성요소를 사용하여 수행될 수도 있다.
방법(1000)은 비대칭 정보가 획득되는 단계들(1030 및 1040)을 포함한다. 단계(1030)는 단계(1010) 이후에 수행되며, 여기서 +1 차 및 -1 차 회절 광 강도(시프트 +d를 사용하여 측정됨)는 +d의 시프트의 경우에 비대칭을 계산하는데 사용되며, 이는 As+d = I+1 - I-1로 표현된다. 단계(1040)는 단계(1020) 이후에 수행되며, 여기서 +1 차 및 -1 차 회절 광 강도(시프트 -d를 사용하여 측정됨)는 -d의 시프트의 경우에 비대칭을 계산하는데 사용되며, 이는 As-d = I+1 - I-1로 표현된다.
그 후, 방법(1000)은 단계(1050)로 진행하며, 이 단계에서 단계들(1030 및 1040)에서 획득된 비대칭 정보에 기초하여 오버레이가 계산된다. 일 실시예에서, 오버레이는 다음의 식을 사용하여 계산된다.
Figure 112018086908813-pat00003
여기서 OVL은 계산된 오버레이를 나타내고, d는 오버레이 마크의 상부 층 및 하부 층 사이의 시프트 또는 바이어스의 크기를 나타낸다.
그 후, 방법(1000)은 단계(1060)로 진행하며, 이 단계에서 FR 영역 및 FL 영역 모두에 대해 오버레이가 획득된다. 전술한 바와 같이, 오버레이 마크(500 또는 800)는 각각 복수의 구성요소를 가지며, 여기서 각 구성요소는 FR 영역 및 상기 FR 영역에 대해 대칭인 FL 영역을 갖는다(예를 들어, 도 15a-15b를 참조). FR 영역에 대한 오버레이는 전술한 단계(1010-1050)에 따라 측정될 수도 있고, 동일한 절차가 FL 영역에 대해 반복된다. FR 영역에 대응하는 오버레이는 도 23에서 OVL-FR로 표현될 수도 있고, FL 영역에 대응하는 오버레이는 도 23에서 OVL-FL로서 표현될 수도 있다. 이에 따라, 단계(1060)의 끝에서, 2개의 오버레이 측정이 획득되는데, 하나는 FR 영역에 대한 것이고, 다른 하나는 FL 영역에 대한 것이다.
그 후, 방법(1000)은 단계(1070)로 진행하며, 여기서 2개의 오버레이 측정치(OVL-FR 및 OVL-FL)는 더 정확한 오버레이를 획득하기 위하여 함께 평균화된다. 또한, 단계(1070)는 2개의 오버레이 측정치(OVL-FR 및 OVL-FL)로부터 초점 정보를 추출한다. 도 16을 참조하여 전술한 바와 같이, 초점은 또한 FR 영역 오버레이와 FL 영역 오버레이 간의 차이와 상관되며, 이는 수학적으로 다음과 같이 표현될 수 있다.
Figure 112018086908813-pat00004
이러한 방식으로, 본 개시 내용의 오버레이 마크는 오버레이를 측정하는데 사용될 뿐만 아니라, 도 23의 단계 1010 내지 단계 1070을 수행함으로써 초점 정보를 추출하는데 사용될 수도 있다.
도 24는 본 개시 내용의 일부 실시예에 따라 오버레이 마크를 사용하는 방법(1500)의 흐름도이다.
방법(1500)은 오버레이 마크를 통해 회절 광 강도를 측정하는 단계(1510)를 포함한다. 오버레이 마크는 상부 층 및 이 상부 층에 대하여 시프트되는 하부 층을 포함한다.
방법(1500)은 측정된 회절 광 강도에 기초하여, 오버레이 마크와 연관된 비대칭 정보를 결정하는 단계(1520)를 포함한다.
방법(1500)은 결정된 비대칭 정보에 기초하여, 오버레이 마크와 연관된 오버레이를 계산하는 단계(1530)를 포함한다.
방법(1500)은 계산된 오버레이에 기초하여, 노광 프로세스의 초점 정보를 추출하는 단계; 또는 상기 회절 광 강도에 기초하여, 웨이퍼와 연관된 임계 치수 정보를 추출하는 단계 중 적어도 하나를 수행하는 단계(1540)를 포함한다.
일부 실시예에서, 초점 정보의 추출은 노광 프로세스를 수행하기 위한 최적의 초점 범위를 결정하는 단계를 포함한다. 일부 실시예에서, 임계 치수 정보를 추출하는 단계는 회절 광 강도와 임계 치수 사이의 관계를 결정하는 단계를 포함한다. 일부 실시예에서, 단계(1510-1540)는 제조 웨이퍼가 아닌 테스트 웨이퍼 상에서 수행된다.
방법(1500)의 단계들(1510-1540) 이전, 도중 또는 이후에 추가적인 프로세스들이 수행될 수도 있음이 이해된다. 예를 들어, 방법(1500)은 테스트 웨이퍼와 같은 웨이퍼 상에 오버레이 마크(또는 복수의 유사한 오버레이 마크)를 제조하는 단계를 포함할 수도 있다. 오버레이 마크는 회절 광 강도를 측정하는 단계(1510) 이전에 제조될 수도 있다. 간략화를 위해, 추가적인 단계들은 본 명세서에서 상세히 논의되지 않는다.
도 25는 본 개시 내용의 양태에 따른 반도체 제조 방법(1600)을 나타내는 흐름도이다. 방법(1600)은 웨이퍼 상의 제1 오버레이 마크를 패터닝하는 단계(1610)를 포함한다. 제1 오버레이 마크는, 제1 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자를 포함하는 제1 구성요소; 상기 제1 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자를 포함하는 제2 구성요소; 상기 제1 오버레이 마크의 제3 영역에 위치되며, 상기 제1 방향과 상이한 제2 방향으로 연장되는 복수의 격자들을 포함하는 제3 구성요소; 및 상기 제1 오버레이 마크의 제4 영역에 위치되며, 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 제4 구성요소를 포함하며, 여기서 상기 제1 영역은 상기 제2 영역과 정렬되고; 상기 제3 영역은 상기 제4 영역과 정렬된다. 방법(1600)은 제1 오버레이 마크를 사용하여 하나 이상의 반도체 제조 프로세스를 수행하는 단계(1620)를 더 포함한다.
일부 실시예에서, 제1 구성 요소, 제2 구성 요소, 제3 구성 요소 및 제4 구성 요소 각각은 제1 서브세트의 격자들이 위치되는 상부 층 및 제2 서브세트의 격자들이 위치되는 하부 층을 포함한다.
일부 실시예에서, 제1 구성요소에 대해, 제1 서브세트의 격자들은, 제2 서브세트의 격자들에 대하여 제2 방향으로의 거리 +d만큼 시프트되며; 상기 제2 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제2 방향으로의 거리 -d만큼 시프트되며; 제3 구성요소에 대해, 제1 서브세트의 격자들은 제2 서브세트의 격자들에 대하여 제1 방향으로의 거리 -d만큼 시프트되며; 제4 구성요소에 대해, 제1 서브세트의 격자들은 제2 서브 세트의 격자들에 대하여 제1 방향으로의 거리 +d만큼 시프트된다.
일부 실시예에서, 제1 영역, 제2 영역, 제3 영역, 및 제4 영역은 정사각형의 4개의 코너 영역에 대응한다.
일부 실시예에서, 제1 오버레이 마크의 적어도 일부는 집적 회로 칩의 에지 또는 테스트 라인의 에지에 인접하여 위치된다.
일부 실시예에서, 제1 오버레이 마크는 집적 회로 칩의 적어도 일부를 포함하는 패턴을 더 포함하는 장치의 부분이며, 여기서 제1 오버레이 마크는 패턴의 경계에 인접하여 배치된다. 일부 실시예에서, 상기 장치는 상기 패턴의 코너에 인접하게 배치되는 제2 오버레이 마크를 더 포함하고, 상기 제2 오버레이 마크는 상기 제1 오버레이 마크와 다르게 구성된다. 일부 실시예에서, 제2 오버레이 마크는, 제2 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소; 상기 제2 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소 - 상기 제1 영역 및 상기 제2 영역은 서로에 대하여 대각선으로 배치됨-; 상기 제2 오버레이 마크의 제3 영역에 집합적으로 위치되며, 상기 제1 방향으로 연장되는 경계를 공유하는 제3 구성요소 및 제4 구성요소 - 상기 제3 구성요소 및 상기 제4 구성요소는 각각 상기 제2 방향으로 연장되는 복수의 격자들을 포함함 -; 및 상기 제2 오버레이 마크의 제4 영역에 집합적으로 위치되며, 상기 제1 방향 및 상기 제2 방향 모두에서 대각선으로 연장되는 경계를 공유하는 제5 구성요소 및 제6 구성요소를 포함하고, 상기 제3 영역 및 상기 제4 영역은 서로에 대하여 대각선으로 배치되며, 상기 제5 구성요소 및 상기 제6 구성요소 각각은 상기 제2 방향으로 연장되는 복수의 격자들을 포함한다. 일부 실시예에서, 제3 구성요소, 제4 구성요소, 제5 구성요소, 및 제6 구성요소 각각은, 제1 서브세트의 격자들이 위치되는 상부 층 및 제2 서브세트의 격자들이 위치되는 하부 층을 포함하며; 제3 구성요소에 대해, 제1 서브세트의 격자들은, 제2 서브세트의 격자들에 대하여 제1 방향으로 거리 +d만큼 시프트되며; 제4 구성요소에 대해, 제1 서브세트의 격자들은 제2 서브세트의 격자들에 대하여 제1 방향으로 거리 -d만큼 시프트되며; 제5 구성요소에 대해, 제1 서브세트의 격자들은 제2 서브세트의 격자들에 대하여 제1 방향으로 거리 +d만큼 시프트되며; 제6 구성요소에 대해, 제1 서브세트의 격자들은 제2 서브세트의 격자들에 대하여 제1 방향으로 거리 -d만큼 시프트된다.
방법(1600)의 단계들(1610-1620) 이전, 도중, 또는 이후에 추가적인 프로세스들이 수행될 수도 있음이 이해된다. 간략화를 위해, 추가적인 단계들은 본 명세서에서 상세히 논의되지 않는다.
도 26은 본 개시 내용의 양태에 따른 반도체 제조 방법(1700)을 도시하는 흐름도이다. 방법(1700)은 웨이퍼 상의 오버레이 마크를 패터닝하는 단계(1710)를 포함한다. 오버레이 마크는, 오버레이 마크의 제1 층에 배치된 복수의 제1 격자; 상기 오버레이 마크의 제2 층에 배치된 복수의 제2 격자 - 상기 제1 층 및 상기 제2 층 중 하나는 상부 층을 포함하고, 상기 제1 층 및 상기 제2 층 중 다른 하나는 상기 상부 층 아래에 배치된 하부 층을 포함함 - ; 및 상기 제1 층에 배치되고, 상기 제2 층에는 배치되지 않는 복수의 서브 패턴을 포함하며, 상기 제1 격자의 각각의 크기는, 적어도 상기 서브 패턴의 각각 보다 큰 자릿수를 갖는다. 방법(1700)은 오버레이 마크를 사용하여 하나 이상의 반도체 제조 프로세스를 수행하는 단계(1720)를 더 포함한다.
일부 실시예에서, 제1 격자 및 제2 격자는 각각 제1 방향으로 연장되고; 상기 제1 격자는 상기 제2 격자에 대하여 상기 제1 방향과 상이한 제2 방향으로 시프트된다.
일부 실시예에서, 제1 격자, 제2 격자, 및 서브-패턴은 오버레이 마크의 제1 영역에 위치되며; 상기 오버레이 마크는 제1 영역과 대칭인 제2 영역을 포함한다. 일부 실시예에서, 오버레이 마크는 제1 구성요소 및 제2 구성요소를 포함하며; 제1 영역 및 제2 영역은 제1 구성요소 및 제2 구성요소 모두에 포함되며; 제1 구성요소의 제1 영역은 제2 구성요소의 제1 영역에 수직으로 배향되고; 제1 구성요소의 제2 영역은 제2 구성요소의 제2 영역에 수직으로 배향된다. 일부 실시예에서, 제1 구성요소는 반도체 디바이스의 제1 층과 제2 층 사이의 X-방향 오버레이를 측정하도록 구성되며; 상기 제2 구성요소는 상기 반도체 디바이스의 제1 층과 제3 층 사이의 Y-방향 오버레이를 측정하도록 구성된다. 일부 실시예에서, 제1 구성요소의 서브 패턴은 제2 구성 요소의 서브-패턴과 다르게 구성된다. 일부 실시예에서, 제1 구성요소의 제1 격자 및 제2 구성요소의 제1 격자는 상이한 폭을 갖는다.
일부 실시예에서, 서브-패턴은 제1 격자의 각각과 동일한 방향으로 연장되는 행 또는 열로 배열된다.
일부 실시예에서, 서브-패턴은 적어도 제1 서브세트의 서브-패턴 및 제2 서브세트의 서브-패턴을 포함하며; 상기 제1 서브세트의 서브-패턴은 상기 제2 서브세트의 서브-패턴과 상이한 톱뷰 프로파일을 갖는다.
추가적인 프로세스들은 방법(1700)의 단계들(1710-1720) 이전, 도중, 또는 이후에 수행될 수도 있다고 이해된다. 간략화를 위해, 추가적인 단계들은 본 명세서에서 상세히 논의되지 않는다.
도 27 내지 도 32는 본 개시 내용의 실시예에 따른 제조의 상이한 단계에서의 디바이스(2000)의 개략적인 측단면도를 도시한다. 디바이스(2000)는 위에서 논의된 본 개시 내용의 다양한 양태에 따른 오버레이 마크를 포함할 수도 있다. 이제 도 27을 참조하면, 웨이퍼(2100)가 제공된다. 예를 들어, 일부 실시예에서 웨이퍼(2100)는 실리콘 기판을 포함할 수도 있거나, 다른 실시예에서는 다른 반도체 또는 유전체 재료를 포함할 수도 있다. 층(2110)은 웨이퍼(2100) 위에 형성된다. 층(2110)은 패터닝될 수 있는 재료, 예를 들어 유전체 재료 또는 금속 재료를 포함한다. 그 후, 패터닝된 층(2120)이 층(2110) 위에 형성된다. 일부 실시예에서, 패터닝된 층(2120)은 패터닝된 포토레지스트 층이며, 이는 제1 포토마스크에 의해 패터닝될 수도 있다. 다시 말해서, 패터닝된 층(2120)은 제1 포토마스크에 의해 규정된다.
이제 도 28을 참조하면, 패터닝된 포토레지스트 층(2120)을 마스크로서 사용하여 에칭 프로세스가 디바이스(2000)에 대해 수행된다. 에칭 프로세스의 결과로서, 패터닝된 포토레지스트 층(2120)의 톱뷰 패턴/형상을 취하기 위해 층(2110)이 에칭된다. 패터닝된 층(2110)은 전술한 본 개시 내용의 다양한 오버레이 마크의 하부 층으로서 작용할 수도 있다.
이제 도 29를 참조하면, 패터닝된 층(2110)에 의해 규정된 개구에 층(2150)이 형성된다. 그 후, CMP(chemical mechanical polishing) 프로세스와 같은 연마 프로세스가 수행되어 패터닝된 층(2110) 및 층(2150)의 상부 표면을 평탄화한다. 층(2150)은 층(2110)과 상이한 재료를 포함한다.
이제 도 30을 참조하면, 층(2210)이 층들(2110 및 2150)의 평탄화된 상부 표면 위에 형성된다. 층(2210)은 패터닝될 수 있는 재료, 예를 들어 유전체 재료 또는 금속 재료를 포함한다. 그 후, 패터닝된 층(2220)이 층(2210) 위에 형성된다. 일부 실시예에서, 패터닝된 층(2220)은 패터닝된 포토레지스트 층이며, 이는 제1 포토마스크와 상이한 제2 포토마스크[층(2110)을 패터닝하는데 사용됨]에 의해 패터닝될 수도 있다. 다시 말해서, 패터닝된 층(2220)은 제2 포토마스크에 의해 규정된다. 일부 실시예에서, 패터닝된 층(2220)은 도 3을 참조하여 위에서 논의된 상부 층(100A)에 대응할 수도 있다. 예를 들어, 패터닝된 층(2220)은 층(2110)과의 오버레이를 측정하는데 사용될 수도 있고, 만일 측정된 오버레이가 만족스럽지 않으면, 패터닝된 층(2210)은 제거될 수도 있고, 오버레이를 개선하기 위해 다른 패터닝된 층으로 대체될 수도 있다.
이제 도 31을 참조하면, 패터닝된 포토레지스트 층(2220)을 마스크로서 사용하여 에칭 프로세스가 디바이스(2000)에 대해 수행된다. 에칭 프로세스의 결과로서, 층(2210)은 패터닝된 포토레지스트 층(2220)의 톱뷰 패턴/형상을 취하기 위해 에칭된다. 패터닝된 층(2210)은 전술한 본 개시 내용의 다양한 오버레이 마크의 상부 층으로서 작용할 수도 있다. 패터닝된 층(2210) 및 패터닝된 층(2110)은 또한 오버레이를 측정하기 위해 도 3의 상부 층 및 하부 층과 유사하게 사용될 수도 있다.
이제 도 32를 참조하면, 패터닝된 층(2210)에 의해 규정된 개구에 층(2250)이 형성된다. 그 후, CMP 프로세스와 같은 연마 프로세스가 수행되어, 패터닝된 층(2210) 및 층(2250)의 상부 표면을 평탄화한다. 층(2250)은 층(2210)과 상이한 재료를 포함한다. 일부 실시예에서, 층(2150, 2250)은 동일한 재료 조성을 갖는다.
이 시점에서, 이중층 오버레이 마크가 형성된다. 다시, 오버레이 마크의 상부 층은 층(2210)으로 표시되는 반면, 오버레이 마크의 하부 층은 층(2110)으로 표시된다. 그러나, 도 32에 도시된 오버레이 마크는 이해를 용이하게 하기 위해 단순화된다고 이해된다. 층들(2210 및 2110)은 각각 도 3 내지 도 21을 참조하여 전술한 방식으로 배열된 복수의 패턴들을 포함할 수도 있고, 또한 전술한 바와 같이 주어진 방향으로 바이어스(예를 들어, +d 또는 -d)를 갖는다. 게다가, 오버레이 마크의 층(2210 및 2110)에서와 동일한 층에 다른 기능 회로 구성요소(예를 들어, 금속 라인 또는 비아)가 패터닝될 수도 있다고 이해된다. 층들(2210 및 2110) 사이에서 측정된 오버레이는 기능 회로 구성요소들 간의 정렬 정도를 나타낼 수도 있다.
본 명세서에서 논의된 오버레이 마크는 모든 제조 프로세스가 수행된 후에도 남아 있을 수도 있고, 웨이퍼는 다이싱되어 복수의 IC 칩으로 패키징된다. 다시 말해서, 본 개시 내용의 오버레이 마크는 IC 칩에 나타나거나 IC 칩에서 검출될 수도 있다.
반도체 제조에서, 본 개시 내용의 오버레이 마크는 상이한 층들 사이의 정렬을 측정하는데 사용될 수도 있다. 오버레이 마크의 상부 층 및 하부 층 사이의 정렬의 정도는, 오버레이 마크의 상부 층 및 하부 층과 동일한 층들에 형성된 다른 패턴들 사이의 정렬을 각각 나타낸다. 일부 실시예에서, 오버레이 마크 내의 격자의 회절 광 강도는, 예를 들어 도 3을 참조하여 전술된 것과 유사한 방식으로, 정렬 또는 오버레이를 계산하기 위하여 비대칭 정보를 계산하는데 사용될 수도 있다.
전술한 오버레이 마크는 일부 실시예에서 상이한 층들 사이의 정렬을 측정하기 위해 EUV 리소그래피 프로세스에 사용될 수도 있지만, 이들은 EUV 리소그래피로 한정되지 않으며 다른 실시예에서는 비(non) EUV 리소그래피에 사용될 수도 있다고 이해된다.
위의 논의에 기초하여, 본 개시 내용은 종래의 방법에 비해 이점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시예는 추가적인 이점을 제공할 수도 있으며, 모든 이점이 본 명세서에서 반드시 개시되지는 않으며, 모든 실시예에 대하여 특별한 이점이 요구되지 않는다는 것이 이해된다. 하나의 이점은, 본 개시 내용의 오버레이 마크가 보다 정확한 오버레이 측정이 행해지도록 허용한다는 것이다. 예를 들어, 도 5 내지 도 13과 관련하여 전술한 오버레이 마크의 구성은, 불량한 패턴 밀도 균일성의 결과로서 생성된 노이즈의 영향을 감소시킬 수 있다. 다른 이점은 본 개시 내용의 오버레이 마크가 초점 정보의 추출을 허용한다는 것이다. 예를 들어, 서브-패턴(예를 들어, 도 15a-15b, 도 17a-17b 및 도 18a-18e에 도시된 서브-패턴)이 오버레이 마크에 부가되고, 이는 도 16에서 전술한 사이드 로브(side lobe)를 야기한다. 사이드 로브는 오버레이 측정에 영향을 미치지 않으면서 초점 정보를 추출할 수 있도록 허용한다. 최적의 초점 범위는, 예를 들어 도 19를 참조하여 전술한 바와 같이 결정될 수도 있다. 또 다른 이점은 본 개시 내용의 오버레이 마크가 임계 치수(CD) 정보의 추출을 허용한다는 것이다. 예를 들어, 도 21a 내지 도 21c를 참조하여 전술한 바와 같이, 오버레이 마크의 구성요소는 임계 치수 정보를 추출하기 위해 상이한 격자 폭(즉, 상이한 임계 치수)을 가지도록 구성된다. 일부 실시예에서, 추출된 임계 치수 정보는 임계 치수와 회절 광 강도(또는 노광 에너지) 사이의 관계를 포함할 수도 있다.
본 개시 내용의 일 실시예는 장치에 관한 것이다. 상기 장치는 오버레이 마크를 포함한다. 오버레이 마크는, 제1 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소; 상기 제1 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소; 상기 제1 오버레이 마크의 제3 영역에 위치되며, 상기 제1 방향과 상이한 제2 방향으로 연장되는 복수의 격자들을 포함하는 제3 구성요소; 및 상기 제1 오버레이 마크의 제4 영역에 위치되며, 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 제4 구성요소를 포함하다. 상기 제1 영역은 제2 영역과 정렬된다. 상기 제3 영역은 제4 영역과 정렬된다.
본 개시 내용의 다른 실시예는 반도체 디바이스를 제조하는 방법에 관한 것이다. 오버레이 마크는 웨이퍼 상에 패터닝된다. 오버레이 마크는 오버레이 마크의 제1 층에 배치 된 복수의 제1 격자들; 상기 오버레이 마크의 제2 층에 배치된 복수의 제2 격자들 - 상기 제1 층 및 상기 제2 층 중 하나는 상부 층을 포함하고, 상기 제1 층 및 상기 제2 층 중 다른 하나는 상기 상부 층 아래에 배치된 하부 층을 포함함 - ; 및 상기 제1 층에 배치되고 상기 제2 층에 배치되지 않는 복수의 서브-패턴들 포함하며, 상기 제1 격자들의 각각의 크기는 적어도 상기 서브-패턴들의 각각 보다 큰 자릿수를 가지며, 상기 오버레이 마크를 사용하여 하나 이상의 반도체 제조 프로세스를 수행한다.
본 개시 내용의 또 다른 실시예는 방법에 관한 것이다. 상기 방법은, 오버레이 마크를 통해 회절 광 강도를 측정하는 단계 - 상기 오버레이 마크는 상부 층 및 이 상부 층에 대하여 시프트되는 하부 층을 포함함 -; 상기 측정된 회절 광 강도에 기초하여, 상기 오버레이 마크와 연관된 비대칭 정보를 결정하는 단계; 상기 결정된 비대칭 정보에 기초하여, 상기 오버레이 마크와 연관된 오버레이를 계산하는 단계; 및 상기 계산된 오버레이에 기초하여, 노광 프로세스의 초점 정보를 추출하는 단계, 또는 상기 회절 광 강도에 기초하여, 웨이퍼와 연관된 임계 치수 정보를 추출하는 단계 중 적어도 하나를 수행하는 단계를 포함한다.
<부 기>
1. 장치에 있어서,
제1 오버레이 마크를 포함하며,
상기 제1 오버레이 마크는,
상기 제1 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소(component)와,
상기 제1 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소와,
상기 제1 오버레이 마크의 제3 영역에 위치되며, 상기 제1 방향과 상이한 제2 방향으로 연장되는 복수의 격자들을 포함하는 제3 구성요소와,
상기 제1 오버레이 마크의 제4 영역에 위치되며, 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 제4 구성요소
를 포함하며,
상기 제1 영역은 상기 제2 영역과 정렬되고,
상기 제3 영역은 상기 제4 영역과 정렬되는 것인 장치.
2. 제1항에 있어서, 상기 제1 구성요소, 상기 제2 구성요소, 상기 제3 구성요소, 및 상기 제4 구성요소 각각은, 제1 서브세트의 격자들이 위치되는 상부 층(upper layer) 및 제2 서브세트의 격자들이 위치되는 하부 층(lower layer)을 포함하는 것인 장치.
3. 제2항에 있어서,
상기 제1 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제2 방향으로 거리 +d만큼 시프트되고,
상기 제2 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제2 방향으로 거리 -d만큼 시프트되고,
상기 제3 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 -d만큼 시프트되고,
상기 제4 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 +d만큼 시프트되는 것인 장치.
4. 제1항에 있어서, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역은, 정사각형(square)의 4개의 코너 영역에 대응하는 것인 장치.
5. 제1항에 있어서, 상기 제1 오버레이 마크의 적어도 일부는, 집적 회로 칩의 에지 또는 테스트 라인의 에지에 인접하여 위치되는 것인 장치.
6. 제1항에 있어서, 집적 회로 칩의 적어도 일부를 포함하는 패턴 - 상기 제1 오버레이 마크는 상기 패턴의 경계(border)에 인접하여 배치됨 - 과,
상기 패턴의 코너에 인접하여 배치되는 제2 오버레이 마크 - 상기 제2 오버레이 마크는, 상기 제1 오버레이 마크와 상이하게 구성됨 -
를 더 포함하는 장치.
7. 제6항에 있어서, 상기 제2 오버레이 마크는,
상기 제2 오버레이 마크의 제1 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소와,
상기 제2 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소 - 상기 제1 영역 및 상기 제2 영역은 서로에 대하여 대각선으로 배치됨 - 와,
상기 제2 오버레이 마크의 제3 영역에 집합적으로 위치되며, 상기 제1 방향으로 연장되는 경계를 공유하는 제3 구성요소 및 제4 구성요소 - 상기 제3 구성요소 및 상기 제4 구성요소 각각은 상기 제2 방향으로 연장되는 복수의 격자들을 포함함 - 와,
상기 제2 오버레이 마크의 제4 영역에 집합적으로 위치되며, 상기 제1 방향 및 상기 제2 방향 모두에서 대각선으로 연장되는 경계를 공유하는 제5 구성요소 및 제6 구성요소
를 포함하며,
상기 제3 영역 및 상기 제4 영역은 서로에 대하여 대각선으로 배치되며,
상기 제5 구성요소 및 상기 제6 구성요소 각각은 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 것인 장치.
8. 제7항에 있어서, 상기 제3 구성요소, 상기 제4 구성요소, 상기 제5 구성요소 및 상기 제6 구성요소 각각은, 제1 서브세트의 격자들이 위치되는 상부 층 및 제2 서브세트의 격자들이 위치되는 하부 층을 포함하며,
상기 제3 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 +d만큼 시프트되며,
상기 제4 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 -d만큼 시프트되며,
상기 제5 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 +d만큼 시프트되며,
상기 제6 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 -d만큼 시프트되는 것인 장치.
9. 반도체 디바이스의 제조 방법에 있어서,
웨이퍼 상의 오버레이 마크를 패터닝하는 단계로서, 상기 오버레이 마크는,
상기 오버레이 마크의 제1 층에 배치된 복수의 제1 격자들과,
상기 오버레이 마크의 제2 층에 배치된 복수의 제2 격자들 - 상기 제1 층 및 상기 제2 층 중 하나는 상부 층을 포함하고, 상기 제1 층 및 상기 제2 층 중 다른 하나는 상기 상부 층 아래에 배치된 하부 층을 포함함 - 과,
상기 제1 층에 배치되고 상기 제2 층에는 배치되지 않는 복수의 서브-패턴들 - 상기 제1 격자들의 각각의 사이즈는 적어도 상기 서브-패턴들의 각각보다 큰 자릿수(order of magnitude)를 가짐 -
을 포함하는 것인, 상기 오버레이 마크를 패터닝하는 단계와,
상기 오버레이 마크를 사용하여 하나 이상의 반도체 제조 프로세스를 수행하는 단계
를 포함하는 반도체 디바이스의 제조 방법.
10. 제9항에 있어서,
상기 제1 격자들 및 상기 제2 격자들 각각은 제1 방향으로 연장되며,
상기 제1 격자들은 상기 제2 격자들에 대하여 상기 제1 방향과 상이한 제2 방향으로 시프트되는 것인 반도체 디바이스의 제조 방법.
11. 제9항에 있어서, 상기 제1 격자들, 상기 제2 격자들 및 상기 서브-패턴들은 상기 오버레이 마크의 제1 영역에 위치되며,
상기 오버레이 마크는 상기 제1 영역과 대칭적인 제2 영역을 포함하는 것인 반도체 디바이스의 제조 방법.
12. 제11항에 있어서, 상기 오버레이 마크는 제1 구성요소 및 제2 구성요소를 포함하며,
상기 제1 영역 및 상기 제2 영역은 상기 제1 구성요소 및 상기 제2 구성요소 모두에 포함되며,
상기 제1 구성요소의 상기 제1 영역은, 상기 제2 구성요소의 상기 제1 영역에 수직으로 배향되고,
상기 제1 구성요소의 상기 제2 영역은, 상기 제2 구성요소의 상기 제2 영역에 수직으로 배향되는 것인 반도체 디바이스의 제조 방법.
13. 제12항에 있어서,
상기 제1 구성요소는 상기 반도체 디바이스의 제1 층과 제2 층 사이의 X-방향 오버레이를 측정하도록 구성되며,
상기 제2 구성 요소는 상기 반도체 장치의 상기 제1 층과 제3 층 사이의 Y-방향 오버레이를 측정하도록 구성되는 것인 반도체 디바이스의 제조 방법.
14. 제13항에 있어서, 상기 제1 구성요소의 상기 서브-패턴은 상기 제2 구성요소의 상기 서브-패턴과 상이하게 구성되는 것인 반도체 디바이스의 제조 방법.
15. 제12항에 있어서, 상기 제1 구성요소의 상기 제1 격자들 및 상기 제2 구성요소의 상기 제1 격자들은 상이한 폭을 가지는 것인 반도체 디바이스의 제조 방법.
16. 제9항에 있어서, 상기 서브-패턴들은 상기 제1 격자들의 각각과 동일한 방향으로 연장되는 행(row) 또는 열(column)로 배열되는 것인 반도체 디바이스의 제조 방법.
17. 제9항에 있어서, 상기 서브-패턴들은 적어도 제1 서브세트의 서브-패턴들 및 제2 서브세트의 서브-패턴들을 포함하며,
상기 제1 서브세트의 서브-패턴들은, 상기 제2 서브세트의 상기 서브-패턴들과 상이한 톱뷰(top view) 프로파일들을 가지는 것인 반도체 디바이스의 제조 방법.
18. 방법에 있어서,
오버레이 마크를 통해 회절 광 강도를 측정하는 단계 - 상기 오버레이 마크는 상부 층 및 상기 상부 층에 대하여 시프트되는 하부 층을 포함함 - 와,
상기 측정된 회절 광 강도에 기초하여, 상기 오버레이 마크와 연관된 비대칭(asymmetry) 정보를 결정하는 단계와,
상기 결정된 비대칭 정보에 기초하여, 상기 오버레이 마크와 연관된 오버레이를 산출하는 단계와,
상기 산출된 오버레이에 기초하여, 노광 프로세스의 초점(focus) 정보를 추출하는 단계, 또는 상기 회절 광 강도에 기초하여, 웨이퍼와 연관된 임계 치수 정보를 추출하는 단계 중 적어도 하나를 수행하는 단계
를 포함하는 방법.
19. 제18항에 있어서, 상기 초점 정보를 추출하는 단계는, 상기 노광 프로세스를 수행하기 위한 최적의 초점 범위를 결정하는 단계를 포함하는 것인 방법.
20. 제18항에 있어서, 상기 임계 치수 정보를 추출하는 단계는, 회절 광 강도와 임계 치수 사이의 관계를 결정하는 단계를 포함하는 것인 방법.
앞에서는 당업자들이 후속하는 상세한 설명부를 더 잘 이해할 수 있도록 몇몇 실시예의 피쳐를 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수도 있다는 것을 인식하여야 한다. 당업자들은 또한, 이러한 등가의 구성들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 대체를 행할 수도 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판 상의 제1 오버레이 마크를 포함하며,
    상기 제1 오버레이 마크는,
    상기 제1 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소(component)와,
    상기 제1 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소와,
    상기 제1 오버레이 마크의 제3 영역에 위치되며, 상기 제1 방향과 상이한 제2 방향으로 연장되는 복수의 격자들을 포함하는 제3 구성요소와,
    상기 제1 오버레이 마크의 제4 영역에 위치되며, 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 제4 구성요소를 포함하며,
    상기 제1 영역은 상기 제2 영역과 정렬되고,
    상기 제3 영역은 상기 제4 영역과 정렬되며,
    상기 제1 구성요소와 상기 제2 구성요소는 각각 상기 기판의 적어도 일부분보다 낮은 패턴 밀도를 갖는 영역에 위치되는 경계(border)들을 갖고, 상기 제1 구성요소와 상기 제2 구성요소의 경계들은 서로 정렬되는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 구성요소, 상기 제2 구성요소, 상기 제3 구성요소, 및 상기 제4 구성요소 각각은, 제1 서브세트의 격자들이 위치되는 상부 층(upper layer) 및 제2 서브세트의 격자들이 위치되는 하부 층(lower layer)을 포함하는 것인 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제2 방향으로 거리 +d만큼 시프트되고,
    상기 제2 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제2 방향으로 거리 -d만큼 시프트되고,
    상기 제3 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 -d만큼 시프트되고,
    상기 제4 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 +d만큼 시프트되는 것인 반도체 장치.
  4. 제1항에 있어서, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역은, 정사각형(square)의 4개의 코너 영역에 대응하는 것인 반도체 장치.
  5. 제1항에 있어서, 상기 제1 오버레이 마크의 적어도 일부는, 집적 회로 칩의 에지 또는 테스트 라인의 에지에 인접하여 위치되는 것인 반도체 장치.
  6. 제1항에 있어서, 집적 회로 칩의 적어도 일부를 포함하는 패턴 - 상기 제1 오버레이 마크는 상기 패턴의 경계에 인접하여 배치됨 - 과,
    상기 패턴의 코너에 인접하여 배치되는 제2 오버레이 마크 - 상기 제2 오버레이 마크는, 상기 제1 오버레이 마크와 상이하게 구성됨 -
    를 더 포함하는 반도체 장치.
  7. 반도체 장치에 있어서,
    제1 오버레이 마크로서,
    상기 제1 오버레이 마크는,
    상기 제1 오버레이 마크의 제1 영역에 위치되며, 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소(component)와,
    상기 제1 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소와,
    상기 제1 오버레이 마크의 제3 영역에 위치되며, 상기 제1 방향과 상이한 제2 방향으로 연장되는 복수의 격자들을 포함하는 제3 구성요소와,
    상기 제1 오버레이 마크의 제4 영역에 위치되며, 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 제4 구성요소를 포함하고,
    상기 제1 영역은 상기 제2 영역과 정렬되고,
    상기 제3 영역은 상기 제4 영역과 정렬되는 것인, 상기 제1 오버레이 마크와,
    집적 회로 칩의 적어도 일부를 포함하는 패턴 - 상기 제1 오버레이 마크는 상기 패턴의 경계에 인접하여 배치됨 - 과,
    상기 패턴의 코너에 인접하여 배치되는 제2 오버레이 마크 - 상기 제2 오버레이 마크는, 상기 제1 오버레이 마크와 상이하게 구성됨 - 를 포함하고,
    상기 제2 오버레이 마크는,
    상기 제2 오버레이 마크의 제1 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제1 구성요소와,
    상기 제2 오버레이 마크의 제2 영역에 위치되며, 상기 제1 방향으로 연장되는 복수의 격자들을 포함하는 제2 구성요소 - 상기 제1 영역 및 상기 제2 영역은 서로에 대하여 대각선으로 배치됨 - 와,
    상기 제2 오버레이 마크의 제3 영역에 집합적으로 위치되며, 상기 제1 방향으로 연장되는 경계를 공유하는 제3 구성요소 및 제4 구성요소 - 상기 제3 구성요소 및 상기 제4 구성요소 각각은 상기 제2 방향으로 연장되는 복수의 격자들을 포함함 - 와,
    상기 제2 오버레이 마크의 제4 영역에 집합적으로 위치되며, 상기 제1 방향 및 상기 제2 방향 모두에서 대각선으로 연장되는 경계를 공유하는 제5 구성요소 및 제6 구성요소를 포함하며,
    상기 제3 영역 및 상기 제4 영역은 서로에 대하여 대각선으로 배치되며, 상기 제5 구성요소 및 상기 제6 구성요소 각각은 상기 제2 방향으로 연장되는 복수의 격자들을 포함하는 것인 반도체 장치.
  8. 제7항에 있어서, 상기 제3 구성요소, 상기 제4 구성요소, 상기 제5 구성요소 및 상기 제6 구성요소 각각은, 제1 서브세트의 격자들이 위치되는 상부 층 및 제2 서브세트의 격자들이 위치되는 하부 층을 포함하며,
    상기 제3 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 +d만큼 시프트되며,
    상기 제4 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 -d만큼 시프트되며,
    상기 제5 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 +d만큼 시프트되며,
    상기 제6 구성요소에 대해, 상기 제1 서브세트의 격자들은 상기 제2 서브세트의 격자들에 대하여 상기 제1 방향으로 거리 -d만큼 시프트되는 것인 반도체 장치.
  9. 반도체 디바이스의 제조 방법에 있어서,
    웨이퍼 상의 오버레이 마크를 패터닝하는 단계로서, 상기 오버레이 마크는,
    상기 오버레이 마크의 제1 층에 배치되고 제1 방향으로 연장되는 복수의 제1 격자들과,
    상기 오버레이 마크의 제2 층에 배치되고 상기 제1 방향으로 연장되는 복수의 제2 격자들 - 상기 제1 층 및 상기 제2 층 중 하나는 상부 층을 포함하고, 상기 제1 층 및 상기 제2 층 중 다른 하나는 상기 상부 층 아래에 배치된 하부 층을 포함함 - 과,
    상기 제1 층에 배치되고 상기 제2 층에는 배치되지 않는 복수의 서브-패턴들 - 상기 제1 격자들의 각각의 사이즈는 적어도 상기 서브-패턴들의 각각보다 큰 자릿수(order of magnitude)를 가짐 - 을 포함하고,
    상기 서브-패턴들은 적어도 서브-패턴들의 제1 서브세트를 포함하고, 상기 제1 서브세트 내의 서브-패턴들 각각은 상기 제1 격자들 각각보다 작은 길이를 갖고, 상기 제1 서브세트 내의 서브-패턴들은 상기 제1 방향을 따라 배열되며, 상기 서브-패턴들 및 상기 제1 격자들의 길이들은 상기 제1 방향으로 측정되는 것인, 상기 오버레이 마크를 패터닝하는 단계와,
    상기 오버레이 마크를 사용하여 하나 이상의 반도체 제조 프로세스를 수행하는 단계를 포함하는 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스의 제조 방법에 있어서,
    오버레이 마크를 통해 회절 광 강도를 측정하는 단계로서, 상기 오버레이 마크는 제1 층 및 상기 제1 층에 대하여 시프트되는 제2 층을 포함하고, 상기 오버레이 마크는,
    상기 오버레이 마크의 제1 층에 배치되고 제1 방향으로 연장되는 복수의 제1 격자들;
    상기 오버레이 마크의 제2 층에 배치되고 상기 제1 방향으로 연장되는 복수의 제2 격자들 - 상기 제1 층 및 상기 제2 층 중 하나는 상부 층을 포함하고, 상기 제1 층 및 상기 제2 층 중 다른 하나는 상기 상부 층 아래에 배치된 하부 층을 포함함 - ; 및
    상기 제1 층에 배치되고 상기 제2 층에는 배치되지 않는 복수의 서브-패턴들을 포함하고, 상기 제1 격자들 각각의 사이즈는 적어도 상기 서브-패턴들의 각각보다 큰 자릿수를 갖고, 상기 서브-패턴들은 적어도 서브 패턴들의 제1 서브세트를 포함하며, 상기 제1 서브세트 내의 서브-패턴들 각각은 상기 제1 격자들 각각보다 작은 길이를 갖고, 상기 제1 서브세트 내의 서브 패턴들은 상기 제1 방향을 따라 배열되며, 상기 서브-패턴들 및 상기 제1 격자들의 길이들은 상기 제1 방향으로 측정되는 것인, 상기 회절 광 강도를 측정하는 단계와,
    상기 측정된 회절 광 강도에 기초하여, 상기 오버레이 마크와 연관된 비대칭(asymmetry) 정보를 결정하는 단계와,
    상기 결정된 비대칭 정보에 기초하여, 상기 오버레이 마크와 연관된 오버레이를 산출하는 단계와,
    상기 산출된 오버레이에 기초하여, 노광 프로세스의 초점(focus) 정보를 추출하는 단계, 또는 상기 회절 광 강도에 기초하여, 웨이퍼와 연관된 임계 치수 정보를 추출하는 단계 중 적어도 하나를 수행하는 단계를 포함하는 반도체 디바이스의 제조 방법.
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