KR102198529B1 - Chip electronic component and manufacturing method thereof - Google Patents
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Abstract
본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 내부 코일부를 지지하는 힘을 증가시켜 자성체 층을 적층하고 압착하는 과정에서의 내부 코일부의 변형을 방지하고, 내부 코일부의 변형에 의한 노출 불량을 개선할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a chip electronic component and a method of manufacturing the same, and more particularly, to prevent deformation of the internal coil part in the process of stacking and compressing magnetic layers by increasing a force supporting the internal coil part, and The present invention relates to a chip electronic component capable of improving exposure defects caused by deformation of and a method of manufacturing the same.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a chip electronic component and a method of manufacturing the same.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.An inductor, one of the chip electronic components, is a representative passive device that forms an electronic circuit along with a resistor and a capacitor to remove noise. It amplifies a signal in a specific frequency band by combining it with a capacitor using electromagnetic characteristics. It is used in the configuration of resonance circuits and filter circuits.
최근 들어 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. In recent years, the miniaturization and thinning of IT devices such as various communication devices or display devices is accelerating, and research is continuously being conducted to reduce the size and thickness of various devices such as inductors, capacitors, and transistors used in such IT devices.
또한, 전자기기의 소형화 및 고성능화가 요구되면서 소비 전력이 증가하고 있다. 이러한 소비 전력의 증가에 따라 전자기기의 전원 회로에 사용되는 PMIC(Power Management Integrated Circuit) 또는 DC-DC 컨버터(DC-DC Converter)는 스위칭 주파수(Switching Frequency)가 고주파화되고, 출력 전류가 증가하고 있으며, 이에 PMIC 또는 DC-DC 컨버터의 출력 전류 안정화에 사용되는 파워 인덕터(Power Inductor)의 사용이 증가되고 있는 추세이다.In addition, as electronic devices are required to be miniaturized and high-performance, power consumption is increasing. As the power consumption increases, the switching frequency of the PMIC (Power Management Integrated Circuit) or DC-DC converter used in the power circuit of the electronic device becomes high and the output current increases. Accordingly, the use of a power inductor used to stabilize the output current of a PMIC or DC-DC converter is increasing.
파워 인덕터의 개발 방향은 소형화, 고 전류화 및 낮은 직류 저항에 맞추어져 있는데, 종래의 적층형 파워 인덕터로는 이를 구현하는데 한계가 있어, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.The development direction of power inductors is focused on miniaturization, high current, and low DC resistance.However, there is a limitation in implementing this with conventional multilayered power inductors, so magnetic powder on the coil pattern formed by plating on the top and bottom of the thin film insulating substrate The development of thin-film inductors formed by mixing with resin is continuing.
박막형 인덕터는 도금으로 코일 패턴을 형성한 후 인덕턴스를 최대한 확보하기 위하여 코일 패턴이 형성된 부위를 제외한 영역의 절연 기판을 제거한다. 그러나, 코일 패턴이 형성된 부위를 제외한 모든 영역이 제거된 절연 기판이 코일을 지지하는 힘이 부족하여 자성체 층을 적층하여 압착하는 과정에서 코일의 변형이 발생하고, 코일의 변형에 의한 노출 불량이 발생하는 문제점이 있었다.In the thin-film inductor, after forming the coil pattern by plating, the insulating substrate in the region except for the region where the coil pattern is formed is removed in order to maximize inductance. However, since the insulating substrate from which all areas except the coil pattern is formed lacks the power to support the coil, the coil is deformed in the process of stacking and compressing the magnetic material layer, resulting in poor exposure due to the coil deformation. There was a problem.
본 발명의 일 실시형태는 내부 코일부를 지지하는 힘을 증가시켜 자성체 층을 적층하고 압착하는 과정에서의 내부 코일부의 변형을 방지하고, 내부 코일부의 변형에 의한 노출 불량을 개선할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.According to an embodiment of the present invention, the internal coil part may be prevented from being deformed in the process of stacking and compressing the magnetic layer by increasing the force supporting the internal coil part, and it is possible to improve exposure defects due to the deformation of the internal coil part It relates to a chip electronic component and a method of manufacturing the same.
본 발명의 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및 상기 자성체 본체의 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고, 상기 절연 기판은 상기 내부 코일부가 형성되지 않은 브릿지 패턴부를 포함하는 칩 전자부품을 제공한다. An embodiment of the present invention is a magnetic body comprising an insulating substrate; An internal coil part formed on at least one surface of the insulating substrate; And an external electrode formed on an end surface of the magnetic body and connected to the internal coil part, wherein the insulating substrate provides a chip electronic component including a bridge pattern part in which the internal coil part is not formed.
상기 브릿지 패턴부는 상기 자성체 본체의 서로 대향하는 양 측면으로 노출될 수 있다. The bridge pattern portion may be exposed to both sides of the magnetic body facing each other.
상기 브릿지 패턴부는 상기 내부 코일부의 인출부가 노출되는 상기 자성체 본체의 양 단면과 직교하도록 서로 대향하는 양 측면으로 노출될 수 있다.The bridge pattern portion may be exposed on both sides facing each other so as to be perpendicular to both end surfaces of the magnetic body to which the lead portion of the internal coil portion is exposed.
상기 브릿지 패턴부는 상기 절연 기판 상에 형성된 내부 코일부의 변형을 방지할 수 있다.The bridge pattern part may prevent deformation of the internal coil part formed on the insulating substrate.
상기 절연 기판의 두께를 t, 상기 브릿지 패턴부가 노출되는 자성체 본체의 일 측면의 길이를 l이라고 했을 때, t×l의 단면적에 대한 상기 브릿지 패턴부의 단면적의 비는 0.02 내지 0.88일 수 있다.When the thickness of the insulating substrate is t and the length of one side of the magnetic body to which the bridge pattern is exposed is l, a ratio of the cross-sectional area of the bridge pattern to the cross-sectional area of t×l may be 0.02 to 0.88.
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성할 수 있다.The central part of the insulating substrate may form a through hole, and the through hole may be filled with a magnetic material to form a core part.
상기 절연 기판은 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 및 금속계 연자성 기판으로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.The insulating substrate may be at least one selected from the group consisting of a polypropylene glycol (PPG) substrate, a ferrite substrate, and a metallic soft magnetic substrate.
본 발명의 다른 일 실시형태는 중앙부에 관통홀이 형성된 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 양면에 형성되며, 상기 자성체 본체의 서로 대향하는 양 단면으로 제 1 인출부 및 제 2 인출부가 노출되는 내부 코일부; 상기 자성체 본체의 양 단면에 형성되며, 상기 내부 코일부의 제 1 인출부 및 제 2 인출부와 각각 접속하는 제 1 외부전극 및 제 2 외부전극;을 포함하고, 상기 절연 기판은 상기 내부 코일부의 제 1 인출부 및 제 2 인출부가 노출되는 자성체 본체의 양 단면과 직교하도록 서로 대향하는 양 측면으로 노출되어 상기 내부 코일부의 변형을 방지하는 브릿지 패턴부를 포함하는 칩 전자부품을 제공한다.Another embodiment of the present invention is a magnetic body comprising an insulating substrate in which a through hole is formed in a central portion; An internal coil portion formed on both surfaces of the insulating substrate and exposing the first lead-out portion and the second lead-out portion to opposite end surfaces of the magnetic body; And a first external electrode and a second external electrode formed on both end surfaces of the magnetic body and respectively connected to the first lead-out portion and the second lead-out portion of the internal coil portion, wherein the insulating substrate includes the internal coil portion Provided is a chip electronic component including a bridge pattern portion that is exposed to opposite sides so as to be perpendicular to both end surfaces of the magnetic body to which the first lead-out portion and the second lead-out portion are exposed to prevent deformation of the internal coil portion.
상기 절연 기판의 두께를 t, 상기 브릿지 패턴부가 노출되는 자성체 본체의 일 측면의 길이를 l이라고 했을 때, t×l의 단면적에 대한 상기 브릿지 패턴부의 단면적의 비는 0.02 내지 0.88일 수 있다.When the thickness of the insulating substrate is t and the length of one side of the magnetic body to which the bridge pattern is exposed is l, a ratio of the cross-sectional area of the bridge pattern to the cross-sectional area of t×l may be 0.02 to 0.88.
상기 관통 홀은 자성체로 충진되어 코어부를 형성할 수 있다.The through hole may be filled with a magnetic material to form a core part.
상기 절연 기판은 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 및 금속계 연자성 기판으로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.The insulating substrate may be at least one selected from the group consisting of a polypropylene glycol (PPG) substrate, a ferrite substrate, and a metallic soft magnetic substrate.
본 발명의 다른 일 실시형태는 절연 기판의 적어도 일면에 내부 코일부를 형성하는 단계; 상기 절연 기판에서 상기 내부 코일부가 형성되지 않은 부분을 제거하는 단계; 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및 상기 자성체 본체의 단면에 상기 내부 코일부와 접속되도록 외부전극을 형성하는 단계;를 포함하며, 상기 내부 코일부가 형성되지 않은 부분의 절연 기판을 제거하는 단계에서 상기 내부 코일부가 형성되지 않은 부분 중 일부를 제외하고 절연 기판을 제거하여 브릿지 패턴부를 형성하는 칩 전자부품의 제조방법을 제공한다.Another embodiment of the present invention includes forming an internal coil part on at least one surface of an insulating substrate; Removing a portion of the insulating substrate in which the internal coil portion is not formed; Forming a magnetic body by laminating magnetic layers on upper and lower portions of the insulating substrate on which the internal coil part is formed; And forming an external electrode on an end surface of the magnetic body so as to be connected to the internal coil part, wherein in the step of removing the insulating substrate of the part where the internal coil part is not formed, the internal coil part is not formed. A method of manufacturing a chip electronic component in which a bridge pattern part is formed by removing an insulating substrate except for some parts is provided.
상기 브릿지 패턴부는 상기 자성체 본체의 서로 대향하는 양 측면으로 노출되도록 형성할 수 있다.The bridge pattern portion may be formed to be exposed to both sides of the magnetic body facing each other.
상기 브릿지 패턴부는 상기 내부 코일부의 인출부가 노출되는 상기 자성체 본체의 양 단면과 직교하도록 서로 대향하는 양 측면으로 노출될 수 있다.The bridge pattern portion may be exposed on both sides facing each other so as to be orthogonal to both end surfaces of the magnetic body to which the lead portion of the internal coil portion is exposed.
상기 브릿지 패턴부는 상기 자성체 층을 적층하여 자성체 본체를 형성 시 상기 절연 기판 상에 형성된 내부 코일부의 변형을 방지할 수 있다.The bridge pattern part may prevent deformation of the internal coil part formed on the insulating substrate when the magnetic body is formed by stacking the magnetic material layer.
상기 절연 기판의 두께를 t, 상기 브릿지 패턴부가 노출되는 자성체 본체의 일 측면의 길이를 l이라고 했을 때, t×l의 단면적에 대한 상기 브릿지 패턴부의 단면적의 비는 0.02 내지 0.88일 수 있다.When the thickness of the insulating substrate is t and the length of one side of the magnetic body to which the bridge pattern is exposed is l, a ratio of the cross-sectional area of the bridge pattern to the cross-sectional area of t×l may be 0.02 to 0.88.
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 자성체 층을 적층하는 단계에서 상기 관통 홀에 자성체가 충진되어 코어부를 형성할 수 있다.In the step of forming a through hole in the central portion of the insulating substrate and stacking the magnetic material layer, a magnetic material may be filled in the through hole to form a core portion.
본 발명의 일 실시형태는 내부 코일부를 지지하는 힘을 증가시켜 자성체 층을 적층하고 압착하는 과정에서의 내부 코일부의 변형을 방지하고, 내부 코일부의 변형에 의한 노출 불량을 개선할 수 있다.An embodiment of the present invention can prevent deformation of the internal coil part in the process of stacking and compressing the magnetic layer by increasing the force supporting the internal coil part, and it is possible to improve exposure defects caused by deformation of the internal coil part. .
또한, 코일 주변에 흐르는 자속을 차단함으로써 코일 주변이 자화되는 것을 방지하여 전류 인가에 따른 인덕턴스(L) 값의 변화 특성을 개선하면서도 충진되는 자성체 부피를 충분히 확보하여 높은 최대 인덕턴스 값을 구현할 수 있다.In addition, by blocking the magnetic flux flowing around the coil, it is possible to prevent magnetization around the coil, thereby improving the change characteristics of the inductance (L) value according to the application of current, while sufficiently securing the volume of the magnetic material to be filled, thereby realizing a high maximum inductance value.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 개략 평면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 개략 평면도이다.
도 4는 본 발명의 일 실시형태에 따른 칩 전자부품의 브릿지 패턴부의 단면적을 나타내기 위한 개략 사시도이다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이다.
도 6 내지 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.1 is a schematic perspective view showing an internal coil part of a chip electronic component according to an embodiment of the present invention.
2 is a schematic plan view of a chip electronic component according to an embodiment of the present invention.
3 is a schematic plan view of a chip electronic component according to an embodiment of the present invention.
4 is a schematic perspective view illustrating a cross-sectional area of a bridge pattern part of a chip electronic component according to an exemplary embodiment of the present invention.
5 is a flowchart showing a method of manufacturing a chip electronic component according to an exemplary embodiment of the present invention.
6 to 8 are diagrams sequentially illustrating a method of manufacturing a chip electronic component according to an embodiment of the present invention.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided in order to more completely explain the present invention to those having average knowledge in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.In addition, in the drawings, portions not related to the description are omitted in order to clearly describe the present invention, and the thickness is enlarged to clearly express several layers and regions, and components having the same function within the scope of the same idea are the same reference Describe using symbols.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless otherwise stated.
칩 전자부품Chip electronic components
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a chip electronic component according to an embodiment of the present invention will be described, and in particular, a thin film type inductor will be described, but the present invention is not limited thereto.
도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.1 is a schematic perspective view showing an internal coil part of a chip electronic component according to an embodiment of the present invention.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.Referring to FIG. 1, as an example of a chip electronic component, a thin-
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(20), 내부 코일부(40) 및 외부전극(81, 82)을 포함한다.The
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다. The
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.As the ferrite, known ferrites such as Mn-Zn-based ferrite, Ni-Zn-based ferrite, Ni-Zn-Cu-based ferrite, Mn-Mg-based ferrite, Ba-based ferrite, or Li-based ferrite may be included.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다. As the metallic soft magnetic material, it may be an alloy containing at least one selected from the group consisting of Fe, Si, Cr, Al and Ni, and, for example, may include Fe-Si-B-Cr-based amorphous metal particles. And is not limited thereto.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.The particle diameter of the metallic soft magnetic material may be 0.1 μm to 30 μm, and may be included in a form dispersed in a polymer such as an epoxy resin or polyimide.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직육면체의 형상을 가질 수 있다. 본 실시예에서, 자성체 본체(50)는, 길이 방향(L)으로 서로 마주하는 일 단면과 타 단면, 일 단면과 타 단면을 연결하며 폭 방향(W)으로 서로 마주하는 일 측면과 타 측면, 및 일 측면과 타 측면을 연결하며 두께 방향(T)으로 서로 마주하는 일면과 타면을 가진다.The
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.The
상기 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 내부 코일부(40)가 형성될 수 있으며, 상기 절연 기판(20)의 반대 면에도 코일 형상 패턴의 내부 코일부(40)가 형성될 수 있다.An
상기 내부 코일부(40)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(40)는 상기 절연 기판(20)에 형성되는 비아 전극(45)을 통해 전기적으로 접속될 수 있다.The
상기 내부 코일부(40)는 자성체 본체(50)의 서로 대향하는 양 단면으로 각각 노출되는 제 1 인출부(41) 및 제 2 인출부(42)를 포함할 수 있다.The
상기 절연 기판(20)의 일면에 형성된 내부 코일부(40)는 자성체 본체(50)의 일 단면으로 노출되는 제 1 인출부(41)를 포함하고, 상기 절연 기판(20)의 반대 면에 형성된 내부 코일부(40)는 제 1 인출부(41)가 노출된 자성체 본체(50)의 일 단면과 대향하는 타 단면으로 노출되는 제 2 인출부(42)를 포함할 수 있다.The
상기 내부 코일부(40) 및 비아 전극(45)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.The
상기 내부 코일부(40)가 형성되지 않은 절연 기판(20)의 중앙부에는 관통홀이 형성되고, 상기 관통홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(55)를 형성할 수 있다. 자성체로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.A through hole is formed in the central part of the insulating
상기 절연 기판(20)은 내부 코일부(40)가 형성되지 않은 영역의 브릿지 패턴부(25)를 포함할 수 있다.The insulating
종래에는 내부 코일부(40)가 형성된 부위를 제외한 모든 영역의 절연 기판(20)을 제거하였으나, 본 발명의 일 실시형태는 내부 코일부(40)가 형성되지 않은 일부 영역의 절연 기판(20)을 제거하지 않고, 브릿지 패턴부(25)를 형성함에 따라 내부 코일부(40)를 지지하는 힘을 증가시켜 자성체 층의 적층, 압착 시 내부 코일부(40)의 변형을 방지할 수 있다. 예를 들어, 브릿지 패턴부(25)를 형성함으로써 내부 코일부(40)의 변형을 방지하여 코일의 변형으로 인한 노출 불량률이 9.2%에서 0.34%로 현저히 감소하였다.Conventionally, the insulating
도 2 및 도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 개략 평면도이다.2 and 3 are schematic plan views of a chip electronic component according to an exemplary embodiment of the present invention.
도 2 및 도 3을 참조하면, 상기 브릿지 패턴부(25)는 자성체 본체(50)의 서로 대향하는 양 측면으로 노출될 수 있다.2 and 3, the
예를 들어, 상기 브릿지 패턴부(25)는 상기 내부 코일부(40)의 제 1 인출부(41) 및 제 2 인출부(42)가 노출되는 자성체 본체(50)의 양 단면과 직교하는 방향의 서로 대향하는 양 측면으로 노출될 수 있다.For example, the
한편, 브릿지 패턴부(25)는 도 2 및 도 3에 도시된 각각 다른 일 실시형태와 같이 그 체적을 달리 조절할 수 있다. Meanwhile, the volume of the
다만, 브릿지 패턴부(25)의 위치 및 형상은 도 2 및 도 3에 한정되는 것은 아니며, 내부 코일부(40)가 형성되지 않은 절연 기판(20)의 일부 영역으로써 내부 코일부(40)의 변형을 방지할 수 있는 형태라면 특별히 제한이 없다.However, the position and shape of the
도 4는 본 발명의 일 실시형태에 따른 칩 전자부품의 브릿지 패턴부의 단면적을 나타내기 위한 개략 사시도이다.4 is a schematic perspective view illustrating a cross-sectional area of a bridge pattern part of a chip electronic component according to an exemplary embodiment of the present invention.
도 4를 참조하면, 절연 기판(20)의 두께를 t, 브릿지 패턴부(25)가 노출되는 자성체 본체(50)의 일 측면의 길이를 l이라고 했을 때, t×l의 단면적에 대한 상기 브릿지 패턴부(25)의 단면적의 비는 0.02 내지 0.88일 수 있다.4, when the thickness of the insulating
브릿지 패턴부(25)의 단면적 비가 상기 범위를 만족할 때, 내부 코일부(40)의 변형을 효과적으로 방지할 수 있으며, 더 나아가 비자성체인 절연 기판(20)이 자속의 흐름을 차단하여 전류 인가에 따른 인덕턴스 변화가 감소되는 효과가 향상되면서도 동시에 자성체 본체(50)에 충진되는 자성체 부피를 충분히 확보하여 높은 인덕턴스 값을 구현할 수 있다.When the cross-sectional area ratio of the
브릿지 패턴부(25)의 단면적 비가 0.02 미만일 경우 내부 코일부(40)를 지지하는 힘이 부족하여 자성체 층의 적층 및 압착 과정에서 내부 코일부(40)의 변형에 의한 노출 불량이 발생할 수 있으며, 0.88을 초과할 경우 자성체 부피 감소로 인해서 인덕턴스 값이 크게 감소할 수 있다.If the cross-sectional area ratio of the
한편, 상기 내부 코일부(40)는 절연층(30)으로 피복될 수 있다.Meanwhile, the
절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 진공 딥핑(Dipping) 공정, CVD(기상증착법) 등으로 형성할 수도 있다. 내부 코일부(40)는 절연층(30)으로 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.The insulating layer 30 can be formed by a known method such as a screen printing method, a photoresist (PR) exposure, a process through development, a spray application process, and a vacuum dipping process, CVD. It can also be formed by (vapor deposition method) or the like. The
상기 자성체 본체(50)의 양 단면으로 노출되는 상기 내부 코일부(40)의 제 1 인출부(41) 및 제 2 인출부(42)와 각각 접속하도록 자성체 본체(50)의 양 단면에는 제 1 외부 전극 및 제 2 외부전극(81, 82)이 형성될 수 있다. The
상기 제 1 외부 전극 및 제 2 외부전극(81, 82)은 자성체 본체(50)의 길이 방향의 양 단면에 형성되고, 자성체 본체(50)의 두께 방향의 일면과 타면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.The first and second
상기 제 1 및 제 2 외부 전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다. The first and second
칩 전자부품의 제조방법Method of manufacturing chip electronic components
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이며, 도 6 내지 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.5 is a process chart showing a method of manufacturing a chip electronic component according to an embodiment of the present invention, and FIGS. 6 to 8 are views sequentially showing a method of manufacturing a chip electronic component according to an embodiment of the present invention.
도 6을 참조하면, 먼저 절연 기판(20)의 적어도 일면에 내부 코일부(40)를 형성할 수 있다.Referring to FIG. 6, first, an
상기 절연 기판(20)은 특별하게 제한되지 않으며 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등을 사용할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.The insulating
상기 내부 코일부(40)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.The method of forming the
상기 절연 기판(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(45)을 형성할 수 있으며, 상기 비아 전극(45)을 통해 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(40)를 전기적으로 접속시킬 수 있다. A via
상기 내부 코일부(40)는 양 단면으로 각각 노출되는 제 1 인출부(41) 및 제 2 인출부(42)를 포함할 수 있다. The
상기 절연 기판(20)의 일면에 형성된 내부 코일부(40)는 일 단면으로 노출되는 제 1 인출부(41)를 포함하고, 상기 절연 기판(20)의 반대 면에 형성된 내부 코일부(40)는 제 1 인출부(41)가 노출된 일 단면과 대향하는 타 단면으로 노출되는 제 2 인출부(42)를 포함할 수 있다.The
도 7을 참조하면, 상기 절연 기판(20)에서 내부 코일부(40)가 형성되지 않은 부분을 제거할 수 있다.Referring to FIG. 7, a portion of the insulating
절연 기판(20)의 제거는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 적용하여 수행할 수 있으며, 예를 들어 CO2 레이져를 수행하여 제거할 수 있다.The removal of the insulating
상기 내부 코일부(40)가 형성되지 않은 절연 기판(20)의 중앙부를 제거하여 절연 기판(20)을 관통하는 관통 홀을 형성할 수 있다.A through hole penetrating the insulating
이때, 상기 절연 기판(20)에서 내부 코일부(40)가 형성되지 않은 부분 중 일부를 제외하고 제거하여 브릿지 패턴부(25)를 형성할 수 있다.In this case, the
종래에는 내부 코일부(40)가 형성된 부위를 제외한 모든 영역의 절연 기판(20)을 제거하였으나, 본 발명의 일 실시형태는 내부 코일부(40)가 형성되지 않은 일부 영역의 절연 기판(20)을 제거하지 않고, 브릿지 패턴부(25)를 형성함에 따라 내부 코일부(40)를 지지하는 힘을 증가시켜 자성체 층의 적층, 압착 시 내부 코일부(40)의 변형을 방지할 수 있다.Conventionally, the insulating
상기 브릿지 패턴부(25)는 상기 내부 코일부(40)의 제 1 인출부(41) 및 제 2 인출부(42)가 노출되는 양 단면과 직교하는 방향의 서로 대향하는 양 측면으로 노출될 수 있다.The
상기 절연 기판(20)의 두께를 t, 브릿지 패턴부(25)가 노출되는 자성체 본체(50)의 일 측면의 길이를 l이라고 했을 때, t×l의 단면적에 대한 상기 브릿지 패턴부(25)의 단면적의 비는 0.02 내지 0.88일 수 있다.When the thickness of the insulating
브릿지 패턴부(25)의 단면적 비가 상기 범위를 만족할 때, 내부 코일부(40)의 변형을 효과적으로 방지할 수 있으며, 더 나아가 비자성체인 절연 기판(20)이 자속의 흐름을 차단하여 전류 인가에 따른 인덕턴스 변화가 감소되는 효과가 향상되면서도 동시에 자성체 본체(50)에 충진되는 자성체 부피를 충분히 확보하여 높은 인덕턴스 값을 구현할 수 있다.When the cross-sectional area ratio of the
브릿지 패턴부(25)의 단면적 비가 0.02 미만일 경우 내부 코일부(40)를 지지하는 힘이 부족하여 자성체 층의 적층 및 압착 과정에서 내부 코일부(40)의 변형에 의한 노출 불량이 발생할 수 있으며, 0.88을 초과할 경우 자성체 부피 감소로 인해서 인덕턴스 값이 크게 감소할 수 있다.If the cross-sectional area ratio of the
상기 내부 코일부(40)의 표면에는 내부 코일부(40)를 피복하는 절연층(30)을 형성할 수 있다. 절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정, 진공 딥핑(Dipping) 공정, CVD(기상증착법) 등의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다. An insulating layer 30 covering the
도 8을 참조하면, 내부 코일부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층(51)을 적층하여 자성체 본체(50)를 형성할 수 있다.Referring to FIG. 8, a
자성체 층(51)을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. The
이때, 상기 절연 기판(20)의 중앙부에 형성된 관통 홀이 자성체로 충진되어 코어부(55)를 형성할 수 있다.In this case, the through hole formed in the central portion of the insulating
다음으로, 상기 자성체 본체(50)의 양 단면으로 노출되는 상기 내부 코일부(40)의 제 1 인출부(41) 및 제 2 인출부(42)와 각각 접속하도록 자성체 본체(50)의 양 단면에 제 1 외부 전극 및 제 2 외부전극(81, 82)을 형성할 수 있다. Next, both ends of the
상기 제 1 및 제 2 외부 전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. The first and second
제 1 및 제 2 외부전극(81, 82)을 형성하는 방법은 외부 전극(81, 82)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.A method of forming the first and second
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.In addition, parts that have the same features as those of the electronic component according to the exemplary embodiment described above will be omitted here.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.
100 : 박막형 인덕터 45 : 비아 전극
20 : 절연 기판 50 : 자성체 본체
25 : 브릿지 패턴부 51 : 자성체 층
30 : 절연층 55 : 코어부
40 : 내부 코일부 81, 82 : 제 1 및 제 2 외부전극
41 : 제 1 인출부
42 : 제 2 인출부100: thin-film inductor 45: via electrode
20: insulating substrate 50: magnetic body
25: bridge pattern portion 51: magnetic layer
30: insulating layer 55: core portion
40:
41: first withdrawal
42: second withdrawal unit
Claims (11)
상기 자성체 본체 내에 배치되고, 상기 자성체 본체의 제1 면으로 노출된 절연 기판;
상기 절연 기판의 적어도 일면에 배치되고, 상기 자성체 본체의 제1 면으로 노출된 코일부;
상기 코일부와 상기 자성체 본체 사이에 배치된 절연층; 및
상기 자성체 본체에 배치되어 상기 코일부와 연결되는 외부전극; 을 포함하고,
상기 절연 기판은, 상기 자성체 본체의 제1 면과 연결된 상기 자성체 본체의 제2 면으로 노출된 브릿지 패턴부를 포함하고,
상기 자성체 본체의 제1 면으로 노출된 상기 절연 기판의 면적은, 상기 자성체 본체의 제2 면으로 노출된 상기 브릿지 패턴부의 면적보다 큰,
칩 전자부품.
Magnetic body;
An insulating substrate disposed in the magnetic body and exposed to the first surface of the magnetic body;
A coil portion disposed on at least one surface of the insulating substrate and exposed to the first surface of the magnetic body;
An insulating layer disposed between the coil part and the magnetic body; And
An external electrode disposed on the magnetic body and connected to the coil unit; Including,
The insulating substrate includes a bridge pattern portion exposed to a second surface of the magnetic body connected to the first surface of the magnetic body,
The area of the insulating substrate exposed to the first surface of the magnetic body is larger than the area of the bridge pattern part exposed to the second surface of the magnetic body,
Chip electronic components.
상기 자성체 본체의 제1 면으로 노출된 상기 코일부의 면적은, 상기 자성체 본체의 제2 면으로 노출된 상기 브릿지 패턴부의 면적보다 큰,
칩 전자부품.
The method of claim 1,
The area of the coil part exposed to the first surface of the magnetic body is larger than the area of the bridge pattern part exposed to the second surface of the magnetic body,
Chip electronic components.
상기 브릿지 패턴부에는 상기 코일부가 형성되지 않는,
칩 전자부품.
The method of claim 1,
The coil part is not formed in the bridge pattern part,
Chip electronic components.
상기 절연 기판의 일면은, 상기 자성체 본체의 제1 및 제2 면 각각과 연결된 상기 자성체 본체의 제3 면과 평행한,
칩 전자부품.
The method of claim 1,
One surface of the insulating substrate is parallel to a third surface of the magnetic body connected to each of the first and second surfaces of the magnetic body,
Chip electronic components.
상기 자성체 본체는, 상기 절연 기판의 중앙부를 관통하는 관통홀에 배치된 코어부를 포함하고,
상기 코일부는 상기 코어부에 대해 복수의 턴(turn)을 형성하는,
칩 전자부품.
The method of claim 1,
The magnetic body includes a core portion disposed in a through hole penetrating a central portion of the insulating substrate,
The coil part forms a plurality of turns with respect to the core part,
Chip electronic components.
상기 복수의 턴(turn) 중 최내측 턴(turn)의 상기 코어부와 인접하는 내측면으로부터 상기 복수의 턴(turn) 중 최외측 턴(turn)의 상기 자성체 본체의 제2 면과 인접하는 외측면까지의 거리는,
상기 자성체 본체의 제1 면에 수직하는 방향을 따른 상기 브릿지 패턴부의 길이보다 큰,
칩 전자부품.
The method of claim 5,
An outer side adjacent to the second surface of the magnetic body of the outermost turn of the plurality of turns from an inner surface adjacent to the core portion of the innermost turn of the plurality of turns The distance to the side is,
Greater than the length of the bridge pattern portion along a direction perpendicular to the first surface of the magnetic body,
Chip electronic components.
상기 복수의 턴(turn) 중 최내측 턴(turn)의 상기 코어부와 인접하는 내측면으로부터 상기 복수의 턴(turn) 중 최외측 턴(turn)의 상기 자성체 본체의 제2 면과 인접하는 외측면까지의 거리는,
상기 브릿지 패턴부의 노출면의 상기 자성체 본체의 제1 면에 수직하는 방향을 따른 길이보다 큰,
칩 전자부품.
The method of claim 5,
An outer side adjacent to the second surface of the magnetic body of the outermost turn of the plurality of turns from an inner surface adjacent to the core portion of the innermost turn of the plurality of turns The distance to the side is,
Greater than a length of the exposed surface of the bridge pattern part along a direction perpendicular to the first surface of the magnetic body,
Chip electronic components.
상기 절연 기판은, 상기 자성체 본체의 제1 면 및, 상기 자성체 본체의 제1 면과 마주한 상기 자성체 본체의 제3 면 각각으로 노출되고,
상기 코일부는, 상기 절연 기판의 일면에 배치되어 상기 자성체 본체의 제1 면으로 노출된 제1 인출부와, 상기 절연 기판의 일면과 마주하는 상기 절연 기판의 타면에 배치되어 상기 자성체 본체의 제3 면으로 노출된 제2 인출부를 포함하는,
칩 전자 부품.
The method of claim 1,
The insulating substrate is exposed to each of a first surface of the magnetic body and a third surface of the magnetic body facing the first surface of the magnetic body,
The coil unit includes a first lead-out part disposed on one surface of the insulating substrate and exposed to the first surface of the magnetic body, and a third surface of the magnetic body that is disposed on the other surface of the insulating substrate facing one surface of the insulating substrate Including a second withdrawal portion exposed to the surface,
Chip electronic components.
상기 브릿지 패턴부는,
상기 자성체 본체의 제2 면으로 노출된 제1 브릿지 패턴부와, 상기 자성체 본체의 제2 면과 마주하는 상기 자성체 본체의 제4 면으로 노출된 제2 브릿지 패턴부를 포함하는,
칩 전자부품.
The method of claim 9,
The bridge pattern part,
Including a first bridge pattern portion exposed to the second surface of the magnetic body and a second bridge pattern portion exposed to the fourth surface of the magnetic body facing the second surface of the magnetic body,
Chip electronic components.
상기 외부전극은,
상기 자성체 본체의 제1 내지 제3 면 각각과 연결된 상기 자성체 본체의 제4 면에 서로 이격되게 배치되고, 상기 제1 및 제2 인출부와 연결되는 제1 및 제2 외부전극을 포함하는,
칩 전자부품.
The method of claim 9,
The external electrode,
Comprising first and second external electrodes disposed to be spaced apart from each other on a fourth surface of the magnetic body connected to each of the first to third surfaces of the magnetic body and connected to the first and second lead portions,
Chip electronic components.
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