KR101994729B1 - Chip electronic component and manufacturing method thereof - Google Patents
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Abstract
본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 코일 주변에 흐르는 자속을 차단함으로써 코일 주변이 자화되는 것을 방지하여 전류 인가에 따른 인덕턴스(L) 값의 변화 특성을 개선하면서도 충진되는 자성체 부피를 충분히 확보하여 높은 최대 인덕턴스 값을 구현할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a chip electronic component and a method of manufacturing the same, and more particularly, to a chip electronic component and a method of manufacturing the same, And a high maximum inductance value can be realized, and a manufacturing method thereof.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
The present invention relates to a chip electronic component and a manufacturing method thereof.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
An inductor, which is one of chip electronic components, is a typical passive element that removes noise by forming an electronic circuit together with a resistor and a capacitor. The inductor amplifies a signal of a specific frequency band in combination with a capacitor using electromagnetic characteristics A resonance circuit, a filter circuit, and the like.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
In recent years, miniaturization and thinning of IT devices such as various communication devices and display devices have been accelerated. Researches for miniaturization and thinning of various devices such as inductors, capacitors, and transistors employed in IT devices have been continuously carried out . Thus, the inductor has been rapidly switched to a chip capable of miniaturization and high density automatic surface mounting, and the development of a thin film type inductor in which a magnetic powder is mixed with a resin on a coil pattern formed by plating on the upper and lower surfaces of a thin insulating substrate .
한편, 전자기기의 소형화 및 고성능화가 요구되면서 소비 전력이 증가하고 있다. 이러한 소비 전력의 증가에 따라 전자기기의 전원 회로에 사용되는 PMIC(Power Management Integrated Circuit) 또는 DC-DC 컨버터(DC-DC Converter)는 스위칭 주파수(Switching Frequency)가 고주파화되고, 출력 전류가 증가하고 있으며, 이에 PMIC 또는 DC-DC 컨버터의 출력 전류 안정화에 사용되는 파워 인덕터(Power Inductor)의 사용이 증가되고 있는 추세이다. 이러한 파워 인덕터는 전류 인가에 따른 인덕턴스(L) 값의 변화율이 작은 것을 요구하고 있다.
On the other hand, power consumption is increasing due to demand for miniaturization and high performance of electronic devices. As the power consumption increases, a power management integrated circuit (PMIC) or a DC-DC converter (DC-DC converter) used in a power circuit of an electronic device has a high switching frequency and an increased output current And the use of power inductors used for stabilizing the output current of a PMIC or a DC-DC converter is increasing. Such a power inductor is required to have a small rate of change of inductance (L) value due to current application.
아래의 특허문헌 1은 절연 기판 상하면에 도금으로 내부 코일 패턴을 형성하는 박막형의 칩 인덕터를 개시하고 있으나, 전류 인가에 따른 인덕턴스(L) 값의 변화 특성 개선에 한계가 있는 문제점이 있었다.
The following Patent Document 1 discloses a thin-film chip inductor which forms an inner coil pattern by plating on the top and bottom of an insulating substrate. However, there is a limit in improvement of characteristics of change in inductance (L) value due to current application.
본 발명의 일 실시형태는 자속을 차단함으로써 코일 주변이 자화되는 것을 방지하여 전류 인가에 따른 인덕턴스(L) 값의 변화 특성을 개선하면서도 높은 최대 인덕턴스 값을 구현할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
An embodiment of the present invention provides a chip electronic component capable of realizing a high maximum inductance value while preventing the magnetization of the periphery of the coil by blocking the magnetic flux so as to improve the change characteristic of the inductance L value according to the current application, .
본 발명의 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고, 상기 절연 기판의 두께를 t1, 상기 내부 코일부의 두께를 t2라고 할 때, t2/t1이 1.0 내지 1.8을 만족하는 칩 전자부품을 제공한다.
One embodiment of the present invention relates to a magnetic body including an insulating substrate; An inner coil portion formed on at least one surface of the insulating substrate; And an outer electrode formed on one end face of the magnetic body body and connected to the inner coil part, wherein when the thickness of the insulating substrate is t1 and the thickness of the inner coil part is t2, t2 / t1 is 1.0 To 1.8. ≪ / RTI >
상기 자성체 본체 전체 부피에 대하여 자성체가 차지하는 부피는 80vol% 내지 90vol%일 수 있다.
The volume occupied by the magnetic body with respect to the total volume of the magnetic body may be 80 vol% to 90 vol%.
상기 자성체 본체 전체 부피에 대하여 상기 절연 기판이 차지하는 부피는 10vol% 내지 20vol%일 수 있다.
The volume occupied by the insulating substrate with respect to the total volume of the magnetic body may be 10 vol% to 20 vol%.
상기 절연 기판의 두께 t1은 40㎛ 내지 100㎛일 수 있다.
The thickness t1 of the insulating substrate may be 40 탆 to 100 탆.
상기 내부 코일부의 두께 t2는 60㎛ 내지 180㎛일 수 있다.
The thickness t2 of the inner coil part may be 60 mu m to 180 mu m.
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성할 수 있다.
A central portion of the insulating substrate forms a through hole, and the through hole is filled with a magnetic material to form a core portion.
상기 절연 기판은 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 및 금속계 연자성 기판으로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.
The insulating substrate may be at least one selected from the group consisting of a polypropylene glycol (PPG) substrate, a ferrite substrate, and a metal-based soft magnetic substrate.
상기 내부 코일부는 절연 기판의 일 면과 반대 면에 형성되며, 상기 절연 기판에 형성되는 비아 전극을 통해 전기적으로 접속될 수 있다.
The inner coil portion is formed on a surface opposite to the one surface of the insulating substrate and can be electrically connected through a via electrode formed on the insulating substrate.
상기 칩 전자부품은 피크 전류(Isat)가 2.80A 내지 3.3A이면서 최대 인덕턴스 값이 1.00uH±20%을 만족할 수 있다.
The chip electronic component may have a peak current Isat of 2.80 A to 3.3 A and a maximum inductance value of 1.00 uH ± 20%.
본 발명의 다른 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고, 상기 절연 기판의 두께를 t1, 상기 내부 코일부의 두께를 t2라고 할 때, t2/t1이 1.0 내지 1.8을 만족하며, 상기 자성체 본체 전체 부피에 대하여 자성체가 차지하는 부피는 80vol% 내지 90vol%를 만족하는 칩 전자부품을 제공한다.
Another embodiment of the present invention relates to a magnetic body including an insulating substrate; An inner coil portion formed on at least one surface of the insulating substrate; And an outer electrode formed on one end face of the magnetic body body and connected to the inner coil part, wherein when the thickness of the insulating substrate is t1 and the thickness of the inner coil part is t2, t2 / t1 is 1.0 To 1.8, and a volume occupied by the magnetic material with respect to the total volume of the magnetic body main body is 80 vol% to 90 vol%.
상기 절연 기판의 두께 t1은 40㎛ 내지 100㎛일 수 있다.
The thickness t1 of the insulating substrate may be 40 탆 to 100 탆.
상기 내부 코일부의 두께 t2는 60㎛ 내지 180㎛일 수 있다.
The thickness t2 of the inner coil part may be 60 mu m to 180 mu m.
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성할 수 있다.
A central portion of the insulating substrate forms a through hole, and the through hole is filled with a magnetic material to form a core portion.
상기 절연 기판은 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 및 금속계 연자성 기판으로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.
The insulating substrate may be at least one selected from the group consisting of a polypropylene glycol (PPG) substrate, a ferrite substrate, and a metal-based soft magnetic substrate.
상기 내부 코일부는 절연 기판의 일 면과 반대 면에 형성되며, 상기 절연 기판에 형성되는 비아 전극을 통해 전기적으로 접속될 수 있다.
The inner coil portion is formed on a surface opposite to the one surface of the insulating substrate and can be electrically connected through a via electrode formed on the insulating substrate.
상기 칩 전자부품은 피크 전류(Isat)가 2.80A 내지 3.3A이면서 최대 인덕턴스 값이 1.00uH±20%을 만족할 수 있다.
The chip electronic component may have a peak current Isat of 2.80 A to 3.3 A and a maximum inductance value of 1.00 uH ± 20%.
본 발명의 다른 일 실시형태는 중앙에 관통 홀이 형성된 절연 기판의 적어도 일면에 내부 코일부를 형성하는 단계; 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 상기 관통 홀에 자성체가 충진되어 형성되는 코어부를 포함하는 자성체 본체를 형성하는 단계; 및 상기 자성체 본체의 적어도 일 단면에 상기 내부 코일부와 접속되도록 외부전극을 형성하는 단계;를 포함하며,상기 절연 기판의 두께를 t1, 상기 내부 코일부의 두께를 t2라고 할 때, t2/t1이 1.0 내지 1.8를 만족하며, 상기 자성체 본체 전체 부피에 대하여 자성체가 차지하는 부피가 80vol% 내지 90vol%를 만족하도록 형성하는 칩 전자부품의 제조방법을 제공한다.
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an inner coil part on at least one surface of an insulating substrate having a through hole at the center thereof; Forming a magnetic body including a magnetic body layer formed on upper and lower portions of an insulating substrate on which the inner coil portion is formed, the core portion being formed by filling a magnetic body in the through hole; And forming an external electrode on at least one end face of the magnetic body body so as to be connected to the internal coil part, wherein when the thickness of the insulating substrate is t1 and the thickness of the inner coil part is t2, t2 / t1 Is 1.0 to 1.8, and the volume occupied by the magnetic body with respect to the total volume of the magnetic body is in the range of 80 vol% to 90 vol%.
본 발명의 일 실시형태에 따르면, 본 발명의 일 실시형태는 코일 주변에 흐르는 자속을 차단함으로써 코일 주변이 자화되는 것을 방지하여 전류 인가에 따른 인덕턴스(L) 값의 변화 특성을 개선하면서도 충진되는 자성체 부피를 충분히 확보하여 높은 최대 인덕턴스 값을 구현할 수 있다.
According to one embodiment of the present invention, an embodiment of the present invention prevents magnetic flux around the coil by blocking magnetic flux around the coil, thereby improving the change characteristic of the value of inductance (L) A sufficient volume can be ensured and a high maximum inductance value can be realized.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 절연 기판의 두께(t1)에 대한 내부 코일부의 두께(t2) 비에 따른 DC-bias 특성을 나타낸 그래프이다.
도 4는 절연 기판의 두께(t1)에 대한 내부 코일부의 두께(t2) 비에 따른 피크 전류(Isat) 값 및 자성체 부피의 상관 관계를 나타낸 그래프이다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이다.1 is a schematic perspective view showing an inner coil portion of a chip electronic component according to an embodiment of the present invention.
2 is a sectional view taken along a line I-I 'in Fig.
3 is a graph showing the DC-bias characteristic according to the ratio of the thickness t2 of the inner coil portion to the thickness t1 of the insulating substrate.
4 is a graph showing a correlation between the peak current Isat value and the magnetic body volume according to the ratio of the thickness t2 of the inner coil portion to the thickness t1 of the insulating substrate.
5 is a process diagram showing a method of manufacturing a chip electronic component according to an embodiment of the present invention.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.It is to be understood that, although the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be described using the symbols.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.
칩 전자부품Chip electronic components
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a chip electronic component according to an embodiment of the present invention will be described, but the present invention is not limited thereto.
도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이다.
FIG. 1 is a schematic perspective view showing an inner coil portion of a chip electronic component according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along line I-I 'of FIG.
도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
Referring to FIGS. 1 and 2, a thin
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(20), 내부 코일부(40) 및 외부전극(80)을 포함한다.
The thin
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다. The
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.The ferrite may include a known ferrite such as Mn-Zn ferrite, Ni-Zn ferrite, Ni-Zn-Cu ferrite, Mn-Mg ferrite, Ba ferrite or Li ferrite.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다. The metal-based soft magnetic material may be an alloy containing at least one selected from the group consisting of Fe, Si, Cr, Al and Ni, and may include, for example, Fe-Si- But is not limited thereto.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 20㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
The metal-based soft magnetic material may have a particle diameter of 0.1 to 20 μm and may be dispersed on a polymer such as an epoxy resin or polyimide.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직 육면체의 형상을 가질 수 있다.
When the direction of the hexahedron is defined to clearly explain the embodiment of the present invention, L, W, and T shown in FIG. 1 indicate the longitudinal direction, the width direction, and the thickness direction, respectively . The
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.
The
상기 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 내부 코일부(41)가 형성될 수 있으며, 상기 절연 기판(20)의 반대 면에도 코일 형상 패턴의 내부 코일부(42)가 형성될 수 있다.An
상기 내부 코일부(41, 42)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(41, 42)는 상기 절연 기판(20)에 형성되는 비아 전극(45)을 통해 전기적으로 접속될 수 있다.
The
상기 내부 코일부(40) 및 비아 전극(45)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
The
이때, 상기 절연 기판(20)의 두께를 t1, 상기 내부 코일부(41, 42)의 두께를 t2라고 하면, t2/t1이 1.0 내지 1.8을 만족할 수 있다.At this time, when the thickness of the
상기 절연 기판(20)의 두께(t1)을 증가시켜 t2/t1이 1.0 내지 1.8을 만족하도록 함으로써 상기 절연 기판(20)이 자속의 흐름을 차단하는 갭(gap) 층의 역할을 하게 되고, 이에 따라 전류 인가에 따른 인덕턴스(L) 값의 변화가 감소되어 고전류에서의 용량 저하를 제어할 수 있게 된다.
The
상기 t2/t1이 1.0 미만일 경우 자성체 본체(50) 내에 충진되는 자성체 부피의 감소율이 커지고, 내부 코일부(40)의 어스펙트 비(Aspect Ratio, AR)가 작아져 직류 저항(Rdc)이 증가하고, 최대 인덕턴스 값이 저하될 수 있으며, t2/t1이 1.8을 초과하는 경우 절연 기판(20)의 두께가 얇아 자속의 흐름을 차단하는 갭(gap) 층의 역할을 충분히 할 수 없어 전류 인가에 따른 인덕턴스(L) 값의 변화가 커지는 문제점이 있다.
When t2 / t1 is less than 1.0, the reduction rate of the magnetic body volume filled in the
예를 들어, 상기 절연 기판(20)의 두께 t1은 40㎛ 내지 100㎛일 수 있으며, 상기 내부 코일부(41, 42)의 두께 t2는 60㎛ 내지 180㎛일 수 있다.
For example, the thickness t1 of the insulating
나아가, 자성체 본체(50) 전체 부피에 대하여 상기 절연 기판(20)이 차지하는 부피는 10vol% 내지 20vol%일 수 있다.Furthermore, the volume occupied by the insulating
절연 기판(20)의 부피가 10vol% 미만일 경우 자속의 흐름을 차단하는 갭(gap) 층의 역할을 충분히 할 수 없어 전류 인가에 따른 인덕턴스(L) 값의 변화가 커질 수 있으며, 20vol%를 초과할 경우 자성체 본체(50)에 충진될 수 있는 자성체 부피의 감소율이 커지는 문제점이 있다.
If the volume of the insulating
한편, 자성체 본체(50) 전체 부피에 대하여 자성체가 차지하는 부피는 80vol% 내지 90vol%를 만족할 수 있다.On the other hand, the volume occupied by the magnetic body with respect to the total volume of the
자성체가 차지하는 부피가 상기 80vol% 내지 90vol% 범위를 만족할 때, 절연 기판(20)의 두께를 증가시켜 자속의 흐름을 차단하고, 전류 인가에 따른 인덕턴스(L) 값의 변화 특성을 개선하면서도 동시에 높은 최대 인덕턴스 값을 구현할 수 있다.
When the volume occupied by the magnetic material satisfies the above range of 80 vol% to 90 vol%, the thickness of the insulating
자성체의 부피를 증가시키기 위해서 상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 관통 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(55)를 형성할 수 있다.
In order to increase the volume of the magnetic body, the central portion of the insulating
상기 내부 코일부(40)는 절연층(30)으로 피복될 수 있다.The
절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. 내부 코일부(40)는 절연층(30)으로 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.
The insulating
절연 기판(20)의 일면에 형성되는 내부 코일부(41)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
One end of the
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 코일부(40)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다. 상기 외부 전극(80)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.The
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
The
이와 같은 본 발명의 일 실시형태에 따른 칩 전자부품은 피크 전류(Isat)가 2.80A 내지 3.3A이면서 동시에 최대 인덕턴스 값이 1.00uH±20%을 만족할 수 있다.The chip electronic component according to an embodiment of the present invention can have a peak current Isat of 2.80A to 3.3A and a maximum inductance value of 1.00uH ± 20%.
피크 전류(Isat)란, 초기 인덕턴스 값이 전류를 인가함에 따라 30%까지 감소했을 때의 전류로 정의할 수 있다.
The peak current (Isat) can be defined as the current when the initial inductance value decreases to 30% as the current is applied.
도 3은 절연 기판의 두께(t1)에 대한 내부 코일부의 두께(t2) 비에 따른 DC-bias 특성(전류 인가에 따른 인덕턴스 값의 변화 특성)을 나타낸 그래프이고, 도 4는 절연 기판의 두께(t1)에 대한 내부 코일부의 두께(t2) 비에 따른 피크 전류(Isat) 값 및 자성체 부피의 상관 관계를 나타낸 그래프이다.
FIG. 3 is a graph showing a DC bias characteristic (a change characteristic of an inductance value due to current application) according to a ratio of a thickness t2 of an inner coil part to a thickness t1 of an insulating substrate, (Isat) value according to the ratio of the thickness t2 of the inner coil part to the inner coil part t1 and the magnetic body volume.
도 3을 참조하면, t2/t1이 1.07 및 1.78일 때 2.12인 경우에 비하여 인가되는 전류의 증가에 따른 인덕턴스 값의 감소가 현저히 작은 것을 확인할 수 있다.
Referring to FIG. 3, it can be seen that the decrease of the inductance value with the increase of the applied current is significantly smaller than the case of 2.12 when t2 / t1 is 1.07 and 1.78.
도 4를 참조하면, 절연 기판(20)의 두께(t1)가 증가하여 t2/t1이 감소함에 따라 피크 전류(Isat)는 증가하지만, 자성체 본체(50)에 충진되는 자성체의 부피가 감소하는 것을 확인할 수 있다. 4, the peak current Isat increases as the thickness t1 of the insulating
따라서, 절연 기판(20)의 두께(t1) 증가로 인한 DC-bias 특성 개선의 효과 및 충진되는 자성체 부피의 감소율의 최소화로 인한 높은 최대 인덕턴스 값 구현의 효과를 동시에 나타내기 위해서 본 발명의 일 실시형태는 t2/t1이 1.0 내지 1.8이면서 자성체 본체(50) 전체 부피에 대하여 자성체가 차지하는 부피는 80vol% 내지 90vol%를 만족하도록 형성될 수 있다.
Therefore, in order to simultaneously exhibit the effect of improving the DC-bias characteristic due to the increase of the thickness t1 of the insulating
하기 표 1은 절연 기판의 두께(t1)에 대한 내부 코일부의 두께(t2) 비에 따른 피크 전류(Isat) 값, 자성체 부피 및 최대 인덕턴스 값을 나타내었다.Table 1 below shows peak current (Isat) value, magnetic body volume and maximum inductance value according to the thickness t2 of the inner coil part with respect to the thickness t1 of the insulating substrate.
기종 A는 칩 사이즈(L*W*T) 2.00 x 1.60 x 1.00[mm], 기종 B는 칩 사이즈(L*W*T) 2.00 x 1.25 x 1.00[mm]로 하였다.The model A has a chip size (L * W * T) of 2.00 x 1.60 x 1.00 [mm], and a model B has a chip size (L * W * T) of 2.00 x 1.25 x 1.00 [mm].
인덕턴스(uH)maximum
Inductance (uH)
Model A
Model B
상기 표 1에서 알 수 있듯이, t2/t1이 1.0 내지 1.8이면서 자성체 부피가 80vol% 내지 90vol%일 때, 높은 피크 전류(Isat)을 나타내면서도 높은 최대 인덕턴스 값을 구현하였다.
As can be seen from the above Table 1, when the t2 / t1 is 1.0 to 1.8 and the volume of the magnetic body is 80 vol% to 90 vol%, a high peak current Isat and a high maximum inductance value are realized.
칩 전자부품의 제조방법Method of manufacturing chip electronic components
도 5는 본 발명의 일 실시형태의 칩 전자부품의 제조방법을 나타내는 공정도이다.
5 is a process diagram showing a method of manufacturing a chip electronic component according to an embodiment of the present invention.
도 5를 참조하면, 먼저 절연 기판(20)의 적어도 일면에 내부 코일부(40)를 형성할 수 있다.
Referring to FIG. 5, the
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.
The insulating
상기 내부 코일부(40)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
The
상기 절연 기판(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(45)을 형성할 수 있으며, 상기 비아 전극(45)을 통해 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(41, 42)를 전기적으로 접속시킬 수 있다.
A hole is formed in a part of the insulating
이때, 상기 절연 기판(20)의 두께를 t1, 상기 내부 코일부(41, 42)의 두께를 t2라고 하면, t2/t1이 1.0 내지 1.8을 만족할 수 있다.At this time, when the thickness of the insulating
상기 절연 기판(20)의 두께(t1)을 증가시켜 t2/t1이 1.0 내지 1.8을 만족하도록 함으로써 상기 절연 기판(20)이 자속의 흐름을 차단하는 갭(gap) 층의 역할을 하게 되고, 이에 따라 전류 인가에 따른 인덕턴스(L) 값의 변화가 감소되어 고전류에서의 용량 저하를 제어할 수 있게 된다.
The insulating
상기 t2/t1이 1.0 미만일 경우 자성체 본체(50) 내에 충진되는 자성체 부피의 감소율이 커지고, 내부 코일부(40)의 어스펙트 비(Aspect Ratio, AR)가 작아져 직류 저항(Rdc)이 증가하고, 최대 인덕턴스 값이 저하될 수 있으며, t2/t1이 1.8을 초과하는 경우 절연 기판(20)의 두께가 얇아 자속의 흐름을 차단하는 갭(gap) 층의 역할을 충분히 할 수 없어 전류 인가에 따른 인덕턴스(L) 값의 변화가 커지는 문제점이 있다.
When t2 / t1 is less than 1.0, the reduction rate of the magnetic body volume filled in the
예를 들어, 상기 절연 기판(20)의 두께 t1은 40㎛ 내지 100㎛일 수 있으며, 상기 내부 코일부(41, 42)의 두께 t2는 60㎛ 내지 180㎛일 수 있다.
For example, the thickness t1 of the insulating
상기 절연 기판(20)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(20)을 관통하는 관통 홀을 형성할 수 있다.
A drill, a laser, a sandblast, a punching process, or the like may be performed on the central portion of the insulating
상기 내부 코일부(40)의 표면에는 내부 코일부(40)를 피복하는 절연층(30)을 형성할 수 있다. 절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.
An insulating
다음으로, 내부 코일부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.Next, the
자성체 층을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 관통 홀이 자성체로 충진되어 코어부(55)를 형성할 수 있다.
The magnetic
이와 같이 형성되는 자성체 본체(50)의 전체 부피에 대하여 상기 절연 기판(20)이 차지하는 부피는 10vol% 내지 20vol%일 수 있다.The volume occupied by the insulating
절연 기판(20)의 부피가 10vol% 미만일 경우 자속의 흐름을 차단하는 갭(gap) 층의 역할을 충분히 할 수 없어 전류 인가에 따른 인덕턴스(L) 값의 변화가 커질 수 있으며, 20vol%를 초과할 경우 자성체 본체(50)에 충진될 수 있는 자성체 부피의 감소율이 커지는 문제점이 있다.
If the volume of the insulating
한편, 자성체 본체(50) 전체 부피에 대하여 자성체가 차지하는 부피는 80vol% 내지 90vol%를 만족할 수 있다.On the other hand, the volume occupied by the magnetic body with respect to the total volume of the
자성체가 차지하는 부피가 상기 80vol% 내지 90vol% 범위를 만족할 때, 절연 기판(20)의 두께를 증가시켜 자속의 흐름을 차단하고, 전류 인가에 따른 인덕턴스(L) 값의 변화 특성을 개선하면서도 동시에 높은 최대 인덕턴스 값을 구현할 수 있다.
When the volume occupied by the magnetic material satisfies the above range of 80 vol% to 90 vol%, the thickness of the insulating
다음으로, 상기 자성체 본체(50)의 적어도 일 단면에 노출되는 내부 코일부(40)와 접속되도록 외부전극(80)을 형성할 수 있다.Next, the
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
The
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
In addition, the same parts as those of the above-described chip electronic component according to the embodiment of the present invention will be omitted here.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
100 : 박막형 인덕터 50 : 자성체 본체
20 : 절연 기판 55 : 코어부
30 : 절연층 80 : 외부전극
40, 41, 42 : 내부 코일부
45 : 비아 전극100: Thin-film type inductor 50:
20: insulating substrate 55: core part
30: insulating layer 80: external electrode
40, 41, 42: internal coil part
45: Via electrode
Claims (17)
상기 절연 기판의 적어도 일면에 형성되는 내부 코일부;
상기 내부 코일부에 코팅된 절연층; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고,
상기 절연 기판의 두께를 t1, 상기 내부 코일부의 두께를 t2라고 할 때, t2/t1이 1.0 내지 1.8을 만족하며,
상기 자성체 본체 전체 부피에 대하여 자성체가 차지하는 부피는 80vol% 내지 90vol%인 칩 전자부품.
A magnetic body body including an insulating substrate;
An inner coil portion formed on at least one surface of the insulating substrate;
An insulating layer coated on the inner coil part; And
And an outer electrode formed on one end surface of the magnetic body body and connected to the inner coil part,
And t2 / t1 is 1.0 to 1.8, where t1 is a thickness of the insulating substrate, and t2 is a thickness of the inner coil portion,
Wherein a volume occupied by the magnetic body with respect to the total volume of the magnetic body is 80 vol% to 90 vol%.
상기 자성체 본체 전체 부피에 대하여 상기 절연 기판이 차지하는 부피는 10vol% 내지 20vol%인 칩 전자부품.
The method according to claim 1,
And the volume occupied by the insulating substrate with respect to the total volume of the magnetic body main body is 10 vol% to 20 vol%.
상기 절연 기판의 두께 t1은 40㎛ 내지 100㎛인 칩 전자부품.
The method according to claim 1,
Wherein a thickness t1 of the insulating substrate is 40 占 퐉 to 100 占 퐉.
상기 내부 코일부의 두께 t2는 60㎛ 내지 180㎛인 칩 전자부품.
The method according to claim 1,
And a thickness t2 of the inner coil part is 60 mu m to 180 mu m.
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
The method according to claim 1,
Wherein a central portion of the insulating substrate forms a through hole, and the through hole is filled with a magnetic material to form a core portion.
상기 절연 기판은 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 및 금속계 연자성 기판으로 이루어진 군에서 선택된 어느 하나 이상인 칩 전자부품.
The method according to claim 1,
Wherein the insulating substrate is at least one selected from the group consisting of a polypropylene glycol (PPG) substrate, a ferrite substrate, and a metal-based soft magnetic substrate.
상기 내부 코일부는 절연 기판의 일 면과 반대 면에 형성되며, 상기 절연 기판에 형성되는 비아 전극을 통해 전기적으로 접속되는 칩 전자부품.
The method according to claim 1,
Wherein the inner coil portion is formed on a surface opposite to one surface of the insulating substrate and is electrically connected through a via electrode formed on the insulating substrate.
상기 칩 전자부품은 피크 전류(Isat)가 2.80A 내지 3.3A이면서 최대 인덕턴스 값이 1.00uH±20%을 만족하는 칩 전자부품.
The method according to claim 1,
Wherein the chip electronic component has a peak current Isat of 2.80 A to 3.3 A and a maximum inductance value of 1.00 uH ± 20%.
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