KR102196891B1

KR102196891B1 - Ferroelectric FET-based Full Adder

Info

Publication number: KR102196891B1
Application number: KR1020200011725A
Authority: KR
Inventors: 정성욱; 임세희; 오태우
Original assignee: 연세대학교 산학협력단
Priority date: 2020-01-31
Filing date: 2020-01-31
Publication date: 2020-12-30

Abstract

The present invention relates to a ferroelectric FET-based full adder for efficient calculation of an artificial neural network which may have a small size to consume low power and perform addition calculation at high speed. The ferroelectric FET-based full adder comprises: a pre-charge unit to pre-charge first and second nodes at a pre-charge period as a first power supply voltage in response to a clock signal; a discharge unit activated at a calculation period in response to the clock signal, including first and second non-volatile memory switches for previously storing storage bits and a third non-volatile memory switch for previously storing inverse storage bits to discharge a voltage level of the first node as a second power supply voltage level in response to an input bit, an input carry, and the storage bits stored in the first non-volatile memory switch, and to discharge a voltage level of the second node as a second power supply voltage level in response to the input bit, an inverse input bit, the input carry, an inverse input carry, and the storage bits stored in the second and third non-volatile memory switches; and an inverse output unit for inverting voltage levels of the first and second nodes to output an output carry and an addition bit.

Description

Ferroelectric FET-based Full Adder

본 발명은 전가산기에 관한 것으로, 인공 신경망의 효율적 연산을 위한 강유전체 소자 기반 전가산기에 관한 것이다.The present invention relates to a full adder, and to a ferroelectric element-based full adder for efficient computation of an artificial neural network.

현재 인간의 두뇌가 패턴을 인식하는 방법을 모사하여 두뇌와 비슷한 방식으로 여러 정보를 처리하도록 구성된 인공 신경망(artificial neural network)을 이용한 딥 러닝에 대한 연구가 활발하게 진행되고 있다. 딥 러닝은 일 예로 객체 분류, 객체 검출, 음성 인식, 자연어 처리, 자율 주행 등의 다양한 분야에 적용되고 있으며, 적용 분야가 계속 확장되고 있다. 이와 같이 적용 분야가 확장되어 감에 따라 최근에는 인공 신경망의 고속 동작 및 저전력화가 요구되고 있다.Currently, research on deep learning using an artificial neural network configured to process various information in a manner similar to that of the brain by simulating the way the human brain recognizes patterns is being actively conducted. Deep learning is applied to various fields such as object classification, object detection, speech recognition, natural language processing, and autonomous driving, for example, and its application field is continuously expanding. As the field of application is expanded as described above, high-speed operation and low power consumption of artificial neural networks are recently required.

그러나 기존의 인공 신경망은 대부분 소프트웨어로 구현되며, 소프트웨어로 구현되는 인공 신경망은 CPU(Central Processing Unit)나 GPU(Graphics Processing Unit)와 같은 로직회로와 메모리 등의 범용 하드웨어를 이용하여 요구되는 연산을 수행한다.However, most of the existing artificial neural networks are implemented in software, and the artificial neural networks implemented in software perform required computations by using logic circuits such as CPU (Central Processing Unit) or GPU (Graphics Processing Unit) and general-purpose hardware such as memory. do.

도 1은 인공 신경망의 연산 구조의 일 예를 나타낸다.1 shows an example of an operation structure of an artificial neural network.

도 1에 도시된 바와 같이, 인공 신경망은 일반적으로 입력 데이터(x1, x2 ~ xn)와 가중치(w1, w2, ~ wn)의 곱셈과 곱셈 결과 및 바이어스(bias)에 대한 덧셈 연산을 수행하도록 구성된다.As shown in FIG. 1, an artificial neural network is generally configured to perform multiplication of input data (x1, x2 ~ xn) and weights (w1, w2, ~ wn) and addition of the result of the multiplication and bias. do.

이때 범용 하드웨어를 이용하는 기존의 인공 신경망은 로직 회로와 메모리가 별도로 구비됨에 따라 로직회로는 연산되어야 하는 입력 데이터(x1, x2 ~ xn)와 가중치(w1, w2, ~ wn) 및 바이어스를 메모리로부터 전달받아야 하며, 연산 결과인 출력값(output)을 다시 메모리로 전달하여 저장해야 한다.At this time, as the existing artificial neural network using general-purpose hardware has separate logic circuits and memory, the logic circuit transfers input data (x1, x2 ~ xn), weights (w1, w2, ~ wn) and bias to be calculated from the memory. It must be received, and the output, which is the result of the operation, must be transferred back to memory and stored.

이와 같이, 인공 신경망은 대량의 데이터에 대한 연산, 특히 곱셈 및 덧셈 연산을 요구하므로, 로직회로와 메모리 사이에는 대규모의 데이터 전송이 필요하게 된다. 이는 인공 신경망의 연산 속도를 크게 저하시킬 뿐만 아니라, 대량의 전력 소모를 유발한다. 현재 아키텍처에서 로직회로와 메모리 사이의 데이터 전송은 로직회로의 부동 소수점 연산 대비 100배 이상의 전력 소비가 요구되는 경우도 있다.As described above, since the artificial neural network requires operations on a large amount of data, in particular, multiplication and addition operations, large-scale data transmission is required between the logic circuit and the memory. This not only greatly reduces the computational speed of the artificial neural network, but also causes a large amount of power consumption. In the current architecture, data transfer between a logic circuit and a memory may require more than 100 times the power consumption of a logic circuit's floating-point operation.

이러한 비효율성을 극복하기 위해, 최근에는 로직회로와 메모리를 단일 칩에 결합한 LiM(Logic-in-Memory)을 인공 신경망에 이용하고자 하는 연구가 진행되고 있다. 로직회로와 메모리가 결합된 LiM에서는 데이터 전송에 따른 지연 시간과 전력 소모량을 크게 줄일 수 있다는 장점이 있다.In order to overcome this inefficiency, research to use a LiM (Logic-in-Memory) in which a logic circuit and a memory are combined on a single chip in an artificial neural network is being conducted. LiM, in which a logic circuit and a memory are combined, has the advantage of greatly reducing delay time and power consumption due to data transmission.

특히 인공 신경망은 학습 단계에서는 가중치(w1, w2, ~ wn) 및 바이어스(bias)가 계속적으로 업데이트되지만, 학습이 완료된 이후에는 가중치와 바이어스가 학습에 의해 결정된 값으로 고정된다. 따라서 비휘발성 메모리 소자를 이용하여 LiM을 구성하는 경우, 항시 전원 전압을 공급해야 하는 휘발성 메모리 소자를 이용하는 경우에 비해 전력 소모를 더욱 저감시킬 수 있다는 장점이 있다. 또한 일반적으로 비휘발성 메모리 소자는 휘발성 소자에 비해 온/오프 전환 속도가 느리지만, 상기한 바와 같이 인공 신경망에서는 가중치(w1, w2, ~ wn) 및 바이어스(bias)가 고정된 값을 가지므로, 비휘발성 메모리 소자를 이용하여 LiM을 구성하여도 동작 속도에 영향을 거의 미치지 않는다.In particular, in the artificial neural network, the weights (w1, w2, ~ wn) and bias are continuously updated in the learning stage, but after the learning is completed, the weights and biases are fixed to values determined by learning. Accordingly, when a LiM is configured using a nonvolatile memory device, there is an advantage in that power consumption can be further reduced compared to a case where a volatile memory device that must always supply a power supply voltage is used. In addition, in general, a nonvolatile memory device has a slower on/off switching speed than a volatile device, but as described above, since the artificial neural network has fixed weights (w1, w2, ~ wn) and bias, Even if a LiM is configured using a nonvolatile memory device, it hardly affects the operation speed.

이에 비휘발성 메모리 소자를 이용하여 인공 신경망에서 수행되는 연산을 효율적으로 수행할 수 있는 연산회로가 요구되고 있다.Accordingly, there is a need for an operation circuit capable of efficiently performing an operation performed in an artificial neural network using a nonvolatile memory device.

도 2는 곱셈기 논리 회로의 일 예를 나타낸다.2 shows an example of a multiplier logic circuit.

도 2에 도시된 바와 같이, 논리 회로 수준에서 곱셈 연산은 덧셈 연산의 조합으로 이루어진다. 즉 인공 신경망에서 요구되는 곱셈 연산과 덧셈 연산은 모두 덧셈 연산으로 구성될 수 있다. 상기한 바와 같이, 인공 신경망은 일반적으로 곱셈 연산과 덧셈 연산을 수행하지만, 논리 회로 수준에서는 곱셈 연산 또한 덧셈 연산을 이용하여 수행된다. 그러므로 비휘발성 메모리 소자를 이용하여 덧셈 연산을 수행할 수 있는 가산기가 요구되고 있다.As shown in FIG. 2, the multiplication operation at the logic circuit level is performed by a combination of addition operations. That is, both the multiplication operation and the addition operation required in an artificial neural network can be composed of an addition operation. As described above, artificial neural networks generally perform multiplication and addition operations, but at the logic circuit level, multiplication operations are also performed using addition operations. Therefore, there is a need for an adder capable of performing an addition operation using a nonvolatile memory device.

한국 등록 특허 제10-0975086호 (2010.08.04 등록)Korean Registered Patent No. 10-0975086 (registered in 2010.08.04)

본 발명의 목적은 강유전체 비휘발성 메모리 소자를 적용한 전가산기를 제공하는데 있다.An object of the present invention is to provide a full adder employing a ferroelectric nonvolatile memory device.

본 발명의 다른 목적은 LiM으로 구현되는 인공 신경망에 적용되어 전력 소모를 저감하고, 고속으로 동작할 수 있는 전가산기를 제공하는데 있다.Another object of the present invention is to provide a full adder capable of reducing power consumption and operating at high speed by being applied to an artificial neural network implemented with LiM.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 전가산기는 클럭 신호에 응답하여 프리차지 구간에서 제1 및 제2 노드를 제1 전원 전압 레벨로 프리차지하는 프리차지부; 상기 클럭 신호에 응답하여 연산 구간에서 활성화되며, 저장 비트가 미리 저장된 제1 및 제2 비휘발성 메모리 스위치와 반전 저장 비트가 미리 저장된 제3 비휘발성 메모리 스위치를 포함하여 입력 비트와 입력 캐리 및 상기 제1 비휘발성 메모리 스위치에 미리 저장된 저장 비트에 응답하여 상기 제1 노드의 전압 레벨을 제2 전원 전압 레벨로 디스차지하고, 입력 비트와 반전 입력 비트, 입력 캐리와 반전 입력 캐리 및 상기 제2 및 제3 비휘발성 메모리 스위치에 미리 저장된 상기 저장 비트와 상기 반전 저장 비트에 응답하여, 상기 제2 노드의 전압 레벨을 상기 제2 전원 전압 레벨로 디스차지하는 디스차지부; 및 상기 제1 및 제2 노드 각각의 전압 레벨을 반전하여 출력 캐리와 가산 비트를 출력하는 반전 출력부를 포함한다.In order to achieve the above object, a full adder according to an embodiment of the present invention includes a precharge unit for precharging the first and second nodes to a first power voltage level in a precharge period in response to a clock signal; In response to the clock signal, the first and second nonvolatile memory switches in which the storage bits are stored in advance and the third nonvolatile memory switches in which the inversion storage bits are stored in advance are included. 1 In response to a storage bit previously stored in a nonvolatile memory switch, the voltage level of the first node is discharged to a second power supply voltage level, and an input bit and an inverted input bit, an input carry and an inverted input carry, and the second and third A discharge unit discharging the voltage level of the second node to the second power supply voltage level in response to the storage bit and the inversion storage bit previously stored in a nonvolatile memory switch; And an inverting output unit for inverting voltage levels of each of the first and second nodes to output an output carry and an added bit.

상기 디스차지부는 상기 제1 노드와 제3 노드 사이에 연결되고, 상기 입력 비트와 상기 입력 캐리 및 상기 제1 비휘발성 메모리 스위치에 저장된 저장 비트 중 1의 비트값이 둘 이상이면, 상기 제1 노드와 상기 제3 노드 사이의 전류 경로를 형성하는 캐리 디스차지부; 상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 입력 비트와 상기 반전 입력 비트, 상기 입력 캐리와 상기 반전 입력 캐리 및 상기 제2 및 제3 비휘발성 메모리 스위치에 미리 저장된 상기 저장 비트와 상기 반전 저장 비트 응답하여, 상기 입력 비트와 상기 입력 캐리 및 상기 저장 비트 중 1의 비트값이 홀수개이면 상기 제2 노드와 상기 제3 노드 사이의 전류 경로를 형성하는 가산 디스차지부; 및 상기 제3 노드와 제2 전원 전압 사이에 연결되고 상기 클럭 신호에 응답하여 연산 구간에서 상기 제3 노드를 풀다운 하는 풀다운 트랜지스터를 포함할 수 있다.The discharge unit is connected between the first node and the third node, and if a bit value of one of the input bit, the input carry, and the storage bit stored in the first nonvolatile memory switch is two or more, the first node A carry discharge unit forming a current path between the and the third node; The storage bit connected between the second node and the third node, the input bit and the inverted input bit, the input carry and the inverted input carry, and the storage bit previously stored in the second and third nonvolatile memory switches, and the An addition discharging unit configured to form a current path between the second node and the third node in response to an inverted storage bit, when one of the input bit, the input carry, and the storage bit is an odd number; And a pull-down transistor connected between the third node and a second power supply voltage and pulling down the third node in an operation period in response to the clock signal.

상기 캐리 디스차지부는 상기 저장 비트의 비트값이 1이고 상기 입력 비트와 상기 입력 캐리 중 적어도 하나가 1의 비트값을 가지면 상기 제1 노드와 상기 제3 노드 사이의 전류 경로를 형성하는 제1 캐리 연산부; 및 상기 입력 비트와 상기 입력 캐리의 비트값이 모두 1이면 상기 제1 노드와 상기 제3 노드 사이의 전류 경로를 형성하는 제2 캐리 연산부를 포함할 수 있다.When the bit value of the storage bit is 1 and at least one of the input bit and the input carry has a bit value of 1, a first carry forming a current path between the first node and the third node Operation unit; And a second carry operation unit configured to form a current path between the first node and the third node when the bit values of the input bit and the input carry are both 1.

상기 제1 캐리 연산부는 상기 제1 노드에 일단이 연결되고, 서로 병렬로 연결되어 각각 상기 입력 비트와 입력 캐리를 인가받는 제1 및 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터의 타단과 상기 제3 노드 사이에 연결되고, 게이트로 인가된 라이트 신호에 따라 상기 저장 비트가 미리 저장되는 제1 비휘발성 메모리 스위치를 포함할 수 있다.The first carry operation unit includes first and second NMOS transistors having one end connected to the first node and connected in parallel to each other to receive the input bit and the input carry, respectively; And a first nonvolatile memory switch connected between the other ends of the first and second NMOS transistors and the third node, and storing the storage bit in advance according to a write signal applied to a gate.

상기 제2 캐리 연산부는 상기 제1 노드와 상기 제3 노드 사이에 직렬로 연결되고, 각각 상기 입력 비트와 상기 입력 캐리를 인가받는 제3 및 제4 NMOS 트랜지스터를 포함할 수 있다.The second carry operation unit may include third and fourth NMOS transistors connected in series between the first node and the third node and receiving the input bit and the input carry, respectively.

상기 가산 디스차지부는 상기 저장 비트의 비트값이 1이고 상기 입력 비트와 상기 입력 캐리의 비트값이 모두 1이거나 0인 경우에, 상기 제2 노드와 상기 제3 노드 사이의 전류 경로를 형성하는 제1 가산 연산부; 및 상기 저장 비트의 비트값이 0이고 상기 입력 비트와 상기 입력 캐리의 비트값 중 하나가 1인 경우에, 상기 제2 노드와 상기 제3 노드 사이의 전류 경로를 형성하는 제2 가산 연산부를 포함할 수 있다.When the bit value of the storage bit is 1 and the bit value of the input bit and the input carry are both 1 or 0, the addition discharge unit forms a current path between the second node and the third node. 1 addition operation unit; And a second addition operation unit configured to form a current path between the second node and the third node when the bit value of the storage bit is 0 and one of the bit value of the input bit and the input carry is 1. can do.

상기 제1 가산 연산부는 상기 제2 노드에 일단이 연결되고, 상기 입력 비트를 인가받는 제5 NMOS 트랜지스터; 상기 제5 NMOS 트랜지스터의 타단에 일단이 연결되고, 상기 입력 캐리를 인가받는 제6 NMOS 트랜지스터; 상기 제5 NMOS 트랜지스터의 타단에 일단이 연결되고, 타단이 상기 제2 가산 연산부의 대응하는 위치에 연결되며, 상기 반전 입력 캐리를 인가받는 제7 NMOS 트랜지스터; 및 상기 제6 NMOS 트랜지스터의 타단과 상기 제3 노드 사이에 연결되고, 상기 저장 비트가 미리 저장되는 제2 비휘발성 메모리 스위치를 포함할 수 있다.A fifth NMOS transistor having one end connected to the second node and receiving the input bit; A sixth NMOS transistor having one end connected to the other end of the fifth NMOS transistor and receiving the input carry; A seventh NMOS transistor having one end connected to the other end of the fifth NMOS transistor, the other end connected to a corresponding position of the second addition operation unit, and receiving the inversion input carry; And a second nonvolatile memory switch connected between the other end of the sixth NMOS transistor and the third node and storing the storage bit in advance.

상기 제2 가산 연산부는 상기 제2 노드에 일단이 연결되고, 상기 반전 입력 비트를 인가받는 제8 NMOS 트랜지스터;상기 제8 NMOS 트랜지스터의 타단에 일단이 연결되고, 상기 입력 캐리를 인가받는 제9 NMOS 트랜지스터; 상기 제8 NMOS 트랜지스터의 타단에 일단이 연결되고, 타단이 상기 제6 NMOS 트랜지스터의 타단에 연결되며, 상기 반전 입력 캐리를 인가받는 제10 NMOS 트랜지스터; 및 상기 제9 NMOS 트랜지스터의 타단과 상기 제3 노드 사이에 연결되고, 게이트로 인가된 라이트 신호에 따라 상기 반전 저장 비트가 미리 저장되는 제3 비휘발성 메모리 스위치를 포함할 수 있다.The second addition operation unit is an eighth NMOS transistor having one end connected to the second node and receiving the inversion input bit; A ninth NMOS transistor having one end connected to the other end of the eighth NMOS transistor and receiving the input carry transistor; A tenth NMOS transistor having one end connected to the other end of the eighth NMOS transistor, the other end connected to the other end of the sixth NMOS transistor, and receiving the inversion input carry; And a third nonvolatile memory switch connected between the other end of the ninth NMOS transistor and the third node, and storing the inversion storage bit in advance according to a write signal applied to a gate.

상기 제1 내지 제3 비휘발성 메모리 스위치 각각은 게이트로 인가된 라이트 신호에 따라 상기 저장 비트 또는 반전 저장 비트가 저장되는 강유전체 전기장 효과 트랜지스터(ferroelectric field-effect transistor)로 구현될 수 있다.Each of the first to third nonvolatile memory switches may be implemented as a ferroelectric field-effect transistor in which the storage bit or the inversion storage bit is stored according to a write signal applied to a gate.

상기 프리차지부는 상기 제1 전원 전압과 상기 제1 노드 사이에 연결되고, 상기 클럭 신호가 게이트로 인가되는 제1 PMOS 트랜지스터; 및 상기 제1 전원 전압과 상기 제2 노드 사이에 연결되고, 상기 클럭 신호가 게이트로 인가되는 제2 PMOS 트랜지스터를 포함할 수 있다.A first PMOS transistor connected between the first power voltage and the first node and applied to a gate of the clock signal; And a second PMOS transistor connected between the first power voltage and the second node, and to which the clock signal is applied to a gate.

상기 반전 출력부는 상기 제1 노드의 전압 레벨을 반전하여 상기 출력 캐리를 출력하는 제1 인버터; 및 상기 제2 노드의 전압 레벨을 반전하여 상기 가산 비트를 출력하는 제2 인버터를 포함할 수 있다.The inversion output unit may include a first inverter configured to invert the voltage level of the first node to output the output carry; And a second inverter configured to invert the voltage level of the second node and output the added bit.

상기 전가산기는 인공 신경망의 곱셈 및 덧셈 연산에 이용되며, 상기 저장 비트는 미리 학습이 수행된 인공 신경망의 가중치 또는 바이어스의 대응하는 비트값으로 저장될 수 있다.The full adder is used for multiplication and addition operations of the artificial neural network, and the storage bits may be stored as a corresponding bit value of the weight or bias of the artificial neural network that has been previously learned.

따라서, 본 발명의 실시예에 따른 전가산기는 강유전체 비휘발성 메모리 소자를 적용하여 가중치나 바이어스를 별도로 인가받지 않으므로, 소형으로 저전력을 소모하며 고속으로 덧셈 연산을 수행할 수 있다. 또한 LiM으로 구현되는 인공 신경망에 적용됨으로써, 인공 신경망의 동작 속도를 향상시킬 수 있을 뿐만 아니라 인공 신경망을 소형화 시킬 수 있다.Accordingly, since the full adder according to the embodiment of the present invention applies a ferroelectric nonvolatile memory device and does not separately apply a weight or a bias, it is compact, consumes low power, and can perform an addition operation at high speed. In addition, by being applied to an artificial neural network implemented with LiM, the operation speed of the artificial neural network can be improved as well as the artificial neural network can be miniaturized.

도 1은 인공 신경망의 연산 구조의 일 예를 나타낸다.
도 2는 곱셈기 논리 회로의 일 예를 나타낸다.
도 3은 비휘발성 메모리 소자가 적용된 전가산기의 일 예를 나타낸다.
도 4는 비휘발성 메모리 소자의 동작을 설명하기 위한 도면이다.
도 5 내지 도 7은 도 3의 전가산기의 동작을 설명하기 위한 도면이다.
도 8은 비휘발성 메모리 소자가 적용된 전가산기의 다른 예를 나타낸다.
도 9 내지 도 11은 도 8의 전가산기의 동작을 설명하기 위한 도면이다.
도 12은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 이용한 전가산기의 일예를 나타낸다.
도 13 내지 도 15은 도 12의 전가산기의 동작을 설명하기 위한 도면이다. 1 shows an example of an operation structure of an artificial neural network.
2 shows an example of a multiplier logic circuit.
3 shows an example of a full adder to which a nonvolatile memory device is applied.
4 is a diagram illustrating an operation of a nonvolatile memory device.
5 to 7 are views for explaining the operation of the full adder of FIG. 3.
8 shows another example of a full adder to which a nonvolatile memory device is applied.
9 to 11 are views for explaining the operation of the full adder of FIG. 8.
12 shows an example of a full adder using a nonvolatile memory device according to an embodiment of the present invention.
13 to 15 are views for explaining the operation of the full adder of FIG. 12.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the implementation of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다. Hereinafter, the present invention will be described in detail by describing a preferred embodiment of the present invention with reference to the accompanying drawings. However, the present invention may be implemented in various different forms, and is not limited to the described embodiments. In addition, in order to clearly describe the present invention, parts irrelevant to the description are omitted, and the same reference numerals in the drawings indicate the same members.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. Throughout the specification, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components unless specifically stated to the contrary. In addition, terms such as "... unit", "... group", "module", and "block" described in the specification mean units that process at least one function or operation, which is hardware, software, or hardware. And software.

도 3은 비휘발성 메모리 소자가 적용된 전가산기의 일 예를 나타내고, 도 4는 비휘발성 메모리 소자의 동작을 설명하기 위한 도면이다.3 is a diagram illustrating an example of a full adder to which a nonvolatile memory device is applied, and FIG. 4 is a diagram illustrating an operation of a nonvolatile memory device.

도 3은 비휘발성 메모리 소자를 이용한 1비트 전가산기로서, 입력 비트(A)와 입력 캐리(C_i)를 인가받아 기저장된 저장 비트(B)와 가산하여 가산 비트(S)를 출력하는 가산부(10)와 마찬가지로 입력 비트(A)와 입력 캐리(C_i)를 인가받아 기저장된 저장 비트(B)와 가산하여 출력 캐리(C_o)를 출력하는 캐리부(20)로 구성된다.3 is a 1-bit full adder using a nonvolatile memory device, an adder that receives an input bit (A) and an input carry (C _i ), adds it to a pre-stored storage bit (B), and outputs an addition bit (S). Like (10), it is composed of a carry unit 20 that receives an input bit (A) and an input carry (C _i ), adds it to a pre-stored storage bit (B), and outputs an output carry (C _o ).

가산부(10)는 프리차지부와 래치부 및 디스차지부(11)를 포함한다.The addition unit 10 includes a precharge unit, a latch unit, and a discharge unit 11.

프리차지부는 제1 전원 전압(V_DD)과 제1 및 제2 가산 노드(N_s1, N_s2) 각각의 사이에 연결되고 클럭 신호(CLK)가 인가되는 2개의 PMOS 트랜지스터(p11, p12)를 포함하고, 래치부는 제1 전원 전압(V_DD)과 제1 및 제2 가산 노드(N_s1, N_s2) 각각의 사이에 연결되고, 게이트가 제2 및 제1 가산 노드(N_s2, N_s1)에 연결되는 2개의 PMOS 트랜지스터(p13, p14)를 포함한다.The precharge unit includes two PMOS transistors p11 and p12 connected between the first power voltage V _DD and the first and second addition nodes N _s1 and N _s2 and to which the clock signal CLK is applied. And the latch unit is connected between the first power voltage V _DD and each of the first and second addition nodes N _s1 and N _s2 , and the gate is the second and first addition node N _s2 and N _s1 It includes two PMOS transistors p13 and p14 connected to ).

디스차지부(11)는 9개의 NMOS 트랜지스터(n11 ~ n19)와 2개의 비휘발성 메모리 스위치(f11, f12)를 포함한다.The discharge unit 11 includes nine NMOS transistors n11 to n19 and two nonvolatile memory switches f11 and f12.

디스차지부(11)에서 제1 및 제2 NMOS 트랜지스터(n11, n12)는 제1 및 제2 가산 노드(N_s1, N_s2) 각각과 제3 가산 노드(N_s3) 사이에 연결되고, 각각 입력 비트(A)와 반전 입력 비트(

)를 인가받고, 제3 및 제4 NMOS 트랜지스터(n13, n14)는 제2 및 제1 가산 노드(N_s2, N_s1) 각각과 제4 가산 노드(N_s4) 사이에 연결되고, 각각 입력 비트(A)와 반전 입력 비트(

)를 인가받는다.In the discharge unit 11, the first and second NMOS transistors n11 and n12 are connected between each of the first and second addition nodes N _s1 and N _s2 and the third addition node N _s3 , respectively. Input bit (A) and inverting input bit (

) Is applied, and the third and fourth NMOS transistors n13 and n14 are connected between each of the second and first addition nodes N _s2 and N _s1 and the fourth addition node N _s4 , respectively, and input bits (A) and inverted input bit (

) Is authorized.

그리고 제5 및 제6 NMOS 트랜지스터(n15, n16)는 제3 및 제4 가산 노드(N_s3, N_s4) 각각과 제5 가산 노드(N_s5) 사이에 연결되어 각각 입력 캐리(C_i)와 반전 입력 캐리(

)를 인가받고, 제7 및 제8 NMOS 트랜지스터(n17, n18)는 제4 및 제3 가산 노드(N_s4, N_s3) 각각과 제6 가산 노드(N_s6) 사이에 연결되어 각각 입력 캐리(C_i)와 반전 입력 캐리(

)를 인가받는다.And the fifth and sixth NMOS transistors (n15, n16) are connected between each of the third and fourth addition nodes (N _s3 , N _s4 ) and the fifth addition node (N _s5 ), respectively, the input carry (C _i ) and Reverse input carry (

) Is applied, and the seventh and eighth NMOS transistors n17 and n18 are connected between each of the fourth and third addition nodes N _s4 and N _s3 and the sixth addition node N _s6 , respectively, and input carry ( C _i ) and reverse input carry (

) Is authorized.

2개의 비휘발성 메모리 스위치(f11, f12)는 제5 및 제6 가산 노드(N_s5, N_s6) 각각과 제7 가산 노드(N_s7) 사이에 연결되고, 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)와 반전 저장 비트(

)이 미리 저장된다. 2개의 비휘발성 메모리 스위치(f11, f12)는 각각 미리 저장된 저장 비트(B)와 반전 저장 비트(

)에 따라 온 또는 오프 상태로 유지되어 제5 및 제6 가산 노드(N_s5, N_s6)와 제7 가산 노드(N_s7)를 전기적으로 연결하거나 차단한다.The two nonvolatile memory switches f11 and f12 are connected between each of the fifth and sixth addition nodes N _s5 and N _s6 and the seventh addition node N _s7 , and a write signal WRT applied to the gate According to the storage bit (B) and the reverse storage bit (

) Is saved in advance. The two nonvolatile memory switches f11 and f12 each have a pre-stored storage bit (B) and an inverted storage bit (

), the fifth and sixth addition nodes N _s5 and N _s6 and the seventh addition node N _s7 are electrically connected or cut off.

제9 NMOS 트랜지스터(n19)는 제7 가산 노드(N_s7)와 접지 전원 사이에 연결되고, 클럭 신호(CLK)에 응답하여 턴 온되어 제7 가산 노드(N_s7)를 풀다운한다.The ninth NMOS transistor n19 is connected between the seventh addition node N _s7 and the ground power source, is turned on in response to the clock signal CLK, and pulls down the seventh addition node N _s7 .

한편, 캐리부(20) 또한 프리차지부와 래치부 및 디스차지부(21)를 포함한다.Meanwhile, the carry part 20 also includes a precharge part, a latch part, and a discharge part 21.

캐리부(20)의 프리차지부와 래치부는 가산부(10)의 프리차지부와 래치부와 동일하게 제1 전원 전압(V_DD)과 제1 및 제2 캐리 노드(N_c1, N_c2) 각각의 사이에 연결되는 2개의 PMOS 트랜지스터((p21, p22), (p23, p24))로 구성된다.The precharge unit and the latch unit of the carry unit 20 are the same as the precharge unit and the latch unit of the adder 10, the first power voltage V _DD and the first and second carry nodes N _c1 and N _c2 It consists of two PMOS transistors (p21, p22) and (p23, p24) connected between each of them.

그리고 디스차지부(21)는 7개의 NMOS 트랜지스터(n21 ~ n27)와 2개의 비휘발성 메모리 스위치(f21, f22)를 포함한다.In addition, the discharge unit 21 includes seven NMOS transistors n21 to n27 and two nonvolatile memory switches f21 and f22.

디스차지부(11)에서 제1 및 제2 NMOS 트랜지스터(n21, n22)는 제1 및 제2 캐리 노드(N_c1, N_c2) 각각과 제3 캐리 노드(N_c3) 사이에 연결되고, 각각 입력 캐리(C_i)와 반전 입력 캐리(

)를 인가받는다.In the discharge unit 11, the first and second NMOS transistors n21 and n22 are connected between each of the first and second carry nodes N _c1 and N _c2 and the third carry node N _c3 , respectively. Input carry (C _i ) and reverse input carry (

) Is authorized.

그리고 제3 및 제4 NMOS 트랜지스터(n23, n24)는 제1 및 제2 캐리 노드(N_c1, N_c2) 각각과 제4 및 제5 캐리 노드(N_c4, N_c5)의 사이에 연결되어 각각 입력 비트(A)와 반전 입력 비트(

)를 인가받고, 제5 및 제6 NMOS 트랜지스터(n25, n26)는 제3 캐리 노드(N_c3)와 제4 및 제5 캐리 노드(N_c4, N_c5) 각각의 사이에 연결되어 각각 반전 입력 비트(

)와 입력 비트(A)를 인가받는다.And the third and fourth NMOS transistors (n23, n24) are connected between each of the first and second carry nodes (N _c1 , N _c2 ) and the fourth and fifth carry nodes (N _c4 , N _c5 ), respectively. Input bit (A) and inverting input bit (

) Is applied, and the fifth and sixth NMOS transistors (n25, n26) are connected between the third carry node (N _c3 ) and the fourth and fifth carry nodes (N _c4 , N _c5 ), respectively, and each inverted input beat(

) And input bit (A) are applied.

2개의 비휘발성 메모리 스위치(f21, f22)는 제4 및 제5 캐리 노드(N_c4, N_c5) 각각과 제6 캐리 노드(N_s6) 사이에 연결되고, 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)와 반전 저장 비트(

)이 미리 저장되어, 저장된 저장 비트(B)와 반전 저장 비트(

)에 따라 온 또는 오프 상태로 유지된다.The two nonvolatile memory switches f21 and f22 are connected between each of the fourth and fifth carry nodes N _c4 and N _c5 and the sixth carry node N _s6 , and a write signal WRT applied to the gate According to the storage bit (B) and the reverse storage bit (

) Is stored in advance, and the stored storage bit (B) and the reverse storage bit (

), it remains on or off.

제7 NMOS 트랜지스터(n27)는 제6 캐리 노드(N_s6)와 접지 전원 사이에 연결되고, 클럭 신호(CLK)를 인가받는다.The seventh NMOS transistor n27 is connected between the sixth carry node N _s6 and the ground power source, and receives the clock signal CLK.

도 3에서 4개의 비휘발성 메모리 스위치((f11, f12), (f21, f22))는 비휘발성 메모리 소자로서, 여기서는 강유전체 전기장 효과 트랜지스터(ferroelectric field-effect transistor: 이하 FeFET)인 것으로 가정한다.In FIG. 3, four nonvolatile memory switches ((f11, f12), (f21, f22)) are nonvolatile memory devices, and it is assumed here that they are ferroelectric field-effect transistors (hereinafter, FeFET).

표 1은 다양한 비휘발성 메모리 소자의 특성을 나타낸다.Table 1 shows the characteristics of various nonvolatile memory devices.

FeFET는 MOSFET의 게이트와 소스-드레인 전도성 영역 사이에 강유전체 물질이 포함된 비휘발성 소자로서, 게이트-소스 전압(V_GS)에 따라 가변하는 문턱 전압(V_TH)을 이용하여 1비트의 데이터를 저장할 수 있는 메모리 소자이다. 비휘발성 메모리 스위치로 이용될 수 있는 비휘발성 메모리 소자로는 표 1에 나타난 바와 같이, FeFET 이외에도 PRAM(Phase-change RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM), ReRAM(Resistive RAM) 등 다양하게 개발되어 있으나, FeFET는 CMOS 소자와 호환성이 좋으며, 소형으로 스케일링 가능할 뿐만 아니라, 10⁸ 수준의 높은 온/오프율(On/Off ratio)과 10¹⁵ 사이클에 달하는 우수한 내구성 및 10ns의 빠른 스위칭 속도 등에서 장점이 있다. 뿐만 아니라, 3단자 소자로서 리드 경로와 라이트 경로가 상이하므로, 리드/라이트 오류가 발생하지 않는다는 장점이 있다. 이에 여기서는 비휘발성 메모리 스위치가 FeFET로 구현되는 것으로 가정한다.FeFET is a non-volatile device containing a ferroelectric material between the gate and source-drain conductive regions of a MOSFET, and stores 1-bit data using a threshold voltage (V _TH ) that varies according to the gate-source voltage (V _GS ). It is a memory device that can. Nonvolatile memory devices that can be used as nonvolatile memory switches include PRAM (Phase-change RAM), STT-MRAM (Spin-Transfer Torque Magnetoresistive RAM), ReRAM (Resistive RAM), etc., in addition to FeFET, as shown in Table 1. Although developed in various ways, FeFET has good compatibility with CMOS devices and can be scaled to a small size, as well as a high on/off ratio of 10 ⁸ levels, excellent durability of 10 ¹⁵ cycles, and fast switching of 10 ns. There are advantages in speed, etc. In addition, since the read path and the write path are different as a 3-terminal device, there is an advantage that a read/write error does not occur. Therefore, it is assumed here that the nonvolatile memory switch is implemented with FeFET.

FeFET에서는 게이트로 인가된 라이트 신호(WRT)의 전압 레벨에 따라 상이한 비트값이 저장될 수 있다. 도 4에 도시된 바와 같이, FeFET는 일예로 라이트 신호(WRT)가 기지정된 제1 전압 레벨로 인가되어 1의 비트값이 저장된 경우, 낮은 문턱 전압(V_TH) 상태로 드레인-소스를 통해 전류가 흐를 수 있다. 반면, 라이트 신호(WRT)가 제1 전압 레벨과 상이한 기지정된 제2 전압 레벨로 인가되어 0의 비트값이 저장되는 경우, 높은 문턱 전압(V_TH) 상태로 드레인-소스를 통해 전류가 흐르지 않게 된다.In the FeFET, different bit values may be stored according to the voltage level of the write signal WRT applied to the gate. As shown in FIG. 4, when the write signal WRT is applied at a predetermined first voltage level and a bit value of 1 is stored, the FeFET is a current through the drain-source in a low threshold voltage (V _TH ) state. Can flow. On the other hand, when the write signal WRT is applied at a predetermined second voltage level different from the first voltage level and a bit value of 0 is stored, current does not flow through the drain-source in a high threshold voltage (V _TH ) state. do.

도 5 내지 도 7은 도 3의 전가산기의 동작을 설명하기 위한 도면이다.5 to 7 are views for explaining the operation of the full adder of FIG. 3.

도 5는 도 3의 전가산기의 동작을 나타내는 타이밍 다이어그램이고, 도 6 및 도 7은 각각 프리차지(Precharge) 구간과 연산(Evaluation) 구간에서의 동작을 나타낸다.FIG. 5 is a timing diagram illustrating the operation of the full adder of FIG. 3, and FIGS. 6 and 7 illustrate operations in a precharge period and an evaluation period, respectively.

도 5에서 상단의 (0,0,0), (0,0,1), (1,0,0) 및 (1,0,1)은 각각 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)의 비트값의 집합을 나타낸다.In Fig. 5, (0,0,0), (0,0,1), (1,0,0) and (1,0,1) at the top are respectively input bit (A) and storage bit (B) and Represents a set of bit values of the input carry (C _i ).

이하에서는 일예로 입력 비트(A)가 1이고, 저장 비트(B)는 0이며, 입력 캐리(C_i)가 1인 경우(1,0,1)의 전가산기의 동작을 설명한다.Hereinafter, as an example, the operation of the full adder when the input bit (A) is 1, the storage bit (B) is 0, and the input carry (C _i ) is 1 (1,0,1) will be described.

따라서 제1 및 제3 비휘발성 메모리 스위치(f11, f21)에는 0의 저장 비트(B)가 미리 저장되어 높은 문턱 전압(V_TH)을 갖는 상태이고, 제2 및 제4 비휘발성 메모리 스위치(f12, f22)에는 1의 반전 저장 비트(

)이 미리 저장되어 낮은 문턱 전압(V_TH)을 갖는 상태이다. 즉 제1 및 제3 비휘발성 메모리 스위치(f11, f21)는 턴온된 상태로 유지되는 반면, 제2 및 제4 비휘발성 메모리 스위치(f12, f22)는 턴오프된 상태로 유지되는 것으로 가정한다.Therefore, the first and third nonvolatile memory switches f11 and f21 are in a state in which the storage bit B of 0 is previously stored to have a high threshold voltage V _TH , and the second and fourth nonvolatile memory switches f12 , f22) has an inverted storage bit of 1 (

) Is stored in advance and has a low threshold voltage (V _TH ). That is, it is assumed that the first and third nonvolatile memory switches f11 and f21 are maintained in the turned-on state, while the second and fourth nonvolatile memory switches f12 and f22 are maintained in the turned-off state.

우선 도 5를 참조하여, 도 6의 프리차지 구간(Pre)에서의 동작을 설명하면, 프리차지 구간(Pre)에서 클럭 신호(CLK)는 로우 레벨로 인가되고, 이에 가산부(10)의 프리차지부의 2개의 PMOS 트랜지스터(p11, p12)는 풀업(pull-up) 트랜지스터로서 로우 레벨의 클럭 신호(CLK)에 응답하여 제1 및 제2 가산 노드(N_s1, N_s2)를 전원 전압 레벨(V_DD)로 프리차지한다. 이와 함께 캐리부(20)의 프리차지부의 2개의 PMOS 트랜지스터(p21, p22) 또한 풀업 트랜지스터로서 로우 레벨의 클럭 신호(CLK)에 응답하여 제1 및 제2 캐리 노드(N_c1, N_c2)를 전원 전압 레벨(V_DD)로 프리차지한다.First, referring to FIG. 5, the operation in the precharge period Pre of FIG. 6 will be described. In the precharge period Pre, the clock signal CLK is applied at a low level, and thus the addition unit 10 is The two PMOS transistors p11 and p12 of the charge part are pull-up transistors, and in response to the low-level clock signal CLK, the first and second addition nodes N _s1 and N _{s2 are} connected to the power supply voltage level ( _{Precharge with} V _DD ). Along with this, the two PMOS transistors p21 and p22 of the precharge part of the carry part 20 are also pull-up transistors. The first and second carry nodes N _c1 and N _{c2 are} formed in response to the low-level clock signal CLK. _{Precharge to the} power supply voltage level (V _DD ).

한편 가산부(10)의 제1 내지 제8 NMOS 트랜지스터(n11 ~ n18)와 캐리부(20)의 제1 내지 제6 NMOS 트랜지스터(n21 ~ n26)은 입력 비트(A)와 반전 입력 비트(

), 입력 캐리(C_i)와 반전 입력 캐리(

)에 따라 온 또는 오프될 수 있다. 그리고 상기한 바와 같이, 제1 및 제3 비휘발성 메모리 스위치(f11, f21)는 턴온된 상태를 유지하는 반면, 제2 및 제4 비휘발성 메모리 스위치(f12, f22)는 턴오프된 상태를 유지한다. 그러나 가산부(10)의 제9 NMOS 트랜지스터(n19)와 캐리부(20)의 제7 NMOS 트랜지스터(n27)는 각각 로우 레벨의 클럭 신호(CLK)에 응답하여 턴오프된다.Meanwhile, the first to eighth NMOS transistors n11 to n18 of the addition unit 10 and the first to sixth NMOS transistors n21 to n26 of the carry unit 20 are input bit A and an inverted input bit (

), input carry (C _i ) and reverse input carry (

) Can be turned on or off. And as described above, the first and third nonvolatile memory switches f11 and f21 maintain the turned-on state, while the second and fourth nonvolatile memory switches f12 and f22 maintain the turned-off state. do. However, the ninth NMOS transistor n19 of the addition unit 10 and the seventh NMOS transistor n27 of the carry unit 20 are each turned off in response to a low-level clock signal CLK.

이때, 가산부(10)의 래치부의 2개의 PMOS 트랜지스터(p13, p14)와 캐리부(20)의 래치부의 2개의 PMOS 트랜지스터(p21, p22) 또한 각각 로우 레벨의 클럭 신호(CLK)에 응답하여 턴온 되어 제1 및 제2 가산 노드(N_s1, N_s2)와 제1 및 제2 캐리 노드(N_c1, N_c2)의 전압 레벨은 전원 전압 레벨(V_DD)로 유지한다.At this time, the two PMOS transistors p13 and p14 of the latch part of the addition part 10 and the two PMOS transistors p21 and p22 of the latch part of the carry part 20 are also each in response to the low-level clock signal CLK. When turned on, the voltage levels of the first and second addition nodes N _s1 and N _s2 and the first and second carry nodes N _c1 and N _c2 are maintained at the power supply voltage level V _DD .

따라서 제1 및 제2 가산 노드(N_s1, N_s2)에서 출력되는 반전 가산 비트(

)과 가산 비트(S), 그리고 제1 및 제2 캐리 노드(N_c1, N_c2)에서 출력되는 반전 캐리 비트(

)과 캐리 비트(C)는 입력 비트(A)와 입력 캐리(C_i)에 무관하게 모두 전원 전압 레벨(V_DD)로 프리차지된다.Therefore, the inverted addition bit output from the first and second addition nodes (N _s1 , N _s2 ) (

), the addition bit (S), and the inverted carry bit (N _c1 , N _c2 ) output from the first and second carry nodes (N _c1 , N _c2 )

) And the carry bit (C) are precharged to the power supply voltage level (V _DD ) regardless of the input bit (A) and the input carry (C _i ).

도 7을 참조하면, 연산 구간(Eva)에서는 클럭 신호(CLK)가 하이 레벨로 천이되고, 이에 가산부(10)의 프리차지부의 2개의 PMOS 트랜지스터(p11, p12)와 캐리부(20)의 프리차지부의 2개의 PMOS 트랜지스터(p21, p22)는 턴오프된다. 그러나 가산부(10)의 제9 NMOS 트랜지스터(n19)와 캐리부(20)의 제7 NMOS 트랜지스터(n27)는 각각 클럭 신호(CLK)에 응답하여 턴온된다.Referring to FIG. 7, in the calculation period Eva, the clock signal CLK transitions to a high level. Accordingly, the two PMOS transistors p11 and p12 of the precharge part of the adder 10 and the carry part 20 The two PMOS transistors p21 and p22 of the precharge section are turned off. However, the ninth NMOS transistor n19 of the addition unit 10 and the seventh NMOS transistor n27 of the carry unit 20 are turned on in response to the clock signal CLK, respectively.

한편 가산부(10)의 제1 및 제3 NMOS 트랜지스터(n11, n13)는 입력 비트(A)에 응답하여 턴온되고, 제2 및 제4 NMOS 트랜지스터(n12, n14)는 반전 입력 비트(

)에 응답하여 턴오프된다. 그리고 제5 및 제7 NMOS 트랜지스터(n15, n17)는 입력 캐리(C_i)에 응답하여 턴온되고, 제6 및 제8 NMOS 트랜지스터(n16, n18)는 반전 입력 캐리(

)에 응답하여 턴오프된다. 또한 제1 비휘발성 메모리 스위치(f11)는 턴온된 상태를 유지하고, 제2 비휘발성 메모리 스위치(f12)는 턴오프된 상태를 유지한다.Meanwhile, the first and third NMOS transistors n11 and n13 of the addition unit 10 are turned on in response to the input bit A, and the second and fourth NMOS transistors n12 and n14 are turned on.

) In response to the turn off. In addition, the fifth and seventh NMOS transistors n15 and n17 are turned on in response to the input carry C _i , and the sixth and eighth NMOS transistors n16 and n18 are turned on.

) In response to the turn off. Also, the first nonvolatile memory switch f11 maintains the turned-on state, and the second nonvolatile memory switch f12 maintains the turned-off state.

따라서 가산부(10)에서는 제2 가산 노드(N_s2)로부터 제3 및 제7 NMOS 트랜지스터(n13, n17)과 제2 비휘발성 메모리 스위치(f12) 및 제9 NMOS 트랜지스터(n19)를 통해 접지 전원으로의 전류 경로가 형성되어, 제2 가산 노드(N_s2)에 프리차지된 전압 레벨이 제2 전원 전압(V_ss) 레벨로 디스차지된다.Therefore, in the addition unit 10, the ground power is supplied from the second addition node N _s2 through the third and seventh NMOS transistors n13 and n17, the second nonvolatile memory switch f12 and the ninth NMOS transistor n19. A current path to is formed so that the voltage level precharged in the second addition node N _s2 is discharged to the second power supply voltage V _ss level.

즉 가산 비트(S)가 제2 전원 전압(V_ss) 레벨이 되어 0으로 되고, 반전 가산 비트(

)는 1이 된다.That is, the addition bit (S) becomes the second power supply voltage (V _ss ) level and becomes 0, and the inversion addition bit (

) Becomes 1.

또한 캐리부(20)에서는 제1 NMOS 트랜지스터(n21)가 입력 캐리(C_i)에 응답하여 턴온되고, 제2 NMOS 트랜지스터(n22)가 반전 입력 캐리(

)에 응답하여 턴오프되고, 제3 및 제6 NMOS 트랜지스터(n23, n26)가 입력 비트(A)에 응답하여 턴온되며, 제4 및 제5 NMOS 트랜지스터(n24, n25)기 반전 입력 비트(

)에 응답하여 턴오프된다. 그리고 제3 비휘발성 메모리 스위치(f21)는 턴온된 상태를 유지하고, 제4 비휘발성 메모리 스위치(f12, f22)는 턴오프된 상태를 유지한다.In addition, in the carry unit 20, the first NMOS transistor n21 is turned on in response to the input carry C _i , and the second NMOS transistor n22 is turned on.

), the third and sixth NMOS transistors n23 and n26 are turned on in response to the input bit A, and the fourth and fifth NMOS transistors n24 and n25 are turned off.

) In response to the turn off. Further, the third nonvolatile memory switch f21 maintains a turned-on state, and the fourth nonvolatile memory switches f12 and f22 maintain a turned-off state.

이에 제1 캐리 노드(N_c1)로부터 제1 및 제6 NMOS 트랜지스터(n21, n26)과 제4 비휘발성 메모리 스위치(f22) 및 제7 NMOS 트랜지스터(n19)를 통해 접지 전원으로의 전류 경로가 형성되어, 제1 캐리 노드(N_c1)에 프리차지된 전압 레벨이 제2 전원 전압(V_ss) 레벨로 디스차지된다. Accordingly, a current path is formed from the first carry node N _c1 to the ground power through the first and sixth NMOS transistors n21 and n26, the fourth nonvolatile memory switch f22 and the seventh NMOS transistor n19. Thus, the voltage level precharged in the first carry node N _c1 is discharged to the second power voltage V _ss level.

즉 출력 캐리(C_o)가 전원 전압 레벨을 유지하여 1로 되고, 반전 출력 캐리(

)는 0이 된다.That is, the output carry (C _o ) becomes 1 by maintaining the power voltage level, and the reverse output carry (

) Becomes 0.

그러므로 전가산기는 1의 입력 비트(A)와 0의 저장 비트(B) 및 1의 입력 캐리(C_i)를 가산한 결과로, 0의 가산 비트(S)와 1의 출력 캐리(C_o)를 출력할 수 있다.Therefore, the full adder is the result of adding the input bit of 1 (A), the storage bit of 0 (B) and the input carry of 1 (C _i ), and the addition bit of 0 (S) and the output carry of 1 (C _o ) Can be printed.

도 8은 비휘발성 메모리 소자가 적용된 전가산기의 다른 예를 나타낸다.8 shows another example of a full adder to which a nonvolatile memory device is applied.

도 8의 전가산기는 프리차지부와 반전 출력부 및 디스차지부(40)를 포함한다.The full adder of FIG. 8 includes a precharge unit, an inverting output unit, and a discharge unit 40.

프리차지부는 제1 전원 전압(V_DD)과 제1 및 제2 노드(N₁, N₂) 각각의 사이에 연결되고 클럭 신호(CLK)가 인가되는 2개의 PMOS 트랜지스터(p31, p32)를 포함한다.The precharge unit includes two PMOS transistors p31 and p32 connected between the first power voltage V _DD and each of the first and second nodes N ₁ and N ₂ and to which a clock signal CLK is applied. do.

그리고 반전 출력부는 각각 제1 및 제2 노드(N₁, N₂)의 전압을 입력으로 인가받아 반전하는 2개의 인버터를 포함한다. 2개의 인버터 각각은 제1 전원 전압(V_DD)과 제2 전원 전압(V_ss) 사이에 직렬로 연결되는 PMOS 트랜지스터(p33, p34)와 NMOS 트랜지스터(n31, n32)를 포함한다.In addition, the inverting output unit includes two inverters that receive and invert the voltages of the first and second nodes N ₁ and N _2, respectively. Each of the two inverters includes PMOS transistors p33 and p34 and NMOS transistors n31 and n32 connected in series between the first power voltage V _DD and the second power voltage V _ss .

한편, 디스차지부(40)는 10개의 NMOS 트랜지스터(n41 ~ n50)와 3개의 비휘발성 메모리 스위치(f41 ~ f43)를 포함한다.Meanwhile, the discharge unit 40 includes 10 NMOS transistors n41 to n50 and three nonvolatile memory switches f41 to f43.

디스차지부(40)에서 제1 및 제2 NMOS 트랜지스터(n41, n42)는 제1 노드(N₁)와 제3 노드(N₃) 사이에 병렬로 연결되어 각각 입력 비트(A)와 입력 캐리(C_i)를 인가받는다. 그리고 제1 비휘발성 메모리 스위치(f41)는 제3 노드(N₃)와 제5 노드(N₅) 사이에 연결되고, 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)가 미리 저장된다. 또한 제3 및 제4 NMOS 트랜지스터(n43, n44)는 제1 노드(N₁)와 제5 노드(N₅) 사이에 직렬로 연결되어 각각 입력 비트(A)와 입력 캐리(C_i)를 인가받는다.In the discharge unit 40, the first and second NMOS transistors n41 and n42 are connected in parallel between the first node N ₁ and the third node N ₃ to each input bit A and an input carry. (C _i ) is authorized. In addition, the first nonvolatile memory switch f41 is connected between the third node N ₃ and the fifth node N ₅ , and the storage bit B is stored in advance according to the write signal WRT applied to the gate. do. In addition, the third and fourth NMOS transistors (n43, n44) are connected in series between the first node (N ₁ ) and the fifth node (N ₅ ) to apply an input bit (A) and an input carry (C _i ), respectively. Receive.

한편, 제5 NMOS 트랜지스터(n45)는 제2 노드(N₂)와 제4 노드(N₄) 사이에 연결되고, 게이트가 제1 노드(N₁)에 연결된다. 그리고 제6 및 제7 NMOS 트랜지스터(n46, n47) 및 제2 비휘발성 메모리 스위치(f42)는 제4 노드(N₄)와 제5 노드(N₅) 사이에 병렬로 연결된다. 제6 및 제7 NMOS 트랜지스터(n46, n47)에는 각각 입력 비트(A)와 입력 캐리(C_i)를 인가되고, 제2 비휘발성 메모리 스위치(f42)는 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)가 미리 저장된다.Meanwhile, the fifth NMOS transistor n45 is connected between the second node N ₂ and the fourth node N ₄ , and the gate is connected to the first node N ₁ . In addition, the sixth and seventh NMOS transistors n46 and n47 and the second nonvolatile memory switch f42 are connected in parallel between the fourth node N ₄ and the fifth node N ₅ . The sixth and seventh NMOS transistors n46 and n47 are respectively applied with an input bit A and an input carry C _i , and the second nonvolatile memory switch f42 is applied to the write signal WRT applied to the gate. Accordingly, the storage bit (B) is stored in advance.

그리고 제8 및 제9 NMOS 트랜지스터(n48, n49) 및 제3 비휘발성 메모리 스위치(f43)는 제2 노드(N₂)와 제5 노드(N₅) 사이에 직렬로 연결된다. 그리고 제8 및 제9 NMOS 트랜지스터(n48, n49)에는 각각 입력 비트(A)와 입력 캐리(C_i)를 인가되고, 제3 비휘발성 메모리 스위치(f43)는 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)가 미리 저장된다. In addition, the eighth and ninth NMOS transistors n48 and n49 and the third nonvolatile memory switch f43 are connected in series between the second node N ₂ and the fifth node N ₅ . In addition, an input bit A and an input carry C _i are applied to the eighth and ninth NMOS transistors n48 and n49, respectively, and the third nonvolatile memory switch f43 is a write signal WRT applied to the gate. According to the storage bit (B) is stored in advance.

제10 NMOS 트랜지스터(n50)는 제5 노드(N₅)와 접지 전원 사이에 연결되고, 클럭 신호(CLK)를 인가받는다.The tenth NMOS transistor n50 is connected between the fifth node N ₅ and the ground power source, and receives the clock signal CLK.

상기한 도 3에 도시된 전가산기의 경우, 8개의 PMOS 트랜지스터(p11 ~ 14, p21 ~ p24)와 16개의 NMOS 트랜지스터(n11 ~ n19, n21 ~ n27) 및 4개의 비휘발성 메모리 스위치(f11, f12, f21, f22)를 포함하여 구성되었다. 도 3의 전가산기와 같이 트랜지스터의 개수가 많은 경우, 제조 면적 및 비용이 증가할 뿐만 아니라 전력 소비가 커지게 된다. 비록 하나의 전가산기에 포함되는 트랜지스터의 개수가 많지 않을지라도, 인공 신경망에서는 대량의 곱셈 연산과 덧셈 연산을 병렬로 수행해야 하므로 대량의 곱셈기와 가산기를 구비해야 하며, 도 2에 도시된 바와 같이, 곱셈기의 경우 다수의 가산기를 구비해야 하므로 각각의 전가산기에 포함되는 트랜지스터 개수의 증가는 인공 신경망 전체의 구성을 고려할 때, 매우 큰 크기와 제조 비용 및 전력 소비를 요구하게 된다.In the case of the full adder shown in FIG. 3, eight PMOS transistors p11 to 14, p21 to p24, 16 NMOS transistors n11 to n19, n21 to n27, and four nonvolatile memory switches f11 and f12 , f21, f22). When the number of transistors is large as in the full adder of FIG. 3, the manufacturing area and cost increase, and power consumption increases. Although the number of transistors included in one full adder is not large, in an artificial neural network, a large number of multipliers and adders must be provided because a large amount of multiplication and addition operations must be performed in parallel, as shown in FIG. In the case of a multiplier, since a plurality of adders must be provided, an increase in the number of transistors included in each full adder requires a very large size, manufacturing cost, and power consumption when considering the entire artificial neural network.

그에 비해 도 8의 전가산기는 4개의 PMOS 트랜지스터(p31 ~ p34)와 12개의 NMOS 트랜지스터(n31, n32, n41 ~ n50) 및 3개의 비휘발성 메모리 스위치(f41 ~ f43)를 포함한다. 즉 도 3의 전가산기에 비해 4개의 PMOS 트랜지스터와 4개의 NMOS 트랜지스터 및 1개의 비휘발성 메모리 스위치를 줄일 수 있다는 장점이 있다.In contrast, the full adder of FIG. 8 includes four PMOS transistors p31 to p34, 12 NMOS transistors n31, n32, and n41 to n50, and three nonvolatile memory switches f41 to f43. That is, compared to the full adder of FIG. 3, there is an advantage in that four PMOS transistors, four NMOS transistors, and one nonvolatile memory switch can be reduced.

도 9 내지 도 11은 도 8의 전가산기의 동작을 설명하기 위한 도면이다.9 to 11 are views for explaining the operation of the full adder of FIG. 8.

도 9 및 도 10은 각각 프리차지 구간(Pre)과 연산 구간(Eva)에서의 동작을 나타내고, 도 11은 도 8의 전가산기의 동작을 나타내는 타이밍 다이어그램이다.9 and 10 show operations in the precharge period Pre and the calculation period Eva, respectively, and FIG. 11 is a timing diagram showing the operation of the full adder of FIG. 8.

여기서도 입력 비트(A)가 1이고, 저장 비트(B)는 0이며, 입력 캐리(C_i)가 1인 것으로 가정하여 전가산기의 동작을 설명한다.Here, assuming that the input bit (A) is 1, the storage bit (B) is 0, and the input carry (C _i ) is 1, the operation of the full adder will be described.

도 9 및 도 11을 참조하면, 프리차지 구간(Pre)에서 클럭 신호(CLK)는 로우 레벨로 인가되고, 프리차지부의 2개의 PMOS 트랜지스터(p31, p32)는 로우 레벨의 클럭 신호(CLK)에 응답하여 제1 및 제2 노드(N₁, N₂)를 전원 전압 레벨(V_DD)로 프리차지한다. 이때, 디스차지부(40)의 3개의 비휘발성 메모리 스위치(f41 ~ f43)는 모두 턴오프 상태를 유지하고 있으나, 제1 노드(N₁)에 게이트가 연결된 제5 NMOS 트랜지스터(n45)와 입력 비트(A)와 입력 캐리(C_i)에 응답하여 턴온되는 제6 및 제7 트랜지스터(n46, n47)에 의해 제1 노드(N₁)와 제1 노드(N₅) 사이에는 전류 경로가 형성된다. 그러나 제10 NMOS 트랜지스터(n50)가 클럭 신호(CLK)에 응답하여 턴오프되므로, 제1 및 제2 노드(N₁, N₂)는 프리차지된 전원 전압 레벨(V_DD)을 유지한다.9 and 11, in the precharge period Pre, the clock signal CLK is applied at a low level, and the two PMOS transistors p31 and p32 of the precharge unit are applied to the low level clock signal CLK. In response, the first and second nodes N ₁ and N ₂ are precharged to the power voltage level V _DD . At this time, the three nonvolatile memory switches f41 to f43 of the discharge unit 40 are all maintained in a turned-off state, but the fifth NMOS transistor n45 and the input to which the gate is connected to the first node N ₁ A current path is formed between the first node (N ₁ ) and the first node (N ₅ ) by the sixth and seventh transistors (n46, n47) turned on in response to the bit (A) and the input carry (C _i ). do. However, since the tenth NMOS transistor n50 is turned off in response to the clock signal CLK, the first and second nodes N ₁ and N ₂ maintain the precharged power voltage level V _DD .

도 10을 참조하면, 연산 구간(Eva)에서 2개의 PMOS 트랜지스터(p31, p32)는 클럭 신호(CLK)에 응답하여 턴오프되고, 디스차지부(40)의 제10 NMOS 트랜지스터(n50)는 턴온된다.Referring to FIG. 10, in an operation period Eva, two PMOS transistors p31 and p32 are turned off in response to a clock signal CLK, and a tenth NMOS transistor n50 of the discharge unit 40 is turned on. do.

그리고 디스차지부(40)의 제1 내지 제4 및 제6 내지 제9 NMOS 트랜지스터(n41 ~ n44, n46 ~ n49)는 입력 비트(A)와 입력 캐리(C_i)에 응답하여 턴온된다. 다만 기저장된 저장 비트(B)에 의해 턴오프 상태를 유지하는 제1 내지 제3 비휘발성 메모리 스위치(f41 ~ f43)에 의해 제1 노드(N₁)로부터 제3 및 제4 NMOS 트랜지스터(n43, n44)와 제10 NMOS 트랜지스터(n50)를 통해 접지 전원으로의 전류 경로를 형성된다.Further, the first to fourth and sixth to ninth NMOS transistors n41 to n44 and n46 to n49 of the discharge unit 40 are turned on in response to an input bit A and an input carry C _i . However, the third and fourth NMOS transistors n43 from the first node N ₁ by the first to third nonvolatile memory switches f41 to f43 that maintain the turn-off state by the pre-stored storage bit B. A current path to the ground power source is formed through n44 and the tenth NMOS transistor n50.

이때 제1 노드(N₁)에 게이트가 연결된 제5 NMOS 트랜지스터(n45)는 제1 노드(N₁)는 디스차지되는 제1 노드(N₁)에 응답하여 턴오프되어 제2 노드(N₂)의 전압 레벨이 프리차지된 전원 전압 레벨(V_DD)로 유지한다.The first node of claim 5 NMOS transistor (n45) a gate is connected to the (N ₁₎ has a first node (N ₁₎ of the second node is turned off in response to the first node (N ₁₎ that is up display (N ₂ The voltage level of) is maintained at the precharged power supply voltage level (V _DD ).

따라서 반전 출력부의 2개의 인버터는 각각 제1 및 제2 노드(N₁, N₂)의 전압을 반전하여 출력 캐리(C_o)를 1로 출력하고, 가산 비트(S)를 0으로 출력한다. 다만 제1 노드(N₁)에 게이트가 연결된 제5 NMOS 트랜지스터(n45)의 경우, 제3 및 제4 NMOS 트랜지스터(n43, n44)와 제10 NMOS 트랜지스터(n50)가 턴온되어 디스차지되는 과정에서 일시적으로 턴오프되지 않고 턴온 상태를 유지할 수 있다. 이 경우, 제2 노드(N₂)가 의도하지 않게 방전되어, 제2 노드(N₂)의 전압 레벨, 즉 반전 가산 비트(

)의 값이 부정확하게 될 수 있으며, 이로 인해 가산 비트(S)가 1로 출력되는 오동작(malfunction)이 발생될 수 있다.Accordingly, the two inverters of the inverting output unit invert the voltages of the first and second nodes N ₁ and N _2, respectively, output the output carry (C _o ) as 1, and output the addition bit (S) as 0. However, in the case of the fifth NMOS transistor n45 having a gate connected to the first node N ₁ , the third and fourth NMOS transistors n43 and n44 and the tenth NMOS transistor n50 are turned on and discharged. It is not temporarily turned off and can remain turned on. In this case, the second node (N ₂ ) is discharged unintentionally, and the voltage level of the second node (N ₂ ), that is, the inversion addition bit (

The value of) may become inaccurate, and thus a malfunction in which the addition bit S is output as 1 may occur.

즉 도 8의 전가산기는 도 3의 전가산기에 비해 적은 개수의 소자를 포함하여도 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)를 가산하여 가산 비트(S)와 출력 캐리(C_o)를 출력할 수 있으나, 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)의 값이 (1, 0, 1), (1, 1, 0) 및 (0, 1, 1)과 같이 반전 출력 캐리(

)가 0의 비트값이 되고 반전 가산 비트(

)가 1의 비트값이되어야 하는 모든 경우에 오동작이 발생될 가능성이 있다는 문제가 있다.That is, the full adder of FIG. 8 adds the input bit (A), the storage bit (B), and the input carry (C _i ) to output the added bit (S) even if it includes a smaller number of elements than the full adder of FIG. Carry (C _o ) can be output, but the values of input bit (A), storage bit (B) and input carry (C _i ) are (1, 0, 1), (1, 1, 0) and (0). , 1, 1) reverse output carry (

) Becomes the bit value of 0, and the reverse addition bit (

In all cases where) must be a bit value of 1, there is a problem that a malfunction may occur.

도 12은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 이용한 전가산기의 일예를 나타낸다.12 shows an example of a full adder using a nonvolatile memory device according to an embodiment of the present invention.

도 12의 전가산기 또한 프리차지부와 반전 출력부 및 디스차지부(70)를 포함한다.The full adder of FIG. 12 also includes a precharge unit, an inverting output unit, and a discharge unit 70.

프리차지부는 제1 전원 전압(V_DD)과 제1 및 제2 노드(N₁, N₂) 각각의 사이에 연결되고 클럭 신호(CLK)가 인가되는 2개의 PMOS 트랜지스터(p61, p62)를 포함하여, 클럭 신호(CLK)에 응답하여 제1 및 제2 노드(N₁, N₂)를 제1 전원 전압(V_DD) 레벨로 프리차지한다.The precharge unit includes two PMOS transistors p61 and p62 connected between the first power voltage V _DD and each of the first and second nodes N ₁ and N ₂ and to which a clock signal CLK is applied. Thus, in response to the clock signal CLK, the first and second nodes N ₁ and N ₂ are precharged to the first power voltage V _DD level.

그리고 반전 출력부는 각각 제1 및 제2 노드(N₁, N₂)의 전압을 입력으로 인가받아 반전하여 출력 캐리(C_o)와 가산 비트(S)를 출력하는 2개의 인버터를 포함한다. 2개의 인버터 각각은 제1 전원 전압(V_DD)과 제2 전원 전압(V_ss) 사이에 직렬로 연결되는 PMOS 트랜지스터(p63, p64)와 NMOS 트랜지스터(n61, n62)를 포함한다.In addition, the inverting output unit includes two inverters that receive voltages of the first and second nodes N ₁ and N ₂ as inputs and invert them to output an output carry (C _o ) and an addition bit (S). Each of the two inverters includes PMOS transistors p63 and p64 and NMOS transistors n61 and n62 connected in series between the first power voltage V _DD and the second power voltage V _ss .

한편, 디스차지부(70)는 11개의 NMOS 트랜지스터(n71 ~ n81)와 3개의 비휘발성 메모리 스위치(f71 ~ f73)를 포함한다.Meanwhile, the discharge unit 70 includes 11 NMOS transistors n71 to n81 and three nonvolatile memory switches f71 to f73.

디스차지부(70)는 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)에 응답하여 프리차지된 제1 및 제2 노드(N₁, N₂)의 전압 레벨을 조절한다. 디스차지부(70)는 제1 노드(N₁)와 제3 노드(N₃) 사이에 연결되어 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)에 응답하여 제1 노드(N₁)와 제3 노드(N₃)를 전기적으로 연결하거나 차단하는 캐리 디스차지부(80)와 제2 노드(N₂)와 제3 노드(N₃) 사이에 연결되어 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)에 응답하여 제2 노드(N₂)와 제3 노드(N₃)를 전기적으로 연결하거나 차단하는 가산 디스차지부(90) 및 클럭 신호(CLK)에 응답하여 제3 노드(N₃)와 접지 전원을 연결하는 풀다운 트랜지스터(n81)를 포함한다.The discharge unit 70 adjusts the voltage levels of the precharged first and second nodes N ₁ and N ₂ in response to the input bit A, the storage bit B, and the input carry C _i . . The discharge unit 70 is connected between the first node (N ₁ ) and the third node (N ₃ ) and responds to the input bit (A) and the storage bit (B) and the input carry (C _i ). (N ₁₎ and the third node carry display order portion 80 and the second node (N ₂₎ and the second is connected between the third node (N ₃₎ the input bits to electrically connect or cut off the (N ₃₎ (a ) And the storage bit (B) and the input carry (C _i ) in response to the second node (N ₂ ) and the third node (N ₃ ) electrically connecting or blocking the addition discharge unit 90 and the clock signal ( CLK) and a pull-down transistor (n81) connecting the third node (N ₃ ) and ground power.

캐리 디스차지부(80)는 제1 노드(N₁)와 제4 노드(N₄) 사이에 병렬로 연결되어 각각 입력 비트(A)와 입력 캐리(C_i)를 인가받는 제1 및 제2 NMOS 트랜지스터(n71, n72)와 제4 노드(N₄)와 제3 노드(N₃) 사이에 연결되고, 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)가 미리 저장되는 제1 비휘발성 메모리 스위치(f71)를 포함한다. 또한 제1 노드(N₁)와 제3 노드(N₃) 사이에 직렬로 연결되어 각각 입력 비트(A)와 입력 캐리(C_i)를 인가받는 제3 및 제4 NMOS 트랜지스터(n73, n74)를 포함한다.The carry discharge unit 80 is connected in parallel between the first node (N ₁ ) and the fourth node (N ₄ ) to receive the input bit (A) and the input carry (C _i ) respectively. The first NMOS transistor (n71, n72), connected between the fourth node (N ₄ ) and the third node (N ₃ ), in which the storage bit (B) is pre-stored according to the write signal (WRT) applied to the gate. And a nonvolatile memory switch f71. Also, the third and fourth NMOS transistors n73 and n74 are connected in series between the first node N ₁ and the third node N ₃ to receive the input bit A and the input carry C _i , respectively. Includes.

여기서 제1 및 제2 NMOS 트랜지스터(n71, n72)와 제1 비휘발성 메모리 스위치(f71)는 클럭 신호(CLK)가 로우 레벨로 인가되어 풀다운 트랜지스터(n81)가 턴온된 연산 구간(Eva)에서 입력 비트(A)와 입력 캐리(C_i) 중 적어도 하나와 저장 비트(B)가 1이면, 제1 노드(N₁)를 접지 전원 레벨로 디스차지함으로써, 반전 입력 캐리(

)가 0의 값으로 출력되도록 하는 제1 캐리 연산부로 볼 수 있다. 그리고 제3 및 제4 NMOS 트랜지스터(n73, n74)는 연산 구간(Eva)에서 입력 비트(A)와 입력 캐리(C_i)가 모두 1인 경우에 제1 노드(N₁)를 접지 전원 레벨로 디스차지함으로써, 반전 입력 캐리(

)가 0의 값으로 출력되도록 하는 제2 캐리 연산부로 볼 수 있다.Here, the first and second NMOS transistors n71 and n72 and the first nonvolatile memory switch f71 are input in the operation period Eva in which the clock signal CLK is applied at a low level and the pull-down transistor n81 is turned on. If at least one of the bit (A) and the input carry (C _i ) and the storage bit (B) are 1, by discharging the first node (N ₁ ) to the ground power level, the inverted input carry (

) Can be viewed as a first carry operation unit that outputs a value of 0. In addition, the third and fourth NMOS transistors n73 and n74 set the first node N ₁ to the ground power level when both the input bit A and the input carry C _i are 1 in the operation period Eva. By discharging, reverse input carry (

) Can be viewed as a second carry operation unit that outputs a value of 0.

한편, 가산 디스차지부(90)는 제2 노드(N₂)와 제5 및 제6 노드(N₅, N₆) 각각의 사이에 연결되고, 각각 입력 비트(A)와 반전 입력 비트(

)를 인가받는 제5 및 제8 NMOS 트랜지스터(n75, n78)와 제5 노드(N₅)와 제7 및 제8 노드(N₇, N₈) 각각의 사이에 연결되고, 각각 입력 캐리(C_i)와 반전 입력 캐리(

)를 인가받는 제6 및 제7 NMOS 트랜지스터(n76, n77), 그리고 제6 노드(N₆)와 제8 및 제7 노드(N₈, N₇) 각각의 사이에 연결되고, 각각 입력 캐리(C_i)와 반전 입력 캐리(

)를 인가받는 제9 및 제10 NMOS 트랜지스터(n79, n80)를 포함한다. 또한 가산 디스차지부(90)는 제7 및 제8 노드(N₇, N₈) 각각과 제3 노드(N₃) 사이에 연결되고 게이트로 인가된 라이트 신호(WRT)에 따라 저장 비트(B)와 반전 저장 비트(

)이 미리 저장되는 제2 및 제3 비휘발성 메모리 스위치(f72, f73)를 포함한다.On the other hand, the addition and discharge unit 90 is connected between the second node (N ₂ ) and the fifth and sixth nodes (N ₅ , N ₆ ), respectively, and an input bit (A) and an inverting input bit (

) Are applied between the fifth and eighth NMOS transistors n75 and n78, the fifth node N ₅ and the seventh and eighth nodes N ₇ and N ₈ , respectively, and input carry C _i ) and reverse input carry (

) Are applied between the sixth and seventh NMOS transistors n76 and n77, and the sixth node N ₆ and the eighth and seventh nodes N ₈ and N ₇ , respectively, and each input carry ( C _i ) and reverse input carry (

) Are applied to the ninth and tenth NMOS transistors n79 and n80. In addition, the addition discharge unit 90 is connected between each of the seventh and eighth nodes N ₇ and N ₈ and the third node N ₃ and is applied to the gate according to the write signal WRT. ) And reverse storage bit (

) Are stored in advance, and second and third nonvolatile memory switches f72 and f73.

제5 내지 제7 NMOS 트랜지스터(n75 ~ n77)와 제2 비휘발성 메모리 스위치(f72)는 연산 구간(Eva)에서 저장 비트(B)의 비트값이 1이고, 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)가 모두 1(1, 1, 1)이거나, 입력 비트(A)와 입력 캐리(C_i)가 모두 0인 경우(0, 1, 0)에 제2 노드(N₂)를 접지 전원 레벨로 디스차지함으로써, 반전 입력 캐리(

)가 0의 값으로 출력되도록 하는 제1 가산 연산부로 볼 수 있다. 그리고 제8 내지 제10 NMOS 트랜지스터(n78 ~ n80)와 제3 비휘발성 메모리 스위치(f73)는 연산 구간(Eva)에서 반전 저장 비트(

)의 비트값이 1이고, 입력 비트(A)와 입력 캐리(C_i)가 중 하나가 1인 경우((1, 0, 0), (0, 0, 1))에 제2 노드(N₂)를 접지 전원 레벨로 디스차지함으로써, 반전 입력 캐리(

)가 0의 값으로 출력되도록 하는 제1 가산 연산부로 볼 수 있다.In the fifth to seventh NMOS transistors n75 to n77 and the second nonvolatile memory switch f72, the bit value of the storage bit B is 1 in the operation period Eva, and the input bit A and the storage bit ( When both B) and input carry (C _i ) are 1 (1, 1, 1), or both input bit (A) and input carry (C _i ) are 0 (0, 1, 0), the second node ( By discharging N ₂ ) to the ground power level, the reverse input carry (

) Can be viewed as a first addition operation unit that outputs a value of 0. Further, the eighth to tenth NMOS transistors n78 to n80 and the third nonvolatile memory switch f73 are inverted storage bits (

) Is 1, and one of the input bit (A) and input carry (C _i ) is 1 ((1, 0, 0), (0, 0, 1)), the second node (N ₂ ) by discharging to the ground power level,

) Can be viewed as a first addition operation unit that outputs a value of 0.

도 13 내지 도 15은 도 12의 전가산기의 동작을 설명하기 위한 도면이다.13 to 15 are views for explaining the operation of the full adder of FIG. 12.

도 13 및 도 14에서는 일 예로 입력 비트(A)가 1이고, 저장 비트(B)는 0이며, 입력 캐리(C_i)가 1경우(1, 0, 1)의 전가산기의 동작을 설명한다. 따라서 제1 및 제2 비휘발성 메모리 스위치(f41, f42)는 턴오프 상태를 유지하고, 제3 비휘발성 메모리 스위치(f41, f42)는 턴온 상태를 유지한다.In FIGS. 13 and 14, as an example, the operation of the full adder when the input bit (A) is 1, the storage bit (B) is 0, and the input carry (C _i ) is 1 (1, 0, 1) will be described. . Accordingly, the first and second nonvolatile memory switches f41 and f42 maintain a turned-off state, and the third nonvolatile memory switches f41 and f42 maintain a turned-on state.

도 13 및 도 15을 참조하면, 프리차지 구간(Pre)에서 클럭 신호(CLK)는 로우 레벨로 인가되고, 프리차지부의 2개의 PMOS 트랜지스터(p61, p62)는 로우 레벨의 클럭 신호(CLK)에 응답하여 제1 및 제2 노드(N₁, N₂)를 전원 전압 레벨(V_DD)로 프리차지한다. 이때, 디스차지부(70)의 풀 다운 트랜지스터(n81)가 로우 레벨의 클럭 신호(CLK)에 응답하여 턴오프되므로, 제1 및 제2 노드(N₁, N₂)는 전원 전압 레벨(V_DD)로 유지된다.13 and 15, the clock signal CLK is applied at a low level in the precharge period Pre, and the two PMOS transistors p61 and p62 of the precharge unit are applied to the clock signal CLK at the low level. In response, the first and second nodes N ₁ and N ₂ are precharged to the power voltage level V _DD . At this time, since the pull-down transistor n81 of the discharge unit 70 is turned off in response to the low-level clock signal CLK, the first and second nodes N ₁ and N ₂ are at the power supply voltage level V _DD ).

한편, 도 14를 참조하면, 클럭 신호(CLK)가 하이 레벨로 천이하는 연산 구간(Eva)에서 2개의 PMOS 트랜지스터(p61, p62)는 턴오프되고, 디스차지부(70)의 풀 다운 트랜지스터(n81)가 턴온되어 제3 노드(N₃)를 제2 전원 전압(V_ss) 레벨로 풀다운 시킨다.Meanwhile, referring to FIG. 14, in the operation period Eva in which the clock signal CLK transitions to a high level, the two PMOS transistors p61 and p62 are turned off, and the pull-down transistor of the discharge unit 70 ( n81) is turned on to pull down the third node N ₃ to the level of the second power voltage V _ss .

그리고 디스차지부(70)에서 캐리 디스차지부(80)의 제1 내지 제4 NMOS 트랜지스터(n71 ~ n74)는 입력 비트(A)와 입력 캐리(C_i)에 응답하여 턴온된다. 비록 턴오프 상태를 유지하는 제1 비휘발성 메모리 스위치(f41)에 의해 제4 노드(N₄)와 제3 노드(N₃) 사이의 전류 경로가 차단되지만, 턴온된 제3 및 제4 NMOS 트랜지스터(n73 ~ n74)를 통해 제1 노드(N₁)와 제3 노드(N₃) 사이에 전류 경로가 형성되어, 제1 노드(N₁)는 제2 전원 전압(V_ss) 레벨로 풀 다운 된다. 따라서 반전 출력 캐리(

)가 0이되고, 제1 인버터에 의해 출력 캐리(C_o)는 1로 출력된다.In addition, in the discharge unit 70, the first to fourth NMOS transistors n71 to n74 of the carry discharge unit 80 are turned on in response to the input bit A and the input carry C _i . Although the current path between the fourth node N ₄ and the third node N ₃ is blocked by the first nonvolatile memory switch f41 maintaining the turned-off state, the turned-on third and fourth NMOS transistors (n73 ~ n74) is formed in a current path between the first node (N ₁₎ and the third node (N ₃₎ via the first node (N ₁₎ is the second power source voltage (V _ss) as a pull-down level do. Therefore, reverse output carry(

) Becomes 0, and the output carry (C _o ) is outputted as 1 by the first inverter.

가산 디스차지부(90)에서는 제5, 제6 및 제10 NMOS 트랜지스터(n75, n76, n80)가 입력 비트(A)와 입력 캐리(C_i)에 응답하여 턴온되고, 제7 내지 제9 NMOS 트랜지스터(n77 ~ n79)는 턴오프된다. 이때 제5 및 제6 NMOS 트랜지스터(n75, n76)가 턴온되더라도, 턴오프 상태를 유지하는 제2 비휘발성 메모리 스위치(f41)에 의해 제2 노드(N₂)로부터 제5 노드(N₅) 및 제7 노드(N₇)를 경유하여 제3 노드(N₃)에 도달하는 전류 경로는 형성되지 않는다. 또한 제2 노드(N₂)로부터 제5 노드(N₅) 및 제8 노드(N₈)를 경유하여 제3 노드(N₃)에 도달하는 전류 경로 또한 제7 NMOS 트랜지스터(n77)에 의해 차단된다. 한편, 제8 NMOS 트랜지스터(n78)가 턴오프됨에 따라 제2 노드(N₂)로부터 제6 노드(N₆)를 경유하여 제3 노드(N₃)에 도달하는 전류 경로 또한 형성되지 않는다. 따라서 반전 가산 비트(

)는 프리차지된 전원 전압 레벨(V_DD)에 의해 1로 유지되고, 제1 인버터에 의해 가산 비트(S)는 0으로 출력된다.In the addition and discharge unit 90, the fifth, sixth, and tenth NMOS transistors n75, n76, and n80 are turned on in response to the input bit A and the input carry C _i , and the seventh to ninth NMOS transistors are turned on. Transistors n77 to n79 are turned off. At this time, even if the fifth and sixth NMOS transistors n75 and n76 are turned on, the second nonvolatile memory switch f41 maintains the turned-off state from the second node N ₂ to the fifth node N ₅ and A current path reaching the third node N ₃ via the seventh node N ₇ is not formed. In addition, the current path from the second node (N ₂ ) to the third node (N ₃ ) via the fifth node (N ₅ ) and the eighth node (N ₈ ) is also blocked by the seventh NMOS transistor (n77). do. Meanwhile, as the eighth NMOS transistor n78 is turned off, a current path from the second node N ₂ to the third node N ₃ via the sixth node N ₆ is not formed. Therefore, the inverted addition bit (

) Is maintained as 1 by the precharged power supply voltage level V _DD , and the addition bit S is output as 0 by the first inverter.

즉 도 12의 전가산기는 도 8의 전가산기와 달리, 제2 노드(N₂)와 제3 노드(N₃) 사이에 배치된 가산 디스차지부(90)가 제1 노드(N₁)의 전압 레벨에 무관하게 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)에 응답하여 반전 가산 비트(

)가 출력되는 제2 노드(N₂)의 전압 레벨을 조절한다. 따라서 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)에 따른 오동작이 발생하지 않는다.That is full adder, unlike the full adder of Fig. 8 in Figure 12, of the second node (N ₂₎ and the third node (N ₃₎ and the added discharge difference portion 90 is a first node (N ₁₎ disposed between the Regardless of the voltage level, in response to the input bit (A) and the storage bit (B) and the input carry (C _i ), the inverting addition bit (

The voltage level of the second node N _{2 to} which) is output is adjusted. Therefore, a malfunction due to the input bit (A), storage bit (B) and input carry (C _i ) does not occur.

상기에서는 입력 비트(A)가 1이고, 저장 비트(B)는 0이며, 입력 캐리(C_i)가 1경우의 동작만을 설명하였으나, 이는 도 8의 전가산기에 비해 도 12에 도시된 본 실시예에 따른 전가산기가 오동작을 나타내지 않음을 설명하기 위한 것으로, 도 15의 타이밍 다이어그램에 나타난 바와 같이, 본 실시예의 전가산기는 입력 비트(A)와 저장 비트(B) 및 입력 캐리(C_i)의 값에 따라 정확한 가산 비트(S)와 출력 캐리(C_o)를 출력할 수 있다.In the above, only the operation when the input bit (A) is 1, the storage bit (B) is 0, and the input carry (C _i ) is 1 is described, but this is compared to the full adder of FIG. It is for explaining that the full adder according to the example does not indicate a malfunction. As shown in the timing diagram of FIG. 15, the full adder of the present embodiment is an input bit (A), a storage bit (B), and an input carry (C _i ). The exact addition bit (S) and output carry (C _o ) can be output according to the value of.

또한 4개의 PMOS 트랜지스터(p61 ~ p64)와 13개의 NMOS 트랜지스터(n61, n62, n71 ~ n81) 및 3개의 비휘발성 메모리 스위치(f41 ~ f43)를 포함하여, 도 3의 전가산기에 비해, 4개의 PMOS 트랜지스터와 3개의 NMOS 트랜지스터 및 1개의 비휘발성 메모리 스위치를 줄일 수 있다.In addition, 4 PMOS transistors (p61 to p64), 13 NMOS transistors (n61, n62, n71 to n81), and three nonvolatile memory switches (f41 to f43) are included, compared to the full adder of FIG. It is possible to reduce the number of PMOS transistors, three NMOS transistors and one nonvolatile memory switch.

결과적으로 제조 비용을 저감할 수 있으며, 소형화할 수 있을 뿐만 아니라, 전력 소비를 줄일 수 있다.As a result, manufacturing cost can be reduced, miniaturization can be achieved, and power consumption can be reduced.

본 발명에 따른 방법은 컴퓨터에서 실행시키기 위한 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다. 여기서 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스 될 수 있는 임의의 가용 매체일 수 있고, 또한 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함하며, ROM(판독 전용 메모리), RAM(랜덤 액세스 메모리), CD(컴팩트 디스크)-ROM, DVD(디지털 비디오 디스크)-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등을 포함할 수 있다.The method according to the present invention can be implemented as a computer program stored in a medium for execution on a computer. Here, the computer-readable medium may be any available medium that can be accessed by a computer, and may also include all computer storage media. Computer storage media includes both volatile and nonvolatile, removable and non-removable media implemented in any method or technology for storage of information such as computer readable instructions, data structures, program modules or other data, and ROM (Read Dedicated memory), RAM (random access memory), CD (compact disk)-ROM, DVD (digital video disk)-ROM, magnetic tape, floppy disk, optical data storage device, and the like.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those of ordinary skill in the art will appreciate that various modifications and other equivalent embodiments are possible therefrom.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

Claims

A precharge unit that precharges the first and second nodes to a first power voltage level in a precharge period in response to a clock signal;
In response to the clock signal, the first and second nonvolatile memory switches in which the storage bits are stored in advance and the third nonvolatile memory switches in which the inversion storage bits are stored in advance are included. 1 In response to a storage bit previously stored in a nonvolatile memory switch, the voltage level of the first node is discharged to a second power supply voltage level, and an input bit and an inverted input bit, an input carry and an inverted input carry, and the second and third A discharge unit discharging the voltage level of the second node to the second power supply voltage level in response to the storage bit and the inversion storage bit previously stored in a nonvolatile memory switch; And
A full adder comprising an inverting output unit configured to invert the voltage levels of each of the first and second nodes to output an output carry and an addition bit.

The method of claim 1, wherein the discharge unit
The first node and the third node are connected between the first node and the third node, and if a bit value of one of the input bit, the input carry, and the storage bit stored in the first nonvolatile memory switch is two or more, the first node and the third node A carry discharge unit forming a current path between nodes;
The storage bit connected between the second node and the third node, the input bit and the inverted input bit, the input carry and the inverted input carry, and the storage bit previously stored in the second and third nonvolatile memory switches, and the An addition discharge unit configured to form a current path between the second node and the third node when the input bit, the input carry, and the storage bit have an odd number of bits in response to an inversion storage bit; And
And a pull-down transistor connected between the third node and a second power supply voltage and pulling down the third node in an operation period in response to the clock signal.

The method of claim 2, wherein the carry discharge unit
A first carry operation unit configured to form a current path between the first node and the third node when the bit value of the storage bit is 1 and at least one of the input bit and the input carry has a bit value of 1; And
A full adder including a second carry operation unit configured to form a current path between the first node and the third node when the bit values of the input bit and the input carry are all 1s.

The method of claim 3, wherein the first carry operation unit
First and second NMOS transistors having one end connected to the first node and connected in parallel to each other to receive the input bit and the input carry, respectively; And
And a first nonvolatile memory switch connected between the other ends of the first and second NMOS transistors and the third node, and storing the storage bits in advance according to a write signal applied to a gate.

The method of claim 3, wherein the second carry operation unit
A full adder including third and fourth NMOS transistors connected in series between the first node and the third node, and receiving the input bit and the input carry, respectively.

The method of claim 2, wherein the addition and discharge unit
A first addition operation unit configured to form a current path between the second node and the third node when the bit value of the storage bit is 1 and the bit values of the input bit and the input carry are both 1 or 0; And
When the bit value of the storage bit is 0 and one of the bit value of the input bit and the input carry is 1, a second addition operation unit forming a current path between the second node and the third node is included. Full adder.

The method of claim 6, wherein the first addition operation unit
A fifth NMOS transistor having one end connected to the second node and receiving the input bit;
A sixth NMOS transistor having one end connected to the other end of the fifth NMOS transistor and receiving the input carry;
A seventh NMOS transistor having one end connected to the other end of the fifth NMOS transistor, the other end connected to a corresponding position of the second addition operation unit, and receiving the inversion input carry; And
And a second nonvolatile memory switch connected between the other end of the sixth NMOS transistor and the third node and storing the storage bit in advance.

The method of claim 7, wherein the second addition operation unit
An eighth NMOS transistor having one end connected to the second node and receiving the inversion input bit;
A ninth NMOS transistor having one end connected to the other end of the eighth NMOS transistor and receiving the input carry;
A tenth NMOS transistor having one end connected to the other end of the eighth NMOS transistor, the other end connected to the other end of the sixth NMOS transistor, and receiving the inversion input carry; And
And a third nonvolatile memory switch connected between the other end of the ninth NMOS transistor and the third node, and storing the inverted storage bit in advance according to a write signal applied to a gate.

The method of claim 1, wherein each of the first to third nonvolatile memory switches
A full adder implemented with a ferroelectric field-effect transistor in which the storage bit or the inversion storage bit is stored according to the write signal applied to the gate.

The method of claim 1, wherein the precharge unit
A first PMOS transistor connected between the first power voltage and the first node, the clock signal applied to the gate; And
A full adder comprising a second PMOS transistor connected between the first power voltage and the second node and applied to the clock signal to a gate.

The method of claim 1, wherein the inverting output unit
A first inverter configured to invert the voltage level of the first node to output the output carry; And
A full adder including a second inverter for inverting the voltage level of the second node and outputting the addition bit.

The method of claim 1, wherein the full adder is
A full adder that is used for multiplication and addition operations of an artificial neural network, and the storage bits are stored as a corresponding bit value of a weight or bias of the artificial neural network that has been previously learned.