JP2005346373A

JP2005346373A - Arithmetic circuit, logical circuit, read-only memory, register, and semiconductor circuit

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Publication number: JP2005346373A
Application number: JP2004164761A
Authority: JP
Inventors: Shigenori Miyauchi; 成典宮内; Atsuo Yamaguchi; 敦男山口; Kazuhiko Fukushima; 和彦福島; Kazuo Asami; 和生朝見
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-06-02
Filing date: 2004-06-02
Publication date: 2005-12-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide an arithmetic circuit to be used for an encryption circuit, and a logical circuit, a read-only memory, a register, and a semiconductor circuit including a plurality of logics, in which confidential data can be prevented from being intercepted by electronic analysis by using simple constitution. <P>SOLUTION: Positive/negative logic mixing data buses 102, 108 included in a multiplication circuit 100 transmit n (n≥2) bit data in which positive logic and negative logic for bit logic are mixed. An addition part 1000 receives data transmitted from the positive/negative logic mixing data buses 102, 108 and performs addition suited to the logic of the positive/negative logic mixing data buses 102, 108. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、演算回路、論理回路、読出し専用メモリ、レジスタ、および複数個のロジックを含む半導体回路に関し、特に暗号処理に適した演算回路、論理回路、読出し専用メモリ、レジスタ、および複数個のロジックを含む半導体回路に関する。 The present invention relates to an arithmetic circuit, a logic circuit, a read-only memory, a register, and a semiconductor circuit including a plurality of logics, and more particularly to an arithmetic circuit, a logic circuit, a read-only memory, a register, and a plurality of logics suitable for cryptographic processing. The present invention relates to a semiconductor circuit including:

ＩＣカードなどに搭載された暗号回路が暗号化処理を行なっているときの消費電力を観測して解析することにより、秘匿データの特定が可能であることが知られている。 It is known that secret data can be identified by observing and analyzing power consumption when an encryption circuit mounted on an IC card or the like is performing encryption processing.

たとえば、特許文献１では、ＳＰＡ(Simple Power Analysis)またはＤＰＡ(Differential Power Analysis)のような電力解析が記載されている。すなわち、ＳＰＡ法では、演算命令の違い、あるいは処理されているデータの違いにより生じる消費電流波形の違いから、暗号鍵や処理されているデータを解析する。また、ＤＰＡ法では、消費電流波形を統計処理して暗号鍵を推定する。このＤＰＡ法では、たとえばＤＥＳのある部分に仮定した暗号鍵をあてはめて、平文を変化させながら消費電流波形を測定して統計する。暗号鍵をさまざまに変化させながらこの作業を繰り返し、正しい鍵のときには電流波形が大きなピークを示す。 For example, Patent Document 1 describes power analysis such as SPA (Simple Power Analysis) or DPA (Differential Power Analysis). That is, in the SPA method, the encryption key and the processed data are analyzed from the difference in the consumption current waveform caused by the difference in the operation instruction or the processed data. In the DPA method, the current consumption waveform is statistically processed to estimate the encryption key. In this DPA method, for example, an assumed encryption key is applied to a certain part of DES, and a consumption current waveform is measured and statistically changed while changing plaintext. This operation is repeated while changing the encryption key, and the current waveform shows a large peak when the key is correct.

このような、電力解析による秘匿データの傍受を防止するために、暗号回路の動作時の消費電力が秘匿データの値によって変化しないようにするための手法が提案されている。 In order to prevent such interception of secret data by power analysis, a method for preventing the power consumption during operation of the encryption circuit from changing depending on the value of the secret data has been proposed.

たとえば、特許文献１では、コプロセッサ２０９では、暗号化・復号化共に用いられるべき乗剰余演算ＸＹｍｏｄＮの演算を行なうに当たり撹乱目的のダミー演算が挿入される。つまり、公知のアルゴリズムによって剰余演算Ａ²ｍｏｄＮとＡＢｍｏｄＮの２つの形に分解するにあたり、Ｙ＝ｅ_nｅ_n-1ｅ₁の値のｅ_i＝０でも１でもＡ²ｍｏｄＮとＡＢｍｏｄＮの両方の演算を常に行なうようにする。 For example, in Patent Document 1, in the coprocessor 209, a dummy operation for the purpose of disturbance is inserted when performing a remainder operation XYmodN that should be used for both encryption and decryption. That, when decomposed into two forms of remainder operation A ² modN and ABmodN by known _{_{algorithms, Y = e n e n-}} 1 e 1 in the value of e _i = 0 Any 1 Any both A ² modN and ABmodN Always perform operations.

また、特許文献２では、データ機密保持のための暗号処理に用いる鍵データを、その反転データとともにＥ２ＰＲＯＭ４に記憶しておき、Ｅ２ＰＲＯＭ４より鍵データとその反転データを読出し、それらのうちの鍵データをもとに暗号回路４で暗号処理プログラムを実行し、その実行結果を用いてＣＰＵ１にて演算プログラムを実行する。また、暗号処理手段に、鍵データや処理データなどのデータを伝送するラインと、鍵データや処理データなどの反転データを伝送するラインとを持たせ、各ラインとダミー回路とを接続する。 Also, in Patent Document 2, key data used for encryption processing for maintaining data confidentiality is stored in the E2PROM 4 together with its inverted data, the key data and its inverted data are read from the E2PROM 4, and the key data of them is stored. The encryption circuit 4 is originally executed by the encryption circuit 4, and the calculation program is executed by the CPU 1 using the execution result. Further, the cryptographic processing means has a line for transmitting data such as key data and processed data and a line for transmitting inverted data such as key data and processed data, and connects each line and the dummy circuit.

また、特許文献３では、処理するデータを正常処理のデータとそのビットの値を判定したデータの両方を使用する。そして、同一の命令で、正常処理のデータとビットの値を反転したデータとを処理することにより、データバス上の値などが“０”から“１”、あるいは“１”から“０”なる回数を一定にする。データバスでは、値が反転したときに電流を大きく消費するため、“１”と“０”の反転回数が一定になることにより、電流の消費する回数が一定になる。
特開２００１−１９５５５５号公報特開２００３−１８１４３号公報特開２０００−１６５３７５号公報 In Patent Document 3, both normal processing data and data whose bit value is determined are used as data to be processed. Then, by processing the normally processed data and the data obtained by inverting the bit value with the same instruction, the value on the data bus is changed from “0” to “1”, or from “1” to “0”. Keep the number of times constant. Since the data bus consumes a large amount of current when the value is inverted, the number of times the current is consumed becomes constant by making the number of inversions of “1” and “0” constant.
JP 2001-195555 A JP 2003-18143 A JP 2000-165375 A

しかしながら、特許文献１に記載の方法では、モンゴメリ法による剰余演算の一手法において、Ｙ＝ｅ_nｅ_n-1ｅ₁の値のｅ_i＝０のときにＡ²ｍｏｄＮのみの演算が必要で、ｅ_i＝１のときにＡ²ｍｏｄＮとＡＢｍｏｄＮの両方の演算が必要なところ、ｅ_i＝０でもＡＢｍｏｄＮの演算をダミー演算として実行したものであって、モンゴメリ法による剰余演算の一手法に特有の方法である。 However, in the method described in Patent Document 1, in one approach the remainder calculation according to the Montgomery _{method, Y = e n e n-} 1 when e _i = 0 for e ₁ value A ² modN requires operation only When e _i = 1, both A ² mod N and AB mod N are required. However, even when e _i = 0, AB mod N is executed as a dummy operation. It is a peculiar method.

また、特許文献２および特許文献３に記載の方法では、演算のたびに、正常処理データの反転データを生成または読出して、それを伝送して処理する必要があるので、暗号回路の構成が複雑、かつ大規模化する。 Further, in the methods described in Patent Document 2 and Patent Document 3, it is necessary to generate or read inverted data of normal processing data and transmit and process it every time an operation is performed, so that the configuration of the encryption circuit is complicated. And scale up.

それゆえに、本発明の目的は、簡易な構成で、電力解析による秘匿データの傍受を防止することのできる、暗号回路に用いられる演算回路、論理回路、読出し専用メモリ、レジスタ、および複数個のロジックを含む半導体回路を提供することである。 Therefore, an object of the present invention is to provide an arithmetic circuit, a logic circuit, a read-only memory, a register, and a plurality of logics used in an encryption circuit that can prevent the interception of confidential data by power analysis with a simple configuration. A semiconductor circuit comprising:

上記課題を解決するために、本発明のある局面に係る演算回路は、ｎ（ｎ≧２）ビットのデータを伝送し、ビットの論理が正論理と負論理とが混在しているｎビットのデータバスと、データバスで伝送されるデータを受けて、データバスの論理に適合した加算を行なう加算部とを備える。 In order to solve the above-described problem, an arithmetic circuit according to an aspect of the present invention transmits n (n ≧ 2) bits of data, and the bit logic is n bits in which positive logic and negative logic are mixed. A data bus; and an adder that receives data transmitted through the data bus and performs addition corresponding to the logic of the data bus.

また、本発明の別の局面に係る演算回路は、乗数と被乗数との乗算を行なう演算回路であって、乗数を記憶する第１のレジスタと、被乗数を記憶する第２のレジスタと、乗算の途中結果のデータを記憶する第３のレジスタおよび第４のレジスタと、第３のレジスタの出力と第４のレジスタの出力のいずれかを選択する選択回路と、第２のレジスタから出力される被乗数と、第３のレジスタまたは第４のレジスタから出力される乗算の途中結果のデータとを受けて、これらを加算して、加算結果のデータを出力する加算部と、加算結果のデータを構成するビットをシフトし、シフト結果のデータを出力する第１のシフト回路と、乗算の途中結果のデータを受けて、乗算の途中結果のデータを構成するビットをシフトし、シフト結果のデータを出力する第２のシフト回路とを備え、第３のレジスタは、第１のシフト回路から出力されたシフト結果のデータを受けて、乗算の途中結果のデータとして記憶し、第４のレジスタは、第２のシフト回路から出力されたシフト結果のデータを受けて、乗算の途中結果のデータとして記憶し、選択回路は、第１のレジスタから出力される乗数を構成するビットの値に基づき、第３のレジスタと第４のレジスタのうちのいずれかを選択し、選択したレジスタが記憶している乗算の途中結果のデータを加算部および第２のシフト回路へ出力させる。 An arithmetic circuit according to another aspect of the present invention is an arithmetic circuit that performs multiplication of a multiplier and a multiplicand, a first register that stores the multiplier, a second register that stores the multiplicand, and a multiplication Third register and fourth register for storing intermediate result data, selection circuit for selecting either output of third register or output of fourth register, and multiplicand output from second register And an addition unit that receives the intermediate result data of the multiplication output from the third register or the fourth register, adds them, and outputs the addition result data, and constitutes the addition result data The first shift circuit that shifts the bits and outputs the data of the shift result, receives the data of the intermediate result of the multiplication, shifts the bits constituting the data of the intermediate result of the multiplication, and outputs the data of the shift result The third register receives the data of the shift result output from the first shift circuit and stores the data as the result of the middle of the multiplication, and the fourth register The shift result data output from the shift circuit of No. 2 is received and stored as data of the intermediate result of the multiplication, and the selection circuit selects the third value based on the value of the bits constituting the multiplier output from the first register. Or the fourth register, and outputs the data in the middle of multiplication stored in the selected register to the adder and the second shift circuit.

また、本発明のさらに別の局面に係る論理回路は、正論理を出力する第１の出力端子と、負論理を出力する第２の出力端子と、制御信号の活性化によって、第１の出力端子および第２の出力端子のいずれをもハイ状態とする１個以上の第１群に属するトランジスタと、入力信号または反転入力信号を受けて、制御信号が不活性の場合に、受けた信号のレベルが所定の論理のときに、第１の出力端子をロウ状態とする１個以上の第２群に属するトランジスタと、入力信号または反転入力信号を受けて、制御信号が不活性の場合に、受けた信号のレベルが所定の論理のときに、第２の出力端子をロウ状態とする１個以上の第３群に属するトランジスタとを備える。 A logic circuit according to still another aspect of the present invention includes a first output terminal that outputs positive logic, a second output terminal that outputs negative logic, and a first output by activating a control signal. In response to an input signal or an inverted input signal and one or more transistors belonging to the first group in which both the terminal and the second output terminal are in a high state, and the control signal is inactive, the received signal When the control signal is inactive when receiving the input signal or the inverted input signal and the one or more transistors belonging to the second group that sets the first output terminal to the low state when the level is a predetermined logic, And a transistor belonging to one or more third group that sets the second output terminal to a low state when the level of the received signal is a predetermined logic.

また、本発明のさらに別の局面に係る読出し専用メモリは、正論理を出力する第１の出力端子と、負論理を出力する第２の出力端子と、制御信号の活性化によって、第１の出力端子および第２の出力端子のいずれをもハイ状態とする１個以上の第１群に属するトランジスタと、各々が、対応する入力信号を受け、第１の出力端子と接続される複数個の第２群に属するトランジスタと、各々が、対応する入力信号を受け、第２の出力端子と接続される複数個の第３群に属するトランジスタと、第２群に属するトランジスタは、制御信号が不活性のときに、それぞれに対応する入力信号が活性化されると、第１の出力端子をロウ状態にし、第３群に属するトランジスタは、制御信号が不活性のときに、対応する入力信号が活性化されると、第２の出力端子をロウ状態にする。 A read-only memory according to still another aspect of the present invention includes a first output terminal that outputs positive logic, a second output terminal that outputs negative logic, and activation of a control signal. One or more transistors belonging to the first group in which both the output terminal and the second output terminal are in a high state, and a plurality of transistors each receiving a corresponding input signal and connected to the first output terminal A transistor belonging to the second group, a plurality of transistors belonging to the third group each receiving a corresponding input signal and connected to the second output terminal, and a transistor belonging to the second group have no control signal. When the input signal corresponding to each is activated when activated, the first output terminal is set to the low state, and the transistors belonging to the third group receive the corresponding input signal when the control signal is inactive. When activated, the second The power pin to low state.

また、本発明のさらに別の局面に係るレジスタは、正論理のデータを記憶する第１のノードと、負論理のデータを記憶する第２のノードと、正論理の入力信号を受ける第１の入力端子と、負論理の反転入力信号を受ける第２の入力端子と、制御信号の活性化によって、第１のノードおよび第２のノードのいずれをもハイ状態とする１個以上の第１群のトランジスタと、書込み信号の活性化によって、第１の入力端子と第１のノードとの間を導通させる第１のトランジスタと、書込み信号の活性化によって、第２の入力端子と第２のノードとの間を導通させる第２のトランジスタとを備える。 According to still another aspect of the present invention, a register includes a first node that stores positive logic data, a second node that stores negative logic data, and a first node that receives a positive logic input signal. An input terminal, a second input terminal that receives an inverted input signal of negative logic, and one or more first groups in which both the first node and the second node are in a high state by activation of the control signal Transistors, a first transistor that conducts between the first input terminal and the first node by the activation of the write signal, and a second input terminal and the second node by the activation of the write signal. And a second transistor that conducts to each other.

また、本発明のさらに別の局面に係る半導体回路は、シリアルに接続された複数個のロジックと、対応するロジックに与える制御信号を生成する複数個の制御信号生成回路とを備え、ロジックは、論理回路、またはレジスタを含み、論理回路またはレジスタは、入力信号、反転入力信号、および制御信号とを受けて、出力信号および反転出力信号を出力し、論理回路またはレジスタは、制御信号の活性化により、出力信号および反転出力信号をともにハイ状態とし、制御信号の非活性化されているときに、入力信号および反転入力信号のレベルに応じて、出力信号および反転出力信号の一方をハイ状態とし、他方をロウ状態とし、制御信号生成回路は、制御信号を活性化した後、対応するロジックに入力される少なくとも１つの入力信号および反転入力信号のペアのうち、ともにハイ状態からいずれかがロウ状態に変化するタイミングが最も遅いペアが変化した後に、制御信号を非活性化させる。 A semiconductor circuit according to still another aspect of the present invention includes a plurality of serially connected logics and a plurality of control signal generation circuits that generate control signals to be applied to the corresponding logics. The logic circuit or register includes an input signal, an inverted input signal, and a control signal, and outputs an output signal and an inverted output signal. The logic circuit or register activates the control signal. Thus, both the output signal and the inverted output signal are set to the high state, and when the control signal is inactivated, one of the output signal and the inverted output signal is set to the high state according to the level of the input signal and the inverted input signal. The other is set to the low state, and the control signal generation circuit activates the control signal, and then activates at least one input signal and a corresponding logic. Among the inverting input signal of the pair, after the latest pair timing any changes to the low state from both the high state has changed, it deactivates the control signal.

本発明に係る演算回路、論理回路、読出し専用メモリ、レジスタ、および複数個のロジックを含む半導体回路によれば、簡易な構成で、電力解析による秘匿データの傍受を防止することができる。 According to a semiconductor circuit including an arithmetic circuit, a logic circuit, a read-only memory, a register, and a plurality of logics according to the present invention, it is possible to prevent interception of confidential data by power analysis with a simple configuration.

以下、本発明の実施の形態について図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［第１の実施形態］
（従来の演算回路）
図１は、従来の乗算回路の構成を示す。同図を参照して、この乗算回路２０は、レジスタ群２１と、Ｙ［ｉ］判定回路１０９と、加算部１０３と、左シフト回路１０５と、Ｐレジスタ２８とを備える。レジスタ群とＹ［ｉ］判定回路および加算部１０３との間は、データバス１１２で接続される。加算部１０３と左シフト回路１０５との間は、データバス２４で接続される。左シフト回路１０５とＰレジスタ２７との間は、データバス２６で接続される。Ｐレジスタ２７と加算部１０３との間は、データバス２８で接続される。すべてのデータバス１１２，２４，２６，２８は、伝送されるるデータの各ビットの論理は正論理である。 [First Embodiment]
(Conventional arithmetic circuit)
FIG. 1 shows a configuration of a conventional multiplication circuit. Referring to the figure, the multiplication circuit 20 includes a register group 21, a Y [i] determination circuit 109, an adder 103, a left shift circuit 105, and a P register 28. A data bus 112 connects between the register group and the Y [i] determination circuit and addition unit 103. The adder 103 and the left shift circuit 105 are connected by a data bus 24. The left shift circuit 105 and the P register 27 are connected by a data bus 26. The P register 27 and the adder 103 are connected by a data bus 28. In all the data buses 112, 24, 26, and 28, the logic of each bit of data to be transmitted is positive logic.

レジスタ群２１は、乗数Ｙを記憶するＹレジスタ１２１と、被乗数Ｘを記憶するＸレジスタ２２と、全ビットが「０」である零元Ｋを記憶するＫレジスタ２３とを含む。また、Ｐレジスタ２７は、演算の途中結果のデータＰを記憶する。 The register group 21 includes a Y register 121 that stores a multiplier Y, an X register 22 that stores a multiplicand X, and a K register 23 that stores a zero element K in which all bits are “0”. The P register 27 stores data P as a result of the operation.

（従来の乗算回路２０の乗算のアルゴリズム）
図２は、従来の乗算回路２０による乗算のアルゴリズム（１０２４ビットの場合）を示す。同図を参照して、このアルゴリズム５１の概要を説明する。 (Multiplication algorithm of the conventional multiplication circuit 20)
FIG. 2 shows an algorithm for multiplication by the conventional multiplication circuit 20 (in the case of 1024 bits). The outline of the algorithm 51 will be described with reference to FIG.

乗数Ｙの第ｉビットであるＹ［ｉ］が１のときには、Ｘレジスタ２２は、被乗数Ｘをデータバス１１２に出力する。また、Ｐレジスタ２７は、記憶しているデータＰをデータバス２８に出力する。 When Y [i] which is the i-th bit of the multiplier Y is 1, the X register 22 outputs the multiplicand X to the data bus 112. The P register 27 outputs the stored data P to the data bus 28.

加算部１０３は、データバス１１２を通じて受けた被乗数Ｘと、データバス２８を通じて受けたデータＰとを加算して、加算結果をデータバス２４に出力する。 Adder 103 adds multiplicand X received via data bus 112 and data P received via data bus 28, and outputs the addition result to data bus 24.

左シフト回路１０５は、データバス２４を通じて加算結果を受け、加算結果を１ビットだけ右にシフトして、データバス２６を通じてＰレジスタ２７に出力する。 The left shift circuit 105 receives the addition result through the data bus 24, shifts the addition result to the right by 1 bit, and outputs the result to the P register 27 through the data bus 26.

Ｐレジスタ２７は、デ−タバス２６を通じて受けたデータをデータＰとして記憶する。 The P register 27 stores the data received through the data bus 26 as data P.

一方、乗数Ｙの第ｉビットであるＹ［ｉ］が０のときには、Ｋレジスタ２３は、零元Ｋをデータバス１１２に出力する。また、Ｐレジスタ２７は、記憶しているデータＰをデータバス２８に出力する。 On the other hand, when Y [i] which is the i-th bit of multiplier Y is 0, K register 23 outputs zero element K to data bus 112. The P register 27 outputs the stored data P to the data bus 28.

加算部１０３は、データバス１１２を通じて受けた零元Ｋと、データバス２８を通じて受けたデータＰとを加算して、加算結果をデータバス２４に出力する。 Adder 103 adds zero element K received via data bus 112 and data P received via data bus 28, and outputs the addition result to data bus 24.

以上のようなアルゴリズムでは、乗数Ｙ［ｉ］が「０」か「１」かによって、消費電力が相違する。なぜなら、Ｋレジスタ２３が零元Ｋをデータバス１１２に出力するときに消費する電力は、Ｘレジスタ２２が被乗数Ｘをデータバス１１２に出力するときに消費する電力よりも小さい。また、加算部１０３が零元ＫとデータＰとを加算するときに消費する電力は、加算部１０３が被乗数ＸとデータＰとを加算するときに消費する電力よりも小さいからである。それゆえ、ＳＰＡ(Simple Power Analysis)、またはＤＰＡ(Differential Power Analysis)などのような消費電力の解析手段を用いるすことによって、乗数Ｙを特定することが可能となり、それによって、暗号処理に用いられる鍵などの秘匿データを特定することができる。 In the algorithm as described above, the power consumption differs depending on whether the multiplier Y [i] is “0” or “1”. This is because the power consumed when the K register 23 outputs the zero element K to the data bus 112 is smaller than the power consumed when the X register 22 outputs the multiplicand X to the data bus 112. This is because the power consumed when the adder 103 adds the zero element K and the data P is smaller than the power consumed when the adder 103 adds the multiplicand X and the data P. Therefore, it is possible to specify the multiplier Y by using a power consumption analysis means such as SPA (Simple Power Analysis) or DPA (Differential Power Analysis), thereby being used for cryptographic processing. Secret data such as a key can be specified.

（本実施の形態に係る暗号回路）
図３は、暗号回路の構成を示す図である。同図を参照して、この暗号回路１１は、制御回路１２と、演算回路１３とを含む。制御回路１２は、外部からの制御信号およびデータに基づき、演算回路１３を制御する。つまり、制御回路１２は、制御バス１１３を通じて制御信号を、データバス１１２を通じて被演算数などのデータを演算回路１３に送り、暗号処理に必要な演算を実行させる。 (Cryptographic circuit according to this embodiment)
FIG. 3 is a diagram showing the configuration of the encryption circuit. Referring to FIG. 2, this encryption circuit 11 includes a control circuit 12 and an arithmetic circuit 13. The control circuit 12 controls the arithmetic circuit 13 based on an external control signal and data. That is, the control circuit 12 sends a control signal through the control bus 113 and data such as the number to be operated through the data bus 112 to the arithmetic circuit 13 to execute an operation necessary for the encryption process.

演算回路１３は、乗算回路、除算回路、剰余演算回路、モンゴメリ乗算剰余演算回路、加算回路、および／または減算回路などを含み、制御バス１１３を通じて送られる制御信号およびデータバス１１２を通じて送られる被演算数などのデータに基づき、暗号処理に必要な乗算、除算、剰余演算、モンゴメリ乗算剰余演算、加算、および／または減算などの演算を行ない、演算結果のデータをデータバス１１２を通じて制御回路１２に出力する。 The arithmetic circuit 13 includes a multiplication circuit, a division circuit, a remainder arithmetic circuit, a Montgomery multiplication remainder arithmetic circuit, an addition circuit, and / or a subtraction circuit, etc., and a control signal sent through the control bus 113 and an operation to be sent through the data bus 112 Performs operations such as multiplication, division, remainder operation, Montgomery multiplication remainder operation, addition, and / or subtraction necessary for encryption processing based on data such as numbers, and outputs operation result data to the control circuit 12 through the data bus 112 To do.

（乗算回路の構成）
図４は、第１の実施形態に係る乗算回路の構成を示す。同図を参照して、この乗算回路１００は、レジスタ群１０１と、Ｙ［ｉ］判定回路１０９と、加算部１０００と、左シフト回路１０５と、Ｐレジスタ１０７と、バス論理変換回路１５０を備える。また、この乗算回路１００は、ｎ（＝１０２４）ビットのデータを伝送し、偶数ビットが正論理で、奇数ビットが負論理である正負論理混在データバス１０２，１０４，１０６，１０８と、ｎビットのデータを伝送し、全ビットが正論理であるデータバス１１２を含む。このデータバス１１２は、乗算回路１００の外部の制御回路１２と接続する。 (Configuration of multiplication circuit)
FIG. 4 shows the configuration of the multiplication circuit according to the first embodiment. Referring to FIG. 3, this multiplication circuit 100 includes a register group 101, a Y [i] determination circuit 109, an adder 1000, a left shift circuit 105, a P register 107, and a bus logic conversion circuit 150. . The multiplication circuit 100 transmits n (= 1024) bits of data, and positive and negative logic mixed data buses 102, 104, 106, 108 in which even bits are positive logic and odd bits are negative logic, and n bits. The data bus 112 is transmitted and all bits are positive logic. The data bus 112 is connected to the control circuit 12 outside the multiplication circuit 100.

レジスタ群１０１は、演算に必要なデータを記憶するもので、Ｙレジスタ１２１と、Ｘレジスタ１２２と、Ｋレジスタ１２３とからなる。 The register group 101 stores data necessary for calculation, and includes a Y register 121, an X register 122, and a K register 123.

Ｙレジスタ１２１は、１０２４ビットの乗数Ｙを記憶する。Ｙレジスタ１２１は、乗数Ｙをデータバス１１２を通じてＹ［ｉ］判定回路１０９に出力する。 The Y register 121 stores a 1024-bit multiplier Y. The Y register 121 outputs the multiplier Y to the Y [i] determination circuit 109 through the data bus 112.

Ｘレジスタ１２２は、１０２４ビットの被乗数Ｘを記憶する。Ｘレジスタ１２２は、Ｙ［ｉ］判定回路１０９からの読出信号に従って、被乗数Ｘを正負論理混在データバス１０２へ出力する。 The X register 122 stores a 1024-bit multiplicand X. The X register 122 outputs the multiplicand X to the positive / negative logic mixed data bus 102 in accordance with the read signal from the Y [i] determination circuit 109.

Ｋレジスタ１２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ１２３は、Ｙ［ｉ］判定回路１０９からの読出信号に従って、零元Ｋを正負論理混在データバス１０２へ出力する。 The K register 123 stores a 1024-bit zero element K. The K register 123 outputs the zero element K to the positive / negative logic mixed data bus 102 in accordance with the read signal from the Y [i] determination circuit 109.

Ｙ［ｉ］判定回路１０９は、データバス１１２を通じて受けた乗数Ｙのｉビット目（ｉ＝０〜１０２３）の値であるＹ［ｉ］が「１」であるか、「０」であるかを判定し、Ｙ［ｉ］の値が「１」のときには、Ｘレジスタ１２２へ読出信号を送り、Ｙ［ｉ]の値が「０」のときには、Ｋレジスタ１２３に読出信号を送る。 The Y [i] determination circuit 109 determines whether Y [i], which is the value of the i-th bit (i = 0 to 1023) of the multiplier Y received through the data bus 112, is “1” or “0”. When the value of Y [i] is “1”, a read signal is sent to the X register 122, and when the value of Y [i] is “0”, a read signal is sent to the K register 123.

左シフト回路１０５は、正負論理混在データバス１０４を通じて加算結果を受けて、それを下位ビット（０ビット目〜１０２３ビット目）とし、正負論理混在データバス１０８を通じてＰレジスタ１０７内のデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）を受けて、それを上位ビットとし、それら下位ビットと上位ビットとからなる２０４８ビットのデータを１ビットだけ左シフトし、左シフトされたデータを正負論理混在データバス１０６に出力する。 The left shift circuit 105 receives the addition result through the positive / negative logic mixed data bus 104 and sets it as the lower bit (0th to 1023th bits), and the higher order of the data P in the P register 107 through the positive / negative logic mixed data bus 108. Bits (1024th to 2047th bits) are received and used as upper bits, 2048-bit data consisting of these lower bits and upper bits is left-shifted by 1 bit, and left-shifted data is mixed with positive and negative logic Output to the data bus 106.

Ｐレジスタ１０７は、乗算の途中結果である２０４８ビットのデータＰを記憶する。Ｐレジスタ１０７は、正負論理データバス１０６を通じて左シフトされた２０４８ビットのデータを受けて、データＰとして記憶する。また、Ｐレジスタ１０７は、記憶しているデータＰの下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じて加算部１０００に出力する。また、Ｐレジスタ１０７は、記憶しているデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）は、加算する必要がないので、正負論理混在データバス１０８を通じて左シフト回路１０５の上位ビット側に出力する。Ｐレジスタ１０７は、乗算の開始時に、値が「０」であるデータＰを加算器１０００に与える必要があるので、正負論理混在データバス１０８の論理に適合した初期値、つまり、偶数ビットが「０」で奇数ビットが「１」である２０４８ビットのデータを記憶する。 The P register 107 stores 2048-bit data P that is a result of the multiplication. The P register 107 receives 2048-bit data left-shifted through the positive / negative logic data bus 106 and stores it as data P. Further, the P register 107 outputs the lower bits (0th bit to 1023th bit) of the stored data P to the adding unit 1000 through the positive / negative logic mixed data bus 108. The P register 107 does not need to add the upper bits (1024th bit to 2047th bit) of the stored data P, so that the upper bit side of the left shift circuit 105 passes through the positive / negative logic mixed data bus 108. Output. Since the P register 107 needs to supply the adder 1000 with data P having a value of “0” at the start of multiplication, an initial value that is compatible with the logic of the mixed data bus 108, that is, even bits are “ 2048-bit data having an odd bit of “1” and “1” is stored.

バス論理変換回路１５０は、正負論理混在データバス１０８から受けたデータの論理をデータバス１１２の論理に変換してデータバス１１２に出力する。また、バス論理変換回路１５０は、データバス１１２から受けたデータの論理を正負論理混在データバス１０８の論理に変換して、正負論理混在データバス１０８に出力する。 The bus logic conversion circuit 150 converts the logic of the data received from the positive / negative logic mixed data bus 108 into the logic of the data bus 112 and outputs it to the data bus 112. The bus logic conversion circuit 150 converts the logic of the data received from the data bus 112 into the logic of the positive / negative logic mixed data bus 108 and outputs it to the positive / negative logic mixed data bus 108.

（Ｘレジスタ１２２の構成）
図５は、Ｘレジスタ１２２の出力信号の論理を示す図である。同図を参照して、被乗数Ｘの第０ビット目の値であるＸ［０］の正論理が端子Ｑを通じて、正負論理混在データバス１０２の偶数ビットである第０ビット線ＤＢ［０］に出力され、被乗数Ｘの第１ビット目の値であるＸ［１］の負論理が端子／Ｑを通じて、正負論理混在データバス１０２の奇数ビットである第１ビット線ＤＢ［１］に出力され、被乗数Ｘの第２ビット目の値であるＸ［２］の正論理が端子Ｑを通じて、正負論理混在データバス１０２の偶数ビットである第２ビット線ＤＢ［２］に出力され、被乗数Ｘの第３ビット目の値であるＸ［３］の負論理が端子／Ｑを通じて、正負論理混在データバス１０２の奇数ビットである第３ビット線ＤＢ［３］に出力される。Ｋレジスタ１２３についても、同様の構成である。 (Configuration of X register 122)
FIG. 5 is a diagram illustrating the logic of the output signal of the X register 122. Referring to the figure, the positive logic of X [0], which is the value of the 0th bit of multiplicand X, passes through terminal Q to 0th bit line DB [0], which is an even number of positive / negative logic mixed data bus 102. The negative logic of X [1], which is the value of the first bit of the multiplicand X, is output to the first bit line DB [1], which is an odd number of the positive / negative logic mixed data bus 102, via the terminal / Q, The positive logic of X [2], which is the value of the second bit of the multiplicand X, is output through the terminal Q to the second bit line DB [2], which is the even bit of the mixed positive / negative logic data bus 102, and the second of the multiplicand X is output. The negative logic of X [3], which is the value of the third bit, is output to the third bit line DB [3], which is an odd-numbered bit of the positive / negative logic mixed data bus 102, through the terminal / Q. The K register 123 has the same configuration.

Ｘレジスタ１２２およびＫレジスタ１２３の出力をこのように構成することによって、Ｋレジスタ１２３から零元Ｋが正負論理混在データバス１０２に出力されたときに、正負論理混在データバス１０２上のすべてのデータが「Ｌ」となることが回避される。したがって、Ｘレジスタ１２２から被乗数Ｘが正負論理混在データバス１０２に出力されたときと、Ｋレジスタ１２３から零元Ｋが正負論理混在データバス１０２に出力されたときとで、消費電力が大きく相違することがないようにすることができる。 By configuring the outputs of the X register 122 and the K register 123 in this way, when the zero element K is output from the K register 123 to the positive / negative logic mixed data bus 102, all the data on the positive / negative logic mixed data bus 102 is displayed. Is prevented from becoming “L”. Therefore, the power consumption differs greatly when the multiplicand X is output from the X register 122 to the positive / negative logic mixed data bus 102 and when the zero element K is output from the K register 123 to the positive / negative logic mixed data bus 102. You can prevent it from happening.

（加算部１０００の構成）
加算部１０００は、正負論理混在データバス１０２と接続する入力端子１と、正負論理混在データバス１０８と接続する入力端子２とを備える。入力端子１の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０２の第ｉビット目と接続する。また、入力端子２の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０８の第ｉビット目と接続する。 (Configuration of Adder 1000)
The adder 1000 includes an input terminal 1 connected to the positive / negative logic mixed data bus 102 and an input terminal 2 connected to the positive / negative logic mixed data bus 108. The i-th bit (0 ≦ i) of the input terminal 1 is connected to the i-th bit of the positive / negative logic mixed data bus 102. In addition, the i-th bit (0 ≦ i) of the input terminal 2 is connected to the i-th bit of the positive / negative logic mixed data bus 108.

加算部１０００は、正負論理混在データバス１０２を通じて被乗数Ｘまたは零元Ｋを受け、正負論理混在データバス１０８を通じてＰレジスタ１０７内のデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、これらを正負論理混在データバス１０２，１０８の論理に適合した加算を行ない、加算結果を正負論理混在データバス１０４に出力する。 The adder 1000 receives the multiplicand X or zero element K through the positive / negative logic mixed data bus 102, receives the lower bits (0th to 1023th bits) of the data P in the P register 107 through the positive / negative logic mixed data bus 108, These are added in accordance with the logic of the positive / negative logic mixed data buses 102 and 108, and the addition result is output to the positive / negative logic mixed data bus 104.

図６は、加算部１０００の構成を示す。同図では、代表的に第（ｍ−１）ビット、第ｍビット、および第（ｍ＋１）ビットの加算に関する部分を示している。この加算部１０００は、加算回路（正論理キャリー負論理）１００１、加算回路（負論理キャリー正論理）１００２、および加算回路（正論理キャリー負論理）１００３を含む。 FIG. 6 shows a configuration of the adding unit 1000. In the figure, a portion related to the addition of the (m−1) th bit, the mth bit, and the (m + 1) th bit is typically shown. Adder 1000 includes an adder circuit (positive logic carry negative logic) 1001, an adder circuit (negative logic carry positive logic) 1002, and an adder circuit (positive logic carry negative logic) 1003.

第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１００１は、正負論理混在データバス１０２の第（ｍ−１）ビット目の正論理の入力ｉｎ１と、正負論理混在データバス１０８の第（ｍ−１）ビット目の正論理の入力ｉｎ２と、図示しない第（ｍ−２）ビット目を処理する加算回路（負論理キャリー正論理）から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１００１は、正論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、負論理のキャリーｃｏｕｔＢを第ｍビット目を処理する加算回路（負論理キャリー正論理）１００２に出力する。 An adder circuit (positive logic carry negative logic) 1001 for processing the (m−1) th bit is a positive logic input in1 of the (m−1) th bit of the positive / negative logic mixed data bus 102 and positive / negative logic mixed data. The positive logic carry in is received from the positive logic input in2 of the (m-1) th bit of the bus 108 and the addition circuit (negative logic carry positive logic) for processing the (m-2) th bit (not shown). Add these together. An adder circuit (positive logic carry negative logic) 1001 outputs an addition result out of positive logic to the mixed data bus 104 of positive and negative logic, and an adder circuit (negative logic carry positive logic) that processes the negative logic carry coutB. ) Output to 1002.

第ｍビット目を処理する加算回路（負論理キャリー正論理）１００２は、正負論理混在データバス１０２の第ｍビット目の正論理の入力ｉｎＢ１と、正負論理混在データバス１０８の第ｍビット目の正論理の入力ｉｎＢ２と、第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１００１から負論理のキャリーｃｏｕｔＢを受けて、これらを加算する。加算回路（負論理キャリー正論理）１００２は、負論理の加算結果ｏｕｔＢを正負論理混在データバス１０４に出力し、正論理のキャリーｃｏｕｔを第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１００３に出力する。 An adder circuit (negative logic carry positive logic) 1002 that processes the m-th bit is the m-th positive bit input inB1 of the positive / negative logic mixed data bus 102 and the m-th bit of the positive / negative logic mixed data bus 108. The negative logic carry coutB is received from the positive logic input inB2 and the addition circuit (positive logic carry negative logic) 1001 for processing the (m−1) th bit, and these are added. An adder circuit (negative logic carry positive logic) 1002 outputs an addition result outB of negative logic to the mixed positive / negative logic data bus 104, and an adder circuit (positive logic carry) for processing the (m + 1) th bit of the positive logic carry cout. Negative logic) 1003.

第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー正論理）１００３は、正負論理混在データバス１０２の第（ｍ＋１）ビット目の正論理の入力ｉｎ１と、正負論理混在データバス１０８の第（ｍ＋１）ビット目の正論理の入力ｉｎ２と、第ｍビット目を処理する加算回路（正論理キャリー負論理）１００２から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー正論理）１００３は、正論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、負論理のキャリーｃｏｕｔＢを図示しない第（ｍ＋２）ビット目を処理する加算回路（負論理キャリー正論理）に出力する。 The adder circuit (positive logic carry positive logic) 1003 for processing the (m + 1) th bit is the positive logic input in1 of the (m + 1) th bit of the positive / negative logic mixed data bus 102 and the first of the positive / negative logic mixed data bus 108. The positive logic input in2 of the (m + 1) th bit and the addition circuit (positive logic carry negative logic) 1002 for processing the mth bit are received and added. An adder circuit (positive logic carry positive logic) 1003 outputs a positive logic addition result out to the mixed positive and negative logic data bus 104, and an adder circuit (negative) that processes a negative logic carry coutB (not shown). Output to logic carry positive logic).

図７は、加算回路（正論理キャリー負論理）１００１の具体的な構成を示す。加算回路（正論理キャリー負論理）１００３の具体的な構成もこれと同様である。同図を参照して、加算回路（正論理キャリー負論理）１００１には、正論理の入力ｉｎ１と、正論理の入力ｉｎ２と、正論理のキャリーｃｕｔとが入力される。排他的論理和回路ＸＯＲ１５０は、これらの３つの入力を受けて、これらの排他的論理和を正論理の加算結果ｏｕｔとして出力する。論理積回路ＡＮＤ１５０，ＡＮＤ１５１，ＡＮＤ１５２は、それぞれ、３つの入力のうちの互いに異なる２つの入力の組を受けて、それらの論理積を出力する。反転論理和回路ＮＯＲ１５０は、論理積回路ＡＮＤ１５０，ＡＮＤ１５１，ＡＮＤ１５２の出力を受けて、これらの反転論理和を負論理のキャリーｃｏｕｔＢとして出力する。 FIG. 7 shows a specific configuration of the addition circuit (positive logic carry negative logic) 1001. The specific configuration of the adder circuit (positive logic carry negative logic) 1003 is the same as this. Referring to the drawing, an addition circuit (positive logic carry negative logic) 1001 receives a positive logic input in1, a positive logic input in2, and a positive logic carry cut. The exclusive OR circuit XOR150 receives these three inputs and outputs these exclusive ORs as a positive logic addition result out. Each of the AND circuits AND150, AND151, and AND152 receives a set of two different inputs from the three inputs, and outputs a logical product of them. The inverting OR circuit NOR150 receives the outputs of the AND circuits AND150, AND151, and AND152, and outputs these inverted ORs as a negative logic carry coutB.

図８は、加算回路（負論理キャリー正論理）１００２の具体的な構成を示す。同図を参照して、加算回路（負論理キャリー正論理）１００２には、負論理の入力ｉｎＢ１と、負論理の入力ｉｎＢ２と、負論理のキャリーｃｕｔＢとが入力される。排他的論理和回路ＸＯＲ１５１は、これらの３つの入力を受けて、これらの排他的論理和を負論理の加算結果ｏｕｔＢとして出力する。論理和回路ＯＲ１５０，ＯＲ１５１，ＯＲ１５２は、それぞれ、３つの入力のうちの互いに異なる２つの入力の組を受けて、それらの論理和を出力する。反転論理積回路ＮＡＮＤ１５０は、論理和回路ＯＲ１５０，ＯＲ１５１，ＯＲ１５２の出力を受けて、これらの反転論理積を正論理のキャリーｃｏｕｔとして出力する。 FIG. 8 shows a specific configuration of the adder circuit (negative logic carry positive logic) 1002. Referring to the figure, an addition circuit (negative logic carry positive logic) 1002 receives a negative logic input inB1, a negative logic input inB2, and a negative logic carry cutB. The exclusive OR circuit XOR151 receives these three inputs and outputs these exclusive ORs as a negative logic addition result outB. Each of the OR circuits OR150, OR151, and OR152 receives a set of two different inputs from the three inputs, and outputs a logical sum of them. The inverting AND circuit NAND150 receives the outputs of the OR circuits OR150, OR151, and OR152, and outputs these inverting AND products as a positive logic carry cout.

（乗算回路１００の乗算のアルゴリズム）
図９は、乗算回路１００による乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５２に基づいて、乗算回路１００の動作を説明する。Ｙ［ｉ］判定回路１０９は、１０２３から０までのｉについて、乗数Ｙのｉビット目であるＹ［ｉ］の値を判定する。 (Multiplication algorithm of multiplication circuit 100)
FIG. 9 shows an algorithm for multiplication by the multiplication circuit 100 (in the case of 1024 bits). Based on the multiplication algorithm 52, the operation of the multiplication circuit 100 will be described. The Y [i] determination circuit 109 determines the value of Y [i], which is the i-th bit of the multiplier Y, for i from 1023 to 0.

Ｙ［ｉ］判定回路１０９は、Ｙ［ｉ］＝１のときには、Ｘレジスタ１２２から正負論理混在データバス１０２に被乗数Ｘを出力させる。 The Y [i] determination circuit 109 outputs the multiplicand X from the X register 122 to the mixed positive / negative logic data bus 102 when Y [i] = 1.

Ｐレジスタ１０７は、記憶しているデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）を正負論理混在データバス１０８を通じて左シフト回路１０５の上位側へ出力し、記憶しているデータＰの下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じて加算部１０００へ出力する。 The P register 107 outputs the upper bits (1024th to 2047th bits) of the stored data P to the upper side of the left shift circuit 105 through the positive / negative logic mixed data bus 108, and the lower order of the stored data P Bits (0th to 1023th bits) are output to the adder 1000 through the positive / negative logic mixed data bus 108.

加算部１０００は、正負論理混在データバス１０８を通じてデータＰの下位ビット（０ビット目〜１０２３ビット目）と、正負論理混在データバス１０２を通じて被乗数Ｘとを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて左シフト回路１０５の下位側に出力する。 The adder 1000 receives the lower bit (0th to 1023th bits) of the data P through the positive / negative logic mixed data bus 108 and the multiplicand X through the positive / negative logic mixed data bus 102, adds them, and outputs the addition result. The data is output to the lower side of the left shift circuit 105 through the positive / negative logic mixed data bus 104.

左シフト回路１０５は、加算部１０００およびＰレジスタ１０７から受けたデータ（Ｐ＋Ｘ）を１ビットだけ左にシフトし、左シフトしたデータ（（Ｐ＋Ｘ）≪１）を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The left shift circuit 105 shifts the data (P + X) received from the adder 1000 and the P register 107 to the left by 1 bit, and the left-shifted data ((P + X) << 1) passes through the positive / negative logic mixed data bus 106 to the P register. It outputs to 107.

一方、Ｙ［ｉ］判定回路１０９は、Ｙ［ｉ］＝０のときには、Ｋレジスタ１２３から正負論理混在データバス１０２に零元Ｋを出力させる。 On the other hand, the Y [i] determination circuit 109 outputs a zero element K from the K register 123 to the positive / negative logic mixed data bus 102 when Y [i] = 0.

加算部１０００は、正負論理混在データバス１０８を通じてデータＰの下位ビット（０ビット目〜１０２３ビット目）と、正負論理混在データバス１０２を通じて零元Ｋとを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて左シフト回路１０５の下位側に出力する。 The adder 1000 receives the lower bit (0th to 1023th bits) of the data P through the positive / negative logic mixed data bus 108 and the zero element K through the positive / negative logic mixed data bus 102, adds them, and adds the result. Is output to the lower side of the left shift circuit 105 through the positive / negative logic mixed data bus 104.

このような処理をｉ＝１０２３から０まで繰返すことによって、最終的にＰレジスタ１０７に、乗数Ｙと被乗数Ｘとの乗算結果が格納される。 By repeating such processing from i = 1023 to 0, the multiplication result of the multiplier Y and the multiplicand X is finally stored in the P register 107.

以上のように、本実施の形態に係る乗算回路によれば、零元Ｋの加算時に電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。 As described above, according to the multiplication circuit according to the present embodiment, it is possible to prevent the power consumption from being minimized when the zero element K is added. Can be prevented.

［第１の実施形態の変形例１］
本変形例は、第１の実施形態の乗算回路のＫレジスタを別の構成要素に置き換えた乗算回路に関する。 [Modification 1 of the first embodiment]
This modification relates to a multiplication circuit in which the K register of the multiplication circuit of the first embodiment is replaced with another component.

（乗算回路の構成）
図１０は、第１の実施形態の変形例１に係る乗算回路の構成を示す。同図において、図４の乗算回路１００の構成要素と同一の構成要素には、図４と同一の符号を付している。同図を参照して、この乗算回路３００が、図４の乗算回路１００と相違する点は、Ｋレジスタ１２３の代わりに零元出力回路３２０を備えた点である。 (Configuration of multiplication circuit)
FIG. 10 shows a configuration of a multiplication circuit according to the first modification of the first embodiment. In the figure, the same components as those of the multiplication circuit 100 in FIG. 4 are denoted by the same reference numerals as those in FIG. Referring to this figure, the multiplication circuit 300 is different from the multiplication circuit 100 of FIG. 4 in that a zero element output circuit 320 is provided instead of the K register 123.

図１０を参照して、零元出力回路３２０は、２ビット分を代表的に示すもので、インバータＩＶ１と、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１とを備える。正負論理混在データバス１０２のビット数がｎのときには、図示した回路を（ｎ／２）個備えればよい。 Referring to FIG. 10, zero element output circuit 320 representatively shows two bits, and includes an inverter IV1, a P channel MOS transistor P1, and an N channel MOS transistor N1. When the number of bits of the positive / negative logic mixed data bus 102 is n, it is sufficient to provide (n / 2) illustrated circuits.

零元出力回路３２０は、Ｙ［ｉ］判定回路１０９から出力される零元の出力を指示する信号が「Ｈ」レベルにアサ−トされたときに、正負論理混在データバス１０２の第０ビット目に「０」を出力し、正負論理混在データバス１０２の第１ビット目に「１」を出力する。これにより、この零元出力回路３２０は、零元の偶数ビットの正論理「０」を正負論理混在データバス１０２の偶数ビットに出力し、零元の奇数ビットの負論理「１」を正負論理混在データバス１０２の奇数ビットに出力する。これにより、零元の加算時には、正負論理混在バス１０２の各ビット線には、０と１が交互に並んだデータが伝送される。 The zero element output circuit 320 outputs the 0th bit of the mixed data bus 102 of positive and negative logic when the signal indicating the zero element output outputted from the Y [i] determination circuit 109 is asserted to the “H” level. “0” is output to the eye, and “1” is output to the first bit of the positive / negative logic mixed data bus 102. As a result, this zero element output circuit 320 outputs the positive logic “0” of the zero element even bit to the even bit of the mixed data bus 102 and the negative logic “1” of the odd bit of the zero element. Output to odd bits of the mixed data bus 102. Thus, at the time of addition of zero elements, data in which 0 and 1 are alternately arranged is transmitted to each bit line of the positive / negative logic mixed bus 102.

以上のように、本変形例に係る乗算回路によれば、第１の実施形態と同様に、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。また、本変形例に係る乗算回路は、Ｋレジスタに代えて零元出力回路３１０を備えることによって、乗算回路内のレジスタを１つ少なくすることができる。 As described above, according to the multiplication circuit according to the present modification, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”, as in the first embodiment. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process. In addition, the multiplication circuit according to this modification can include one register in the multiplication circuit by providing the zero element output circuit 310 instead of the K register.

［第１の実施形態の変形例２］
本変形例は、第１の実施形態の乗算回路の構成要素の処理順序を変形した乗算回路に関する。 [Modification 2 of the first embodiment]
This modification relates to a multiplication circuit in which the processing order of the components of the multiplication circuit of the first embodiment is modified.

（乗算回路の構成）
図１１は、第１の実施形態の変形例２に係る乗算回路の構成を示す。同図において、図４の乗算回路１００の構成要素と同一の構成要素には、図４と同一の符号を付している。同図を参照して、この乗算回路４００が図４の乗算回路１００と相違する点は、左シフト回路１０５とＰレジスタ１０７の処理順序を入れ替えたことである。 (Configuration of multiplication circuit)
FIG. 11 shows a configuration of a multiplication circuit according to the second modification of the first embodiment. In the figure, the same components as those of the multiplication circuit 100 in FIG. 4 are denoted by the same reference numerals as those in FIG. Referring to the figure, the multiplication circuit 400 is different from the multiplication circuit 100 in FIG. 4 in that the processing order of the left shift circuit 105 and the P register 107 is changed.

（乗算回路４００の乗算のアルゴリズム）
図１２は、乗算回路４００による乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５３に基づいて、乗算回路４００の動作を説明する。 (Multiplication algorithm of multiplication circuit 400)
FIG. 12 shows an algorithm for multiplication by the multiplication circuit 400 (in the case of 1024 bits). Based on the multiplication algorithm 53, the operation of the multiplication circuit 400 will be described.

Ｙ［ｉ］判定回路１０９は、１０２３から０までのｉについて、乗数Ｙのｉビット目であるＹ［ｉ］の値を判定する。 The Y [i] determination circuit 109 determines the value of Y [i], which is the i-th bit of the multiplier Y, for i from 1023 to 0.

また、Ｐレジスタ１０７は、記憶しているデータＰを正負論理混在データバス１０６を通じて左シフト回路１０５に出力する。 The P register 107 outputs the stored data P to the left shift circuit 105 through the positive / negative logic mixed data bus 106.

左シフト回路１０５は、正負論理混在データバス１０６を通じてデータＰを受けて、そのデータＰを１ビットだけ左シフトする。左シフト回路１０５は、左シフトしたデータ（Ｐ≪１）の上位ビット（１０２４ビット目〜２０４７ビット目）を正負論理混在データバス１０８を通じてＰレジスタ１０７の上位側に出力し、左シフトしたデータ（Ｐ≪１）の下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じて加算部１０００へ出力する。 The left shift circuit 105 receives the data P through the positive / negative logic mixed data bus 106 and shifts the data P to the left by 1 bit. The left shift circuit 105 outputs the upper bits (1024th to 2047th bits) of the left-shifted data (P << 1) to the upper side of the P register 107 through the positive / negative logic mixed data bus 108, and the left-shifted data ( The lower bits (0th bit to 1023th bit) of P << 1) are output to the adding unit 1000 through the positive / negative logic mixed data bus 108.

加算部１０００は、正負論理混在データバス１０８を通じて左シフトされたデータ（Ｐ≪１）の下位ビット（０ビット目〜１０２３ビット目）と、正負論理混在データバス１０２を通じて被乗数Ｘとを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じてＰレジスタ１０７の下位側に出力する。 The adding unit 1000 receives the lower bits (0th to 1023th bits) of the data (P << 1) left-shifted through the positive / negative logic mixed data bus 108 and the multiplicand X through the positive / negative logic mixed data bus 102, These are added, and the addition result is output to the lower side of the P register 107 via the positive / negative logic mixed data bus 104.

一方、Ｙ［ｉ］判定回路１０９は、Ｙ［ｉ］＝０のときには、Ｋレジスタ１２２から正負論理混在データバス１０２に零元Ｋを出力させる。 On the other hand, when Y [i] = 0, the Y [i] determination circuit 109 outputs a zero element K from the K register 122 to the positive / negative logic mixed data bus 102.

加算部１０００は、正負論理混在データバス１０８を通じて左シフトされたデータ（Ｐ≪１）の下位ビット（０ビット目〜１０２３ビット目）と、正負論理混在データバス１０２を通じて零元Ｋとを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じてＰレジスタ１０７の下位側に出力する。 The adder 1000 receives the lower bits (0th to 1023th bits) of the data (P << 1) left-shifted through the positive / negative logic mixed data bus 108 and the zero element K through the positive / negative logic mixed data bus 102. These are added, and the addition result is output to the lower side of the P register 107 through the positive / negative logic mixed data bus 104.

以上のように、本変形例に係る乗算回路によれば、第１の実施形態と同様に、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。 As described above, according to the multiplication circuit according to the present modification, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”, as in the first embodiment. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process.

［第１の実施形態の変形例３］
本変形例は、第１の実施形態の乗算回路の左シフト回路を右シフト回路に置き換えた乗算回路に関する。 [Modification 3 of the first embodiment]
This modification relates to a multiplication circuit in which the left shift circuit of the multiplication circuit of the first embodiment is replaced with a right shift circuit.

（乗算回路の構成）
図１３は、第１の実施形態の変形例３に係る乗算回路の構成を示す。同図において、図４の乗算回路１００の構成要素と同一の構成要素には、図４と同一の符号を付している。同図を参照して、この乗算回路５００が図４の乗算回路１００と相違する点は、左シフト回路１０５の代わりに右シフト回路５０５を備え、加算部１０００の代りに加算部１０１０を備えた点である。 (Configuration of multiplication circuit)
FIG. 13 shows a configuration of a multiplication circuit according to Modification 3 of the first embodiment. In the figure, the same components as those of the multiplication circuit 100 in FIG. 4 are denoted by the same reference numerals as those in FIG. Referring to this figure, the multiplication circuit 500 is different from the multiplication circuit 100 of FIG. 4 in that a right shift circuit 505 is provided instead of the left shift circuit 105, and an adder 1010 is provided instead of the adder 1000. Is a point.

右シフト回路５０５は、正負論理混在データバス１０４を通じて加算結果を受けて、それを上位ビット（１０２４ビット目〜２０４７ビット目）とし、正負論理混在データバス１０８を通じてＰレジスタ１０７内のデータＰの下位ビット（０ビット目〜１０２３ビット目）を受けて、それを下位ビットとし、それら下位ビットと上位ビットとからなる２０４８ビットのデータを１ビットだけ右シフトし、右シフトされたデータを正負論理混在データバス１０６に出力する。 The right shift circuit 505 receives the addition result through the positive / negative logic mixed data bus 104 and sets it as the upper bit (1024th bit to 2047th bit). The lower shift of the data P in the P register 107 through the positive / negative logic mixed data bus 108 Bits (0th to 1023th bits) are received and used as lower bits, 2048-bit data consisting of these lower bits and upper bits is right-shifted by 1 bit, and right-shifted data is mixed with positive and negative logic Output to the data bus 106.

加算部１０１０は、正負論理混在データバス１０２と接続する入力端子１と、正負論理混在データバス１０８と接続する入力端子２とを備える。入力端子１の第ｉビット目（１≦ｉ）は、正負論理混在データバス１０２の第（ｉ−１）ビット目と接続し、入力端子１の第０ビット目は、「０」に固定される。また、入力端子２の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０８の第ｉビット目と接続する。 The adder 1010 includes an input terminal 1 connected to the positive / negative logic mixed data bus 102 and an input terminal 2 connected to the positive / negative logic mixed data bus 108. The i-th bit (1 ≦ i) of the input terminal 1 is connected to the (i−1) -th bit of the mixed data bus 102 and the 0th bit of the input terminal 1 is fixed to “0”. The In addition, the i-th bit (0 ≦ i) of the input terminal 2 is connected to the i-th bit of the positive / negative logic mixed data bus 108.

加算部１０１０は、正負論理混在データバス１０２を通じて被乗数Ｘまたは零元Ｋが１ビットだけ左シフトしたデータを受け、正負論理混在データバス１０８を通じてＰレジスタ１０７内のデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、これらを正負論理混在データバス１０２，１０８の論理に適合した加算を行ない、加算結果を正負論理混在データバス１０４に出力する。 The adder 1010 receives the data in which the multiplicand X or zero element K is shifted to the left by 1 bit through the positive / negative logic mixed data bus 102 and receives the lower bit (0th bit) of the data P in the P register 107 through the positive / negative logic mixed data bus 108. -1023 bits), these are added in accordance with the logic of the positive / negative logic mixed data buses 102 and 108, and the addition result is output to the positive / negative logic mixed data bus 104.

（乗算回路５００の乗算のアルゴリズム）
図１４は、乗算回路５００による乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５４に基づいて、乗算回路５００の動作を説明する。 (Multiplication algorithm of multiplication circuit 500)
FIG. 14 shows an algorithm for multiplication by the multiplication circuit 500 (in the case of 1024 bits). Based on the multiplication algorithm 54, the operation of the multiplication circuit 500 will be described.

Ｙ［ｉ］判定回路１０９は、０から１０２３までのｉについて、乗数Ｙのｉビット目であるＹ［ｉ］の値を判定する。 The Y [i] determination circuit 109 determines the value of Y [i], which is the i-th bit of the multiplier Y, for i from 0 to 1023.

Ｐレジスタ１０７は、記憶しているデータＰの下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じて右シフト回路５０５の下位側へ出力し、記憶しているデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）を正負論理混在データバス１０８を通じて加算部１０１０へ出力する。 The P register 107 outputs the lower bits (0th to 1023th bits) of the stored data P to the lower side of the right shift circuit 505 through the positive / negative logic mixed data bus 108, and the higher order of the stored data P The bits (from the 1024th bit to the 2047th bit) are output to the adding unit 1010 through the positive / negative logic mixed data bus 108.

加算部１０１０は、正負論理混在データバス１０８を通じてデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）と、正負論理混在データバス１０２を通じて被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）とを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて右シフト回路５０５の上位側に出力する。 The adder 1010 receives data (X << 1) by shifting the multiplicand X by 1 bit to the left through the positive and negative logic mixed data bus 108 and the higher bits of the data P (1024th to 2047th bits) and the positive / negative logic mixed data bus 102. ) Are added, and the addition result is output to the upper side of the right shift circuit 505 through the positive / negative logic mixed data bus 104.

右シフト回路５０５は、加算部１０１０およびＰレジスタ１０７から受けたデータ（Ｐ＋（Ｘ≪１））を１ビットだけ右にシフトし、右シフトしたデータ（（Ｐ＋（Ｘ≪１））≫１）を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The right shift circuit 505 shifts the data (P + (X << 1)) received from the adder 1010 and the P register 107 to the right by 1 bit and right-shifted data ((P + (X << 1)) >> 1) Is output to the P register 107 through the positive / negative logic mixed data bus 106.

一方、Ｙ［ｉ］判定回路１０９は、Ｙ［ｉ］＝１のときには、Ｋレジスタ１２３から正負論理混在データバス１０２に零元Ｋを出力させる。 On the other hand, the Y [i] determination circuit 109 outputs a zero element K from the K register 123 to the positive / negative logic mixed data bus 102 when Y [i] = 1.

加算部１０１０は、正負論理混在データバス１０８を通じてデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）と、正負論理混在データバス１０２を通じて零元Ｋが１ビットだけ左にシフトしたデータ（Ｋ≪１）とを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて右シフト回路５０５の上位側に出力する。 The adder 1010 transmits the upper bits (1024th to 2047th bits) of the data P through the positive / negative logic mixed data bus 108 and data obtained by shifting the zero element K to the left by 1 bit through the positive / negative logic mixed data bus 102 (K << 1) and adding them, and the addition result is output to the upper side of the right shift circuit 505 through the positive / negative logic mixed data bus 104.

右シフト回路５０５は、加算部１０１０およびＰレジスタ１０７から受けたデータ（Ｐ＋（Ｋ≪１））を１ビットだけ右にシフトし、右シフトしたデータ（（Ｐ＋（Ｋ≪１））≫１）を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The right shift circuit 505 shifts the data (P + (K << 1)) received from the adder 1010 and the P register 107 to the right by 1 bit and right-shifted data ((P + (K << 1)) >> 1) Is output to the P register 107 through the positive / negative logic mixed data bus 106.

このような処理をｉ＝０から１０２３まで繰返すことによって、最終的にＰレジスタ１０７に、乗数Ｙと被乗数Ｘとの乗算結果が格納される。 By repeating such processing from i = 0 to 1023, the multiplication result of the multiplier Y and the multiplicand X is finally stored in the P register 107.

以上のように、本実施の形態に係る乗算回路によれば、第１の実施形態と同様に、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。 As described above, according to the multiplication circuit according to the present embodiment, as in the first embodiment, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process.

［第１の実施形態の変形例４］
本変形例は、変形例３と同様に右シフト回路を備えるとともに、変形例２と同様に構成要素の処理順序を変形した乗算回路に関する。 [Modification 4 of the first embodiment]
The present modification relates to a multiplication circuit that includes a right shift circuit as in the third modification and in which the processing order of the components is modified as in the second modification.

（乗算回路の構成）
第１の実施形態の変形例４に係る乗算回路の構成は、変形例３の右シフト回路５０５とＰレジスタ１０７の処理順序を、変形例２のように入れ替えたものであり、ここでは図示は省略する。 (Configuration of multiplication circuit)
The configuration of the multiplication circuit according to the fourth modification of the first embodiment is such that the processing order of the right shift circuit 505 and the P register 107 according to the third modification is changed as in the second modification. Omitted.

（乗算回路５００の乗算のアルゴリズム）
図１５は、第１の実施形態の変形例４に係る乗算回路の乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５５に基づいて、本変形例の乗算回路の動作を説明する。 (Multiplication algorithm of multiplication circuit 500)
FIG. 15 shows a multiplication algorithm (in the case of 1024 bits) of the multiplication circuit according to the fourth modification of the first embodiment. Based on this multiplication algorithm 55, the operation of the multiplication circuit of this modification will be described.

また、Ｐレジスタ１０７は、記憶しているデータＰを正負論理混在データバス１０６を通じて右シフト回路５０５に出力する。 Further, the P register 107 outputs the stored data P to the right shift circuit 505 through the positive / negative logic mixed data bus 106.

右シフト回路５０５は、正負論理混在データバス１０６を通じてデータＰを受けて、そのデータＰを１ビットだけ右シフトする。右シフト回路５０５は、右シフトしたデータ（Ｐ≫１）の下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じてＰレジスタ１０７の下位側に出力し、右シフトしたデータ（Ｐ≪１）の上位ビット（１０２４ビット目〜２０４７ビット目）を正負論理混在データバス１０８を通じて加算部１０１０へ出力する。 The right shift circuit 505 receives the data P through the positive / negative logic mixed data bus 106 and shifts the data P to the right by 1 bit. The right shift circuit 505 outputs the lower-order bits (0th to 1023th bits) of the right-shifted data (P >> 1) to the lower-order side of the P register 107 through the positive / negative logic mixed data bus 108 and right-shifted data ( The upper bits (1024th bit to 2047th bit) of P << 1) are output to the adding unit 1010 through the positive / negative logic mixed data bus 108.

加算部１０１０は、正負論理混在データバス１０８を通じて右シフトされたデータ（Ｐ≫１）の上位ビット（１０２４ビット目〜２０４７ビット目）と、正負論理混在データバス１０２を通じて被乗数Ｘとを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じてＰレジスタ１０７の上位側に出力する。 The adding unit 1010 receives the upper bits (1024th bit to 2047th bit) of the data (P >> 1) right-shifted through the positive / negative logic mixed data bus 108 and the multiplicand X through the positive / negative logic mixed data bus 102, These are added, and the addition result is output to the upper side of the P register 107 via the positive / negative logic mixed data bus 104.

加算部１０１０は、正負論理混在データバス１０８を通じて右シフトされたデータ（Ｐ≫１）の上位ビット（１０２４ビット目〜２０４７ビット目）と、正負論理混在データバス１０２を通じて零元Ｋとを受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じてＰレジスタ１０７の上位側に出力する。 The adder 1010 receives the upper bits (1024th to 2047th bits) of the data (P >> 1) shifted right through the positive / negative logic mixed data bus 108 and the zero element K via the positive / negative logic mixed data bus 102. These are added, and the addition result is output to the upper side of the P register 107 through the positive / negative logic mixed data bus 104.

［第１の実施形態の変形例５］
本変形例は、Ｐレジスタの変形例であるデータ格納レジスタ群に関する。第１の実施形態では、Ｐレジスタ１０７に格納されるデータＰの初期値を、零元Ｋ（全ビットが０）を正負論理混在データバス１０８の正負論理に適合したものにする（偶数ビットが「０」で、奇数ビットが「１」）ことによって、アルゴリズム５２におけるＰ＝０を実現したが、本変形例では、Ｐ＝０を実現するための専用のレジスタを用いる。 [Modification 5 of the first embodiment]
This modification relates to a data storage register group which is a modification of the P register. In the first embodiment, the initial value of the data P stored in the P register 107 is set so that the zero element K (all bits are 0) conforms to the positive / negative logic of the mixed data bus 108 (even bits are P = 0 in the algorithm 52 is realized by “0” and the odd-numbered bit is “1”. In this modification, a dedicated register for realizing P = 0 is used.

（デ−タ格納レジスタ群の構成）
図１６は、第１の実施形態の変形例５に係るデータ格納レジスタ群の構成を示す。同図を参照して、データ格納レジスタ群１３００は、Ｐレジスタ１０７と、Ｋレジスタ１３０２と、選択回路１３０３とを備える。 (Configuration of data storage register group)
FIG. 16 shows a configuration of a data storage register group according to the fifth modification of the first embodiment. Referring to FIG. 8, data storage register group 1300 includes P register 107, K register 1302, and selection circuit 1303.

Ｐレジスタ１０７は、第１の実施形態と同様である。ただし、アルゴリズム５２におけるＰ＝０を実現するための初期値が格納されない。 The P register 107 is the same as that in the first embodiment. However, the initial value for realizing P = 0 in the algorithm 52 is not stored.

Ｋレジスタ１３０２は、アルゴリズム５２におけるＰ＝０を実現するための専用のレジスタであり、零元Ｋを記憶する。また、Ｋレジスタ１３０２は、図５に示すＸレジスタと同様に、正負の論理が混在した出力を正負論理混在データバス１０８に出力する。 The K register 1302 is a dedicated register for realizing P = 0 in the algorithm 52, and stores a zero element K. Similarly to the X register shown in FIG. 5, the K register 1302 outputs an output in which positive and negative logics are mixed to the positive and negative logic mixed data bus 108.

選択回路１３０３は、Ｐの初期値の出力時（たとえばアルゴリズム５２におけるＰ＝０）に、Ｋレジスタ１３０２から零元Ｋを出力させ、初期値以外の出力時に、Ｐレジスタ１０７から記憶しているデータＰを出力させる。 The selection circuit 1303 causes the zero register K to be output from the K register 1302 when the initial value of P is output (for example, P = 0 in the algorithm 52), and the data stored from the P register 107 when outputting other than the initial value. P is output.

以上のように、本実施の形態に係る乗算回路によれば、第１の実施形態と同様に、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。また、Ｐの初期値を与えるための専用のレジスタを備えることで、ＰレジスタにＰの初期値を正負混在論理バス１０２の論理に合せたデータ（０と１が交互に並ぶ）を記憶する処理を省略することができる。 As described above, according to the multiplication circuit according to the present embodiment, as in the first embodiment, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process. In addition, by providing a dedicated register for giving an initial value of P, a process for storing data (0 and 1 are alternately arranged) in which the initial value of P matches the logic of the mixed logic bus 102 in the P register Can be omitted.

［第２の実施形態］
本実施の形態は、乗数Ｙの２ビット分について同時に処理することで、乗算処理を高速化した乗算回路に関する。 [Second Embodiment]
The present embodiment relates to a multiplication circuit that speeds up the multiplication process by simultaneously processing two bits of the multiplier Y.

（乗算回路の構成）
図１７は、第２の実施形態に関する乗算回路の構成を示す。同図において、図４の乗算回路１００の構成要素と同一の構成要素には、図４と同一の符号を付している。同図を参照して、この乗算回路８００が図４の乗算回路１００と相違する点は、Ｙ［ｉ］判定回路１０９の代わりにＹ［２ｉ，２ｉ＋１］判定回路８０９を備え、１ビットの左シフトを行なう左シフト回路１０５の代わりに２ビットの左シフトを行なう２ビット左シフト回路８０５を備え、２入力の加算部１０００の代りに３入力の加算部１１１０を備え、１本の正負論理混在データバス１０２の代りに２本の正負論理混在データバス１０２ａ，１０２ｂを備え、Ｘレジスタ１２２の代わりにＸレジスタ８２２を備え、Ｋレジスタ１２３の代りにＫレジスタ８２３を備えたことである。 (Configuration of multiplication circuit)
FIG. 17 shows the configuration of the multiplication circuit according to the second embodiment. In the figure, the same components as those of the multiplication circuit 100 in FIG. 4 are denoted by the same reference numerals as those in FIG. Referring to this figure, the multiplication circuit 800 is different from the multiplication circuit 100 of FIG. 4 in that a Y [2i, 2i + 1] determination circuit 809 is provided instead of the Y [i] determination circuit 109 and a 1-bit left Instead of the left shift circuit 105 that performs the shift, a 2-bit left shift circuit 805 that performs a 2-bit left shift is provided, and a 3-input adder 1110 is provided instead of the 2-input adder 1000. Instead of the data bus 102, two positive / negative logic mixed data buses 102 a and 102 b are provided, an X register 822 is provided instead of the X register 122, and a K register 823 is provided instead of the K register 123.

正負論理混在データバス１０２ａ，１０２ｂは、ｎ（＝１０２４）ビットのデータを伝送し、偶数ビットが正論理で、奇数ビットが負論理である。 The positive and negative logic mixed data buses 102a and 102b transmit n (= 1024) bits of data, and even bits are positive logic and odd bits are negative logic.

Ｙ［２ｉ＋１，２ｉ］判定回路８０９は、乗数Ｙの（２ｉ＋１）ビット目と、２ｉビット目の値であるＹ［２ｉ＋１，２ｉ］の値を判定し、Ｙ［２ｉ＋１，２ｉ］＝１１のときには、Ｘレジスタ８２２から正負論理混在データバス１０２ａおよび１０２ｂに被乗数Ｘを出力させ、Ｙ［２ｉ＋１，２ｉ］＝１０のときには、Ｘレジスタ８２２から正負論理混在データバス１０２ａに被乗数Ｘを出力させ、Ｋレジスタ８２３から正負論理混在データバス１０２ｂに零元Ｋを出力させ、Ｙ［２ｉ＋１，２ｉ］＝０１のときには、Ｋレジスタ８２３から正負論理混在データバス１０２ａに零元Ｋを出力させ、Ｘレジスタ８２２から正負論理混在データバス１０２ｂに被乗数Ｘを出力させ、Ｙ［２ｉ＋１，２ｉ］＝００のときには、Ｋレジスタ８２３から正負論理混在データバス１０２ａに零元Ｋを出力させ、Ｋレジスタ８２３から正負論理混在データバス１０２ｂに零元Ｋを出力させる。 The Y [2i + 1, 2i] determination circuit 809 determines the value of Y [2i + 1, 2i] that is the value of the (2i + 1) -th bit and the 2i-th bit of the multiplier Y, and when Y [2i + 1, 2i] = 11 The multiplicand X is output from the X register 822 to the positive / negative logic mixed data buses 102a and 102b. When Y [2i + 1, 2i] = 10, the multiplicand X is output from the X register 822 to the positive / negative logic mixed data bus 102a. 823 outputs the zero element K to the positive / negative logic mixed data bus 102b. When Y [2i + 1, 2i] = 01, the K register 823 outputs the zero element K to the positive / negative logic mixed data bus 102a, and the X register 822 outputs the positive / negative. When the multiplicand X is output to the logical mixed data bus 102b and Y [2i + 1, 2i] = 00, the K register 823 The positive and negative logic mixed data bus 102a to output Reigen K, and outputs the Reigen K from K register 823 to the positive and negative logic mixed data bus 102b.

Ｘレジスタ８２２は、１０２４ビットの被乗数Ｘを記憶する。Ｘレジスタ８２２は、Ｙ［２ｉ＋１，２ｉ］判定回路８０９からの読出信号により、正負論理混在データバス１０２ａおよび／または１０２ｂに被乗数Ｘを出力する。 The X register 822 stores a 1024-bit multiplicand X. The X register 822 outputs the multiplicand X to the positive / negative logic mixed data bus 102a and / or 102b according to the read signal from the Y [2i + 1, 2i] determination circuit 809.

Ｋレジスタ８２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ８２３は、Ｙ［２ｉ＋１，２ｉ］判定回路８０９からの読出信号により、正負論理混在データバス１０２ａおよび／または１０２ｂに零元Ｋを出力する。 The K register 823 stores a 1024-bit zero element K. The K register 823 outputs a zero element K to the positive / negative logic mixed data buses 102a and / or 102b according to a read signal from the Y [2i + 1, 2i] determination circuit 809.

Ｘレジスタ８２２およびＫレジスタ８２３の出力信号の論理は、図５に示すＸレジスタ１２２の出力信号の論理と同様である。 The logic of the output signal of the X register 822 and the K register 823 is the same as the logic of the output signal of the X register 122 shown in FIG.

（加算部１１００）
加算部１１００は、正負論理混在データバス１０２ａと接続する入力端子１と、正負論理混在データバス１０２ｂと接続する入力端子２と、正負論理混在データバス１０８と接続する入力端子３を備える。加算部１１００の入力端子１の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０２ａの第ｉビット目と接続する。また、加算部１１００の入力端子２の第ｉビット目（１≦ｉ）は、正負論理混在データバス１０２ｂの第（ｉ−１）ビット目と接続し、入力端子２の第０ビット目は、「０」に固定される。また、加算部１１００の入力端子３の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０８の第ｉビット目と接続する。 (Adder 1100)
The adder 1100 includes an input terminal 1 connected to the positive / negative logic mixed data bus 102a, an input terminal 2 connected to the positive / negative logic mixed data bus 102b, and an input terminal 3 connected to the positive / negative logic mixed data bus 108. The i-th bit (0 ≦ i) of the input terminal 1 of the adder 1100 is connected to the i-th bit of the positive / negative logic mixed data bus 102a. The i-th bit (1 ≦ i) of the input terminal 2 of the adder 1100 is connected to the (i−1) -th bit of the positive / negative logic mixed data bus 102b, and the 0th bit of the input terminal 2 is It is fixed at “0”. The i-th bit (0 ≦ i) of the input terminal 3 of the adder 1100 is connected to the i-th bit of the positive / negative logic mixed data bus 108.

加算部１１００は、正負論理混在データバス１０２ａを通じて被乗数Ｘまたは零元Ｋを受け、正負論理混在データバス１０２ｂを通じて被乗数Ｘまたは零元Ｋを１ビットだけ左にシフトされたデータを受け、正負論理混在データバス１０８を通じてＰレジスタ１０７内のデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、これらを正負論理混在データバス１０２ａ，１０２ｂ，１０８の論理に適合した加算を行ない、加算結果を正負論理混在データバス１０４に出力する。 The adder 1100 receives the multiplicand X or zero element K through the positive / negative logic mixed data bus 102a, and receives the data obtained by shifting the multiplicand X or zero element K to the left by 1 bit through the positive / negative logic mixed data bus 102b. The lower bits (0th bit to 1023th bit) of the data P in the P register 107 are received through the data bus 108, these are added in accordance with the logic of the mixed data buses 102a, 102b, 108 and the result of the addition is obtained. The data is output to the positive / negative logic mixed data bus 104.

図１８は、加算部１１００の構成を示す。同図では、代表的に第（ｍ−１）ビット、第ｍビット、および第（ｍ＋１）ビットの加算に関する部分を示している。この加算部１１００は、前段に加算回路（正論理キャリー負論理）１１０１、加算回路（負論理キャリー正論理）１１０２、および加算回路（正論理キャリー負論理）１１０３を含み、後段に加算回路（正論理キャリー負論理）１１０４、加算回路（負論理キャリー正論理）１１０５、および加算回路（正論理キャリー負論理）１１０６を含む。 FIG. 18 shows a configuration of the adding unit 1100. In the figure, a portion related to the addition of the (m−1) th bit, the mth bit, and the (m + 1) th bit is typically shown. The adder 1100 includes an adder circuit (positive logic carry negative logic) 1101, an adder circuit (negative logic carry positive logic) 1102, and an adder circuit (positive logic carry negative logic) 1103 in the previous stage, and an adder circuit (positive logic in the subsequent stage). Logic carry negative logic) 1104, an adder circuit (negative logic carry positive logic) 1105, and an adder circuit (positive logic carry negative logic) 1106.

前段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１１０１は、正負論理混在データバス１０２ａの第（ｍ−１）ビット目の正論理の入力ｉｎ１と、正負論理混在データバス１０２ｂの第（ｍ−１）ビット目の正論理の入力ｉｎ２と、正負論理混在データバス１０８の第（ｍ−１）ビット目の正論理の入力ｉｎ３とを受けて、これらを加算する。加算回路（正論理キャリー負論理）１１０１は、正論理の加算結果ｏｕｔを後段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１１０４に出力し、負論理のキャリーｃｏｕｔＢを後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０５に出力する。 The adder circuit (positive logic carry negative logic) 1101 for processing the (m−1) th bit in the previous stage is connected to the positive logic input in1 of the (m−1) th bit of the mixed data bus 102a and the positive and negative logic. The positive data input in2 of the (m−1) th bit of the mixed data bus 102b and the positive logic input in3 of the (m−1) th bit of the positive and negative logic mixed data bus 108 are received and added. To do. An adder circuit (positive logic carry negative logic) 1101 outputs a positive logic addition result out to an adder circuit (positive logic carry negative logic) 1104 that processes the (m−1) -th bit of the subsequent stage, and carries a negative logic carry. coutB is output to an adder circuit (negative logic carry positive logic) 1105 for processing the m-th bit in the subsequent stage.

前段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０２は、正負論理混在データバス１０２ａの第ｍビット目の負論理の入力ｉｎＢ１と、正負論理混在データバス１０２ｂの第ｍビット目の負論理の入力ｉｎＢ２と、正負論理混在データバス１０８の第ｍビット目の負論理の入力ｉｎＢ３とを受けて、これらを加算する。加算回路（負論理キャリー正論理）１１０２は、負論理の加算結果ｏｕｔＢを後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０５に出力し、正論理のキャリーｃｏｕｔを後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１１０６に出力する。 An adder circuit (negative logic carry positive logic) 1102 that processes the m-th bit in the previous stage is the m-th negative logic input inB1 of the positive / negative logic mixed data bus 102a and the m-th bit of the positive / negative logic mixed data bus 102b. The negative logic input inB2 of the eye and the negative logic input inB3 of the mth bit of the mixed positive / negative logic data bus 108 are received and added. The adder circuit (negative logic carry positive logic) 1102 outputs the negative logic addition result outB to the adder circuit (negative logic carry positive logic) 1105 that processes the m-th bit of the subsequent stage, and the positive logic carry cout is output to the subsequent stage. The result is output to an adder circuit (positive logic carry negative logic) 1106 for processing the (m + 1) th bit.

前段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１１０３は、正負論理混在データバス１０２ａの第（ｍ＋１）ビット目の正論理の入力ｉｎ１と、正負論理混在データバス１０２ｂの第（ｍ＋１）ビット目の正論理の入力ｉｎ２と、正負論理混在データバス１０８の第（ｍ＋１）ビット目の正論理の入力ｉｎ３とを受けて、これらを加算する。加算回路（正論理キャリー負論理）１１０３は、正論理の加算結果ｏｕｔを後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１１０６に出力し、負論理のキャリーｃｏｕｔＢを、図示しない後段の第（ｍ＋２）ビット目を処理する加算回路（負論理キャリー正論理）に出力する。 The adder circuit (positive logic carry negative logic) 1103 for processing the (m + 1) -th bit in the preceding stage has a positive logic input in1 of the (m + 1) -th bit of the positive / negative logic mixed data bus 102a and a positive / negative logic mixed data bus 102b. The (m + 1) th positive logic input in2 and the (m + 1) th positive logic input in3 of the positive / negative logic mixed data bus 108 are received and added. The adder circuit (positive logic carry negative logic) 1103 outputs the positive logic addition result out to the adder circuit (positive logic carry negative logic) 1106 for processing the (m + 1) -th bit in the subsequent stage, and the negative logic carry coutB is output. , Output to the adder circuit (negative logic carry positive logic) that processes the (m + 2) -th bit of the latter stage (not shown).

後段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１１０４は、前段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１１０１から正論理の加算結果ｏｕｔを受け、図示しない前段の第（ｍ−２）ビット目を処理する加算回路（負論理キャリー正論理）から正論理のキャリーｃｏｕｔを受け、図示しない後段の第（ｍ−２）ビット目を処理する加算回路（負論理キャリー正論理）から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１１０４は、正論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、負論理のキャリーｃｏｕｔＢを後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０５に出力する。 An adder circuit (positive logic carry negative logic) 1104 that processes the (m−1) -th bit in the subsequent stage is positive from the adder circuit (positive logic carry negative logic) 1101 that processes the (m−1) -th bit in the preceding stage. A logic addition result out is received, a positive logic carry cout is received from an addition circuit (negative logic carry positive logic) that processes the (m-2) -th bit of the preceding stage (not shown), and the (m-2) of the subsequent stage (not shown) is received. ) A positive logic carry cout is received from an adder circuit (negative logic carry positive logic) for processing the bit, and these are added. An adder circuit (positive logic carry negative logic) 1104 outputs a positive logic addition result out to the positive / negative logic mixed data bus 104, and an adder circuit (negative logic carry) that processes the negative logic carry coutB in the subsequent m-th bit. (Positive logic) 1105.

後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０５は、前段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０２から負論理の加算結果ｏｕｔＢを受け、前段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１１０１から負論理のキャリーｃｏｕｔＢを受け、後段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１１０４から負論理のキャリーｃｏｕｔＢを受けて、これらを加算する。加算回路（負論理キャリー正論理）１１０５は、負論理の加算結果ｏｕｔＢを正負論理混在データバス１０４に出力し、正論理のキャリーｃｏｕｔを後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１１０６に出力する。 An adder circuit (negative logic carry positive logic) 1105 that processes the m-th bit in the subsequent stage receives an addition result outB of negative logic from the adder circuit (negative logic carry positive logic) 1102 that processes the m-th bit in the previous stage. An adder circuit (positive logic) that receives a negative logic carry coutB from the adder circuit (positive logic carry negative logic) 1101 for processing the (m−1) th bit in the preceding stage and processes the (m−1) th bit in the subsequent stage. Carry negative logic) 1104 receives negative logic carry coutB and adds them. An adder circuit (negative logic carry positive logic) 1105 outputs a negative logic addition result outB to the mixed positive and negative logic data bus 104, and an adder circuit (positive) that processes the positive logic carry cout in the subsequent (m + 1) -th bit. Logic carry negative logic) 1106.

後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１１０６は、前段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１１０３から正論理の加算結果ｏｕｔを受け、前段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０２から正論理のキャリーｃｏｕｔを受け、後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１１０５から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１１０６は、正論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、負論理のキャリーｃｏｕｔＢを図示しない後段の第（ｍ＋２）ビット目を処理する加算回路（負論理キャリー正論理）に出力する。 An adder circuit (positive logic carry negative logic) 1106 for processing the (m + 1) th bit in the subsequent stage is an addition result of positive logic from the adder circuit (positive logic carry negative logic) 1103 for processing the (m + 1) th bit in the previous stage. An adder circuit (negative logic carry positive logic) that receives the positive m carry bit cout from the adder circuit (negative logic carry positive logic) 1102 that receives out and processes the m th bit in the previous stage. The positive logic carry cout is received from 1105, and these are added. An adder circuit (positive logic carry negative logic) 1106 outputs a positive logic addition result out to the positive / negative logic mixed data bus 104, and processes a negative logic carry coutB in the subsequent (m + 2) -th bit (not shown). Output to (negative logic carry positive logic).

加算回路（正論理キャリー負論理）１１０１，１１０３，１１０４，１１０６の具体的な構成は、図７の加算回路（正論理キャリー負論理）１００１と同一なので、ここでは説明を繰返さない。また、加算回路（負論理キャリー正論理）１１０２，１１０５の具体的な構成は、図８の加算回路（負論理キャリー正論理）１００２と同一なので、ここでは説明を繰返さない。 The specific configuration of adder circuits (positive logic carry negative logic) 1101, 1103, 1104, and 1106 is the same as that of adder circuit (positive logic carry negative logic) 1001 in FIG. 7, and therefore description thereof will not be repeated here. The specific configuration of the adder circuits (negative logic carry positive logic) 1102 and 1105 is the same as that of the adder circuit (negative logic carry positive logic) 1002 of FIG. 8, and therefore description thereof will not be repeated here.

２ビット左シフト回路８０５は、加算部１１００およびＰレジスタ１０７から受けたデータを２ビットだけ左にシフトし、２ビットだけ左シフトしたデータを正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The 2-bit left shift circuit 805 shifts the data received from the adder 1100 and the P register 107 to the left by 2 bits, and outputs the data left-shifted by 2 bits to the P register 107 through the positive / negative logic mixed data bus 106.

（乗算回路８００の乗算のアルゴリズム）
図１９は、乗算回路８００による乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５６に基づいて、乗算回路８００の動作を説明する。 (Multiplication algorithm of multiplication circuit 800)
FIG. 19 shows an algorithm for multiplication by the multiplication circuit 800 (in the case of 1024 bits). Based on the multiplication algorithm 56, the operation of the multiplication circuit 800 will be described.

Ｙ［２ｉ＋１，２ｉ］判定回路８０９は、５１１から０までのｉについて、乗数Ｙの（２ｉ＋１）ビット目と、２ｉビット目の値であるＹ［２ｉ＋１，２ｉ］の値を判定する。 The Y [2i + 1, 2i] determination circuit 809 determines the value of Y [2i + 1, 2i] that is the value of the (2i + 1) th bit of the multiplier Y and the 2ith bit for i from 511 to 0.

Ｙ［２ｉ＋１，２ｉ］判定回路８０９は、Ｙ［２ｉ＋１，２ｉ］＝１１のときには、Ｘレジスタ８２２に読出信号を送り、Ｘレジスタ８２２から正負論理混在データバス１０２ａおよび１０２ｂに被乗数Ｘを出力させる。 When Y [2i + 1, 2i] = 11, the Y [2i + 1, 2i] determination circuit 809 sends a read signal to the X register 822, and outputs the multiplicand X from the X register 822 to the positive / negative logic mixed data buses 102a and 102b.

Ｐレジスタ１０７は、記憶しているデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）を正負論理混在データバス１０８を通じて２ビット左シフト回路１０５の上位側へ出力し、記憶しているデータＰの下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じて加算部１１００へ出力する。 The P register 107 outputs the upper bits (1024 bits to 2047 bits) of the stored data P to the upper side of the 2-bit left shift circuit 105 through the positive / negative logic mixed data bus 108 and stores the stored data P Lower bits (0th to 1023th bits) are output to the adder 1100 through the mixed data bus 108.

加算部１１００は、正負論理混在データバス１０８を通じてデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、正負論理混在データバス１０２ａを通じて被乗数Ｘを受け、正負論理混在データバス１０２ｂを通じて被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）を受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて２ビット左シフト回路８０５の下位側に出力する。 The adder 1100 receives the lower bits (0th to 1023th bits) of the data P through the positive / negative logic mixed data bus 108, receives the multiplicand X through the positive / negative logic mixed data bus 102a, and receives the multiplicand X through the positive / negative logic mixed data bus 102b. Receives the data shifted to the left by 1 bit (X << 1), adds them, and outputs the addition result to the lower side of the 2-bit left shift circuit 805 via the positive / negative logic mixed data bus 104.

２ビット左シフト回路８０５は、加算部１１００およびＰレジスタ１０７から受けたデータ（Ｐ＋Ｘ＋（Ｘ≪１））を２ビットだけ左にシフトし、２ビットだけ左シフトしたデータ（（Ｐ＋Ｘ＋（Ｘ≪１））≪２））を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The 2-bit left shift circuit 805 shifts the data (P + X + (X << 1)) received from the adder 1100 and the P register 107 to the left by 2 bits, and shifts the data left by 2 bits ((P + X + (X << 1) )) << 2)) is output to the P register 107 via the positive / negative logic mixed data bus 106.

また、Ｙ［２ｉ＋１，２ｉ］判定回路８０９は、Ｙ［２ｉ＋１，２ｉ］＝１０のときには、Ｘレジスタ８２２に読出信号を送り、Ｘレジスタ８２２から正負論理混在データバス１０２ａに被乗数Ｘを出力させ、Ｋレジスタ８２３に読出信号を送り、Ｋレジスタ８２３から正負論理混在データバス１０２ｂに零元Ｋを出力させる。 The Y [2i + 1, 2i] determination circuit 809 sends a read signal to the X register 822 when Y [2i + 1, 2i] = 10, and outputs the multiplicand X from the X register 822 to the positive / negative logic mixed data bus 102a. A read signal is sent to the K register 823, and the zero element K is output from the K register 823 to the mixed data bus 102b.

Ｐレジスタ１０７は、記憶しているデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）を正負論理混在データバス１０８を通じて２ビット左シフト回路８０５の上位側へ出力し、記憶しているデータＰの下位ビット（０ビット目〜１０２３ビット目）を正負論理混在データバス１０８を通じて加算部１１００へ出力する。 The P register 107 outputs the upper bits (1024th to 2047th bits) of the stored data P to the upper side of the 2-bit left shift circuit 805 through the positive / negative logic mixed data bus 108 and stores the stored data P Lower bits (0th to 1023th bits) are output to the adder 1100 through the mixed data bus 108.

加算部１１１０は、正負論理混在データバス１０８を通じてデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、正負論理混在データバス１０２ａを通じて被乗数Ｘを受け、正負論理混在データバス１０２ｂを通じて零元Ｋが１ビットだけ左にシフトしたデータ（Ｋ≪１）を受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて２ビット左シフト回路８０５の下位側に出力する。 The adder 1110 receives the lower bits (0th to 1023th bits) of the data P through the positive / negative logic mixed data bus 108, the multiplicand X through the positive / negative logic mixed data bus 102a, and the zero element through the positive / negative logic mixed data bus 102b. Receiving data (K << 1) where K is shifted to the left by 1 bit, these are added, and the addition result is output to the lower side of the 2-bit left shift circuit 805 through the positive / negative logic mixed data bus 104.

２ビット左シフト回路８０５は、加算部１１００およびＰレジスタ１０７から受けたデータ（Ｐ＋Ｘ＋（Ｋ≪１））を２ビットだけ左にシフトし、２ビットだけ左シフトしたデータ（（Ｐ＋Ｘ＋（Ｋ≪１））≪２））を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The 2-bit left shift circuit 805 shifts the data (P + X + (K << 1)) received from the adder 1100 and the P register 107 to the left by 2 bits and shifts the data left by 2 bits ((P + X + (K << 1) )) << 2)) is output to the P register 107 via the positive / negative logic mixed data bus 106.

また、Ｙ［２ｉ＋１，２ｉ］判定回路８０９は、Ｙ［２ｉ＋１，２ｉ］＝０１のときには、Ｋレジスタ８２３に読出信号を送り、Ｋレジスタ８２３から正負論理混在データバス１０２ａに零元Ｋを出力させ、Ｘレジスタ８２２に読出信号を送り、Ｘレジスタ８２２から正負論理混在データバス１０２ｂに被乗数Ｘを出力させる。 Further, when Y [2i + 1, 2i] = 01, the Y [2i + 1, 2i] determination circuit 809 sends a read signal to the K register 823, and causes the K register 823 to output the zero element K to the positive / negative logic mixed data bus 102a. The read signal is sent to the X register 822, and the multiplicand X is output from the X register 822 to the mixed data bus 102b.

加算部１１１０は、正負論理混在データバス１０８を通じてデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、正負論理混在データバス１０２ａを通じて零元Ｋを受け、正負論理混在データバス１０２ｂを通じて被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）を受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて２ビット左シフト回路８０５の下位側に出力する。 The adder 1110 receives the lower bits (0th to 1023th bits) of the data P through the positive / negative logic mixed data bus 108, the zero element K through the positive / negative logic mixed data bus 102a, and the multiplicand through the positive / negative logic mixed data bus 102b. The data (X << 1) in which X is shifted to the left by 1 bit is received, these are added, and the addition result is output to the lower side of the 2-bit left shift circuit 805 through the positive / negative logic mixed data bus 104.

２ビット左シフト回路８０５は、加算部１１００およびＰレジスタ１０７から受けたデータ（Ｐ＋Ｋ＋（Ｘ≪１））を２ビットだけ左にシフトし、２ビットだけ左シフトしたデータ（（Ｐ＋Ｋ＋（Ｘ≪１））≪２））を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The 2-bit left shift circuit 805 shifts the data (P + K + (X << 1)) received from the adder 1100 and the P register 107 to the left by 2 bits and shifts the data left by 2 bits ((P + K + (X << 1) )) << 2)) is output to the P register 107 via the positive / negative logic mixed data bus 106.

また、Ｙ［２ｉ＋１，２ｉ］判定回路８０９は、Ｙ［２ｉ＋１，２ｉ］＝００のときには、Ｋレジスタ８２３に読出信号を送り、Ｋレジスタ８２３から正負論理混在データバス１０２ａおよび１０２ｂに零元Ｋを出力させる。 The Y [2i + 1, 2i] determination circuit 809 sends a read signal to the K register 823 when Y [2i + 1, 2i] = 00, and applies a zero element K from the K register 823 to the mixed data buses 102a and 102b. Output.

加算部１１００は、正負論理混在データバス１０８を通じてデータＰの下位ビット（０ビット目〜１０２３ビット目）を受け、正負論理混在データバス１０２ａを通じて零元Ｋを受け、正負論理混在データバス１０２ｂを通じて零元Ｋが１ビットだけ左にシフトしたデータ（Ｋ≪１）を受けて、これらを加算し、加算結果を正負論理混在データバス１０４を通じて２ビット左シフト回路８０５の下位側に出力する。 The adder 1100 receives the lower bits (0th to 1023th bits) of the data P through the positive / negative logic mixed data bus 108, receives the zero element K through the positive / negative logic mixed data bus 102a, and zeros through the positive / negative logic mixed data bus 102b. The original K receives data (K << 1) shifted to the left by 1 bit, adds them, and outputs the addition result to the lower side of the 2-bit left shift circuit 805 via the positive / negative logic mixed data bus 104.

２ビット左シフト回路８０５は、加算部１１００およびＰレジスタ１０７から受けたデータ（Ｐ＋Ｋ＋（Ｋ≪１））を２ビットだけ左にシフトし、２ビットだけ左シフトしたデータ（（Ｐ＋Ｋ＋（Ｋ≪１））≪２））を正負論理混在データバス１０６を通じてＰレジスタ１０７に出力する。 The 2-bit left shift circuit 805 shifts the data (P + K + (K << 1)) received from the adder 1100 and the P register 107 to the left by 2 bits, and shifts the data left by 2 bits ((P + K + (K << 1) )) << 2)) is output to the P register 107 via the positive / negative logic mixed data bus 106.

このような処理をｉ＝５１１から０まで繰返すことによって、最終的にＰレジスタ１０７に、乗数Ｙと被乗数Ｘとの乗算結果が格納される。 By repeating such processing from i = 511 to 0, the multiplication result of the multiplier Y and the multiplicand X is finally stored in the P register 107.

以上のように、本実施の形態に係る乗算回路によれば、第１の実施形態と同様に、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。また、乗数Ｙの２ビット分について、同時に加算処理を行なうので、乗算処理を高速化することができる。 As described above, according to the multiplication circuit according to the present embodiment, as in the first embodiment, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process. Further, since the addition process is simultaneously performed for 2 bits of the multiplier Y, the multiplication process can be speeded up.

なお、本実施の形態に係る乗算回路においても、第１の実施形態の変形例のように、左シフト回路の代わりに右シフト回路を備えるように変形してもよく、Ｐレジスタの代りにデータ格納レジスタ群を備えるように変形してもよく、左または右シフトとＰレジスタへの格納の順序を逆になるように変形してもよく、Ｋレジスタの代わりに零元出力回路を備えるように変形するものとしてもよい。 Note that the multiplication circuit according to the present embodiment may be modified so as to include a right shift circuit instead of the left shift circuit, as in the modification of the first embodiment. The storage register group may be modified so that the order of the left or right shift and the storage in the P register may be reversed, and a zero element output circuit is provided instead of the K register. It may be deformed.

［第３の実施形態］
本実施の形態は、被乗数Ｘおよび零元Ｋのいずれについても演算を同時に行ない、乗数Ｙに応じて、いずれかの加算結果を選択する乗算回路に関する。 [Third Embodiment]
The present embodiment relates to a multiplication circuit that performs an operation on both the multiplicand X and the zero element K at the same time and selects one of the addition results according to the multiplier Y.

（乗算回路１５００の構成）
図２０は、第３の実施形態に係る乗算回路の構成を示す。同図を参照して、この乗算回路１５００は、レジスタ群１５０１と、Ｙ［ｉ］選択回路１５１０と、加算部１５０３と、右シフト回路５０５ａと、Ｐレジスタ１０７と、右シフト回路５０５ｂと、Ｑレジスタ１５１７と、選択回路１５１２とを備える。また、この乗算回路１５０は、ｎ（＝１０２４）ビットのデータを伝送し、全ビットが正論理であるデータバス１１２，１５０４，１５０６，１５０７，１５０８Ｕ，１５０８Ｌを含む。データバス１１２は、乗算回路１５０の外部の制御回路１２と接続する。 (Configuration of Multiplier Circuit 1500)
FIG. 20 shows a configuration of a multiplication circuit according to the third embodiment. Referring to the figure, this multiplication circuit 1500 includes a register group 1501, a Y [i] selection circuit 1510, an adder 1503, a right shift circuit 505a, a P register 107, a right shift circuit 505b, A register 1517 and a selection circuit 1512 are provided. The multiplication circuit 150 includes data buses 112, 1504, 1506, 1507, 1508U, and 1508L that transmit n (= 1024) bits of data and all bits are positive logic. The data bus 112 is connected to the control circuit 12 outside the multiplication circuit 150.

また、レジスタ群１５０１は、Ｙレジスタ１５２１と、Ｘレジスタ１５２２と、Ａレジスタ１５２３とを含む。 The register group 1501 includes a Y register 1521, an X register 1522, and an A register 1523.

Ｙレジスタ１５２１は、１０２４ビットの乗数Ｙを記憶する。Ｙレジスタ１５２１は、乗数Ｙをデータバス１１２を通じてＹ［ｉ］選択回路１５１０に出力する。 The Y register 1521 stores a 1024-bit multiplier Y. The Y register 1521 outputs the multiplier Y to the Y [i] selection circuit 1510 through the data bus 112.

Ｘレジスタ１５２２は、１０２４ビットの被乗数Ｘを記憶する。Ｘレジスタ１５２３は、被乗数Ｘをデータバス１１２を通じて加算部１５０３に出力する。 The X register 1522 stores a 1024-bit multiplicand X. The X register 1523 outputs the multiplicand X to the adder 1503 through the data bus 112.

Ａレジスタ１５２３は、乗算処理の終了後に、乗数Ｙと被乗数Ｘとの乗算結果Ａ（２０４８ビット）を記憶する。 The A register 1523 stores a multiplication result A (2048 bits) of the multiplier Y and the multiplicand X after the multiplication process is completed.

Ｙ［ｉ］選択回路１５１０は、乗数Ｙのｉビット目であるＹ［ｉ］の値に応じた選択信号Ｓをデータバス１５１１を通じて選択回路１５１２に出力する。Ｙ［ｉ］が１のときに選択信号Ｓ（＝１）が出力され、Ｙ［ｉ］が０のときに選択信号Ｓ（＝０）が出力される。 The Y [i] selection circuit 1510 outputs a selection signal S corresponding to the value of Y [i], which is the i-th bit of the multiplier Y, to the selection circuit 1512 through the data bus 1511. When Y [i] is 1, the selection signal S (= 1) is output, and when Y [i] is 0, the selection signal S (= 0) is output.

加算部１５０３は、データバス１５０８Ｕと接続する入力端子１と、データバス１１２と接続する入力端子２とを備える。加算部１５０３の入力端子１の第ｉビット目（０≦ｉ）は、データバス１５０８の第ｉビット目と接続する。加算部１５０３の入力端子２の第ｉビット目（１≦ｉ）は、データバス１１２の第（ｉ−１）ビット目と接続し、入力端子２の第０ビット目は、「０」に固定される。加算部１５０３は、入力端子１からデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を受け、入力端子２から被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）とを受けて、これらを加算する。加算部１５０３は、加算結果（Ａ＋（Ｘ≪１））をデータバス１５０４を通じて右シフト回路５０５ａの上位側に出力する。 The addition unit 1503 includes an input terminal 1 connected to the data bus 1508U and an input terminal 2 connected to the data bus 112. The i-th bit (0 ≦ i) of the input terminal 1 of the adder 1503 is connected to the i-th bit of the data bus 1508. The i-th bit (1 ≦ i) of the input terminal 2 of the adder 1503 is connected to the (i−1) -th bit of the data bus 112, and the 0th bit of the input terminal 2 is fixed to “0”. Is done. The adder 1503 receives the upper bits (1024th to 2047th bits) of the data A from the input terminal 1, and receives the data (X << 1) in which the multiplicand X is shifted to the left by 1 bit from the input terminal 2. Add these together. The adding unit 1503 outputs the addition result (A + (X << 1)) to the upper side of the right shift circuit 505a through the data bus 1504.

右シフト回路５０５ａは、上位側にデータバス１５０４を通じて加算結果（Ａ＋（Ｘ≪１）を受けて、下位側にデータバス１５０８Ｌを通じてデータＡの下位ビット（０ビット目〜１０２３ビット目）を受けて、これらを１ビットだけ右にシフトし、右シフトしたデータ（（Ａ＋（Ｘ≪１））≫１）をデータバス１５０６を通じてＰレジスタ１０７に出力する。 The right shift circuit 505a receives the addition result (A + (X << 1) through the data bus 1504 on the upper side and the lower bits (0th to 1023th bits) of the data A through the data bus 1508L on the lower side. These are shifted to the right by 1 bit, and the right-shifted data ((A + (X << 1)) >> 1) is output to the P register 107 through the data bus 1506.

右シフト回路５０５ｂは、上位側にデータバス１５０８Ｕを通じてデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を受けて、下位側にデータバス１５０８Ｌを通じてデータＡの下位ビット（０ビット目〜１０２３ビット目）を受けて、これらを１ビットだけ右にシフトし、右シフトしたデータ（Ａ≫１）をデータバス１５０６を通じてＱレジスタ１５１７に出力する。 The right shift circuit 505b receives the upper bits (1024th to 2047th bits) of data A through the data bus 1508U on the upper side and the lower bits (0th to 1023 bits) of data A through the data bus 1508L on the lower side. In response, the data is shifted right by 1 bit, and the right-shifted data (A >> 1) is output to the Q register 1517 through the data bus 1506.

加算部１５０３および右シフト回路５０５ａによる処理と、右シフト回路５０５ｂによる処理とは、同時に並行して実行される。 The processing by the adder 1503 and the right shift circuit 505a and the processing by the right shift circuit 505b are performed simultaneously in parallel.

Ｐレジスタ１０７は、乗算の途中結果である２０４８ビットのデータＰを記憶する。Ｐレジスタ１０７は、データバス１５０６を通じて右シフト回路５０５ａから出力されたデータ（（Ａ＋（Ｘ≪１）））≫１）を受けて、これをデータＰとして記憶する。 The P register 107 stores 2048-bit data P that is a result of the multiplication. The P register 107 receives the data ((A + (X << 1))) >> 1) output from the right shift circuit 505a through the data bus 1506, and stores this as data P.

Ｑレジスタ１５１７は、乗算の途中結果である２０４８ビットのデータＱを記憶する。Ｑレジスタ１５１７は、データバス１５０６を通じて右シフト回路５０５ｂから出力されたデータ（Ａ≫１）を受けて、これをデータＱとして記憶する。 The Q register 1517 stores 2048-bit data Q that is a result of the multiplication. The Q register 1517 receives data (A >> 1) output from the right shift circuit 505b through the data bus 1506, and stores this as data Q.

選択回路１５１２は、選択信号Ｓの初期値「１」を記憶する。また、選択回路１５１２は、Ｙ［ｉ］選択回路１５１０から選択信号Ｓを受ける。選択回路１５１２は、選択信号Ｓが「１」のときには、Ｐレジスタ１０７から出力されたデータＰをデータＡとして、データＡの上位ビットをデータバス１５０８Ｕに出力し、データＡの下位ビットをデータバス１５０８Ｌに出力する。選択回路１５１２は、選択信号Ｓが「０」のときには、Ｑレジスタ１５１７から出力されたデータＱをデータＡとして、データＡの上位ビットをデータバス１５０８Ｕに出力し、データＡの下位ビットをデータバス１５０８Ｌに出力する。 The selection circuit 1512 stores an initial value “1” of the selection signal S. The selection circuit 1512 receives the selection signal S from the Y [i] selection circuit 1510. When the selection signal S is “1”, the selection circuit 1512 outputs the data P output from the P register 107 as data A, outputs the upper bits of the data A to the data bus 1508U, and outputs the lower bits of the data A to the data bus. Output to 1508L. When the selection signal S is “0”, the selection circuit 1512 outputs the data Q output from the Q register 1517 as data A, outputs the upper bits of the data A to the data bus 1508U, and outputs the lower bits of the data A to the data bus. Output to 1508L.

（乗算回路１５００の乗算のアルゴリズム）
図２１は、乗算回路１５００による乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５７に基づいて、乗算回路１５００の動作を説明する。 (Multiplication algorithm of multiplication circuit 1500)
FIG. 21 shows an algorithm for multiplication by the multiplication circuit 1500 (in the case of 1024 bits). Based on the multiplication algorithm 57, the operation of the multiplication circuit 1500 will be described.

ｉ＝０〜１０２３までについて、以下の処理が実行される。 The following processing is executed for i = 0 to 1023.

選択信号Ｓの初期値が「１」とする。 The initial value of the selection signal S is “1”.

選択回路１５１２は、Ｐレジスタ１０７からデータバス１５０７を通じてデータＰを受け、Ｑレジスタ１５１７からデータバス１５０７を通じてデータＱを受ける。 The selection circuit 1512 receives data P from the P register 107 through the data bus 1507 and receives data Q from the Q register 1517 through the data bus 1507.

選択回路１５１２は、データバス１５１１を通じて受けた選択信号Ｓが「１」のときには、データＰを選択してデータＡとし、データバス１５１１を通じて受けた選択信号Ｓが「０」のときには、データＱを選択してデータＡとする。選択回路１５１２は、データバス１５０８Ｕを通じて加算部１５０３および右シフト回路５０５ｂの上位側にデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を出力し、データバス１５０８Ｌを通じて右シフト回路５０５ａの下位側および右シフト回路５０５ｂの下位側にデータＡの下位ビット（０ビット目〜１０２３ビット目）を出力する。 The selection circuit 1512 selects data P as data A when the selection signal S received through the data bus 1511 is “1”, and receives data Q when the selection signal S received through the data bus 1511 is “0”. Select data A. The selection circuit 1512 outputs the upper bits (1024th to 2047th bits) of data A to the upper side of the adder 1503 and the right shift circuit 505b through the data bus 1508U, and the lower side of the right shift circuit 505a through the data bus 1508L. The lower bits (0th to 1023th bits) of data A are output to the lower side of the right shift circuit 505b.

Ｘレジスタ１５２２は、データバス１２２に被乗数Ｘを出力する。 X register 1522 outputs multiplicand X to data bus 122.

加算部１５０３は、データバス１５０８Ｕを通じてデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）と、データバス１１２を通じて被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）とを受けて、これらを加算し、加算結果をデータバス１５０４を通じて右シフト回路５０５ａの上位側に出力する。 The adder 1503 receives the upper bits (1024th to 2047th bits) of the data A through the data bus 1508U and the data (X << 1) in which the multiplicand X is shifted to the left by 1 bit through the data bus 112. These are added, and the addition result is output to the upper side of the right shift circuit 505a through the data bus 1504.

右シフト回路５０５ａは、加算部１５０３および選択回路１５１２から受けたデータ（Ａ＋（Ｘ≪１））を１ビットだけ右にシフトし、右シフトしたデータ（（Ａ＋（Ｘ≪１））≫１）をデータバス１５０６を通じてＰレジスタ１０７に出力する。 The right shift circuit 505a shifts the data (A + (X << 1)) received from the adder 1503 and the selection circuit 1512 to the right by 1 bit, and right-shifted data ((A + (X << 1)) >> 1) Is output to the P register 107 through the data bus 1506.

また、上述の加算部１５０３および右シフト回路５０５ａの処理と同時並行して、右シフト回路５０５ａは、データバス１５０８Ｕを通じてデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）と、データバス１５０８Ｌを通じてデータＡの下位ビット（０ビット目〜１０２３ビット目）とを受けて、データＡを１ビットだけ右にシフトし、右シフトしたデータＡ≫１をデータバス１５０６を通じてＱレジスタ１５１７に出力する。 In parallel with the processing of the adder 1503 and the right shift circuit 505a, the right shift circuit 505a passes the upper bits (1024th to 2047th bits) of the data A through the data bus 1508U and the data bus 1508L. In response to the lower bits (0th to 1023th bits) of data A, data A is shifted to the right by 1 bit, and right-shifted data A >> 1 is output to Q register 1517 through data bus 1506.

Ｙ［ｉ］選択回路１５１０は、乗数Ｙのｉビット目であるＹ［ｉ］の値に応じた選択信号Ｓをデータバス１５１１を通じて選択回路１５１２に出力する。Ｙ［ｉ］が「１」のときに選択信号Ｓ（＝１）が出力され、Ｙ［ｉ］が「０」のときに選択信号Ｓ（＝０）が出力される。 The Y [i] selection circuit 1510 outputs a selection signal S corresponding to the value of Y [i], which is the i-th bit of the multiplier Y, to the selection circuit 1512 through the data bus 1511. The selection signal S (= 1) is output when Y [i] is “1”, and the selection signal S (= 0) is output when Y [i] is “0”.

このような処理をｉ＝０から１０２３まで繰返した後、選択回路１５１２は、選択信号Ｓの値、つまりＹ「１０２３］の値が「１」のときには、データＰを選択してデータＡとし、選択信号Ｓが「０」のときには、データＱを選択してデータＡとする。選択回路１５１２は、データバス１５０８Ｕおよびデータバス１１２を通じて、データＡの上位ビット（１０２４ビット目〜２０４７ビット目）をＡレジスタ１５２３に出力し、データバス１５０８Ｌおよびデータバス１１２を通じてデータＡの下位ビット（０ビット目〜１０２３ビット目）をＡレジスタ１５２３に出力する。 After repeating such processing from i = 0 to 1023, the selection circuit 1512 selects the data P as the data A when the value of the selection signal S, that is, the value of Y “1023” is “1”, When the selection signal S is “0”, the data Q is selected as data A. The selection circuit 1512 outputs the upper bits (1024th to 2047th bits) of the data A to the A register 1523 through the data bus 1508U and the data bus 112, and the lower bits of the data A (through the data bus 1508L and the data bus 112). 0th bit to 1023th bit) is output to the A register 1523.

以上のような処理によって、最終的にＡレジスタ１５２３に乗数Ｙと被乗数Ｘとの乗算結果が格納される。 Through the above processing, the multiplication result of the multiplier Y and the multiplicand X is finally stored in the A register 1523.

以上のように、本実施の形態に係る乗算回路によれば、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。 As described above, according to the multiplication circuit according to the present embodiment, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”. It is possible to prevent the specified multiplier Y from being specified.

なお、本実施の形態に係る乗算回路においても、第１の実施形態またはその変形例のように、右シフト回路の代わりに左シフト回路を備えるように変形してもよく、左または右シフトとＰレジスタおよびＱレジスタへの格納の順序を逆になるように変形してもよく、正論理のデータバスの代りに正負論理混在データバスを備えるように変形するものとしてもよい。 Note that the multiplication circuit according to the present embodiment may be modified so as to include a left shift circuit instead of the right shift circuit, as in the first embodiment or a modification example thereof. The order of storage in the P register and the Q register may be reversed, or may be modified so that a positive / negative logic mixed data bus is provided instead of the positive logic data bus.

また、本実施の形態では、Ａレジスタ１５２３に乗算結果が格納されるものとしたが、これに限定するものではなく、Ｘレジスタ１５２２とＹレジスタ１５２１のいずれかに乗算結果を格納するものとしてもよく、この場合、Ａレジスタ１５２３は不要となる。 In this embodiment, the multiplication result is stored in the A register 1523. However, the present invention is not limited to this, and the multiplication result may be stored in either the X register 1522 or the Y register 1521. In this case, the A register 1523 is unnecessary.

［第３の実施形態の変形例］
本変形例は、第３の実施形態と同様に、被乗数Ｘおよび零元Ｋのいずれについても演算を行なうが、同時に演算を行なうのではなく、片方ずつ順番に演算を行なうような乗算回路に関する。 [Modification of Third Embodiment]
As in the third embodiment, the present modification relates to a multiplication circuit that performs an operation on both the multiplicand X and the zero element K, but does not perform the operation at the same time but performs the operation one by one in turn.

（乗算回路の構成）
図２２は、第３の実施形態の変形例に係る乗算回路の構成を示す。同図において、図２０の乗算回路１５００の構成要素と同一の構成要素には、図２０と同一の符号を付している。同図を参照して、この乗算回路１６００が図２０の乗算回路１５００と相違する点は、Ｋレジスタ１６２３とレジスタ選択回路１６０９とを備えた点と、２個の右シフト回路５０５ａ，５０５ｂの代わりに１個の右シフト回路５０５を備え、加算部１５０３の代わりに加算部１６０３を備えた点である。 (Configuration of multiplication circuit)
FIG. 22 shows a configuration of a multiplication circuit according to a modification of the third embodiment. In FIG. 20, the same components as those of the multiplication circuit 1500 in FIG. 20 are denoted by the same reference numerals as those in FIG. Referring to FIG. 20, this multiplication circuit 1600 is different from multiplication circuit 1500 in FIG. 20 in that it includes a K register 1623 and a register selection circuit 1609, and instead of two right shift circuits 505a and 505b. 1 includes a right shift circuit 505 and an adder 1603 instead of the adder 1503.

Ｋレジスタ１６２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ１６２３は、零元Ｋをデータバス１１２を通じて加算部１６０３に出力する。 The K register 1623 stores a 1024-bit zero element K. The K register 1623 outputs the zero element K to the adding unit 1603 through the data bus 112.

レジスタ選択回路１６０９は、Ｘレジスタ１５２２およびＫレジスタ１６２３に交互に制御バス１５３１，１５３２を通じて読出信号を送り、データバス１１２に被乗数Ｘまたは零元Ｋを出力させる。 The register selection circuit 1609 alternately sends a read signal to the X register 1522 and the K register 1623 through the control buses 1531 and 1532, and causes the data bus 112 to output the multiplicand X or the zero element K.

加算部１６０３は、データバス１５０８Ｕと接続する入力端子１と、データバス１１２と接続する入力端子２とを備える。加算部１６０３の入力端子１の第ｉビット目（０≦ｉ）は、データバス１５０８の第ｉビット目と接続する。加算部１６０３の入力端子２の第ｉビット目（１≦ｉ）は、データバス１１２の第（ｉ−１）ビット目と接続し、入力端子２の第０ビット目は、「０」に固定される。 The adding unit 1603 includes an input terminal 1 connected to the data bus 1508U and an input terminal 2 connected to the data bus 112. The i-th bit (0 ≦ i) of the input terminal 1 of the adder 1603 is connected to the i-th bit of the data bus 1508. The i-th bit (1 ≦ i) of the input terminal 2 of the adder 1603 is connected to the (i−1) -th bit of the data bus 112, and the 0th bit of the input terminal 2 is fixed to “0”. Is done.

加算部１６０３は、入力端子１からデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を受け、入力端子２から被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）を受けて、これらを加算する。加算部１６０３は、加算結果（Ａ＋（Ｘ≪１））をデータバス１５０４を通じて右シフト回路５０５の上位側に出力する。 The adder 1603 receives the upper bits (1024th to 2047th bits) of the data A from the input terminal 1, receives the data (X << 1) in which the multiplicand X is shifted to the left by 1 bit from the input terminal 2, Add these. The addition unit 1603 outputs the addition result (A + (X << 1)) to the upper side of the right shift circuit 505 through the data bus 1504.

また、加算部１６０３は、入力端子１からデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を受け、入力端子２から零元Ｋを１ビットだけ左にシフトしたデータ（Ｋ≪１）を受けて、これらを加算する。加算部１６０３は、加算結果（Ａ＋（Ｋ≪１））をデータバス１５０４を通じて右シフト回路５０５の上位側に出力する。 The adder 1603 receives the upper bits (1024th to 2047th bits) of the data A from the input terminal 1 and shifts the data (K << 1) obtained by shifting the zero element K from the input terminal 2 to the left by 1 bit. Receive these and add them. The adding unit 1603 outputs the addition result (A + (K << 1)) to the upper side of the right shift circuit 505 through the data bus 1504.

右シフト回路５０５は、上位側にデータバス１５０４を通じて加算結果（Ａ＋（Ｘ≪１））を受けて、下位側にデータバス１５０８Ｌを通じてデータＡの下位ビット（０ビット目〜１０２３ビット目）を受けて、これらを１ビットだけ右にシフトし、右シフトしたデータ（（Ａ＋（Ｘ≪１））≫１）をデータバス１５０６を通じてＰレジスタ１０７に出力する。 The right shift circuit 505 receives the addition result (A + (X << 1)) through the data bus 1504 on the upper side and the lower bits (0th to 1023th bits) of the data A through the data bus 1508L on the lower side. These are shifted to the right by 1 bit, and the right-shifted data ((A + (X << 1)) >> 1) is output to the P register 107 through the data bus 1506.

また、右シフト回路５０５は、上位側にデータバス１５０４を通じて加算結果（Ａ＋（Ｋ≪１））を受けて、下位側にデータバス１５０８Ｌを通じてデータＡの下位ビット（０ビット目〜１０２３ビット目）を受けて、これらを１ビットだけ右にシフトし、右シフトしたデータ（（Ａ＋（Ｋ≪１））≫１）をデータバス１５０６を通じてＱレジスタ１５０７に出力する。 The right shift circuit 505 receives the addition result (A + (K << 1)) through the data bus 1504 on the upper side and the lower bits (0th to 1023th bits) of data A through the data bus 1508L on the lower side. In response, these are shifted to the right by 1 bit, and the right-shifted data ((A + (K << 1)) >> 1) is output to the Q register 1507 via the data bus 1506.

レジスタ選択回路１６０９により、被乗数Ｘと零元が交互にレジスタ群１６０１からデータバス１１２に出力されるので、加算部１６０３および右シフト回路５０５は、被乗数Ｘについての処理と、零元Ｋとの処理を交互に実行する。 Since the register selection circuit 1609 alternately outputs the multiplicand X and the zero element from the register group 1601 to the data bus 112, the adder 1603 and the right shift circuit 505 process the multiplicand X and process the zero element K. Execute alternately.

（乗算回路１６００の乗算のアルゴリズム）
図２３は、乗算回路１６００による乗算のアルゴリズム（１０２４ビットの場合）を示す。この乗算のアルゴリズム５８に基づいて、乗算回路１６００の動作を説明する。 (Multiplication algorithm of multiplication circuit 1600)
FIG. 23 shows an algorithm for multiplication by the multiplication circuit 1600 (in the case of 1024 bits). Based on the multiplication algorithm 58, the operation of the multiplication circuit 1600 will be described.

選択回路１５１２は、データバス１５１１を通じて受けた選択信号Ｓが「１」のときには、データＰを選択してデータＡとし、データバス１５１１を通じて受けた選択信号Ｓが「０」のときには、データＱを選択してデータＡとする。選択回路１５１２は、データバス１５０８Ｕを通じて加算部１６０３にデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を出力し、データバス１５０８Ｌを通じて右シフト回路５０５の下位側にデータＡの下位ビット（０ビット目〜１０２３ビット目）を出力する。 The selection circuit 1512 selects data P as data A when the selection signal S received through the data bus 1511 is “1”, and receives data Q when the selection signal S received through the data bus 1511 is “0”. Select data A. The selection circuit 1512 outputs the upper bits (1024th to 2047th bits) of the data A to the addition unit 1603 through the data bus 1508U, and the lower bits (0) of the data A to the lower side of the right shift circuit 505 through the data bus 1508L. Bits 0 through 1023) are output.

レジスタ選択回路１６０９は、Ｘレジスタ１５２２に制御バス１５３１を通じて読出信号を送り、Ｘレジスタ１５２２からからデータバス１１２に被乗数Ｘを出力させる。 The register selection circuit 1609 sends a read signal to the X register 1522 through the control bus 1531, and causes the multiplicand X to be output from the X register 1522 to the data bus 112.

加算部１６０３は、データバス１５０８Ｕを通じてデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を受け、データバス１１２を通じて被乗数Ｘが１ビットだけ左にシフトしたデータ（Ｘ≪１）を受けて、これらを加算し、加算結果をデータバス１５０４を通じて右シフト回路５０５の上位側に出力する。 The adding unit 1603 receives the upper bits (1024th to 2047th bits) of the data A through the data bus 1508U, receives the data (X << 1) in which the multiplicand X is shifted to the left by 1 bit through the data bus 112, These are added, and the addition result is output to the upper side of the right shift circuit 505 through the data bus 1504.

右シフト回路５０５は、加算部１６０３および選択回路１５１２から受けたデータ（Ａ＋（Ｘ≪１））を１ビットだけ右にシフトし、右シフトしたデータ（（Ａ＋（Ｘ≪１））≫１）をデータバス１５０６を通じてＰレジスタ１０７に出力する。 The right shift circuit 505 shifts the data (A + (X << 1)) received from the adder 1603 and the selection circuit 1512 to the right by 1 bit and right-shifted data ((A + (X << 1)) >> 1) Is output to the P register 107 through the data bus 1506.

上述の加算部１６０３および右シフト回路５０５の処理が終了後、レジスタ選択回路１６０９は、Ｋレジスタ１６２３に制御バス１５３２を通じて読出信号を送り、Ｋレジスタ１６２３からデータバス１２２に零元Ｋを出力させる。 After the processing of the adder 1603 and the right shift circuit 505 is completed, the register selection circuit 1609 sends a read signal to the K register 1623 through the control bus 1532 and causes the zero register K to be output from the K register 1623 to the data bus 122.

加算部１６０３は、データバス１５０８Ｕを通じてデータＡの上位ビット（１０２４ビット目〜２０４７ビット目）を受け、データバス１１２を通じて零元Ｋが１ビットだけ左にシフトしたデータ（Ｋ≪１）を受けて、これらを加算し、加算結果をデータバス１５０４を通じて右シフト回路５０５の上位側に出力する。 The adder 1603 receives upper bits (1024th to 2047th bits) of data A through the data bus 1508U, and receives data (K << 1) in which the zero element K is shifted to the left by 1 bit through the data bus 112. These are added, and the addition result is output to the upper side of the right shift circuit 505 through the data bus 1504.

右シフト回路５０５は、加算部１６０３および選択回路１５１２から受けたデータ（Ａ＋（Ｋ≪１））を１ビットだけ右にシフトし、右シフトしたデータ（（Ａ＋（Ｋ≪１））≫１）をデータバス１５０６を通じてＱレジスタ１５１７に出力する。 The right shift circuit 505 shifts the data (A + (K << 1)) received from the adder 1603 and the selection circuit 1512 to the right by 1 bit and right-shifted data ((A + (K << 1)) >> 1) Is output to the Q register 1517 through the data bus 1506.

以上のように、本変形例に係る乗算回路によれば、第３の実施形態と同様に、乗数Ｙのビットが「０」のときに電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。また、本変形例に係る乗算回路によれば、第３の実施形態の乗算回路のように２個の左シフト回路を備えるのではなく、１個の左シフト回路を備えればよいので、乗算回路の構成を簡易にすることができる。 As described above, according to the multiplication circuit according to the present modification, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”, as in the third embodiment. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process. In addition, according to the multiplication circuit according to this modification, it is sufficient to provide one left shift circuit instead of two left shift circuits as in the multiplication circuit of the third embodiment. The circuit configuration can be simplified.

なお、本変形例に係る乗算回路においても、第１の実施形態またはその変形例のように、右シフト回路の代わりに左シフト回路を備えるように変形してもよく、左または右シフトとＰレジスタおよびＱレジスタへの格納の順序を逆になるように変形してもよく、正論理のデータバスの代りに正負論理混在データバスを備えるように変形するものとしてもよく、Ｋレジスタの代わりに零元出力回路を備えるように変形するものとしてもよい。 Note that the multiplication circuit according to the present modification may also be modified to include a left shift circuit instead of the right shift circuit as in the first embodiment or a modification thereof. The storage order in the register and the Q register may be changed so as to be reversed, or may be changed so as to have a mixed positive / negative logic data bus instead of the positive logic data bus, instead of the K register. It may be modified to include a zero element output circuit.

［第４の実施形態］
本実施の形態は、剰余演算の途中結果の符合によって加算と減算とを切替えることなく、加算と減算の両方を実行する剰余演算回路に関する。 [Fourth Embodiment]
The present embodiment relates to a remainder calculation circuit that executes both addition and subtraction without switching between addition and subtraction according to the sign of the intermediate result of the remainder calculation.

（従来の剰余演算回路の剰余演算のアルゴリズム）
図２４は、従来の剰余演算回路の剰余演算のアルゴリズムを示す。同図を参照して、演算の途中結果であるデータＰの値が０以上のときには、｛（Ｐ≪１）＋Ｙ［ｉ］｝からＮを減算する処理が行なわれ、演算の途中結果であるデータＰの値が０未満のときには、｛（Ｐ≪１）＋Ｙ［ｉ］｝とＮとを加算する処理が行なわれる。加算と減算の電力消費量が異なるので、従来の剰余演算回路の剰余演算のアルゴリズムでは、電力消費量を調べることで、加算と減算のいずれが行なわれたかを特定することができ、それによって、演算の途中結果のデータＰの符号、ひいては暗号処理において秘匿データとなる乗数Ｙの特定が可能となる。 (Residue calculation algorithm of conventional remainder calculation circuit)
FIG. 24 shows an algorithm for residue calculation of a conventional residue calculation circuit. Referring to the figure, when the value of data P, which is an intermediate result of the calculation, is 0 or more, a process of subtracting N from {(P << 1) + Y [i]} is performed, which is the intermediate result of the calculation. When the value of data P is less than 0, a process of adding {(P << 1) + Y [i]} and N is performed. Since the power consumption of addition and subtraction is different, the remainder calculation algorithm of the conventional remainder calculation circuit can determine whether the addition or subtraction has been performed by examining the power consumption, thereby It is possible to specify the sign of the data P that is the result of the computation, and thus the multiplier Y that becomes secret data in the encryption process.

（剰余演算回路１４００の構成）
図２５は、第４の実施形態に係る剰余演算回路の構成を示す。同図を参照して、この剰余演算回路１４００は、レジスタ群１４０１と、レジスタ選択回路１４０９と、Ｙ［ｉ］選択回路１４１０と、加減算器１４０３と、Ｐレジスタ１４０７と、Ｑレジスタ１４１８と、左シフト回路１４０５と、加減算／レジスタ選択回路１４１２とを備える。 (Configuration of remainder calculation circuit 1400)
FIG. 25 shows a configuration of a remainder arithmetic circuit according to the fourth embodiment. Referring to the figure, the remainder calculation circuit 1400 includes a register group 1401, a register selection circuit 1409, a Y [i] selection circuit 1410, an adder / subtractor 1403, a P register 1407, a Q register 1418, a left A shift circuit 1405 and an addition / subtraction / register selection circuit 1412 are provided.

また、この乗算回路１４００は、ｎ（＝１０２４）ビットのデータを伝送し、全ビットが正論理であるデータバス１１２，１４０４，１４０６，１４０８を含む。データバス１１２は、剰余演算回路１４００の外部の制御回路１２と接続する。 The multiplication circuit 1400 includes data buses 112, 1404, 1406, and 1408 that transmit n (= 1024) bits of data and all bits are positive logic. The data bus 112 is connected to the control circuit 12 outside the remainder calculation circuit 1400.

レジスタ群１４０１は、演算に必要なデータを記憶するもので、Ｙレジスタ１４２１と、Ｎレジスタ１４２２と、Ｋレジスタ１４２３と、Ａレジスタ１５２３とからなる。 The register group 1401 stores data necessary for calculation, and includes a Y register 1421, an N register 1422, a K register 1423, and an A register 1523.

Ｙレジスタ１４２１は、１０２４ビットの被除数Ｙを記憶する。Ｙレジスタ１４２１は、被除数Ｙをデータバス１１２を通じてＹ［ｉ］選択回路１４１０に出力する。 The Y register 1421 stores the dividend Y of 1024 bits. The Y register 1421 outputs the dividend Y to the Y [i] selection circuit 1410 through the data bus 112.

Ｎレジスタ１４２２は、１０２４ビットの除数Ｎを記憶する。Ｎレジスタ１４２２は、除数Ｎをデータバス１１２を通じて加算部１４０３に出力する。 The N register 1422 stores a 1024-bit divisor N. The N register 1422 outputs the divisor N to the adding unit 1403 through the data bus 112.

Ｋレジスタ１４２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ１４２３は、零元Ｋをデータバス１１２を通じて加算部１４０３に出力する。 The K register 1423 stores a 1024-bit zero element K. The K register 1423 outputs the zero element K to the adding unit 1403 through the data bus 112.

Ａレジスタ１５２３は、剰余演算処理の終了後に、乗数Ｙと被乗数Ｘとの剰余演算結果Ａ（１０２４ビット）を記憶する。 The A register 1523 stores the remainder calculation result A (1024 bits) of the multiplier Y and the multiplicand X after the remainder calculation processing is completed.

レジスタ選択回路１４０９は、剰余演算時には、制御バス１４３７を通じて読出信号をＮレジスタ１４２２に送り、Ｎレジスタ１４２２から除数Ｎをデータバス１１２に出力させる。レジスタ選択回路１４０９は、補正演算における第１の加算時に、制御バス１４３７を通じて読出信号をＮレジスタ１４２２に送り、Ｎレジスタ１４２２から除数Ｎをデータバス１１２に出力させる。レジスタ選択回路１４０９は、補正演算における第２の加算時に、制御バス１４３６を通じて読出信号をＫレジスタ１４２３に送り、Ｋレジスタ１４２３から零元Ｋをデータバス１１２に出力させる。 The register selection circuit 1409 sends a read signal to the N register 1422 through the control bus 1437 and outputs the divisor N from the N register 1422 to the data bus 112 during the remainder calculation. The register selection circuit 1409 transmits a read signal to the N register 1422 through the control bus 1437 and causes the N register 1422 to output the divisor N to the data bus 112 during the first addition in the correction operation. The register selection circuit 1409 sends a read signal to the K register 1423 through the control bus 1436 during the second addition in the correction operation, and causes the zero register K to be output from the K register 1423 to the data bus 112.

Ｙ［ｉ］選択回路１４１０は、被除数Ｙのｉビット目であるＹ［ｉ］を制御バス１４１１を通じて左シフト回路１４０５に出力する。 The Y [i] selection circuit 1410 outputs Y [i], which is the i-th bit of the dividend Y, to the left shift circuit 1405 through the control bus 1411.

左シフト回路１４０５は、データバス１４０６を通じて受けたデータＡを１ビットだけ左にシフトするとともに、制御バス１４１１を通じて受けたＹ［ｉ］の値を第０ビット目の値とする。左シフト回路１４０５は、データ（（Ａ≪１）＋Ｙ［ｉ］）をデータバス１４０８に出力する。 The left shift circuit 1405 shifts the data A received through the data bus 1406 to the left by 1 bit, and sets the value of Y [i] received through the control bus 1411 as the value of the 0th bit. The left shift circuit 1405 outputs data ((A << 1) + Y [i]) to the data bus 1408.

加減算／レジスタ選択回路１４１２は、制御バス１４３１を通じて加減算選択信号を加減算器１４０３に出力する。加減算／レジスタ選択回路１４１２は、制御バス１４３２を通じてＰ読出信号およびＰ書込信号をＰレジスタ１４０７に出力する。加減算／レジスタ選択回路１４１２は、制御バス１４３３を通じてＱ読出信号およびＱ書込信号をＱレジスタ１４１８に出力する。 The addition / subtraction / register selection circuit 1412 outputs an addition / subtraction selection signal to the adder / subtractor 1403 through the control bus 1431. Addition / subtraction / register selection circuit 1412 outputs a P read signal and a P write signal to P register 1407 through control bus 1432. Addition / subtraction / register selection circuit 1412 outputs a Q read signal and a Q write signal to Q register 1418 through control bus 1433.

加減算／レジスタ選択回路１４１２は、剰余演算における読出し時に、記憶している符号データＳが「０」（Ａの符号が正を示す）のときには、Ｑ読出信号を活性化し、記憶している符号データＳが「１」（Ａの符号が負を示す）のときには、Ｐ読出信号を活性化する。 The addition / subtraction / register selection circuit 1412 activates the Q read signal and stores the stored code data when the stored code data S is “0” (the sign of A indicates positive) during reading in the remainder operation. When S is “1” (the sign of A indicates negative), the P read signal is activated.

加減算／レジスタ選択回路１４１２は、剰余演算における第１の加減算時には、記憶している符号データＳが「０」（Ａの符号が正を示す）のときには、加減算選択信号を活性化し、Ｐ書込信号を活性化し、Ｑ書込信号を非活性化し、記憶している符号データＳが「１」（Ａの符号が負を示す）のときには、加減算選択信号を非活性化し、Ｐ書込信号を非活性化し、Ｑ書込信号を活性化する。 The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal when the stored code data S is “0” (the sign of A indicates positive) at the time of the first addition / subtraction in the remainder operation, and P writing When the signal is activated, the Q write signal is deactivated, and the stored code data S is “1” (the sign of A indicates negative), the addition / subtraction selection signal is deactivated, and the P write signal is Deactivates and activates the Q write signal.

加減算／レジスタ選択回路１４１２は、剰余演算における第２の加減算時には、記憶している符号データが「０」（Ａの符号が正を示す）のときには、加減算選択信号を非活性化し、Ｐ書込信号を非活性化し、Ｑ書込信号を活性化し、記憶している符号データが「１」（Ａの符号が負を示す）のときには、加減算選択信号を活性化し、Ｐ書込信号を活性化し、Ｑ書込信号を非活性化する。 At the time of the second addition / subtraction in the remainder operation, the addition / subtraction / register selection circuit 1412 deactivates the addition / subtraction selection signal when the stored code data is “0” (the sign of A indicates positive), and P writing The signal is deactivated, the Q write signal is activated, and when the stored code data is “1” (the sign of A indicates negative), the addition / subtraction selection signal is activated and the P write signal is activated. The Q write signal is deactivated.

加減算／レジスタ選択回路１４１２は、補正演算における第１の読出し時に、記憶している符号データＳが「１」（Ａの符号が負を示す）ときには、Ｑ読出信号を活性化し、記憶している符号データＳが「０」（Ａの符号が正を示す）のときには、Ｐ読出信号を活性化する。 The addition / subtraction / register selection circuit 1412 activates and stores the Q read signal when the stored code data S is “1” (the sign of A indicates negative) during the first reading in the correction operation. When the code data S is “0” (the sign of A indicates positive), the P read signal is activated.

加減算／レジスタ選択回路１４１２は、補正演算における第１の加算時に、加減算選択信号を活性化し、Ｐ書込信号を活性化し、Ｑ書込信号を非活性化する。加減算／レジスタ選択回路１４１２は、補正演算における第２の加算時に、加減算選択信号を活性化し、Ｐ書込信号を非活性化し、Ｑ書込信号を活性化する。 The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal, activates the P write signal, and deactivates the Q write signal during the first addition in the correction operation. The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal, deactivates the P write signal, and activates the Q write signal during the second addition in the correction operation.

加減算／レジスタ選択回路１４１２は、補正演算における第２の読出時に、記憶している符号データＳが「１」（Ａの符号が負を示す）ときには、Ｐ読出信号を活性化し、記憶している符号データＳが「０」（Ａの符号が正を示す）ときには、Ｑ読出信号を活性化する。 The addition / subtraction / register selection circuit 1412 activates and stores the P read signal when the stored code data S is “1” (the sign of A indicates negative) during the second read in the correction operation. When the code data S is “0” (the sign of A indicates positive), the Q read signal is activated.

加減算／レジスタ選択回路１４１２は、データバス１４０６またはデータバス１４０８を通じてデータＡを受け、データＡの最上位ビットであり、Ａの符号を表わすＡ［１０２３］を新たな符号データＳとして記憶する。 The addition / subtraction / register selection circuit 1412 receives the data A through the data bus 1406 or the data bus 1408, and stores A [1023] which is the most significant bit of the data A and represents the sign of A as new code data S.

加減算器１４０３は、データバス１４０８と接続する入力端子１と、データバス１１２と接続する入力端子２とを備える。加減算器１４０３の入力端子１の第ｉビット目（０≦ｉ）は、データバス１４０８の第ｉビット目と接続し、入力端子２の第ｉビット目（０≦ｉ）は、データバス１１２の第ｉビット目と接続する。 The adder / subtractor 1403 includes an input terminal 1 connected to the data bus 1408 and an input terminal 2 connected to the data bus 112. The i-th bit (0 ≦ i) of the input terminal 1 of the adder / subtractor 1403 is connected to the i-th bit of the data bus 1408, and the i-th bit (0 ≦ i) of the input terminal 2 is connected to the data bus 112. Connect to the i-th bit.

加減算器１４０３は、入力端子１からデータ｛（Ａ≪１）＋Ｙ［ｉ］｝またはデータＡを受け、入力端子２から除数Ｎまたは零元Ｋとを受けて、加減算選択信号が活性化されているときにこれらを加算し、加減算選択信号が非活性化されているときにこれらを減算する。加減算器１４０３は、演算結果をデータバス１４０４に出力する。 The adder / subtractor 1403 receives data {(A << 1) + Y [i]} or data A from the input terminal 1, receives a divisor N or zero element K from the input terminal 2, and the addition / subtraction selection signal is activated. These are added when the signal is added, and are subtracted when the addition / subtraction selection signal is inactivated. The adder / subtractor 1403 outputs the calculation result to the data bus 1404.

Ｐレジスタ１４０７は、剰余演算の途中結果のデータＰを記憶する。Ｐレジスタ１４０７は、Ｐ書込信号が活性化されているときには、データバス１４０４を通じて受けたデータをデータＰとして記憶する。また、Ｐレジスタ１４０７は、Ｐ読出信号が活性化されているときには、記憶しているデータＰをデータＡとしてデータバス１４０６またはデータバス１４０８に出力する。 The P register 1407 stores data P as an intermediate result of the remainder calculation. P register 1407 stores the data received through data bus 1404 as data P when the P write signal is activated. P register 1407 outputs stored data P as data A to data bus 1406 or data bus 1408 when the P read signal is activated.

Ｑレジスタ１４１８は、Ｑ書込信号が活性化されているときには、データバス１４０４を通じて受けたデータをデータＱとして記憶する。また、Ｑレジスタ１４１８は、Ｑ読出信号が活性化されているときには、記憶しているデータＱをデータＡとしてデータバス１４０６またはデータバス１４０８に出力する。 Q register 1418 stores the data received through data bus 1404 as data Q when the Q write signal is activated. Q register 1418 outputs stored data Q as data A to data bus 1406 or data bus 1408 when the Q read signal is activated.

（剰余演算回路１４００の剰余演算のアルゴリズム）
図２６は、剰余演算回路１４００による剰余演算のアルゴリズム（１０２４ビットの場合）を示す。この剰余演算のアルゴリズム６０に基づいて、剰余演算回路１４００の動作を説明する。同図を参照して、加減算／レジスタ選択回路１４１２に記憶されている符号データＳの初期値が減算を指示する値である「１」とする。 (Algorithm of remainder operation of remainder operation circuit 1400)
FIG. 26 shows an algorithm for remainder calculation by the remainder calculation circuit 1400 (in the case of 1024 bits). Based on the remainder calculation algorithm 60, the operation of the remainder calculation circuit 1400 will be described. Referring to the figure, it is assumed that the initial value of code data S stored in addition / subtraction / register selection circuit 1412 is “1” which is a value for instructing subtraction.

０から１０２３までのｉについて、以下のような剰余演算処理が行なわれる。 The following remainder calculation processing is performed for i from 0 to 1023.

加減算／レジスタ選択回路１４１２は、剰余演算における読出し時に、記憶している符号データＳが「０」（Ａの符号が正を示す）のときには、Ｑ読出信号を活性化する。Ｑレジスタ１４１８は、Ｑ読出信号が活性化により、記憶しているデータＱをデータＡとしてデータバス１４０６を通じて左シフト回路１４０５および加減算／レジスタ選択回路１４１２に出力する。加減算／レジスタ選択回路１４１２は、データバス１４０６を通じてデータＡを受け、データＡの最上位ビットであり、Ａの符号を表わすＡ［１０２３］を新たな符号データＳとして記憶する。 The addition / subtraction / register selection circuit 1412 activates the Q read signal when the stored code data S is “0” (the sign of A indicates positive) during reading in the remainder operation. The Q register 1418 outputs the stored data Q as data A to the left shift circuit 1405 and the addition / subtraction / register selection circuit 1412 through the data bus 1406 when the Q read signal is activated. The addition / subtraction / register selection circuit 1412 receives data A through the data bus 1406 and stores A [1023], which is the most significant bit of data A and represents the sign of A, as new code data S.

レジスタ選択回路１４０９は、剰余演算時には、Ｎレジスタ１４２２から除数Ｎをデータバス１１２に出力させる。 The register selection circuit 1409 causes the divisor N to be output from the N register 1422 to the data bus 112 during the remainder operation.

次に、剰余演算における第１の加減算のための処理が行なわれる。 Next, processing for the first addition / subtraction in the remainder calculation is performed.

加減算／レジスタ選択回路１４１２は、剰余演算における第１の加減算時には、記憶している符号データＳが「０」（Ａの符号が正を示す）のときには、加減算選択信号を活性化し、Ｐ書込信号を活性化し、Ｑ書込信号を非活性化する。 The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal when the stored code data S is “0” (the sign of A indicates positive) at the time of the first addition / subtraction in the remainder operation, and P writing The signal is activated and the Q write signal is deactivated.

加減算器１４０３は、第１の加減算を行なう。すなわち、加減算器１４０３は、データバス１４０８を通じてデータ（（Ａ≪１）＋Ｙ［ｉ］）と、データバス１１２を通じて除数Ｎとを受けて、加減算選択信号が活性化により、これらを加算し、加算結果（（Ａ≪１）＋Ｙ［ｉ］＋Ｎ）をデータバス１４０４に出力する。 The adder / subtractor 1403 performs the first addition / subtraction. That is, the adder / subtractor 1403 receives the data ((A << 1) + Y [i]) through the data bus 1408 and the divisor N through the data bus 112, and adds and subtracts them when the addition / subtraction selection signal is activated. The result ((A << 1) + Y [i] + N) is output to the data bus 1404.

Ｐレジスタ１４０７は、Ｐ書込信号が活性化により、データバス１４０４を通じて受けた加算結果（（Ａ≪１）＋Ｙ［ｉ］＋Ｎ）をデータＰとして記憶する。Ｑレジスタ１４１８は、Ｑ書込信号が非活性化により、データバス１４０４を通じて受けた加算結果（（Ａ≪１）＋Ｙ［ｉ］＋Ｎ）をデータＱとして記憶しない。 The P register 1407 stores the addition result ((A << 1) + Y [i] + N) received through the data bus 1404 as data P when the P write signal is activated. The Q register 1418 does not store the addition result ((A << 1) + Y [i] + N) received through the data bus 1404 as the data Q when the Q write signal is deactivated.

次に、剰余演算における第２の加減算のための処理が行なわれる。 Next, processing for the second addition / subtraction in the remainder calculation is performed.

加減算／レジスタ選択回路１４１２は、剰余演算における第２の加減算時には、記憶している符号データが「０」（Ａの符号が正を示す）のときには、加減算選択信号を非活性化し、Ｐ書込信号を非活性化し、Ｑ書込信号を活性化する。 At the time of the second addition / subtraction in the remainder operation, the addition / subtraction / register selection circuit 1412 deactivates the addition / subtraction selection signal when the stored code data is “0” (the sign of A indicates positive), and P writing The signal is deactivated and the Q write signal is activated.

加減算器１４０３は、第２の加減算を行なう。すなわち、加減算器１４０３は、データバス１４０８を通じてデータ（（Ａ≪１）＋Ｙ［ｉ］）と、データバス１１２を通じて除数Ｎとを受けて、加減算選択信号が非活性化により、これらを減算し、減算結果（（Ａ≪１）＋Ｙ［ｉ］−Ｎ）をデータバス１４０４に出力する。 The adder / subtractor 1403 performs the second addition / subtraction. That is, the adder / subtractor 1403 receives the data ((A << 1) + Y [i]) through the data bus 1408 and the divisor N through the data bus 112, and subtracts them by deactivating the addition / subtraction selection signal. The subtraction result ((A << 1) + Y [i] −N) is output to the data bus 1404.

Ｐレジスタ１４０７は、Ｐ書込信号が非活性化により、データバス１４０４を通じて受けた減算結果（（Ａ≪１）＋Ｙ［ｉ］−Ｎ）をデータＰとして記憶しない。Ｑレジスタ１４１８は、Ｑ書込信号が活性化により、データバス１４０４を通じて受けた減算結果（（Ａ≪１）＋Ｙ［ｉ］−Ｎ）をデータＱとして記憶する。 The P register 1407 does not store the subtraction result ((A << 1) + Y [i] −N) received through the data bus 1404 as data P when the P write signal is deactivated. The Q register 1418 stores the subtraction result ((A << 1) + Y [i] −N) received through the data bus 1404 as the data Q when the Q write signal is activated.

一方、加減算／レジスタ選択回路１４１２は、剰余演算時における読出時に、記憶している符号データＳが「１」（Ａの符号が負を示す）のときには、Ｐ読出信号を活性化する。Ｐレジスタ１４０７は、Ｐ読出信号が活性化により、記憶しているデータＰをデータＡとしてデータバス１４０６を通じて左シフト回路１４０５および加減算／レジスタ選択回路１４１２に出力する。加減算／レジスタ選択回路１４１２は、データバス１４０６を通じてデータＡを受け、データＡの最上位ビットであり、Ａの符号を表わすＡ［１０２３］を新たな符号データＳとして記憶する。 On the other hand, the addition / subtraction / register selection circuit 1412 activates the P read signal when the stored code data S is “1” (the sign of A indicates negative) at the time of reading in the remainder calculation. The P register 1407 outputs the stored data P as data A to the left shift circuit 1405 and the addition / subtraction / register selection circuit 1412 through the data bus 1406 when the P read signal is activated. The addition / subtraction / register selection circuit 1412 receives data A through the data bus 1406 and stores A [1023], which is the most significant bit of data A and represents the sign of A, as new code data S.

左シフト回路１４０５は、受けたデータＡを１ビットだけ左にシフトするとともに、制御バス１４１１を通じて受けたＹ［ｉ］の値を第０ビット目の値とする。左シフト回路１４０５は、データ（（Ａ≪１）＋Ｙ［ｉ］）をデータバス１４０８に出力する。 The left shift circuit 1405 shifts the received data A to the left by 1 bit, and sets the value of Y [i] received through the control bus 1411 as the value of the 0th bit. The left shift circuit 1405 outputs data ((A << 1) + Y [i]) to the data bus 1408.

加減算／レジスタ選択回路１４１２は、剰余演算における第１の加減算時に、記憶している符号データＳが「１」（Ａの符号が負を示す）のときには、加減算選択信号を非活性化し、Ｐ書込信号を非活性化し、Ｑ書込信号を活性化する。 The addition / subtraction / register selection circuit 1412 deactivates the addition / subtraction selection signal when the stored code data S is “1” (the sign of A indicates negative) during the first addition / subtraction in the remainder operation. The write signal is deactivated and the Q write signal is activated.

加減算器１４０３は、第１の加減算を行なう。すなわち、加減算器１４０３は、データバス１４０８を通じてデータ（（Ａ≪１）＋Ｙ［ｉ］）と、データバス１１２を通じて除数Ｎとを受けて、加減算選択信号が非活性化により、これらを減算し、減算結果（（Ａ≪１）＋Ｙ［ｉ］−Ｎ）をデータバス１４０４に出力する。 The adder / subtractor 1403 performs the first addition / subtraction. That is, the adder / subtractor 1403 receives the data ((A << 1) + Y [i]) through the data bus 1408 and the divisor N through the data bus 112, and subtracts them by deactivating the addition / subtraction selection signal. The subtraction result ((A << 1) + Y [i] −N) is output to the data bus 1404.

加減算／レジスタ選択回路１４１２は、剰余演算における第２の加減算時に、記憶している符号データが「１」（Ａの符号が負を示す）のときには、加減算選択信号を活性化し、Ｐ書込信号を活性化し、Ｑ書込信号を非活性化する。 The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal when the stored code data is “1” (the sign of A indicates negative) during the second addition / subtraction in the remainder operation, and the P write signal Is activated and the Q write signal is deactivated.

加減算器１４０３は、第２の加減算を行なう。加減算器１４０３は、データバス１４０８を通じてデータ（（Ａ≪１）＋Ｙ［ｉ］）と、データバス１１２を通じて除数Ｎとを受けて、加減算選択信号が活性化により、これらを加算し、加算結果（（Ａ≪１）＋Ｙ［ｉ］＋Ｎ）をデータバス１４０４に出力する。 The adder / subtractor 1403 performs the second addition / subtraction. The adder / subtractor 1403 receives the data ((A << 1) + Y [i]) through the data bus 1408 and the divisor N through the data bus 112, and adds and subtracts these signals when the add / subtract selection signal is activated. (A << 1) + Y [i] + N) is output to the data bus 1404.

以上のような処理を０から１０２３までのｉについて行なった後、以下のような補正演算が行なわれる。 After the above processing is performed for i from 0 to 1023, the following correction calculation is performed.

加減算／レジスタ選択回路１４１２は、補正演算における第１の読出し時に、記憶している符号データＳが「１」（Ａの符号が負を示す）ときには、Ｑ読出信号を活性化する。Ｑレジスタ１４１８は、Ｑ読出信号が活性化により、記憶しているデータＱをデータＡとしてデータバス１４０８を通じて加減算器１４０３に出力する。また、Ｑレジスタ１４１８は、データＡの符号（最上位ビット）をデータバス１４０６を通じて加減算／レジスタ選択回路１４１２に出力する。加減算／レジスタ選択回路１４１２は、データＡの符号（最上位ビット）を符号データＳとして記憶する。 The addition / subtraction / register selection circuit 1412 activates the Q read signal when the stored code data S is “1” (the sign of A indicates negative) during the first reading in the correction operation. The Q register 1418 outputs the stored data Q as data A to the adder / subtractor 1403 through the data bus 1408 when the Q read signal is activated. The Q register 1418 outputs the sign (most significant bit) of the data A to the addition / subtraction / register selection circuit 1412 through the data bus 1406. The addition / subtraction / register selection circuit 1412 stores the code (most significant bit) of data A as code data S.

一方、加減算／レジスタ選択回路１４１２は、補正演算における第１の読出し時に、記憶している符号データＳが「１」（Ａの符号が正を示す）のときには、Ｐ読出信号を活性化する。Ｐレジスタ１４０７は、Ｐ読出信号が活性化により、記憶しているデータＰをデータＡとしてデータバス１４０８を通じて加減算器１４０３に出力する。また、Ｐレジスタ１４０７は、データＡの符号（最上位ビット）をデータバス１４０６を通じて加減算／レジスタ選択回路１４１２に出力する。加減算／レジスタ選択回路１４１２は、データＡの符号（最上位ビット）を符号データＳとして記憶する。 On the other hand, the addition / subtraction / register selection circuit 1412 activates the P read signal when the stored code data S is “1” (the sign of A indicates positive) during the first reading in the correction operation. The P register 1407 outputs the stored data P as data A to the adder / subtractor 1403 through the data bus 1408 when the P read signal is activated. The P register 1407 outputs the sign (most significant bit) of the data A to the addition / subtraction / register selection circuit 1412 through the data bus 1406. The addition / subtraction / register selection circuit 1412 stores the code (most significant bit) of data A as code data S.

レジスタ選択回路１４０９は、補正演算における第１の加算時に、Ｎレジスタ１４２２から除数Ｎをデータバス１１２に出力させる。 The register selection circuit 1409 outputs the divisor N from the N register 1422 to the data bus 112 during the first addition in the correction operation.

加減算／レジスタ選択回路１４１２は、補正演算における第１の加算時に、加減算選択信号を活性化し、Ｐ書込信号を活性化し、Ｑ書込信号を非活性化する。 The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal, activates the P write signal, and deactivates the Q write signal during the first addition in the correction operation.

加減算器１４０３は、データバス１４０８を通じてデータＡと、データバス１１２を通じて除数Ｎとを受けて、加減算選択信号が活性化により、これらを加算し、加算結果（Ａ＋Ｎ）をデータバス１４０４に出力する。 The adder / subtractor 1403 receives the data A through the data bus 1408 and the divisor N through the data bus 112, adds and subtracts these signals when the add / subtract selection signal is activated, and outputs the addition result (A + N) to the data bus 1404.

Ｐレジスタ１４０７は、Ｐ書込信号が活性化により、データバス１４０４を通じて受けた加算結果（Ａ＋Ｎ）をデータＰとして記憶する。Ｑレジスタ１４１８は、Ｑ書込信号が非活性化により、データバス１４０４を通じて受けた加算結果（Ａ＋Ｎ）をデータＱとして記憶しない。 The P register 1407 stores the addition result (A + N) received through the data bus 1404 as data P when the P write signal is activated. The Q register 1418 does not store the addition result (A + N) received through the data bus 1404 as data Q because the Q write signal is deactivated.

さらに、レジスタ選択回路１４０９は、補正演算における第２の加算時に、Ｋレジスタ１４２３から零元Ｋをデータバス１１２に出力させる。 Further, the register selection circuit 1409 outputs the zero element K from the K register 1423 to the data bus 112 at the time of the second addition in the correction operation.

加減算／レジスタ選択回路１４１２は、補正演算における第２の加算時に、加減算選択信号を活性化し、Ｐ書込信号を非活性化し、Ｑ書込信号を活性化する。 The addition / subtraction / register selection circuit 1412 activates the addition / subtraction selection signal, deactivates the P write signal, and activates the Q write signal during the second addition in the correction operation.

次に、加減算器１４０３は、データバス１４０８を通じてデータＡと、データバス１１２を通じて零元Ｋとを受けて、加減算選択信号が活性化により、これらを加算し、加算結果（Ａ＋Ｋ）をデータバス１４０４に出力する。 Next, the adder / subtractor 1403 receives the data A through the data bus 1408 and the zero element K through the data bus 112 and adds them when the add / subtract selection signal is activated, and the addition result (A + K) is added to the data bus 1404. Output to.

Ｐレジスタ１４０７は、Ｐ書込信号が非活性化により、データバス１４０４を通じて受けた加算結果（Ａ＋Ｋ）をデータＰとして記憶しない。Ｑレジスタ１４１８は、Ｑ書込信号が活性化により、データバス１４０４を通じて受けた加算結果（Ａ＋Ｋ）をデータＱとして記憶する。 The P register 1407 does not store the addition result (A + K) received through the data bus 1404 as data P because the P write signal is deactivated. The Q register 1418 stores the addition result (A + K) received through the data bus 1404 as data Q when the Q write signal is activated.

さらに、加減算／レジスタ選択回路１４１２は、補正演算における第２の読出時に、記憶している符号データＳが「１」（Ａの符号が負を示す）ときには、Ｐ読出信号を活性化する。Ｐレジスタ１４０７は、Ｐ読出信号が活性化により、記憶しているデータＰをデータＡとしてデータバス１４０６およびデータバス１１２を通じてＡレジスタ１５２３に出力する。 Further, the addition / subtraction / register selection circuit 1412 activates the P read signal when the stored code data S is “1” (the sign of A indicates negative) during the second read in the correction operation. The P register 1407 outputs the stored data P as data A to the A register 1523 through the data bus 1406 and the data bus 112 when the P read signal is activated.

一方、加減算／レジスタ選択回路１４１２は、補正演算における第２の読出時に、記憶している符号データＳが「０」（Ａの符号が正を示す）ときには、Ｑ読出信号を活性化する。Ｑレジスタ１４１８は、Ｑ読出信号が活性化により、記憶しているデータＱをデータＡとしてデータバス１４０６およびデータバス１１２を通じてＡレジスタ１５２３に出力する。 On the other hand, the addition / subtraction / register selection circuit 1412 activates the Q read signal when the stored code data S is “0” (the sign of A indicates positive) during the second reading in the correction operation. The Q register 1418 outputs the stored data Q as data A to the A register 1523 through the data bus 1406 and the data bus 112 when the Q read signal is activated.

以上のような処理によって、最終的にＡレジスタ１５２３に除数Ｎと被除数Ｙとの剰余演算結果が格納される。 Through the above processing, the remainder calculation result of the divisor N and the dividend Y is finally stored in the A register 1523.

なお、本実施の形態では、Ａレジスタ１５２３に剰余演算結果が格納されるものとしたが、これに限定するものではなく、Ｙレジスタ１４２１、Ｎレジスタ１４２２、およびＫレジスタ１４２３のいずれかに乗算結果を格納するものとしてもよく、この場合、Ａレジスタ１５２３は不要となる。 In this embodiment, the remainder calculation result is stored in the A register 1523. However, the present invention is not limited to this, and the multiplication result is stored in any of the Y register 1421, the N register 1422, and the K register 1423. In this case, the A register 1523 is not necessary.

以上のように、本実施の形態に係る剰余演算回路によれば、演算の途中結果であるＰの値に係らず、加算と減算のいずれをも実行するので、電力消費量に基づいて暗号処理において秘匿データとなる被除数Ｙが特定されるのを防止することができる。 As described above, according to the remainder calculation circuit according to the present embodiment, both addition and subtraction are executed regardless of the value of P which is an intermediate result of the calculation. It is possible to prevent the dividend Y to be confidential data from being specified.

なお、本実施の形態に係る剰余演算回路においても、第１の実施形態またはその変形例のように正論理のデータバスの代りに正負論理混在データバスを備えるように変形するものとしてもよい。 Note that the remainder arithmetic circuit according to the present embodiment may be modified so as to include a positive / negative logic mixed data bus instead of the positive logic data bus as in the first embodiment or its modification.

［第５の実施形態］
本実施の形態は、正負論理混在データによりモンゴメリ乗算剰余演算を行なうモンゴメリ乗算剰余演算回路に関する。 [Fifth Embodiment]
The present embodiment relates to a Montgomery multiplication remainder operation circuit that performs Montgomery multiplication remainder operation using positive and negative logic mixed data.

（モンゴメリ乗算剰余演算回路の構成）
図２７は、第５の実施形態に係るモンゴメリ乗算剰余演算回路の構成を示す。同図を参照して、このモンゴメリ乗算剰余演算回路６００は、モンゴメリのアルゴリズムによって乗算剰余演算を行なう回路であり、レジスタ群６０１と、Ｙ［ｉ］評価部６０９と、加算部６０３と、右シフト回路６０５と、Ｐレジスタ６０７と、バス論理変換回路１５０とを備える。 (Configuration of Montgomery multiplication remainder arithmetic circuit)
FIG. 27 shows a configuration of a Montgomery modular multiplication circuit according to the fifth embodiment. Referring to the figure, this Montgomery modular multiplication operation circuit 600 is a circuit that performs a modular multiplication operation by Montgomery algorithm, and includes a register group 601, a Y [i] evaluation unit 609, an addition unit 603, and a right shift. A circuit 605, a P register 607, and a bus logic conversion circuit 150 are provided.

また、このモンゴメリ乗算剰余回路６００は、ｎ（＝１０２４）ビットのデータを伝送し、偶数ビットが正論理で、奇数ビットが負論理である正負論理混在データバス１０２，１０４，１０６，１０８と、ｎビットのデータを伝送し、全ビットが正論理であるデータバス１１２を含む。データバス１１２は、モンゴメリ乗算剰余回路６００の外部の制御回路１２と接続する。 The Montgomery multiplication remainder circuit 600 transmits n (= 1024) bits of data, and the positive and negative logic mixed data buses 102, 104, 106, 108 in which even bits are positive logic and odd bits are negative logic, It includes a data bus 112 that transmits n bits of data and all bits are positive logic. The data bus 112 is connected to the control circuit 12 outside the Montgomery multiplication remainder circuit 600.

レジスタ群６０１は、演算に必要なデータを記憶するもので、Ｙレジスタ６２１と、Ｘレジスタ６２２と、Ｋレジスタ６２３と、Ｎレジスタ６２４と、（Ｘ＋Ｎ）レジスタ６２５とからなる。 The register group 601 stores data necessary for calculation, and includes a Y register 621, an X register 622, a K register 623, an N register 624, and an (X + N) register 625.

Ｙレジスタ６２１は、１０２４ビットの乗数Ｙを記憶する。Ｙレジスタ６２１は、データバス１１２を通じてＹ［ｉ］評価部６０９に乗数Ｙを出力する。 The Y register 621 stores a 1024-bit multiplier Y. The Y register 621 outputs the multiplier Y to the Y [i] evaluation unit 609 through the data bus 112.

Ｘレジスタ６２２は、１０２４ビットの被乗数Ｘを記憶する。Ｘレジスタ６２２は、Ｙ［ｉ］評価部６０９から制御バス６３４を通じて読出信号を受けると、被乗数Ｘを正負論理混在データバス１０２に出力する。また、Ｘレジスタ６２２は、被乗数Ｘの第０ビット目であるＸ［０］を制御バス６１１を通じてＹ［ｉ］評価部６０９に出力する。 The X register 622 stores a 1024-bit multiplicand X. When the X register 622 receives a read signal from the Y [i] evaluation unit 609 via the control bus 634, the X register 622 outputs the multiplicand X to the positive / negative logic mixed data bus 102. The X register 622 outputs X [0], which is the 0th bit of the multiplicand X, to the Y [i] evaluation unit 609 through the control bus 611.

Ｋレジスタ６２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ６２３は、Ｙ［ｉ］評価部６０９から制御バス６３３を通じて読出信号を受けると、零元Ｋを正負論理混在データバス１０２に出力する。 The K register 623 stores a 1024-bit zero element K. When the K register 623 receives a read signal from the Y [i] evaluation unit 609 through the control bus 633, the K register 623 outputs the zero element K to the mixed logic bus 102.

Ｎレジスタ６２４は、１０２４ビットの除数Ｎを記憶する。Ｎレジスタ６２４は、Ｙ［ｉ］評価部６０９から制御バス６３２を通じて読出信号を受けると、除数Ｎを正負論理混在データバス１０２に出力する。 The N register 624 stores a divisor N of 1024 bits. When the N register 624 receives a read signal from the Y [i] evaluation unit 609 through the control bus 632, the N register 624 outputs the divisor N to the positive / negative logic mixed data bus 102.

（Ｘ＋Ｎ）レジスタ６２５は、１０２４ビットのデータ（Ｘ＋Ｎ）を記憶する。（Ｘ＋Ｎ）レジスタ６２５は、Ｙ［ｉ］評価部６０９から制御バス６３１を通じて読出信号を受けると、除数Ｎを正負論理混在データバス１０２に出力する。 The (X + N) register 625 stores 1024-bit data (X + N). When the (X + N) register 625 receives a read signal from the Y [i] evaluation unit 609 via the control bus 631, it outputs the divisor N to the positive / negative logic mixed data bus 102.

Ｘレジスタ６２２、Ｋレジスタ６２３、Ｎレジスタ６２４、（Ｘ＋Ｎ）レジスタ６２５の出力信号の論理は、図５に示すＸレジスタ１２２の出力信号の論理と同様である。 The logic of the output signal of the X register 622, the K register 623, the N register 624, and the (X + N) register 625 is the same as the logic of the output signal of the X register 122 shown in FIG.

Ｙ［ｉ］評価部６０９は、データバスを通じて乗数Ｙを受け、制御バス６１１を通じてＸ［０］を受け、制御バス６１０を通じてＰ［０］を受けて、これらの値よりデータＭ＝Ｐ［０］＾（Ｙ［ｉ］・Ｘ［０］）を算出する。Ｙ［ｉ］評価部６０９は、Ｙ［ｉ］＝０、かつＭ＝０のときには、Ｋレジスタ６２３に制御バス６３３を通じて読出信号を送り、Ｙ［ｉ］＝０、かつＭ＝１のときには、Ｎレジスタ６２４に制御バス６３２を通じて読出信号を送り、Ｙ［ｉ］＝１、かつＭ＝０のときには、Ｘレジスタ６２２に制御バス６３４を通じて読出信号を送り、Ｙ［ｉ］＝１、かつＭ＝１のときには、（Ｘ＋Ｎ）レジスタ６２５に制御バス６３１を通じて読出信号を送る。 The Y [i] evaluation unit 609 receives the multiplier Y through the data bus, receives X [0] through the control bus 611, receives P [0] through the control bus 610, and receives data M = P [0 from these values. ] ^ (Y [i] · X [0]) is calculated. The Y [i] evaluation unit 609 sends a read signal to the K register 623 through the control bus 633 when Y [i] = 0 and M = 0, and when Y [i] = 0 and M = 1, A read signal is sent to the N register 624 through the control bus 632. When Y [i] = 1 and M = 0, a read signal is sent to the X register 622 through the control bus 634, and Y [i] = 1 and M = When it is 1, a read signal is sent to the (X + N) register 625 through the control bus 631.

加算部６０３は、正負論理混在データバス１０８と接続する入力端子１と、正負論理混在データバス１０２と接続する入力端子２とを備える。入力端子１の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０８の第ｉビット目と接続する。また、入力端子２の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０２の第ｉビット目と接続する。 The adder 603 includes an input terminal 1 connected to the positive / negative logic mixed data bus 108 and an input terminal 2 connected to the positive / negative logic mixed data bus 102. The i-th bit (0 ≦ i) of the input terminal 1 is connected to the i-th bit of the positive / negative logic mixed data bus 108. The i-th bit (0 ≦ i) of the input terminal 2 is connected to the i-th bit of the mixed data bus 102 with positive and negative logic.

加算部６０３は、入力端子１からデータＰを受け、入力端子２からＫ、Ｎ、Ｘ、または（Ｘ＋Ｎ）を受けて、これらを加算する。加算部６０３は、加算結果をデータバス１０４を通じて右シフト回路６０５に出力する。加算部６０３の加算処理の論理は、加算部１０００と同一なので、ここでは説明を繰返さない。 The adder 603 receives data P from the input terminal 1, receives K, N, X, or (X + N) from the input terminal 2 and adds them. The adding unit 603 outputs the addition result to the right shift circuit 605 through the data bus 104. Since the logic of the adding process of the adding unit 603 is the same as that of the adding unit 1000, description thereof will not be repeated here.

右シフト回路６０５は、正負論理混在データバス１０４を通じて受けたデータを１ビットだけ右にシフトし、右シフトしたデータを正負論理混在データバス１０６を通じてＰレジスタ６０７に出力する。 The right shift circuit 605 shifts the data received through the positive / negative logic mixed data bus 104 to the right by 1 bit, and outputs the right-shifted data to the P register 607 through the positive / negative logic mixed data bus 106.

Ｐレジスタ６０７は、正負論理混在データバス１０６を通じて受けた右シフトしたデータをデータＰとして記憶する。また、Ｐレジスタ６０７は、記憶しているデータＰを正負論理混在データバス１０８を通じて加算部６０３へ出力する。また、Ｐレジスタ６０７は、記憶しているデータＰの第０ビット目であるＰ［０］を制御バス６１０を通じてＹ［ｉ］評価部６０９に出力する。 The P register 607 stores the right-shifted data received through the positive / negative logic mixed data bus 106 as data P. Further, the P register 607 outputs the stored data P to the adding unit 603 through the positive / negative logic mixed data bus 108. The P register 607 outputs P [0], which is the 0th bit of the stored data P, to the Y [i] evaluation unit 609 through the control bus 610.

（モンゴメリ乗算剰余演算回路６００のモンゴメリ乗算剰余演算のアルゴリズム）
図２８は、モンゴメリ乗算剰余演算回路６００によるモンゴメリ乗算剰余演算のアルゴリズム（１０２４ビットの場合）を示す。このモンゴメリ乗算剰余演算のアルゴリズム６１に基づいて、モンゴメリ乗算剰余演算回路６００の動作を説明する。 (Montgomery modular multiplication algorithm of Montgomery modular multiplication circuit 600)
FIG. 28 shows a Montgomery modular multiplication algorithm (in the case of 1024 bits) by the Montgomery modular multiplication circuit 600. Based on the Montgomery modular multiplication algorithm 61, the operation of the Montgomery modular multiplication circuit 600 will be described.

０〜１０２３までのｉについて以下の処理が行なわれる。 The following processing is performed for i from 0 to 1023.

Ｙレジスタ６２１は、データバス１１２を通じてＹ［ｉ］評価部６０９に乗数Ｙを出力する。 The Y register 621 outputs the multiplier Y to the Y [i] evaluation unit 609 through the data bus 112.

Ｘレジスタ６２２は、被乗数Ｘの第０ビット目であるＸ［０］を制御バス６１１に出力し、Ｐレジスタ６０７は、記憶しているデータＰの第０ビット目であるＰ［０］を制御バス６１０を通じてＹ［ｉ］評価部６０９に出力する。 The X register 622 outputs X [0], which is the 0th bit of the multiplicand X, to the control bus 611, and the P register 607 controls P [0], which is the 0th bit of the stored data P. The data is output to the Y [i] evaluation unit 609 through the bus 610.

Ｙ［ｉ］評価部６０９は、データバスを通じて乗数Ｙを受け、制御バス６１１を通じてＸ［０］を受け、制御バス６１０を通じてＰ［０］を受けて、これらの値よりデータＭ＝Ｐ［０］＾（Ｙ［ｉ］・Ｘ［０］）を算出する。 The Y [i] evaluation unit 609 receives the multiplier Y through the data bus, receives X [0] through the control bus 611, receives P [0] through the control bus 610, and receives data M = P [0 from these values. ] ^ (Y [i] · X [0]) is calculated.

Ｙ［ｉ］評価部６０９は、Ｙ［ｉ］＝０、かつＭ＝０のときには、Ｋレジスタ６２３に制御バス６３３を通じて読出信号を送り、零元Ｋを正負論理混在データバス１０２に出力させる。 When Y [i] = 0 and M = 0, the Y [i] evaluation unit 609 sends a read signal to the K register 623 through the control bus 633, and causes the zero element K to be output to the positive / negative logic mixed data bus 102.

Ｙ［ｉ］評価部６０９は、Ｙ［ｉ］＝０、かつＭ＝１のときには、Ｎレジスタ６２４に制御バス６３２を通じて読出信号を送り、除数Ｎを正負論理混在データバス１０２に出力させる。 When Y [i] = 0 and M = 1, the Y [i] evaluation unit 609 sends a read signal to the N register 624 through the control bus 632 and causes the divisor N to be output to the mixed logic bus 102.

Ｙ［ｉ］評価部６０９は、Ｙ［ｉ］＝１、かつＭ＝０のときには、Ｘレジスタ６２２に制御バス６３４を通じて読出信号を送り、被乗数Ｘを正負論理混在データバス１０２に出力させる。 When Y [i] = 1 and M = 0, the Y [i] evaluation unit 609 sends a read signal to the X register 622 through the control bus 634 and outputs the multiplicand X to the mixed positive / negative logic data bus 102.

Ｙ［ｉ］評価部６０９は、Ｙ［ｉ］＝１、かつＭ＝１のときには、（Ｘ＋Ｎ）レジスタ６２５に制御バス６３１を通じて読出信号を送り、データ（Ｘ＋Ｎ）を正負論理混在データバス１０２に出力させる。 When Y [i] = 1 and M = 1, the Y [i] evaluation unit 609 sends a read signal to the (X + N) register 625 through the control bus 631, and sends the data (X + N) to the positive / negative logic mixed data bus 102. Output.

Ｐレジスタ６０７は、記憶しているデータＰを正負論理混在データバス１０８を通じて加算部６０３へ出力する。 The P register 607 outputs the stored data P to the adder 603 through the positive / negative logic mixed data bus 108.

加算部６０３は、正負論理混在データバス１０８を通じてデータＰを受け、正負論理混在データバス１０２を通じてＫ、Ｎ、Ｘ、または（Ｘ＋Ｎ）を受けて、受けたデータを加算し、加算結果を正負論理混在データバス１０４を通じて右シフト回路６０５に出力する。 The adder 603 receives the data P through the positive / negative logic mixed data bus 108, receives K, N, X, or (X + N) through the positive / negative logic mixed data bus 102, adds the received data, and adds the result to the positive / negative logic The data is output to the right shift circuit 605 through the mixed data bus 104.

右シフト回路６０５は、加算部６０３から受けたデータを１ビットだけ右にシフトし、右シフトしたデータを正負論理混在データバス１０６を通じてＰレジスタ６０７に出力する。 The right shift circuit 605 shifts the data received from the adder 603 to the right by 1 bit, and outputs the right-shifted data to the P register 607 via the positive / negative logic mixed data bus 106.

Ｐレジスタ６０７は、正負論理混在データバス１０６を通じて受けた右シフトしたデータをデータＰとして記憶する。 The P register 607 stores the right-shifted data received through the positive / negative logic mixed data bus 106 as data P.

このような処理をｉ＝０から１０２３まで繰返すことによって、最終的にＰレジスタ６０７に、モンゴメリ乗算剰余演算結果が格納される。 By repeating such processing from i = 0 to 1023, the Montgomery multiplication residue calculation result is finally stored in the P register 607.

以上のように、本変形例に係るモンゴメリ乗算剰余演算回路によれば、乗数Ｙのビットが「０」のときに、電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。 As described above, according to the Montgomery multiplication remainder operation circuit according to the present modification, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”. It is possible to prevent the multiplier Y that becomes secret data from being specified.

なお、本実施の形態に係るモンゴメリ乗算剰余回路においても、第１の実施形態またはその変形例のように、右シフトとＰレジスタへの格納の順序を逆になるように変形してもよい。 Note that the Montgomery multiplication remainder circuit according to the present embodiment may also be modified so that the order of right shift and storage in the P register is reversed, as in the first embodiment or a modification thereof.

［第５の実施形態の変形例］
本変形例は、レジスタの使用に汎用を持たせたモンゴメリ乗算剰余演算回路に関する。 [Modification of Fifth Embodiment]
The present modification relates to a Montgomery multiplication remainder arithmetic circuit which has a general purpose for using a register.

（モンゴメリ乗算剰余演算回路の構成）
図２９は、第５の実施形態の変形例に係るモンゴメリ乗算剰余演算回路の構成を示す。同図において、図２７のモンゴメリ乗算剰余演算回路６００における構成要素と同一の構成要素には、図２７と同一の符号を付している。同図を参照して、このモンゴメリ乗算剰余演算回路７００が図２７のモンゴメリ乗算剰余演算回路６００と相違する点は、セレクタ７２１を備え、専用のレジスタであるＸレジスタ６２２、Ｋレジスタ６２３、Ｎレジスタ６２４、および（Ｘ＋Ｎ）レジスタ６２５の代りに、汎用のレジスタであるＧ１レジスタ７２２、Ｇ２レジスタ７２３、Ｇ３レジスタ７２４、およびＧ４レジスタ７２５を備えた点である。 (Configuration of Montgomery multiplication remainder arithmetic circuit)
FIG. 29 shows a configuration of a Montgomery modular multiplication circuit according to a modification of the fifth embodiment. In this figure, the same components as those in the Montgomery modular multiplication circuit 600 in FIG. 27 are denoted by the same reference numerals as in FIG. Referring to this figure, this Montgomery modular multiplication circuit 700 is different from Montgomery modular multiplication circuit 600 in FIG. 27 in that it includes a selector 721 and is a dedicated register such as an X register 622, a K register 623, and an N register. Instead of the 624 and (X + N) registers 625, general-purpose registers G1 register 722, G2 register 723, G3 register 724, and G4 register 725 are provided.

Ｇ１レジスタ７２２、Ｇ２レジスタ７２３、Ｇ３レジスタ７２４、およびＧ４レジスタ７２５は、１０２４ビットの被乗数Ｋ、零元Ｋ、除数Ｎ、およびデータ（Ｘ＋Ｎ）のうちのそれぞれ互いに異なるデータを記憶する。 The G1 register 722, the G2 register 723, the G3 register 724, and the G4 register 725 store different data among the 1024-bit multiplicand K, zero element K, divisor N, and data (X + N).

Ｇ１レジスタ７２２、Ｇ２レジスタ７２３、Ｇ３レジスタ７２４、およびＧ４レジスタ７２５の出力信号の論理は、図５に示すＸレジスタ１２２の出力信号の論理と同様である。 The logic of the output signals of the G1 register 722, G2 register 723, G3 register 724, and G4 register 725 is the same as the logic of the output signal of the X register 122 shown in FIG.

セレクタ７２１は、Ｇ１レジスタ７２２、Ｇ２レジスタ７２３、Ｇ３レジスタ７２４、およびＧ４レジスタ７２５から、保存しているデータの第０ビット目を受ける。セレクタ７２１は、これらの第０ビット目のデータのうち、被乗数Ｘを保存しているレジスタから出力された第０ビット目のデータを選択して、制御バス７１１を通じてＹ［ｉ］評価部６０９に出力する。 The selector 721 receives the 0th bit of the stored data from the G1 register 722, the G2 register 723, the G3 register 724, and the G4 register 725. The selector 721 selects the 0th bit data output from the register storing the multiplicand X among these 0th bit data, and sends it to the Y [i] evaluation unit 609 through the control bus 711. Output.

また、セレクタ７２１は、Ｙ［ｉ］評価部６０９から制御バス７３４を通じて被乗数Ｘを保存しているレジスタの読出信号を受けると、被乗数Ｘを保存しているレジスタへその読出信号を送る。また、セクレク７０１は、Ｙ［ｉ］評価部６０９から制御バス７３３を通じて零元Ｋを保存しているレジスタの読出信号を受けると、零元Ｋを保存しているレジスタへその読出信号を送る。また、セクレク７０１は、Ｙ［ｉ］評価部６０９から制御バス７３２を通じて除数Ｎを保存しているレジスタの読出信号を受けると、除数Ｎを保存しているレジスタへその読出信号を送る。また、セクレク７０１は、Ｙ［ｉ］評価部６０９から制御バス７３１を通じてデータ（Ｘ＋Ｎ）を保存しているレジスタの読出信号を受けると、データ（Ｘ＋Ｎ）を保存しているレジスタへその読出し信号を送る。 Further, when the selector 721 receives a read signal of the register storing the multiplicand X from the Y [i] evaluation unit 609 via the control bus 734, the selector 721 sends the read signal to the register storing the multiplicand X. In addition, upon receiving a read signal of the register storing the zero element K from the Y [i] evaluation unit 609 via the control bus 733, the seclect 701 transmits the read signal to the register storing the zero element K. In addition, upon receiving a read signal of the register storing the divisor N from the Y [i] evaluation unit 609 via the control bus 732, the seclect 701 transmits the read signal to the register storing the divisor N. In addition, upon receiving a read signal of the register storing the data (X + N) from the Y [i] evaluation unit 609 from the Y [i] evaluation unit 609, the secret 701 sends the read signal to the register storing the data (X + N). send.

以上のように、本変形例に係るモンゴメリ乗算剰余演算回路によれば、第５の実施形態と同様に、乗数Ｙのビットが「０」のときに、電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。また、本変形例では、第５の実施形態のように、被乗数Ｘを記憶するレジスタをＹ［ｉ］評価部６０９へ出力を送るＸレジスタ７２２に固定されないので、どのレジスタにどのようなデータを記憶するかというレジスタの使用に汎用性を持たせることができる。 As described above, according to the Montgomery modular multiplication circuit according to the present modification, when the multiplier Y bit is “0”, the power consumption is prevented from being minimized, as in the fifth embodiment. Therefore, it is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process. In the present modification, the register for storing the multiplicand X is not fixed to the X register 722 that sends the output to the Y [i] evaluation unit 609 as in the fifth embodiment, so what data is stored in which register. It is possible to provide versatility to use a register for storing.

［第６の実施形態］
本実施の形態は、乗数Ｙの２ビット分を同時に処理することで、モンゴメリ乗算剰余演算処理を高速化したモンゴメリ乗算剰余演算回路に関する。 [Sixth Embodiment]
The present embodiment relates to a Montgomery modular multiplication circuit that speeds up Montgomery modular multiplication processing by simultaneously processing two bits of the multiplier Y.

（モンゴメリ乗算剰余演算回路の構成）
図３０は、第６の実施形態に係るモンゴメリ乗算剰余演算回路の構成を示す。同図を参照して、このモンゴメリ乗算剰余演算回路９００は、レジスタ群９０１と、Ｙ［ｉ＋１，ｉ］評価部９０９と、加算部１２００と、２ビット右シフト回路９０５と、Ｐレジスタ９０７とを備える。 (Configuration of Montgomery multiplication remainder arithmetic circuit)
FIG. 30 shows a configuration of a Montgomery modular multiplication circuit according to the sixth embodiment. Referring to FIG. 9, Montgomery modular multiplication circuit 900 includes register group 901, Y [i + 1, i] evaluation unit 909, addition unit 1200, 2-bit right shift circuit 905, and P register 907. Prepare.

また、このモンゴメリ乗算剰余回路９００は、ｎ（＝１０２４）ビットのデータを伝送し、偶数ビットが正論理で、奇数ビットが負論理である正負論理混在データバス１０２ａ１０２ｂ，１０２ｃ，１０４，１０６，１０８と、ｎビットのデータを伝送し、全ビットが正論理であるデータバス１１２を含む。データバス１１２は、モンゴメリ乗算剰余回路９００の外部の制御回路１２と接続する。 The Montgomery multiplication remainder circuit 900 transmits n (= 1024) bits of data, and positive and negative logic mixed data buses 102a102b, 102c, 104, 106, and 108 in which even bits are positive logic and odd bits are negative logic. And a data bus 112 that transmits n bits of data and all bits are positive logic. The data bus 112 is connected to the control circuit 12 outside the Montgomery multiplication remainder circuit 900.

レジスタ群９０１は、演算に必要なデータを記憶するもので、Ｙレジスタ６２１と、Ｘレジスタ９２２と、Ｋレジスタ９２３と、Ｎレジスタ９２４と、（Ｘ＋Ｎ）レジスタ９２５とからなる。 The register group 901 stores data necessary for calculation, and includes a Y register 621, an X register 922, a K register 923, an N register 924, and an (X + N) register 925.

Ｙレジスタ６２１は、１０２４ビットの乗数Ｙを記憶する。Ｙレジスタ６２１は、データバス１１２を通じてＹ［ｉ＋１，ｉ］評価部９０９に乗数Ｙを出力する。 The Y register 621 stores a 1024-bit multiplier Y. The Y register 621 outputs the multiplier Y to the Y [i + 1, i] evaluation unit 909 through the data bus 112.

Ｘレジスタ９２２は、１０２４ビットの被乗数Ｘを記憶する。Ｘレジスタ９２２は、Ｙ［ｉ＋１，ｉ］評価部９０９から制御バス６３４を通じて３ビットの読出信号を受ける。Ｘレジスタ９２２は、読出信号の第２ビットが「１」のとき被乗数Ｘを正負論理混在データバス１０２ａに出力し、読出信号の第１ビットが「１」のとき被乗数Ｘを正負論理混在データバス１０２ｂに出力し、読出信号の第０ビットが「１」のとき被乗数Ｘを正負論理混在データバス１０２ｃに出力する。また、Ｘレジスタ９２２は、被乗数Ｘの第０ビット目および第１ビット目であるＸ［１，０］を制御バス９１１を通じてＹ［ｉ＋１，ｉ］評価部９０９に出力する。 The X register 922 stores a 1024-bit multiplicand X. The X register 922 receives a 3-bit read signal from the Y [i + 1, i] evaluation unit 909 via the control bus 634. The X register 922 outputs the multiplicand X to the positive / negative logic mixed data bus 102a when the second bit of the read signal is “1”, and outputs the multiplicand X to the positive / negative logic mixed data bus when the first bit of the read signal is “1”. When the 0th bit of the read signal is “1”, the multiplicand X is output to the mixed logic bus 102c. The X register 922 outputs X [1, 0], which is the 0th bit and the 1st bit of the multiplicand X, to the Y [i + 1, i] evaluation unit 909 via the control bus 911.

Ｋレジスタ９２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ９２３は、Ｙ［ｉ＋１，ｉ］評価部９０９から制御バス９３３を通じて３ビットの読出信号を受ける。Ｋレジスタ９２３は、読出信号の第２ビットが「１」のとき零元Ｋを正負論理混在データバス１０２ａに出力し、読出信号の第１ビットが「１」のとき零元Ｋを正負論理混在データバス１０２ｂに出力し、読出信号の第０ビットが「１」のとき零元Ｋを正負論理混在データバス１０２ｃに出力する。 The K register 923 stores a 1024-bit zero element K. The K register 923 receives a 3-bit read signal from the Y [i + 1, i] evaluation unit 909 via the control bus 933. The K register 923 outputs the zero element K to the positive / negative logic mixed data bus 102a when the second bit of the read signal is “1”, and mixes the zero element K with the positive / negative logic when the first bit of the read signal is “1”. When the 0th bit of the read signal is “1”, the zero element K is output to the positive / negative logic mixed data bus 102c.

Ｎレジスタ９２４は、１０２４ビットの除数Ｎを記憶する。Ｎレジスタ９２４は、Ｙ［ｉ＋１，ｉ］評価部９０９から制御バス９３２を通じて３ビットの読出信号を受ける。Ｎレジスタ９２４は、読出信号の第２ビットが「１」のとき除数Ｎを正負論理混在データバス１０２ａに出力し、読出信号の第１ビットが「１」のとき除数Ｎを正負論理混在データバス１０２ｂに出力し、読出信号の第０ビットが「１」のとき除数Ｎを正負論理混在データバス１０２ｃに出力する。 The N register 924 stores a 1024-bit divisor N. The N register 924 receives a 3-bit read signal from the Y [i + 1, i] evaluation unit 909 via the control bus 932. The N register 924 outputs the divisor N to the positive / negative logic mixed data bus 102a when the second bit of the read signal is “1”, and outputs the divisor N to the positive / negative logic mixed data bus when the first bit of the read signal is “1”. When the 0th bit of the read signal is “1”, the divisor N is output to the positive / negative logic mixed data bus 102c.

（Ｘ＋Ｎ）レジスタ９２５は、１０２４ビットのデータ（Ｘ＋Ｎ）を記憶する。（Ｘ＋Ｎ）レジスタ９２５は、Ｙ［ｉ＋１，ｉ］評価部９０９から制御バス９３１を通じて３ビットの読出信号を受ける。（Ｘ＋Ｎ）レジスタ９２５は、読出信号の第２ビットが「１」のときデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ａに出力し、読出信号の第１ビットが「１」のときデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ｂに出力し、読出信号の第０ビットが「１」のときデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ｃに出力する。 The (X + N) register 925 stores 1024-bit data (X + N). The (X + N) register 925 receives a 3-bit read signal from the Y [i + 1, i] evaluation unit 909 via the control bus 931. The (X + N) register 925 outputs data (X + N) to the positive / negative logic mixed data bus 102a when the second bit of the read signal is “1”, and data (X + N) when the first bit of the read signal is “1”. Is output to the positive / negative logic mixed data bus 102b, and when the 0th bit of the read signal is “1”, the data (X + N) is output to the positive / negative logic mixed data bus 102c.

Ｘレジスタ９２２、Ｋレジスタ９２３、Ｎレジスタ９２４、および（Ｘ＋Ｎ）レジスタ９２５の出力信号の論理は、図５に示すＸレジスタ１２２の出力信号の論理と同様である。 The logic of the output signals of the X register 922, K register 923, N register 924, and (X + N) register 925 is the same as the logic of the output signal of the X register 122 shown in FIG.

Ｙ［ｉ＋１，ｉ］評価部９０９は、データバス１１２を通じて乗数Ｙを受け、制御バス９１１を通じてＸ［１，０］を受け、制御バス９１０を通じてＰ［１，０］を受けて、これらの値よりデータＭ［０］＝Ｐ［０］＾（Ｙ［ｉ］・Ｘ［０］）と、データＭＣ＝Ｐ［０］・Ｙ［ｉ］・Ｘ［０］と、データＭ［１］＝Ｐ［１］＾（Ｙ［ｉ］・Ｘ［１］）＾（Ｙ［ｉ＋１］・Ｘ［０］）＾ＭＣ＾Ｍ［０］＾（Ｍ［０］・Ｘ［１］）とを算出する。 The Y [i + 1, i] evaluation unit 909 receives the multiplier Y through the data bus 112, receives X [1, 0] through the control bus 911, receives P [1, 0] through the control bus 910, and receives these values. Data M [0] = P [0] ^ (Y [i] · X [0]), data MC = P [0] · Y [i] · X [0], and data M [1] = P [1] ^ (Y [i] · X [1]) ^ (Y [i + 1] · X [0]) ^ MC ^ M [0] ^ (M [0] · X [1]) To do.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｋレジスタ９２３に読出信号（「１１１」）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｋレジスタ９２３に読出信号（“１０１”）を送り、Ｎレジスタ９２４に読出信号（“０１０”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝１、かつＭ［１］＝０のときには、Ｎレジスタ９２４に読出信号（“１００”）を送り、Ｋレジスタ９２３に読出信号（“０１１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝１、かつＭ［１］＝１のときには、Ｎレジスタ９２４に読出信号（“１１０”）を送り、Ｋレジスタ９２３に読出信号（“００１”）を送る。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“111”) to the K register 923 when Y [i + 1, i] = 00, M [0] = 0, and M [1] = 0. . The Y [i + 1, i] evaluation unit 909 sends a read signal (“101”) to the K register 923 when Y [i + 1, i] = 00, M [0] = 0, and M [1] = 1. , A read signal (“010”) is sent to the N register 924. The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the N register 924 when Y [i + 1, i] = 00, M [0] = 1, and M [1] = 0. , A read signal (“011”) is sent to the K register 923. The Y [i + 1, i] evaluation unit 909 sends a read signal (“110”) to the N register 924 when Y [i + 1, i] = 00, M [0] = 1, and M [1] = 1. , A read signal (“001”) is sent to the K register 923.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｘレジスタ９２２に読出信号（“１００”）を送り、Ｋレジスタ９２３に読出信号（“０１１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｘレジスタ９２２に読出信号（“１００”）を送り、Ｎレジスタ９２４に読出信号（“０１０”）を送り、Ｋレジスタ９２３に読出信号（“００１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝１、かつＭ［１］＝０のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送り、Ｋレジスタ９２３に読出信号（“０１１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝１、かつＭ［１］＝１のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送り、Ｎレジスタ９２４に読出信号（“０１０”）を送り、Ｋレジスタ９２３に読出信号（“００１”）を送る。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the X register 922 when Y [i + 1, i] = 01, M [0] = 0, and M [1] = 0. , A read signal (“011”) is sent to the K register 923. The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the X register 922 when Y [i + 1, i] = 01, M [0] = 0, and M [1] = 1. The read signal (“010”) is sent to the N register 924 and the read signal (“001”) is sent to the K register 923. The Y [i + 1, i] evaluation unit 909 reads the read signal (“100”) to the (X + N) register 925 when Y [i + 1, i] = 01, M [0] = 1, and M [1] = 0. And a read signal (“011”) is sent to the K register 923. The Y [i + 1, i] evaluation unit 909 reads the read signal (“100”) to the (X + N) register 925 when Y [i + 1, i] = 01, M [0] = 1, and M [1] = 1. , A read signal (“010”) is sent to the N register 924, and a read signal (“001”) is sent to the K register 923.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｋレジスタ９２３に読出信号（“１１０”）を送り、Ｘレジスタ９２２に読出信号（“００１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｋレジスタ９２３に読出信号（“１００”）を送り、Ｎレジスタ９２４に読出信号（“０１０”）を送り、Ｘレジスタ９２２に読出信号（“００１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝１、かつＭ［１］＝０のときには、Ｎレジスタ９２４に読出信号（“１００”）を送り、Ｋレジスタ９２３に読出信号（“０１０”）を送り、Ｘレジスタ９２２に読出信号（“００１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝１、かつＭ［１］＝１のときには、Ｎレジスタ９２４に読出信号（“１１０”）を送り、Ｘレジスタ９２２に読出信号（“００１”）を送る。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“110”) to the K register 923 when Y [i + 1, i] = 10, M [0] = 0, and M [1] = 0. The read signal (“001”) is sent to the X register 922. The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the K register 923 when Y [i + 1, i] = 10, M [0] = 0, and M [1] = 1. The read signal (“010”) is sent to the N register 924 and the read signal (“001”) is sent to the X register 922. The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the N register 924 when Y [i + 1, i] = 10, M [0] = 1, and M [1] = 0. The read signal (“010”) is sent to the K register 923 and the read signal (“001”) is sent to the X register 922. The Y [i + 1, i] evaluation unit 909 sends a read signal (“110”) to the N register 924 when Y [i + 1, i] = 10, M [0] = 1, and M [1] = 1. The read signal (“001”) is sent to the X register 922.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｘレジスタ９２２に読出信号（“１０１”）を送り、Ｋレジスタ９２３に読出信号（“０１０”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｘレジスタ９２２に読出信号（“１０１”）を送り、Ｎレジスタ９２４に読出信号（“０１０”）を送る。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“101”) to the X register 922 when Y [i + 1, i] = 11, M [0] = 0, and M [1] = 0. , A read signal (“010”) is sent to the K register 923. The Y [i + 1, i] evaluation unit 909 sends a read signal (“101”) to the X register 922 when Y [i + 1, i] = 11, M [0] = 0, and M [1] = 1. , A read signal (“010”) is sent to the N register 924.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝１、かつＭ［１］＝０のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送り、Ｋレジスタ９２３に読出信号（“０１０”）を送り、Ｘレジスタ９２２に読出信号（“００１”）を送る。Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝１、かつＭ［１］＝１のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送り、Ｎレジスタ９２４に読出信号（“０１０”）を送り、Ｘレジスタ９２２に読出信号（“００１”）を送る。 When Y [i + 1, i] = 11, M [0] = 1, and M [1] = 0, the Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the (X + N) register 925. , A read signal (“010”) is sent to the K register 923, and a read signal (“001”) is sent to the X register 922. When Y [i + 1, i] = 11, M [0] = 1, and M [1] = 1, the Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the (X + N) register 925. , A read signal (“010”) is sent to the N register 924, and a read signal (“001”) is sent to the X register 922.

加算部１２００は、正負論理混在データバス１０８と接続する入力端子１と、正負論理混在データバス１０２ａと接続する入力端子２と、正負論理混在データバス１０２ｂと接続する入力端子３と、正負論理混在データバス１０２ｃと接続する入力端子４とを備える。入力端子１の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０８の第ｉビット目と接続する。入力端子２の第ｉビット目（０≦ｉ）は、正負論理混在データバス１０２ａの第ｉビット目と接続する。また、入力端子３の第ｉビット目（１≦ｉ）は、正負論理混在データバス１０２ｂの第（ｉ−１）ビット目と接続し、入力端子３の第０ビット目は、「０」に固定される。また、入力端子４の第ｉビット目（１≦ｉ）は、正負論理混在データバス１０２ｃの第（ｉ−１）ビット目と接続し、入力端子４の第０ビット目は、「０」に固定される。 The adder 1200 includes an input terminal 1 connected to the positive / negative logic mixed data bus 108, an input terminal 2 connected to the positive / negative logic mixed data bus 102a, an input terminal 3 connected to the positive / negative logic mixed data bus 102b, and a positive / negative logic mixed. And an input terminal 4 connected to the data bus 102c. The i-th bit (0 ≦ i) of the input terminal 1 is connected to the i-th bit of the positive / negative logic mixed data bus 108. The i-th bit (0 ≦ i) of the input terminal 2 is connected to the i-th bit of the positive / negative logic mixed data bus 102a. The i-th bit (1 ≦ i) of the input terminal 3 is connected to the (i−1) -th bit of the positive / negative logic mixed data bus 102b, and the 0th bit of the input terminal 3 is set to “0”. Fixed. The i-th bit (1 ≦ i) of the input terminal 4 is connected to the (i−1) -th bit of the positive / negative logic mixed data bus 102c, and the 0th bit of the input terminal 4 is set to “0”. Fixed.

加算部１２００は、正負論理混在データバス１０２ａを通じて被乗数Ｘ、零元Ｋ、除数Ｎ、またはデータ（Ｘ＋Ｎ）を受け、正負論理混在データバス１０２ｂを通じて被乗数Ｘ、零元Ｋ、除数Ｎ、またはデータ（Ｘ＋Ｎ）を１ビットだけ左にシフトされたデータを受け、正負論理混在データバス１０２ｃを通じて被乗数Ｘ、零元Ｋ、除数Ｎ、またはデータ（Ｘ＋Ｎ）を１ビットだけ左にシフトされたデータを受け、正負論理混在データバス１０８を通じてＰレジスタ９０７内のデータの上位ビット（１０２４ビット目〜２０４８ビット目）を受け、正負論理混在データバス１０２ａ，１０２ｂ，１０２ｃ，１０８の論理に適合した加算を行ない、加算結果を正論理混在データバス１０４に出力する。 The adder 1200 receives the multiplicand X, zero element K, divisor N, or data (X + N) through the positive / negative logic mixed data bus 102a, and receives the multiplicand X, zero element K, divisor N, or data through the positive / negative logic mixed data bus 102b. X + N) is received by shifting data to the left by 1 bit, and the multiplicand X, zero element K, divisor N, or data (X + N) is shifted by 1 bit to the left through the positive / negative logic mixed data bus 102c, The upper bit (1024th bit to 2048th bit) of the data in the P register 907 is received through the positive / negative logic mixed data bus 108, and addition suitable for the logic of the positive / negative logic mixed data buses 102a, 102b, 102c, 108 is performed. The result is output to the positive logic mixed data bus 104.

（加算部１２００）
図３１は、加算部１２００の構成を示す。同図では、代表的に第（ｍ−１）ビット、第ｍビット、および第（ｍ＋１）ビットの加算に関する部分を示している。この加算部１２００は、前段に加算回路（正論理キャリー負論理）１２０１、加算回路（負論理キャリー正論理）１２０２、および加算回路（正論理キャリー負論理）１２０３を含み、中段に加算回路（正論理キャリー負論理）１２０４、加算回路（負論理キャリー正論理）１２０５、および加算回路（正論理キャリー負論理）１２０６を含み、後段に加算回路（正論理キャリー負論理）１２０７、加算回路（負論理キャリー正論理）１２０８、および加算回路（正論理キャリー負論理）１２０９を含む。 (Adding unit 1200)
FIG. 31 shows the configuration of the adding unit 1200. In the figure, a portion related to the addition of the (m−1) th bit, the mth bit, and the (m + 1) th bit is typically shown. This adder 1200 includes an adder circuit (positive logic carry negative logic) 1201, an adder circuit (negative logic carry positive logic) 1202, and an adder circuit (positive logic carry negative logic) 1203 in the previous stage, and an adder circuit (positive logic carry negative logic) 1203 in the middle stage. Logic carry negative logic) 1204, an adder circuit (negative logic carry positive logic) 1205, and an adder circuit (positive logic carry negative logic) 1206, and an adder circuit (positive logic carry negative logic) 1207 and an adder circuit (negative logic) Carry positive logic) 1208, and an adder circuit (positive logic carry negative logic) 1209.

前段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０１は、正負論理混在データバス１０２ａの第（ｍ−１）ビット目の正論理の入力ｉｎ２と、正負論理混在データバス１０２ｂの第（ｍ−１）ビット目の正論理の入力ｉｎ３と、正負論理混在データバス１０２ｃの第（ｍ−１）ビット目の正論理の入力ｉｎ４とを受けて、これらを加算する。加算回路（正論理キャリー負論理）１２０１は、正論理の加算結果ｏｕｔを中段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０４に出力し、負論理のキャリーｃｏｕｔＢを中段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０５に出力する。 An adder circuit (positive logic carry negative logic) 1201 for processing the (m−1) th bit in the previous stage is connected to the positive logic input in2 of the (m−1) th bit of the mixed data bus 102a and the positive and negative logic. Receives the positive logic input in3 of the (m-1) th bit of the mixed data bus 102b and the positive logic input in4 of the (m-1) th bit of the mixed data bus 102c and adds them. To do. An adder circuit (positive logic carry negative logic) 1201 outputs a positive logic addition result out to an adder circuit (positive logic carry negative logic) 1204 for processing the (m−1) -th bit in the middle stage, and carries a negative logic carry. coutB is output to an adder circuit (negative logic carry positive logic) 1205 that processes the m-th bit in the middle stage.

前段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０２は、正負論理混在データバス１０２ａの第ｍビット目の負論理の入力ｉｎＢ２と、正負論理混在データバス１０２ｂの第ｍビット目の負論理の入力ｉｎＢ３と、正負論理混在データバス１０２ｃの第ｍビット目の負論理の入力ｉｎＢ４とを受けて、これらを加算する。加算回路（負論理キャリー正論理）１２０２は、負論理の加算結果ｏｕｔＢを中段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０５に出力し、正論理のキャリーｃｏｕｔを中段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０６に出力する。 An adder circuit (negative logic carry positive logic) 1202 that processes the m-th bit in the preceding stage is the m-th negative logic input inB2 of the positive / negative logic mixed data bus 102a and the m-th bit of the positive / negative logic mixed data bus 102b. The negative logic input inB3 of the eye and the negative logic input inB4 of the mth bit of the mixed positive and negative logic data bus 102c are received and added. The adder circuit (negative logic carry positive logic) 1202 outputs the addition result outB of negative logic to the adder circuit (negative logic carry positive logic) 1205 that processes the m-th bit of the middle stage, and the positive logic carry cout is output to the middle stage. The result is output to an addition circuit (positive logic carry negative logic) 1206 for processing the (m + 1) th bit.

前段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０３は、正負論理混在データバス１０２ａの第（ｍ＋１）ビット目の正論理の入力ｉｎ２と、正負論理混在データバス１０２ｂの第（ｍ＋１）ビット目の正論理の入力ｉｎ３と、正負論理混在データバス１０２ｃの第（ｍ＋１）ビット目の正論理の入力ｉｎ４とを受けて、これらを加算する。加算回路（正論理キャリー負論理）１２０３は、正論理の加算結果ｏｕｔを中段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０６に出力し、負論理のキャリーｃｏｕｔＢを図示しない中段の第（ｍ＋２）ビット目を処理する加算回路（負論理キャリー正論理）に出力する。 An adder circuit (positive logic carry negative logic) 1203 for processing the (m + 1) -th bit in the previous stage is connected to the positive logic input in2 of the (m + 1) -th bit of the positive / negative logic mixed data bus 102a and the positive / negative logic mixed data bus 102b. The (m + 1) th positive logic input in3 and the (m + 1) th positive logic input in4 of the positive / negative logic mixed data bus 102c are received and added. An adder circuit (positive logic carry negative logic) 1203 outputs a positive logic addition result out to an adder circuit (positive logic carry negative logic) 1206 that processes the (m + 1) -th bit in the middle stage, and carries a negative logic carry coutB. This is output to an adder circuit (negative logic carry positive logic) that processes the (m + 2) -th bit in the middle stage (not shown).

中段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０４は、正負論理混在データバス１０８の第（ｍ−１）ビット目の正論理の入力ｉｎ１と、前段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０１から正論理の加算結果ｏｕｔを受け、図示しない前段の第（ｍ−２）ビット目を処理する加算回路（負論理キャリー正論理）から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１２０４は、正論理の加算結果ｏｕｔを後段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０７に出力し、負論理のキャリーｃｏｕｔＢを後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０８に出力する。 The adder circuit (positive logic carry negative logic) 1204 for processing the (m−1) th bit in the middle stage is connected to the positive logic input in1 of the (m−1) th bit of the mixed positive / negative logic data bus 108 and the previous stage. An adder circuit (negative logic) that receives the positive logic addition result out from the adder circuit (positive logic carry negative logic) 1201 that processes the (m−1) th bit and processes the (m−2) th bit of the preceding stage (not shown). The logic carry positive logic) is received from the positive logic carry cout, and these are added. An adder circuit (positive logic carry negative logic) 1204 outputs a positive logic addition result out to an adder circuit (positive logic carry negative logic) 1207 that processes the (m−1) -th bit in the subsequent stage. coutB is output to an adder circuit (negative logic carry positive logic) 1208 for processing the m-th bit in the subsequent stage.

中段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０５は、正負論理混在データバス１０８の第ｍビット目の負論理の入力ｉｎＢ１と、前段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０２から負論理の加算結果ｏｕｔＢを受け、前段の第（ｍ−１）ビット目を処理する加算回路（負論理キャリー正論理）１２０２から負論理のキャリーｃｏｕｔＢを受けて、これらを加算する。加算回路（負論理キャリー正論理）１２０５は、負論理の加算結果ｏｕｔＢを後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０８に出力し、正論理のキャリーｃｏｕｔを後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０９に出力する。 An adder circuit (negative logic carry positive logic) 1205 that processes the m-th bit in the middle stage is an addition that processes the m-th bit negative logic input inB1 of the positive / negative logic mixed data bus 108 and the previous m-th bit. A negative logic addition result outB is received from the circuit (negative logic carry positive logic) 1202, and a negative logic carry coutB is received from the addition circuit (negative logic carry positive logic) 1202 that processes the (m−1) -th bit in the preceding stage. And add these. The adder circuit (negative logic carry positive logic) 1205 outputs the addition result outB of negative logic to the adder circuit (negative logic carry positive logic) 1208 that processes the m-th bit of the subsequent stage, and the positive logic carry cout is output to the subsequent stage. The result is output to an addition circuit (positive logic carry negative logic) 1209 for processing the (m + 1) th bit.

中段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０６は、正負論理混在データバス１０８の第（ｍ＋１）ビット目の正論理の入力ｉｎ１と、前段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０３から正論理の加算結果ｏｕｔを受け、前段の第ｍビット目を処理する加算回路（正論理キャリー負論理）１２０３から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１２０６は、正論理の加算結果ｏｕｔを後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０９に出力し、負論理のキャリーｃｏｕｔＢを図示しない後段の第（ｍ＋２）ビット目を処理する加算回路（負論理キャリー正論理）に出力する。 An adder circuit (positive logic carry negative logic) 1206 for processing the (m + 1) th bit in the middle stage is connected to the positive logic input in1 of the (m + 1) th bit of the mixed data bus 108 and the (m + 1) th bit in the preceding stage. A positive logic addition result out is received from an adder circuit (positive logic carry negative logic) 1203 that processes the bit, and a positive logic carry cout is processed from the adder circuit (positive logic carry negative logic) 1203 that processes the m-th bit in the previous stage. And add them. An adder circuit (positive logic carry negative logic) 1206 outputs a positive logic addition result out to an adder circuit (positive logic carry negative logic) 1209 that processes the (m + 1) th bit in the subsequent stage, and carries a negative logic carry coutB. This is output to an adder circuit (negative logic carry positive logic) that processes the (m + 2) -th bit of the latter stage (not shown).

後段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０７は、中段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０４から正論理の加算結果ｏｕｔを受け、図示しない中段の第（ｍ−２）ビット目を処理する加算回路（負論理キャリー正論理）から正論理のキャリーｃｏｕｔを受け、図示しない後段の第（ｍ−２）ビット目を処理する加算回路（負論理キャリー正論理）から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１２０７は、正論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、負論理のキャリーｃｏｕｔＢを後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０８に出力する。 An adder circuit (positive logic carry negative logic) 1207 that processes the (m−1) -th bit of the subsequent stage is positive from the adder circuit (positive logic carry negative logic) 1204 that processes the (m−1) -th bit of the middle stage. A positive logic carry cout is received from an adder circuit (negative logic carry positive logic) that receives the logic addition result out and processes the (m-2) -th bit of the middle stage (not shown), and the (m-2) of the subsequent stage (not shown). ) A positive logic carry cout is received from an adder circuit (negative logic carry positive logic) for processing the bit, and these are added. An adder circuit (positive logic carry negative logic) 1207 outputs a positive logic addition result out to the positive / negative logic mixed data bus 104, and an adder circuit (negative logic carry) that processes the negative logic carry coutB in the subsequent m-th bit. (Positive logic) 1208.

後段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０８は、中段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０５から負論理の加算結果ｏｕｔＢを受け、中段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０４から負論理のキャリーｃｏｕｔＢを受け、後段の第（ｍ−１）ビット目を処理する加算回路（正論理キャリー負論理）１２０７から負論理のキャリーｃｏｕｔＢを受けて、これらを加算する。加算回路（負論理キャリー正論理）１２０８は、負論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、正論理のキャリーｃｏｕｔを後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０９に出力する。 An adder circuit (negative logic carry positive logic) 1208 that processes the m-th bit in the subsequent stage receives an addition result outB of negative logic from an adder circuit (negative logic carry positive logic) 1205 that processes the m-th bit in the middle stage. An adder circuit (positive logic) that receives a negative logic carry coutB from the adder circuit (positive logic carry negative logic) 1204 that processes the middle (m-1) th bit and processes the (m-1) th bit in the subsequent stage. Carry negative logic) 1207 receives negative logic carry coutB and adds them. An adder circuit (negative logic carry positive logic) 1208 outputs a negative logic addition result out to the positive / negative logic mixed data bus 104, and adds a positive logic carry cout to the (m + 1) -th bit in the subsequent stage (positive circuit). (Logic carry negative logic) 1209.

後段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０９は、中段の第（ｍ＋１）ビット目を処理する加算回路（正論理キャリー負論理）１２０６から正論理の加算結果ｏｕｔを受け、中段の第ｍビット目を処理する加算回路（負論理キャリー正論理）１２０５から正論理のキャリーｃｏｕｔを受け、後段の第（ｍ＋１）ビット目を処理する加算回路（負論理キャリー正論理）１２０９から正論理のキャリーｃｏｕｔを受けて、これらを加算する。加算回路（正論理キャリー負論理）１２０９は、正論理の加算結果ｏｕｔを正負論理混在データバス１０４に出力し、負論理のキャリーｃｏｕｔＢを図示しない後段の第（ｍ＋２）ビット目を処理する加算回路（負論理キャリー正論理）に出力する。 An adder circuit (positive logic carry negative logic) 1209 that processes the (m + 1) th bit in the subsequent stage is a positive logic addition result from an adder circuit (positive logic carry negative logic) 1206 that processes the (m + 1) th bit in the middle stage. An adder circuit (negative logic carry positive logic) 1205 that receives out and receives a positive logic carry cout from the middle stage mth bit (negative logic carry positive logic) 1205 and processes the (m + 1) th bit in the subsequent stage (negative logic carry positive) (Logic) Receives positive logic carry cout from 1209 and adds them. An adder circuit (positive logic carry negative logic) 1209 outputs an addition result out of positive logic to the mixed data bus 104 of positive and negative logic, and an adder circuit that processes the (m + 2) -th bit in the subsequent stage of the negative logic carry coutB. Output to (negative logic carry positive logic).

２ビット右シフト回路９０５は、正負論理混在データバス１０４を通じて加算部１２００から受けたデータを２ビットだけ右にシフトし、右シフトしたデータを正負論理混在データバス１０６を通じてＰレジスタ９０７に出力する。 The 2-bit right shift circuit 905 shifts the data received from the adder 1200 through the positive / negative logic mixed data bus 104 to the right by 2 bits, and outputs the right-shifted data to the P register 907 through the positive / negative logic mixed data bus 106.

Ｐレジスタ９０７は、正負論理混在データバス１０６を通じて受けた右シフトしたデータをデータＰとして記憶する。また、Ｐレジスタ９０７は、記憶しているデータＰを正負論理混在データバス１０８を通じて加算部１２００へ出力する。また、Ｐレジスタ９０７は、記憶しているデータＰの第０ビット目および第１ビット目の反転データであるＰ［１，０］を制御バス９１０を通じてＹ［ｉ＋１，ｉ］評価部９０９に出力する。 The P register 907 stores right-shifted data received through the positive / negative logic mixed data bus 106 as data P. Further, the P register 907 outputs the stored data P to the adding unit 1200 through the mixed positive / negative logic data bus 108. Further, the P register 907 outputs P [1, 0], which is the inverted data of the 0th bit and the 1st bit of the stored data P, to the Y [i + 1, i] evaluation unit 909 via the control bus 910. To do.

（モンゴメリ乗算剰余演算回路９００のモンゴメリ乗算剰余演算のアルゴリズム）
図３２は、モンゴメリ乗算剰余演算回路９００によるモンゴメリ乗算剰余演算のアルゴリズム（１０２４ビットの場合）を示す。このモンゴメリ乗算剰余演算のアルゴリズム６２に基づいて、モンゴメリ乗算剰余演算回路９００の動作を説明する。 (Algorithm of Montgomery modular multiplication operation of Montgomery modular multiplication circuit 900)
FIG. 32 shows an algorithm of Montgomery modular multiplication by the Montgomery modular multiplication circuit 900 (in the case of 1024 bits). The operation of the Montgomery modular multiplication circuit 900 will be described based on this Montgomery modular multiplication algorithm 62.

Ｙレジスタ６２１は、データバス１１２に乗数Ｙを出力する。 The Y register 621 outputs the multiplier Y to the data bus 112.

Ｘレジスタ９２２は、被乗数Ｘの第０ビット目と第１ビット目であるＸ［１，０］を制御バス９１１に出力し、Ｐレジスタ９０７は、記憶しているデータＰの第０ビット目と第１ビット目であるＰ［１，０］を制御バス９１０に出力する。 The X register 922 outputs X [1, 0], which is the 0th and 1st bits of the multiplicand X, to the control bus 911, and the P register 907 outputs the 0th bit of the stored data P and The first bit P [1, 0] is output to the control bus 910.

Ｙ［ｉ＋１，ｉ］評価部９０９は、データバス１１２を通じてＹを受け、制御バス９１１を通じてＸ［１，０］を受け、制御バス９１０を通じてＰ［１，０］を受けて、これらの値よりデータＭ［０］＝Ｐ［０］＾（Ｙ［ｉ］・Ｘ［０］）と、データＭＣ＝Ｐ［０］・Ｙ［ｉ］・Ｘ［０］と、データＭ［１］＝Ｐ［１］＾（Ｙ［ｉ］・Ｘ［１］）＾（Ｙ［ｉ＋１］・Ｘ［０］）＾ＭＣ＾Ｍ［０］＾（Ｍ［０］・Ｘ［１］）とを算出する。 The Y [i + 1, i] evaluation unit 909 receives Y through the data bus 112, receives X [1, 0] through the control bus 911, and receives P [1, 0] through the control bus 910. Data M [0] = P [0] ^ (Y [i] · X [0]), data MC = P [0] · Y [i] · X [0], and data M [1] = P [1] ^ (Y [i] · X [1]) ^ (Y [i + 1] · X [0]) ^ MC ^ M [0] ^ (M [0] · X [1]) .

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｋレジスタ９２３に読出信号（「１１１」）を送り、零元Ｋを正負論理混在データバス１０２ａ、１０２ｂ、および１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“111”) to the K register 923 when Y [i + 1, i] = 00, M [0] = 0, and M [1] = 0. The zero element K is output to the positive / negative logic mixed data buses 102a, 102b, and 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｋレジスタ９２３に読出信号（“１０１”）を送り零元Ｋを正負論理混在データバス１０２ａおよび１０２ｃに出力させ、Ｎレジスタ９２４に読出信号（“０１０”）を送り除数Ｎを正負論理混在データバス１０２ｂに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“101”) to the K register 923 when Y [i + 1, i] = 00, M [0] = 0, and M [1] = 1. The zero element K is output to the positive / negative logic mixed data buses 102a and 102c, the read signal (“010”) is sent to the N register 924, and the divisor N is output to the positive / negative logic mixed data bus 102b.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝１、かつＭ［１］＝０のときには、Ｎレジスタ９２４に読出信号（“１００”）を送り除数Ｎを正負論理混在データバス１０２ａに出力させ、Ｋレジスタ９２３に読出信号（“０１１”）を送り零元Ｋを正負論理混在データバス１０２ｂおよび１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the N register 924 when Y [i + 1, i] = 00, M [0] = 1, and M [1] = 0. The divisor N is output to the positive / negative logic mixed data bus 102a, the read signal (“011”) is sent to the K register 923, and the zero element K is output to the positive / negative logic mixed data buses 102b and 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝００、Ｍ［０］＝１、かつＭ［１］＝１のときには、Ｎレジスタ９２４に読出信号（“１１０”）を送り除数Ｎを正負論理混在データバス１０２ａおよび１０２ｂに出力させ、Ｋレジスタ９２３に読出信号（“００１”）を送り零元Ｋを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“110”) to the N register 924 when Y [i + 1, i] = 00, M [0] = 1, and M [1] = 1. The divisor N is output to the positive / negative logic mixed data buses 102a and 102b, the read signal (“001”) is sent to the K register 923, and the zero element K is output to the positive / negative logic mixed data bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｘレジスタ９２２に読出信号（“１００”）を送り被乗数Ｘを正負論理混在データバス１０２ａに出力させ、Ｋレジスタ９２３に読出信号（“０１１”）を送り零元Ｋを正負論理混在データバス１０２ｂおよび１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the X register 922 when Y [i + 1, i] = 01, M [0] = 0, and M [1] = 0. The multiplicand X is output to the positive / negative logic mixed data bus 102a, the read signal (“011”) is sent to the K register 923, and the zero element K is output to the positive / negative logic mixed data buses 102b and 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｘレジスタ９２２に読出信号（“１００”）を送り被乗数Ｘを正負論理混在データバス１０２ａに出力させ、Ｎレジスタ９２４に読出信号（“０１０”）を送り除数Ｎを正負論理混在データバス１０２ｂに出力させ、Ｋレジスタ９２３に読出信号（“００１”）を送り零元Ｋを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the X register 922 when Y [i + 1, i] = 01, M [0] = 0, and M [1] = 1. The multiplicand X is output to the positive / negative logic mixed data bus 102a, the read signal (“010”) is sent to the N register 924, the divisor N is output to the positive / negative logic mixed data bus 102b, and the read signal (“001”) is output to the K register 923. To output the zero element K to the positive / negative logic mixed data bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝１、かつＭ［１］＝０のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送りデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ａに出力させ、Ｋレジスタ９２３に読出信号（“０１１”）を送り零元Ｋを正負論理混在データバス１０２ｂおよび１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 reads the read signal (“100”) to the (X + N) register 925 when Y [i + 1, i] = 01, M [0] = 1, and M [1] = 0. The data (X + N) is output to the positive / negative logic mixed data bus 102a, the read signal (“011”) is sent to the K register 923, and the zero element K is output to the positive / negative logic mixed data buses 102b and 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝０１、Ｍ［０］＝１、かつＭ［１］＝１のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送りデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ａに出力させ、Ｎレジスタ９２４に読出信号（“０１０”）を送り除数Ｎを正負論理混在データバス１０２ｂに出力させ、Ｋレジスタ９２３に読出信号（“００１”）を送り零元Ｋを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 reads the read signal (“100”) to the (X + N) register 925 when Y [i + 1, i] = 01, M [0] = 1, and M [1] = 1. The data (X + N) is output to the positive / negative logic mixed data bus 102a, the read signal (“010”) is output to the N register 924, the divisor N is output to the positive / negative logic mixed data bus 102b, and the read signal ( "001") is sent and the zero element K is output to the positive / negative logic mixed data bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｋレジスタ９２３に読出信号（“１１０”）を送り零元Ｋを正負論理混在データバス１０２ａおよび１０２ｂに出力させ、Ｘレジスタ９２２に読出信号（“００１”）を送り被乗数Ｘを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“110”) to the K register 923 when Y [i + 1, i] = 10, M [0] = 0, and M [1] = 0. The zero element K is output to the positive / negative logic mixed data buses 102a and 102b, the read signal (“001”) is sent to the X register 922, and the multiplicand X is output to the positive / negative logic mixed data bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｋレジスタ９２３に読出信号（“１００”）を送り零元Ｋを正負論理混在データバス１０２ａに出力させ、Ｎレジスタ９２４に読出信号（“０１０”）を送り除数Ｎを正負論理混在データバス１０２ｂに出力させ、Ｘレジスタ９２２に読出信号（“００１”）を送り被乗数Ｘを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the K register 923 when Y [i + 1, i] = 10, M [0] = 0, and M [1] = 1. The zero element K is output to the positive / negative logic mixed data bus 102a, the read signal (“010”) is sent to the N register 924, the divisor N is output to the positive / negative logic mixed data bus 102b, and the read signal (“001”) is output to the X register 922. ) To output the multiplicand X to the mixed logic bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝１、かつＭ［１］＝０のときには、Ｎレジスタ９２４に読出信号（“１００”）を送り除数Ｎを正負論理混在データバス１０２ａに出力させ、Ｋレジスタ９２３に読出信号（“０１０”）を送り零元Ｋを正負論理混在データバス１０２ｂに出力させ、Ｘレジスタ９２２に読出信号（“００１”）を送り被乗数Ｘを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the N register 924 when Y [i + 1, i] = 10, M [0] = 1, and M [1] = 0. The divisor N is output to the positive / negative logic mixed data bus 102a, the read signal (“010”) is sent to the K register 923, the zero element K is output to the positive / negative logic mixed data bus 102b, and the read signal (“001”) is output to the X register 922. ) To output the multiplicand X to the mixed logic bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１０、Ｍ［０］＝１、かつＭ［１］＝１のときには、Ｎレジスタ９２４に読出信号（“１１０”）を送り除数Ｎを正負論理混在データバス１０２ａおよび１０２ｂに出力させ、Ｘレジスタ９２２に読出信号（“００１”）を送り被乗数Ｘを正負論理混在データバス１０２ｃに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“110”) to the N register 924 when Y [i + 1, i] = 10, M [0] = 1, and M [1] = 1. The divisor N is output to the positive / negative logic mixed data buses 102a and 102b, the read signal (“001”) is sent to the X register 922, and the multiplicand X is output to the positive / negative logic mixed data bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝０、かつＭ［１］＝０のときには、Ｘレジスタ９２２に読出信号（“１０１”）を送り被乗数Ｘを正負論理混在データバス１０２ａおよび１０２ｃに出力させ、Ｋレジスタ９２３に読出信号（“０１０”）を送り零元Ｋを正負論理混在データバス１０２ｂに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“101”) to the X register 922 when Y [i + 1, i] = 11, M [0] = 0, and M [1] = 0. The multiplicand X is output to the positive / negative logic mixed data buses 102a and 102c, the read signal (“010”) is sent to the K register 923, and the zero element K is output to the positive / negative logic mixed data bus 102b.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝０、かつＭ［１］＝１のときには、Ｘレジスタ９２２に読出信号（“１０１”）を送り被乗数Ｘを正負論理混在データバス１０２ａおよび１０２ｃに出力させ、Ｎレジスタ９２４に読出信号（“０１０”）を送り除数Ｎを正負論理混在データバス１０２ｂに出力させる。 The Y [i + 1, i] evaluation unit 909 sends a read signal (“101”) to the X register 922 when Y [i + 1, i] = 11, M [0] = 0, and M [1] = 1. The multiplicand X is output to the positive / negative logic mixed data buses 102a and 102c, the read signal ("010") is sent to the N register 924, and the divisor N is output to the positive / negative logic mixed data bus 102b.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝１、かつＭ［１］＝０のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送りデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ａに出力させ、Ｋレジスタ９２３に読出信号（“０１０”）を送り零元Ｋを正負論理混在データバス１０２ｂに出力させ、Ｘレジスタ９２２に読出信号（“００１”）を送り被乗数Ｘを正負論理混在データバス１０２ｃに出力させる。 When Y [i + 1, i] = 11, M [0] = 1, and M [1] = 0, the Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the (X + N) register 925. The data (X + N) is output to the positive / negative logic mixed data bus 102a, the read signal (“010”) is sent to the K register 923, the zero element K is output to the positive / negative logic mixed data bus 102b, and the read signal is output to the X register 922. (“001”) is sent to output the multiplicand X to the mixed logic bus 102c.

Ｙ［ｉ＋１，ｉ］評価部９０９は、Ｙ［ｉ＋１，ｉ］＝１１、Ｍ［０］＝１、かつＭ［１］＝１のときには、（Ｘ＋Ｎ）レジスタ９２５に読出信号（“１００”）を送りデータ（Ｘ＋Ｎ）を正負論理混在データバス１０２ａに出力させ、Ｎレジスタ９２４に読出信号（“０１０”）を送り除数Ｎを正負論理混在データバス１０２ｂに出力させ、Ｘレジスタ９２２に読出信号（“００１”）を送り被乗数Ｘを正負論理混在データバス１０２ｃに出力させる。 When Y [i + 1, i] = 11, M [0] = 1, and M [1] = 1, the Y [i + 1, i] evaluation unit 909 sends a read signal (“100”) to the (X + N) register 925. The data (X + N) is output to the positive / negative logic mixed data bus 102a, the read signal ("010") is output to the N register 924, the divisor N is output to the positive / negative logic mixed data bus 102b, and the read signal (X "001") is sent to output the multiplicand X to the mixed logic bus 102c.

Ｐレジスタ９０７は、記憶しているデータＰを正負論理混在データバス１０８を通じて加算部１２００へ出力する。 The P register 907 outputs the stored data P to the adding unit 1200 through the mixed positive / negative logic data bus 108.

加算部１２００は、正負論理混在データバス１０８を通じてデータＰの上位ビット（１０２４ビット目〜２０４７ビット目）を受け、正負論理混在データバス１０２ａ，１０２ｂ，１０２ｃを通じてＫ、Ｎ、Ｘ、または（Ｘ＋Ｎ）を受けて、受けたデータを加算し、加算結果を正負論理混在データバス１０４を通じて、２ビット右シフト回路９０５に出力する。 The adding unit 1200 receives the upper bits (1024th to 2047th bits) of the data P through the positive / negative logic mixed data bus 108, and K, N, X, or (X + N) through the positive / negative logic mixed data buses 102a, 102b, and 102c. In response, the received data is added, and the addition result is output to the 2-bit right shift circuit 905 via the positive / negative logic mixed data bus 104.

２ビット右シフト回路９０５は、加算部１２００から受けたデータを２ビットだけ右にシフトし、右シフトしたデータを正負論理混在データバス１０６を通じてＰレジスタ９０７に出力する。 The 2-bit right shift circuit 905 shifts the data received from the adder 1200 to the right by 2 bits, and outputs the right-shifted data to the P register 907 via the positive / negative logic mixed data bus 106.

Ｐレジスタ９０７は、正負論理混在データバス１０６を通じて受けた右シフトしたデータをデータＰとして記憶する。 The P register 907 stores right-shifted data received through the positive / negative logic mixed data bus 106 as data P.

以上のように、本変形例に係るモンゴメリ乗算剰余演算回路によれば、乗数Ｙのビットが「０」のときに、電力消費量が最小となるのを防止することができるので、暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。また、乗数Ｙの２ビット分について、同時に加算処理を行なうので、乗算処理を高速化することができる。 As described above, according to the Montgomery multiplication remainder operation circuit according to the present modification, it is possible to prevent the power consumption from being minimized when the bit of the multiplier Y is “0”. It is possible to prevent the multiplier Y that becomes secret data from being specified. Further, since the addition process is simultaneously performed for 2 bits of the multiplier Y, the multiplication process can be speeded up.

なお、本実施の形態に係るモンゴメリ乗算剰余回路においても、第１の実施形態またはその変形例のように、初期値Ｐ＝０のためにＰレジスタの代りにデータ格納レジスタ群を備えるように変形してもよく、２ビット右シフトとＰレジスタへの格納の順序を逆になるように変形してもよい。 Note that the Montgomery multiplication remainder circuit according to the present embodiment is also modified to include a data storage register group instead of the P register for the initial value P = 0, as in the first embodiment or its modification. Alternatively, the order of 2-bit right shift and storage in the P register may be reversed.

［第７の実施形態］
本実施の形態は、２通りの演算を実行し、演算の途中結果のデータに基づいて、いずれかの演算の結果のみを選択するモンゴメリ乗算剰余演算回路に関する。 [Seventh Embodiment]
The present embodiment relates to a Montgomery multiplication remainder arithmetic circuit that executes two kinds of arithmetic operations and selects only the result of one of the arithmetic operations based on the data of the intermediate result of the arithmetic operation.

（モンゴメリ乗算剰余演算回路の構成）
図３３は、第７の実施形態に係るモンゴメリ乗算剰余演算回路の構成を示す。同図を参照して、このモンゴメリ乗算剰余演算回路１７００は、レジスタ群１７０１と、Ｙ［ｉ］選択回路１４１０と、加算部１７０３と、右シフト回路１７０５と、シフト選択回路１７１２と、Ｐレジスタ１７０７と、Ｑレジスタ１７１８と、レジスタ選択回路（ＳＱ）１７１４とを備える。 (Configuration of Montgomery multiplication remainder arithmetic circuit)
FIG. 33 shows a configuration of a Montgomery modular multiplication circuit according to the seventh embodiment. Referring to the figure, this Montgomery modular multiplication circuit 1700 includes a register group 1701, a Y [i] selection circuit 1410, an adder 1703, a right shift circuit 1705, a shift selection circuit 1712, and a P register 1707. A Q register 1718 and a register selection circuit (SQ) 1714.

また、このモンゴメリ乗算剰余回路１７００は、ｎ（＝１０２４）ビットのデータを伝送し、全ビットが正論理であるデータバス１１２，１７０４，１７０６，１７１８，１７１３とを含む。データバス１１２は、モンゴメリ乗算剰余回路１７００の外部の制御回路１２と接続する。 The Montgomery multiplication remainder circuit 1700 includes data buses 112, 1704, 1706, 1718, and 1713 that transmit n (= 1024) bits of data and all bits are positive logic. The data bus 112 is connected to the control circuit 12 outside the Montgomery multiplication remainder circuit 1700.

レジスタ群１７０１は、演算に必要なデータを記憶するもので、Ｙレジスタ６２１と、Ｘレジスタ６２２と、Ｋレジスタ６２３と、Ｎレジスタ６２４と、Ｒレジスタ１７２３とからなる。 The register group 1701 stores data necessary for calculation, and includes a Y register 621, an X register 622, a K register 623, an N register 624, and an R register 1723.

Ｙレジスタ６２１は、１０２４ビットの乗数Ｙを記憶する。Ｙレジスタ６２１は、データバス１１２を通じてＹ［ｉ］選択回路１４１０に乗数Ｙを出力する。 The Y register 621 stores a 1024-bit multiplier Y. The Y register 621 outputs the multiplier Y to the Y [i] selection circuit 1410 through the data bus 112.

Ｘレジスタ６２２は、１０２４ビットの被乗数Ｘを記憶する。Ｘレジスタ６２２は、レジスタ選択回路１７０９から制御バス１７３１を通じて読出信号を受けると、被乗数Ｘをデータバス１１２に出力する。 The X register 622 stores a 1024-bit multiplicand X. When the X register 622 receives a read signal from the register selection circuit 1709 through the control bus 1731, the X register 622 outputs the multiplicand X to the data bus 112.

Ｋレジスタ６２３は、１０２４ビットの零元Ｋを記憶する。Ｋレジスタ６２３は、レジスタ選択回路１７０９から制御バス１７３３を通じて読出信号を受けると、零元Ｋをデータバス１１２に出力する。 The K register 623 stores a 1024-bit zero element K. When the K register 623 receives a read signal from the register selection circuit 1709 through the control bus 1733, the K register 623 outputs the zero element K to the data bus 112.

Ｎレジスタ６２４は、１０２４ビットの除数Ｎを記憶する。Ｎレジスタ６２４は、レジスタ選択回路１７０９から制御バス１７３２を通じて読出信号を受けると、除数Ｎをデータバス１１２に出力する。 The N register 624 stores a divisor N of 1024 bits. When the N register 624 receives a read signal from the register selection circuit 1709 through the control bus 1732, the N register 624 outputs the divisor N to the data bus 112.

Ｒレジスタ１７２３は、モンゴメリ乗算剰余演算処理の終了後に、演算結果Ｒを記憶する。 The R register 1723 stores the calculation result R after the Montgomery multiplication remainder calculation process is completed.

レジスタ選択回路１７０９は、後述の第１段階の演算における第１の加算時、後述の第２段階の演算時における第１の加算、および後述の補正演算における第１の加算時に、Ｋレジスタ６２３に読出信号を送り、後述の第１段階の演算における第２の加算時に、Ｘレジスタ６２２に読出信号を送り、後述の第２段階の演算における第２の加算時、および後述の補正演算における第２の加算時に、Ｎレジスタ６２４に読出信号を送る。 The register selection circuit 1709 stores the K register 623 in the first addition in the first stage calculation described later, the first addition in the second stage calculation described later, and the first addition in the correction calculation described later. A read signal is sent, a read signal is sent to the X register 622 at the second addition in the first stage calculation described later, and a second addition at the second addition in the second stage calculation described later and the second in the correction calculation described later. At the time of addition, a read signal is sent to the N register 624.

Ｙ［ｉ］選択回路１４１０は、データバス１１２を通じて乗数Ｙを受け、制御バス１４１１を通じてレジスタ選択回路（ＳＱ）１７１４に乗数Ｙのｉビット目の値であるＹ［ｉ］を出力する。 The Y [i] selection circuit 1410 receives the multiplier Y through the data bus 112, and outputs Y [i], which is the i-th value of the multiplier Y, to the register selection circuit (SQ) 1714 through the control bus 1411.

レジスタ選択回路（ＳＱ）１７１４は、制御バス１７３４を通じてＰ読出信号およびＰ書込信号をＰレジスタ１７０７に出力し、制御バス１７３５を通じてＱ読出信号およびＱ書込信号をＱレジスタ１７１８に出力する。 Register select circuit (SQ) 1714 outputs a P read signal and a P write signal to P register 1707 through control bus 1734, and outputs a Q read signal and a Q write signal to Q register 1718 through control bus 1735.

レジスタ選択回路（ＳＱ）１７１４は、後述する第１段階の演算における読出し時に、記憶しているデータＳＱが「１」のときには、Ｑ読出信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｐ読出信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “1” at the time of reading in the first-stage calculation described later, and the stored data SQ is “0”. In this case, the P read signal is activated.

レジスタ選択回路（ＳＱ）１７１４は、後述する第２段階の演算における読出し時に、記憶しているデータＳＱが「１」のときには、Ｐ読出信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｑ読出信号を活性化する。 The register selection circuit (SQ) 1714 activates the P read signal when the stored data SQ is “1” at the time of reading in a second-stage operation described later, and the stored data SQ is “0”. In the case of Q, the Q read signal is activated.

レジスタ選択回路（ＳＱ）１７１４は、後述する補正演算における第１の読出し時には、記憶しているデータＳＱが「１」のときには、Ｑ読出信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｐ読出信号を活性化する。レジスタ選択回路（ＳＱ）１７１４は、後述する補正演算における第２の読出し時に、記憶しているデータＳＱが「０」のときには、Ｑ読出信号を活性化し、記憶しているデータＳＱが「１」のときには、Ｐ読出信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “1” at the time of the first reading in the correction calculation described later, and the stored data SQ is “0”. In this case, the P read signal is activated. The register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “0” at the time of the second read in the correction calculation described later, and the stored data SQ is “1”. In this case, the P read signal is activated.

レジスタ選択回路（ＳＱ）１７１４は、後述する第１段階の演算における第１の加算時に、記憶しているデータＳＱが「１」のときには、Ｐ書込信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｑ書込信号を活性化する。レジスタ選択回路（ＳＱ）１７１４は、後述する第１段階の演算における第２の加算時に、記憶しているデータＳＱが「１」のときには、Ｑ書込信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the P write signal and stores the stored data SQ when the stored data SQ is “1” at the time of the first addition in the first-stage operation described later. When “0” is “0”, the Q write signal is activated. The register selection circuit (SQ) 1714 activates the Q write signal and stores the stored data SQ when the stored data SQ is “1” at the time of the second addition in the first-stage operation described later. When “0” is “0”, the P write signal is activated.

レジスタ選択回路（ＳＱ）１７１４は、後述する第２段階の演算における第１の加算時に、記憶しているデータＳＱが「１」のときには、Ｑ書込信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｐ書込信号を活性化する。レジスタ選択回路（ＳＱ）１７１４は、後述する第２段階の演算における第２の加算時に、記憶しているデータＳＱが「１」のときには、Ｐ書込信号を活性化し、記憶しているデータＳＱが「０」のときには、Ｑ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal and stores the stored data SQ when the stored data SQ is “1” during the first addition in the second-stage operation described later. When “0” is “0”, the P write signal is activated. The register selection circuit (SQ) 1714 activates the P write signal and stores the stored data SQ when the stored data SQ is “1” during the second addition in the second-stage operation described later. When “0” is “0”, the Q write signal is activated.

レジスタ選択回路（ＳＱ）１７１４は、後述する補正演算における第１の加算時に、Ｑ書込信号を活性化し、後述する補正演算における第２の加算時に、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal during a first addition in a correction operation described later, and activates a P write signal during a second addition in a correction operation described later.

レジスタ選択回路１７１２に記憶されるデータＳＱの初期値は「０」とする。レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算の終了前に、Ｙ［ｉ］選択回路１４１０から制御バス１４１１を通じてＹ［ｉ］を受けて、ＳＱ＾Ｙ［ｉ］の値を新たなデータＳＱとして記憶する。＾は、排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）を示す。レジスタ選択回路（ＳＱ）１７１４は、後述する第２段階の演算の終了前に、データバス１７０８と接続するデータバス１７１３を通じてデータＲを受けて、ＳＱ＾Ｒ［０］の値を新たなデータＳＱとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、後述する補正演算における第１の読出しの終了前に、データバス１７０８と接続するデータバス１７１３を通じてデータＲを受けて、Ｒの最上位ビットであり、Ｒの符号を表わすＲ［１０２３］を新たなデータＳＱとして記憶する。 The initial value of the data SQ stored in the register selection circuit 1712 is “0”. The register selection circuit (SQ) 1714 receives Y [i] from the Y [i] selection circuit 1410 through the control bus 1411 before the end of the first stage operation, and sets the value of SQ ^ Y [i] to a new value. Store as data SQ. ^ Represents an exclusive OR (Exclusive-OR). The register selection circuit (SQ) 1714 receives the data R through the data bus 1713 connected to the data bus 1708 and terminates the value of SQ ^ R [0] before the end of the second-stage operation described later. Remember as. The register selection circuit (SQ) 1714 receives the data R through the data bus 1713 connected to the data bus 1708 before the end of the first reading in the correction calculation described later, and is the most significant bit of R. R [1023] representing is stored as new data SQ.

加算部１７０３は、データバス１７０８と接続する入力端子１と、データバス１１２と接続する入力端子２とを備える。入力端子１の第ｉビット目（０≦ｉ）は、データバス１７０８の第ｉビット目と接続する。また、入力端子２の第ｉビット目（０≦ｉ）は、データバス１１２の第ｉビット目と接続する。 The adding unit 1703 includes an input terminal 1 connected to the data bus 1708 and an input terminal 2 connected to the data bus 112. The i-th bit (0 ≦ i) of the input terminal 1 is connected to the i-th bit of the data bus 1708. The i-th bit (0 ≦ i) of the input terminal 2 is connected to the i-th bit of the data bus 112.

加算部１７０３は、入力端子１からデータＲを受け、入力端子２からＫ、Ｎ、またはＸを受けて、これらを加算する。加算部１７０３は、加算結果をデータバス１７０４を通じて右シフト回路１７０５に出力する。加算部１７０３の加算処理の論理は、加算部１０００と同一なので、ここでは説明を繰返さない。 The adder 1703 receives data R from the input terminal 1, receives K, N, or X from the input terminal 2 and adds them. The adding unit 1703 outputs the addition result to the right shift circuit 1705 through the data bus 1704. Since the logic of the adding process of the adding unit 1703 is the same as that of the adding unit 1000, description thereof will not be repeated here.

シフト選択回路１７１２は、制御バス１７３６を通じてシフト選択信号を右シフト回路１７０５に出力する。 The shift selection circuit 1712 outputs a shift selection signal to the right shift circuit 1705 through the control bus 1736.

シフト選択回路１７１２は、後述する第２段階の演算時には、シフト選択信号を活性化し、後述する第１段階の演算時および補正演算時には、シフト選択信号を非活性化する。右シフト回路１７０５は、シフト選択信号が活性化のときには、データバス１７０４を通じて受けたデータを１ビットだけ右にシフトし、右シフトしたデータをデータバス１７０６に出力する。右シフト回路１７０５は、シフト選択信号が非活性化のときには、データバス１７０４を通じて受けたデータをそのままデータバス１７０６に出力する。 The shift selection circuit 1712 activates a shift selection signal during a second stage calculation described later, and deactivates the shift selection signal during a first stage calculation and correction calculation described later. When the shift selection signal is activated, right shift circuit 1705 shifts the data received through data bus 1704 to the right by 1 bit, and outputs the right-shifted data to data bus 1706. The right shift circuit 1705 outputs the data received through the data bus 1704 as it is to the data bus 1706 when the shift selection signal is inactive.

Ｐレジスタ１７０７は、Ｐ読出信号が活性化されると、記憶しているデータＰをデータＲとしてデータバス１７０８に出力する。また、Ｐレジスタ１７０７は、Ｐ書込信号が活性化により、データバス１７０６を通じて受けたデータをデータＰとして記憶する。 P register 1707 outputs stored data P to data bus 1708 as data R when the P read signal is activated. The P register 1707 stores data received through the data bus 1706 as data P when the P write signal is activated.

Ｑレジスタ１７１８は、Ｑ読出信号が活性化されると、記憶しているデータＱをデータＲとしてデータバス１７０８に出力する。Ｑレジスタ１７１８は、Ｑ書込信号が活性化により、データバス１７０６を通じて受けたデータをデータＱとして記憶する。 Q register 1718 outputs stored data Q to data bus 1708 as data R when the Q read signal is activated. Q register 1718 stores data received through data bus 1706 as data Q when the Q write signal is activated.

（モンゴメリ乗算剰余演算回路１７００のモンゴメリ乗算剰余演算のアルゴリズム）
図３４は、モンゴメリ乗算剰余演算回路１７００によるモンゴメリ乗算剰余演算のアルゴリズム（１０２４ビットの場合）を示す。このモンゴメリ乗算剰余演算のアルゴリズム６３に基づいて、モンゴメリ乗算剰余演算回路１７００の動作を説明する。 (Algorithm of Montgomery modular multiplication operation of Montgomery modular multiplication circuit 1700)
FIG. 34 shows a Montgomery modular multiplication algorithm (in the case of 1024 bits) by the Montgomery modular multiplication circuit 1700. Based on the Montgomery modular multiplication algorithm 63, the operation of the Montgomery modular multiplication circuit 1700 will be described.

まず、レジスタ選択回路１７１２に記憶されるデータＳＱの初期値は「０」とする。 First, the initial value of the data SQ stored in the register selection circuit 1712 is “0”.

まず、第１段階の演算が行なわれる。 First, a first stage calculation is performed.

シフト選択回路１７１２は、第１段階の演算時には、シフト選択信号を非活性化する。 The shift selection circuit 1712 deactivates the shift selection signal at the time of the first stage calculation.

レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算における読出し時に、記憶しているデータＳＱが「１」のときには、Ｑ読出信号を活性化する。Ｑレジスタ１７１８は、Ｑ読出信号が活性化されると、記憶しているデータＱをデータＲとしてデータバス１７０８に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＱの出力後、Ｑ読出信号を非活性化する。 The register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “1” during reading in the first-stage operation. Q register 1718 outputs stored data Q to data bus 1708 as data R when the Q read signal is activated. The register selection circuit (SQ) 1714 deactivates the Q read signal after the data Q is output.

レジスタ選択回路１７０９は、第１段階の演算における第１の加算時に、Ｋレジスタ６２３に読出信号を送り、Ｋレジスタ６２３は、零元Ｋをデータバス１１２に出力する。加算部１７０３は、第１段階の第１の加算を行なう。すなわち、加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて零元Ｋを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｋ）をデータバス１７０４に出力する。 The register selection circuit 1709 sends a read signal to the K register 623 during the first addition in the first stage operation, and the K register 623 outputs the zero element K to the data bus 112. Adder 1703 performs the first addition in the first stage. That is, the adding unit 1703 receives the data R through the data bus 1708, receives the zero element K through the data bus 112, adds the received data, and outputs the addition result (R + K) to the data bus 1704.

右シフト回路１７０５は、シフト選択信号が非活性化により、データバス１７０４を通じて受けた加算結果（Ｒ＋Ｋ）をそのままデータバス１７０６に出力する。 The right shift circuit 1705 outputs the addition result (R + K) received through the data bus 1704 as it is to the data bus 1706 when the shift selection signal is deactivated.

レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算における第１の加算時に、記憶しているデータＳＱが「１」のときには、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the P write signal when the stored data SQ is “1” during the first addition in the first-stage operation.

Ｐレジスタ１７０７は、Ｐ書込信号が活性化により、データバス１７０６を通じて受けたデータ（Ｒ＋Ｋ）をデータＰとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＰの書込み後、Ｐ書込信号を非活性化する。 P register 1707 stores data (R + K) received through data bus 1706 as data P when the P write signal is activated. After the data P is written, the register selection circuit (SQ) 1714 deactivates the P write signal.

次に、レジスタ選択回路１７０９は、第１段階の演算における第２の加算時に、Ｘレジスタ６２２に読出信号を送り、Ｘレジスタ６２２は、被乗数Ｘをデータバス１１２に出力する。加算部１７０３は、第１段階の第２の加算を行なう。すなわち、加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて被乗数Ｘを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｘ）をデータバス１７０４に出力する。 Next, the register selection circuit 1709 sends a read signal to the X register 622 during the second addition in the first stage operation, and the X register 622 outputs the multiplicand X to the data bus 112. Adder 1703 performs the second addition in the first stage. That is, the adding unit 1703 receives the data R through the data bus 1708, receives the multiplicand X through the data bus 112, adds the received data, and outputs the addition result (R + X) to the data bus 1704.

右シフト回路１７０５は、シフト選択信号が非活性化により、データバス１７０４を通じて受けた加算結果（Ｒ＋Ｘ）をそのままデータバス１７０６に出力する。 The right shift circuit 1705 outputs the addition result (R + X) received via the data bus 1704 as it is to the data bus 1706 when the shift selection signal is deactivated.

レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算における第２の加算時に、記憶しているデータＳＱが「１」のときには、Ｑ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal when the stored data SQ is “1” during the second addition in the first-stage operation.

Ｑレジスタ１７１８は、Ｑ書込信号が活性化により、データバス１７０６を通じて受けたデータ（Ｒ＋Ｘ）をデータＱとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＱの書込み後、Ｑ書込信号を非活性化する。 The Q register 1718 stores data (R + X) received through the data bus 1706 as data Q when the Q write signal is activated. The register selection circuit (SQ) 1714 deactivates the Q write signal after the data Q is written.

一方、レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算における読出し時に、記憶しているデータＳＱが「０」のときには、Ｐ読出信号を活性化する。Ｐレジスタ１７０７は、Ｐ読出信号が活性化されると、記憶しているデータＰをデータＲとしてデータバス１７０８に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＰの出力後、Ｐ読出信号を非活性化する。 On the other hand, the register selection circuit (SQ) 1714 activates the P read signal when the stored data SQ is “0” at the time of reading in the first stage operation. P register 1707 outputs stored data P to data bus 1708 as data R when the P read signal is activated. Register selection circuit (SQ) 1714 deactivates the P read signal after data P is output.

レジスタ選択回路１７０９は、第１段階の演算における第１の加算時に、Ｋレジスタ６２３に読出信号を送り、Ｋレジスタ６２３は、零元Ｋをデータバス１１２に出力する。加算部１７０３は、第１段階の第１の加算を行なう。加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて零元Ｋを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｋ）をデータバス１７０４に出力する。 The register selection circuit 1709 sends a read signal to the K register 623 during the first addition in the first stage operation, and the K register 623 outputs the zero element K to the data bus 112. Adder 1703 performs the first addition in the first stage. The adder 1703 receives the data R through the data bus 1708, receives the zero element K through the data bus 112, adds the received data, and outputs the addition result (R + K) to the data bus 1704.

レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算における第１の加算時に、記憶しているデータＳＱが「０」のときには、Ｑ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal when the stored data SQ is “0” during the first addition in the first-stage operation.

Ｑレジスタ１７１８は、Ｑ書込信号が活性化により、データバス１７０６を通じて受けたデータ（Ｒ＋Ｋ）をデータＱとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＱの書込み後、Ｑ書込信号を非活性化する。 Q register 1718 stores data (R + K) received through data bus 1706 as data Q when the Q write signal is activated. The register selection circuit (SQ) 1714 deactivates the Q write signal after the data Q is written.

レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算における第２の加算時に、記憶しているデータＳＱが「０」のときには、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the P write signal when the stored data SQ is “0” during the second addition in the first-stage operation.

Ｐレジスタ１７０７は、Ｐ書込信号が活性化により、データバス１７０６を通じて受けたデータ（Ｒ＋Ｘ）をデータＰとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＰの書込み後、Ｐ書込信号を非活性化する。 The P register 1707 stores data (R + X) received through the data bus 1706 as data P when the P write signal is activated. After the data P is written, the register selection circuit (SQ) 1714 deactivates the P write signal.

次に、レジスタ選択回路（ＳＱ）１７１４は、第１段階の演算の終了前に、Ｙ［ｉ］選択回路１４１０から制御バス１４１１を通じてＹ［ｉ］を受けて、ＳＱ＾Ｙ［ｉ］の値を新たなデータＳＱとして記憶する。 Next, the register selection circuit (SQ) 1714 receives Y [i] from the Y [i] selection circuit 1410 through the control bus 1411 and finishes the value of SQ ^ Y [i] before the end of the first stage calculation. Is stored as new data SQ.

以上により、第１段階の演算が終了し、第２段階の演算が行なわれる。シフト選択回路１７１２は、第２段階の演算時には、シフト選択信号を活性化する。 Thus, the first stage of computation is completed, and the second stage of computation is performed. The shift selection circuit 1712 activates the shift selection signal at the time of the second stage calculation.

レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算における読出し時に、記憶しているデータＳＱが「１」のときには、Ｐ読出信号を活性化する。Ｐレジスタ１７０７は、Ｐ読出信号が活性化されると、記憶しているデータＰをデータＲとしてデータバス１７０８に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＰの出力後、Ｐ読出信号を非活性化する。 The register selection circuit (SQ) 1714 activates the P read signal when the stored data SQ is “1” at the time of reading in the second stage operation. P register 1707 outputs stored data P to data bus 1708 as data R when the P read signal is activated. Register selection circuit (SQ) 1714 deactivates the P read signal after data P is output.

レジスタ選択回路１７０９は、第２段階の演算における第１の加算時に、Ｋレジスタ６２３に読出信号を送り、Ｋレジスタ６２３は、零元Ｋをデータバス１１２に出力する。加算部１７０３は、第２段階の第１の加算を行なう。すなわち、加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて零元Ｋを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｋ）をデータバス１７０４に出力する。 The register selection circuit 1709 sends a read signal to the K register 623 during the first addition in the second stage operation, and the K register 623 outputs the zero element K to the data bus 112. Adder 1703 performs the first addition in the second stage. That is, the adding unit 1703 receives the data R through the data bus 1708, receives the zero element K through the data bus 112, adds the received data, and outputs the addition result (R + K) to the data bus 1704.

右シフト回路１７０５は、シフト選択信号が活性化により、データバス１７０４を通じて受けた加算結果（Ｒ＋Ｋ）を１ビットだけ右にシフトしたデータ（（Ｒ＋Ｋ）≫１）をデータバス１７０６に出力する。 The right shift circuit 1705 outputs data ((R + K) >> 1) obtained by shifting the addition result (R + K) received through the data bus 1704 to the right by 1 bit when the shift selection signal is activated, to the data bus 1706.

レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算における第１の加算時に、記憶しているデータＳＱが「１」のときには、Ｑ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal when the stored data SQ is “1” during the first addition in the second-stage operation.

Ｑレジスタ１７１８は、Ｑ書込信号が活性化により、データバス１７０６を通じて受けたデータ（（Ｒ＋Ｋ）≫１）をデータＱとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＱの書込み後、Ｑ書込信号を非活性化する。 The Q register 1718 stores data ((R + K) >> 1) received through the data bus 1706 as data Q when the Q write signal is activated. The register selection circuit (SQ) 1714 deactivates the Q write signal after the data Q is written.

次に、レジスタ選択回路１７０９は、第２段階の演算における第２の加算時に、Ｎレジスタ６２４に読出信号を送り、Ｎレジスタ６２４は、除数Ｎをデータバス１１２に出力する。加算部１７０３は、第２段階の第２の加算を行なう。加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて乗数Ｎを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｎ）をデータバス１７０４に出力する。 Next, the register selection circuit 1709 sends a read signal to the N register 624 during the second addition in the second stage operation, and the N register 624 outputs the divisor N to the data bus 112. Adder 1703 performs the second addition in the second stage. The adder 1703 receives the data R through the data bus 1708, receives the multiplier N through the data bus 112, adds the received data, and outputs the addition result (R + N) to the data bus 1704.

右シフト回路１７０５は、シフト選択信号が活性化により、データバス１７０４を通じて受けた加算結果（Ｒ＋Ｎ）を１ビットだけ右にシフトしたデータ（（Ｒ＋Ｎ）≫１）をデータバス１７０６に出力する。 The right shift circuit 1705 outputs data ((R + N) >> 1) obtained by shifting the addition result (R + N) received through the data bus 1704 to the right by 1 bit when the shift selection signal is activated, to the data bus 1706.

レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算における第２の加算時に、記憶しているデータＳＱが「１」のときには、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the P write signal when the stored data SQ is “1” during the second addition in the second-stage operation.

Ｐレジスタ１７０７は、Ｐ書込信号が活性化により、データバス１７０６を通じて受けたデータ（（Ｒ＋Ｎ）≫１）をデータＰとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＱＰ書込み後、Ｐ書込信号を非活性化する。 The P register 1707 stores data ((R + N) >> 1) received through the data bus 1706 as data P when the P write signal is activated. The register selection circuit (SQ) 1714 deactivates the P write signal after writing the data QP.

一方、レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算における読出し時に、記憶しているデータＳＱが「０」のときには、Ｑ読出信号を活性化する。Ｑレジスタ１７１８は、Ｑ読出信号が活性化されると、記憶しているデータＱをデータＲとしてデータバス１７０８に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＱの出力後、Ｑ読出信号を非活性化する。 On the other hand, the register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “0” at the time of reading in the second stage operation. Q register 1718 outputs stored data Q to data bus 1708 as data R when the Q read signal is activated. The register selection circuit (SQ) 1714 deactivates the Q read signal after the data Q is output.

レジスタ選択回路１７０９は、第２段階の演算における第１の加算時に、Ｋレジスタ６２３に読出信号を送り、Ｋレジスタ６２３は、零元Ｋをデータバス１１２に出力する。加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて零元Ｋを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｋ）をデータバス１７０４に出力する。 The register selection circuit 1709 sends a read signal to the K register 623 during the first addition in the second stage operation, and the K register 623 outputs the zero element K to the data bus 112. The adder 1703 receives the data R through the data bus 1708, receives the zero element K through the data bus 112, adds the received data, and outputs the addition result (R + K) to the data bus 1704.

右シフト回路１７０５は、シフト選択信号が活性化のときには、データバス１７０４を通じて受けた加算結果（Ｒ＋Ｋ）を１ビットだけ右にシフトしたデータ（（Ｒ＋Ｋ）≫１）をデータバス１７０６に出力する。 When the shift selection signal is activated, the right shift circuit 1705 outputs data ((R + K) >> 1) obtained by shifting the addition result (R + K) received through the data bus 1704 to the right by 1 bit to the data bus 1706.

レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算における第１の加算時に、記憶しているデータＳＱが「０」のときには、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the P write signal when the stored data SQ is “0” during the first addition in the second-stage operation.

Ｐレジスタ１７０７は、Ｐ書込信号が活性化により、データバス１７０６を通じて受けたデータ（（Ｒ＋Ｋ）≫１）をデータＰとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＰの書込み後、Ｐ書込信号を非活性化する。 The P register 1707 stores data ((R + K) >> 1) received through the data bus 1706 as data P when the P write signal is activated. After the data P is written, the register selection circuit (SQ) 1714 deactivates the P write signal.

次に、レジスタ選択回路１７０９は、第２段階の演算における第２の加算時に、Ｎレジスタ６２４に読出信号を送り、Ｎレジスタ６２４は、除数Ｎをデータバス１１２に出力する。加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて乗数Ｎを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｎ）をデータバス１７０４に出力する。 Next, the register selection circuit 1709 sends a read signal to the N register 624 during the second addition in the second stage operation, and the N register 624 outputs the divisor N to the data bus 112. The adder 1703 receives the data R through the data bus 1708, receives the multiplier N through the data bus 112, adds the received data, and outputs the addition result (R + N) to the data bus 1704.

レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算における第２の加算時に、記憶しているデータＳＱが「０」のときには、Ｑ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal when the stored data SQ is “0” during the second addition in the second-stage operation.

Ｑレジスタ１７１８は、Ｑ書込信号が活性化により、データバス１７０６を通じて受けたデータ（（Ｒ＋Ｎ）≫１）をデータＱとして記憶する。レジスタ選択回路（ＳＱ）１７１４は、データＱの書込み後、Ｑ書込信号を非活性化する。 Q register 1718 stores data ((R + N) >> 1) received through data bus 1706 as data Q when the Q write signal is activated. The register selection circuit (SQ) 1714 deactivates the Q write signal after the data Q is written.

次に、レジスタ選択回路（ＳＱ）１７１４は、第２段階の演算の終了前に、データバス１７０８と接続するデータバス１７１３を通じてデータＲを受けて、ＳＱ＾Ｒ［０］の値を新たなデータＳＱとして記憶する。 Next, the register selection circuit (SQ) 1714 receives the data R through the data bus 1713 connected to the data bus 1708 before the end of the second-stage operation, and sets the value of SQ ^ R [0] to the new data. Store as SQ.

以上により、第２段階の演算が終了する。このような第１段階および第２段階の演算処理をｉ＝０から１０２３まで繰返した後、以下のような補正演算が行なわれる。シフト選択回路１７１２は、補正演算時には、シフト選択信号を非活性化する。 Thus, the second stage calculation is completed. After repeating the first stage and second stage calculation processes from i = 0 to 1023, the following correction calculation is performed. The shift selection circuit 1712 deactivates the shift selection signal during the correction calculation.

レジスタ選択回路（ＳＱ）１７１４は、補正演算における第１の読出し時には、記憶しているデータＳＱが「１」のときには、Ｑ読出信号を活性化する。Ｑレジスタ１７１８は、Ｑ読出信号が活性化されると、記憶しているデータＱをデータＲとしてデータバス１７０８に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＱの出力後、Ｑ読出信号を非活性化する。 The register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “1” during the first reading in the correction operation. Q register 1718 outputs stored data Q to data bus 1708 as data R when the Q read signal is activated. The register selection circuit (SQ) 1714 deactivates the Q read signal after the data Q is output.

一方、レジスタ選択回路（ＳＱ）１７１４は、補正演算における第１の読出し時には、記憶しているデータＳＱが「０」のときには、Ｐ読出信号を活性化する。Ｐレジスタ１７０７は、Ｐ読出信号が活性化されると、記憶しているデータＰをデータＲとしてデータバス１７０８に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＰの出力後、Ｐ読出信号を非活性化する。 On the other hand, the register selection circuit (SQ) 1714 activates the P read signal when the stored data SQ is “0” during the first read in the correction operation. P register 1707 outputs stored data P to data bus 1708 as data R when the P read signal is activated. Register selection circuit (SQ) 1714 deactivates the P read signal after data P is output.

レジスタ選択回路（ＳＱ）１７１４は、補正演算における第１の読出しの終了前に、データバス１７０８と接続するデータバス１７１３を通じてデータＲを受けて、Ｒの最上位ビットであり、Ｒの符号を表わすＲ［１０２３］を新たなデータＳＱとして記憶する。 The register selection circuit (SQ) 1714 receives the data R through the data bus 1713 connected to the data bus 1708 before the end of the first reading in the correction operation, and is the most significant bit of R and represents the sign of R. R [1023] is stored as new data SQ.

レジスタ選択回路１７０９は、補正演算における第１の加算時には、Ｋレジスタ６２２に読出信号を送り、Ｋレジスタ６２３は、零元Ｋをデータバス１１２に出力する。加算部１７０３は、補正演算における第１の加算を行なう。すなわち、加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて零元Ｋを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｋ）をデータバス１７０４に出力する。 The register selection circuit 1709 sends a read signal to the K register 622 during the first addition in the correction operation, and the K register 623 outputs the zero element K to the data bus 112. Adder 1703 performs the first addition in the correction calculation. That is, the adding unit 1703 receives the data R through the data bus 1708, receives the zero element K through the data bus 112, adds the received data, and outputs the addition result (R + K) to the data bus 1704.

レジスタ選択回路（ＳＱ）１７１４は、補正演算における第１の加算時に、Ｑ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the Q write signal during the first addition in the correction operation.

次に、レジスタ選択回路１７０９は、補正演算における第２の加算時に、Ｎレジスタ６２４に読出信号を送り、Ｎレジスタ６２４は、除数Ｎをデータバス１１２に出力する。加算部１７０３は、補正演算における第２の加算を行なう。すなわち、加算部１７０３は、データバス１７０８を通じてデータＲを受け、データバス１１２を通じて乗数Ｎを受けて、受けたデータを加算し、加算結果（Ｒ＋Ｎ）をデータバス１７０４に出力する。 Next, the register selection circuit 1709 sends a read signal to the N register 624 during the second addition in the correction operation, and the N register 624 outputs the divisor N to the data bus 112. Adder 1703 performs the second addition in the correction calculation. That is, the adding unit 1703 receives the data R through the data bus 1708, receives the multiplier N through the data bus 112, adds the received data, and outputs the addition result (R + N) to the data bus 1704.

右シフト回路１７０５は、シフト選択信号が非活性化により、データバス１７０４を通じて受けた加算結果（Ｒ＋Ｎ）をそのままデータバス１７０６に出力する。 The right shift circuit 1705 outputs the addition result (R + N) received through the data bus 1704 as it is to the data bus 1706 when the shift selection signal is deactivated.

レジスタ選択回路（ＳＱ）１７１４は、補正演算における第２の加算時に、Ｐ書込信号を活性化する。 The register selection circuit (SQ) 1714 activates the P write signal during the second addition in the correction operation.

Ｐレジスタ１７０７は、Ｐ書込信号が活性化により、データバス１７０６を通じて受けたデータ（Ｒ＋Ｎ）をデータＰとして記憶する。 P register 1707 stores data (R + N) received through data bus 1706 as data P when the P write signal is activated.

次に、レジスタ選択回路（ＳＱ）１７１４は、補正演算における第２の読出し時に、記憶しているデータＳＱが「０」のときには、Ｑ読出信号を活性化する。Ｑレジスタ１７１８は、Ｑ読出信号が活性化されると、記憶しているデータＱをデータＲとしてデータバス１７０８およびデ−タバス１１２を通じてＲレジスタ１７２３に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＱの出力後、Ｑ読出信号を非活性化する。 Next, the register selection circuit (SQ) 1714 activates the Q read signal when the stored data SQ is “0” during the second read in the correction operation. When the Q read signal is activated, the Q register 1718 outputs the stored data Q as data R to the R register 1723 through the data bus 1708 and the data bus 112. The register selection circuit (SQ) 1714 deactivates the Q read signal after the data Q is output.

一方、レジスタ選択回路（ＳＱ）１７１４は、補正演算における第２の読出し時に、記憶しているデータＳＱが「１」のときには、Ｐ読出信号を活性化する。Ｐレジスタ１７０７は、Ｐ読出信号が活性化されると、記憶しているデータＰをデータＲとしてデータバス１７０８およびデータバス１１２を通じてＲレジスタ１７２３に出力する。レジスタ選択回路（ＳＱ）１７１４は、データＰの出力後、Ｐ読出信号を非活性化する。 On the other hand, the register selection circuit (SQ) 1714 activates the P read signal when the stored data SQ is “1” during the second read in the correction operation. When the P read signal is activated, P register 1707 outputs stored data P as data R to R register 1723 through data bus 1708 and data bus 112. Register selection circuit (SQ) 1714 deactivates the P read signal after data P is output.

以上のような処理によって、最終的にＲレジスタ１７２３にモンゴメリ乗算剰余演算の結果が格納される。 Through the processing as described above, the Montgomery modular multiplication result is finally stored in the R register 1723.

以上のように、本実施の形態に係るモンゴメリ乗算剰余演算回路によれば、演算の途中結果のデータの値に係らず、２通りの演算のいずれをも実行するので、電力消費量に基づいて暗号処理において秘匿データとなる乗数Ｙが特定されるのを防止することができる。 As described above, according to the Montgomery modular multiplication circuit according to the present embodiment, both of the two calculations are executed regardless of the data value of the intermediate result of the calculation. It is possible to prevent the multiplier Y that becomes secret data from being specified in the encryption process.

なお、本実施の形態に係るモンゴメリ乗算剰余回路においても、第１の実施形態またはその変形例のように、右シフトとＰレジスタまたはＱレジスタへの格納の順序を逆になるように変形してもよく、正論理のデータバスの代りに正負論理混在データバスを備えるように変形するものとしてもよい。 Note that the Montgomery multiplication remainder circuit according to the present embodiment is also modified so that the order of the right shift and the storage in the P register or Q register is reversed as in the first embodiment or its modification. Alternatively, a modification may be made so that a positive and negative logic mixed data bus is provided instead of the positive logic data bus.

また、本実施の形態では、Ｒレジスタ１７２３にモンゴメリ乗算剰余演算結果が格納されるものとしたが、これに限定するものではなく、Ｙレジスタ６２１、Ｘレジスタ６２２、Ｎレジスタ６２２、およびＫレジスタ６２３のいずれかにモンゴメリ乗算剰余演算結果を格納するものとしてもよく、この場合、Ｒレジスタ１７２３は不要となる。 In this embodiment, the Montgomery modular multiplication result is stored in the R register 1723. However, the present invention is not limited to this, and the Y register 621, the X register 622, the N register 622, and the K register 623 are not limited thereto. In any case, the R register 1723 is not necessary.

［第８の実施形態]
本実施の形態は、正負論理混在データを用いて加算を行なう加算回路に関する。 [Eighth Embodiment]
The present embodiment relates to an adder circuit that performs addition using positive / negative logic mixed data.

（加算回路の構成）
図３５は、第８の実施形態に係る加算回路の構成を示す。同図を参照して、この加算回路１９００は、レジスタ群１９０１と、加算部１９０３とを備える。 (Configuration of addition circuit)
FIG. 35 shows a configuration of an adder circuit according to the eighth embodiment. Referring to FIG. 9, this adder circuit 1900 includes a register group 1901 and an adder 1903.

レジスタ群１９０１は、演算に必要なデータを記憶するもので、Ｘ１レジスタ１９１１と、Ｘ２レジスタ１９１２と、Ａレジスタ１９１４とからなる。 The register group 1901 stores data necessary for calculation, and includes an X1 register 1911, an X2 register 1912, and an A register 1914.

Ｘ１レジスタ１９１１は、１０２４ビットの被加算数Ｘ１を記憶する。Ｘ１レジスタ１９１１は、第１の実施形態のＸレジスタ２２と同様に、被加算数Ｘ１を正負論理混在データバス１０２に出力する。 The X1 register 1911 stores a 1024-bit addend number X1. Similar to the X register 22 of the first embodiment, the X1 register 1911 outputs the added number X1 to the mixed data bus 102 with positive and negative logic.

Ｘ２レジスタ１９１２は、１０２４ビットの被加算数Ｘ２を記憶する。Ｘ２レジスタ１９１２は、第１の実施形態のＸレジスタ２２と同様に、被加算数Ｘ２を正負論理混在データバス１０２に出力する。 The X2 register 1912 stores a 1024-bit addend number X2. Similar to the X register 22 of the first embodiment, the X2 register 1912 outputs the added number X2 to the positive / negative logic mixed data bus 102.

加算部１９０３は、第１の実施形態の加算部１０００と同様に、正負論理混在データバス１０２ａを通じて１０２４ビットの被加算数Ｘ１を受け、正負論理混在データバス１０２ｂを通じて１０２４ビットの被加算数Ｘ２を受け、これらの受けたデータを加算し、加算結果（Ｘ１＋Ｘ２）を正負論理混在データバス１０８に出力する。 Similar to the adding unit 1000 of the first embodiment, the adding unit 1903 receives the 1024-bit added number X1 through the positive / negative logic mixed data bus 102a, and receives the 1024-bit added number X2 through the positive / negative logic mixed data bus 102b. The received data is added, and the addition result (X1 + X2) is output to the positive / negative logic mixed data bus 108.

変換器１５０は、正負論理混在データバス１０８の加算結果（Ｘ１＋Ｘ２）を、正論理に変換して、データバス１１２を通じてＡレジスタ１９１４に出力する。 The converter 150 converts the addition result (X1 + X2) of the positive / negative logic mixed data bus 108 into positive logic, and outputs it to the A register 1914 through the data bus 112.

このようにして、Ａレジスタに、被加算数Ｘ１と被加算数Ｘ２との加算結果が格納される。 In this way, the addition result of the added number X1 and the added number X2 is stored in the A register.

以上のように、本実施の形態に係る加算回路によれば、被加算数Ｘ１またはＸ２が零のときに電力消費量が小さくなるのを防止することができるので、暗号処理において秘匿データとなる被加算数Ｘ１またはＸ２が特定されるのを防止することができる。 As described above, according to the adder circuit according to the present embodiment, it is possible to prevent the power consumption from becoming small when the addend number X1 or X2 is zero. It is possible to prevent the addend number X1 or X2 from being specified.

なお、本実施の形態では、Ａレジスタ１９１４に加算結果が格納されるものとしたが、これに限定するものではなく、Ｘ１レジスタ１９１１とＸ２レジスタ１９１２のいずれかに加算結果を格納するものとしてもよく、この場合、Ａレジスタ１９１４は不要となる。 In this embodiment, the addition result is stored in the A register 1914. However, the present invention is not limited to this, and the addition result may be stored in either the X1 register 1911 or the X2 register 1912. In this case, the A register 1914 is unnecessary.

［第９の実施形態］
本実施の形態は、入力信号の変化の相違によって消費電力が変化しない、論理回路の一種であるインバータ回路に関する。 [Ninth Embodiment]
The present embodiment relates to an inverter circuit which is a kind of logic circuit in which power consumption does not change due to a difference in change of an input signal.

（従来のインバータ回路の構成）
図３６は、従来のインバータ回路の構成を示す図である。同図を参照して、従来のインバータ回路９４９では、入力信号ｉｎ１が「Ｈ」から「Ｌ」に変化すると、ＮチャネルＭＯＳトランジスタＮＴ２がオフとなり、ＰチャネルＭＯＳトランジスタＰＴ１がオンとなる。これにより、電源から出力端子に電流が供給され、出力信号ｏｕｔ１が「Ｈ」となる。したがって、この場合には、電力が消費される。 (Conventional inverter circuit configuration)
FIG. 36 is a diagram showing a configuration of a conventional inverter circuit. Referring to the figure, in conventional inverter circuit 949, when input signal in1 changes from "H" to "L", N-channel MOS transistor NT2 is turned off and P-channel MOS transistor PT1 is turned on. As a result, a current is supplied from the power source to the output terminal, and the output signal out1 becomes “H”. Therefore, in this case, power is consumed.

一方、入力信号ｉｎ１が「Ｌ」から「Ｈ」に変化すると、ＮチャネルＭＯＳトランジスタＮＴ２がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１がオフとなる。これにより、出力端子から電流がグランドに流れ、出力信号ｏｕｔ１は「Ｌ」となる。したがって、この場合には、電力が消費されない。 On the other hand, when input signal in1 changes from “L” to “H”, N-channel MOS transistor NT2 is turned on and P-channel MOS transistor PT1 is turned off. As a result, a current flows from the output terminal to the ground, and the output signal out1 becomes “L”. Therefore, in this case, power is not consumed.

このように、従来のインバータ回路では、入力信号がどのように変化するかに応じて、消費する電力が相違する。それゆえ、ＤＰＡなどによって消費電力を解析することによって、インバータ回路に入力される信号がどのように変化したかの特定が可能となり、それによって、暗号処理に用いられる鍵などの秘匿データを傍受することができる。 Thus, in the conventional inverter circuit, the consumed electric power differs depending on how the input signal changes. Therefore, by analyzing the power consumption using DPA or the like, it becomes possible to specify how the signal input to the inverter circuit has changed, thereby intercepting secret data such as keys used for cryptographic processing. be able to.

（本実施の形態のインバータ回路の構成）
図３７は、第９の実施形態に係るインバータ回路の構成を示す図である。同図を参照して、このインバータ回路９５０は、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４と、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ３とを含む。 (Configuration of the inverter circuit of the present embodiment)
FIG. 37 is a diagram showing the configuration of the inverter circuit according to the ninth embodiment. Referring to FIG. 8, inverter circuit 950 includes P channel MOS transistors PT1, PT2, PT3, PT4 and N channel MOS transistors NT1, NT2, NT3.

ＰチャネルＭＯＳトランジスタＰＴ１は、そのソースが電源に接続され、そのドレインがノードＮ１に接続し、そのゲートには制御信号ｃｔｒｌ１が入力される。 P-channel MOS transistor PT1 has a source connected to the power supply, a drain connected to node N1, and a gate to which control signal ctrl1 is input.

ＰチャネルＭＯＳトランジスタＰＴ２は、そのソースが電源に接続され、そのドレインがノードＮ２に接続し、そのゲートには制御信号ｃｔｒｌ１が入力される。 P-channel MOS transistor PT2 has its source connected to the power supply, its drain connected to node N2, and its gate receiving control signal ctrl1.

ＰチャネルＭＯＳトランジスタＰＴ３は、そのソースが電源に接続され、そのドレインがＰチャネルＭＯＳトランジスタＰＴ４のゲートおよびノードＮ２に接続され、そのゲートがＰチャネルＭＯＳトランジスタＰＴ４のドレインおよびノードＮ１に接続される。 P channel MOS transistor PT3 has its source connected to the power supply, its drain connected to the gate of P channel MOS transistor PT4 and node N2, and its gate connected to the drain of P channel MOS transistor PT4 and node N1.

ＰチャネルＭＯＳトランジスタＰＴ４は、そのソースが電源に接続され、そのドレインがＰチャネルＭＯＳトランジスタＰＴ３のゲートおよびノードＮ１に接続され、そのゲートがＰチャネルＭＯＳトランジスタＰＴ３のドレインおよびノードＮ２に接続される。 P channel MOS transistor PT4 has its source connected to the power supply, its drain connected to the gate of P channel MOS transistor PT3 and node N1, and its gate connected to the drain of P channel MOS transistor PT3 and node N2.

ＮチャネルＭＯＳトランジスタＮＴ３は、そのソースが接地され、そのドレインがノードＮ３に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 N-channel MOS transistor NT3 has a source grounded, a drain connected to node N3, and a control signal ctrl1 input to the gate.

ＮチャネルＭＯＳトランジスタＮＴ１は、そのソースがノードＮ３に接続され、そのドレインがノードＮ１に接続され、そのゲートには入力信号ｉｎ１が入力される。 N channel MOS transistor NT1 has its source connected to node N3, its drain connected to node N1, and its gate receiving input signal in1.

ＮチャネルＭＯＳトランジスタＮＴ２は、そのソースがノードＮ３に接続され、そのドレインがノードＮ２に接続され、そのゲートには反転入力信号ｉｎＢ１が入力される。 N channel MOS transistor NT2 has its source connected to node N3, its drain connected to node N2, and its gate receiving inverted input signal inB1.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮチャネルＭＯＳトランジスタＮＴ３は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ１およびＮ２を「Ｈ」にする。 P-channel MOS transistors PT1, PT2 and N-channel MOS transistor NT3 belong to the first group, and when control signal ctrl1 is activated, that is, “L”, nodes N1 and N2 are set to “H”.

ＮチャネルＭＯＳトランジスタＮＴ１は、第２群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ１が「Ｈ」になると、ノードＮ１を「Ｌ」にする。 N-channel MOS transistor NT1 belongs to the second group, and when control signal ctrl1 is inactive, that is, “H”, when input signal in1 becomes “H”, node N1 is set to “L”.

ＮチャネルＭＯＳトランジスタＮＴ２は、第３群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、反転入力信号ｉｎＢ１が「Ｈ」になると、ノードＮ２を「Ｌ」にする。 The N-channel MOS transistor NT2 belongs to the third group, and when the control signal ctrl1 is inactive, that is, “H”, when the inverted input signal inB1 becomes “H”, the node N2 is set to “L”.

ノードＮ１は、正論理の出力端子と接続され、正論理の出力端子から、出力信号ｏｕｔ１が出力される。ノードＮ２は、負論理の出力端子と接続され、負論理の出力端子から反転出力信号ｏｕｔＢ１が出力される。 The node N1 is connected to a positive logic output terminal, and an output signal out1 is output from the positive logic output terminal. The node N2 is connected to a negative logic output terminal, and an inverted output signal outB1 is output from the negative logic output terminal.

（動作１）
次に、このインバータ回路９５０の動作を説明する。図３８は、インバータ回路９５０に入力および出力される信号の時間的な変化の一例を示す図である。同図を参照して、期間１では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。期間１では、入力信号ｉｎ１を「Ｈ」とし、反転入力信号ｉｎＢ１を「Ｌ」とする。これにより、ＮチャネルＭＯＳトランジスタＮＴ１がオン、ＮチャネルＭＯＳトランジスタＮＴ２がオフとなる。ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ１がオンにより、出力信号ｏｕｔ１は「Ｌ」となる。また、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 (Operation 1)
Next, the operation of the inverter circuit 950 will be described. FIG. 38 is a diagram illustrating an example of a temporal change in a signal input to and output from the inverter circuit 950. Referring to the figure, in period 1, control signal ctrl1 becomes “H”. Thereby, N channel MOS transistor NT3 is turned on and P channel MOS transistors PT1, PT2 are turned off. In the period 1, the input signal in1 is set to “H” and the inverted input signal inB1 is set to “L”. As a result, N channel MOS transistor NT1 is turned on and N channel MOS transistor NT2 is turned off. When the N channel MOS transistors NT3 and NT1 are turned on, the output signal out1 becomes "L". Further, when the output signal out1 (= “L”) is input to the gate of the P-channel MOS transistor PT3, the P-channel MOS transistor PT3 is turned on, and the inverted output signal outB1 becomes “H”.

次に、期間２では、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオフとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。期間２の途中で、入力信号ｉｎ１が「Ｌ」に変化し、反転入力信号ｉｎＢ１が「Ｈ」に変化し、それにより、ＮチャネルＭＯＳトランジスタＮＴ１がオフに変化し、ＮチャネルＭＯＳトランジスタＮＴ２がオンに変化する。しかし、ＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２のオン／オフ状態に係らず、ＮチャネルＭＯＳトランジスタＮＴ３がオフ、およびＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンによって、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれもが「Ｈ」となる。したがって、出力信号ｏｕｔ１は、期間２では常に「Ｈ」となる。 Next, in the period 2, the control signal ctrl1 becomes “L”. Thereby, N channel MOS transistor NT3 is turned off and P channel MOS transistors PT1, PT2 are turned on. In the middle of period 2, the input signal in1 changes to “L”, the inverted input signal inB1 changes to “H”, whereby the N-channel MOS transistor NT1 changes to OFF and the N-channel MOS transistor NT2 turns on. To change. However, regardless of whether N-channel MOS transistors NT1 and NT2 are on or off, N-channel MOS transistor NT3 is off and P-channel MOS transistors PT1 and PT2 are on, so that both output signal out1 and inverted output signal outB1 are “H”. Therefore, the output signal out 1 is always “H” in the period 2.

次に、期間３では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。また、ＮチャネルＭＯＳトランジスタＮＴ１はオフであり、ＮチャネルＭＯＳトランジスタＮＴ２はオンである。ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ２がオンにより、反転出力信号ｏｕｔＢ１は「Ｌ」となる。また、反転出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 Next, in the period 3, the control signal ctrl1 becomes “H”. Thereby, N channel MOS transistor NT3 is turned on and P channel MOS transistors PT1, PT2 are turned off. N channel MOS transistor NT1 is off, and N channel MOS transistor NT2 is on. When the N-channel MOS transistors NT3 and NT2 are turned on, the inverted output signal outB1 becomes “L”. Further, when the inverted output signal outB1 (= “L”) is input to the gate of the P-channel MOS transistor PT4, the P-channel MOS transistor PT4 is turned on, and the output signal out1 becomes “H”.

（動作２）
図３９は、インバータ回路９５０に入力および出力される信号の時間的な変化の別の例を示す図である。同図を参照して、期間１では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。期間１では、入力信号ｉｎ１を「Ｌ」とし、反転入力信号ｉｎＢ１を「Ｈ」とする。これにより、ＮチャネルＭＯＳトランジスタＮＴ１がオフ、ＮチャネルＭＯＳトランジスタＮＴ２がオンとなる。ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ２がオンにより、反転出力信号ｏｕｔＢ１は「Ｌ」となる。また、反転出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 (Operation 2)
FIG. 39 is a diagram illustrating another example of a temporal change in a signal input to and output from the inverter circuit 950. In FIG. Referring to the figure, in period 1, control signal ctrl1 becomes “H”. Thereby, N channel MOS transistor NT3 is turned on and P channel MOS transistors PT1, PT2 are turned off. In the period 1, the input signal in1 is set to “L” and the inverted input signal inB1 is set to “H”. Thereby, N channel MOS transistor NT1 is turned off and N channel MOS transistor NT2 is turned on. When the N-channel MOS transistors NT3 and NT2 are turned on, the inverted output signal outB1 becomes “L”. Further, when the inverted output signal outB1 (= “L”) is input to the gate of the P-channel MOS transistor PT4, the P-channel MOS transistor PT4 is turned on, and the output signal out1 becomes “H”.

次に、期間２では、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオフとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。期間２の途中では、入力信号ｉｎ１が「Ｈ」に変化し、反転入力信号ｉｎＢ１が「Ｌ」に変化し、それにより、ＮチャネルＭＯＳトランジスタＮＴ１がオンに変化し、ＮチャネルＭＯＳトランジスタＮＴ２がオフに変化する。しかし、ＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２のオン／オフ状態に係らず、ＮチャネルＭＯＳトランジスタＮＴ３がオフ、およびＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンによって、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれもが「Ｈ」となる。したがって、出力信号ｏｕｔ１は、期間２では常に「Ｈ」となる。 Next, in the period 2, the control signal ctrl1 becomes “L”. Thereby, N channel MOS transistor NT3 is turned off and P channel MOS transistors PT1, PT2 are turned on. In the middle of period 2, the input signal in1 changes to “H”, the inverted input signal inB1 changes to “L”, whereby the N-channel MOS transistor NT1 changes to ON and the N-channel MOS transistor NT2 turns OFF. To change. However, regardless of whether N-channel MOS transistors NT1 and NT2 are on or off, N-channel MOS transistor NT3 is off and P-channel MOS transistors PT1 and PT2 are on, so that both output signal out1 and inverted output signal outB1 are “H”. Therefore, the output signal out 1 is always “H” in the period 2.

次に、期間３では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。また、ＮチャネルＭＯＳトランジスタＮＴ１はオンであり、ＮチャネルＭＯＳトランジスタＮＴ２はオフである。ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ１がオンにより、出力信号ｏｕｔ１は「Ｌ」となる。また、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 Next, in the period 3, the control signal ctrl1 becomes “H”. Thereby, N channel MOS transistor NT3 is turned on and P channel MOS transistors PT1, PT2 are turned off. N channel MOS transistor NT1 is on, and N channel MOS transistor NT2 is off. When the N channel MOS transistors NT3 and NT1 are turned on, the output signal out1 becomes "L". Further, when the output signal out1 (= “L”) is input to the gate of the P-channel MOS transistor PT3, the P-channel MOS transistor PT3 is turned on, and the inverted output signal outB1 becomes “H”.

図４０は、インバータ回路９５０の入出力関係をまとめた図である。同図を参照して、制御信号ｃｔｒｌ１が非活性化、つまり「１」（＝「Ｈ」）となる期間１および期間３では、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれかが「１」（＝「Ｈ」）となり、他方が「０」（＝「Ｌ」）となる。また、制御信号ｃｔｒｌ１が活性化、つまり「０」（＝「Ｌ」）となる期間２では、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれもが「１」（＝「Ｈ」）となる。 FIG. 40 is a diagram summarizing the input / output relationships of the inverter circuit 950. Referring to FIG. 8, in period 1 and period 3 in which control signal ctrl1 is inactivated, that is, “1” (= “H”), one of output signal out1 and inverted output signal outB1 is “1” ( = “H”) and the other becomes “0” (= “L”). In the period 2 in which the control signal ctrl1 is activated, that is, “0” (= “L”), both the output signal out1 and the inverted output signal outB1 are “1” (= “H”).

以上のように、本実施の形態に係るインバータ回路によれば、期間２において入力信号ｉｎ１および反転出力信号ｉｎＢ１がどのように変化したかに係らず、期間１で出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある一方が期間２において「Ｈ」に変化し（充電）、さらに期間３において他方が「Ｌ」に変化する（放電）ので、入力信号の変化の相違によって、消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。 As described above, according to the inverter circuit of the present embodiment, the output signal out1 and the inverted output signal outB1 in the period 1 regardless of how the input signal in1 and the inverted output signal inB1 change in the period 2. Of these, one at “L” level changes to “H” in period 2 (charge), and the other changes to “L” in period 3 (discharge). It is possible to prevent the power from changing. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis.

［第１０の実施形態］
本実施の形態は、入力信号の変化の相違によって消費電力が変化しない、論理回路の一種であるＮＡＮＤ回路に関する。 [Tenth embodiment]
The present embodiment relates to a NAND circuit which is a kind of logic circuit in which power consumption does not change due to a difference in change of input signals.

（ＮＡＮＤ回路の構成）
図４１は、第１０の実施形態に係るＮＡＮＤ回路の構成を示す。同図を参照して、このＮＡＮＤ回路９５１は、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４と、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６とを含む。 (Configuration of NAND circuit)
FIG. 41 shows the configuration of the NAND circuit according to the tenth embodiment. Referring to FIG. 8, NAND circuit 951 includes P channel MOS transistors PT1, PT2, PT3, PT4 and N channel MOS transistors NT1, NT2, NT3, NT4, NT5, NT6.

ＮチャネルＭＯＳトランジスタＮＴ５は、そのソースが接地され、そのドレインがノードＮ３に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 N-channel MOS transistor NT5 has a source grounded, a drain connected to node N3, and a control signal ctrl1 input to the gate.

ＮチャネルＭＯＳトランジスタＮＴ１は、そのソースがノードＮ４に接続され、そのドレインがノードＮ１に接続され、そのゲートには入力信号ｉｎ１が入力される。 N channel MOS transistor NT1 has its source connected to node N4, its drain connected to node N1, and its gate receiving input signal in1.

ＮチャネルＭＯＳトランジスタＮＴ６は、そのソースがノードＮ５に接続され、そのドレインがノードＮ２に接続され、そのゲートには電源が入力される。 N channel MOS transistor NT6 has its source connected to node N5, its drain connected to node N2, and its gate supplied with power.

ＮチャネルＭＯＳトランジスタＮＴ７は、そのソースがノードＮ３に接続され、そのドレインがノードＮ４に接続され、そのゲートは接地される。 N channel MOS transistor NT7 has its source connected to node N3, its drain connected to node N4, and its gate grounded.

ＮチャネルＭＯＳトランジスタＮＴ２は、そのソースがノードＮ３に接続され、そのドレインがノードＮ４に接続され、そのゲートには入力信号ｉｎ２が入力される。 N channel MOS transistor NT2 has its source connected to node N3, its drain connected to node N4, and its gate receiving input signal in2.

ＮチャネルＭＯＳトランジスタＮＴ３は、そのソースがノードＮ３に接続され、そのドレインがノードＮ５に接続され、そのゲートには反転入力信号ｉｎＢ１が入力される。 N-channel MOS transistor NT3 has its source connected to node N3, its drain connected to node N5, and its gate receiving inverted input signal inB1.

ＮチャネルＭＯＳトランジスタＮＴ４は、そのソースがノードＮ３に接続され、そのドレインがノードＮ５に接続され、そのゲートには反転入力信号ｉｎＢ２が入力される。 N-channel MOS transistor NT4 has its source connected to node N3, its drain connected to node N5, and its gate receiving inverted input signal inB2.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮチャネルＭＯＳトランジスタＮＴ５は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ１およびＮ２を「Ｈ」にする。 P-channel MOS transistors PT1, PT2 and N-channel MOS transistor NT5 belong to the first group, and when control signal ctrl1 is activated, that is, “L”, nodes N1 and N2 are set to “H”.

ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ７，ＮＴ２は、第２群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ１，ｉｎ２が「Ｈ」になると、ノードＮ１を「Ｌ」にする。 N-channel MOS transistors NT1, NT7, NT2 belong to the second group, and when input signal in1, in2 becomes “H” when control signal ctrl1 is inactive, that is, “H”, node N1 is set to “L”. To.

ＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ３，ＮＴ４は、第３群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、反転入力信号ｉｎＢ１またはｉｎＢ２が「Ｈ」になると、ノードＮ２を「Ｌ」にする。 N-channel MOS transistors NT6, NT3 and NT4 belong to the third group. When the inverted input signal inB1 or inB2 becomes “H” when the control signal ctrl1 is inactive, that is, “H”, the node N2 becomes “L”. "

（動作）
次に、このＮＡＮＤ回路９５１に入力される信号と出力される信号の関係を説明する。図４２は、ＮＡＮＤ回路９５１の入出力関係をまとめた図である。同図の期間１、期間２、期間３は、第９の実施形態と同様に、この順序で変化し、入力信号ｉｎ１，ｉｎ２、および反転入力信号ｉｎＢ１，ｉｎＢ２のレベルが変化するのは、期間２に限定される。 (Operation)
Next, the relationship between the signal input to the NAND circuit 951 and the output signal will be described. FIG. 42 is a diagram summarizing the input / output relationships of the NAND circuit 951. Similarly to the ninth embodiment, the period 1, the period 2 and the period 3 in the figure change in this order, and the levels of the input signals in1 and in2 and the inverted input signals inB1 and inB2 change. Limited to two.

同図を参照して、期間１および期間３では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ５がオン、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。 Referring to FIG. 8, in period 1 and period 3, control signal ctrl1 is “H”. As a result, N channel MOS transistor NT5 is turned on and P channel MOS transistors PT1 and PT2 are turned off.

期間１および期間３で、入力信号ｉｎ１が「Ｈ」、入力信号ｉｎ２が「Ｈ」、反転入力信号ｉｎＢ１が「Ｌ」、かつ反転入力信号ｉｎＢ２が「Ｌ」のとき、ＮチャネルＭＯＳトランジスタＮＴ１がオン、ＮチャネルＭＯＳトランジスタＮＴ２がオン、ＮチャネルＭＯＳトランジスタＮＴ３がオフ、かつＮチャネルＭＯＳトランジスタＮＴ４がオフとなる。 In period 1 and period 3, when the input signal in1 is “H”, the input signal in2 is “H”, the inverted input signal inB1 is “L”, and the inverted input signal inB2 is “L”, the N-channel MOS transistor NT1 is On, N-channel MOS transistor NT2 is on, N-channel MOS transistor NT3 is off, and N-channel MOS transistor NT4 is off.

ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ５がオンにより、出力信号ｏｕｔ１は、「Ｌ」となる。また、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４がオフであり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 When N channel MOS transistors NT1, NT2 and NT5 are turned on, output signal out1 becomes "L". Further, the N-channel MOS transistors NT3 and NT4 are off, and the output signal out1 (= “L”) is input to the gate of the P-channel MOS transistor PT3, whereby the P-channel MOS transistor PT3 is turned on and the inverted output signal outB1 becomes “H”.

期間１および期間３で、入力信号ｉｎ１が「Ｈ」、入力信号ｉｎ２が「Ｈ」、反転入力信号ｉｎＢ１が「Ｌ」、かつ反転入力信号ｉｎＢ２が「Ｌ」以外のときには、ＮチャネルＭＯＳトランジスタＮＴ１とＮＴ２の一方がオンとなり、他方がオフとなる。また、ＮチャネルＭＯＳトランジスタＮＴ３とＮＴ４の一方がオンとなり、他方がオフとなる。ＮチャネルＭＯＳトランジスタＮＴ５と、ＮＴ３またはＮＴ４とがオンにより、反転出力信号ｏｕｔＢ１は「Ｌ」となる。また、ＮチャネルＭＯＳトランジスタＮＴ１またはＮＴ２がオフであり、反転出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 In periods 1 and 3, when the input signal in1 is “H”, the input signal in2 is “H”, the inverted input signal inB1 is “L”, and the inverted input signal inB2 is other than “L”, the N-channel MOS transistor NT1 And NT2 are turned on and the other is turned off. Also, one of N channel MOS transistors NT3 and NT4 is turned on and the other is turned off. When the N channel MOS transistor NT5 and NT3 or NT4 are turned on, the inverted output signal outB1 becomes "L". Further, when the N channel MOS transistor NT1 or NT2 is off and the inverted output signal outB1 (= “L”) is input to the gate of the P channel MOS transistor PT4, the P channel MOS transistor PT4 is turned on, and the output signal out1 becomes “H”.

一方、期間２では、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ５がオフ、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。 On the other hand, in the period 2, the control signal ctrl1 becomes “L”. As a result, N channel MOS transistor NT5 is turned off and P channel MOS transistors PT1 and PT2 are turned on.

このときには、入力信号ｉｎ１，ｉｎ２、および反転入力信号ｉｎＢ１，ｉｎＢ２のレベルに係らず、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１は、いずれも「Ｈ」となる。したがって、第９の実施形態のインバータ回路と同様に、期間２において、入力信号ｉｎ１，ｉｎ２、反転出力信号ｉｎＢ１，ｉｎＢ２のレベルを変化させることができる。 At this time, the output signal out1 and the inverted output signal outB1 are both “H” regardless of the levels of the input signals in1 and in2 and the inverted input signals inB1 and inB2. Therefore, similarly to the inverter circuit of the ninth embodiment, the levels of the input signals in1, in2 and the inverted output signals inB1, inB2 can be changed in the period 2.

以上のように、本実施の形態に係るＮＡＮＤ回路によれば、期間２において、入力信号ｉｎ１，ｉｎ２、反転入力信号ｉｎＢ１，ｉｎＢ２がどのように変化したかに係らず、期間１で出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある方が期間２において「Ｈ」に変化し（充電）、さらに期間３において出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちのいずれかが「Ｌ」に変化する（放電）ので、入力信号の変化の相違によって消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。 As described above, according to the NAND circuit according to the present embodiment, the output signal out1 in the period 1 regardless of how the input signals in1, in2 and the inverted input signals inB1, inB2 have changed in the period 2. And the inverted output signal outB1 which is at the “L” level changes to “H” in the period 2 (charge), and in the period 3, either the output signal out1 or the inverted output signal outB1 is “L”. Therefore, it is possible to prevent the power consumption from changing due to the difference in the change in the input signal. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis.

［第１１の実施形態］
本実施の形態は、入力信号の変化の相違によって消費電力が変化しない、論理回路の一種である加算回路に関する。 [Eleventh embodiment]
The present embodiment relates to an adder circuit, which is a kind of logic circuit, in which power consumption does not change due to a difference in change of input signals.

（加算回路の構成）
図４３は、第１１の実施形態に係る加算回路の構成を示す図である。同図を参照して、この加算回路は、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ８と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３２とを備える。 (Configuration of addition circuit)
FIG. 43 is a diagram showing the configuration of the adder circuit according to the eleventh embodiment. Referring to FIG. 6, this adder circuit includes P channel MOS transistors PT1 to PT8 and N channel MOS transistors NT1 to NT32.

ＮチャネルＭＯＳトランジスタＮＴ２１は、そのソースが接地され、そのドレインがノードＮ３に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 N-channel MOS transistor NT21 has a source grounded, a drain connected to node N3, and a control signal ctrl1 input to the gate.

ＮチャネルＭＯＳトランジスタＮＴ１は、そのソースがノードＮ４に接続され、そのドレインがノードＮ１に接続され、そのゲートには反転キャリー入力信号ｃｉｎＢ１が入力される。 N channel MOS transistor NT1 has its source connected to node N4, its drain connected to node N1, and its gate receiving inverted carry input signal cinB1.

ＮチャネルＭＯＳトランジスタＮＴ２は、そのソースがノードＮ５に接続され、そのドレインがノードＮ１に接続され、そのゲートにはキャリー入力信号ｃｉｎ１が入力される。 N channel MOS transistor NT2 has its source connected to node N5, its drain connected to node N1, and its gate receiving carry input signal cin1.

ＮチャネルＭＯＳトランジスタＮＴ１１は、そのソースがノードＮ６に接続され、そのドレインがノードＮ２に接続され、そのゲートには反転キャリー入力信号ｃｉｎＢ１が入力される。 N channel MOS transistor NT11 has its source connected to node N6, its drain connected to node N2, and its gate receiving inverted carry input signal cinB1.

ＮチャネルＭＯＳトランジスタＮＴ１２は、そのソースがノードＮ７に接続され、そのドレインがノードＮ２に接続され、そのゲートにはキャリー入力信号ｃｉｎ１が入力される。 N channel MOS transistor NT12 has its source connected to node N7, its drain connected to node N2, and its gate receiving carry input signal cin1.

ノードＮ４とノードＮ３との間には、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ３およびＮＴ４と、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ５およびＮＴ６とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ３のゲートには、入力信号ｉｎ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ４のゲートには、入力信号ｉｎ２が入力され、ＮチャネルＭＯＳトランジスタＮＴ５のゲートには、反転入力信号ｉｎＢ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ６のゲートには、反転入力信号ｉｎＢ２が入力される。 Between node N4 and node N3, N-channel MOS transistors NT3 and NT4 connected in series and N-channel MOS transistors NT5 and NT6 connected in series are provided. Input signal in1 is input to the gate of N channel MOS transistor NT3, input signal in2 is input to the gate of N channel MOS transistor NT4, and inverted input signal inB1 is input to the gate of N channel MOS transistor NT5. The inverted input signal inB2 is input to the gate of the N-channel MOS transistor NT6.

ノードＮ５とノードＮ３との間には、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ７およびＮＴ８と、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ９およびＮＴ１０とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ７のゲートには、入力信号ｉｎ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ８のゲートには、反転入力信号ｉｎＢ２が入力され、ＮチャネルＭＯＳトランジスタＮＴ９のゲートには、反転入力信号ｉｎＢ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ１０のゲートには、入力信号ｉｎ２が入力される。 Between node N5 and node N3, N-channel MOS transistors NT7 and NT8 connected in series and N-channel MOS transistors NT9 and NT10 connected in series are provided. Input signal in1 is input to the gate of N channel MOS transistor NT7, inverted input signal inB2 is input to the gate of N channel MOS transistor NT8, and inverted input signal inB1 is input to the gate of N channel MOS transistor NT9. The input signal in2 is input to the gate of the N-channel MOS transistor NT10.

ノードＮ６とノードＮ３との間には、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ１３およびＮＴ１４と、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ１５およびＮＴ１６とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ１３のゲートには、入力信号ｉｎ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ１４のゲートには、反転入力信号ｉｎＢ２が入力され、ＮチャネルＭＯＳトランジスタＮＴ１５のゲートには、反転入力信号ｉｎＢ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ１６のゲートには、入力信号ｉｎ２が入力される。 Between node N6 and node N3, N-channel MOS transistors NT13 and NT14 connected in series and N-channel MOS transistors NT15 and NT16 connected in series are provided. An input signal in1 is input to the gate of N channel MOS transistor NT13, an inverted input signal inB2 is input to the gate of N channel MOS transistor NT14, and an inverted input signal inB1 is input to the gate of N channel MOS transistor NT15. The input signal in2 is input to the gate of the N channel MOS transistor NT16.

ノードＮ７とノードＮ３との間には、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ１７およびＮＴ１８と、直列に接続されたＮチャネルＭＯＳトランジスタＮＴ１９およびＮＴ２０とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ１７のゲートには、入力信号ｉｎ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ１８のゲートには、入力信号ｉｎ２が入力され、ＮチャネルＭＯＳトランジスタＮＴ１９のゲートには、反転入力信号ｉｎＢ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ２０のゲートには、反転入力信号ｉｎＢ２が入力される。 Between node N7 and node N3, N-channel MOS transistors NT17 and NT18 connected in series and N-channel MOS transistors NT19 and NT20 connected in series are provided. The input signal in1 is input to the gate of the N channel MOS transistor NT17, the input signal in2 is input to the gate of the N channel MOS transistor NT18, and the inverted input signal inB1 is input to the gate of the N channel MOS transistor NT19. The inverted input signal inB2 is input to the gate of the N channel MOS transistor NT20.

ＰチャネルＭＯＳトランジスタＰＴ５は、そのソースが電源に接続され、そのドレインがノードＮ８に接続し、そのゲートには制御信号ｃｔｒｌ１が入力される。 P channel MOS transistor PT5 has its source connected to the power supply, its drain connected to node N8, and its gate to which control signal ctrl1 is input.

ＰチャネルＭＯＳトランジスタＰＴ６は、そのソースが電源に接続され、そのドレインがノードＮ９に接続し、そのゲートには制御信号ｃｔｒｌ１が入力される。 P channel MOS transistor PT6 has its source connected to the power supply, its drain connected to node N9, and its gate receiving control signal ctrl1.

ＰチャネルＭＯＳトランジスタＰＴ７は、そのソースが電源に接続され、そのドレインがＰチャネルＭＯＳトランジスタＰＴ８のゲートおよびノードＮ９に接続され、そのゲートがＰチャネルＭＯＳトランジスタＰＴ８のドレインおよびノードＮ８に接続される。 P channel MOS transistor PT7 has its source connected to the power supply, its drain connected to the gate of P channel MOS transistor PT8 and node N9, and its gate connected to the drain of P channel MOS transistor PT8 and node N8.

ＰチャネルＭＯＳトランジスタＰＴ８は、そのソースが電源に接続され、そのドレインがＰチャネルＭＯＳトランジスタＰＴ７のゲートおよびノードＮ８に接続され、そのゲートがＰチャネルＭＯＳトランジスタＰＴ７のドレインおよびノードＮ９に接続される。 P channel MOS transistor PT8 has its source connected to the power supply, its drain connected to the gate of P channel MOS transistor PT7 and node N8, and its gate connected to the drain of P channel MOS transistor PT7 and node N9.

ＮチャネルＭＯＳトランジスタＮＴ３２は、そのソースが接地され、そのドレインがノードＮ１０に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 N-channel MOS transistor NT32 has a source grounded, a drain connected to node N10, and a gate to which control signal ctrl1 is input.

ＮチャネルＭＯＳトランジスタＮＴ２２は、そのソースがノードＮ１１に接続され、そのドレインがノードＮ８に接続され、そのゲートには反転キャリー入力信号ｃｉｎＢ１が入力される。 N channel MOS transistor NT22 has a source connected to node N11, a drain connected to node N8, and an inverted carry input signal cinB1 input to the gate.

ＮチャネルＭＯＳトランジスタＮＴ２７は、そのソースがノードＮ１２に接続され、そのドレインがノードＮ９に接続され、そのゲートにはキャリー入力信号ｃｉｎ１が入力される。 N-channel MOS transistor NT27 has a source connected to node N12, a drain connected to node N9, and a gate to which carry input signal cin1 is input.

ノードＮ１１とノードＮ１０との間には、並列接続されたＮチャネルＭＯＳトランジスタＮＴ２３と、ＮチャネルＭＯＳトランジスタＮＴ２４とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ２３のゲートには、反転入力信号ｉｎＢ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ２４のゲートには、反転入力信号ｉｎＢ２が入力される。 N-channel MOS transistor NT23 and N-channel MOS transistor NT24 connected in parallel are provided between nodes N11 and N10. The inverted input signal inB1 is input to the gate of the N-channel MOS transistor NT23, and the inverted input signal inB2 is input to the gate of the N-channel MOS transistor NT24.

ノードＮ１２とノードＮ１０との間には、並列接続されたＮチャネルＭＯＳトランジスタＮＴ２８と、ＮチャネルＭＯＳトランジスタＮＴ２９とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ２８のゲートには、入力信号ｉｎ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ２９のゲートには、入力信号ｉｎ２が入力される。 N-channel MOS transistor NT28 and N-channel MOS transistor NT29 connected in parallel are provided between nodes N12 and N10. Input signal in1 is input to the gate of N channel MOS transistor NT28, and input signal in2 is input to the gate of N channel MOS transistor NT29.

ノードＮ８とノードＮ１０との間には、直列接続されたＮチャネルＭＯＳトランジスタＮＴ２５と、ＮチャネルＭＯＳトランジスタＮＴ２６とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ２５のゲートには、反転入力信号ｉｎＢ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ２６のゲートには、反転入力信号ｉｎＢ２が入力される。 An N channel MOS transistor NT25 and an N channel MOS transistor NT26 connected in series are provided between node N8 and node N10. An inverted input signal inB1 is input to the gate of N channel MOS transistor NT25, and an inverted input signal inB2 is input to the gate of N channel MOS transistor NT26.

ノードＮ９とノードＮ１０との間には、直列接続されたＮチャネルＭＯＳトランジスタＮＴ３０と、ＮチャネルＭＯＳトランジスタＮＴ３１とが設けられる。ＮチャネルＭＯＳトランジスタＮＴ３０のゲートには、入力信号ｉｎ１が入力され、ＮチャネルＭＯＳトランジスタＮＴ３１のゲートには、入力信号ｉｎ２が入力される。 Between node N9 and node N10, an N channel MOS transistor NT30 and an N channel MOS transistor NT31 connected in series are provided. Input signal in1 is input to the gate of N channel MOS transistor NT30, and input signal in2 is input to the gate of N channel MOS transistor NT31.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮチャネルＭＯＳトランジスタＮＴ２１は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ１およびＮ２を「Ｈ」にする。 P-channel MOS transistors PT1, PT2 and N-channel MOS transistor NT21 belong to the first group, and when control signal ctrl1 is activated, that is, “L”, nodes N1 and N2 are set to “H”.

ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ１０は、第２群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ１，ｉｎ２、反転入力信号ｉｎＢ１，ｉｎＢ２、キャリー入力信号ｃｉｎ１、反転キャリー入力信号ｃｉｎＢ１が所定のレベルになると、ノードＮ１を「Ｌ」にする。 N-channel MOS transistors NT1 to NT10 belong to the second group, and when control signal ctrl1 is inactive, that is, “H”, input signals in1, in2, inverted input signals inB1, inB2, carry input signal cin1, inverted carry When the input signal cinB1 becomes a predetermined level, the node N1 is set to “L”.

ＮチャネルＭＯＳトランジスタＮＴ２は、第３群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ１，ｉｎ２、反転入力信号ｉｎＢ１，ｉｎＢ２、キャリー入力信号ｃｉｎ１、反転キャリー入力信号ｃｉｎＢ１が所定のレベルになると、ノードＮ１を「Ｌ」にする。 N-channel MOS transistor NT2 belongs to the third group, and when control signal ctrl1 is inactive, that is, “H”, input signals in1, in2, inverted input signals inB1, inB2, carry input signal cin1, inverted carry input signal When cinB1 reaches a predetermined level, the node N1 is set to “L”.

ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６、およびＮチャネルＭＯＳトランジスタＮＴ３２は、第１´群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ８およびＮ９を「Ｈ」にする。 P-channel MOS transistors PT5 and PT6 and N-channel MOS transistor NT32 belong to the first ′ group, and when control signal ctrl1 is activated, that is, “L”, nodes N8 and N9 are set to “H”.

ＮチャネルＭＯＳトランジスタＮＴ２２〜ＮＴ２６は、第２´群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、反転入力信号ｉｎＢ１，ｉｎＢ２、および反転キャリー入力信号ｃｉｎＢ１が所定のレベルになると、ノードＮ８を「Ｌ」にする。 N-channel MOS transistors NT22 to NT26 belong to the second 'group. When control signal ctrl1 is inactive, that is, "H", inverted input signals inB1 and inB2 and inverted carry input signal cinB1 are at a predetermined level. Node N8 is set to “L”.

ＮチャネルＭＯＳトランジスタＮＴ２は、第３´群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ１，ｉｎ２、およびキャリー入力信号ｃｉｎ１が所定のレベルになると、ノードＮ９を「Ｌ」にする。 The N-channel MOS transistor NT2 belongs to the third group, and when the control signal ctrl1 is inactive, that is, “H”, when the input signals in1 and in2 and the carry input signal cin1 become a predetermined level, the node N9 is Set to “L”.

ノードＮ１は、正論理の出力端子と接続され、正論理の出力端子から、出力信号ｏｕｔ１が出力される。ノードＮ２は、負論理の出力端子と接続され、負論理の出力端子から反転出力信号ｏｕｔＢ１が出力される。また、ノードＮ８は、正論理のキャリー出力端子と接続され、正論理のキャリー出力端子から、キャリー出力信号ｃｏｕｔ１が出力される。ノードＮ９は、負論理のキャリー出力端子と接続され、負論理のキャリー出力端子から反転キャリー出力信号ｃｏｕｔＢ１が出力される。 The node N1 is connected to a positive logic output terminal, and an output signal out1 is output from the positive logic output terminal. The node N2 is connected to a negative logic output terminal, and an inverted output signal outB1 is output from the negative logic output terminal. The node N8 is connected to a positive logic carry output terminal, and a carry output signal cout1 is output from the positive logic carry output terminal. The node N9 is connected to a negative logic carry output terminal, and an inverted carry output signal coutB1 is output from the negative logic carry output terminal.

（動作）
次に、この加算回路９５２に入力される信号と出力される信号の関係を説明する。図４４は、加算回路９５２の入出力関係をまとめた図である。同図の期間１、期間２、期間３は、第９の実施形態と同様に、この順序で変化し、入力信号ｉｎ１，ｉｎ２、反転入力信号ｉｎＢ１，ｉｎＢ２、キャリー入力信号ｃｉｎ１、および反転キャリー入力信号ｃｉｎＢ１のレベルが変化するのは、期間２に限定される。 (Operation)
Next, the relationship between the signal input to the adder circuit 952 and the output signal will be described. FIG. 44 is a diagram summarizing the input / output relationships of the adder circuit 952. Similarly to the ninth embodiment, the period 1, the period 2, and the period 3 in the figure change in this order, and the input signals in1, in2, the inverted input signals inB1, inB2, the carry input signal cin1, and the inverted carry input The change in the level of the signal cinB1 is limited to the period 2.

同図を参照して、期間１および期間３では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ２１がオン、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。また、ＮチャネルＭＯＳトランジスタＮＴ３２がオン、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６がオフとなる。 Referring to FIG. 8, in period 1 and period 3, control signal ctrl1 is “H”. As a result, N channel MOS transistor NT21 is turned on and P channel MOS transistors PT1 and PT2 are turned off. Further, N channel MOS transistor NT32 is turned on, and P channel MOS transistors PT5 and PT6 are turned off.

期間１および期間３の信号のレベルは、以下のようになる。 The signal levels in period 1 and period 3 are as follows.

（１）キャリー入力信号ｃｉｎ１が「Ｌ」、反転キャリー入力信号ｃｉｎＢ１が「Ｈ」、入力信号ｉｎ１が「Ｌ」、反転入力信号ｉｎＢ１が「Ｈ」、入力信号ｉｎ２が「Ｌ」、かつ反転入力信号ｉｎＢ２が「Ｈ」のときに、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ５，ＮＴ６がオンとなり、出力信号ｏｕｔ１は「Ｌ」となる。 (1) Carry input signal cin1 is “L”, inverted carry input signal cinB1 is “H”, input signal in1 is “L”, inverted input signal inB1 is “H”, input signal in2 is “L”, and inverted input When the signal inB2 is “H”, the N-channel MOS transistors NT1, NT5, NT6 are turned on, and the output signal out1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ１２，ＮＴ１３，ＮＴ１６，ＮＴ１７，ＮＴ１８がオフであり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT12, NT13, NT16, NT17, NT18 are off, and output signal out1 (= “L”) is input to the gate of P channel MOS transistor PT3, so that P channel MOS transistor PT3 The inverted output signal outB1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ２２，ＮＴ２３，ＮＴ２４，ＮＴ２５，ＮＴ２６がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT22, NT23, NT24, NT25, NT26 are turned on, and the carry output signal cout1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２７，ＮＴ２８，ＮＴ２９，ＮＴ３０，ＮＴ３１がオフであり、キャリー出力信号ｃｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ７のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ７がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT27, NT28, NT29, NT30, NT31 are off, and carry output signal cout1 (= “L”) is input to the gate of P channel MOS transistor PT7, thereby causing P channel MOS transistor PT7. Is turned on, and the inverted carry output signal coutB1 becomes “H”.

（２）キャリー入力信号ｃｉｎ１が「Ｌ」、反転キャリー入力信号ｃｉｎＢ１が「Ｈ」、入力信号ｉｎ１が「Ｌ」、反転入力信号ｉｎＢ１が「Ｈ」、入力信号ｉｎ２が「Ｈ」、かつ反転入力信号ｉｎＢ２が「Ｌ」のときに、ＮチャネルＭＯＳトランジスタＮＴ１１，ＮＴ１５，ＮＴ１６がオンとなり、反転出力信号ｏｕｔＢ１は「Ｌ」となる。 (2) Carry input signal cin1 is “L”, inverted carry input signal cinB1 is “H”, input signal in1 is “L”, inverted input signal inB1 is “H”, input signal in2 is “H”, and inverted input When the signal inB2 is “L”, the N-channel MOS transistors NT11, NT15, NT16 are turned on, and the inverted output signal outB1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ３，ＮＴ６，ＮＴ７，ＮＴ８がオフであり、出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 N channel MOS transistors NT2, NT3, NT6, NT7, NT8 are off, and output signal outB1 (= “L”) is input to the gate of P channel MOS transistor PT4, so that P channel MOS transistor PT4 becomes The output signal out1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ２２，ＮＴ２３がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT22 and NT23 are turned on, and the carry output signal cout1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２７，ＮＴ２８，ＮＴ３０がオフであり、キャリー出力信号ｃｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ７のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ７がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT27, NT28, NT30 are off, and carry output signal cout1 (= “L”) is input to the gate of P channel MOS transistor PT7, whereby P channel MOS transistor PT7 is turned on, The inverted carry output signal coutB1 becomes “H”.

（３）キャリー入力信号ｃｉｎ１が「Ｌ」、反転キャリー入力信号ｃｉｎＢ１が「Ｈ」、入力信号ｉｎ１が「Ｈ」、反転入力信号ｉｎＢ１が「Ｌ」、入力信号ｉｎ２が「Ｌ」、かつ反転入力信号ｉｎＢ２が「Ｈ」のときに、ＮチャネルＭＯＳトランジスタＮＴ１１，ＮＴ１３，ＮＴ１４がオンとなり、反転出力信号ｏｕｔＢ１は「Ｌ」となる。 (3) Carry input signal cin1 is “L”, inverted carry input signal cinB1 is “H”, input signal in1 is “H”, inverted input signal inB1 is “L”, input signal in2 is “L”, and inverted input When the signal inB2 is “H”, the N-channel MOS transistors NT11, NT13, NT14 are turned on, and the inverted output signal outB1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ４，ＮＴ５，ＮＴ９，ＮＴ１０がオフであり、出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 N channel MOS transistors NT2, NT4, NT5, NT9, NT10 are off, and output signal outB1 (= “L”) is input to the gate of P channel MOS transistor PT4, so that P channel MOS transistor PT4 becomes The output signal out1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ２２，ＮＴ２４がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT22 and NT24 are turned on, and the carry output signal cout1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２７，ＮＴ２９，ＮＴ３１がオフであり、キャリー出力信号ｃｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ７のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ７がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT27, NT29, NT31 are off, and carry output signal cout1 (= “L”) is input to the gate of P channel MOS transistor PT7, whereby P channel MOS transistor PT7 is turned on, The inverted carry output signal coutB1 becomes “H”.

（４）キャリー入力信号ｃｉｎ１が「Ｌ」、反転キャリー入力信号ｃｉｎＢ１が「Ｈ」、入力信号ｉｎ１が「Ｈ」、反転入力信号ｉｎＢ１が「Ｌ」、入力信号ｉｎ２が「Ｈ」、かつ反転入力信号ｉｎＢ２が「Ｌ」のときに、ＮチャネルＭＯＳトランジスタＮＴ１，Ｎ３５，ＮＴ４がオンとなり、出力信号ｏｕｔ１は、「Ｌ」となる。 (4) Carry input signal cin1 is “L”, inverted carry input signal cinB1 is “H”, input signal in1 is “H”, inverted input signal inB1 is “L”, input signal in2 is “H”, and inverted input When the signal inB2 is “L”, the N-channel MOS transistors NT1, N35, NT4 are turned on, and the output signal out1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ１２，ＮＴ１４，ＮＴ１５，ＮＴ１９，ＮＴ２０がオフであり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT12, NT14, NT15, NT19, NT20 are off, and output signal out1 (= “L”) is input to the gate of P channel MOS transistor PT3, so that P channel MOS transistor PT3 becomes The inverted output signal outB1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ３０，ＮＴ３１がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT30 and NT31 are turned on, and the inverted carry output signal coutB1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２３，ＮＴ２４，ＮＴ２５，ＮＴ２６がオフであり、キャリー出力信号ｃｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ８のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ８がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｈ」となる。 Further, N channel MOS transistors NT23, NT24, NT25, NT26 are off, and carry output signal coutB1 (= “L”) is input to the gate of P channel MOS transistor PT8, whereby P channel MOS transistor PT8 is turned on. Thus, the carry output signal cout1 becomes “H”.

（５）キャリー入力信号ｃｉｎ１が「Ｈ」、反転キャリー入力信号ｃｉｎＢ１が「Ｌ」、入力信号ｉｎ１が「Ｌ」、反転入力信号ｉｎＢ１が「Ｈ」、入力信号ｉｎ２が「Ｌ」、かつ反転入力信号ｉｎＢ２が「Ｈ」のときに、ＮチャネルＭＯＳトランジスタＮＴ１２，ＮＴ１９，ＮＴ２０がオンとなり、反転出力信号ｏｕｔ１は「Ｌ」となる。 (5) Carry input signal cin1 is “H”, inverted carry input signal cinB1 is “L”, input signal in1 is “L”, inverted input signal inB1 is “H”, input signal in2 is “L”, and inverted input When the signal inB2 is “H”, the N-channel MOS transistors NT12, NT19, NT20 are turned on, and the inverted output signal out1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ３，ＮＴ４，ＮＴ７，ＮＴ１０がオフであり、出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 N channel MOS transistors NT1, NT3, NT4, NT7, NT10 are off, and output signal outB1 (= “L”) is input to the gate of P channel MOS transistor PT4, so that P channel MOS transistor PT4 becomes The output signal out1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ２５，ＮＴ２６がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT25 and NT26 are turned on, and the carry output signal cout1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２８，ＮＴ２９，ＮＴ３０，ＮＴ３１がオフであり、キャリー出力信号ｃｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ７のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ７がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT28, NT29, NT30, NT31 are off, and carry output signal cout1 (= “L”) is input to the gate of P channel MOS transistor PT7, so that P channel MOS transistor PT7 is turned on. Thus, the inverted carry output signal coutB1 becomes “H”.

（６）キャリー入力信号ｃｉｎ１が「Ｈ」、反転キャリー入力信号ｃｉｎＢ１が「Ｌ」、入力信号ｉｎ１が「Ｌ」、反転入力信号ｉｎＢ１が「Ｈ」、入力信号ｉｎ２が「Ｈ」、かつ反転入力信号ｉｎＢ２が「Ｌ」のときに、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ１９，ＮＴ１０がオンとなり、出力信号ｏｕｔＢ１は「Ｌ」となる。 (6) Carry input signal cin1 is “H”, inverted carry input signal cinB1 is “L”, input signal in1 is “L”, inverted input signal inB1 is “H”, input signal in2 is “H”, and inverted input When the signal inB2 is “L”, the N-channel MOS transistors NT2, NT19, NT10 are turned on, and the output signal outB1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ１１，ＮＴ１３，ＮＴ１４，ＮＴ１７，ＮＴ２０がオフであり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT11, NT13, NT14, NT17, NT20 are off, and output signal out1 (= “L”) is input to the gate of P channel MOS transistor PT3, so that P channel MOS transistor PT3 becomes The inverted output signal outB1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ２７，ＮＴ２９がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT27 and NT29 are turned on, and the inverted carry output signal coutB1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２２，ＮＴ２４，ＮＴ２６がオフであり、キャリー出力信号ｃｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ８のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ８がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｈ」となる。 Further, N channel MOS transistors NT22, NT24, NT26 are off, and carry output signal coutB1 (= “L”) is input to the gate of P channel MOS transistor PT8, whereby P channel MOS transistor PT8 is turned on, Carry output signal cout1 is “H”.

（７）キャリー入力信号ｃｉｎ１が「Ｈ」、反転キャリー入力信号ｃｉｎＢ１が「Ｌ」、入力信号ｉｎ１が「Ｈ」、反転入力信号ｉｎＢ１が「Ｌ」、入力信号ｉｎ２が「Ｌ」、かつ反転入力信号ｉｎＢ２が「Ｈ」のときに、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ７，ＮＴ８がオンとなり、出力信号ｏｕｔ１は「Ｌ」となる。 (7) Carry input signal cin1 is “H”, inverted carry input signal cinB1 is “L”, input signal in1 is “H”, inverted input signal inB1 is “L”, input signal in2 is “L”, and inverted input When the signal inB2 is “H”, the N-channel MOS transistors NT2, NT7, NT8 are turned on, and the output signal out1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ１１，ＮＴ１５，ＮＴ１６，ＮＴ１８，ＮＴ１９がオフであり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 Further, N channel MOS transistors NT11, NT15, NT16, NT18, NT19 are off, and output signal out1 (= “L”) is input to the gate of P channel MOS transistor PT3, so that P channel MOS transistor PT3 becomes The inverted output signal outB1 becomes “H”.

また、このときに、ＮチャネルＭＯＳトランジスタＮＴ２７，ＮＴ２８がオンとなり、反転キャリー出力信号ｃｏｕｔＢ１は「Ｌ」となる。 At this time, the N-channel MOS transistors NT27 and NT28 are turned on, and the inverted carry output signal coutB1 becomes “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ２２，ＮＴ２３，ＮＴ２５がオフであり、キャリー出力信号ｃｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ８のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ８がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｈ」となる。 Further, N channel MOS transistors NT22, NT23, NT25 are off, and carry output signal coutB1 (= “L”) is input to the gate of P channel MOS transistor PT8, whereby P channel MOS transistor PT8 is turned on, Carry output signal cout1 is “H”.

（８）キャリー入力信号ｃｉｎ１が「Ｈ」、反転キャリー入力信号ｃｉｎＢ１が「Ｌ」、入力信号ｉｎ１が「Ｈ」、反転入力信号ｉｎＢ１が「Ｌ」、入力信号ｉｎ２が「Ｈ」、かつ反転入力信号ｉｎＢ２が「Ｌ」のときに、ＮチャネルＭＯＳトランジスタＮＴ１２，Ｎ１７，ＮＴ１８がオンとなり、反転出力信号ｏｕｔＢ１は、「Ｌ」となる。 (8) Carry input signal cin1 is “H”, inverted carry input signal cinB1 is “L”, input signal in1 is “H”, inverted input signal inB1 is “L”, input signal in2 is “H”, and inverted input When the signal inB2 is “L”, the N-channel MOS transistors NT12, N17, NT18 are turned on, and the inverted output signal outB1 is “L”.

また、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ５，ＮＴ６，ＮＴ８，ＮＴ９がオフであり、出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 N channel MOS transistors NT1, NT5, NT6, NT8, NT9 are off, and output signal outB1 (= “L”) is input to the gate of P channel MOS transistor PT4, so that P channel MOS transistor PT4 becomes The output signal out1 becomes “H”.

また、ＮチャネルＭＯＳトランジスタＮＴ２２，ＮＴ２３，ＮＴ２４，ＮＴ２５，ＮＴ２６がオフであり、キャリー出力信号ｃｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ８のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ８がオンとなり、キャリー出力信号ｃｏｕｔ１は「Ｈ」となる。 Further, N channel MOS transistors NT22, NT23, NT24, NT25, NT26 are off, and carry output signal coutB1 (= “L”) is input to the gate of P channel MOS transistor PT8, thereby causing P channel MOS transistor PT8. Is turned on, and the carry output signal cout1 becomes “H”.

以上のように、制御信号ｃｔｒｌ１が「Ｈ」となる期間１および期間３では、キャリー入力信号ｃｉｎ１、反転キャリー入力信号ｃｉｎＢ１、入力信号ｉｎ１、入力信号ｉｎ２、反転入力信号ｉｎＢ１、および反転入力信号ｉｎＢ２のレベルに応じて、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１の一方が「Ｈ」で、他方が「Ｌ」となり、キャリー出力信号ｃｏｕｔ１および反転キャリー出力信号ｃｏｕｔＢ１の一方が「Ｈ」で、他方が「Ｌ」となる。 As described above, in the period 1 and the period 3 in which the control signal ctrl1 becomes “H”, the carry input signal cin1, the inverted carry input signal cinB1, the input signal in1, the input signal in2, the inverted input signal inB1, and the inverted input signal inB2 , One of the output signal out1 and the inverted output signal outB1 is “H”, the other is “L”, one of the carry output signal cout1 and the inverted carry output signal coutB1 is “H”, and the other is “ L ".

一方、期間２では、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ２１がオフ、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。また、ＮチャネルＭＯＳトランジスタＮＴ３２がオフ、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６がオンとなる。 On the other hand, in the period 2, the control signal ctrl1 becomes “L”. As a result, N channel MOS transistor NT21 is turned off and P channel MOS transistors PT1 and PT2 are turned on. Further, N channel MOS transistor NT32 is turned off, and P channel MOS transistors PT5 and PT6 are turned on.

このときには、キャリー入力信号ｃｉｎ１、反転キャリー入力信号ｃｉｎＢ１、入力信号ｉｎ１、入力信号ｉｎ２、反転入力信号ｉｎＢ１、および反転入力信号ｉｎＢ２のレベルに係らず、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１はともに「Ｈ」となり、キャリー出力信号ｃｏｕｔ１および反転キャリー出力信号ｃｏｕｔＢ１はともに「Ｈ」となる。したがって、第９の実施形態のインバータ回路と同様に、期間２において、入力信号ｉｎ１，ｉｎ２、反転出力信号ｉｎＢ１，ｉｎＢ２、キャリー入力信号ｃｉｎ１、および反転キャリー入力信号ｃｉｎＢ１のレベルを変化させることができる。 At this time, the output signal out1 and the inverted output signal outB1 are both “H” regardless of the levels of the carry input signal cin1, the inverted carry input signal cinB1, the input signal in1, the input signal in2, the inverted input signal inB1, and the inverted input signal inB2. The carry output signal cout1 and the inverted carry output signal coutB1 both become “H”. Therefore, as in the inverter circuit of the ninth embodiment, the levels of the input signals in1, in2, the inverted output signals inB1, inB2, the carry input signal cin1, and the inverted carry input signal cinB1 can be changed in the period 2. .

以上のように、本実施の形態に係る加算回路によれば、期間２において、入力信号ｉｎ１，ｉｎ２、反転入力信号ｉｎＢ１，ｉｎＢ２がどのように変化したかに係らず、期間１で出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある方、およびキャリー出力信号ｃｏｕｔ１と反転キャリー出力信号ｃｏｕｔＢ１のうちの「Ｌ」レベルにある方が期間２において「Ｈ」に変化し（充電）、さらに期間３において出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちのいずれか、およびキャリー出力信号ｃｏｕｔ１と反転キャリー出力信号ｃｏｕｔＢ１のうちのいずれかが「Ｌ」レベルに変化する（放電）ので、入力信号の変化の相違によって、消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。 As described above, according to the adder circuit of this embodiment, the output signal out1 is output in period 1 regardless of how the input signals in1, in2 and the inverted input signals inB1, inB2 change in period 2. And the inverted output signal outB1 that is at the “L” level and the carry output signal cout1 and the inverted carry output signal coutB1 that are at the “L” level change to “H” in the period 2 (charging). Further, in period 3, any of output signal out1 and inverted output signal outB1 and any of carry output signal cout1 and inverted carry output signal coutB1 change to “L” level (discharge), so that input signal It is possible to prevent the power consumption from changing due to the difference in change. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis.

［第１２の実施形態］
本実施の形態は、入力信号の相違によって消費電力が変化しないＲＯＭ(Read Only Memory)に関する。 [Twelfth embodiment]
The present embodiment relates to a ROM (Read Only Memory) in which power consumption does not change due to a difference in input signals.

（ＲＯＭの構成）
図４５は、第１２の実施形態に係るＲＯＭの構成を示す。同図を参照して、このＲＯＭ９５３は、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ１２９，ＮＴ１３０とを備える。 (Configuration of ROM)
FIG. 45 shows a configuration of a ROM according to the twelfth embodiment. Referring to FIG. 9, ROM 953 includes P channel MOS transistors PT1, PT2, PT3, PT4 and N channel MOS transistors NT1 to NT129, NT130.

ＮチャネルＭＯＳトランジスタＮＴ１３０は、そのソースが接地され、そのドレインがノードＮ３に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 N-channel MOS transistor NT130 has a source grounded, a drain connected to node N3, and a control signal ctrl1 input to the gate.

また、このＲＯＭ９５３は、第１、３、５、・・・１２９行に「Ｌ」レベルを記憶し。第２、４、・・・１２８行に「Ｈ」レベルを記憶する。 The ROM 953 stores “L” level in the first, third, fifth,. The “H” level is stored in the second, fourth,.

第１列であるノードＮ１とノードＮ３との間に、並列にＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ３，・・・ＮＴ１２９が配置され、第２列であるノードＮ２とノードＮ３との間に、並列にＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ４，・・・ＮＴ１２８が配置する。 N-channel MOS transistors NT1, NT3,..., NT129 are arranged in parallel between the node N1 and the node N3 in the first column, and in parallel between the node N2 and the node N3 in the second column. N channel MOS transistors NT2, NT4,... NT128 are arranged.

また、第ｋ行にあるＮチャネルＭＯＳトランジスタＮＴｋ（ｋ＝１〜１２８）のゲートには、入力信号ｉｎＫが入力される。 The input signal inK is input to the gate of the N-channel MOS transistor NTk (k = 1 to 128) in the k-th row.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮチャネルＭＯＳトランジスタＮＴ１３０は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ１およびＮ２を「Ｈ」にする。 P-channel MOS transistors PT1, PT2 and N-channel MOS transistor NT130 belong to the first group, and when control signal ctrl1 is activated, that is, “L”, nodes N1 and N2 are set to “H”.

ＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ３、・・・ＮＴ１２９は、第２群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ１、ｉｎ３、・・・ｉｎ１２９のいずれかが「Ｈ」になると、ノードＮ１を「Ｌ」にする。 N-channel MOS transistors NT1, NT3,... NT129 belong to the second group, and when the control signal ctrl1 is inactive, that is, “H”, any of the input signals in1, in3,. When it becomes “H”, the node N1 is set to “L”.

ＮチャネルＭＯＳトランジスタＮＴ２、ＮＴ４、・・・ＮＴ１２８は、第３群に属し、制御信号ｃｔｒｌ１が非活性、つまり「Ｈ」のときに、入力信号ｉｎ２、ｉｎ４、・・・ｉｎ１２８のいずれかが「Ｈ」になると、ノードＮ２を「Ｌ」にする。 N-channel MOS transistors NT2, NT4,... NT128 belong to the third group, and when the control signal ctrl1 is inactive, that is, “H”, any of the input signals in2, in4,. When it becomes “H”, the node N2 is set to “L”.

（動作）
次に、このＲＯＭ９５３に入力される信号と出力される信号の関係を説明する。図４６は、ＲＯＭ９５３の入出力関係をまとめた図である。同図の期間１、期間２、期間３は、第９の実施形態と同様に、この順序で変化し、入力信号ｉｎ１〜ｉｎ１２９のレベルが変化するのは、期間２に限定される。 (Operation)
Next, the relationship between the signal input to the ROM 953 and the output signal will be described. FIG. 46 is a diagram summarizing the input / output relationships of the ROM 953. Similarly to the ninth embodiment, the period 1, the period 2 and the period 3 in the figure change in this order, and the level of the input signals in1 to in129 changes only in the period 2.

同図を参照して、期間１および期間３では、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ１３０がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。このとき、入力信号ｉｎ１〜ｉｎ１２９のいずれかが「Ｈ」となるので、「Ｈ」となった入力信号が入力されるＮチャネルＭＯＳトランスタがオンとなる。 Referring to FIG. 8, in period 1 and period 3, control signal ctrl1 is “H”. Thereby, N channel MOS transistor NT130 is turned on, and P channel MOS transistors PT1, PT2 are turned off. At this time, since any of the input signals in1 to in129 is "H", the N-channel MOS transformer to which the input signal that has become "H" is input is turned on.

オンとなったＮチャネルＭＯＳトランジスタがＮチャネルＭＯＳトランジスタＮＴｊ（ｊ＝１、３、・・・１２９のいずれか）のとき、つまりノードＮ１とノードＮ３の間にある場合には、出力信号ｏｕｔ１が「Ｌ」となる。また、このときには、ノードＮ２とノードＮ３の間にあるすべてのトランジスタ、つまりＮチャネルＭＯＳトランジスタＮＴｉ（ｉ＝２、４、・・・１２８のすべて）がオフであり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 When the turned-on N-channel MOS transistor is an N-channel MOS transistor NTj (j = 1, 3,... 129), that is, between the node N1 and the node N3, the output signal out1 is “L”. At this time, all the transistors between the node N2 and the node N3, that is, the N-channel MOS transistors NTi (all of i = 2, 4,... 128) are off, and the output signal out1 (= “L” ”) Is input to the gate of the P-channel MOS transistor PT4, the P-channel MOS transistor PT4 is turned on, and the inverted output signal outB1 becomes“ H ”.

オンとなったＮチャネルＭＯＳトランジスタがＮチャネルＭＯＳトランジスタＮＴｊ（ｊ＝２、４、・・・１２８のいずれか）のとき、つまりノードＮ２とノードＮ３の間にある場合には、反転出力信号ｏｕｔＢ１が「Ｌ」となる。また、このときには、ノードＮ１とノードＮ３の間にあるすべてのトランジスタ、つまりＮチャネルＭＯＳトランジスタＮＴｉ（ｉ＝１、３、・・・１２９のすべて）がオフであり、反転出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 When the turned-on N-channel MOS transistor is an N-channel MOS transistor NTj (j = 2, 4,... 128), that is, between the node N2 and the node N3, the inverted output signal outB1 Becomes “L”. At this time, all the transistors between the node N1 and the node N3, that is, the N-channel MOS transistors NTi (all of i = 1, 3,... 129) are off, and the inverted output signal outB1 (= “ L ") is input to the gate of the P-channel MOS transistor PT3, whereby the P-channel MOS transistor PT3 is turned on and the output signal out1 is set to" H ".

一方、期間２において、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＴ１３０がオフとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。これにより、入力信号ｉｎ１〜ｉｎ１２９にレベルに係らず、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれもが「Ｈ」となる。 On the other hand, in the period 2, the control signal ctrl1 becomes “L”. Thereby, N channel MOS transistor NT130 is turned off and P channel MOS transistors PT1, PT2 are turned on. Thereby, regardless of the level of the input signals in1 to in129, both the output signal out1 and the inverted output signal outB1 become “H”.

したがって、第９の実施形態のインバータ回路と同様に、期間２において、入力信号ｉｎ１〜ｉｎ１２９のレベルを変化させることができる。 Therefore, similarly to the inverter circuit of the ninth embodiment, the level of the input signals in1 to in129 can be changed in the period 2.

以上のように、本実施の形態に係るＲＯＭによれば、期間２において入力信号ｉｎ１〜ｉｎ１２９がどのように変化したかに係らず、期間１で出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある方が期間２において「Ｈ」に変化し（充電）、さらに期間３において出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちのいずれかが「Ｌ」に変化する（放電）するので、入力信号ｉｎ１〜ｉｎ１２９の変化の相違によって、消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。 As described above, according to the ROM according to the present embodiment, regardless of how the input signals in1 to in129 have changed in the period 2, the output signal out1 and the inverted output signal outB1 in the period 1 Since the one at the “L” level changes to “H” in the period 2 (charge), and further, either the output signal out1 or the inverted output signal outB1 changes to “L” (discharge) in the period 3. The power consumption can be prevented from changing due to the difference in change of the input signals in1 to in129. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis.

［第１２の実施形態の変形例１］
本変形例は、第１２の実施形態と同様に、入力信号の相違によって消費電力が変化しないのに加えて、より簡易な構成のＲＯＭに関する。 [Modification 1 of the twelfth embodiment]
As in the twelfth embodiment, the present modification relates to a ROM having a simpler configuration in addition to the fact that power consumption does not change due to a difference in input signals.

（ＲＯＭの構成）
図４７は、第１２の実施形態の変形例１に係るＲＯＭの構成を示す。同図において、図４５のＲＯＭにおける構成要素と同一の構成要素には、図４５と同一の符号を付している。同図を参照して、このＲＯＭ９５４が図４５のＲＯＭ９５３と相違する点は、ＮチャネルＭＯＳトランジスタＮＴ１３０を含まず、ＮチャネルＭＯＳトランジスタＮＷ１〜ＮＷ１２９と、ＮチャネルＭＯＳトランジスタＮＥ１〜ＮＥ１２９とを含む点である。 (Configuration of ROM)
FIG. 47 shows a configuration of a ROM according to the first modification of the twelfth embodiment. In this figure, the same components as those in the ROM of FIG. 45 are denoted by the same reference numerals as in FIG. 45, ROM 954 is different from ROM 953 in FIG. 45 in that it does not include N channel MOS transistor NT130 but includes N channel MOS transistors NW1 to NW129 and N channel MOS transistors NE1 to NE129. is there.

第１列第ｋ行（ｋ＝１〜１２９）には、ＮチャネルＭＯＳトランジスタＮＷｋが配置される。第２列第ｋ行（ｋ＝１〜１２９）には、ＮチャネルＭＯＳトランジスタＮＥｋが配置される。 An N channel MOS transistor NWk is arranged in the first column and the kth row (k = 1 to 129). In the second column and kth row (k = 1 to 129), an N-channel MOS transistor NEk is arranged.

ＮチャネルＭＯＳトランジスタＮＷｋおよびＮＥｋ（ｋ＝１〜１２８）のソースが接地される。 The sources of N channel MOS transistors NWk and NEk (k = 1 to 128) are grounded.

また、第１列第ｉ行（ｉ＝１、３、５、・・・１２９）のＮチャネルＭＯＳトランジスタＮＷｉは、そのドレインには、ＮチャネルＭＯＳトランジスタＮＴｉのソースが接続され、そのゲートに制御信号ｃｔｒｌ１が入力される。 The N-channel MOS transistor NWi in the first column i-th row (i = 1, 3, 5,... 129) is connected to the source of the N-channel MOS transistor NTi at its drain and controlled at its gate. The signal ctrl1 is input.

また、第２列第ｊ行（ｊ＝２、４、６、・・・１２８）のＮチャネルＭＯＳトランジスタＮＷｊは、そのドレインには、ＮチャネルＭＯＳトランジスタＮＴｊのソースが接続され、そのゲートに制御信号ｃｔｒｌ１が入力される。 The N-channel MOS transistor NWj in the second column, j-th row (j = 2, 4, 6,... 128) has its drain connected to the source of the N-channel MOS transistor NTj and its gate controlled. The signal ctrl1 is input.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮチャネルＭＯＳトランジスタＮＷ１〜ＮＷ１２９、ＮＥ１〜ＮＥ１２９は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ１およびＮ２を「Ｈ」にする。 P-channel MOS transistors PT1 and PT2 and N-channel MOS transistors NW1 to NW129 and NE1 to NE129 belong to the first group. When the control signal ctrl1 is activated, that is, becomes “L”, the nodes N1 and N2 are set to “H”. To.

（動作）
次に、このＲＯＭ９５４に入力される信号と出力される信号の関係を説明する。ＲＯＭ９５４の入出力関係は、図４６に示すＲＯＭ９５３の入出力関係と同様である。同図の期間１、期間２、期間３は、第９の実施形態と同様に、この順序で変化し、入力信号ｉｎ１〜ｉｎ１２９のレベルが変化するのは、期間２に限定される。 (Operation)
Next, the relationship between the signal input to the ROM 954 and the output signal will be described. The input / output relationship of the ROM 954 is the same as the input / output relationship of the ROM 953 shown in FIG. Similarly to the ninth embodiment, the period 1, the period 2 and the period 3 in the figure change in this order, and the level of the input signals in1 to in129 changes only in the period 2.

同図を参照して、期間１および期間３において、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＷ１〜ＮＷ１２９がオンとなり、ＮチャネルＭＯＳトランジスタＮＥ１〜ＮＥ１２９がオンとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。このとき、入力信号ｉｎ１〜ｉｎ１２９のいずれかが「Ｈ」となるので、「Ｈ」となった入力信号が入力されるＮチャネルＭＯＳトランスタがオンとなる。 Referring to the figure, in period 1 and period 3, control signal ctrl1 becomes “H”. Thereby, N channel MOS transistors NW1 to NW129 are turned on, N channel MOS transistors NE1 to NE129 are turned on, and P channel MOS transistors PT1 and PT2 are turned off. At this time, since any of the input signals in1 to in129 is "H", the N-channel MOS transformer to which the input signal that has become "H" is input is turned on.

一方、オンとなったＮチャネルＭＯＳトランジスタがＮチャネルＭＯＳトランジスタＮＴｊ（ｊ＝２、４、・・・１２８のいずれか）のとき、つまりノードＮ２とノードＮ３の間にある場合には、反転出力信号ｏｕｔＢ１が「Ｌ」となる。また、このときには、ノードＮ１とノードＮ３の間にあるすべてのトランジスタ、つまりＮチャネルＭＯＳトランジスタＮＴｉ（ｉ＝１、３、・・・１２９のすべて）がオフであり、反転出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 On the other hand, when the turned-on N-channel MOS transistor is an N-channel MOS transistor NTj (j = 2, 4,..., 128), that is, between the node N2 and the node N3, the inverted output The signal outB1 becomes “L”. At this time, all the transistors between the node N1 and the node N3, that is, the N-channel MOS transistors NTi (all of i = 1, 3,... 129) are off, and the inverted output signal outB1 (= “ L ") is input to the gate of the P-channel MOS transistor PT3, whereby the P-channel MOS transistor PT3 is turned on and the output signal out1 is set to" H ".

期間２において、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、ＮチャネルＭＯＳトランジスタＮＷ1〜ＮＷ１２９、およびＮＥ１〜ＮＥ１２９がオフとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。これにより、入力信号ｉｎ１〜ｉｎ１２９にレベルに係らず、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれもが「Ｈ」となる。 In the period 2, the control signal ctrl1 becomes “L”. Thereby, N channel MOS transistors NW1 to NW129 and NE1 to NE129 are turned off, and P channel MOS transistors PT1 and PT2 are turned on. Thereby, regardless of the level of the input signals in1 to in129, both the output signal out1 and the inverted output signal outB1 become “H”.

以上のように、本変形例に係るＲＯＭによれば、期間２において、入力信号ｉｎ１〜ｉｎ１２９がどのように変化したかに係らず、期間１で出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある方が期間２において「Ｈ」に変化し（充電）、さらに期間３において出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちのいずれかが「Ｌ」に変化する（放電）するので、入力信号ｉｎ１〜ｉｎ１２９の変化の相違によって、消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。また、第１２の実施形態のＲＯＭでは、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ１２９の１２９個に対して接地電位を供給するために、ＮチャネルＭＯＳトランジスタＮＴ１３０は、抵抗値の小さなサイズの大きなものを使用する必要があったが、本変形例のＲＯＭでは、ＮチャネルＭＯＳトランジスタＮＴ１３０の代りに、サイズの小さなＮチャネルＭＯＳトランジスタＮＷ１〜ＮＷ１２９、およびＮＥ１〜ＮＥ１２９を用いるので、回路の規模を小さくすることができる。 As described above, according to the ROM according to the present modification, regardless of how the input signals in1 to in129 have changed in the period 2, the output signal out1 and the inverted output signal outB1 in the period 1 Since the one at the “L” level changes to “H” in the period 2 (charge), and further, either the output signal out1 or the inverted output signal outB1 changes to “L” (discharge) in the period 3. The power consumption can be prevented from changing due to the difference in change of the input signals in1 to in129. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis. In the ROM of the twelfth embodiment, the N-channel MOS transistor NT130 having a small resistance value and a large size is used to supply the ground potential to 129 N-channel MOS transistors NT1 to NT129. Although it was necessary, in the ROM of the present modification example, since the small N-channel MOS transistors NW1 to NW129 and NE1 to NE129 are used instead of the N-channel MOS transistor NT130, the circuit scale can be reduced. .

［第１２の実施形態の変形例２］
本変形例は、第１２の実施形態と同様に、入力信号の変化の相違によって消費電力が変化しないことに加えて、より簡易な構成のＲＯＭに関する。 [Modification 2 of the twelfth embodiment]
As in the twelfth embodiment, this modification relates to a ROM having a simpler configuration in addition to the fact that the power consumption does not change due to the difference in the change of the input signal.

（ＲＯＭの構成）
図４８は、第１２の実施形態の変形例２に係るＲＯＭの構成を示す。同図において、図４５のＲＯＭにおける構成要素と同一の構成要素には、図４５と同一の符号を付している。同図を参照して、このＲＯＭ９５５が、図４５のＲＯＭ９５３と相違する点は、ＮチャネルＭＯＳトランジスタＮＴ１３０を含まず、第ｋ行（ｋ＝１〜１２９）に、論理積回路ＡＮＤｋを備えた点である。 (Configuration of ROM)
FIG. 48 shows a configuration of a ROM according to the second modification of the twelfth embodiment. In this figure, the same components as those in the ROM of FIG. 45 are denoted by the same reference numerals as in FIG. Referring to this figure, this ROM 955 is different from ROM 953 in FIG. 45 in that it does not include N-channel MOS transistor NT130 and includes AND circuit ANDk in the k-th row (k = 1 to 129). It is.

論理積回路ＡＮＤｋ（ｋ＝１〜１２９）は、入力信号ｉｎｋと、制御信号ｃｔｒｌ１とを受けて、それらの論理積をＮチャネルＭＯＳトランジスタＮＴｋのゲートに出力する。 The AND circuit ANDk (k = 1 to 129) receives the input signal ink and the control signal ctrl1 and outputs a logical product of these to the gate of the N-channel MOS transistor NTk.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、ノードＮ１およびＮ２を「Ｈ」にする。 P-channel MOS transistors PT1 and PT2 belong to the first group, and when control signal ctrl1 is activated, that is, “L”, nodes N1 and N2 are set to “H”.

（動作）
次に、このＲＯＭ９５５に入力される信号と出力される信号の関係を説明する。ＲＯＭ９５５の入出力関係は、図４６に示すＲＯＭ９５３の入出力関係と同様である。同図の期間１、期間２、期間３は、第９の実施形態と同様に、この順序で変化し、入力信号ｉｎ１〜ｉｎ１２９のレベルが変化するのは、期間２に限定される。 (Operation)
Next, the relationship between the signal input to the ROM 955 and the output signal will be described. The input / output relationship of the ROM 955 is the same as the input / output relationship of the ROM 953 shown in FIG. Similarly to the ninth embodiment, the period 1, the period 2 and the period 3 in the figure change in this order, and the level of the input signals in1 to in129 changes only in the period 2.

同図を参照して、期間１および期間３において、制御信号ｃｔｒｌ１が「Ｈ」となる。これにより、論理積回路ＡＮＤｋ（ｋ＝１〜１２９）の入力端子の１つに「Ｈ」レベルが入力され、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなる。 Referring to the figure, in period 1 and period 3, control signal ctrl1 becomes “H”. As a result, the “H” level is input to one of the input terminals of the AND circuit ANDk (k = 1 to 129), and the P-channel MOS transistors PT1 and PT2 are turned off.

このとき、入力信号ｉｎ１〜ｉｎ１２９のいずれかが「Ｈ」となるので、「Ｈ」となった入力信号が入力される論理積回路の出力が「Ｈ」レベルを出力する。 At this time, since any of the input signals in1 to in129 is "H", the output of the AND circuit to which the input signal that has become "H" is input outputs the "H" level.

「Ｈ」レベルを出力した論理積回路が論理積回路ＡＮＤｊ（ｊ＝１、３、・・・１２９のいずれか）のとき、つまりノードＮ１とノードＮ３の間にあるＮチャネルＭＯＳトランジスタと接続している場合には、そのＮチャネルＭＯＳトランジスタがオンとなり、出力信号ｏｕｔ１が「Ｌ」となる。また、このときには、論理積回路ＡＮＤｉ（ｉ＝２、４、・・・１２８のすべて）が「Ｌ」レベルを出力するので、これらの論理積回路ＡＮＤｉと接続しているノードＮ２とノードＮ３の間にあるすべてのトランジスタ、つまりＮチャネルＭＯＳトランジスタＮＴｉ（ｉ＝２、４、・・・１２８のすべて）がオフとなり、出力信号ｏｕｔ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ４のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ４がオンとなり、反転出力信号ｏｕｔＢ１は「Ｈ」となる。 When the AND circuit that outputs the “H” level is the AND circuit ANDj (any of j = 1, 3,... 129), that is, connected to the N-channel MOS transistor between the node N1 and the node N3. If so, the N-channel MOS transistor is turned on, and the output signal out1 becomes "L". At this time, since the AND circuit ANDi (all i = 2, 4,... 128) outputs the “L” level, the nodes N2 and N3 connected to these AND circuits ANDi are connected to each other. All the transistors in between, that is, the N channel MOS transistor NTi (i = 2, 4,... 128) are turned off, and the output signal out1 (= “L”) is input to the gate of the P channel MOS transistor PT4. As a result, the P-channel MOS transistor PT4 is turned on, and the inverted output signal outB1 becomes “H”.

一方、「Ｈ」レベルを出力した論理積回路が論理積回路ＡＮＤｊ（ｊ＝２、４、・・・１２９のいずれか）のとき、つまりノードＮ２とノードＮ３の間にあるＮチャネルＭＯＳトランジスタと接続している場合には、そのＮチャネルＭＯＳトランジスタがオンとなり、反転出力信号ｏｕｔＢ１が「Ｌ」となる。また、このときには、論理積回路ＡＮＤｉ（ｉ＝１、３、・・・１２９のすべて）が「Ｌ」レベルを出力するので、これらの論理積回路ＡＮＤｉと接続しているノードＮ１とノードＮ３の間にあるすべてのトランジスタ、つまりＮチャネルＭＯＳトランジスタＮＴｉ（ｉ＝１、３、・・・１２９のすべて）がオフとなり、反転出力信号ｏｕｔＢ１（＝「Ｌ」）がＰチャネルＭＯＳトランジスタＰＴ３のゲートに入力されることによって、ＰチャネルＭＯＳトランジスタＰＴ３がオンとなり、出力信号ｏｕｔ１は「Ｈ」となる。 On the other hand, when the logical product circuit that outputs the “H” level is the logical product circuit ANDj (any of j = 2, 4,... 129), that is, the N channel MOS transistor between the node N2 and the node N3. If they are connected, the N-channel MOS transistor is turned on, and the inverted output signal outB1 becomes “L”. At this time, since the AND circuit ANDi (all of i = 1, 3,... 129) outputs the “L” level, the nodes N1 and N3 connected to these AND circuits ANDi All the transistors in between, that is, the N-channel MOS transistor NTi (all of i = 1, 3,... 129) are turned off, and the inverted output signal outB1 (= “L”) is applied to the gate of the P-channel MOS transistor PT3. By being input, the P-channel MOS transistor PT3 is turned on, and the output signal out1 becomes “H”.

期間２において、制御信号ｃｔｒｌ１が「Ｌ」となる。これにより、論理積回路ＡＮＤｋ（ｋ＝１〜１２９）の入力端子の１つに「Ｌ」レベルが入力され、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなる。これにより、入力信号ｉｎ１〜ｉｎ１２９にレベルに係らず、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のいずれもが「Ｈ」となる。 In the period 2, the control signal ctrl1 becomes “L”. As a result, the “L” level is input to one of the input terminals of the AND circuit ANDk (k = 1 to 129), and the P-channel MOS transistors PT1 and PT2 are turned on. Thereby, regardless of the level of the input signals in1 to in129, both the output signal out1 and the inverted output signal outB1 become “H”.

以上のように、本変形例に係るＲＯＭによれば、期間２において、入力信号ｉｎ１〜ｉｎ１２９がどのように変化したかに係らず、期間１で出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある方が期間２において「Ｈ」に変化し（充電）、さらに期間３において出力信号ｏｕｔ１と反転出力信号ｏｕｔＢ１のうちのいずれかが「Ｌ」に変化する（放電）するので、入力信号ｉｎ１〜ｉｎ１２９の変化の相違によって、消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。また、本変形例のＲＯＭでは、第１２の実施形態のＲＯＭにおけるＮチャネルＭＯＳトランジスタＮＴ１３０の代りに、論理積回路ＡＮＤ１〜ＡＮＤ１２９を用いるので、回路の規模を小さくすることができる。 As described above, according to the ROM according to the present modification, regardless of how the input signals in1 to in129 have changed in the period 2, the output signal out1 and the inverted output signal outB1 in the period 1 Since the one at the “L” level changes to “H” in the period 2 (charge), and further, either the output signal out1 or the inverted output signal outB1 changes to “L” (discharge) in the period 3. The power consumption can be prevented from changing due to the difference in change of the input signals in1 to in129. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis. Further, in the ROM of this modification, the AND circuits AND1 to AND129 are used in place of the N-channel MOS transistor NT130 in the ROM of the twelfth embodiment, so that the circuit scale can be reduced.

［第１３の実施形態］
本実施の形態は、入力信号の変化の相違によって消費電力が変化しないレジスタに関する。 [Thirteenth embodiment]
The present embodiment relates to a register whose power consumption does not change due to a difference in change of an input signal.

（レジスタの構成）
図４９は、第１３の実施形態に係るレジスタの構成を示す。同図を参照して、このレジスタ９５６は、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ６と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ７とを備える。 (Register configuration)
FIG. 49 shows a configuration of a register according to the thirteenth embodiment. Referring to FIG. 11, register 956 includes P channel MOS transistors PT1 to PT6 and N channel MOS transistors NT1 to NT7.

ＰチャネルＭＯＳトランジスタＰＴ１は、そのソースが電源に接続され、そのドレインが正論理のノードｒｅｇ１に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 P-channel MOS transistor PT1 has its source connected to the power supply, its drain connected to positive logic node reg1, and its gate receiving control signal ctrl1.

ＰチャネルＭＯＳトランジスタＰＴ２は、そのソースが電源に接続され、そのドレインが負論理のノードｒｅｇＢ１に接続され、そのゲートには制御信号ｃｔｒｌ１が入力される。 P channel MOS transistor PT2 has its source connected to the power supply, its drain connected to negative logic node regB1, and its gate receiving control signal ctrl1.

ＮチャネルＭＯＳトランジスタＮＴ１は、入力信号ｉｎ１が入力される正論理の入力端子ＩＮ１と正論理のノードｒｅｇ１との間に配置され、そのゲートには書込み指示信号ｗｒｉｔｅ１が入力される。 The N-channel MOS transistor NT1 is arranged between the positive logic input terminal IN1 to which the input signal in1 is input and the positive logic node reg1, and the write instruction signal write1 is input to the gate thereof.

ＮチャネルＭＯＳトランジスタＮＴ２は、反転入力信号ｉｎＢ１が入力される負論理の入力端子ＩＢ１と負論理のノードｒｅｇＢ１との間に配置され、そのゲートには書込み指示信号ｗｒｉｔｅ１が入力される。 The N-channel MOS transistor NT2 is arranged between the negative logic input terminal IB1 to which the inverted input signal inB1 is input and the negative logic node regB1, and the write instruction signal write1 is input to the gate thereof.

ＮチャネルＭＯＳトランジスタＮＴ５は、出力信号ｏｕｔ１が出力される正論理の出力端子Ｏ１と正論理のノードｒｅｇ１との間に配置され、そのゲートには読出し指示信号ｒｅａｄ１が入力される。 The N-channel MOS transistor NT5 is arranged between the positive logic output terminal O1 from which the output signal out1 is output and the positive logic node reg1, and the read instruction signal read1 is input to the gate thereof.

ＮチャネルＭＯＳトランジスタＮＴ６は、反転出力信号ｏｕｔＢ１が出力される負論理の出力端子ＯＢ１と負論理のノードｒｅｇＢ１との間に配置され、そのゲートには読出し指示信号ｒｅａｄ１が入力される。 The N-channel MOS transistor NT6 is disposed between the negative logic output terminal OB1 from which the inverted output signal outB1 is output and the negative logic node regB1, and the read instruction signal read1 is input to the gate thereof.

ＰチャネルＭＯＳトランジスタＰＴ５は、そのソースが電源に接続され、そのドレインが出力信号ｏｕｔ１が出力される正論理の出力端子Ｏ１に接続され、そのゲートには制御信号ｃｔｒｌ２が入力される。 The P-channel MOS transistor PT5 has its source connected to the power supply, its drain connected to the positive logic output terminal O1 from which the output signal out1 is output, and its gate receiving the control signal ctrl2.

ＰチャネルＭＯＳトランジスタＰＴ６は、そのソースが電源に接続され、そのドレインが反転出力信号ｏｕｔＢ１が出力される負論理の出力端子ＯＢ１に接続され、そのゲートには制御信号ｃｔｒｌ２が入力される。 The P-channel MOS transistor PT6 has its source connected to the power supply, its drain connected to the negative logic output terminal OB1 from which the inverted output signal outB1 is output, and its gate receiving the control signal ctrl2.

ＰチャネルＭＯＳトランジスタＰＴ３は、そのソースが電源に接続され、そのドレインが正論理のノードｒｅｇ１に接続され、そのゲートが負論理のノードｒｅｇＢ１に接続される。 P channel MOS transistor PT3 has its source connected to the power supply, its drain connected to positive logic node reg1, and its gate connected to negative logic node regB1.

ＰチャネルＭＯＳトランジスタＰＴ４は、そのソースが電源に接続され、そのドレインが負論理のノードｒｅｇＢ１に接続され、そのゲートが正論理のノードｒｅｇ１に接続される。 P channel MOS transistor PT4 has its source connected to the power supply, its drain connected to negative logic node regB1, and its gate connected to positive logic node reg1.

ＮチャネルＭＯＳトランジスタＮＴ３は、そのソースがＮチャネルＭＯＳトランジスタＮＴ７のドレインに接続され、そのドレインが正論理のノードｒｅｇ１に接続され、そのゲートが負論理のノードｒｅｇＢ１に接続される。 N channel MOS transistor NT3 has its source connected to the drain of N channel MOS transistor NT7, its drain connected to positive logic node reg1, and its gate connected to negative logic node regB1.

ＮチャネルＭＯＳトランジスタＮＴ４は、そのソースがＮチャネルＭＯＳトランジスタＮＴ７のドレインに接続され、そのドレインが負論理のノードｒｅｇＢ１に接続され、そのゲートが正論理のノードｒｅｇ１に接続される。 N channel MOS transistor NT4 has its source connected to the drain of N channel MOS transistor NT7, its drain connected to negative logic node regB1, and its gate connected to positive logic node reg1.

ＮチャネルＭＯＳトランジスタＮＴ７は、そのソースが接地され、そのドレインがＮチャネルＭＯＳトランジスタＮＴ３およびＮＴ４のソースに接続され、そのゲートに制御信号ｃｔｒｌ１が入力される。 N channel MOS transistor NT7 has its source grounded, its drain connected to the sources of N channel MOS transistors NT3 and NT4, and control signal ctrl1 input to its gate.

ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮチャネルＭＯＳトランジスタＮＴ７は、第１群に属し、制御信号ｃｔｒｌ１の活性化、つまり「Ｌ」になると、正論理のノードｒｅｇ１、および負論理のノードｒｅｇＢ１を「Ｈ」にする。 The P-channel MOS transistors PT1, PT2 and the N-channel MOS transistor NT7 belong to the first group. When the control signal ctrl1 is activated, that is, “L”, the positive logic node reg1 and the negative logic node regB1 are changed to “ H ”.

ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６は、第１´群に属し、制御信号ｃｔｒｌ２の活性化、つまり「Ｌ」になると、正論理の出力端子Ｏ１、および負論理の出力端子ＯＢ１を「Ｈ」にする。 The P-channel MOS transistors PT5 and PT6 belong to the first group, and when the control signal ctrl2 is activated, that is, becomes “L”, the positive logic output terminal O1 and the negative logic output terminal OB1 are set to “H”. .

（動作）
次に、このレジスタ９５６の動作を説明する。図５０は、レジスタ９５６に入力および出力される信号の時間的な変化の例を示す図である。同図を参照して、期間１では、制御信号ｃｔｒｌ１が「Ｈ」で、制御信号ｃｔｒｌ２が「Ｈ」で、読出し指示信号ｒｅａｄ１が「Ｌ」で、書込み指示信号ｗｒｉｔｅ１が「Ｌ」である。 (Operation)
Next, the operation of the register 956 will be described. FIG. 50 is a diagram illustrating an example of a temporal change in a signal input to and output from the register 956. Referring to the figure, in period 1, control signal ctrl1 is “H”, control signal ctrl2 is “H”, read instruction signal read1 is “L”, and write instruction signal write1 is “L”.

制御信号ｃｔｒｌ１が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなり、ＮチャネルＭＯＳトランジスタＮＴ７はオンとなる。制御信号ｃｔｒｌ２が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６がオフとなる。読出し指示信号ｒｅａｄ１が「Ｌ」によって、ＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６がオフとなる。書込み指示信号ｗｒｉｔｅ１が「Ｌ」によって、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２がオフとなる。 When control signal ctrl1 is “H”, P-channel MOS transistors PT1 and PT2 are turned off, and N-channel MOS transistor NT7 is turned on. When control signal ctrl2 is “H”, P-channel MOS transistors PT5 and PT6 are turned off. When read instruction signal read1 is “L”, N-channel MOS transistors NT5 and NT6 are turned off. When the write instruction signal write1 is “L”, the N-channel MOS transistors NT1 and NT2 are turned off.

期間１では、入力信号ｉｎ１が「Ｈ」とし、反転入力信号ｉｎＢ１が「Ｌ」とし、せい論理のノードｒｅｇ１「Ｌ」とし、負論理のノードｒｅｇＢ１が「Ｈ」とする。 In period 1, the input signal in1 is set to “H”, the inverted input signal inB1 is set to “L”, the logic logic node reg1 “L” is set, and the negative logic node regB1 is set to “H”.

期間２では、制御信号ｃｔｒｌ１が「Ｌ」となる。制御信号ｃｔｒｌ１が「Ｌ」となると、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンとなり、ＮチャネルＭＯＳトランジスタＮＴ７がオフとなる。 In the period 2, the control signal ctrl1 becomes “L”. When the control signal ctrl1 becomes “L”, the P-channel MOS transistors PT1 and PT2 are turned on and the N-channel MOS transistor NT7 is turned off.

期間２では、入力信号ｉｎ１が「Ｌ」に変化し、反転入力信号ｉｎＢ１が「Ｈ」に変化するが、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオン、ＮチャネルＭＯＳトランジスタＮＴ７がオフ、およびＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２がオフより、
これらの変化に係りなく、正論理のノードｒｅｇ１、および負論理のノードｒｅｇＢ１がともに「Ｈ」となる。 In period 2, input signal in1 changes to "L" and inverted input signal inB1 changes to "H", but P-channel MOS transistors PT1 and PT2 are on, N-channel MOS transistor NT7 is off, and N-channel MOS Since transistors NT1 and NT2 are off,
Regardless of these changes, both the positive logic node reg1 and the negative logic node regB1 become “H”.

期間３では、制御信号ｃｔｒｌ１が「Ｈ」となるとともに、書込み指示信号ｗｒｉｔｅ１が「Ｈ」となる。制御信号ｃｔｒｌ１が「Ｈ」となると、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオフとなり、ＮチャネルＭＯＳトランジスタＮＴ７がオンとなる。
書込み指示信号ｗｒｉｔｅ１が「Ｈ」となると、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２がオンとなる。これにより、ｒｅｇ１は、入力信号ｉｎ１の値（つまり、「Ｌ」）、ｒｅｇＢ１は、反転入力信号ｉｎＢ１の値（つまり、「Ｈ」）となる。 In period 3, the control signal ctrl1 becomes “H” and the write instruction signal write1 becomes “H”. When control signal ctrl1 becomes “H”, P-channel MOS transistors PT1 and PT2 are turned off, and N-channel MOS transistor NT7 is turned on.
When write instruction signal write1 attains "H", N channel MOS transistors NT1 and NT2 are turned on. Accordingly, reg1 becomes the value of the input signal in1 (ie, “L”), and regB1 becomes the value of the inverted input signal inB1 (ie, “H”).

さらに、期間４では、制御信号ｃｔｒｌ２が「Ｌ」となる。制御信号ｃｔｒｌ２が「Ｌ」となると、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６がオンとなる。これにより、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１は、ともに「Ｈ」となる。 Further, in the period 4, the control signal ctrl2 becomes “L”. When the control signal ctrl2 becomes “L”, the P-channel MOS transistors PT5 and PT6 are turned on. As a result, both the output signal out1 and the inverted output signal outB1 become “H”.

そして、期間５で、制御信号ｃｔｒｌ２が「Ｈ」となる。制御信号ｃｔｒｌ２が「Ｈ」となると、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６がオフとなる。 Then, in period 5, the control signal ctrl2 becomes “H”. When control signal ctrl2 becomes “H”, P-channel MOS transistors PT5 and PT6 are turned off.

期間５の途中で、読出し指示信号ｒｅａｄ１が「Ｈ」となる。読出し指示信号ｒｅａｄ１が「Ｈ」になると、ＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６がオンとなる。これにより、出力信号ｏｕｔ１は、正論理のノードｒｅｇ１の値となり、反転出力信号ｏｕｔＢ１は、負論理のノードｒｅｇＢ１の値となる。 In the middle of the period 5, the read instruction signal read1 becomes “H”. When read instruction signal read1 becomes “H”, N-channel MOS transistors NT5 and NT6 are turned on. As a result, the output signal out1 becomes the value of the positive logic node reg1, and the inverted output signal outB1 becomes the value of the negative logic node regB1.

以上のように、本実施の形態に係るレジスタによれば、書込み時に、期間２において、入力信号ｉｎ１および反転入力信号ｉｎＢ１がどのように変化したかに係らず、期間１でノードｒｅｇ１およびノードｒｅｇＢ１のうちの「Ｌ」レベルにある方が、制御信号ｃｔｒｌ１が「Ｌ」となる期間２において「Ｈ」に変化し（充電）、さらに書込み指示信号ｗｒｉｔｅ１が「Ｈ」となる期間３において、ノードｒｅｇ１およびノードｒｅｇＢ１のうちのいずれかが「Ｌ」に変化する（放電）ので、入力信号の変化の相違によって、消費電力が変化しないようにすることができる。また、読出し時に、ノードｒｅｇおよびノードｒｅｇＢが記憶しているデータのレベルに係らず、期間３で出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のうちの「Ｌ」レベルにある方が、制御信号ｃｔｒｌ２が「Ｌ」となる期間４において「Ｈ」に変化し（充電）、さらに読出し指示信号ｒｅａｄ１が「Ｈ」となる期間５の途中からにおいて、出力信号ｏｕｔ１および反転出力信号ｏｕｔＢ１のうちのいずれかが「Ｌ」に変化する（放電）ので、ノードｒｅｇおよびノードｒｅｇＢ１の記憶データの相違によって、消費電力が変化しないようにすることができる。それゆえ、電力解析によって暗号処理に用いられる鍵などの秘匿データの傍受を防止することができる。 As described above, according to the register according to the present embodiment, the node reg1 and the node regB1 in the period 1 regardless of how the input signal in1 and the inverted input signal inB1 have changed in the period 2 at the time of writing. The one at the “L” level changes to “H” (charge) in the period 2 in which the control signal ctrl1 becomes “L”, and further in the period 3 in which the write instruction signal write1 becomes “H”. Since either reg1 or node regB1 changes to “L” (discharge), the power consumption can be prevented from changing due to the difference in the change of the input signal. At the time of reading, regardless of the level of data stored in the node reg and the node regB, the control signal ctrl2 is “L” level of the output signal out1 and the inverted output signal outB1 in the period 3 “ It changes to “H” (charge) in the period 4 that becomes “L”, and in the middle of the period 5 in which the read instruction signal read1 becomes “H”, one of the output signal out1 and the inverted output signal outB1 becomes “ Since it changes to “L” (discharge), it is possible to prevent the power consumption from changing due to the difference in the stored data of the node reg and the node regB1. Therefore, it is possible to prevent interception of secret data such as a key used for encryption processing by power analysis.

［第１４の実施形態］
本実施の形態は、第９〜第１１、および第１３の実施形態におけるインバータ回路、ＮＡＮＤ回路、加算回路、またはレジスタなどが含まれるロジックの動作タイミングを制御する制御信号ｃｔｒｌ１を生成する制御信号生成回路を含む半導体回路に関する。 [Fourteenth embodiment]
In the present embodiment, control signal generation for generating a control signal ctrl1 for controlling the operation timing of logic including the inverter circuit, NAND circuit, adder circuit, or register in the ninth to eleventh and thirteenth embodiments The present invention relates to a semiconductor circuit including a circuit.

（半導体回路の構成）
図５１は、第１４の実施形態に係る複数個のロジックを含む半導体回路を示す。同図を参照して、ロジック１からロジック２へ複数個のバスを介して、信号０１，０１Ｂ、０２，０２Ｂが入力される。信号０１は、正論理の第１の信号であり、信号０１Ｂは、信号０１を反転した負論理の第１の信号であり、信号０２は、正論理の第２の信号であり、信号０２Ｂは、信号０２を反転した負論理の第２の信号である。信号０２および信号０２Ｂのペアは、ロジック１からロジック２へ送られる信号のうち、遅延量が最大の信号であるとする。 (Configuration of semiconductor circuit)
FIG. 51 shows a semiconductor circuit including a plurality of logics according to the fourteenth embodiment. Referring to the figure, signals 01, 01B, 02, and 02B are input from logic 1 to logic 2 via a plurality of buses. The signal 01 is a first signal of positive logic, the signal 01B is a first signal of negative logic obtained by inverting the signal 01, the signal 02 is a second signal of positive logic, and the signal 02B is , A negative second signal obtained by inverting the signal 02. It is assumed that the pair of the signal 02 and the signal 02B is a signal having the maximum delay amount among signals sent from the logic 1 to the logic 2.

ロジック２の動作タイミングを制御する制御信号を生成する制御信号生成回路２９０は、論理積回路ＡＮＤ２および反転論理和回路ＮＯＲ２とからなる。この制御信号生成回路２９０は、遅延量が最大の信号のペア０２，０２Ｂと、すべてのロジック群の制御の基準タイミングを定める基準制御信号０５（たとえば、クロック信号）を受けて、ロジック２の制御信号０４（すなわち、第９〜第１１、および第１３の実施形態において、ロジック２を制御対象としたときの制御信号ｃｔｒｌ１に相当する）を出力する。 A control signal generation circuit 290 that generates a control signal for controlling the operation timing of the logic 2 includes an AND circuit AND2 and an inverting OR circuit NOR2. The control signal generation circuit 290 receives the signal pair 02 and 02B having the maximum delay amount and the reference control signal 05 (for example, a clock signal) that determines the reference timing for the control of all the logic groups, and controls the logic 2. The signal 04 (that is, in the ninth to eleventh and thirteenth embodiments, corresponding to the control signal ctrl1 when the logic 2 is a control target) is output.

制御信号生成回路２９０は、遅延量が最大である信号０２および信号０２のいずれかが「Ｌ」、かつ信号０５が「Ｌ」のときに、信号０４を「Ｈ」にする。 The control signal generation circuit 290 sets the signal 04 to “H” when either the signal 02 or the signal 02 having the maximum delay amount is “L” and the signal 05 is “L”.

ＰチャネルＭＯＳトランジスタＰＸ２は、制御信号０４（つまり、制御信号ｃｔｒｌ１に相当する）が「Ｌ」になるとオンになるトランジスタを代表的に示したものであり、図３７のインバータ回路９５０におけるＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、図４１のＮＡＮＤ回路９５１におけるＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２、図４３の加算回路９５２におけるＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ５，ＰＴ６、および図４９のレジスタ９５６におけるＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２に相当する。 P-channel MOS transistor PX2 is a representative transistor that is turned on when control signal 04 (that is, corresponding to control signal ctrl1) becomes “L”. P-channel MOS transistor PX2 in inverter circuit 950 in FIG. Transistors PT1, PT2, P channel MOS transistors PT1, PT2 in NAND circuit 951 in FIG. 41, P channel MOS transistors PT1, PT2, PT5, PT6 in adder circuit 952 in FIG. 43, and P channel MOS transistors in register 956 in FIG. It corresponds to PT1 and PT2.

同様に、ＮチャネルＭＯＳトランジスタＮＸ２は、信号０４（つまり、制御信号ｃｔｒｌ１に相当する）が「Ｈ」になるとオンになるトランジスタを代表的に示したものであり、図３７のインバータ回路９５０におけるＮチャネルＭＯＳトランジスタＮＴ３、図４１のＮＡＮＤ回路９５１におけるＮチャネルＭＯＳトランジスタＮＴ５、図４３の加算回路９５２におけるＮチャネルＭＯＳトランジスタＮＴ２１，ＮＴ３２、および図４９のレジスタ９５６におけるＮチャネルＭＯＳトランジスタＮＴ７に相当する。 Similarly, N channel MOS transistor NX2 representatively shows a transistor that is turned on when signal 04 (ie, corresponding to control signal ctrl1) becomes “H”, and N channel MOS transistor NX2 in inverter circuit 950 in FIG. This corresponds to channel MOS transistor NT3, N channel MOS transistor NT5 in NAND circuit 951 in FIG. 41, N channel MOS transistors NT21 and NT32 in adder circuit 952 in FIG. 43, and N channel MOS transistor NT7 in register 956 in FIG.

（動作）
次に、この半導体回路の動作を説明する。図５２は、ロジック２に入力および出力される信号の時間的な変化の例を示す図である。同図において、期間１、期間２、および期間３は、それぞれ、第９〜第１１、および第１３の実施形態における期間１、期間２、および期間３に相当する。 (Operation)
Next, the operation of this semiconductor circuit will be described. FIG. 52 is a diagram illustrating an example of a temporal change in a signal input to and output from the logic 2. In the figure, period 1, period 2, and period 3 correspond to period 1, period 2, and period 3 in the ninth to eleventh and thirteenth embodiments, respectively.

期間１では、信号０５が「Ｌ」である。信号０１は「Ｌ」、信号０１Ｂは「Ｈ」、信号０２は「Ｈ」、信号０２Ｂは「Ｌ」とする。制御信号生成回路２９０は、信号０２、信号０２Ｂ、および信号０５の上記レベルに従い、制御信号０４を「Ｈ」とする。制御信号０４が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオフとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオンとなる。 In the period 1, the signal 05 is “L”. The signal 01 is “L”, the signal 01B is “H”, the signal 02 is “H”, and the signal 02B is “L”. The control signal generation circuit 290 sets the control signal 04 to “H” in accordance with the levels of the signal 02, the signal 02B, and the signal 05. When the control signal 04 is “H”, the P-channel MOS transistor PX2 is turned off and the N-channel MOS transistor NX2 is turned on.

期間２では、まず、信号０５が「Ｈ」となる。これにより、ロジック１が出力する信号０１，０１Ｂ，０２，０２Ｂのレベルは、すべて「Ｈ」に変化する。制御信号生成回路２９０は、信号０２、信号０２Ｂ、および信号０５がすべて「Ｈ」になると、制御信号０４を「Ｌ」にする。制御信号０４が「Ｌ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオンとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオフとなる。 In the period 2, first, the signal 05 becomes “H”. As a result, the levels of the signals 01, 01B, 02, and 02B output from the logic 1 all change to “H”. The control signal generation circuit 290 sets the control signal 04 to “L” when the signal 02, the signal 02B, and the signal 05 all become “H”. When the control signal 04 is “L”, the P-channel MOS transistor PX2 is turned on and the N-channel MOS transistor NX2 is turned off.

期間２では、その後、信号０５が「Ｌ」になると、信号０１および信号０１Ｂのいずれかが「Ｌ」に変化し、信号０２および信号０２Ｂのいずれかが「Ｌ」に変化する。ここでは、信号０１Ｂが「Ｌ」に変化し、信号０２が「Ｌ」に変化するものとする。制御信号生成回路２９０は、信号０２Ｂが「Ｌ」に変化すると、制御信号０４を「Ｈ」に変化させ、期間３に移行する。 In period 2, thereafter, when the signal 05 becomes “L”, one of the signal 01 and the signal 01B changes to “L”, and one of the signal 02 and the signal 02B changes to “L”. Here, it is assumed that the signal 01B changes to “L” and the signal 02 changes to “L”. When the signal 02B changes to “L”, the control signal generation circuit 290 changes the control signal 04 to “H” and shifts to the period 3.

期間３では、制御信号０４が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオフとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオンとなる。 In period 3, the control signal 04 is “H”, the P-channel MOS transistor PX2 is turned off, and the N-channel MOS transistor NX2 is turned on.

以上のように、本実施の形態に係る制御信号生成回路によれば、ロジック２に入力されるすべての信号が変化するタイミングを、ロジック２の動作を制御する制御信号０４が「Ｌ」となる期間２に限定することができる。 As described above, according to the control signal generation circuit according to the present embodiment, the control signal 04 for controlling the operation of the logic 2 becomes “L” at the timing when all the signals input to the logic 2 change. The period can be limited to 2.

［第１４の実施形態の変形例１］
本変形例は、第１４の実施形態と同様に、ロジックの動作タイミングを制御する制御信号ｃｔｒｌ１を生成することに加えて、遅延量が最大の信号のペアが予め定まっていない場合にでも対応できる制御信号生成回路を含む半導体回路に関する。 [Modification 1 of 14th Embodiment]
Similar to the fourteenth embodiment, the present modification can generate a control signal ctrl1 for controlling the operation timing of the logic, and can cope with a case where a pair of signals having the maximum delay amount is not determined in advance. The present invention relates to a semiconductor circuit including a control signal generation circuit.

（半導体回路の構成）
図５３は、第１４の実施形態の変形例１に係る複数個のロジックを含む半導体回路を示す。同図を参照して、ロジック１からロジック２へ複数個のバスを介して、信号０１，０１Ｂ、０２，０２Ｂが入力される。信号０１は、正論理の第１の信号であり、信号０１Ｂは、信号０１を反転した負論理の第１の信号であり、信号０２は、正論理の第２の信号であり、信号０２Ｂは、信号０２を反転した負論理の第２の信号である。 (Configuration of semiconductor circuit)
FIG. 53 shows a semiconductor circuit including a plurality of logics according to the first modification of the fourteenth embodiment. Referring to the figure, signals 01, 01B, 02, and 02B are input from logic 1 to logic 2 via a plurality of buses. The signal 01 is a first signal of positive logic, the signal 01B is a first signal of negative logic obtained by inverting the signal 01, the signal 02 is a second signal of positive logic, and the signal 02B is , A negative second signal obtained by inverting the signal 02.

ロジック２の動作を制御する制御信号を生成する制御信号生成回路３１０は、論理積回路ＡＮＤ１、論理積回路ＡＮＤ２、および反転論理和回路ＮＯＲ３とからなる。この制御信号生成回路３１０は、ペアの信号０１，０１Ｂと、ペアの信号０２，０２Ｂ、およびすべてのロジック群の制御の基準タイミングを定める基準制御信号０５（たとえば、外部から与えられるクロック信号）を受けて、ロジック２の制御信号０４（すなわち、制御信号ｃｔｒｌ１）を出力する。 A control signal generation circuit 310 that generates a control signal for controlling the operation of the logic 2 includes an AND circuit AND1, an AND circuit AND2, and an inverting OR circuit NOR3. The control signal generation circuit 310 receives a pair of signals 01 and 01B, a pair of signals 02 and 02B, and a reference control signal 05 (for example, a clock signal given from the outside) that determines a reference timing for controlling all logic groups. In response to this, the control signal 04 (that is, the control signal ctrl1) of the logic 2 is output.

制御信号生成回路３１０は、信号０１および信号０１のいずれかが「Ｌ」、信号０２および信号０２のいずれかが「Ｌ」、かつ信号０５が「Ｌ」のときに、制御信号０４を「Ｈ」にする。 The control signal generation circuit 310 sets the control signal 04 to “H” when one of the signal 01 and the signal 01 is “L”, one of the signal 02 and the signal 02 is “L”, and the signal 05 is “L”. "

（動作）
次に、この半導体回路の動作を説明する。図５４は、ロジック２に入力および出力される信号の時間的な変化の例を示す図である。同図において、期間１、期間２、および期間３は、それぞれ、第９〜第１１、および第１３の実施形態における期間１、期間２、および期間３に相当する。 (Operation)
Next, the operation of this semiconductor circuit will be described. FIG. 54 is a diagram illustrating an example of temporal changes in signals input to and output from the logic 2. In the figure, period 1, period 2, and period 3 correspond to period 1, period 2, and period 3 in the ninth to eleventh and thirteenth embodiments, respectively.

期間１では、信号０５が「Ｌ」である。信号０１は「Ｌ」、信号０１Ｂは「Ｈ」、信号０２は「Ｈ」、信号０２Ｂは「Ｌ」とする。制御信号生成回路３１０は、信号０１、信号０１Ｂ、信号０２、信号０２Ｂ、および信号０５の上記レベルに従い、信号０４を「Ｈ」とする。信号０４が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオフとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオンとなる。 In the period 1, the signal 05 is “L”. The signal 01 is “L”, the signal 01B is “H”, the signal 02 is “H”, and the signal 02B is “L”. The control signal generation circuit 310 sets the signal 04 to “H” in accordance with the levels of the signal 01, the signal 01B, the signal 02, the signal 02B, and the signal 05. When the signal 04 is “H”, the P-channel MOS transistor PX2 is turned off and the N-channel MOS transistor NX2 is turned on.

期間２では、まず、信号０５が「Ｈ」となる。これにより、ロジック１が出力する信号０１，０１Ｂ，０２，０２Ｂのレベルは、すべて「Ｈ」に変化する。 In the period 2, first, the signal 05 becomes “H”. As a result, the levels of the signals 01, 01B, 02, and 02B output from the logic 1 all change to “H”.

制御信号生成回路２９０は、信号０１、信号０１Ｂ、信号０２、信号０２Ｂ、および信号０５がすべて「Ｈ」になると、制御信号０４を「Ｌ」にする。制御信号０４が「Ｌ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオンとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオフとなる。その後、信号０５が「Ｌ」になると、信号０１および信号０１Ｂのいずれかが「Ｌ」に変化し、信号０２および信号０２Ｂのいずれかが「Ｌ」に変化する。ここでは、信号０１Ｂが「Ｌ」に変化し、その後、信号０２が「Ｌ」に変化するものとする。制御信号生成回路３１０は、信号０１が「Ｌ」に変化し、かつ信号０２が「Ｌ」に変化すると、制御信号０４を「Ｈ」に変化させ、期間３に移行する。 When all of signal 01, signal 01B, signal 02, signal 02B, and signal 05 are set to “H”, control signal generation circuit 290 sets control signal 04 to “L”. When the control signal 04 is “L”, the P-channel MOS transistor PX2 is turned on and the N-channel MOS transistor NX2 is turned off. Thereafter, when the signal 05 becomes “L”, one of the signal 01 and the signal 01B changes to “L”, and one of the signal 02 and the signal 02B changes to “L”. Here, it is assumed that the signal 01B changes to “L” and then the signal 02 changes to “L”. When the signal 01 changes to “L” and the signal 02 changes to “L”, the control signal generation circuit 310 changes the control signal 04 to “H” and shifts to the period 3.

以上のように、本変形例に係る制御信号生成回路によれば、第１４の実施形態と同様に、ロジック２に入力されるすべての信号が変化するタイミングを、ロジック２の動作を制御する制御信号０４が「Ｌ」となる期間２に限定することができる。また、第１４の実施形態の制御信号生成回路は、遅延量が最大の信号のペアが０２，０２Ｂのときにのみ対応するものであったのに対して、本変形例に係る制御信号生成回路は、遅延量が最大の信号のペアが０１，０１Ｂのときと、０２，０２Ｂときのいずれにも対応することができる。 As described above, according to the control signal generation circuit according to the present modification, the control for controlling the operation of the logic 2 is performed at the timing at which all the signals input to the logic 2 change, as in the fourteenth embodiment. The period can be limited to the period 2 in which the signal 04 is “L”. Further, the control signal generation circuit of the fourteenth embodiment corresponds only when the pair of signals with the maximum delay amount is 02, 02B, whereas the control signal generation circuit according to the present modification example Can handle both when the pair of signals with the maximum delay amount is 01, 01B and when the pair of signals is 02, 02B.

［第１４の実施形態の変形例２］
本変形例は、第１４の実施形態の制御信号生成回路とは別の構成で、第１４の実施形態と同様に、ロジックの動作タイミングを制御する制御信号ｃｔｒｌ１を生成する制御信号生成回路を含む半導体回路に関する。 [Modification 2 of the 14th embodiment]
This modification has a configuration different from the control signal generation circuit of the fourteenth embodiment, and includes a control signal generation circuit that generates the control signal ctrl1 for controlling the operation timing of the logic, as in the fourteenth embodiment. The present invention relates to a semiconductor circuit.

（半導体回路の構成）
図５５は、第１４の実施形態の変形例２に係る複数個のロジックを含む半導体回路を示す。同図を参照して、ロジック１からロジック２へ複数個のバスを介して、信号０１，０１Ｂ、０２，０２Ｂが入力される。信号０１は、正論理の第１の信号であり、信号０１Ｂは、信号０１を反転した負論理の第１の信号であり、信号０２は、正論理の第２の信号であり、信号０２Ｂは、信号０２を反転した負論理の第２の信号である。 (Configuration of semiconductor circuit)
FIG. 55 shows a semiconductor circuit including a plurality of logics according to the second modification of the fourteenth embodiment. Referring to the figure, signals 01, 01B, 02, and 02B are input from logic 1 to logic 2 via a plurality of buses. The signal 01 is a first signal of positive logic, the signal 01B is a first signal of negative logic obtained by inverting the signal 01, the signal 02 is a second signal of positive logic, and the signal 02B is , A negative second signal obtained by inverting the signal 02.

ロジック２の動作を制御する制御信号を生成する制御信号生成回路３３０は、遅延回路（ｄｅｌａｙ）Ｄ２と、論理和回路ＯＲ２と、インバータＩＶ２とからなる。この制御信号生成回路３３０は、すべてのロジック群の制御の基準タイミングを定める基準制御信号０７（たとえば、外部から与えられるクロック信号）と、前段から信号０４を受けて、ロジック２の制御信号０６（すなわち、制御信号ｃｔｒｌ１）を出力する。 The control signal generation circuit 330 that generates a control signal for controlling the operation of the logic 2 includes a delay circuit (delay) D2, an OR circuit OR2, and an inverter IV2. This control signal generation circuit 330 receives a reference control signal 07 (for example, a clock signal given from the outside) that determines the reference timing of control of all logic groups and a signal 04 from the previous stage, and receives a control signal 06 ( That is, the control signal ctrl1) is output.

遅延回路（ｄｅｌａｙ）Ｄ２は、前段から信号０４を受けて、信号０４をαだけ遅延させた信号０５を出力する。そして、信号０５と、基準制御信号０７とに応じて、論理和回路ＯＲ２およびインバータＩＶ２によって、制御信号０６が生成される。 The delay circuit (delay) D2 receives the signal 04 from the previous stage and outputs a signal 05 obtained by delaying the signal 04 by α. Then, according to the signal 05 and the reference control signal 07, the control signal 06 is generated by the OR circuit OR2 and the inverter IV2.

遅延回路（ｄｅｌａｙ）Ｄ２の遅延量αは、期間２において、ロジック２に入力される信号のペアのうちの遅延量が最大である信号０２および信号０２のペアのいずれかが「Ｌ」になるタイミングよりも後のタイミングで制御信号０６が「Ｈ」になるように設定されている。 The delay amount α of the delay circuit (delay) D2 is “L” in the period 2 in which one of the pair of the signal 02 and the signal 02 having the maximum delay amount among the pair of signals input to the logic 2 is “L”. The control signal 06 is set to “H” at a timing later than the timing.

期間１では、信号０７が「Ｌ」である。信号０１は「Ｌ」、信号０１Ｂは「Ｈ」、信号０２は「Ｈ」、信号０２Ｂは「Ｌ」、信号０４は「Ｌ」、および信号０５は「Ｌ」とする。制御信号生成回路３３０は、信号０４、信号０５、および信号０７の上記レベルに従い、制御信号０６を「Ｈ」にする。制御信号０６が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオフとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオンとなる。 In the period 1, the signal 07 is “L”. The signal 01 is “L”, the signal 01B is “H”, the signal 02 is “H”, the signal 02B is “L”, the signal 04 is “L”, and the signal 05 is “L”. The control signal generation circuit 330 sets the control signal 06 to “H” in accordance with the levels of the signal 04, the signal 05, and the signal 07. When the control signal 06 is “H”, the P-channel MOS transistor PX2 is turned off and the N-channel MOS transistor NX2 is turned on.

期間２では、まず、信号０７が「Ｈ」となる。これにより、ロジック１が出力する信号０１，０１Ｂ，０２，０２Ｂのレベルは、すべて「Ｈ」に変化する。また、信号０７が「Ｈ」へ変化した時から、ロジック１の前段にある図示しない遅延回路での遅延の後、信号０４が「Ｈ」に変化する。信号０４が「Ｈ」に変化してから、遅延回路（ｄｅｌａｙ）Ｄ２による遅延量αだけ遅延の後、信号０５が「Ｈ」に変化する。 In the period 2, first, the signal 07 becomes “H”. As a result, the levels of the signals 01, 01B, 02, and 02B output from the logic 1 all change to “H”. Further, after the signal 07 changes to “H”, the signal 04 changes to “H” after a delay in a delay circuit (not shown) in the preceding stage of the logic 1. After the signal 04 changes to “H”, the signal 05 changes to “H” after being delayed by the delay amount α by the delay circuit (delay) D2.

一方、信号０７が「Ｈ」となると（信号０５のレベルに係らず）、論理和回路ＯＲ２およびインバータＩＶ２によって、制御信号０６は「Ｌ」に変化する。制御信号０６が「Ｌ」になると、ＰチャネルＭＯＳトランジスタＰＸ２はオンとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオフとなる。 On the other hand, when the signal 07 becomes “H” (regardless of the level of the signal 05), the control signal 06 is changed to “L” by the OR circuit OR2 and the inverter IV2. When the control signal 06 becomes “L”, the P-channel MOS transistor PX2 is turned on and the N-channel MOS transistor NX2 is turned off.

その後、信号０７が「Ｌ」になると、信号０１および信号０１Ｂのいずれかが「Ｌ」に変化し、信号０２および信号０２Ｂのいずれかが「Ｌ」に変化する。ここでは、信号０１Ｂが「Ｌ」に変化し、その後、信号０２が「Ｌ」に変化するものとする。信号０７が「Ｌ」への変化した時から、ロジック１の前段にある遅延回路での遅延の後、信号０４が「Ｌ」に変化する。信号０４が「Ｌ」に変化してから、遅延回路（ｄｅｌａｙ）Ｄ２による遅延量αだけ遅延の後、信号０５が「Ｌ」に変化する。 Thereafter, when the signal 07 becomes “L”, one of the signal 01 and the signal 01B changes to “L”, and one of the signal 02 and the signal 02B changes to “L”. Here, it is assumed that the signal 01B changes to “L” and then the signal 02 changes to “L”. From the time when the signal 07 changes to “L”, the signal 04 changes to “L” after the delay in the delay circuit in the preceding stage of the logic 1. After the signal 04 changes to “L”, the signal 05 changes to “L” after being delayed by the delay amount α by the delay circuit (delay) D2.

信号０７が「Ｌ」、および信号０５が「Ｌ」となると、論理和回路ＯＲ２およびインバータＩＶ２によって、制御信号０６は「Ｈ」に変化し、期間３に移行する。 When the signal 07 becomes “L” and the signal 05 becomes “L”, the control signal 06 is changed to “H” by the OR circuit OR2 and the inverter IV2, and the period 3 is started.

期間３では、制御信号０６が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオフとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオンとなる。 In period 3, the control signal 06 is “H”, the P-channel MOS transistor PX 2 is turned off, and the N-channel MOS transistor NX 2 is turned on.

以上のように、本変形例に係る制御信号生成回路によれば、第１４の実施形態と同様に、ロジック２に入力されるすべての信号が変化するタイミングを、ロジック２の動作を制御する制御信号０６が「Ｌ」となる期間２に限定することができる。 As described above, according to the control signal generation circuit according to the present modification, the control for controlling the operation of the logic 2 is performed at the timing at which all the signals input to the logic 2 change, as in the fourteenth embodiment. The period can be limited to the period 2 in which the signal 06 is “L”.

［第１４の実施形態の変形例３］
本変形例は、第１４の実施形態の制御信号生成回路とは別の構成で、第１４の実施形態と同様に、ロジックの動作タイミングを制御する制御信号ｃｔｒｌ１を生成する制御信号生成回路を含む半導体回路に関する。 [Modification 3 of the fourteenth embodiment]
This modification has a configuration different from the control signal generation circuit of the fourteenth embodiment, and includes a control signal generation circuit that generates the control signal ctrl1 for controlling the operation timing of the logic, as in the fourteenth embodiment. The present invention relates to a semiconductor circuit.

（構成）
図５７は、第１４の実施形態の変形例３に係る複数個のロジックを含む半導体回路を示す。同図を参照して、ロジック１からロジック２へ複数個のバスを介して、信号０１，０１Ｂ、０２，０２Ｂが入力される。信号０１は、正論理の第１の信号であり、信号０１Ｂは、信号０１を反転した負論理の第１の信号であり、信号０２は、正論理の第２の信号であり、信号０２Ｂは、信号０２を反転した負論理の第２の信号である。信号０２および信号０２Ｂのペアは、ロジック１からロジック２へ送られる信号のうち、遅延量が最大の信号であるとする。 (Constitution)
FIG. 57 shows a semiconductor circuit including a plurality of logics according to Modification 3 of the fourteenth embodiment. Referring to the figure, signals 01, 01B, 02, and 02B are input from logic 1 to logic 2 via a plurality of buses. The signal 01 is a first signal of positive logic, the signal 01B is a first signal of negative logic obtained by inverting the signal 01, the signal 02 is a second signal of positive logic, and the signal 02B is , A negative second signal obtained by inverting the signal 02. It is assumed that the pair of the signal 02 and the signal 02B is a signal having the maximum delay amount among signals sent from the logic 1 to the logic 2.

ロジック２の動作を制御する制御信号を生成する制御信号生成回路３５０は、遅延回路（ｄｅｌａｙ）Ｄ２と、反転論理和回路ＮＯＲ２とからなる。この制御信号生成回路３５０は、すべてのロジック群の制御の基準タイミングを定める基準制御信号０７（たとえば、外部から与えられるクロック信号）と、前段から信号０４を受けて、ロジック２の制御信号０６（すなわち、制御信号ｃｔｒｌ１）を出力する。 The control signal generation circuit 350 that generates a control signal for controlling the operation of the logic 2 includes a delay circuit (delay) D2 and an inverting OR circuit NOR2. The control signal generation circuit 350 receives a reference control signal 07 (for example, a clock signal given from the outside) that determines the reference timing of control of all logic groups and a signal 04 from the previous stage, and receives a control signal 06 ( That is, the control signal ctrl1) is output.

遅延回路（ｄｅｌａｙ）Ｄ２は、前段から信号０４を受けて、信号０４をαだけ遅延させた信号０５を出力する。そして、信号０５と、基準制御信号０７とに応じて、反転論理和回路ＮＯＲ２によって、制御信号０６が生成される。 The delay circuit (delay) D2 receives the signal 04 from the previous stage and outputs a signal 05 obtained by delaying the signal 04 by α. Then, in response to the signal 05 and the reference control signal 07, the inverting OR circuit NOR2 generates the control signal 06.

遅延回路（ｄｅｌａｙ）Ｄ２の遅延量αは、期間２において、ロジック２に入力される信号のペアのうちの遅延量が最大である信号０２および信号０２のペアのいずれかが「Ｌ」になるタイミングよりも後のタイミングで制御信号０６が「Ｈ」になるように設定されている。 The delay amount α of the delay circuit (delay) D2 is “L” in the period 2 in which one of the pair of the signal 02 and the signal 02 having the maximum delay amount among the pair of signals input to the logic 2 The control signal 06 is set to “H” at a timing later than the timing.

（動作）
次に、この半導体回路の動作を説明する。図５８は、ロジック２に入力および出力される信号の時間的な変化の例を示す。同図において、期間１、期間２、および期間３は、それぞれ、第９〜第１１、および第１３の実施形態における期間１、期間２、および期間３に相当する。 (Operation)
Next, the operation of this semiconductor circuit will be described. FIG. 58 shows an example of temporal changes in signals input to and output from the logic 2. In the figure, period 1, period 2, and period 3 correspond to period 1, period 2, and period 3 in the ninth to eleventh and thirteenth embodiments, respectively.

期間１では、信号０７が「Ｌ」である。信号０１は「Ｌ」、信号０１Ｂは「Ｈ」、信号０２は「Ｈ」、信号０２Ｂは「Ｌ」、信号０４は「Ｌ」、および信号０５は「Ｌ」とする。制御信号生成回路３５０は、信号０４、信号０５、および信号０７の上記レベルに従い、制御信号０６を「Ｈ」にする。制御信号０６が「Ｈ」によって、ＰチャネルＭＯＳトランジスタＰＸ２はオフとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオンとなる。 In the period 1, the signal 07 is “L”. The signal 01 is “L”, the signal 01B is “H”, the signal 02 is “H”, the signal 02B is “L”, the signal 04 is “L”, and the signal 05 is “L”. The control signal generation circuit 350 sets the control signal 06 to “H” in accordance with the levels of the signal 04, the signal 05, and the signal 07. When the control signal 06 is “H”, the P-channel MOS transistor PX2 is turned off and the N-channel MOS transistor NX2 is turned on.

一方、信号０７が「Ｈ」となると（信号０５のレベルに係らず）、反転論理和回路ＮＯＲ２によって、制御信号０６は「Ｌ」に変化する。制御信号０６が「Ｌ」になると、ＰチャネルＭＯＳトランジスタＰＸ２はオンとなり、ＮチャネルＭＯＳトランジスタＮＸ２はオフとなる。 On the other hand, when the signal 07 becomes “H” (regardless of the level of the signal 05), the control signal 06 is changed to “L” by the inverting OR circuit NOR2. When the control signal 06 becomes “L”, the P-channel MOS transistor PX2 is turned on and the N-channel MOS transistor NX2 is turned off.

信号０７が「Ｌ」、および信号０５が「Ｌ」となると、反転論理和回路ＮＯＲ２によって、制御信号０６は「Ｈ」に変化し、期間３に移行する。 When the signal 07 becomes “L” and the signal 05 becomes “L”, the control signal 06 is changed to “H” by the inverting OR circuit NOR2, and the period 3 is started.

［第１４の実施形態の変形例４］
本変形例は、第１４の実施形態の変形例３の基準制御信号を内部で自発的に生成するようにした半導体回路に関する。 [Fourth Modification of Fourteenth Embodiment]
This modification relates to a semiconductor circuit in which the reference control signal of modification 3 of the fourteenth embodiment is generated spontaneously.

（半導体回路の構成）
図５９は、第１４の実施形態の変形例３に係る複数個のロジックを含む半導体回路を示す。同図を参照して、この半導体回路は、ロジック１の動作を制御する制御信号を生成する制御信号生成回路３５０１と、ロジック２の動作を制御する制御信号を生成する制御信号生成回路３５０２と、ロジック３の動作を制御する制御信号を生成する制御信号生成回路３５０３と、ロジック４の動作を制御する制御信号を生成する制御信号生成回路３５０４とを備える。 (Configuration of semiconductor circuit)
FIG. 59 shows a semiconductor circuit including a plurality of logics according to Modification 3 of the fourteenth embodiment. Referring to the figure, this semiconductor circuit includes a control signal generation circuit 3501 for generating a control signal for controlling the operation of logic 1, a control signal generation circuit 3502 for generating a control signal for controlling the operation of logic 2, A control signal generation circuit 3503 for generating a control signal for controlling the operation of the logic 3 and a control signal generation circuit 3504 for generating a control signal for controlling the operation of the logic 4 are provided.

制御信号生成回路３５０１，３５０２，３５０３，３５０４は、変形例３の制御信号生成回路３５０と同様に、遅延回路（ｄｅｌａｙ）と、反転論理和回路とを備え、前段からの信号と、すべてのロジック群の制御の基準タイミングを定める基準制御信号とを受けて、対応するロジックに制御信号を出力する。 The control signal generation circuits 3501, 3502, 3503, 3504 are provided with a delay circuit (delay) and an inverting OR circuit, as with the control signal generation circuit 350 of the third modification, and the signals from the previous stage and all logics In response to the reference control signal that determines the reference timing of group control, the control signal is output to the corresponding logic.

すべてのロジック群の制御の基準タイミングを定める基準制御信号は、第１４の実施形態、およびその変形例１〜３のように外部から与えられるのではなく、以下に説明するように、この半導体回路内部で自発的に生成される。 The reference control signal for determining the reference timing for the control of all the logic groups is not given from the outside as in the fourteenth embodiment and its modifications 1 to 3, but as described below, this semiconductor circuit Generated spontaneously internally.

遅延回路（ｄｅｌａｙ）Ｄ１〜Ｄ４は、ループを形成し、最後段のロジック４に対応する制御信号生成回路３５０４の遅延回路（ｄｅｌａｙ）Ｄ４から出力された信号をインバータＩＶ１を介して反転させた信号が最前段のロジック１に対応する制御信号生成回路３５０１の遅延回路（ｄｅｌａｙ）Ｄ４に送られる。 The delay circuits (delays) D1 to D4 form a loop and are signals obtained by inverting the signal output from the delay circuit (delay) D4 of the control signal generation circuit 3504 corresponding to the last stage logic 4 via the inverter IV1. Is sent to the delay circuit (delay) D4 of the control signal generation circuit 3501 corresponding to the logic 1 in the forefront stage.

そして、このループを流れる信号で、遅延回路（ｄｅｌａｙ）Ｄ４から出力された信号をインバータＩＶ１を介して反転させた信号が基準制御信号となる。 A signal obtained by inverting the signal output from the delay circuit (delay) D4 via the inverter IV1 among the signals flowing through this loop becomes the reference control signal.

以上のように、本変形例に係る半導体回路によれば、基準制御信号を内部で自発的に発生させることができる。基準制御信号が外部から与えられるクロック信号のような場合には、外部から意図的にクロック信号の周波数を高くしたり、クロック信号の電圧を下げたりする操作をすることによって、半導体回路を誤動作させることが可能なのに対して、本変形例の半導体回路は、基準制御信号が内部で自発的に生成されるので、このような攻撃を不可能とすることができる。 As described above, according to the semiconductor circuit according to this modification, the reference control signal can be spontaneously generated inside. When the reference control signal is an externally supplied clock signal, the semiconductor circuit malfunctions by intentionally increasing the frequency of the clock signal or decreasing the voltage of the clock signal from the outside. On the other hand, in the semiconductor circuit of this modification, the reference control signal is spontaneously generated inside, and thus such an attack can be made impossible.

本発明は、上記の実施形態に限定するものではなく、たとえば、以下のような変形例も含む。 The present invention is not limited to the above embodiment, and includes, for example, the following modifications.

（１）正負論理混在データバス
本発明の実施形態では、正負論理混在データバスの一例として、ｎ（＝１０２４）ビットのデータを伝送し、偶数ビットが正論理で、奇数ビットが負論理である正負論理混在データバスについて説明したが、これに限定するものではない。正負論理混在データバスは、すべてのビットが正論理、または負論理でないデータバスであれば、どのようなものであってもよい。 (1) Positive / Negative Logic Mixed Data Bus In the embodiment of the present invention, as an example of a positive / negative logic mixed data bus, n (= 1024) bits of data are transmitted, even bits are positive logic, and odd bits are negative logic. Although the positive / negative logic mixed data bus has been described, the present invention is not limited to this. The mixed positive / negative logic data bus may be any data bus as long as all bits are not positive logic or negative logic.

（２）乗数Ｙを伝送するバス
本発明の実施形態では、乗数Ｙは、常に正論理であるデータバスにより伝送されたが、これに限定するものではない。乗数Ｙを伝送するバスも正負論理混在データバスにしてもよい。これにより、電力解析によって、Ｙレジスタから出力される値の傍受を防止することができる。 (2) Bus for Transmitting Multiplier Y In the embodiment of the present invention, the multiplier Y is always transmitted through a data bus that is positive logic. However, the present invention is not limited to this. The bus for transmitting the multiplier Y may also be a positive / negative logic mixed data bus. Thereby, interception of the value output from the Y register can be prevented by power analysis.

（３）正負論理混在データバス１０２ａ，１０２ｂ，１０２ｃ
本発明の第２の実施形態では、レジスタ群に属するレジスタから２本の正負論理混在データバス１０２ａ，１０２ｂにデータを出力することによって、乗数Ｙの２ビット分についての処理を同時行なうことができたが、これに限定するものではなく。たとえば、ｎ（≧３）本の正負論理混在データバスにデータを出力することによって、乗数Ｙのｎビット分について処理を同時に行なうようにしてもよい。本発明の第６の実施形態についても同様である。 (3) Positive / negative logic mixed data bus 102a, 102b, 102c
In the second embodiment of the present invention, the processing for two bits of the multiplier Y can be performed simultaneously by outputting data from the registers belonging to the register group to the two mixed data buses 102a and 102b. However, it is not limited to this. For example, n bits of the multiplier Y may be processed simultaneously by outputting data to n (≧ 3) mixed positive and negative logic data buses. The same applies to the sixth embodiment of the present invention.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

従来の乗算回路の構成を示す図である。It is a figure which shows the structure of the conventional multiplication circuit. 従来の乗算回路２０による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication by the conventional multiplication circuit 20. FIG. 暗号回路の構成を示す図である。It is a figure which shows the structure of an encryption circuit. 第１の実施形態に係る乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit which concerns on 1st Embodiment. Ｘレジスタ１２２の出力信号の論理を示す図である。FIG. 6 is a diagram illustrating logic of an output signal of an X register 122. 加算部１０００の構成を示す図である。3 is a diagram illustrating a configuration of an adding unit 1000. FIG. 加算回路（正論理キャリー負論理）１００１の具体的な構成を示す図である。5 is a diagram showing a specific configuration of an adder circuit (positive logic carry negative logic) 1001. FIG. 加算回路（負論理キャリー正論理）１００２の具体的な構成を示す図である。5 is a diagram showing a specific configuration of an adder circuit (negative logic carry positive logic) 1002; FIG. 乗算回路１００による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication by the multiplication circuit 100. 第１の実施形態の変形例１に係る乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit which concerns on the modification 1 of 1st Embodiment. 第１の実施形態の変形例２に係る乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit which concerns on the modification 2 of 1st Embodiment. 乗算回路４００による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication by the multiplication circuit 400. 第１の実施形態の変形例３に係る乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit which concerns on the modification 3 of 1st Embodiment. 乗算回路５００による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication by the multiplication circuit 500. 第１の実施形態の変形例４に係る乗算回路の乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication of the multiplication circuit which concerns on the modification 4 of 1st Embodiment. 第１の実施形態の変形例５に係るデータ格納レジスタ群の構成を示す図である。It is a figure which shows the structure of the data storage register group which concerns on the modification 5 of 1st Embodiment. 第２の実施形態に関する乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit regarding 2nd Embodiment. 加算部１１００の構成を示す図である。5 is a diagram showing a configuration of an adding unit 1100. FIG. 乗算回路８００による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication by the multiplication circuit 800. 第３の実施形態に係る乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit which concerns on 3rd Embodiment. 乗算回路１５００による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。FIG. 11 is a diagram showing an algorithm for multiplication by a multiplication circuit 1500 (in the case of 1024 bits). 第３の実施形態の変形例に係る乗算回路の構成を示す図である。It is a figure which shows the structure of the multiplication circuit which concerns on the modification of 3rd Embodiment. 乗算回路１６００による乗算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the multiplication by the multiplication circuit 1600. 従来の剰余演算回路の剰余演算のアルゴリズムを示す図である。It is a figure which shows the algorithm of the remainder calculation of the conventional remainder calculation circuit. 第４の実施形態に係る剰余演算回路の構成を示す図である。It is a figure which shows the structure of the remainder arithmetic circuit which concerns on 4th Embodiment. 剰余演算回路１４００による剰余演算のアルゴリズム（１０２４ビットの場合）を示す図である。It is a figure which shows the algorithm (in the case of 1024 bits) of the remainder calculation by the remainder calculation circuit 1400. 第５の実施形態に係るモンゴメリ乗算剰余演算回路の構成を示す図である。It is a figure which shows the structure of the Montgomery multiplication remainder arithmetic circuit which concerns on 5th Embodiment. モンゴメリ乗算剰余演算回路６００によるモンゴメリ乗算剰余演算のアルゴリズム（１０２４ビットの場合）を示す図である。FIG. 11 is a diagram illustrating an algorithm of Montgomery modular multiplication by the Montgomery modular multiplication circuit 600 (in the case of 1024 bits). 第５の実施形態の変形例に係るモンゴメリ乗算剰余演算回路の構成を示す図である。It is a figure which shows the structure of the Montgomery multiplication remainder arithmetic circuit which concerns on the modification of 5th Embodiment. 第６の実施形態に係るモンゴメリ乗算剰余演算回路の構成を示す図である。It is a figure which shows the structure of the Montgomery multiplication remainder arithmetic circuit which concerns on 6th Embodiment. 加算部１２００の構成を示す図である。5 is a diagram showing a configuration of an adding unit 1200. FIG. モンゴメリ乗算剰余演算回路９００によるモンゴメリ乗算剰余演算のアルゴリズム（１０２４ビットの場合）を示す図である。FIG. 11 is a diagram illustrating an algorithm (in the case of 1024 bits) of Montgomery modular multiplication by the Montgomery modular multiplication circuit 900. 第７の実施形態に係るモンゴメリ乗算剰余演算回路の構成を示す図である。It is a figure which shows the structure of the Montgomery multiplication remainder arithmetic circuit which concerns on 7th Embodiment. モンゴメリ乗算剰余演算回路１７００によるモンゴメリ乗算剰余演算のアルゴリズム（１０２４ビットの場合）を示す図である。FIG. 12 is a diagram illustrating an algorithm of Montgomery modular multiplication by the Montgomery modular multiplication circuit 1700 (in the case of 1024 bits). 第８の実施形態に係る加算回路の構成を示す図である。It is a figure which shows the structure of the addition circuit which concerns on 8th Embodiment. 従来のインバータ回路の構成を示す図である。It is a figure which shows the structure of the conventional inverter circuit. 第９の実施形態に係るインバータ回路の構成を示す図である。It is a figure which shows the structure of the inverter circuit which concerns on 9th Embodiment. インバータ回路９５０に入力および出力される信号の時間的な変化の例を示す図である。It is a figure which shows the example of the time change of the signal input and output to the inverter circuit 950. インバータ回路９５０に入力および出力される信号の時間的な変化の別の例を示す図である。It is a figure which shows another example of the time change of the signal input and output to the inverter circuit 950. FIG. インバータ回路９５０の入出力関係をまとめた図である。It is the figure which put together the input-output relationship of the inverter circuit 950. 第１０の実施形態に係るＮＡＮＤ回路の構成を示す図である。It is a figure which shows the structure of the NAND circuit based on 10th Embodiment. ＮＡＮＤ回路９５１の入出力関係をまとめた図である。FIG. 7 is a diagram summarizing input / output relationships of a NAND circuit 951. 第１１の実施形態に係る加算回路の構成を示す図である。It is a figure which shows the structure of the addition circuit which concerns on 11th Embodiment. 加算回路９５２の入出力関係をまとめた図である。6 is a diagram summarizing input / output relationships of an adder circuit 952. FIG. 第１２の実施形態に係るＲＯＭの構成を示す図である。It is a figure which shows the structure of ROM which concerns on 12th Embodiment. ＲＯＭ９５３の入出力関係をまとめた図である。10 is a diagram summarizing input / output relationships of a ROM 953. FIG. 第１２の実施形態の変形例１に係るＲＯＭの構成を示す図である。It is a figure which shows the structure of ROM which concerns on the modification 1 of 12th Embodiment. 第１２の実施形態の変形例２に係るＲＯＭの構成を示す図である。It is a figure which shows the structure of ROM which concerns on the modification 2 of 12th Embodiment. 第１３の実施形態に係るレジスタの構成を示す図である。It is a figure which shows the structure of the register | resistor which concerns on 13th Embodiment. レジスタ９５６に入力および出力される信号の時間的な変化の例を示す図である。It is a figure which shows the example of the time change of the signal input and output to the register | resistor 956. FIG. 第１４の実施形態に係る複数個のロジックを含む半導体回路を示す図である。It is a figure which shows the semiconductor circuit containing several logic based on 14th Embodiment. ロジック２に入力および出力される信号の時間的な変化の例を示す図である。It is a figure which shows the example of the time change of the signal input and output to the logic 2. FIG. 第１４の実施形態の変形例１に係る複数個のロジックを含む半導体回路を示す図である。It is a figure which shows the semiconductor circuit containing several logic based on the modification 1 of 14th Embodiment. ロジック２に入力および出力される信号の時間的な変化の例を示す図である。It is a figure which shows the example of the time change of the signal input and output to the logic 2. FIG. 第１４の実施形態の変形例２に係る複数個のロジックを含む半導体回路を示す図である。It is a figure which shows the semiconductor circuit containing several logic based on the modification 2 of 14th Embodiment. ロジック２に入力および出力される信号の時間的な変化の例を示す図である。It is a figure which shows the example of the time change of the signal input and output to the logic 2. FIG. 第１４の実施形態の変形例３に係る複数個のロジックを含む半導体回路を示す図である。It is a figure which shows the semiconductor circuit containing several logic based on the modification 3 of 14th Embodiment. ロジック２に入力および出力される信号の時間的な変化の例を示す図である。It is a figure which shows the example of the time change of the signal input and output to the logic 2. FIG. 第１４の実施形態の変形例３に係る複数個のロジックを含む半導体回路を示す図である。It is a figure which shows the semiconductor circuit containing several logic based on the modification 3 of 14th Embodiment.

Explanation of symbols

１１暗号回路、１２制御回路、１３演算回路、２０，１００，３００，４００，５００，８００，１５００，１６００乗算回路、２１，１０１，３０１，４０１，５０１，６０１，７０１，８０１，９０１，１４０１，１５０１，１６０１，１７０１，１９０１レジスタ群、２２，１２２，６２２，８２２，９２２，１５２２Ｘレジスタ、２３，１２３，６２３，８２３，９２３，１３０２，１４２３，１６２３Ｋレジスタ、２４，２６，２８，１１２，１４０４，１４０６，１４０８，１５０４，１５０６，１５０７，１５０８Ｌ，１５０８Ｕ，１７０４，１７０６，１７０８，１７１３データバス、２７，１０７，６０７，９０７，１４０７，１７０７Ｐレジスタ、５１〜５８乗算のアルゴリズム、５９，６０剰余演算のアルゴリズム、６１〜６３モンゴメリ乗算剰余演算のアルゴリズム、１０２，１０２ａ，１０２ｂ，１０２ｃ，１０４，１０６，１０８正負論理混在データバス、１０３，６０３，１０００，１０１０，１１００，１２００，１５０３，１７０３，１９０３加算部、１０５，１４０５左シフト回路、１０９Ｙ［ｉ］判定回路、１２１，６２１，１４２１，１５２１Ｙレジスタ、１５０バス論理変換回路、２９０，３１０，３３０，３５０制御信号生成回路、３２０零元出力回路、５０５，５０５ａ，５０５ｂ，６０５，１７０５右シフト回路、６００，７００，９００，１７００モンゴメリ乗算剰余演算回路、６０９Ｙ［ｉ］評価部、６１０，６１１，６３１，６３２，６３３，６３４，７１１，７３１，７３２，７３３，７３４，９１０，９１１，９３１，９３２，９３３，９３４，１４１１，１４３１，１４３２，１４３３，１４３６，１４３７，１５３１，１５３２，１７３１，１７３２，１７３３，１７３４，１７３５，１７３６制御バス、６２４，１４２２Ｎレジスタ、６２５，９２５（Ｘ＋Ｎ）レジスタ、７２２Ｇ１レジスタ、７２３Ｇ２レジスタ、７２４Ｇ３レジスタ、７２５Ｇ４レジスタ、８０５２ビット左シフト回路、８０９Ｙ［２ｉ＋１，２ｉ］判定回路、９０５２ビット右シフト回路、９０９Ｙ［ｉ＋１，ｉ］評価部、９２４，１４１０，１５１０Ｙ［ｉ］選択回路、９４９，９５０インバータ回路、９５１ＮＡＮＤ回路、９５２加算回路、９５３，９５４，９５５ＲＯＭ、１００１，１００３，１１０１，１１０３，１１０４，１１０６，１２０１，１２０３，１２０４，１２０６，１２０７，１２０９加算回路（正論理キャリー負論理）、１００２，１１０２，１１０５，１２０２，１２０５，１２０８加算回路（負論理キャリー正論理）、１３００データ格納レジスタ群、１３０３選択回路、１４００剰余演算回路、１４０３加減算部、１４１８，１５１７，１７１８Ｑレジスタ、１４０９，１６０９，１７０９，レジスタ選択回路、１４１２加減算選択レジスタ、１５１１制御バス、１５１２選択回路、１５２３，１９１４Ａレジスタ、１７１２シフト選択回路、１７１４レジスタ選択回路（ＳＱ）、１７２３Ｒレジスタ、１９００加算回路、１９１１Ｘ１レジスタ、１９１２Ｘ２レジスタ、Ｐ１，Ｎ１，ＰＴ１〜ＰＴ８，ＰＸ１〜ＰＸ４ＰチャネルＭＯＳトランジスタ、ＮＴ１〜ＮＴ１３０，ＮＷ１〜ＮＷ１２９，ＮＥ１〜ＮＥ１２９，ＮＸ１〜ＮＸ４ＮチャネルＭＯＳトランジスタ、ＡＮＤ１〜ＡＮＤ１２９，ＡＮＤ１５０〜ＡＮＤ１５２論理積回路、ＮＯＲ１〜ＮＯＲ４，ＮＯＲ１５０反転論理和回路、ＯＲ１〜ＯＲ２，ＯＲ１５０〜ＯＲ１５２論理和回路、ＮＡＮＤ１５０反転論理積回路、ＸＯＲ１５０，ＸＯＲ１５１排他的論理和回路、Ｄ１〜Ｄ４遅延回路、ＩＶ１，ＩＶ２インバータ。 DESCRIPTION OF SYMBOLS 11 Encryption circuit, 12 Control circuit, 13 Arithmetic circuit, 20, 100, 300, 400, 500, 800, 1500, 1600 Multiplier circuit, 21, 101, 301, 401, 501, 601, 701, 801, 901, 1401, 1501, 1601, 1701, 1901 register group, 22, 122, 622, 822, 922, 1522 X register, 23, 123, 623, 823, 923, 1302, 1423, 1623 K register, 24, 26, 28, 112, 1404, 1406, 1408, 1504, 1506, 1507, 1508L, 1508U, 1704, 1706, 1708, 1713 Data bus, 27, 107, 607, 907, 1407, 1707 P register, 51-58 Multiplication algorithm, 59, 60 Remainder operation Algorithm, 61-63 Montgomery modular multiplication algorithm, 102, 102a, 102b, 102c, 104, 106, 108 Positive / negative logic mixed data bus, 103, 603, 1000, 1010, 1100, 1200, 1503, 1703, 1903 105, 1405 Left shift circuit, 109 Y [i] determination circuit, 121, 621, 1421, 1521 Y register, 150 bus logic conversion circuit, 290, 310, 330, 350 Control signal generation circuit, 320 Zero element output circuit, 505, 505a, 505b, 605, 1705 Right shift circuit, 600, 700, 900, 1700 Montgomery modular multiplication circuit, 609 Y [i] evaluation unit, 610, 611, 631, 632, 633, 634, 711, 731 732, 733 34, 910, 911, 931, 932, 933, 934, 1411, 1431, 1432, 1433, 1436, 1437, 1531, 1532, 1731, 1732, 1733, 1734, 1735, 1736 Control bus, 624, 1422 N register, 625,925 (X + N) register, 722 G1 register, 723 G2 register, 724 G3 register, 725 G4 register, 805 2-bit left shift circuit, 809 Y [2i + 1, 2i] determination circuit, 905 2-bit right shift circuit, 909 Y [I + 1, i] evaluation unit, 924, 1410, 1510 Y [i] selection circuit, 949, 950 inverter circuit, 951 NAND circuit, 952 addition circuit, 953, 954, 955 ROM, 1001, 1003, 1101, 1103 , 1104, 1106, 1201, 1203, 1204, 1206, 1207, 1209 Adder circuit (positive logic carry negative logic), 1002, 1102, 1105, 1202, 1205, 1208 Adder circuit (negative logic carry positive logic), 1300 data storage Register group, 1303 selection circuit, 1400 remainder operation circuit, 1403 addition / subtraction unit, 1418, 1517, 1718 Q register, 1409, 1609, 1709, register selection circuit, 1412 addition / subtraction selection register, 1511 control bus, 1512 selection circuit, 1523, 1914 A register, 1712 shift selection circuit, 1714 register selection circuit (SQ), 1723 R register, 1900 addition circuit, 1911 X1 register, 1912 X2 register, P1, N1, PT1 to PT8 PX1 to PX4 P channel MOS transistors, NT1 to NT130, NW1 to NW129, NE1 to NE129, NX1 to NX4 N channel MOS transistors, AND1 to AND129, AND150 to AND152 AND circuits, NOR1 to NOR4, NOR150 inverted OR circuit, OR1 OR2, OR150 to OR152 OR circuit, NAND150 inverted AND circuit, XOR150, XOR151 exclusive OR circuit, D1 to D4 delay circuit, IV1, IV2 inverter.

Claims

an n-bit data bus that transmits n (n ≧ 2) bits of data and in which the logic of the bits is a mixture of positive logic and negative logic;
An arithmetic circuit comprising: an adder that receives data transmitted through the data bus and performs addition corresponding to the logic of the data bus.

The arithmetic circuit further includes:
A first register for storing an operand, transmitting n-bit data, and connecting to a first n-bit data bus in which bit logic is a mixture of positive logic and negative logic;
A second register for storing a zero element, transmitting n-bit data, and connecting to a first data bus of n (n ≧ 2) bits in which bit logic is a mixture of positive logic and negative logic; ,
The operand is output from the first register to the first data bus in accordance with the logic of each bit of the first data bus, or the zero element is output from the second register to the first register. A selection circuit that selects whether to output to the first data bus in conformity with the logic of each bit of the data bus;
The third result data is stored in the middle of the operation, connected to the second data bus having the same logic as the first data bus, and the third result data is output to the second data bus. Registers,
A shift circuit that receives data of the addition result from the adder, shifts the bits constituting the data of the addition result, and outputs the data of the shift result to the third register as data of an intermediate result of the calculation; With
The adder receives the operand or the zero element from the first data bus, receives data of an intermediate result of the calculation from the second data bus, and receives the first data bus and the first data bus. 2. The arithmetic circuit according to claim 1, wherein an addition adapted to the logic of the data bus of 2 is performed and data of the addition result is output to the shift circuit.

N first data buses (N ≧ 2) are provided,
The first register and the second register are connected to the N first data buses,
The selection circuit selects whether to output the operand from the first register or to output the zero element from the second register to each of the first data buses;
The adder receives the operand or the zero element from the N first data buses, receives the intermediate result data from the second data bus, and receives the first data bus. Addition conforming to the logic of the data bus and the second data bus is performed, and data of the addition result is output to the shift circuit,
The shift circuit receives the addition result data, performs N-bit shift of the addition result data, and outputs the shift result data to the third register as intermediate result data of the calculation. Item 3. The arithmetic circuit according to Item 2.

The adder includes n stages of adder circuits for each stage when the number of bits of the multiplicand is n;
Each addition circuit in the first stage receives a carry input that matches the logic of the corresponding bit and two of the (N + 1) inputs, and an addition result that conforms to the logic of the corresponding bit Is output to the adder circuit for the corresponding bit in the next stage, and a carry conforming to the logic of the bit one bit above the corresponding bit is output to the adder circuit for the bit one bit above the corresponding bit in the next stage. ,
When N ≧ 3, the second to (N−1) -th stage adder circuits add the data of the addition result suitable for the logic of the corresponding bit from the corresponding bit adder circuit of the previous stage, and the previous stage The carry bit adapted to the logic of the corresponding bit from the adder circuit of the bit one bit lower than the corresponding bit and one unadded input of the (N + 1) inputs are received, and the corresponding bit The addition result data that conforms to the logic of the next stage is output to the adder circuit of the corresponding bit in the next stage, and the carry that conforms to the logic of the bit that is one bit higher than the corresponding bit is one above the corresponding bit of the next stage Output to the bit adder circuit,
Each adder circuit in the N-th stage corresponds to the addition result data that conforms to the logic of the corresponding bit from the corresponding bit adder circuit in the previous stage and the adder circuit in the bit one bit lower than the corresponding bit in the previous stage. The carry that conforms to the logic of the bit and the carry that conforms to the logic of the corresponding bit from the addition circuit of the bit one bit lower than the Nth stage receive the data of the addition result that conforms to the logic of the corresponding bit. 4. The arithmetic circuit according to claim 3, wherein the arithmetic circuit outputs to the shift circuit, and outputs a carry adapted to the logic of the bit one bit higher than the corresponding bit to a bit addition circuit one bit higher than the corresponding bit of the Nth stage.

The arithmetic circuit further includes:
A fifth register for storing a zero element and outputting the zero element to the second data bus in accordance with the logic of each bit of the second data bus;
When the addition unit adds the initial value of the result data during the operation and the operand or the zero element, instead of outputting the result data during the operation from the third register, The arithmetic circuit according to claim 2, further comprising: a selection circuit that outputs the zero element from a fifth register.

An arithmetic circuit for multiplying a multiplier and a multiplicand,
A first register for storing a multiplier;
A second register for storing a multiplicand;
A third register and a fourth register for storing data of the result of the multiplication;
A selection circuit for selecting one of the output of the third register and the output of the fourth register;
The multiplicand output from the second register and the intermediate result data output from the third register or the fourth register are received, added together, and the addition result data is obtained. An adder to output;
A first shift circuit for shifting the bits constituting the data of the addition result and outputting the data of the shift result;
A second shift circuit that receives the data of the intermediate result of the multiplication, shifts the bits constituting the data of the intermediate result of the multiplication, and outputs the data of the shift result;
The third register receives the data of the shift result output from the first shift circuit and stores it as the data of the intermediate result of the multiplication,
The fourth register receives the data of the shift result output from the second shift circuit and stores it as data of the intermediate result of the multiplication,
The selection circuit selects one of the third register and the fourth register based on a value of a bit constituting the multiplier output from the first register, and the selected register stores the selected register An arithmetic circuit that outputs data of the intermediate result of the multiplication being performed to the adder and the second shift circuit.

An arithmetic circuit for multiplying a multiplier and a multiplicand,
A first register for storing a multiplier;
A second register for storing a multiplicand;
A third register storing zero elements;
A fourth register and a fifth register for storing data of the result of the multiplication;
A selection circuit for selecting one of the output of the fourth register and the output of the fifth register;
The multiplicand output from the second register or the zero element output from the third register; and the data of the intermediate result of the multiplication output from the fourth register or the fifth register; Receiving, adding these, and outputting the data of the addition result,
A shift circuit for shifting the bits constituting the data of the addition result and outputting the data of the shift result;
The fourth register receives, from the shift circuit, data obtained by shifting the bits constituting the addition result data for the multiplicand, and stores the data as intermediate result data of the multiplication,
The fifth register receives, from the shift circuit, data obtained by shifting the bits constituting the addition result data for the zero element, and stores the data as the intermediate result data of the multiplication,
The selection circuit selects one of the fourth register and the fifth register based on a value of a bit constituting the multiplier output from the first register, and the selected register stores An arithmetic circuit for outputting data of the halfway result of the multiplication to the adder.

An arithmetic circuit that performs a remainder operation using a divisor and a dividend,
A first register for storing a dividend and outputting bits constituting the dividend;
A second register for storing the divisor;
A third register storing zero elements;
A fourth register and a fifth register for storing intermediate result data of the remainder operation;
In response to the data of the intermediate result of the remainder operation output from the fourth register or the fifth register and the bits of the dividend output from the first register, the intermediate result of the remainder operation is obtained. A shift circuit that shifts the bits constituting the data by 1 bit and uses the 0th bit as the value of the bits constituting the dividend output from the first register;
Data output from the shift circuit, data of an intermediate result of the remainder operation output from the third register, or data of an intermediate result of the remainder operation output from the fourth register, and the second In response to the divisor output from the register or the zero element output from the third register, when the addition selection signal is activated, these are added, and when the addition selection signal is inactive, these And an addition / subtraction unit that outputs the addition result or the subtraction result,
Based on the sign of the intermediate result data of the remainder operation output from the fourth register or the fifth register and / or the execution stage of the remainder operation processing, the first read signal, the first write A selection circuit for controlling activation of the signal, the second read signal, the second write signal, and the addition selection signal;
The fourth register receives the addition result data from the adder / subtractor, and when the first write signal is activated, the addition result data is used as the intermediate result data of the remainder calculation. Storing, when the first read signal is activated, outputting the stored intermediate result data of the remainder operation;
The fifth register receives data of a subtraction result from the adder / subtractor, and uses the data of the subtraction result as data of an intermediate result of the remainder operation when the second write signal is activated. An arithmetic circuit for storing and outputting the data of the stored intermediate result of the remainder operation when the second read signal is activated.

An arithmetic circuit for calculating a Montgomery multiplication remainder by a multiplier, a multiplicand, and a divisor,
A first register for storing a multiplier and outputting bits constituting the multiplier;
A second register for storing a multiplicand;
A third register storing zero elements;
A fourth register for storing the divisor;
A fifth register and a sixth register for storing intermediate result data of the Montgomery multiplication remainder;
From the multiplicand output from the second register, the zero element output from the third register, or the divisor output from the fourth register, and from the fifth register or the sixth register An output unit that receives the intermediate result data of the Montgomery multiplication operation that is output, adds them, and outputs the addition result data; and
When the shift selection signal is activated in response to the addition result data, the bits constituting the addition result data are shifted, the shift result data is output, and the shift selection signal is inactive. Sometimes, the shift circuit that outputs the data of the addition result as it is,
The value of the bit constituting the multiplier output from the first register, the value of the 0th bit of the data of the intermediate result of the Montgomery multiplication remainder output from the fifth register or the sixth register The first read signal based on the sign of the intermediate result data of the Montgomery multiplication remainder operation output from the fifth register or the sixth register, and / or the execution stage of the Montgomery multiplication remainder operation process, A selection circuit that controls activation of the first write signal, the second read signal, the second write signal, and the shift selection signal;
The fifth register receives data of a shift result from the shift circuit, and when the first write signal is activated, converts the data of the shift result to an intermediate result of the Montgomery multiplication remainder operation. Storing as data, and when the first read signal is activated, outputting the data of the intermediate result of the stored Montgomery multiplication residue operation,
The sixth register receives data of a shift result from the shift circuit, and when the second write signal is activated, the sixth register converts the data of the shift result to an intermediate result of the Montgomery modular multiplication operation. An arithmetic circuit which stores as data and outputs data of the stored intermediate result of the Montgomery modular multiplication when the second read signal is activated.

A first output terminal that outputs positive logic;
A second output terminal for outputting negative logic;
One or more transistors belonging to the first group that bring both the first output terminal and the second output terminal into a high state by the activation of the control signal;
In response to an input signal or an inverted input signal, when the control signal is inactive, when the level of the received signal is a predetermined logic, the one or more first output terminals that set the first output terminal to a low state Transistors belonging to two groups;
In response to an input signal or an inverted input signal, when the control signal is inactive, when the level of the received signal is a predetermined logic, the one or more second output terminals are set to a low state. A logic circuit including transistors belonging to Group 3.

The logic circuit according to claim 10, wherein a level of the input signal and a level of the inverted input signal change during a period in which the control signal is activated.

A first output terminal that outputs positive logic;
A second output terminal for outputting negative logic;
One or more transistors belonging to the first group that bring both the first output terminal and the second output terminal into a high state by the activation of the control signal;
A plurality of transistors belonging to a plurality of second groups, each receiving a corresponding input signal and connected to the first output terminal;
A plurality of transistors belonging to a plurality of third groups each receiving a corresponding input signal and connected to the second output terminal;
The transistors belonging to the second group, when the control signal is inactive, and when the corresponding input signal is activated, the first output terminal is set to the low state,
The transistor belonging to the third group is a read only memory in which when the corresponding input signal is activated when the control signal is inactive, the second output terminal is set to a low state.

The read-only memory according to claim 12, wherein the input signal to be activated is changed during a period in which the control signal is activated.

A first node for storing positive logic data;
A second node for storing negative logic data;
A first input terminal for receiving a positive logic input signal;
A second input terminal receiving a negative logic inverted input signal;
One or more first group of transistors that bring both the first node and the second node to a high state by activation of a control signal;
A first transistor that conducts between the first input terminal and the first node by activation of a write signal;
A register comprising: a second transistor that conducts between the second input terminal and the second node by the activation of the write signal.

The register according to claim 14, wherein a level of the input signal and a level of the inverted input signal change during a period in which the control signal is activated.

A first node for storing positive logic data;
A second node for storing negative logic data;
A first output terminal for outputting a positive logic output signal;
A second output terminal for outputting a negative logic inverted output signal;
One or more transistors belonging to the first group that bring both the first output terminal and the second output terminal into a high state by activation of a control signal;
A first transistor that conducts between the first output terminal and the first node by activation of a read signal;
A register comprising: a second transistor that conducts between the second output terminal and the second node by the activation of the read signal.

A plurality of serially connected logic and
A plurality of control signal generation circuits for generating control signals to be applied to corresponding logic;
The logic includes a logic circuit or a register,
The logic circuit or register receives an input signal, an inverted input signal, and a control signal, and outputs an output signal and an inverted output signal;
The logic circuit or the register sets both the output signal and the inverted output signal to a high state by activating the control signal,
When the control signal is inactivated, one of the output signal and the inverted output signal is set to a high state and the other is set to a low state according to the levels of the input signal and the inverted input signal.
After activating the control signal, the control signal generation circuit changes from a high state to a low state in at least one input signal and inverted input signal pair input to the corresponding logic. A semiconductor circuit which deactivates the control signal after a pair having the latest timing changes.

The control signal generation circuit receives a reference signal common to all blocks and at least one input signal and inverted input signal pair input to the corresponding logic, and generates a plurality of logics for generating the control signal. The semiconductor circuit according to claim 17, comprising an element.

The control signal generation circuit includes a delay circuit that receives a control input signal;
18. A logic circuit that receives the output of the delay circuit and a reference signal common to all the blocks, generates the control signal, and generates a control input signal for a control signal generation circuit at a subsequent stage. Semiconductor circuit.

An inverter that inverts the signal output from the last-stage control signal generation circuit;
The output of the inverter is sent to the control signal generation circuit of each block as a reference signal common to all the blocks, and is also sent to the control signal generation circuit at the front stage as the control input signal. Semiconductor circuit.