KR102191115B1 - 반도체 디바이스 및 그것을 위한 방법 - Google Patents
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Abstract
일 실시예에서, 전력 공급 제어기, 또는 대안적으로 전력 공급 제어기를 가진 반도체 디바이스는 변압기의 보조 권선으로부터의 신호를 나타내는 감지 신호를 형성하도록 구성된 제 1 회로를 가질 수 있다. 피드백 회로는 전력 스위치의 턴-오프에 응답하여 감지 신호가 증가하도록 허용하고 그 다음에 상기 전력 스위치를 뒤이어 턴 온하기 전에 상기 감지 신호의 제 2 증가를 검출하며 상기 감지 신호의 제 2 증가에 응답하여 감지 신호의 값으로서 피드백 신호를 형성하도록 구성될 수 있다.
Description
이전 가 출원에 대한 우선권 주장
본 출원은 FSC75469P의 관리 번호를 가지며, 공통 발명자들(Zhibo Tao 외)을 갖는, 2016년 4월 19일에 출원된 "동기식 정류기의 1차 측 조절을 위한 적응형 샘플링"이라는 제목의, 이전 출원된 가 출원 번호 제62/324,517호에 대한 우선권을 주장하며, 이것은 본 명세서에서 참조로서 통합된다.
본 발명은 일반적으로 전자 장치에 관한 것이며, 보다 특히 반도체들, 그것의 구조들, 및 반도체 디바이스들을 형성하는 방법들에 관한 것이다.
이전에, 전자 장치 산업은 출력 전압을 원하는 값으로 조절하기 위해 사용된 전력 공급 시스템들을 형성하기 위해 다양한 방법들 및 구조들을 이용하였다. 몇몇 애플리케이션들에서, 전력 공급은 1차 및 2차 측을 가진 변압기를 포함하였다. 상기 시스템은 효율성을 개선하기 위해 변압기의 1차 측 상에서 1차 측 제어기를 이용하였으며 2차 측 상에서 동기식 정류기(SR)를 또한 포함하여 왔을 것이다.
동기식 정류기(SR)를 사용한 이들 애플리케이션들에 대해, 1차 측 제어기가 출력 전압의 추정치를 갖는 것이 바람직하였다. 그렇지 않으면, 1차 측은 부정확하게 제어되며 이것은 출력 전압의 부적절한 조절을 야기할 수 있다.
따라서, 출력 전압의 조절을 개선하며, 및/또는 출력 전압의 추정을 개선하는 전력 공급 제어 회로를 갖는 것이 바람직하다.
본 발명의 전력 공급 제어기, 또는 대안적으로 전력 공급 제어기를 가진 반도체 디바이스는 변압기의 보조 권선으로부터의 신호를 나타내는 감지 신호를 형성하도록 구성된 제 1 회로를 가질 수 있다. 피드백 회로는 전력 스위치의 턴-오프에 응답하여 감지 신호가 증가하도록 허용하고 그 다음에 상기 전력 스위치를 뒤이어 턴 온하기 전에 상기 감지 신호의 제 2 증가를 검출하며 상기 감지 신호의 제 2 증가에 응답하여 감지 신호의 값으로서 피드백 신호를 형성하도록 구성될 수 있다.
본 발명은, 전력 스위치를 비활성화한 다음의 시간 간격에서 값이 증가하는 감지 신호를 검출하기 위해 회로를 형성하는 것이 포함된다. 검출은 출력 전압을 나타내는 피드백 신호를 형성하기 위해 사용된다. 실질적으로 0이 되는 전류의 검출 외에, 피드백 신호를 형성하는 것을 돕기 위해 이러한 신호를 사용하는 것은 형성되는 피드백 신호의 정확도를 개선한다. 개선된 정확도는 출력 전압의 조절을 개선한다.
도 1은 본 발명에 따른 전력 공급 시스템의 일 부분의 실시예의 예를 개략적으로 예시한 도면;
도 2는 본 발명에 따른 도 1의 시스템의 회로의 실시예의 동작의 예 동안 발생할 수 있는 몇몇 신호들을 예시하는 플롯들을 가진 그래프;
도 3은 본 발명에 따른 도 1의 시스템의 회로의 실시예의 동작의 또 다른 예 동안 발생할 수 있는 몇몇 신호들을 예시하는 플롯들을 가진 그래프;
도 4는 본 발명에 따른 도 1의 시스템의 회로의 대안적인 실시예일 수 있는 피드백 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 5는 본 발명에 따른 도 4의 회로의 대안적인 실시예일 수 있는 검출 회로의 실시예의 일 부분의 예를 개략적으로 예시한 도면;
도 6은 본 발명에 따른 도 5의 회로의 실시예의 동작에 의해 형성될 수 있는 몇몇 신호들의 예들을 예시하는 플롯들을 가진 그래프;
도 7은 본 발명에 따른 도 4의 회로의 대안적인 실시예일 수 있는 또 다른 검출 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 8은 본 발명에 따른 도 7의 회로의 실시예의 예의 동작 동안 형성될 수 있는 몇몇 신호들의 예들을 예시하는 플롯들을 가진 그래프;
도 9는 본 발명에 따른 도 4의 회로의 대안적인 실시예일 수 있는 피드백 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 10은 본 발명에 따른 도 9의 회로의 실시예의 예의 동작 동안 형성된 신호들 중 일부를 예시한 플롯들을 가진 그래프;
도 11은 본 발명에 따른 도 5의 회로의 대안적인 실시예일 수 있는 지연 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 12는 본 발명에 따른 도 1, 도 4, 도 5, 도 7, 또는 도 9의 회로들 중 하나 이상을 포함하는 반도체 디바이스의 확대 평면도를 예시한 도면.
예시(들)의 단순성 및 명료성을 위해, 도면들에서의 요소들이 반드시 일정한 비율로 그려지는 것은 아니고, 요소들 중 일부는 예시적인 목적들을 위해 과장될 수 있으며, 상이한 도면들에서의 동일한 참조 부호들은 달리 서술되지 않는다면, 동일한 요소들을 나타낸다. 부가적으로, 잘 알려진 단계들 및 요소들의 설명들 및 세부사항들은 설명의 단순성을 위해 생략될 수 있다. 본 명세서에서 사용된 바와 같이, 전류 운반 요소 또는 전류 운반 전극은 MOS 트랜지스터의 소스 또는 드레인 또는 양극성 트랜지스터의 방출기 또는 수집기 또는 다이오드의 음극 또는 양극과 같은 디바이스를 통해 전류를 운반하는 디바이스의 요소를 의미하며, 제어 요소 또는 제어 전극은 MOS 트랜지스터의 게이트 또는 양극성 트랜지스터의 베이스와 같은 디바이스를 통해 전류를 제어하는 디바이스의 요소를 의미한다. 부가적으로, 하나의 전류 운반 요소는 디바이스에 들어가는 전류를 운반하는 것과 같이, 디바이스를 통해 일 방향으로 전류를 운반할 수 있으며, 제 2 전류 운반 요소는 디바이스를 떠나는 전류를 운반하는 것과 같이, 디바이스를 통해 반대 방향으로 전류를 운반할 수 있다. 디바이스들은 본 명세서에서 특정한 N-채널 또는 P-채널 디바이스들, 또는 특정한 N-형 또는 P-형 도핑 영역들로서 설명될 수 있지만, 당업자는 상보적 디바이스들이 또한 본 발명에 따라 가능하다는 것을 이해할 것이다. 당업자는 도전성 유형이 홀들 또는 전자들의 도전을 통해서와 같이 도전이 발생하는 것을 통한 메커니즘을 나타내며, 그러므로 도전성 유형은 도핑 농도가 아닌, P-형 또는 N-형과 같은, 도핑 유형을 나타낸다는 것을 이해한다. 회로 동작에 관해 본 명세서에서 사용된 바와 같은 단어들(동안, ~하는 동안, 및 ~할 때)은 동작이 개시 동작 시 즉시 발생함을 의미하는 정확한 용어는 아니며 초기 동작에 의해 개시되는 반응 사이에서, 다양한 전파 지연들과 같은, 조금 작지만 적정한 지연(들)이 있을 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 용어(~하는 동안)는 특정한 동작이 적어도 개시 동작의 지속 기간 중 몇몇 부분 내에서 발생한다는 것을 의미한다. 단어(대략 또는 대체로)의 사용은 요소의 값이 서술된 값 또는 위치에 가까운 것으로 예상되는 파라미터를 갖는다는 것을 의미한다. 그러나, 이 기술분야에 잘 알려져 있는 바와 같이, 값들 또는 위치들이 정확하게 서술된 대로 있는 것을 막는 작은 변화들이 항상 있다. 적어도 10 퍼센트(10%)까지(및 반도체 도핑 농도들을 포함한 몇몇 요소들에 대해 20 퍼센트(20%)까지)의 변화들이 정확하게 설명된 대로의 이상적인 목적으로부터의 적정한 변화들임이 이 기술분야에서 잘 수립된다. 신호의 상태와 관련하여 사용될 때, 용어("어서팅(asserted)")는 신호의 활성 상태를 의미하며 용어("부정(negated)")는 신호의 비활성 상태를 의미한다. 신호의 실제 전압 값 또는 논리 상태("1" 또는 "0"과 같은)는 정 또는 부 논리가 사용되는지에 의존한다. 따라서, 정 또는 부 논리가 사용되는지에 의존하여 고 전압 또는 하이(high) 로직 또는 저 전압 또는 로우(low) 로직이 어서팅될 수 있으며 정 또는 부 논리가 사용되는지에 의존하여 저 전압 또는 로우 상태 또는 고 전압 또는 하이 로직이 부정될 수 있다. 본 명세서에서 달리 주지된 바를 제외하고, 정 논리 관례가 사용되지만, 당업자들은 부 논리 관례가 또한 사용될 수 있다는 것을 이해한다. 요소의 명칭의 일 부분에서 사용된 바와 같이, 청구항들에서 및/또는 도면들의 상세한 설명에서 용어(제 1, 제 2, 제 3 등)는 유사한 요소들을 구별하기 위해 사용되며 반드시 시간적으로, 공간적으로, 서열로 또는 임의의 다른 방식으로 시퀀스를 설명하기 위해 사용되는 것은 아니다. 그렇게 사용된 용어들은 적절한 상황들 하에서 상호 교환 가능하며 본 명세서에서 설명된 실시예들은 본 명세서에서 설명되거나 또는 예시된 것이 아닌 다른 시퀀스들에서의 동작할 수 있다는 것이 이해될 것이다. "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련되어 설명된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서의 구절들("일 실시예에서" 또는 "실시예에서")의 모습들은 반드시 모두가 동일한 실시예를 나타내는 것은 아니며, 몇몇 경우들에서 그럴 수 있다. 더욱이, 특정한 특징들, 구조들 또는 특성들은 하나 이상의 실시예들에서, 당업자에게 명백할 바와 같이, 임의의 적절한 방식으로 조합될 수 있다.
이후 적절하게 예시되고 설명되는 실시예들은 본 명세서에서 구체적으로 개시되지 않은 임의의 요소 없이 실시예들을 가질 수 있으며 및/또는 실시될 수 있다.
도 2는 본 발명에 따른 도 1의 시스템의 회로의 실시예의 동작의 예 동안 발생할 수 있는 몇몇 신호들을 예시하는 플롯들을 가진 그래프;
도 3은 본 발명에 따른 도 1의 시스템의 회로의 실시예의 동작의 또 다른 예 동안 발생할 수 있는 몇몇 신호들을 예시하는 플롯들을 가진 그래프;
도 4는 본 발명에 따른 도 1의 시스템의 회로의 대안적인 실시예일 수 있는 피드백 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 5는 본 발명에 따른 도 4의 회로의 대안적인 실시예일 수 있는 검출 회로의 실시예의 일 부분의 예를 개략적으로 예시한 도면;
도 6은 본 발명에 따른 도 5의 회로의 실시예의 동작에 의해 형성될 수 있는 몇몇 신호들의 예들을 예시하는 플롯들을 가진 그래프;
도 7은 본 발명에 따른 도 4의 회로의 대안적인 실시예일 수 있는 또 다른 검출 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 8은 본 발명에 따른 도 7의 회로의 실시예의 예의 동작 동안 형성될 수 있는 몇몇 신호들의 예들을 예시하는 플롯들을 가진 그래프;
도 9는 본 발명에 따른 도 4의 회로의 대안적인 실시예일 수 있는 피드백 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 10은 본 발명에 따른 도 9의 회로의 실시예의 예의 동작 동안 형성된 신호들 중 일부를 예시한 플롯들을 가진 그래프;
도 11은 본 발명에 따른 도 5의 회로의 대안적인 실시예일 수 있는 지연 회로의 실시예의 예의 일 부분을 개략적으로 예시한 도면;
도 12는 본 발명에 따른 도 1, 도 4, 도 5, 도 7, 또는 도 9의 회로들 중 하나 이상을 포함하는 반도체 디바이스의 확대 평면도를 예시한 도면.
예시(들)의 단순성 및 명료성을 위해, 도면들에서의 요소들이 반드시 일정한 비율로 그려지는 것은 아니고, 요소들 중 일부는 예시적인 목적들을 위해 과장될 수 있으며, 상이한 도면들에서의 동일한 참조 부호들은 달리 서술되지 않는다면, 동일한 요소들을 나타낸다. 부가적으로, 잘 알려진 단계들 및 요소들의 설명들 및 세부사항들은 설명의 단순성을 위해 생략될 수 있다. 본 명세서에서 사용된 바와 같이, 전류 운반 요소 또는 전류 운반 전극은 MOS 트랜지스터의 소스 또는 드레인 또는 양극성 트랜지스터의 방출기 또는 수집기 또는 다이오드의 음극 또는 양극과 같은 디바이스를 통해 전류를 운반하는 디바이스의 요소를 의미하며, 제어 요소 또는 제어 전극은 MOS 트랜지스터의 게이트 또는 양극성 트랜지스터의 베이스와 같은 디바이스를 통해 전류를 제어하는 디바이스의 요소를 의미한다. 부가적으로, 하나의 전류 운반 요소는 디바이스에 들어가는 전류를 운반하는 것과 같이, 디바이스를 통해 일 방향으로 전류를 운반할 수 있으며, 제 2 전류 운반 요소는 디바이스를 떠나는 전류를 운반하는 것과 같이, 디바이스를 통해 반대 방향으로 전류를 운반할 수 있다. 디바이스들은 본 명세서에서 특정한 N-채널 또는 P-채널 디바이스들, 또는 특정한 N-형 또는 P-형 도핑 영역들로서 설명될 수 있지만, 당업자는 상보적 디바이스들이 또한 본 발명에 따라 가능하다는 것을 이해할 것이다. 당업자는 도전성 유형이 홀들 또는 전자들의 도전을 통해서와 같이 도전이 발생하는 것을 통한 메커니즘을 나타내며, 그러므로 도전성 유형은 도핑 농도가 아닌, P-형 또는 N-형과 같은, 도핑 유형을 나타낸다는 것을 이해한다. 회로 동작에 관해 본 명세서에서 사용된 바와 같은 단어들(동안, ~하는 동안, 및 ~할 때)은 동작이 개시 동작 시 즉시 발생함을 의미하는 정확한 용어는 아니며 초기 동작에 의해 개시되는 반응 사이에서, 다양한 전파 지연들과 같은, 조금 작지만 적정한 지연(들)이 있을 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 용어(~하는 동안)는 특정한 동작이 적어도 개시 동작의 지속 기간 중 몇몇 부분 내에서 발생한다는 것을 의미한다. 단어(대략 또는 대체로)의 사용은 요소의 값이 서술된 값 또는 위치에 가까운 것으로 예상되는 파라미터를 갖는다는 것을 의미한다. 그러나, 이 기술분야에 잘 알려져 있는 바와 같이, 값들 또는 위치들이 정확하게 서술된 대로 있는 것을 막는 작은 변화들이 항상 있다. 적어도 10 퍼센트(10%)까지(및 반도체 도핑 농도들을 포함한 몇몇 요소들에 대해 20 퍼센트(20%)까지)의 변화들이 정확하게 설명된 대로의 이상적인 목적으로부터의 적정한 변화들임이 이 기술분야에서 잘 수립된다. 신호의 상태와 관련하여 사용될 때, 용어("어서팅(asserted)")는 신호의 활성 상태를 의미하며 용어("부정(negated)")는 신호의 비활성 상태를 의미한다. 신호의 실제 전압 값 또는 논리 상태("1" 또는 "0"과 같은)는 정 또는 부 논리가 사용되는지에 의존한다. 따라서, 정 또는 부 논리가 사용되는지에 의존하여 고 전압 또는 하이(high) 로직 또는 저 전압 또는 로우(low) 로직이 어서팅될 수 있으며 정 또는 부 논리가 사용되는지에 의존하여 저 전압 또는 로우 상태 또는 고 전압 또는 하이 로직이 부정될 수 있다. 본 명세서에서 달리 주지된 바를 제외하고, 정 논리 관례가 사용되지만, 당업자들은 부 논리 관례가 또한 사용될 수 있다는 것을 이해한다. 요소의 명칭의 일 부분에서 사용된 바와 같이, 청구항들에서 및/또는 도면들의 상세한 설명에서 용어(제 1, 제 2, 제 3 등)는 유사한 요소들을 구별하기 위해 사용되며 반드시 시간적으로, 공간적으로, 서열로 또는 임의의 다른 방식으로 시퀀스를 설명하기 위해 사용되는 것은 아니다. 그렇게 사용된 용어들은 적절한 상황들 하에서 상호 교환 가능하며 본 명세서에서 설명된 실시예들은 본 명세서에서 설명되거나 또는 예시된 것이 아닌 다른 시퀀스들에서의 동작할 수 있다는 것이 이해될 것이다. "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련되어 설명된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서의 구절들("일 실시예에서" 또는 "실시예에서")의 모습들은 반드시 모두가 동일한 실시예를 나타내는 것은 아니며, 몇몇 경우들에서 그럴 수 있다. 더욱이, 특정한 특징들, 구조들 또는 특성들은 하나 이상의 실시예들에서, 당업자에게 명백할 바와 같이, 임의의 적절한 방식으로 조합될 수 있다.
이후 적절하게 예시되고 설명되는 실시예들은 본 명세서에서 구체적으로 개시되지 않은 임의의 요소 없이 실시예들을 가질 수 있으며 및/또는 실시될 수 있다.
도 1은 출력 전압(Vo)을 원하는 값으로 조절하는 전력 공급 시스템(100)의 실시예의 예의 일 부분을 개략적으로 예시한다. 시스템(100)은 1차 권선(NP), 2차 권선(NS), 및 보조 권선(NA)(103)을 가진 변압기(108)를 포함한다. 시스템(100)의 1차 측(102)은 변압기(108)의 1차 권선에 연결된다. 시스템(100)의 2차 측(104)은 2차 권선으로부터 출력 전압(Vo)을 형성하도록 구성된다. 2차 측(104)은 동기식 정류기(트랜지스터(105)로서 예시된), 출력 커패시터(109), 및 동기식 정류기 제어 회로, 또는 제어기(116)를 포함할 수 있다. 트랜지스터(105)의 몇몇 실시예들은 바디 다이오드(body diode)(106)를 포함할 수 있다. 다른 실시예들은 동기식 정류기로서 트랜지스터(105) 대신에 다이오드를 사용할 수 있다. 실시예에서, 회로(116)는 2차 측(104)으로부터 수신된 신호들에 응답하여 트랜지스터(105)를 제어하도록 구성될 수 있다. 다른 실시예들에서, 회로(116)는 또한 1차 측(102)으로부터 신호들을 수신할 수 있다.
1차 측(102)은 전압 입력(126) 및 공통 회귀 단자(127) 사이에서 입력 전압(Vin)을 수신한다. 트랜지스터(120)로서 예시된, 1차 측 전력 스위치는 1차 권선 및 트랜지스터(120)를 통해 흐르는 1차 측 전류(123)를 제어하도록 1차 권선에 연결될 수 있다. 저항기(121)로서 예시된, 선택적 전류 감지 회로는 전류(123)의 값을 나타내는 전류 감지(CS) 신호(122)를 형성하도록 구성될 수 있다. 당업자들은 전류 감지 회로가 예를 들면 전류(123)를 나타내는 전류 감지 신호를 형성하는 감지 트랜지스터 또는 다른 요소와 같은 다른 실시예들을 가질 수 있다는 것을 이해할 것이다. 예를 들면, 트랜지스터(120)는 전류(123)를 나타내는 신호를 형성하는 SENSEFET 트랜지스터일 수 있다. 전력 공급 제어 회로(130)는 트랜지스터(120)를 제어하기 위해 신호(122)를 수신하며 스위칭 구동(SW) 신호(124)를 형성하도록 구성될 수 있다. 몇몇 실시예들에서, 트랜지스터(120)는 회로(130)의 부분 내에 포함될 수 있다.
실시예에서, 보조 권선(103)은 1차 측(102) 상에서 회로를 동작시키기 위한 동작 전압을 형성하기 위해 이용될 수 있다. 예를 들면, 다이오드(128) 및 커패시터(129)는 회로(130)를 동작시키기 위한 동작 전압(Vcc)을 형성하기 위해 보조 권선에 연결될 수 있다. 보조 권선(103)은 또한 회로(130)에 의해 사용될 수 있는 보조(AX) 신호를 형성하기 위해 사용될 수 있다. 몇몇 실시예들에서, 예를 들면 저항기들(112 및 114)과 같은 선택적 저항 분배기, 또는 다른 회로가 보조 권선(103)에 의해 형성된 AX 신호의 값을 회로(130)에 의해 사용될 수 있는 값으로 감소시키기 위해 이용될 수 있다.
이후 추가로 보여질 바와 같이, 회로(130)의 실시예는 보조(AX) 신호를 수신하며 출력 전압(Vo)의 값을 나타내는 전압 샘플(VS) 신호(131)를 형성하도록 구성될 수 있다. 실시예는 출력 전압(Vo)을 나타내는 피드백(FB) 신호를 형성하기 위해 신호(131)를 사용하도록 구성될 수 있다. 회로(130)의 몇몇 실시예들은 출력 전압(Vo)의 값을 원하는 값으로 조절하기 위해 전력 스위치 및 전류(123)를 제어하는 것을 돕기 위해 피드백(FB) 신호를 사용하도록 구성될 수 있다. 당업자들은 출력 전압이 원하는 값 주위에서의 값들의 범위 내에 있는 원하는 값으로 조절된다는 것을 이해할 것이다. 예를 들면, 원하는 값은 5 볼트들(5v)일 수 있으며 값들의 범위는 5 볼트들 주위에서 플러스 또는 마이너스 5 퍼센트(5%)일 수 있다.
회로(130)는 보조(AX) 신호를 수신하며 감지 신호(131)를 형성하는 선택적 버퍼 회로(133) 또는 다른 유형의 회로를 포함할 수 있다. 회로(130)의 피드백(FB) 회로(135)는 신호(131)를 수신하며 출력 전압(Vo)의 값을 나타내는 피드백(FB) 신호(136)를 형성하도록 구성될 수 있다. 몇몇 실시예들에서, 회로(135)는 또한 VS 샘플링 회로로서 불리울 수 있다. 예를 들면, PWM 또는 PFM 회로와 같은, 스위칭 제어 회로(140)는 신호들(122 및 136)을 수신하며 출력 전압(Vo)을 원하는 값으로 조절하도록 전류(123)를 제어하기 위해 구성될 수 있다. 회로(140)는 회로(130)의 동작을 돕기 위해 하나 이상의 클록 신호들을 형성하도록 구성될 수 있는 클록 생성 회로 또는 클록 회로(144)를 포함할 수 있다. 회로(140)의 실시예는 또한 기준 발생 회로 또는 Ref 회로(137), 에러 증폭기 회로 또는 증폭기(139), 비교기(141), 및 스위칭 제어 래치(142)를 포함할 수 있다. 회로(130)는 또한 회로(135) 및/또는 회로(140)의 동작을 돕기 위해 클록 또는 타이밍 신호들을 형성하는 것을 도울 수 있는 로직 및/또는 제어 회로(145)를 포함할 수 있다.
도 2는 회로(130) 또는 대안적으로 시스템(100)의 실시예의 동작의 예 동안 발생할 수 있는 몇몇 신호들의 예들을 일반적인 방식으로 예시하는 플롯들을 가진 그래프이다. 가로좌표는 시간을 나타내며 세로좌표는 예시된 신호의 증가 값을 나타낸다. 플롯(202)은 신호(124)의 예를 예시하고, 플롯(204)은 신호(131)의 예를 예시하며, 플롯(206)은 트랜지스터(105)로의 SRD 신호(117)의 예를 예시한다. 이러한 설명은 도 1 및 도 2에 대한 참조들을 갖는다.
이 예를 위해, 시간(T0)에서 신호(124)가 어서팅되며 그에 의해 트랜지스터(120)를 활성화(enable)하며, 전류(123)는 1차 권선 및 트랜지스터(120)를 통해 흐르고, 그에 따라, 변압기(108)에 에너지를 저장한다고 가정하자. AX 신호 및 신호(131)는 실질적으로 0이다. 부가적으로, 트랜지스터(105)는 비활성화(disable)된다. 시간(T1)에서, 트랜지스터(120)는 비활성화되어 변압기(108)의 2차 권선 및 보조 권선으로의 에너지의 전달을 야기한다. 2차 제어기(116)는 플롯(206)에 의해 예시되는 바와 같이 2차 권선에 걸쳐 전압을 검출하며 트랜지스터(105)를 활성화한다. 부가적으로, 트랜지스터(120)를 비활성화하는 것은 또한 플롯(204)에 의해 예시된 바와 같이 신호(131)가 증가하게 한다. 당업자들은 신호(131)의 값이 트랜지스터(105)에 걸친 전압 강하의 값, 권선들 사이에서의 권수 비에서의 차이, 저항기들(112 및 114)에 의해 형성된 저항 분배기의 전압 강하, 및 선택적 버퍼(133)에 의해 손실된 임의의 신호만큼 출력 출력(Vo)의 값과 상이하다는 것을 이해할 것이다. 그러나, 신호(131)는 출력 전압(Vo)을 나타낼 수 있다. 시간(T2)에서, 전류(107)는 실질적으로 0이 되어서, 2차 권선에 걸쳐, 및 AX 권선에 걸쳐 전압의 값이 포인트(208)에서 예시된 바와 같이 감소하게 한다고 가정하자. 부가적으로, 제어기(116)는 플롯(206)에 의해 예시된 바와 같이 전류(107)의 실질적으로 제로 크로싱(zero crossing)에서 트랜지스터(105)를 비활성화할 수 있다. 플롯(206)의 파선들은 제어기(116)가 대안적으로 전류(107)의 실질적으로 제로 크로싱 후 트랜지스터(105)를 비활성화할 수 있음을 나타낸다. 전류(107)의 실질적으로 제로 크로싱에서, 신호(131)의 값은 출력 전압(Vo)의 값을 나타낸다. 따라서, 신호(131)의 값은 출력 전압의 값을 나타내기 위해 피드백 신호로서 사용될 수 있다. 실시예에서, 신호(131)의 값은 양쪽 트랜지스터(120)가 비활성화되며 트랜지스터(105)가 활성화되는 시간 간격 동안 출력 전압의 값을 나타낼 수 있다.
도 3은 회로(130) 또는 대안적으로 시스템(100)의 실시예의 동작의 또 다른 예 동안 발생할 수 있는 몇몇 신호들의 예들을 일반적인 방식으로 예시하는 플롯들을 가진 그래프이다. 가로좌표는 시간을 나타내며 세로좌표는 예시된 신호의 증가 값을 나타낸다. 플롯(202)은 다시 신호(124)의 예를 예시한다. 플롯(211)은 신호(131)의 또 다른 실시예의 예를 예시하며 플롯(212)은 트랜지스터(105)를 활성화하며 비활성화하는 SRD 신호(117)의 실시예의 또 다른 예를 예시한다.
이 예를 위해, 시간(T0)에서 신호(124)가 어서팅되어 트랜지스터(120)를 활성화하고 전류(123)가 1차 권선 및 트랜지스터(120)를 통해 흘러서 변압기(108)에 에너지를 저장한다고 가정하자. 따라서, AX 신호 및 신호(131)는 실질적으로 0이다. 부가적으로, 트랜지스터(105)는 비활성화된다. 시간(T1)에서, 트랜지스터(120)는 비활성화되어 2차 권선 및 보조 권선(103)으로의 에너지의 전달을 야기한다. 2차 제어기(116)는 플롯(212)에 의해 예시된 바와 같이 2차 권선에 걸쳐 전압을 검출하며 트랜지스터(105)를 활성화한다. 부가적으로, 트랜지스터(120)를 비활성화하는 것은 또한 신호(131)가 플롯(211)에 의해 예시된 바와 같이 증가하게 한다.
시간(T2)에서 제어기(116)는 트랜지스터(105)를 비활성화하지만 트랜지스터(105)를 통한 전류(107)는 아직 0이 아니라고 가정하자. 포인트(214)에서 플롯(211)에 의해 예시된 바와 같이, 신호(131)의 값은 2차 권선이 저장된 에너지를 여전히 방전시키기 때문에 증가하기 시작한다. 따라서, 신호(131)의 값은 피크(215)로 증가하며 그 후 시간들(T2 및 T3) 및 포인트들(215 및 216) 사이에서 예시된 바와 같이 공진할 것이다. 그러나, 시간들(T1 및 T2) 사이에서, 신호(131)의 값은 여전히 출력 전압의 값을 나타낸다. 포인트(215)에서 신호(131)의 값에서의 증가 후, 신호(131)는 보다 낮은 값을 향해 감소하기 시작한다.
도 4는 회로(135)(도 1)의 대안적인 실시예일 수 있는 피드백 회로(230)의 실시예의 예의 일 부분을 개략적으로 예시한다. 이후 추가로 보여질 바와 같이, 회로(230)의 실시예는 트랜지스터(120)가 비활성화된 후 시간 간격 동안 신호(131)의 값으로서 피드백 신호(136)를 형성하도록 구성될 수 있다. 회로(230)의 실시예는 신호(124)를 부정하는 것에 응답하여(또는 대안적으로 트랜지스터(120)를 비활성화하는 것에 응답하여), 신호(131)가 예를 들면 제 1 값으로와 같은, 값으로 증가하도록 허용하기 위해; 그 다음에 신호(124)가 부정되는 시간 간격의 적어도 일 부분(또는 대안적으로 트랜지스터(120)가 비활성화되는 시간 간격의 일 부분) 동안, 예를 들면 제 2 값으로 증가하는 것과 같은, 값이 증가하는 신호(131)를 검출하도록; 및 예를 들면 1 값보다 큰 제 2 값으로의 증가와 같은, 신호(131)에서의 증가를 검출하는 것에 응답하여 신호(131)의 값으로서 신호(136)를 형성하도록 구성될 수 있다. 대안적으로, 회로(230)는 2차 정류기가 2차 전류의 제로 크로싱 이전에 턴 오프됨을 검출하는 것에 응답하여 신호(131)의 값으로서 신호(136)를 형성하도록 구성될 수 있다. 실시예에서, 회로(230)는 2차 전류의 제로 크로싱 이전에 2차 정류기가 턴 오프하였음을 검출하는 것에 응답하여 신호(131)의 값을 저장하도록 구성될 수 있다. 당업자들은 신호(131)의 값이 2차 정류기가 제로 크로싱 이전에 턴 오프하였음을 검출하기 전에 언제라도 저장될 수 있지만 실시예는 상기 검출에 응답하여 값을 저장하는 것과 실질적으로 동시에 값을 저장함으로써 보다 정확한 결과들을 가질 수 있다는 것을 이해할 것이다.
회로(230)의 검출 회로(233)는 전류(107)의 실질적으로 제로 크로싱 이전에 트랜지스터(105)의 비활성화를 검출하도록 구성될 수 있는 실시예를 가질 수 있다. 회로(233)는 전류(107)의 값이 실질적으로 0이 되기 전에 트랜지스터(105)가 비활성화됨을 검출하도록 구성될 수 있는 실시예를 가질 수 있다. 예를 들면, 회로(233)는 신호(131)의 값에 기초하여 전류(107)의 실질적으로 제로 크로싱 이전에 트랜지스터(105)의 비활성화를 검출하도록 구성될 수 있다. 실시예에서, 회로(233)는 신호(131)로 하여금 신호(124)를 부정하는 것에 응답하여(또는 대안적으로 트랜지스터(120)를 비활성화하는 것에 응답하여) 제 1 값으로 증가하도록; 및 그 다음에 신호(124)가 부정되거나 또는 대안적으로 부정된 채로 있는 시간 간격의 적어도 일 부분(또는, 대안적으로 트랜지스터(120)가 비활성화되는 시간 간격의 일 부분) 동안, 예를 들면, 제 2 값으로 증가시키는 것과 같은, 값이 다시 증가하는 신호(131)를 검출하도록 허용하기 위해 구성될 수 있다. 회로(233)는 또한 전류(107)가 실질적으로 0이 되기 전에 회로(233)가 트랜지스터(105)의 비활성화를 검출하였음을 나타내거나 또는 대안적으로 신호(124)가 부정되는 시간 간격 동안 신호(131)가 제 2 값으로 증가하였음을 나타내는 SMP2 검출 신호(234)를 어서팅하도록 구성될 수 있다. 회로(233)의 실시예는 트랜지스터(120)가 비활성화된 후 시간 간격에서 신호(131)가 값이 증가함을 검출하며 상기 검출에 응답하여 신호(234)를 어서팅하도록 구성될 수 있다. 예를 들면, 회로(233)는 신호(131)로 하여금 트랜지스터(120)를 비활성화하는 것에 응답하여 증가하며, 그 후 신호(124)가 부정되는 간격(또는 트랜지스터(120)가 비활성화되는 간격) 동안 및 신호(124)가 다시 어서팅되기 전에(또는 트랜지스터(120)가 그 다음에 재-활성화되는) 신호(131)에서의 뒤이은 증가를 검출하도록 허용하기 위해 구성될 수 있다. 회로(233)는 검출에 응답하여 신호(234)를 어서팅할 수 있다. 신호(131)의 증가를 보다 정확하게 검출하는 회로(233)는 출력 전압의 조절을 개선하는 전류의 실질적으로 제로 크로싱 이전에 트랜지스터(105)가 비활성화됨을 검출한다.
회로(230)는 또한 전류(107)의 실질적으로 제로 크로싱 이후 트랜지스터(105)를 비활성화하는 것을 검출하도록 구성될 수 있는 또 다른 검출 회로(231)를 포함할 수 있다. 회로(231)의 실시예는, 신호(131)를 사용하여, 트랜지스터(105)가 전류(107)의 실질적으로 제로 크로싱에서 또는 대안적으로 전류(107)의 실질적으로 제로 크로싱 이후 비활성화됨을 검출하도록 구성될 수 있다. 회로(231)의 실시예는 트랜지스터(120)가 비활성화된 후 시간 간격에서 신호(131)가 값이 감소함을 검출하도록 구성될 수 있다. 예를 들면, 회로(231)는 신호(131)로 하여금 신호(124)를 부정하는 것에 응답하여(또는 대안적으로 트랜지스터(120)를 비활성화하는 것에 응답하여) 증가하며, 그 후 신호(124)가 부정되는 간격(또는 대안적으로 트랜지스터(120)가 비활성화되는 시간 간격) 동안 또는 트랜지스터(120)가 그 다음에 재-활성화되기 전에 신호(131)에서의 뒤이은 감소를 검출하도록 허용하기 위해 구성될 수 있다. 회로(231)는 회로(231)가 신호(131)의 감소를 검출하였음을 나타내거나, 또는 대안적으로 트랜지스터(105)의 비활성화 이전 또는 실질적으로 그 때 또는 이후 전류(107)의 실질적으로 제로 크로싱을 나타내는 SMP1 검출 신호(232)를 어서팅하도록 구성될 수 있는 실시예를 가질 수 있다.
회로(230)는 또한 출력 전압의 값을 나타내는 피드백 신호(136)를 형성하도록 구성될 수 있는 실시예를 가질 수 있는 샘플 및 유지 또는 추적 및 유지 회로(235)를 포함할 수 있다. 회로(235)의 실시예는 전류(107)가 실질적으로 0이 되기 전에 트랜지스터(105)가 비활성화됨을 검출하는 것에 응답하여 또는 트랜지스터(105)의 비활성화 이전에 전류(107)가 실질적으로 0이 됨을 검출하는 것에 응답하여 신호(131)의 값을 저장함으로써 피드백 신호를 형성하도록 구성될 수 있다. 대안적으로, 회로(235)는 신호(124)가 부정되는 간격 동안 신호(131)에서의 뒤이은 증가를 검출하는 것에 응답하여, 또는 신호(124)가 부정되는 간격 동안 신호(131)에서의 뒤이은 감소를 검출하는 것에 응답하여 신호(131)의 값을 저장함으로써 신호(136)를 형성하도록 구성될 수 있다.
도 5는 회로(231)(도 4)의 대안적인 실시예일 수 있는 검출 회로(240)의 실시예의 부분의 예의 일 부분을 개략적으로 예시한다. 회로(240)의 실시예는 트랜지스터(120)가 비활성화된 후 신호(131)의 감소를 검출하도록 구성될 수 있다. 회로(240)의 또 다른 실시예는 트랜지스터(120)가 비활성화된 후 및 트랜지스터(120)가 그 뒤에 활성화된 시간 이전에 또는 대안적으로 신호(124)가 부정된 채로 있는 간격 동안 신호(131)의 감소를 검출하도록 구성될 수 있다. 회로(240)는 신호(131)로 하여금 신호(124)를 부정하는 것에 응답하여(또는 대안적으로 트랜지스터(120)를 비활성화하는 것에 응답하여) 증가하며 신호(124)가 부정된 채로 있는 시간 간격 동안 신호(131)의 감소를 검출하도록 허용하는 실시예를 포함할 수 있다. 회로(240)는 또한 상기 검출에 응답하여 신호(232)를 어서팅하도록 구성된 실시예를 가질 수 있다.
회로(240)는 신호(131)를 수신하며 지연 VS(VSD) 신호를 형성하는 지연 회로(242)를 포함할 수 있다. 회로(240)는 또한 비교기(243), 오프셋 회로(244), 및 래치(246)와 같은, 저장 요소를 포함할 수 있다. 오프셋 회로(244)는 오프셋 VS(VS1) 신호를 형성하기 위해 신호(131)에 작은 전압을 부가한다. 몇몇 실시예들에서, 오프셋의 값은 500 밀리볼트들(500 mV) 미만이고, 다른 실시예는 10 또는 20 밀리볼트들(10 mV 또는 20 mV) 또는 대안적으로 그 사이에서의 값이도록 오프셋을 포함할 수 있다. 지연 회로(242)는 VSD 신호를 형성하기 위해 시간 간격 동안 신호(131)를 수신하며 신호(131)를 지연시키도록 구성되는 실시예를 가질 수 있다. 회로(242)는 아날로그 회로일 수 있거나 또는 신호(131)를 샘플링하며 지연 시간 간격만큼 시간이 지연되어 그것을 재생하는 디지털 회로와 같은 디지털 회로일 수 있다. 실시예는 회로(242)에 의해 형성된 지연의 양이 신호(124)(도 1)에 대한 최소 오프-시간 미만임을 포함할 수 있다. 예를 들면, 지연은 신호(124)의 최소 오프-시간의 10 내지 20 퍼센트(10% 내지 20%) 미만일 수 있다. 다른 실시예들에서, 지연은 신호(124)의 듀티 사이클의 퍼센트일 수 있다.
도 6은 회로(240)의 실시예의 동작에 의해 형성될 수 있는 몇몇 신호들의 예들을 일반적인 방식으로 예시하는 플롯들을 가진 그래프이다. 가로좌표는 시간을 나타내며 세로좌표는 예시된 신호들의 증가 값을 나타낸다. 플롯들(202, 204, 및 206)은 도 2의 대응하는 플롯들과 실질적으로 동일하다. 플롯(247)은 파선들에서, 지연 VS(VSD) 신호를 예시하며, 플롯(249)은 오프셋 VS(VS1) 신호를 예시한다. 플롯(248)은 SMP1 검출 신호(232)를 예시하며, 플롯(251)은 신호(232)의 몇몇 값들을 예시한다. 이러한 설명은 도 5 및 도 6에 대한 참조들을 가진다. 신호들(232 및 234)의 고 전압 레벨은 부정 상태이며 저 전압 레벨은 어서팅 상태임을 주의하자.
시간(T1)에서, 신호(124)는 부정되어, 래치(246)를 설정하며 신호(232)가 하이가 되게 하며 그에 의해 신호(232)를 부정하는 것을 야기한다.
신호(131)는 플롯(204)에 의해 예시된 바와 같이 트랜지스터(120)(도 1)의 비활성화에 응답하여 값이 증가한다. 오프셋 VS(VS1) 신호는 플롯(249)에 의해 예시된 바와 같이 신호(131)의 증가를 따르며 시간(T1)에서 증가한다. 신호(VS1)가 신호(VSD)보다 크기 때문에, 비교기(243)의 출력은 낮게 된다. 지연 VS(VSD) 신호는 플롯(247)에 의해 예시된 바와 같이 지연 후까지 증가하기 시작하지 않으며, 따라서 비교기(243)의 출력은 낮은 채로 있다. 시간(T2)에서 트랜지스터(105)(도 1)는 플롯(206)에 의해 예시된 바와 같이 실질적으로 전류(107)의 제로 크로싱에서 또는 그 가까이에서 또는 적어도 그 이후 비활성화될 수 있다. 따라서, 신호(131)는 감소하기 시작하며 그에 의해 VS1 신호가 지연 VS(VSD) 신호의 값보다 작은 값으로 감소하게 한다. 그러므로, 비교기(243)의 출력은 높게 되어 래치(246)를 리셋하며 신호(232)가 로우가 되게 하고, 그러므로 신호(232)를 어서팅한다. 따라서, 회로(240)의 실시예는 VS1>VSD인 한 비교기(243)의 출력은 낮으며, 따라서 트랜지스터(120)가 비활성화되는 한, 신호(232)가 부정되도록 구성될 수 있다. 실시예는 또한 VS1<VSD 또는 VS1=VSD의 조건이 전류(107)의 실질적으로 제로 크로싱에서 또는 그 가까이에서(또는 대안적으로 전류(107)의 제로 크로싱 전이 아닌) 트랜지스터(105)를 비활성화하는 것에 응답하여 빠르게 감소하며, 그에 의해 비교기(243)의 출력을 높게 하고 래치(246)를 리셋하며 신호(232)를 어서팅하는 VSD의 변곡점을 나타낸다는 것을 포함할 수 있다. 실시예는 신호(232)의 하이에서 로우로의 전이가 신호(131)의 값에서의 감소의 검출을 나타낸다는 것을 포함할 수 있다.
도 7은 회로(233)(도 4)의 대안적인 실시예일 수 있는 검출 회로(252)의 실시예의 일 부분을 개략적으로 예시한다. 회로(252)의 실시예는 전류(107)가 실질적으로 0이 되기 전에 트랜지스터(105)가 비활성화됨을 검출하도록 구성될 수 있다. 회로(252)는 신호(124)를 부정하는 것(또는 대안적으로 트랜지스터(120)를 비활성화하는 것) 다음에 신호(131)의 제 2 증가를 검출하도록 구성될 수 있는 실시예를 가질 수 있다. 회로(252)는 결합 스위치(253), 예를 들면, 커패시터(254)와 같은, 저장 요소, 오프셋 회로(255), 비교기(256), 및 예를 들면 래치(259)와 같은, 또 다른 저장 요소를 포함할 수 있다. 회로(252)의 실시예는 신호(124)를 부정하는 것(또는 대안적으로 트랜지스터(120)를 비활성화하는 것)에 응답하여 신호(131)의 값을 저장하도록 및 그 후 저장된 값보다 큰 값으로 증가하는 신호(131)의 값을 검출하도록 구성될 수 있다. 회로(252)의 실시예는 또한 신호(124)를 부정한 후 시간 간격을 지연시키며 지연 시간 간격의 만료 후 신호(124)가 부정되는(또는 대안적으로 트랜지스터(120)가 비활성화되는) 간격 동안, 따라서 트랜지스터(120)의 뒤이은 활성화 이전에 신호(131)의 증가를 검출하도록 구성될 수 있다. 회로(252)의 실시예는 신호(124)를 부정한(또는 트랜지스터(120)를 비활성화한) 후 제 1 시간 간격을 지연시키며 그 후 신호(131)의 값에서의 증가를 검출하도록 구성될 수 있으며, 실시예는 신호(131)에서의 증가의 검출이 트랜지스터(120)의 뒤이은 활성화에 앞설 수 있음을 포함할 수 있다.
도 8은 회로(252)의 실시예의 예의 동작 동안 형성될 수 있는 몇몇 신호들의 예들을 일반적인 방식으로 예시하는 플롯들을 가진 그래프이다. 가로좌표는 시간을 나타내며 세로좌표는 예시된 신호들의 증가 값을 나타낸다. 플롯들(202, 211, 및 212)은 도 3의 대응하는 플롯들과 대체로 유사하다. 플롯(261)은 스위치(253)를 제어하기 위해 사용된 제어 신호(Sbnk)의 실시예의 예를 예시하며, 플롯(262)은 신호(234)의 실시예를 예시한다. 플롯(265)은 이후 추가로 보여질 바와 같이 오프셋 신호(257)를 예시한다. 신호들(232 및 234)의 고 전압 레벨은 부정 상태를 나타내며 저 전압 레벨은 어서팅 상태를 나타낸다는 것을 주의하자. 이러한 설명은 도 7 및 도 8에 대한 참조들을 가진다.
시간(T10)에서 신호(124)는 어서팅되며 트랜지스터(120)는 활성화된다. 시간(T11)에서 신호(124)는 부정되며 트랜지스터(120)는 비활성화된다고 가정하자. 신호(124)의 부정은 신호(143)가 하이가 되게 하여 래치(259)를 설정하고 신호(234)가 하이 레벨이 되게 하며, 따라서 신호(234)를 부정한다. 이전에 설명된 바와 같이, 신호(131)는 플롯(211)에 의해 예시된 바와 같이 트랜지스터(120)를 비활성화하는 것에 응답하여 하이로 간다. 또한, Sbnk 신호는 신호(124)를 부정하는 것에 응답하여 어서팅될 수 있으며 그에 의해 스위치(253)를 폐쇄하며 신호(131)의 값을 커패시터(254) 상에 저장한다. Sbnk 신호는 신호(131)의 값이 저장됨을 보장하기 위해 시간 간격(263) 동안 어서팅된 채로 있으며, 그 다음에 시간(T12)에서 부정된다. 시간 간격(263)은 트랜지스터(120)의 최소 오프-시간보다 작은 실시예를 가질 수 있다. 오프셋(Vos2)(255)은 오프셋 VS(VS2) 신호(257)를 형성하기 위해 저장된 값에 부가된다. 몇몇 실시예들에서, 회로(255)에 의해 형성된 오프셋의 값은 500 밀리볼트들(0.5 V) 미만이고, 다른 실시예는 10 또는 20 밀리볼트들(10 mV 또는 20 mV) 또는 대안적으로 그 사이에서의 값이도록 오프셋을 포함할 수 있다. 비교기(256)는 신호(131) 및 신호(257)를 수신한다. 플롯들(211 및 265)에 의해 예시된 바와 같이, 신호(257)가 신호(131)보다 크기 때문에, 비교기(256)의 출력은 낮으며 래치(259)에 대한 효과가 없고, 따라서 신호(234)는 부정 상태로서 하이인 채로 있다. 시간(T12)에서, 시간 간격은 만료되며 스위치(253)는 개방되거나 또는 비활성화되고 그에 의해 커패시터(254) 상에 신호(131)의 값을 저장한다. 그 다음에, 시간(T13)에서, SR 트랜지스터(105)는 전류(107)의 값이 0이 되기 전에 비활성화된다. 그러므로, 신호(131)의 값은 포인트들(214 및 215) 사이에서의 플롯(211)에 의해 예시되는 바와 같이 증가한다. 신호(131)의 값은 신호 차(266)에 의해 예시된 바와 같이, 신호(VS2)의 값을 넘어 증가한다. 신호(131)의 het 값이 VS2의 값에 도달함에 따라, 그것은 비교기(256)의 출력이 높아지게 하며 래치(259)를 리셋하게 하고, 그에 의해 어서팅 상태로서 신호(234)를 로우가 되게 한다. 실시예에서, 신호(234)의 하이 값에서 로우 값으로의 전이는 전류(107)가 실질적으로 0이 되기 전에 SR 트랜지스터(105)가 비활성화됨을 검출하는 회로(252)를 나타낼 수 있다. 대안적으로 신호(234)의 하이 값에서 로우 값으로의 전이는 신호(124)가 부정되는 시간 간격의 적어도 일 부분 또는 대안적으로 트랜지스터(120)가 비활성화되는 시간 동안 또는 대안적으로 트랜지스터(120)가 다시 활성화되기 전에 발생하는, 트랜지스터(120)를 비활성화하는 것에 응답하여 발생하는 초기 증가 외에, 값에서의 또 다른 증가를 신호(131)가 갖는다고 검출하는 회로(252)를 나타낼 수 있다.
도 9는 회로(235)(도 4)의 대안적인 실시예일 수 있는 피드백 회로(270)의 실시예의 예의 일 부분을 개략적으로 예시한다. 회로(270)의 실시예는 출력 전압의 값을 나타내는 피드백 신호(136)를 형성하도록 구성될 수 있다. 회로(270)는 회로(130) 또는 대안적으로 회로(252)가 신호(124)가 부정되는 시간 간격 동안 신호(131)의 증가를 검출하는 것에 응답하여, 또는 대안적으로 회로(130) 또는 대안적으로 신호(124)가 부정되는 시간 간격 동안 회로(240)가 신호(131)의 감소를 검출하는 것에 응답하여 신호(131)를 저장하도록 구성될 수 있는 실시예를 가질 수 있다.
회로(270)는 전류(107)가 실질적으로 0이 되기 전에 트랜지스터(105)의 조기 턴오프-오프를 검출하는 것에 응답하여 또는 대안적으로 트랜지스터(105)를 비활성화시키기 전에 또는 그것과 실질적으로 동시에 전류(107)의 실질적으로 제로 크로싱을 검출하는 것에 응답하여 저장 요소 상에 신호(131)의 값을 저장하도록 구성될 수 있는 실시예를 가질 수 있다. 회로(270)는 또한 신호(136)로서 뒤이은 사용을 위해 신호(131)의 저장된 값을 저장하도록 구성될 수 있다.
회로(270)는 AND 게이트(272), 펄스 발생 회로(274), 스위치(276), 스위치(278), 커패시터(277), 및 커패시터(280)를 포함할 수 있는 실시예를 가질 수 있다. 게이트(272)는 신호들(232 및 234)을 수신하며 신호들(232 또는 234)의 어서팅 상태(신호들(232 및 234)의 어서팅 상태는 저 논리 레벨이다)에 응답하여 출력(Ssmp) 신호(273)를 어서팅하도록 구성된다. 회로(274)는 신호(273)의 어서팅에서 부정 상태로의 전이를 검출하는 것에 응답하여 펄스(Shd) 신호(275)를 형성하도록 구성된다.
도 10은 회로(270)의 실시예의 예의 동작 동안 형성된 신호들 중 일부의 예들을 일반적인 방식으로 예시한 플롯들을 가진 그래프이다. 가로좌표는 시간을 나타내며 세로좌표는 예시된 신호들의 증가 값을 나타낸다. 플롯(202)은 이전에 설명된 바와 동일하다. 플롯(300)은 이전에 설명된 바와 같이 일반화된 방식으로 신호(131)를 및 파선들에서 신호(131)의 다양한 조건들을 예시한다. 플롯들(301 및 302)은 파선들이 각각의 신호들에 대한 가능한 조건들을 예시하는 각각의 신호들(232 및 234)의 가능한 상태를 예시한다. 플롯(303)은 SRD 신호(117)를 예시하며 대시 기호로 된 부분들은 신호(117)의 가능한 조건들을 나타낸다. 플롯(293)은 신호(273)를 예시하며 플롯(294)은 신호(275)를 예시한다.
시간(TO) 이전에, 신호(124)는 어서팅되었으며 시간(T0)에서 부정된다고 가정하자. 시간(TO) 이전에, 신호(132) 및 신호들(232 및 234)은 저 전압 레벨이다. 시간(T0)에서 신호(131)는 신호(124)를 부정하며 트랜지스터(120)를 비활성하는 것에 응답하여 증가하며 그에 의해 신호들(232 및 234)이 또한 증가하게 한다(부정된다). 신호들(232 및 234) 양쪽 모두가 하이이므로, 신호(273)는 또한 어서팅되도록 하이로 구동된다. 신호(273)를 어서팅하는 것은 스위치(276)를 폐쇄하거나 또는 스위치(276)가 신호(131)를 커패시터(277)에 연결할 수 있게 하며 그에 의해 커패시터(277) 상에 신호(131)의 값을 저장한다. 신호(275)는 부정된 채로 있으며, 따라서 스위치(278)는 비활성화되거나 또는 개방된다.
그 다음에, 시간(T1)에서 신호(131)는 이전에 설명된 바와 같이 변한다. 신호(131)는 파선들에 의해 예시된 대로 이전에 설명된 바와 같이 동작에 의존하여 감소하거나 또는 증가한다. 결과적으로 신호들(232 또는 234) 중 하나는 플롯들(301 및 302)의 파선들에 의해 예시된 바와 같이 저 레벨 또는 어서팅이 될 것이다. 신호(234) 전에 어서팅된(로우 값이 된) 신호(232)의 조건은 트랜지스터(105)가 전류(107)의 실질적으로 제로 크로싱에서 비활성화되거나 또는 제로 크로싱 후 비활성화된다는 표시이다. 신호(232) 이전에 부정되는(로우 값이 되는) 신호(234)의 조건은 트랜지스터(105)가 초기에 또는 전류(107)의 실질적으로 제로 크로싱 이전에 턴 오프되었음을 나타낸다. 신호들(232 또는 234) 중 하나로부터의 저 레벨은 플롯(293)에 의해 예시된 바와 같이, 신호(273)를 로우가 되게 하며, 이것은 스위치(276)를 개방하고 그에 의해 커패시터(277) 상에 신호(131)의 값을 저장한다. 신호(273)의 어서팅에서 부정으로의 전이는 신호(275)를 간단히 어서팅하는 회로(274)에 의해 검출되며 그에 의해 스위치(278)를 폐쇄하며 신호(131)의 값을 커패시터(280)로 전달한다. 신호(275)의 지속 기간은 커패시터(277) 상에서의 저장된 값을 커패시터(280)로 전달하기에 충분하다. 시간(T2)에서 신호(275)는 부정되며 그에 의해 스위치(278)를 개방한다. 회로(270)는 출력 전압(Vo)의 값을 나타내는 신호(136)로서 신호(131)의 저장된 값을 유지한다.
실시예에서, 회로(274)는 신호(273)의 하강 에지에 응답하여 펄스를 형성하도록 구성된 1-샷 회로일 수 있다.
다른 실시예들에서, 회로(270)는 값을 저장하기 위해 다른 기술들을 사용할 수 있으며, 예를 들면 회로(270)는 신호(131)의 값을 나타내는 디지털 값을 형성할 수 있으며 디지털 값을 저장할 수 있는 아날로그-디지털 변환기를 포함할 수 있다. 회로(270)는 아날로그-디지털 변환기를 포함하는 디지털 신호 프로세서 또는 다른 회로의 부분인 실시예를 가질 수 있다.
다시 도 1을 참조하면, 신호(136)는 출력 전압(Vo)의 값을 나타내는 피드백 신호로서 사용될 수 있으며, 출력 전압(Vo)을 원하는 값으로 조절하도록 신호(124)의 듀티 사이클을 조정하기 위해 사용될 수 있다. 당업자들은 신호(131)로부터 신호(136)를 형성함으로써, 시스템(100)이 2차 측(104)으로부터 신호들을 수신할 필요가 없음을 이해할 것이다. 예를 들면, 몇몇 다른 시스템들은 피드백 신호를 형성하기 위해 광 결합기 또는 다른 회로를 요구한다. 그러나, 시스템(100)은 신호들을 1차 측(102)으로 되돌려 보내는 2차 측 상에서의 이러한 광 결합기 또는 다른 회로가 없다.
도 11은 회로(242)(도 5)의 대안적인 실시예일 수 있는 지연 회로(285)의 실시예의 예의 일 부분을 개략적으로 예시한다. 회로(285)는 아날로그 RC 지연 회로를 형성하는 저항기(286) 및 커패시터(287)를 포함한다. 저항기(286)의 제 1 단자는 신호(131)를 수신하기 위해 연결된다. 저항기(286)의 제 2 단자는 일반적으로 커패시터(287)의 제 1 단자에 및 VSD 신호를 형성하기 위해 출력에 연결된다. 커패시터(287)의 제 2 단자는 공통 귀선(127)에 연결된다.
이전에 설명된 기능을 용이하게 하기 위해, 및 도 1을 참조하면, 버퍼(133)의 입력은 저항기(114)로부터 AX 신호를 수신하기 위해 연결된다. 버퍼(133)의 출력은 회로(135)의 입력에 연결된다. 회로(135)의 출력은 신호(136)를 형성하도록 구성되며 회로(139)의 반전 입력에 연결된다. 회로(139)의 비-반전 입력은 Ref(137)로부터 기준 전압을 수신하기 위해 연결된다. 증폭기(139)의 출력은 CS 신호(122)를 수신하기 위해 연결된 비-반전 입력을 갖는 비교기(141)의 반전 입력에 연결된다. 비교기(141)의 출력은 래치(142)의 리셋 입력에 연결된다. 래치(142)의 세트 입력은 클록 회로(144)로부터 클록 신호를 수신하기 위해 연결된다. 래치(142)의 Q 출력은 트랜지스터(120)의 게이트에 연결될 수 있는 신호(124)를 형성하도록 구성될 수 있다. 래치(142)의 Qbar 출력은 신호(143)를 형성하도록 구성될 수 있으며 회로(135)의 또 다른 입력에 연결될 수 있다. 회로(144)는 타이밍 신호를 형성하도록 구성된 또 다른 출력을 가질 수 있으며 본 명세서에서 출력은 제어 회로(145)의 입력에 연결된다. 제어 회로(145)의 출력은 회로(135)의 입력에 연결될 수 있다.
도 4를 참조하면, 회로(230)의 제 1 입력은 일반적으로 회로(231)의 제 1 입력, 회로(233)의 제 1 입력, 회로(235)의 제 1 입력에 연결되며 신호(131)를 수신하기 위해 연결될 수 있다. 회로(233)의 제 2 입력은 회로(145)로부터 제어 신호를 수신하기 위해 연결될 수 있다. 회로(233)의 제 3 입력은 일반적으로 회로(231)의 제 2 입력에 연결되며 신호(143)를 수신하기 위해 연결될 수 있다. 회로(231)의 출력은 신호(232)를 형성하도록 구성되며 회로(235)의 제 2 입력에 연결될 수 있다. 회로(233)의 출력은 신호(234)를 형성하도록 구성되며 회로(235)의 제 3 입력에 연결될 수 있다. 회로(235)의 출력은 신호(136)를 형성하도록 구성될 수 있다.
도 5를 참조하면, 회로(242)의 입력은 일반적으로 오프셋 회로(244)의 제 1 단자에 연결되며 신호(131)를 수신하도록 구성될 수 있다. 회로(242)의 출력은 VSD 신호를 형성하도록 구성되며 비교기(243)의 비-반전 입력에 연결될 수 있다. 비교기(243)의 반전 입력은 회로(244)의 제 2 단자에 연결될 수 있다. 비교기(243)의 출력은 래치(246)의 리셋 입력에 연결될 수 있다. 래치(246)의 세트 입력은 신호(143)를 수신하기 위해 연결된다. 래치(246)의 Q 출력은 신호(232)를 형성하도록 구성된다.
도 7을 참조하면, 회로(252)의 입력은 일반적으로 신호(131)를 수신하기 위해 연결되고, 스위치(253)의 제 1 단자에 연결되며, 비교기(256)의 비-반전 입력에 연결된다. 비교기(256)의 반전 입력은 제 1 단자 오프셋 회로(255)에 연결된다. 회로(255)의 제 2 단자는 일반적으로 커패시터(254)의 제 1 단자에 및 스위치(253)의 제 2 단자에 연결된다. 커패시터(254)의 제 2 단자는 귀선(127)에 연결된다. 비교기(256)의 출력은 래치(259)의 리셋 입력에 연결된다. 래치(259)의 세트 입력은 신호(143)를 수신하기 위해 연결된다. 래치(259)의 Q 출력은 신호(234)를 형성하도록 구성된다.
도 9를 참조하면, 게이트(272)의 제 1 입력은 신호(232)를 수신하기 위해 연결되며 게이트(272)의 제 2 입력은 신호(234)를 수신하기 위해 연결된다. 게이트(272)의 출력은 일반적으로 회로(274)의 입력, 및 스위치(276)의 제어 단자에 연결된다. 스위치(276)의 제 1 단자는 신호(131)를 수신하기 위해 연결된다. 스위치(276)의 제 2 단자는 일반적으로 커패시터(277)의 제 1 단자 및 스위치(278)의 제 1 단자에 연결된다. 스위치(278)의 제 2 단자는 일반적으로 신호(136)를 형성하기 위해 및 커패시터(280)의 제 1 단자에 연결된다. 커패시터(280)의 제 2 단자는 일반적으로 커패시터(277)의 제 2 단자에 및 귀선(127)에 연결된다. 회로(274)의 출력은 신호(275)를 형성하도록 구성되며 스위치(278)의 제어 입력에 연결된다.
도 12는 반도체 다이(309) 상에 형성되는 반도체 디바이스 또는 집적 회로(308)의 실시예의 일 부분의 확대 평면도를 예시한다. 실시예에서, 회로들(130, 135, 230, 240, 252, 또는 270) 중 임의의 것이 다이(309) 상에 형성될 수 있다. 다이(309)는 또한 도면의 단순성을 위해 도 12에 도시되지 않은 다른 회로들을 포함할 수 있다. 회로들 또는 집적 회로(308)는 당업자들에게 잘 알려진 반도체 제조 기술들에 의해 다이(309) 상에 형성될 수 있다.
앞서 말한 것 모두로부터, 당업자는 전력 공급 제어기의 실시예의 예가 다음을 포함할 수 있음을 이해할 것이다:
변압기의 2차 권선으로부터 형성된, 예를 들면 전압(Vo)과 같은 출력 전압을 조절하기 위해 상기 변압기의 1차 유도자를 통해 예를 들면, 전류(123)와 같은 1차 전류를 제어하도록, 예를 들면 트랜지스터(120)와 같은 전력 스위치를 제어하기 위해 구성된, 예를 들면 회로(140)와 같은 PWM 회로로서, 상기 2차 권선은 예를 들면, 트랜지스터(105)와 같은 동기식 정류기에 결합되도록 구성되는, 상기 PWM 회로;
상기 변압기의 보조 권선으로부터, 예를 들면 신호(AX)와 같은 보조 전압을 나타내는, 예를 들면, 신호(131)와 같은 감지 신호를 형성하도록 구성된 제 1 회로로서, 상기 감지 신호는 상기 전력 스위치의 오프-시간의 적어도 일 부분 동안 상기 출력 전압의 값을 나타내는, 상기 제 1 회로;
상기 전력 스위치의 턴-오프 후, 예를 들면 간격(263)과 같은 제 1 시간 간격을 지연시키며 그 후 상기 전력 스위치의 뒤이은 턴-온 이전에, 예를 들면 .215와 같은 감지 신호의 증가를 검출하도록 구성된, 예를 들면 회로(252)와 같은, 제 1 검출 회로;
상기 감지 신호의 증가를 검출하는 것에 응답하여 피드백 신호로서 상기 감지 신호를 저장하도록 구성된, 예를 들면 회로(270)와 같은 샘플링 회로; 및
상기 피드백 신호에 응답하여 상기 전력 스위치의 온-시간을 조정하도록 구성된 상기 PWM 회로.
또 다른 실시예는 상기 샘플링 회로가 감지 신호의 제 1 값을 적어도 상기 제 1 시간 간격 동안 저장된 값으로서 저장하며, 그 후 상기 감지 신호를 상기 저장된 값에 비교하도록 구성될 수 있다는 것을 포함할 수 있다.
또 다른 실시예에서, 제 1 검출 회로는 감지 신호를 수신하며 저장된 값으로서 상기 제 1 시간 간격 동안, 예를 들면 커패시터(254)와 같은 커패시터 상에 상기 감지 신호를 저장하도록 구성된 예를 들면 스위치(253)와 같은 제 1 스위치, 상기 저장된 값의 예를 들면, 오프셋(255)과 같은 오프셋 값에 상기 감지 신호를 비교하도록 구성된, 예를 들면 커패시터(256)와 같은 비교기를 포함할 수 있다.
실시예는 비교기가 상기 감지 신호를 수신하기 위해 결합된 비-반전 입력 및 오프셋 회로의 제 1 단자에 결합된 반전 입력을 가질 수 있음을 포함할 수 있으며, 상기 제 1 스위치는 상기 감지 신호를 수신하기 위해 결합된 제 1 단자 및 일반적으로 상기 커패시터의 제 1 단자에 및 오프셋 회로의 제 2 단자에 결합된 제 2 단자를 갖는다.
또 다른 실시예에서, 상기 제 1 검출 회로는 전력 스위치를 비활성화하는 것에 응답하여 제 1 시간 간격을 형성하도록 구성될 수 있다.
실시예는 또한 예를 들면, 전력 스위치를 턴-오프한 후 및 전력 스위치의, 예를 들면 시간(T3)과 같은 뒤이은 턴-온 이전에 감지 신호의 감소를 검출하도록 구성된 회로(240)와 같은 제 2 검출 회로를 포함할 수 있다.
실시예에서, 샘플링 회로는 감지 신호의 증가를 검출하는 것 또는 감지 신호의 감소를 검출하는 것에 응답하여 피드백 신호로서 감지 신호를 저장하도록 구성될 수 있다.
또 다른 실시예는 또한 샘플링 회로가 감지 신호의 감소를 검출하는 것에 응답하여 피드백 신호로서 감지 신호를 또한 저장하도록 구성될 수 있음을 포함할 수 있다.
제 2 검출 회로의 실시예는 감지 신호를 수신하며 감지 신호를 지연 값으로서 제 2 시간 간격으로 지연시키도록 구성된, 예를 들면 회로(242)와 같은 지연 회로, 예를 들면 신호(VS1)와 같은 감지 신호의 오프셋 값에 상기 지연 값을 비교하도록 구성된, 예를 들면 비교기(243)와 같은 비교기를 포함할 수 있다.
당업자들은 또한 전력 공급 제어기를 형성하는 방법이 다음을 포함할 수 있다는 것을 이해할 것이다:
변압기의 1차 유도자를 통해, 예를 들면 전류(123)와 같은 전류를 제어하고, 예를 들면 트랜지스터(120)와 같은 전력 스위치를 제어하기에 적합한, 예를 들면 신호(124)와 같은 스위칭 제어 신호를 형성하여, 변압기의 2차 권선으로부터 형성된 예를 들면 전압(Vo)과 같은 출력 전압을 조절하기 위하여, 예를 들면 회로(130)와 같은 스위칭 제어기를 구성하는 단계로서, 상기 2차 권선은 예를 들면 트랜지스터(105)와 같은 동기식 정류기에 결합되는, 상기 스위칭 제어기를 구성하는 단계;
상기 변압기의 보조 권선으로부터의 보조 전압을 나타내는, 예를 들면 신호(131)와 같은 감지 신호를 형성하도록 상기 전력 공급 제어기를 구성하는 단계;
상기 동기식 정류기를 통한 전류가 실질적으로 0이 되기 전에 상기 동기식 정류기의 조기 턴-오프를 결정하도록 상기 스위칭 제어기를 구성하는 단계;
상기 동기식 정류기의 조기 턴 오프 또는 상기 동기식 정류기를 통한 상기 전류의 제로 크로싱에 응답하여 상기 감지 신호의 값을 샘플링함으로써 상기 출력 전압의 값을 나타내는, 예를 들면 신호(FB)와 같은 피드백 신호를 형성하도록 상기 스위칭 제어기를 구성하는 단계; 및
상기 피드백 신호의 값에 응답하여 상기 전력 스위치의 온-시간을 조정하도록 상기 스위칭 제어기를 구성하는 단계.
상기 방법은 또한 상기 전력 스위치를 비활성화하는 것에 응답하여 상기 감지 신호의 값을 저장하며 상기 저장된 값보다 큰 값을 가진 감지 신호를 검출하도록, 예를 들면 회로(252)와 같은 제 1 검출 회로를 형성하는 단계를 포함할 수 있는 실시예를 가질 수 있다.
실시예는 또한 예를 들면, 신호(257)와 같은 오프셋 감지 신호를 형성하기 위해 상기 저장된 값에 오프셋 값을 부가하도록 상기 제 1 검출 회로를 구성하는 단계를 포함할 수 있다.
또 다른 실시예는 상기 감지 신호를 상기 오프셋 감지 신호에 비교하도록 상기 제 1 검출 회로를 구성하는 단계를 포함할 수 있다.
상기 방법의 실시예는 예를 들면 스위치(253)와 같은 제 1 스위치가 상기 전력 스위치를 비활성화하는 것에 응답하여 제 1 시간 간격 동안 상기 감지 신호를 저장할 수 있게 하도록 상기 제 1 검출 회로를 구성하는 단계를 포함할 수 있다.
또 다른 실시예는 상기 감지 신호의 지연 값 및 상기 감지 신호의 오프셋 값을 형성하도록 제 2 검출 회로를 형성하는 단계를 포함하며, 상기 지연 값 미만으로 감소하는 오프셋 값을 검출하도록 상기 제 2 검출 회로를 구성하는 단계를 포함할 수 있다.
당업자들은 제어 회로를 가진 반도체 디바이스를 형성하는 방법이 다음을 포함할 수 있다는 것을 또한 이해할 것이다:
변압기의 2차 권선으로부터 형성된, 예를 들면 전압(Vo)과 같은 출력 전압을 조절하도록, 예를 들면 스위치(120)와 같은 전력 스위치를 제어하기 위해 PWM 회로를 구성하는 단계;
상기 변압기의 보조 권선으로부터의 신호를 나타내는 감지 신호를 형성하도록 제 1 회로를 구성하는 단계;
감지 신호로 하여금 전력 스위치의 턴-오프에 응답하여 증가하도록 허용하고, 그 다음에 상기 전력 스위치를 뒤이어 턴 온 하기 전에 상기 감지 신호의 제 2 증가를 검출하며, 상기 감지 신호의 제 2 증가에 응답하여 상기 감지 신호의 값으로서 피드백 신호를 형성하도록, 예를 들면 회로(270)와 같은 피드백 회로를 구성하는 단계; 및
상기 피드백 신호의 값에 따라 상기 전력 스위치의 뒤이은 활성화의 온-시간을 조정하도록 상기 PWM 회로를 구성하는 단계.
상기 방법의 실시예는 상기 전력 스위치를 비활성화하는 것에 응답하여 샘플링 값을 형성하기 위해 상기 감지 신호를 샘플링하며 상기 샘플링 값 이상으로 증가하는 상기 감지 신호를 검출하도록 제 1 검출 회로를 구성하는 단계를 또한 포함할 수 있다.
실시예에서, 상기 방법은 상기 전력 스위치를 비활성화하는 것에 응답하여 제 1 시간 간격 동안 상기 감지 신호를 샘플링하는 단계 및 그 다음에 상기 샘플링된 값 보다 크게 증가하는 상기 감지 신호를 검출하는 단계를 포함할 수 있다.
실시예는 상기 감지 신호의 제 2 증가에 응답하여 또는 상기 감지 신호의 감소를 검출하는 것에 응답하여 상기 피드백 신호를 형성하도록 상기 피드백 회로를 구성하는 단계를 포함할 수 있다.
상기 방법은 또한 상기 전력 스위치를 비활성화한 다음에 상기 감지 신호의 감소를 검출하도록 검출 회로를 구성하는 단계를 포함할 수 있는 실시예를 가질 수 있다.
상기의 모두를 고려하여, 신규 디바이스 및 방법이 개시된다는 것이 명백하다. 다른 특징들 중에서, 전력 스위치를 비활성화한 다음의 시간 간격에서 값이 증가하는 감지 신호를 검출하기 위해 회로를 형성하는 것이 포함된다. 검출은 출력 전압을 나타내는 피드백 신호를 형성하기 위해 사용된다. 실질적으로 0이 되는 전류의 검출 외에, 피드백 신호를 형성하는 것을 돕기 위해 이러한 신호를 사용하는 것은 형성되는 피드백 신호의 정확도를 개선한다. 개선된 정확도는 출력 전압의 조절을 개선한다.
설명들의 주제는 특정한 바람직한 실시예들 및 예시적인 실시예들을 갖고 설명되지만, 앞서 말한 도면들 및 그것의 설명들은 주제의 실시예들의 단지 통상적이며 비-제한적인 예들을 묘사하며 그러므로 그것의 범위를 제한하는 것으로 고려되지 않을 것이며, 많은 대안들 및 변화들이 당업자들에게 명백할 것임이 분명하다. 당업자들에 의해 이해될 바와 같이, 회로(135) 및 회로들(240 및 252)의 예시적인 형태는 감지 신호의 다수의 포인트들을 검출하며 피드백 신호를 형성하기 위해 감지 신호의 이들 포인트들을 사용하는 동작 방법을 설명하기 위해 차량으로서 사용된다. 회로들은 회로들이 감지 신호로 하여금 전력 스위치를 비활성화하는 것에 응답하여 증가하며 그 다음에 전력 스위치가 비활성화된 채로 있는 동안 값이 감소하거나 또는 값이 증가하는 감지 신호를 검출하며, 감지 신호의 값으로부터 피드백 신호를 형성하기 위해 이들 포인트들을 사용하도록 허용하는 한 다른 구성들을 가질 수 있다.
이후 청구항들이 반영하는 바와 같이, 본 발명의 양상들은 단일의 앞서 말한 개시된 실시예의 모든 특징들보다 적게 있을 수 있다. 따라서, 이후 표현된 청구항들은 도면들에 대한 이러한 상세한 설명으로 명확하게 통합되며, 각각의 청구항은 발명의 별개의 실시예로서 그 자체로 성립한다. 더욱이, 본 명세서에서 설명된 몇몇 실시예들은 다른 실시예들에 포함된 일부 다른 특징들을 포함하지만, 상이한 실시예들의 특징들의 조합들은 당업자들에 의해 이해될 바와 같이, 본 발명의 범위 내에 있도록 의도되며, 상이한 실시예들을 형성한다.
100: 시스템 102: 1차 측
103: 보조 권선 104: 2차 측
105: 트랜지스터 108: 변압기
109: 출력 커패시터 112, 114: 저항기
116: 제어기 120: 트랜지스터
122: 전류 감지 신호 123: 1차 측 전류
124: 스위칭 구동 신호 126: 전압 입력
127: 공통 회귀 단자 128: 다이오드
129: 커패시터 130: 전력 공급 제어 회로
131: 전압 샘플 신호 133: 버퍼
137: Ref 회로 139: 증폭기
141: 비교기 142: 스위칭 제어 래치
144: 클록 회로 145: 제어 회로
242: 지연 회로 243: 비교기
246: 래치 253: 결합 스위치
254: 커패시터 255: 오프셋 회로
256: 비교기 259: 래치
272: AND 게이트 274: 펄스 발생 회로
276: 스위치 277: 커패시터
278: 스위치 280: 커패시터
286: 저항기 287: 커패시터
103: 보조 권선 104: 2차 측
105: 트랜지스터 108: 변압기
109: 출력 커패시터 112, 114: 저항기
116: 제어기 120: 트랜지스터
122: 전류 감지 신호 123: 1차 측 전류
124: 스위칭 구동 신호 126: 전압 입력
127: 공통 회귀 단자 128: 다이오드
129: 커패시터 130: 전력 공급 제어 회로
131: 전압 샘플 신호 133: 버퍼
137: Ref 회로 139: 증폭기
141: 비교기 142: 스위칭 제어 래치
144: 클록 회로 145: 제어 회로
242: 지연 회로 243: 비교기
246: 래치 253: 결합 스위치
254: 커패시터 255: 오프셋 회로
256: 비교기 259: 래치
272: AND 게이트 274: 펄스 발생 회로
276: 스위치 277: 커패시터
278: 스위치 280: 커패시터
286: 저항기 287: 커패시터
Claims (5)
- 전력 공급 제어기에 있어서:
변압기의 2차 권선으로부터 형성된 출력 전압을 조절하도록 상기 변압기의 1차 유도자를 통해 1차 전류를 제어하기 위해 전력 스위치를 제어하도록 구성된 PWM 회로로서, 상기 2차 권선은 동기식 정류기에 결합되도록 구성되는, 상기 PWM 회로;
상기 변압기의 보조 권선으로부터의 보조 전압을 나타내는 감지 신호를 형성하도록 구성된 제 1 회로로서, 상기 감지 신호는 상기 전력 스위치의 오프-시간의 적어도 일 부분 동안 상기 출력 전압의 값을 나타내는, 상기 제 1 회로;
상기 전력 스위치의 턴-오프 후 제 1 시간 간격을 지연시키며 그 후 상기 감지 신호의 증가를 검출하도록 구성된 제 1 검출 회로로서, 상기 증가는 상기 전력 스위치의 뒤이은 턴 온 이전에 상기 동기식 정류기를 턴 오프시키는 것에 응답하여 발생하는, 상기 제 1 검출 회로; 및
상기 감지 신호의 증가를 검출하는 것에 응답하여 피드백 신호로서 상기 감지 신호를 저장하도록 구성된 샘플링 회로를 포함하고,
상기 PWM 회로는 상기 피드백 신호에 응답하여 상기 전력 스위치의 온-시간을 조정하도록 구성되는, 전력 공급 제어기. - 제 1 항에 있어서,
상기 샘플링 회로는 적어도 상기 제 1 시간 간격 동안, 저장된 값으로서, 상기 감지 신호의 제 1 값을 저장하며 그 후 상기 감지 신호를 상기 저장된 값에 비교하도록 구성되는, 전력 공급 제어기. - 반도체 디바이스를 형성하는 방법에 있어서:
변압기의 2차 권선으로부터 형성된 출력 전압을 조절하도록 상기 변압기의 1차 유도자를 통해 전류를 제어하기 위해 전력 스위치를 제어하기에 적절한 스위칭 제어 신호를 형성하도록 스위칭 제어기를 구성하는 단계로서, 상기 2차 권선은 동기식 정류기에 결합되는, 상기 스위칭 제어 신호를 형성하도록 스위칭 제어기를 구성하는 단계;
상기 변압기의 보조 권선으로부터의 보조 전압을 나타내는 감지 신호를 형성하도록 상기 스위칭 제어기를 구성하는 단계;
상기 동기식 정류기를 통한 전류가 실질적으로 0이 되기 전에 상기 동기식 정류기의 조기 턴-오프를 검출하도록 상기 스위칭 제어기를 구성하는 단계;
상기 동기식 정류기의 상기 조기 턴-오프를 검출하는 것 또는 상기 동기식 정류기를 통한 상기 전류의 제로 크로싱을 검출하는 것에 응답하여 상기 감지 신호의 값을 샘플링함으로써 상기 출력 전압의 값을 나타내는 피드백 신호를 형성하도록 상기 스위칭 제어기를 구성하는 단계; 및
상기 피드백 신호의 값에 응답하여 상기 전력 스위치의 온-시간을 조정하도록 상기 스위칭 제어기를 구성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법. - 제 3 항에 있어서,
상기 전력 스위치를 비활성화하는 것에 응답하여 상기 감지 신호의 값을 저장하고, 상기 저장된 값보다 큰 값을 가진 상기 감지 신호를 검출하도록 제 1 검출 회로를 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법. - 제어 회로를 가진 반도체 디바이스를 형성하는 방법에 있어서:
변압기의 2차 권선으로부터 형성된 출력 전압을 조절하도록 전력 스위치를 제어하기 위해 PWM 회로를 구성하는 단계로서, 상기 2차 권선은 동기식 정류기에 결합되도록 구성되는, 상기 PWM 회로를 구성하는 단계;
상기 변압기의 보조 권선으로부터의 신호를 나타내는 감지 신호를 형성하도록 제 1 회로를 구성하는 단계;
상기 전력 스위치의 턴-오프에 응답하여 상기 감지 신호가 증가하도록 허용하고, 상기 감지 신호의 제 2 증가를 그 다음에 검출하며, 상기 증가는 상기 동기식 정류기의 턴 오프에 응답하여 발생하고, 상기 감지 신호의 상기 제 2 증가를 검출하는 것에 응답하여 상기 감지 신호의 값으로서 피드백 신호를 형성하도록 피드백 회로를 구성하는 단계; 및
상기 피드백 신호의 값에 따라 상기 전력 스위치의 뒤이은 활성화의 온-시간을 조정하도록 상기 PWM 회로를 구성하는 단계를 포함하는, 제어 회로를 가진 반도체 디바이스를 형성하는 방법.
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