KR102187138B1 - 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치 - Google Patents

도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치 Download PDF

Info

Publication number
KR102187138B1
KR102187138B1 KR1020130167497A KR20130167497A KR102187138B1 KR 102187138 B1 KR102187138 B1 KR 102187138B1 KR 1020130167497 A KR1020130167497 A KR 1020130167497A KR 20130167497 A KR20130167497 A KR 20130167497A KR 102187138 B1 KR102187138 B1 KR 102187138B1
Authority
KR
South Korea
Prior art keywords
conductive pattern
pattern
forming
conductive
substrate
Prior art date
Application number
KR1020130167497A
Other languages
English (en)
Other versions
KR20150078264A (ko
Inventor
이병진
강성구
임지훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020130167497A priority Critical patent/KR102187138B1/ko
Priority to US14/290,722 priority patent/US20150189737A1/en
Publication of KR20150078264A publication Critical patent/KR20150078264A/ko
Application granted granted Critical
Publication of KR102187138B1 publication Critical patent/KR102187138B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/786—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being other than a semiconductor body, e.g. insulating body
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H05K1/028—Bending or folding regions of flexible printed circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0443—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a single layer of sensing electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H05K1/097—Inks comprising nanoparticles and specially adapted for being sintered at low temperature
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/027—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed by irradiation, e.g. by photons, alpha or beta particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0242—Shape of an individual particle
    • H05K2201/026—Nanotubes or nanowires
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/032—Materials
    • H05K2201/0326—Inorganic, non-metallic conductor, e.g. indium-tin oxide [ITO]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0391—Using different types of conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/05—Flexible printed circuits [FPCs]
    • H05K2201/055—Folded back on itself
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681—Mesh conductors, e.g. as a ground plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105—Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists

Abstract

도전 패턴 형성 방법은 기판 상에 도전층을 형성하는 단계, 상기 도전층 상에 네트워크 형태로 응집된 복수의 필러(filler)를 포함하는 유기 패턴을 형성하는 단계, 상기 유기 패턴을 마스크로 이용해 상기 도전층을 건식 식각하여 상기 네트워크 형태로 응집된 복수의 필러 형태가 전사된 도전 패턴을 형성하는 단계, 상기 유기 패턴을 제거하는 단계를 포함하는 도전 패턴 형성 방법을 제공한다.

Description

도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치{METHOD FOR MANUFACTURING CONDUCTIVE PATTERN AND DEVICE HAVING CONDUCTIVE PATTERN}
본 발명은 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치에 관한 것으로서, 보다 상세하게는 플렉서블한 기판 상에 형성될 수 있는 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치에 관한 것이다.
최근, 폴리이미드 등의 플렉서블한 기판에 도전 패턴을 형성하여 전체적으로 플렉서블한 전자 장치가 개발되고 있다.
이러한 플렉서블 전자 장치는 단순히 플렉서블할 뿐만 아니라, 폴딩(folding)이 될 수 있는 특성도 가지고 있다.
그런데, 플렉서블 전자 장치가 폴딩될 경우, 폴딩에 의해 발생된 플렉서블 전자 장치의 휘어진 부분의 곡률반경이 매우 작아짐으로써, 휘어진 부분에 위치하는 도전 패턴에 높은 스트레스가 발생되어 도전 패턴이 파손되는 문제점이 있었다.
본 발명의 일 실시예는 상술한 문제점을 해결하기 위한 것으로서, 플렉서블 기판이 폴딩되더라도, 휘어진 부분에 위치하는 도전 패턴이 파손되는 것이 억제된 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치를 제공하고자 한다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 측면은 기판 상에 도전층을 형성하는 단계, 상기 도전층 상에 네트워크 형태로 응집된 복수의 필러(filler)를 포함하는 유기 패턴을 형성하는 단계, 상기 유기 패턴을 마스크로 이용해 상기 도전층을 건식 식각하여 상기 네트워크 형태로 응집된 복수의 필러 형태가 전사된 도전 패턴을 형성하는 단계, 상기 유기 패턴을 제거하는 단계를 포함하는 도전 패턴 형성 방법을 제공한다.
상기 도전층은 투명 도전 물질을 포함할 수 있다.
상기 필러는 금속을 포함할 수 있다.
상기 금속은 은(Ag)일 수 있다.
상기 필러는 와이어(wire) 형태 또는 파티클(particle) 형태를 가질 수 있다.
상기 필러는 나노 사이즈를 가질 수 있다.
상기 유기 패턴은 포토레지스트 물질을 포함할 수 있다.
상기 유기 패턴을 형성하는 단계는, 상기 기판 상에 상기 복수의 필러를 포함하는 유기층을 형성하는 단계, 상기 유기층을 가열하여 상기 복수의 필러를 상기 네트워크 형태로 응집시키는 단계, 및 상기 유기층을 상기 유기 패턴으로 패터닝하는 단계를 포함하는 도전 패턴 형성 방법을 제공한다.
상기 기판은 폴딩(folding) 가능한 플렉서블 기판일 수 있다.
또한, 본 발명의 다른 측면은 기판, 및 상기 기판 상에 위치하며, 네트워크 형태로 응집된 복수의 필러 형태가 전사된 도전 패턴을 포함하는 전자 장치를 제공한다.
상기 도전 패턴은 투명 도전 물질을 포함할 수 있다.
상기 필러 형태는 나노 사이즈일 수 있다.
상기 기판은 폴딩(folding) 가능한 플렉서블 기판일 수 있다.
또한, 본 발명의 다른 측면은 기판 상에 도전층을 형성하는 단계, 상기 도전층의 제1 영역상에 포토레지스트 패턴을 형성하고, 상기 도전층의 제2 영역 상에 네트워크 형태로 응집된 복수의 필러(filler)를 포함하는 유기 패턴을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 유기 패턴 각각을 마스크로 이용해 상기 도전층을 건식 식각하여, 상기 제1 영역에 제1 도전 패턴을 형성하고, 상기 제2 영역에 상기 네트워크 형태로 응집된 복수의 필러 형태가 전사된 제2 도전 패턴을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 유기 패턴을 제거하는 단계를 포함하는 도전 패턴 형성 방법을 제공한다.
상기 도전층은 투명 도전 물질을 포함할 수 있다.
상기 필러는 금속을 포함할 수 있다.
상기 금속은 은(Ag)일 수 있다.
상기 필러는 와이어(wire) 형태 또는 파티클(particle) 형태를 가질 수 있다.
상기 필러는 나노 사이즈를 가질 수 있다.
상기 유기 패턴은 포토레지스트 물질일 수 있다.
상기 포토레지스트 패턴 및 상기 유기 패턴을 형성하는 단계는, 상기 기판 상에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 노광 및 현상하여 상기 기판의 상기 제1 영역 상에 상기 포토레지스트 패턴을 형성하는 단계, 상기 기판 상에 상기 복수의 필러를 포함하는 유기층을 형성하는 단계, 상기 유기층을 가열하여 상기 복수의 필러를 상기 네트워크 형태로 응집시키는 단계, 및 상기 유기층을 패터닝하여 상기 기판의 상기 제2 영역 상에 상기 유기 패턴을 형성하는 단계를 포함할 수 있다.
상기 기판은 폴딩(folding) 가능한 플렉서블 기판일 수 있다.
또한, 본 발명의 다른 측면은 기판, 상기 기판의 제1 영역 상에 위치하는 제1 도전 패턴, 상기 기판의 제2 영역 상에 위치하며, 네트워크 형태로 응집된 복수의 필러 형태가 전사된 제2 도전 패턴을 포함하는 전자 장치를 제공한다.
상기 제1 도전 패턴 및 상기 제2 도전 패턴 각각은 투명 도전 물질을 포함할 수 있다.
상기 제1 도전 패턴의 표면은 플랫(flat)할 수 있다.
상기 필러 형태는 나노 사이즈일 수 있다.
상기 기판은 폴딩(folding) 가능할 수 있다.
상기 제2 영역은 터치(touch)를 인식하는 터치 영역이며, 상기 제1 영역은 상기 터치 영역과 이웃하는 외곽 영역일 수 있다.
상기 제2 도전 패턴은 터치 패드를 구성하며, 상기 제1 도전 패턴은 상기 터치 패드의 단부와 연결된 배선을 구성할 수 있다.
상술한 본 발명의 과제 해결 수단의 일부 실시예 중 하나에 의하면, 플렉서블 기판이 폴딩되더라도, 휘어진 부분에 위치하는 도전 패턴이 파손되는 것이 억제된 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치가 제공된다.
도 1은 본 발명의 일 실시예에 따른 도전 패턴 형성 방법을 나타낸 순서도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 도전 패턴 형성 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 전자 장치를 나타낸 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 효과를 설명하기 위한 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 도전 패턴 형성 방법을 나타낸 순서도이다.
도 12 내지 도 16은 본 발명의 다른 실시예에 따른 도전 패턴 형성 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 다른 실시예에 따른 전자 장치의 일 부분을 나타낸 단면도이다.
도 18은 도 17에 도시된 전자 장치를 나타낸 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 일 실시예에서 설명하고, 그 외의 실시예에서는 일 실시예와 다른 구성에 대해서만 설명하기로 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 도전 패턴 형성 방법을 설명한다.
도 1은 본 발명의 일 실시예에 따른 도전 패턴 형성 방법을 나타낸 순서도이다. 도 2 내지 도 8은 본 발명의 일 실시예에 따른 도전 패턴 형성 방법을 설명하기 위한 도면이다.
우선, 도 1 및 도 2에 도시된 바와 같이, 기판(100) 상에 도전층(200)을 형성한다(S100).
구체적으로, 폴딩(folding) 가능한 플렉서블 기판(100) 상에 도전층(200)을 형성한다. 여기서, 플렉서블 기판(100)은 폴리이미드 또는 폴리카보네이트 등의 수지 필름일 수 있으며, 도전층(200)은 인듐틴옥사이드(ITO) 또는 인듐징크옥사이드(IZO) 등의 투명 도전 물질 또는 금(Au), 은(Ag), 몰리브덴(Mo), 알루미늄(Al) 등의 금속 도전 물질을 포함할 수 있다.
이때, 플렉서블 기판(100)은 접착층(20)에 의해 글라스 등을 포함하는 지지 기판(10)에 부착될 수 있으나, 이에 한정되지는 않는다.
다음, 도 2 내지 도 5에 도시된 바와 같이, 도전층(200) 상에 유기 패턴(301)을 형성한다(S200).
도 3은 도2의 A 부분의 확대도이다. 도 4의 (A)는 필러를 나타낸 사진이며, (B)는 유기층 내부에 필러가 위치하는 것을 나타낸 사진이다.
구체적으로, 기판(100) 상에 복수의 필러(310) 및 오버코트층(320)을 포함하는 유기층(300)을 형성한다. 유기층(300)은 포토레지스트 물질을 포함하는 유기 물질을 포함한다. 유기층(300) 내부에 위치하는 필러(310)는 은(Ag) 등의 금속을 포함할 수 있으며 와이어(wire) 형태 또는 파티클(particle) 형태 등을 가지는 나노 사이즈로 형성되어 있다. 한편, 필러(310)의 재료 및 형태는 상술한 바에 한정되지 않고, 나노 사이즈로 형성된다면 어떠한 재료 및 어떠한 형태로도 형성될 수 있다.
이어서, 유기층(300)을 가열하여 복수의 필러(310)를 네트워크 형태로 응집시킨다. 한편, 필러(310)가 종횡비가 큰 와이어 형태로 형성되어 있다면 유기층(300)을 가열하지 않더라도 자연적으로 복수의 필러(310)가 네트워크 형태로 응집될 수 있으며, 이 경우 유기층(300)을 가열하여 복수의 필러(310)를 네트워크 형태로 응집하는 공정은 생략될 수 있다.
이어서, 마스크를 이용해 유기층(300)을 노광하고 현상하여 유기층(300)을 유기 패턴(301)으로 패터닝함으로써, 도전층(200) 상에 유기 패턴(301)을 형성한다. 유기 패턴(301)의 형태는 형성하고자 하는 도전 패턴(201)의 형태에 대응하여 다양한 형태를 가질 수 있다.
다음, 도 6 및 도 7에 도시된 바와 같이, 유기 패턴(301)을 마스크로 이용해 도전층(200)을 건식 식각(DE)하여 도전 패턴(201)을 형성한다(S300).
구체적으로, 유기 패턴(301)을 마스크로 이용해 도전층(200)을 건식 식각(DE)하여 도전 패턴(201)을 형성한다. 이때, 이온 또는 플라즈마 등의 식각 수단을 이용해 기판(100) 전체에 걸쳐서 건식 식각을 수행하는데, 건식 식각이 수행되면 유기 패턴(301)에 포함된 유기 물질은 건식 식각에 의해 대부분 제거되고 네트워크 형태로 응집된 복수의 필러(310)가 마스크로서 이용됨으로써, 건식 식각된 도전 패턴(201)의 형태가 네트워크 형태로 응집된 복수의 필러(310) 형태 그대로 전사된다. 이로 인해 도전 패턴(201)은 네트워크 형태로 응집된 나노 사이즈의 필러 형태로 형성된다.
즉, 유기 패턴(301)을 마스크로 이용해 도전층(200)을 건식 식각함으로써, 네트워크 형태로 응집된 복수의 필러(310) 형태가 전사된 도전 패턴(201)이 형성된다.
한편, 유기 패턴(301)을 마스크로 이용해 도전층(200)을 습식 식각한 후, 이어서 기판(100) 전체에 걸쳐서 건식 식각을 수행하여 네트워크 형태로 응집된 복수의 필러(310) 형태가 전사된 도전 패턴(201)을 형성할 수 있다.
도 8은 유기 패턴이 제거된 도전 패턴을 평면적으로 나타낸 사진이다.
다음, 도 8에 도시된 바와 같이, 유기 패턴(301)을 제거한다(S400).
구체적으로, 플라즈마 등을 이용한 에슁(ashing) 공정을 이용해 복수의 필러(310)를 포함하는 유기 패턴(301) 잔존물을 제거하여 도전 패턴(201)을 노출한다.
이후, 지지 기판(10)으로부터 기판(100)을 탈착하여 후술할 본 발명의 다른 실시예에 따른 전자 장치를 제조할 수 있다.
이하, 도 9 및 도 10을 참조하여 본 발명의 다른 실시예에 따른 전자 장치를 설명한다. 본 발명의 다른 실시예에 따른 전자 장치는 상술한 본 발명의 일 실시예에 따른 도전 패턴 형성 방법을 이용해 제조할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 전자 장치를 나타낸 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전자 장치(1000)는 기판(100) 및 도전 패턴(201)을 포함한다.
기판(100)은 폴딩(folding) 가능한 플렉서블 기판(100)이다. 플렉서블 기판(100)은 폴리이미드 또는 폴리카보네이트 등의 수지 필름일 수 있다.
도전 패턴(201)은 기판(100) 상에 위치하며, 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있다. 도전 패턴(201)은 인듐틴옥사이드(ITO) 또는 인듐징크옥사이(IZO) 등의 투명 도전 물질 또는 금(Au), 은(Ag), 몰리브덴(Mo), 알루미늄(Al) 등의 금속 도전 물질을 포함할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 효과를 설명하기 위한 단면도이다.
도 10에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전자 장치(1000)는 플렉서블 기판(100)을 포함함으로써, 폴딩될 수 있다. 폴딩된 전자 장치(1000)의 휘어진 부분(FP)은 매우 작은 곡률반경을 가지게 된다. 폴딩된 전자 장치(1000)의 휘어진 부분(FP)에 위치하는 도전 패턴(201)에 높은 스트레스가 인가되는데, 도전 패턴(201)이 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있음으로써, 도전 패턴(201)에 인가되는 스트레스가 분산되어 도전 패턴(201)이 파손되는 것이 억제된다.
특히, 도전 패턴(201)이 인듐틴옥사이드 또는 인듐징크옥사이드 등을 포함하여 재료 특성상 은(Ag) 등의 금속 대비 스트레스에 의한 파손에 취약하더라도 도전 패턴(201)이 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있음으로써, 도전 패턴(201)에 인가되는 스트레스가 분산되어 도전 패턴(201)이 파손되는 것이 억제된다.
본 발명의 다른 실시예에 따른 전자 장치(1000)는 터치 패널 또는 표시 장치 등일 수 있으며, 도전 패턴(201)은 터치 패널에 포함된 터치 패드 또는 표시 장치에 포함된 화소 전극 등일 수 있으나, 이에 한정되지 않고 다양한 플렉서블한 전자 장치일 수 있다.
이상과 같이, 플렉서블 기판(100)이 폴딩되더라도, 휘어진 부분(FP)에 위치하는 도전 패턴(201)이 파손되는 것이 억제된 도전 패턴 형성 방법 및 도전 패턴(201)을 포함하는 전자 장치가 제공된다.
이하, 도 11 내지 도 16을 참조하여 본 발명의 다른 실시예에 따른 도전 패턴 형성 방법을 설명한다.
도 11은 본 발명의 다른 실시예에 따른 도전 패턴 형성 방법을 나타낸 순서도이다. 도 12 내지 도 16은 본 발명의 다른 실시예에 따른 도전 패턴 형성 방법을 설명하기 위한 도면이다.
우선, 도 11 및 도 12에 도시된 바와 같이, 기판(100) 상에 도전층(200)을 형성한다(S100).
구체적으로, 폴딩(folding) 가능한 플렉서블 기판(100) 상에 도전층(200)을 형성한다. 여기서, 플렉서블 기판(100)은 폴리이미드 또는 폴리카보네이트 등의 수지 필름일 수 있으며, 도전층(200)은 인듐틴옥사이드(ITO) 또는 인듐징크옥사이드(IZO) 등의 투명 도전 물질 또는 금(Au), 은(Ag), 몰리브덴(Mo), 알루미늄(Al) 등의 금속 도전 물질을 포함할 수 있다.
이때, 플렉서블 기판(100)은 접착층(20)에 의해 글라스 등을 포함하는 지지 기판(10)에 부착될 수 있으나, 이에 한정되지는 않는다.
다음, 도 12 및 도 13에 도시된 바와 같이, 도전층(200)의 제1 영역(A1) 상에 포토레지스트 패턴(401)을 형성하고, 도전층(200)의 제2 영역(A2) 상에 유기 패턴(301)을 형성한다(S200).
구체적으로, 우선, 기판(100) 상에 포토레지스트층을 형성하고 포토레지스트층을 노광 및 현상하여 기판(100)의 제1 영역(A1) 상에 포토레지스트 패턴(401)을 형성한다.
다음, 기판(100) 상에 복수의 필러를 포함하는 유기층(300)을 형성한다. 유기층(300)은 포토레지스트 물질을 포함하는 유기 물질을 포함한다. 유기층(300) 내부에 위치하는 필러는 은(Ag) 등의 금속을 포함할 수 있으며 와이어(wire) 형태 또는 파티클(particle) 형태 등을 가지는 나노 사이즈로 형성되어 있다. 한편, 필러의 재료 및 형태는 상술한 바에 한정되지 않고, 나노 사이즈로 형성된다면 어떠한 재료 및 어떠한 형태로도 형성될 수 있다. 이어서, 유기층(300)을 가열하여 복수의 필러를 네트워크 형태로 응집시킨다. 한편, 필러가 종횡비가 큰 와이어 형태로 형성되어 있다면 유기층(300)을 가열하지 않더라도 자연적으로 복수의 필러가 네트워크 형태로 응집될 수 있으며, 이 경우 유기층(300)을 가열하여 복수의 필러를 네트워크 형태로 응집하는 공정은 생략될 수 있다. 이어서, 마스크를 이용해 유기층(300)을 노광 및 현상하여 기판(100)의 제2 영역(A2) 상의 유기층(300)을 유기 패턴(301)으로 패터닝함으로써, 기판(100)의 제2 영역(A2) 상에 위치하는 도전층(200) 상에 유기 패턴(301)을 형성한다. 유기 패턴(301)의 형태는 형성하고자 하는 도전 패턴(201)의 형태에 대응하여 다양한 형태를 가질 수 있다. 이때, 기판(100)의 제1 영역(A1) 상에 위치하는 포토레지스트 패턴(401) 상에도 유기 패턴(301)이 위치할 수 있다.
다음, 도 14 및 도 15에 도시된 바와 같이, 포토레지스트 패턴(401) 및 유기 패턴(301) 각각을 마스크로 이용해 도전층(200)을 건식 식각(DE)하여 제1 도전 패턴(202) 및 제2 도전 패턴(201)을 형성한다(S300).
구체적으로, 포토레지스트 패턴(401) 및 유기 패턴(301)을 마스크로 이용해 도전층(200)을 건식 식각(DE)하여 제1 도전 패턴(202) 및 제2 도전 패턴(201)을 형성한다. 이때, 이온 또는 플라즈마 등의 식각 수단을 이용해 기판(100) 전체에 걸쳐서 건식 식각을 수행하는데, 건식 식각이 수행되면 포토레지스트 패턴(401)에 포함된 유기 물질은 건식 식각에 의해 제거되지 않고 유기 패턴(301)에 포함된 유기 물질은 건식 식각에 의해 대부분 제거되어 네트워크 형태로 응집된 복수의 필러가 마스크로서 이용됨으로써, 건식 식각된 제1 도전 패턴(202)은 플랫(flat)한 표면을 가지며 제2 도전 패턴(201)은 그 형태가 네트워크 형태로 응집된 복수의 필러 형태 그대로 전사된다. 이로 인해 제2 도전 패턴(201)은 네트워크 형태로 응집된 나노 사이즈의 필러 형태로 형성된다.
즉, 포토레지스트 패턴(401) 및 유기 패턴(301) 각각을 마스크로 이용해 도전층(200)을 건식 식각함으로써, 제1 영역(A1)에 제1 도전 패턴(202)을 형성하고, 제2 영역(A2)에 네트워크 형태로 응집된 복수의 필러 형태가 전사된 제2 도전 패턴(201)이 형성된다.
한편, 포토레지스트 패턴(401) 및 유기 패턴(301) 각각을 마스크로 이용해 도전층(200)을 습식 식각한 후, 이어서 기판(100) 전체에 걸쳐서 건식 식각을 수행하여 제1 도전 패턴(202) 및 네트워크 형태로 응집된 복수의 필러 형태가 전사된 제2 도전 패턴(201)을 형성할 수 있다.
다음, 도 16에 도시된 바와 같이, 포토레지스트 패턴(401) 및 유기 패턴(301)을 제거한다(S400).
구체적으로, 플라즈마 등을 이용한 에슁(ashing) 공정을 이용해 포토레지스트 패턴(401) 및 복수의 필러를 포함하는 유기 패턴(301) 잔존물을 제거하여 제1 도전 패턴(202) 및 제2 도전 패턴(201)을 노출한다.
이후, 지지 기판(10)으로부터 기판(100)을 탈착하여 후술할 본 발명의 다른 실시예에 따른 전자 장치를 제조할 수 있다.
이하, 도 17 및 도 18을 참조하여 본 발명의 다른 실시예에 따른 전자 장치를 설명한다. 본 발명의 다른 실시예에 따른 전자 장치는 상술한 본 발명의 다른 실시예에 따른 도전 패턴 형성 방법을 이용해 제조할 수 있다.
도 17는 본 발명의 다른 실시예에 따른 전자 장치의 일 부분을 나타낸 단면도이다.
도 17에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전자 장치(1000)는 기판(100), 제1 도전 패턴(202), 제2 도전 패턴(201)을 포함한다.
기판(100)은 폴딩(folding) 가능한 플렉서블 기판(100)이다. 플렉서블 기판(100)은 폴리이미드 또는 폴리카보네이트 등의 수지 필름일 수 있다.
제1 도전 패턴(202)은 기판(100)의 제1 영역(A1) 상에 위치하며, 플랫한 표면을 가지고 있다. 제1 도전 패턴(202)은 제2 도전 패턴(201)과 동일한 재료를 가지고 있다.
제2 도전 패턴(201)은 기판(100) 제2 영역(A2) 상에 위치하며, 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있다. 제2 도전 패턴(201)은 인듐틴옥사이드(ITO) 또는 인듐징크옥사이(IZO) 등의 투명 도전 물질 또는 금(Au), 은(Ag), 몰리브덴(Mo), 알루미늄(Al) 등의 금속 도전 물질을 포함할 수 있다.
도 18은 도 17에 도시된 전자 장치를 나타낸 평면도이다.
도 18에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전자 장치(1000)의 제2 영역(A2)은 터치(touch)를 인식하는 터치 영역이며, 제1 영역(A1)은 터치 영역과 이웃하는 외곽 영역이다.
제2 도전 패턴(201)은 상호 교차하는 정전식 터치 패드를 구성하며, 제1 도전 패턴(202)은 터치 패드의 단부와 연결된 배선을 구성한다.
이와 같이, 본 발명의 다른 실시예에 따른 전자 장치(1000)는 플렉서블 기판(100)을 포함함으로써, 터치를 인식하는 터치 영역인 제2 영역(A2)이 폴딩될 수 있다. 폴딩된 전자 장치(1000)의 제2 영역(A2)은 매우 작은 곡률반경을 가져 제2 영역(A2)에 위치하는 제2 도전 패턴(201)에 높은 스트레스가 인가되는데, 제2 도전 패턴(201)이 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있음으로써, 제2 도전 패턴(201)에 인가되는 스트레스가 분산되어 도전 패턴(201)이 파손되는 것이 억제된다. 특히, 터치 패드인 제2 도전 패턴(201)이 인듐틴옥사이드 또는 인듐징크옥사이드 등을 포함하여 재료 특성상 은(Ag) 등의 금속 대비 스트레스에 의한 파손에 취약하더라도 제2 도전 패턴(201)이 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있음으로써, 제2 도전 패턴(201)에 인가되는 스트레스가 분산되어 제2 도전 패턴(201)이 파손되는 것이 억제된다.
또한, 제2 도전 패턴(201)이 마름모 형태의 정전식 터치 패드를 구성할 경우, 하나의 터치 패드가 스트레스에 취약한 넓은 면적을 가지게 되나, 제2 도전 패턴(201)이 네트워크 형태로 응집된 복수의 나노 사이즈의 필러 형태가 전사된 형태를 가지고 있음으로써, 제2 도전 패턴(201)에 인가되는 스트레스가 분산되어 제2 도전 패턴(201)이 파손되는 것이 억제된다.
나아가, 제1 도전 패턴(202)은 플랫한 표면을 가지는 하나의 판 형태를 가짐으로써, 제2 도전 패턴(201) 대비 높은 전기 전도성을 가지게 되어 배선인 제1 도전 패턴(202)을 통하는 신호의 지연이 억제된다.
본 발명의 다른 실시예에 따른 전자 장치(1000)는 터치 패널이나, 본 발명의 또 다른 실시예에 따른 전자 장치는 표시 장치일 수 있다. 이 경우, 제1 도전 패턴은 외곽 영역의 배선을 구성할 수 있으며, 제2 도전 패턴은 화소 전극을 구성할 수 있다.
이상과 같이, 플렉서블 기판(100)이 폴딩되더라도, 휘어진 부분인 제2 영역(A2)에 위치하는 제2 도전 패턴(201)이 파손되는 것이 억제된 도전 패턴 형성 방법 및 제1 도전 패턴(202) 및 제2 도전 패턴(201)을 포함하는 플렉서블 전자 장치가 제공된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
기판(100), 도전층(200), 필러(310), 유기 패턴(301), 도전 패턴(201)

Claims (29)

  1. 기판 상에 도전층을 형성하는 단계;
    상기 도전층 상에 복수의 필러(filler)를 포함하는 유기층을 형성하는 단계;
    상기 유기층을 가열하여 상기 복수의 필러를 네트워크 형태로 응집시키는 단계;
    상기 유기층을 상기 네트워크 형태로 응집된 상기 복수의 필러를 포함하는 유기 패턴으로 패터닝하는 단계;
    상기 유기 패턴을 마스크로 이용해 상기 도전층을 건식 식각하여 상기 네트워크 형태로 응집된 복수의 필러 형태가 전사되어, 상기 네트워크 형태로 응집된 상기 복수의 필러 형태를 포함하는 도전 패턴을 형성하는 단계; 및
    상기 유기 패턴을 제거하는 단계
    를 포함하는 도전 패턴 형성 방법.
  2. 제1항에서,
    상기 도전층은 투명 도전 물질을 포함하는 도전 패턴 형성 방법.
  3. 제1항에서,
    상기 필러는 금속을 포함하는 도전 패턴 형성 방법.
  4. 제3항에서,
    상기 금속은 은(Ag)인 도전 패턴 형성 방법.
  5. 제3항에서,
    상기 필러는 와이어(wire) 형태 또는 파티클(particle) 형태를 가지는 도전 패턴 형성 방법.
  6. 제5항에서,
    상기 필러는 나노 사이즈를 가지는 도전 패턴 형성 방법.
  7. 제1항에서,
    상기 유기 패턴은 포토레지스트 물질을 포함하는 도전 패턴 형성 방법.
  8. 삭제
  9. 제1항에서,
    상기 기판은 폴딩(folding) 가능한 플렉서블 기판인 도전 패턴 형성 방법.
  10. 플렉서블 기판; 및
    상기 기판 상에 위치하며, 네트워크 형태로 응집된 복수의 필러 형태가 전사된 도전 패턴을 포함하고,
    상기 도전 패턴은 투명 도전 물질 및 은(Ag)을 포함하고, 상기 필러 형태는 나노 사이즈인 전자 장치.
  11. 제10항에서,
    상기 도전 패턴은 투명 도전 물질을 포함하는 전자 장치.
  12. 제11항에서,
    상기 필러 형태는 나노 사이즈인 전자 장치.
  13. 제10항에서,
    상기 기판은 폴딩(folding) 가능한 플렉서블 기판인 전자 장치.
  14. 기판 상에 도전층을 형성하는 단계;
    상기 도전층의 제1 영역상에 포토레지스트 패턴을 형성하고, 상기 도전층의 제2 영역 상에 네트워크 형태로 응집된 복수의 필러(filler)를 포함하는 유기 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 유기 패턴 각각을 마스크로 이용해 상기 도전층을 건식 식각하여, 상기 제1 영역에 제1 도전 패턴을 형성하고, 상기 제2 영역에 상기 네트워크 형태로 응집된 복수의 필러 형태가 전사된 제2 도전 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 유기 패턴을 제거하는 단계
    를 포함하는 도전 패턴 형성 방법.
  15. 제14항에서,
    상기 도전층은 투명 도전 물질을 포함하는 도전 패턴 형성 방법.
  16. 제14항에서,
    상기 필러는 금속을 포함하는 도전 패턴 형성 방법.
  17. 제16항에서,
    상기 금속은 은(Ag)인 도전 패턴 형성 방법.
  18. 제16항에서,
    상기 필러는 와이어(wire) 형태 또는 파티클(particle) 형태를 가지는 도전 패턴 형성 방법.
  19. 제18항에서,
    상기 필러는 나노 사이즈를 가지는 도전 패턴 형성 방법.
  20. 제14항에서,
    상기 유기 패턴은 포토레지스트 물질을 포함하는 도전 패턴 형성 방법.
  21. 제14항에서,
    상기 포토레지스트 패턴 및 상기 유기 패턴을 형성하는 단계는,
    상기 기판 상에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 노광 및 현상하여 상기 기판의 상기 제1 영역 상에 상기 포토레지스트 패턴을 형성하는 단계;
    상기 기판 상에 상기 복수의 필러를 포함하는 유기층을 형성하는 단계;
    상기 유기층을 가열하여 상기 복수의 필러를 상기 네트워크 형태로 응집시키는 단계; 및
    상기 유기층을 패터닝하여 상기 기판의 상기 제2 영역 상에 상기 유기 패턴을 형성하는 단계
    를 포함하는 도전 패턴 형성 방법.
  22. 제14항에서,
    상기 기판은 폴딩(folding) 가능한 플렉서블 기판인 도전 패턴 형성 방법.
  23. 기판;
    상기 기판의 제1 영역 상에 위치하는 제1 도전 패턴;
    상기 기판의 제2 영역 상에 위치하며, 네트워크 형태로 응집된 복수의 필러 형태가 전사된 제2 도전 패턴
    을 포함하는 전자 장치.
  24. 제23항에서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 각각은 투명 도전 물질을 포함하는 전자 장치.
  25. 제24항에서,
    상기 제1 도전 패턴의 표면은 플랫(flat)한 전자 장치.
  26. 제24항에서,
    상기 필러 형태는 나노 사이즈인 전자 장치.
  27. 제23항에서,
    상기 기판은 폴딩(folding) 가능한 유기 필름인 전자 장치.
  28. 제27항에서,
    상기 제2 영역은 터치(touch)를 인식하는 터치 영역이며,
    상기 제1 영역은 상기 터치 영역과 이웃하는 외곽 영역인 전자 장치.
  29. 제28항에서,
    상기 제2 도전 패턴은 터치 패드를 구성하며,
    상기 제1 도전 패턴은 상기 터치 패드의 단부와 연결된 배선을 구성하는 전자 장치.
KR1020130167497A 2013-12-30 2013-12-30 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치 KR102187138B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130167497A KR102187138B1 (ko) 2013-12-30 2013-12-30 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치
US14/290,722 US20150189737A1 (en) 2013-12-30 2014-05-29 Method for manufacturing conductive pattern and device having conductive pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130167497A KR102187138B1 (ko) 2013-12-30 2013-12-30 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치

Publications (2)

Publication Number Publication Date
KR20150078264A KR20150078264A (ko) 2015-07-08
KR102187138B1 true KR102187138B1 (ko) 2020-12-07

Family

ID=53483569

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130167497A KR102187138B1 (ko) 2013-12-30 2013-12-30 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치

Country Status (2)

Country Link
US (1) US20150189737A1 (ko)
KR (1) KR102187138B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017063865A1 (en) * 2015-10-13 2017-04-20 Philips Lighting Holding B.V. Flex foil, led assembly, lighting device and assembly method
KR102536532B1 (ko) * 2016-03-24 2023-05-26 삼성디스플레이 주식회사 터치 패널 및 이의 제조 방법
CN106201136A (zh) * 2016-07-01 2016-12-07 京东方科技集团股份有限公司 触控基板及其制作方法、触摸屏
CN107643849B (zh) * 2017-10-09 2020-08-25 业成科技（成都）有限公司 触控面板的制造方法
CN108415608B (zh) * 2018-03-29 2021-06-04 武汉华星光电技术有限公司 触控面板及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060283539A1 (en) 2005-06-20 2006-12-21 Slafer W D Systems and methods for roll-to-roll patterning
WO2013146331A1 (ja) 2012-03-28 2013-10-03 ソニー株式会社 導電性素子およびその製造方法、配線素子、ならびに原盤

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102324462B (zh) * 2006-10-12 2015-07-01 凯博瑞奥斯技术公司 基于纳米线的透明导体及其应用
CN101458597B (zh) * 2007-12-14 2011-06-08 清华大学 触摸屏、触摸屏的制备方法及使用该触摸屏的显示装置
JP2011060686A (ja) * 2009-09-14 2011-03-24 Konica Minolta Holdings Inc パターン電極の製造方法及びパターン電極
KR101161239B1 (ko) * 2010-03-25 2012-07-02 박준영 터치패널용 패드 및 이를 이용한 터치패널
CN103155174B (zh) * 2010-08-07 2017-06-23 宸鸿科技控股有限公司 具有表面嵌入的添加剂的装置组件和相关的制造方法
CN103547984B (zh) * 2011-05-20 2016-07-06 Lg化学株式会社 导电基板和包括该导电基板的触摸式面板
JP5888976B2 (ja) * 2011-09-28 2016-03-22 富士フイルム株式会社 導電性組成物、導電性部材およびその製造方法、タッチパネル並びに太陽電池
TWI467724B (zh) * 2012-05-30 2015-01-01 Innocom Tech Shenzhen Co Ltd 應用於面板的導電結構及其製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060283539A1 (en) 2005-06-20 2006-12-21 Slafer W D Systems and methods for roll-to-roll patterning
US8435373B2 (en) 2005-06-20 2013-05-07 Microcontinumm, Inc. Systems and methods for roll-to-roll patterning
WO2013146331A1 (ja) 2012-03-28 2013-10-03 ソニー株式会社 導電性素子およびその製造方法、配線素子、ならびに原盤

Also Published As

Publication number Publication date
KR20150078264A (ko) 2015-07-08
US20150189737A1 (en) 2015-07-02

Similar Documents

Publication Publication Date Title
KR102187138B1 (ko) 도전 패턴 형성 방법 및 도전 패턴을 포함하는 전자 장치
KR102056928B1 (ko) 터치스크린 패널 및 그의 제조방법
TWI610150B (zh) 製造導電網孔圖樣之方法、以該方法製造之網狀電極及層板
TWI395998B (zh) 導電板及應用其之觸控板
WO2016183899A1 (zh) 无边框显示装置及其制作方法
KR102017155B1 (ko) 터치스크린 패널 및 그의 제조방법
KR102052165B1 (ko) 터치스크린 패널의 제조방법
US10091872B2 (en) Touch window and display including the same
TWI567760B (zh) 電容式觸控裝置及其製作方法
TWI522855B (zh) 觸控結構及其製造方法
WO2017076071A1 (zh) 阵列基板及包括该阵列基板的tft显示装置
KR101366510B1 (ko) 다층의 금속 배선을 포함하는 터치 패널 및 그 제조 방법
TWI494814B (zh) 透明導電膜
US10444911B2 (en) Flexible touch sensing unit and method of manufacturing a flexible touch sensing unit
TWI703481B (zh) 具有透明柔性電極的觸控面板及其製造方法
CN107239162A (zh) 触摸传感器及其制备方法
US9618982B2 (en) Touch window and touch device including the same
TWI549047B (zh) 觸控面板及其製造方法
TW201525796A (zh) 觸控屏之製造方法
WO2016045278A1 (zh) Ogs触摸屏基板及其制造方法和相关设备
TWI449479B (zh) 線路之製造方法
CN103247572A (zh) 主动阵列基板的制造方法
TW201610772A (zh) 觸控面板
TWI521575B (zh) 觸控電極結構及其制程工藝
CN105988621A (zh) 一种触摸屏及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant