KR102180186B1

KR102180186B1 - 인코딩 방법 및 장치

Info

Publication number: KR102180186B1
Application number: KR1020197007485A
Authority: KR
Inventors: 후아지 장; 롱 리; 유에 조우; 헤지아 루오; 공젱 장; 윤페이 퀴아오
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2017-03-24
Filing date: 2018-03-24
Publication date: 2020-11-18
Also published as: CN109450591B; US20190260503A1; EP3503445A4; KR20190035906A; EP3503445B1; EP3503445A1; JP2019533946A; US20200287566A1; CN115549857B; CN107342844B; CN109450591A; US10574266B2; WO2018171788A1; JP6910434B2; US11057054B2; BR112019007341A2; CN107342844A; CN115549857A

Abstract

이 출원은 폴라 코드 인코딩 방법을 제공한다. 방법은, 발신 디바이스에 의해, 펑처링된 비트의 서브채널을 판정하는 단계와, 표 조회를 통해 J'개의 제2 유형 보조 비트의 서브채널을 판정하는 단계와, 제1 유형 보조 비트의 서브채널 및 정보 비트의 서브채널을 판정하는 단계와, 인코딩될 시퀀스에 대해 폴라 인코딩을 수행하는 단계를 포함한다. 이러한 방식으로, 실시간 신뢰도 계산의 오버헤드가 효과적으로 감소되고, 시간이 절약되며, 지연이 감소된다

Description

인코딩 방법 및 장치

이 출원은 통신 기술에 관한 것으로, 특히, 폴라(polar) 코드 인코딩 방법 및 장치, 그리고 폴라 코드 디코딩 방법 및 장치에 관한 것이다.

폴라 코드(Polar Code)는 2008년에 E. Arikan에 의해 제안된 새로운 유형의 채널 인코딩(channel encoding)이다. 폴라 코드는 채널 극화(Channel Polarization)에 기반하여 설계되고, 채널 용량을 달성하기 위해 엄격한 수학적 방법을 통해 입증될 수 있는 최초의 구조적 인코딩 방안(constructive encoding scheme)이다. 폴라 코드는 선형 블록 코드(linear block code)이다. 폴라 코드의 생성자 행렬(generator matrix)은

이고, 폴라 코드의 인코딩 프로세스는

이되, 여기서

는 길이

(즉, 코드 길이)의 이진 행 벡터이고;

은

행렬이며,

이다. 여기서,

이고,

은

개의 행렬

의 크로네커(Kronecker) 곱으로 정의된다.

폴라 코드 인코딩 프로세스에서,

내의 일부 비트는 정보를 운반하기 위해 사용되고, 정보 비트(information bit)로서 지칭되며, 이러한 비트의 인덱스 세트(index set)는

로 표시되고, 다른 비트는 수신단과 송신단에 의해 사전 합의된 고정된 값(고정 비트(fixed bit)로 지칭됨)으로 설정되며, 이러한 비트의 인덱스 세트는

의 상보 세트(complementary set)

에 의해 표현된다. 일반적으로, 이러한 고정 비트는 보통 0으로 설정된다. 고정 비트 시퀀스는 수신단 및 송신단에 의해 사전 합의된 것으로서 무작위로 설정될 수 있다. 그러므로, 폴라 코드의 인코딩 출력은

로서 간략화될 수 있다. 여기서,

은

내의 정보 비트 세트이고,

은 길이

의 행 벡터이니, 다시 말해,

이되,

은 세트 내의 요소의 개수를 나타내고,

은 정보 블록 크기이다.

은 세트

내의 인덱스에 대응하는, 행렬

내의 행으로부터 획득되는 서브행렬(submatrix)이고,

은

행렬이다. 폴라 코드 구조화 프로세스는 세트

를 선택하는 프로세스이고, 폴라 코드 성능을 결정한다.

폴라 코드 성능을 개선하기 위해서, 통상적으로 체크 프리코딩(check precoding)이 정보 비트에 대해 먼저 수행되고, 이후 폴라 인코딩이 수행된다. 2가지 흔한 체크 프리코딩 방식이 있다: CRC(Cyclic Redundancy Check, 순환 잉여 검사) 캐스케이드형(cascaded) 폴라 인코딩 및 PC(Parity Check, 패러티 검사) 캐스케이드형 폴라 인코딩. CRC 비트 및 PC 비트 양자 모두는 보조 비트(assistant bit)라고 간주될 수 있다. 일반적으로, CRC 비트는 통상적으로 특수 정보 비트로서 간주되며, 정보 비트보다 더 신뢰할 수 있는 서브채널(subchannel) 상에 위치되지만, PC 비트 위치 선택은 아직 정의되지 않았다. 선행 기술에서, 통상적으로 보조 비트 위치는 실시간으로 계산되는 각각의 서브채널의 행 가중치(row weight) 또는 신뢰도(reliability)에 기반하여 판정되며, 이것은 시간이 많이 걸리고, 신속한 구현을 위해 도움이 되지 않는다. 본 발명은 인코딩 지연 또는 디코딩 지연을 감소시키기 위해, 보조 비트 위치를 신속하게 판정하기 위한 해결책을 제공한다.

이 출원은 PC 비트를 포함하는 제2 유형 보조 비트의 위치를 신속하게 판정하기 위해, 폴라 코드 인코딩 방법 및 장치, 그리고 폴라 코드 디코딩 방법 및 장치를 제공한다.

이 출원의 제1 양상은 인코딩 방법을 제공한다. 인코딩 프로세스에서 사용되는 모 코드 길이(mother code length)는 N이고, 코드 레이트(code rate)는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트(information bit)의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이고, 인코딩 방법은,

K개의 정보 비트, J개의 제1 유형 보조 비트 및 J'개의 제2 유형 보조 비트를 송신하기 위해 M개의 서브채널로부터 K'개의 서브채널을, 발신 디바이스에 의해 선택하는 단계(K'개의 서브채널 중 임의의 것의 신뢰도는 나머지 M-K'개 서브채널 중 임의의 것의 신뢰도보다 크거나 같음)와,

J개의 제1 유형 보조 비트에 대응하는 서브채널의 위치, J'개의 제2 유형 보조 비트에 대응하는 서브채널의 위치 및 K개의 정보 비트에 대응하는 서브채널의 위치에 기반하여, 인코딩될 시퀀스(to-be enbcoded sequence)에 대해 폴라 인코딩을, 발신 디바이스에 의해 수행하는 단계와,

인코딩된 시퀀스(encoded sequence)를, 발신 디바이스에 의해 발신하는 단계를 포함한다.

이 해결책에서, J'개의 제2 유형 보조 비트는 직접적으로 신뢰도 순위화 또는 서브채널 번호 순위화 또는 사전저장된 표(table)에 기반하여 선택되는바, 신속한 정위(locating)가 구현될 수 있고, 인코딩 지연 및 디코딩 지연이 효과적으로 감소될 수 있다.

가능한 구현에서, N>M인 경우, 방법은, 발신 디바이스에 의해, 모 코드 시퀀스(mother code sequence) 내의 N-M개의 비트에 대응하는 서브채널을 펑처링된(punctured) 서브채널로서 선택하는 단계를 더 포함한다.

가능한 구현에서,

제2 유형 보조 비트의 개수 J'는 사전구성되거나,

제2 유형 보조 비트의 개수 J'는

를 충족하되, integer()는 올림 연산(round up), 내림 연산(round-down), 또는 반올림 연산(round-off)을 나타내고, C는 상수인 정수이거나,

제2 유형 보조 비트의 개수 J'는

를 충족하되, integer()는 올림 연산, 내림 연산, 또는 반올림 연산을 나타내고, C는 상수인 정수이거나,

제2 유형 보조 비트의 개수 J'는

를 충족하되, integer()는 올림 연산, 내림 연산, 또는 반올림 연산을 나타내고, C는 상수인 정수이다.

가능한 구현에서, J'개의 제2 유형 보조 비트에 대응하는 서브채널은, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이다. 이 방법은 더 간단하고 더욱 직관적이다.

가능한 구현에서, 발신 디바이스는 K' 및 N에 기반하여, 왼쪽에서 오른쪽으로의 순서로 사전저장된 표(prestored table)로부터 펑처링된 서브채널의 것이 아닌 J'개의 번호를 순차적으로 선택하되, J'개의 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, 사전저장된 표는 표 1의 일부 또는 전체 내용이거나, 표 2의 일부 또는 전체 내용이다.

이러한 표 조회(table lookup) 방식에서, 실시간 행 가중치 계산 및 신뢰도 계산의 오버헤드가 방지되고, 인코딩 프로세스가 가속되며, 계산 오버헤드 및 지연이 감소된다.

가능한 구현에서, J'개의 제2 유형 보조 비트에 대응하는 서브채널은, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 행 가중치 Wmin을 갖는 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 행 가중치 Wmin을 갖는 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이되, Wmin은 K'개의 서브채널의 최소 행 가중치이다.

가능한 구현에서, J'개의 제2 유형 보조 비트에 대응하는 서브채널은, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 해밍 가중치(Hamming weight) Hmin을 갖는 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 해밍 가중치 Hmin을 갖는 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이되, Hmin은 K'개의 서브채널의 최소 해밍 가중치이고, 최소 해밍 가중치 Hmin=log₂Wmin이다.

가능한 구현에서, Wmin=2^t+D이되, D는 상수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스(row weight transition point index)이며, K'는 K_t≤K'<K_t-1을 충족하고, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이며, T는 양의 정수이다.

가능한 구현에서, D=0이다.

가능한 구현에서, 발신 디바이스는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스를 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되고, K'는 K_t≤K'<K_t-1을 충족한다.

가능한 구현에서, 사전저장된 표는 표 3의 일부 또는 전체 내용이다.

가능한 구현에서, 발신 디바이스는 K' 및 N에 기반하여 Wmin을 판정하고, 구체적으로, 발신 디바이스는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 Wmin을 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점, T개의 행 가중치 전이 점과 일대일 대응이 되는 서브채널 개수 및 Wmin 간의 대응관계를 나타내기 위해 사용되고, K'는 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, T는 양의 정수이다.

가능한 구현에서, 사전저장된 표는 표 4의 일부 또는 전체 내용이다.

가능한 구현에서, Wmin이 판정된 후, 방법은 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin에 대응하는 시퀀스를 Nmax/N으로 나누는 단계와, 정수 몫(integer quotient)을 보류하는(reserving) 단계와, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하는 단계를 더 포함하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, Wmin이 판정된 후, 방법은 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin×Nmax/N에 대응하는 시퀀스에 대해 N보다 작거나 같은 위치 번호를 보류하는 단계와, 왼쪽에서 오른쪽으로의 순서로 N보다 작거나 같은 보류된 위치 번호로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하는 단계를 더 포함하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, Nmax=512이고, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스는 표 5의 일부 또는 전체 내용이거나, 표 6의 일부 또는 전체 내용이다.

가능한 구현에서, Nmax=1024이고, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스는 표 7의 일부 또는 전체 내용이거나, 표 8의 일부 또는 전체 내용이다.

가능한 구현에서, 발신 디바이스는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스 t를 선택하고(사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스간의 대응관계를 나타내기 위해 사용되며, T는 양의 정수이고, K'는 K_t≤K'<K_t-1을 충족함), 상이한 인덱스에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스를 선택하고, 위치 번호 시퀀스를 Nmax/N으로 나누며, 정수 몫을 보류하고, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택한다(J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용됨).

가능한 구현에서, Nmax=512이고, 상이한 인덱스에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스는 표 9의 일부 또는 전체 내용이거나, 표 10의 일부 또는 전체 내용이다.

가능한 구현에서, Nmax=1024이고, 상이한 인덱스에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스는 표 11의 일부 또는 전체 내용이거나, 표 12의 일부 또는 전체 내용이다.

가능한 구현에서, J'개의 위치 번호에 대응하는 서브채널 번호는 N-X이고, X는 J'개의 위치 번호이다.

가능한 구현에서, 제1 유형 보조 비트는 CRC 비트이다.

가능한 구현에서, 제2 유형 보조 비트는 PC 비트이다.

이 출원의 제2 양상은 디코딩 방법을 제공한다. 디코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이고, 디코딩 방법은,

수신 디바이스에 의해, 모 코드 길이 N, 코드 길이 M 및 정보 비트의 개수 K에 기반하여 정보 비트, 제1 유형 보조 비트 및 제2 유형 보조 비트의 위치를 판정하는 단계(N은 2의 정수차수 멱(integral power)이고, M 및 K는 양의 정수임)와,

디코딩될 시퀸스(to-be-decoded sequence)를 정보 비트, 펑처링된 비트, 제1 유형 보조 비트 및 제2 유형 보조 비트의 위치에 기반하여 디코딩하는 단계를 포함한다.

가능한 구현에서, N>M인 경우, 방법은, 수신 디바이스에 의해, 모 코드 시퀀스 내의 N-M개의 비트에 대응하는 서브채널을 펑처링된 서브채널로서 선택하는 단계를 더 포함한다.

가능한 구현에서,

제2 유형 보조 비트의 개수 J'는 사전구성되거나,

제2 유형 보조 비트의 개수 J'는

가능한 구현에서, J'개의 제2 유형 보조 비트에 대응하는 서브채널은, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이다.

가능한 구현에서, 수신 디바이스는, K' 및 N에 기반하여, 왼쪽에서 오른쪽으로의 순서로 사전저장된 표로부터 펑처링된 서브채널의 것이 아닌 J'개의 번호를 순차적으로 선택하되, J'개의 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, J'개의 제2 유형 보조 비트에 대응하는 서브채널은, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 해밍 가중치 Hmin을 갖는 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 해밍 가중치 Hmin을 갖는 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이되, Hmin은 K'개의 서브채널의 최소 해밍 가중치이고, 최소 해밍 가중치 Hmin=log₂Wmin이다.

가능한 구현에서, Wmin=2^t+D이되, D는 상수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, K' 는 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, T는 양의 정수이다.

가능한 구현에서, D=0이다.

가능한 구현에서, 수신 디바이스는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스를 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되고, K'은 K_t≤K'<K_t-1을 충족한다.

가능한 구현에서, 발신 디바이스는 K' 및 N에 기반하여 Wmin을 판정하고, 구체적으로, 발신 디바이스는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 Wmin을 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점, T개의 행 가중치 전이 점과 일대일 대응이 되는 서브채널 개수 및 Wmin 간의 대응관계를 나타내기 위해 사용되고, K'은 K_t≤K'<K_t-1을 충족하며, K_t는 t번째 행 가중치 전이 점에 대응하는 서브채널 개수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, T는 양의 정수이다.

가능한 구현에서, Wmin이 판정된 후, 방법은, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin에 대응하는 시퀀스를 Nmax/N으로 나누는 단계와, 정수 몫을 보류하는 단계와, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하는 단계를 더 포함하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, Wmin이 판정된 후, 방법은, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin×Nmax/N에 대응하는 시퀀스에 대해 N보다 작거나 같은 위치 번호를 보류하는 단계와, 왼쪽에서 오른쪽으로의 순서로 N보다 작거나 같은 보류된 위치 번호로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하는 단계를 더 포함하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, 수신 디바이스는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스 t를 선택하고(사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되며, T는 양의 정수이고, K'는 K_t≤K'<K_t-1을 충족함), 상이한 인덱스에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스를 선택하며, 위치 번호 시퀀스를 Nmax/N으로 나누고, 정수 몫을 보류하며, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, 제1 유형 보조 비트는 CRC 비트이다.

가능한 구현에서, 제2 유형 보조 비트는 PC 비트이다.

이 출원의 제3 양상은 인코딩 장치를 제공한다. 인코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이고, 인코딩 장치는,

인코딩될 시퀀스에 대해 폴라 인코딩을 수행하도록 구성된 인코딩 모듈(41)(폴라 코드의 모 코드 길이는 N이고, 인코딩될 시퀀스는 동결 비트(frozen bit), 제1 유형 보조 비트, 제2 유형 보조 비트 및 정보 비트를 포함함)과,

동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트 및 정보 비트에 대응하는 서브채널을 판정하도록 구성된 판정 모듈(42)(판정 모듈(42)은 제1 유형 보조 비트 및 제2 유형 보조 비트의 값을 판정하도록 또한 구성됨)과,

인코딩된 시퀀스를 발신하도록 구성된 발신 모듈(43)을 포함한다.

가능한 구현에서, N>M인 경우, 판정 모듈은 모 코드 시퀀스 내의 N-M개의 비트에 대응하는 서브채널을 펑처링된 서브채널로서 선택한다.

가능한 구현에서,

제2 유형 보조 비트의 개수 J'는 사전구성되거나,

제2 유형 보조 비트의 개수 J'는

가능한 구현에서, 판정 모듈은, K' 및 N에 기반하여, 왼쪽에서 오른쪽으로의 순서로 사전저장된 표로부터 펑처링된 서브채널의 것이 아닌 J'개의 번호를 순차적으로 선택하되, J'개의 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, D=0이다.

가능한 구현에서, 판정 모듈은 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스를 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되며, K'은 K_t≤K'<K_t-1을 충족한다.

가능한 구현에서, 판정 모듈은 K' 및 N에 기반하여 Wmin 을 판정하고, 구체적으로, 판정 모듈은 K' 및 N에 기반한 사전저장된 표로부터 K'에 대응하는 Wmin을 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점, T개의 행 가중치 전이 점과 일대일 대응이 되는 서브채널 개수 및 Wmin 간의 대응관계를 나타내기 위해 사용되고, K'은 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, T는 양의 정수이다.

가능한 구현에서, Wmin을 판정한 후, 판정 모듈은 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin에 대응하는 시퀀스를 Nmax/N으로 나누고, 정수 몫을 보류하며, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, Wmin을 판정한 후, 판정 모듈은 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin×Nmax/N에 대응하는 시퀀스에 대해 N보다 작거나 같은 위치 번호를 보류하고, 왼쪽에서 오른쪽으로의 순서로 N보다 작거나 같은 보류된 위치 번호로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, 판정 모듈은 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스 t를 선택하고(사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되고, T는 양의 정수이며, K'는 K_t≤K'<K_t-1을 충족함), 상이한 인덱스에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스를 선택하며, 위치 번호 시퀀스를 Nmax/N으로 나누고, 정수 몫을 보류하며, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택한다(J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용됨).

가능한 구현에서, 제1 유형 보조 비트는 CRC 비트이다.

가능한 구현에서, 제2 유형 보조 비트는 PC 비트이다.

이 출원의 제4 양상은 수신 장치를 제공한다. 디코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이고, 디코딩 장치는,

디코딩될 시퀀스를 획득하도록 구성된 획득 모듈(51)과,

동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트. 펑처링된 비트 및 정보 비트에 대응하는 서브채널을 판정하도록 구성된 판정 모듈(52)과,

디코딩된 시퀀스를 획득하기 위해, 수신된 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하도록 구성된 디코딩 모듈(53)을 포함한다.

가능한 구현에서,

제2 유형 보조 비트의 개수 J'는 사전구성되거나,

제2 유형 보조 비트의 개수 J'는

가능한 구현에서, Wmin=2^t+D이되, D는 상수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, K'는 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, T는 양의 정수이다.

가능한 구현에서, D=0이다.

가능한 구현에서, 판정 모듈은 K' 및 N에 기반하여 Wmin을 판정하고, 구체적으로, 판정 모듈은 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 Wmin을 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점, T개의 행 가중치 전이 점과 일대일 대응이 되는 서브채널 개수 및 Wmin 간의 대응관계를 나타내기 위해 사용되고, K'은 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, T는 양의 정수이다.

가능한 구현에서, 제1 유형 보조 비트는 CRC 비트이다.

가능한 구현에서, 제2 유형 보조 비트는 PC 비트이다.

이 출원의 제5 양상은 인코딩 장치를 제공한다. 인코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이고, 인코딩 장치는,

실행 명령어를 저장하도록 구성된 메모리(1101)와,

메모리에 저장된 실행 명령어를 실행하도록 구성된 프로세서(1102)를 포함하되, 프로세서는 인코딩될 시퀀스에 대해 폴라 인코딩을 수행하도록 구성되며. 폴라 코드의 모 코드 길이는 N이고, 인코딩될 시퀀스는 동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트 및 정보 비트를 포함하며,

프로세서는 동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트 및 정보 비트에 대응하는 서브채널을 판정하도록 또한 구성되고, 프로세서는 제1 유형 보조 비트 및 제2 유형 보조 비트의 값을 판정하도록 또한 구성된다.

가능한 구현에서, 프로세서가 하드웨어에 의해 구현되는 경우, 메모리는 요구되지 않을 수 있다.

가능한 구현에서, 인코딩 장치의 송신기는 인코딩된 시퀀스를 발신하도록 구성된다.

가능한 구현에서, N>M인 경우, 프로세서는 모 코드 시퀀스 내의 N-M개의 비트에 대응하는 서브채널을 펑처링된 서브채널로서 선택한다.

가능한 구현에서,

제2 유형 보조 비트의 개수 J'는 사전구성되거나,

제2 유형 보조 비트의 개수 J'는

가능한 구현에서, 프로세서는, K' 및 N에 기반하여, 왼쪽에서 오른쪽으로의 순서로 사전저장된 표로부터 펑처링된 서브채널의 것이 아닌 J'개의 번호를 순차적으로 선택하되, J'개의 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, D=0이다.

가능한 구현에서, 프로세서는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스를 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되며, K'은 K_t≤K'<K_t-1을 충족한다.

가능한 구현에서, 프로세서는 K' 및 N에 기반하여 Wmin 을 판정하고, 구체적으로, 프로세서는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 Wmin을 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점, T개의 행 가중치 전이 점과 일대일 대응이 되는 서브채널 개수 및 Wmin 간의 대응관계를 나타내기 위해 사용되고, K'은 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, T는 양의 정수이다.

가능한 구현에서, Wmin을 판정한 후, 프로세서는 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin에 대응하는 시퀀스를 Nmax/N으로 나누고, 정수 몫을 보류하며, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, Wmin을 판정한 후, 프로세서는 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin×Nmax/N에 대응하는 시퀀스에 대해 N보다 작거나 같은 위치 번호를 보류하고, 왼쪽에서 오른쪽으로의 순서로 N보다 작거나 같은 보류된 위치 번호로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택하되, J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용된다.

가능한 구현에서, 프로세서는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스 t를 선택하고(사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되고, T는 양의 정수이며, K'는 K_t≤K'<K_t-1을 충족함), 상이한 인덱스에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스를 선택하며, 위치 번호 시퀀스를 Nmax/N으로 나누고, 정수 몫을 보류하며, 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호를 순차적으로 선택한다(J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 사용됨).

가능한 구현에서, 제1 유형 보조 비트는 CRC 비트이다.

가능한 구현에서, 제2 유형 보조 비트는 PC 비트이다.

이 출원의 제6 양상은 디코딩 장치를 제공한다. 디코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이고, 디코딩 장치는,

실행 명령어를 저장하도록 구성된 메모리(1201)(메모리는 플래시 메모리(flash memory)일 수 있음)와,

메모리에 저장된 실행 명령어를 실행하도록 구성된 프로세서(1201)(프로세서는 동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트, 펑처링된 비트 및 정보 비트에 대응하는 서브채널을 판정하도록 구성되되, 프로세서는 디코딩된 시퀀스를 획득하기 위해, 수신된 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하도록 또한 구성됨)를 포함한다.

가능한 구현에서, 장치는 디코딩될 신호 또는 디코딩될 시퀀스를 수신하도록 구성된 수신기를 더 포함한다.

가능한 구현에서,

제2 유형 보조 비트의 개수 J'는 사전구성되거나,

제2 유형 보조 비트의 개수 J'는

가능한 구현에서, D=0이다.

가능한 구현에서, 프로세서는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 행 가중치 전이 점 인덱스를 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점 및 행 가중치 전이 점 인덱스 간의 대응관계를 나타내기 위해 사용되며, K'는 K_t≤K'<K_t-1을 충족한다.

가능한 구현에서, 프로세서는 K' 및 N에 기반하여 Wmin을 판정하고, 구체적으로, 프로세서는 K' 및 N에 기반하여 사전저장된 표로부터 K'에 대응하는 Wmin을 선택하되, 사전저장된 표는 상이한 모 코드 길이에서의 T개의 행 가중치 전이 점, T개의 행 가중치 전이 점과 일대일 대응이 되는 서브채널 개수 및 Wmin 간의 대응관계를 나타내기 위해 사용되고, K'는 K_t≤K'<K_t-1을 충족하며, K_t는 제t 행 가중치 전이 점에 대응하는 서브채널 개수이고, t=1, 2, ..., 또는 T이며, t는 K'에 대응하는 행 가중치 전이 점 인덱스이고, T는 양의 정수이다.

가능한 구현에서, 제1 유형 보조 비트는 CRC 비트이다.

가능한 구현에서, 제2 유형 보조 비트는 PC 비트이다.

이 출원의 제7 양상은 컴퓨터 판독가능 저장 매체(computer readable storage medium)를 제공한다. 컴퓨터 판독가능 저장 매체는 컴퓨터 실행가능(computer-executable) 명령어를 저장하고, 발신 디바이스의 적어도 하나의 프로세서가 컴퓨터 실행가능 명령어를 실행하는 경우, 발신 디바이스는 제1 양상 또는 제1 양상의 다양한 구현에서 제공되는 데이터 발신 방법을 실행한다.

이 출원의 제8 양상은 컴퓨터 판독가능 저장 매체를 제공한다. 컴퓨터 판독가능 저장 매체는 컴퓨터 실행가능 명령어를 저장하고, 수신 디바이스의 적어도 하나의 프로세서가 컴퓨터 실행가능 명령어를 실행하는 경우, 수신 디바이스는 제2 양상 또는 제2 양상의 다양한 구현에서 제공되는 데이터 수신 방법을 실행한다.

이 출원의 제9 양상은 컴퓨터 프로그램 제품을 제공한다. 컴퓨터 프로그램 제품은 컴퓨터 실행가능 명령어를 포함하고, 컴퓨터 실행가능 명령어는 컴퓨터 판독가능 저장 매체에 저장된다. 발신 디바이스 중 적어도 하나의 프로세서는 컴퓨터 판독가능 저장 매체로부터 컴퓨터 실행가능 명령어를 판독할 수 있고, 적어도 하나의 프로세서는 컴퓨터 실행가능 명령어를 실행하여, 발신 디바이스가 제1 양상 또는 제1 양상의 다양한 구현에서 제공되는 데이터 발신 방법을 구현한다.

이 출원의 제10 양상은 컴퓨터 프로그램 제품을 제공한다. 컴퓨터 프로그램 제품은 컴퓨터 실행가능 명령어를 포함하고, 컴퓨터 실행가능 명령어는 컴퓨터 판독가능 저장 매체에 저장된다. 수신 디바이스 중 적어도 하나의 프로세서는 컴퓨터 판독가능 저장 매체로부터 컴퓨터 실행가능 명령어를 판독할 수 있고, 적어도 하나의 프로세서는 컴퓨터 실행가능 명령어를 실행하여, 수신 디바이스가 제2 양상 또는 제2 양상의 다양한 구현에서 제공되는 데이터 수신 방법을 구현한다.

도 1은 이 출원에 따른 데이터 발신 방법 또는 데이터 수신 방법의 시스템 아키텍처의 개략도이고,
도 2는 이 출원에 따른 데이터 발신 방법의 실시예 1의 개략적 흐름도이며,
도 3은 이 출원에 따른 데이터 수신 방법의 실시예 1의 개략적 흐름도이고,
도 4는 이 출원에 따른 인코딩 장치의 실시예의 개략적 구조도이며,
도 5는 이 출원에 따른 수신 장치의 실시예의 개략적 구조도이고,
도 6은 이 출원에 따른 인코딩 개체 장치의 실시예의 개략적 구조도이며,
도 7은 이 출원에 따른 디코딩 개체 장치의 실시예의 개략적 구조도이다.

일반적으로, CRC 비트는 제1 유형 보조 비트로서 간주될 수 있고, PC 비트 및 유사한 것은 제2 유형 보조 비트로 간주된다. 몇몇 경우에, 일부 CRC 비트는 제2 유형 보조 비트로서 또한 간주될 수 있고, 이는 여기에서 한정되지 않는다.

보조 비트 위치를 판정하기 위해 최소 행 가중치 Wmin가 실시간 계산 및 검색(searching)을 통해 판정되는 경우에 야기되는 지연을 방지하기 위해, 이 출원은 사전저장된 표에 기반하여 보조 비트 위치를 판정하는 방법을 제공한다. 특히, 오직 신뢰도(극화 가중치(polarization weight), 가우시안 근사(Gaussian approximation) 및 다른 유형의 신뢰도를 포함함) 또는 서브채널 번호에 기반하여 보조 비트를 선택하는 방법이 또한 사용될 수 있다. 구체적인 구현에서, 선택적으로, 최소 해밍 가중치(minimum Hamming weight)가 판정될 수 있다. 최소 해밍 가중치 Hmin은 Wmin, 구체적으로, Hmin=log₂Wmin을 사용하여 계산될 수 있고, 따라서 그 둘은 본질적으로 균등하다. 일반적으로, 최소 행 가중치는 이 출원에서의 처리 대상으로서 사용되나, 물론, 최소 해밍 가중치가 처리 대상으로서 사용되는 방식이 또한 사용될 수 있다.

이 출원에서의 기술적 해결책은 Wi-Fi 및 5G와 같은 통신 시스템에 적용될 수 있다. 도 1은 이 출원에 따른 데이터 발신 방법 또는 데이터 수신 방법의 시스템 아키텍처의 개략도이다. 도 1에서 도시된 바와 같이, 시스템 아키텍처는 셀룰러 네트워크 내의 (기지국과 같은) 네크워크 디바이스 및 단말을 포함하거나, Wi-Fi 액세스 포인트, WiFi 단말 등을 포함한다. 네크워크 디바이스의 개수 및 단말의 개수는 이 해결책에서 한정되지 않는다. 네트워크 디바이스가 단말로 다운링크 신호를 송신하는 경우, 폴라 인코딩 또는 다른 채널 인코딩이 수행될 수 있다. 폴라 코드 인코딩은 또한 업링크 송신에서 사용될 수 있다. 이후에 제공되는 방법은 업링크 데이터 송신 프로세스 및 다운링크 데이터 송신 프로세스 양자 모두에서 사용될 수 있다.

전술한 아키텍처에서, 네크워크 디바이스는 네크워크 측의 기지국 또는 기지국 기능을 제공할 수 있는 다른 디바이스이고, 단말 디바이스를 위해 통신 서비스를 제공한다. 단말은 사용자 측에서 업링크 및 다운링크 데이터 상호작용을 수행할 필요가 있는 디바이스, 예컨대, 모바일 전화 또는 태블릿 컴퓨터이다. 특히, D2D(영문: Device-to-Device; 디바이스 대 디바이스) 통신에서, 네트워크 디바이스는 또한 기지국 기능을 수행하는 단말일 수 있다. 추가적으로, 기지국은 또한 무선 액세스 네크워크(Radio Access Network: RAN) 디바이스로 지칭되며, 단말을 무선 네트워크에 연결하는 디바이스이다. 전술한 아키텍처에서, 기지국은 진화된 노드 B(Evolutional Node B, eNB 또는 eNodeB), 중계국(relay station), 또는 롱텀 에볼루션(Long Term Evolution: LTE)에서의 액세스 포인트, 또는 5G 네트워크에서의 기지국 또는 유사한 것일 수 있다. 이는 여기에서 한정되지 않는다.

도 2는 이 출원에 따른 폴라 인코딩 방법의 개략적 흐름도이다. 도 2에서 도시된 바와 같이, 도 1에서 도시된 개략적 적용도에 기반하여, 네트워크 디바이스 및 단말 양자 모두는 발신 디바이스로서 사용될 수 있다. 방법은 구체적으로 다음 단계를 포함한다.

210. 모 코드 길이 N, 코드 길이 M 및 정보 비트의 개수 K에 기반하여 정보 비트, 펑처링된 비트, CRC 비트 및 PC 비트의 위치를 판정한다(N은 2의 정수차수 멱이고, M 및 K는 양의 정수임). 일반적으로, 여기에서 CRC 비트는 제1 유형 보조 비트의 예이고, PC 비트는 제2 유형 보조 비트의 예이다.

몇몇 경우에, 발신 디바이스는 N, M 및 코드 레이트 R에 기반하여 이들 비트의 위치를 판정할 수 있음(R은 R=K/M를 충족함)에 유의하여야 한다.

단계 210은 다음의 하위단계로 더 나뉠 수 있다.

211. N개의 서브채널의 신뢰도 순서를 획득하는데: (a) 서브채널 신뢰도 시퀀스(subchannel reliability sequence)를 계산하거나 인출하고(retrieve), (b) 신뢰도 순위 시퀀스(reliability ranking sequence) Q를 획득하기 위해 신뢰도로 서브채널을 순위화한다(Q는 신뢰도를 오름차순으로 순위화함으로써 획득되는 서브채널 번호 시퀀스임). 물론, 대안적으로 Q는 신뢰도를 내림차순으로 순위화함으로써 획득되는 서브채널 번호 시퀀스일 수 있다. 일반적으로, 오름차순으로 순위화하는 것이 이 출원에서 설명을 위한 예로서 사용된다.

212. 펑처링된 시퀀스의 순서로, N-M개의 펑처링된 비트에 대응하는 서브채널을 펑처링된 서브채널로서 선택한다. 이 단계는 오직 N>M인 경우에 수행된다. N=M인 경우에, 이 단계는 생략될 수 있다.

213. (a) 파라미터를 계산하거나 인출하는데: 보조 비트의 행 가중치 Wmin을 판정하고(Wmin은 K'개의 비트(정보 비트, CRC 비트 및 PC 비트를 포함함)에 대응하는 최소 행 가중치이고, K'=K+J+J'임);

(b)파라미터를 계산하거나 인출하는데: CRC 비트의 개수 J 및 PC 비트의 개수 J'를 판정한다.

214. PC 비트 및 CRC 비트의 위치를 판정한다.

215. 정보 비트를 송신하기 위해 신뢰도의 내림차순으로 K개의 서브채널을 선택한다(펑처링된 비트, PC 비트 및 CRC 비트의 위치는 생략됨).

216. 펑처링되지 않은 서브채널 중 모든 남은 선택되지 않은 위치를 동결 비트의 위치로서 사용한다.

단계 215 및 단계 216은 상호 교환될 수 있음에 유의하여야 한다. 구체적으로, 동결 비트의 위치가 우선 선택되는바, 즉, N-M-K'개의 서브채널이 신뢰도의 오름차순으로 동결 비트의 서브채널로서 선택된다(펑처링된 비트, PC 비트 및 CRC 비트의 위치는 생략됨). 펑처링되지 않은 서브채널의 나머지 위치는 정보 비트의 위치로서 사용된다.

220. 인코딩될 정보 비트 시퀀스에 대해 CRC 인코딩을 수행하고, 획득된 CRC 비트를 CRC 비트의 선택된 위치에 삽입한다.

230. 제2 유형 보조 비트(가령, PC 비트)의 값을 계산하고, 인코딩될 시퀀스를 획득하기 위해 PC 비트를 선택된 위치에 삽입한다.

240. 인코딩될 비트 시퀀스에 대해 아리칸(Arikan) 폴라 인코딩을 수행한다.

250. 펑처링된 비트의 선택된 위치에 기반하여 레이트 매칭을 수행한다. 이 출원에서 펑처(puncture) 및 단축(shorten)은 구별되지 않음에 유의하여야 한다. 그 둘 사이의 차이는 이 출원의 내용과 관련되지 않기 때문에, 펑처링된 비트가 설명을 위해 사용된다.

상응하여, 도 3은 이 출원에 따른 폴라 디코딩 방법의 개략적 흐름도이다. 도 3에 도시된 바와 같이, 도 1에 도시된 개략적 적용도에 기반하여, 네트워크 디바이스 및 단말 양자 모두는 수신 디바이스로서 사용될 수 있다. 방법은 구체적으로 다음 단계를 포함한다.

310. 모 코드 길이 N, 코드 길이 M 및 정보 비트 개수 K에 기반하여 정보 비트, 펑처링된 비트, CRC 비트 및 PC 비트의 위치를 판정한다(N은 2의 정수차수 멱이고, M 및 K는 양의 정수임). 마찬가지로, 일반적으로, 여기에서 CRC 비트는 제1 유형 보조 비트의 예이고, PC 비트는 제2 유형 보조 비트의 예이다.

몇몇 경우에, 수신 디바이스는 N, M 및 코드 레이트 R에 기반하여 이들 비트의 위치를 판정할 수 있다(R은 R=K/M를 충족함).

단계 310은 다음 하위단계로 더 나뉠 수 있다.

311. N개의 서브채널의 신뢰도 순서를 획득하는데: (a) 서브채널 신뢰도 시퀀스를 계산하거나 인출하고; (b) 신뢰도 순위 시퀀스 Q를 획득한다(Q는 오름차순으로 신뢰도를 순위화함으로써 획득되는 서브채널 번호 시퀀스임). 물론, 대안적으로 Q는 신뢰도를 내림차순으로 순위화함으로써 획득되는 서브채널 번호 시퀀스일 수 있다. 일반적으로, 오름차순으로 순위화하는 것이 이 출원에서 설명을 위한 예로서 사용된다.

312. 펑처링된 시퀀스의 순서로, N-M개의 펑처링된 비트에 대응하는 서브채널을 펑처링된 서브채널로서 선택한다. 이 단계는 오직 N>M인 경우에 수행된다. N=M인 경우에, 이 단계는 생략될 수 있다. 송신단에서의 것과 유사하게, 펑처(puncture) 및 단축(shorten)은 여기에서 구별되지 않고, 펑처링된 비트가 설명을 위해 사용된다.

313. (a) 파라미터를 계산하거나 인출하는데: 보조 비트의 행 가중치 Wmin을 판정하고(Wmin은 K'개의 비트(정보 비트, CRC 비트 및 PC 비트를 포함함)에 대응하는 최소 행 가중치이고, K'=K+J+J'임);

(b) 파라미터를 계산하거나 인출하는데: CRC 비트의 개수 J 및 PC 비트의 개수 J'를 판정한다.

314. PC 비트 및 CRC 비트의 위치를 판정한다.

315. 정보 비트를 송신하기 위해 신뢰도의 내림차순으로 K개의 서브채널을 선택한다(펑처링된 비트, PC 비트 및 CRC 비트의 위치는 생략됨).

316. 펑처링되지 않은 서브채널 중 모든 남은 선택되지 않은 위치를 동결 비트의 위치로서 사용한다.

송신단에서의 것과 유사하게, 단계 315 및 단계 316은 상호 교환될 수 있다. 구체적으로, 동결 비트의 위치가 우선 선택되는데, 즉, N-M-K'개의 서브채널이 신뢰도의 오름차순으로 동결 비트의 서브채널로서 선택된다(펑처링된 비트, PC 비트 및 CRC 비트의 위치는 생략됨). 펑처링되지 않은 서브채널의 나머지 위치는 정보 비트의 위치로서 사용된다.

320. 디코딩될 시퀀스에 대해 아리칸 폴라 디코딩을 수행하고, 디코딩된 시퀀스를 출력한다.

단계 213 및 단계 313에서, CRC 비트의 개수 J는 통상적으로 사전설정된다. 예를 들어, J는 통상적으로 16 또는 24이다. 물론, J는 일시적으로 지정될 수 있다. PC 비트(또는 제2 유형 보조 비트)의 개수 J'는 사전구성될 수 있거나, 다음의 공식 중 하나를 사용하여 계산될 수 있는데, integer()는 올림 연산(round-up operation), 내림 연산(round-down operation), 또는 반올림 연산(round-off operation)을 나타내고, C는 상수인 정수, 예컨대, C=0, 1, -1, 2, 또는 -2이다:

J'=

, 또는

J'=

, 또는

J'=

, 또는

J'=

, 또는

J'=

, 또는

J'=

, 또는

J'=

, 또는

J'=

.

일반적으로, CRC 비트는 통상적으로 정보 비트와 함께 배치되며, 높은 신뢰도를 갖는 서브채널을 점유한다. 그러므로, 단계 214 및 단계 314에서, 제2 유형 보조 비트의 위치만 고려될 수 있고, K+J개의 서브채널이 단계 215 및 단계 315에서 선택된다.

단계 213, 214, 313 및 314에서, Wmin을 획득하고 J'개의 제2 유형 보조 비트(가령, PC 비트)의 위치를 선택하기 위해 다음의 방법이 사용된다.

방법 1: J'개의 제2 유형 보조 비트의 서브채널은, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 K'개의 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이다. 이 방식에서, Wmin은 알려질 필요가 없다. 그러므로, 선택적으로, 단계 213의 (a)는 생략될 수 있다.

방법 2: J'개의 제2 유형 보조 비트의 서브채널은 N, K' 및 사전저장된 표에 기반하여 판정된다. N 및 K'에 기반하여, 대응하는 가능한 제2 유형 보조 비트 서브채널 번호 시퀀스가 사전저장된 표에서 발견되고, 펑처링된 서브채널의 것이 아닌 J'개의 서브채널 번호가 왼쪽에서 오른쪽으로의 순서로 순차적으로 선택된다. 물론, 여기에서 왼쪽에서 오른쪽으로의 순서는 표에서의 저장 포맷에 관련된다. 구체적으로, 서브채널 번호는 신뢰도의 내림차순으로 또는 서브채널 번호의 내림차순으로 순위화된다. 서브채널 번호가 오름차순으로 순위화된 경우, J'개의 서브채널 번호는 오른쪽에서 왼쪽으로의 순서로 선택될 필요가 있다. 그러나, 최종적으로 선택될 수 있는 서브채널은 그 두 순서에 있어서 분명히 일치하기 때문에 본 발명의 본질에 영향을 미치지 않는다. 이는 다음의 다른 표에서 유사하며, 세부사항은 다시 설명되지 않는다.

표 1 및 표 2는 1024보다 작거나 같은 다양한 모 코드 길이에서의 가능한 제2 유형 보조 비트 서브채널 번호 시퀀스의 예를 보여준다. 표 1은 N, K', 그리고 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 서브채널 번호의 대응 표이고, 표 2는 N, K', 그리고 서브채널 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 서브채널 번호의 대응 표이다. 표 1의 예에서, K'=20 및 N=32인 경우, 가능한 제2 유형 보조 비트 서브채널 번호는 연속적으로 [24, 20, 18, 17, 12, 10, 9, 6, 5, 3]이다. J'=3이고, 서브채널 24가 펑처링된 비트에 대응하는 서브채널인 경우, [20, 18, 17]은 제2 유형 보조 비트를 송신하기 위해 사용되는 선택된 J'개의 서브채널 번호이다.

방법 3: 모 코드 길이 N이 주어지는 경우, Wmin은 K'이 증가함에 따라 점차 감소한다는 것을 Wmin 분포 규칙으로부터 알 수 있다. Wmin은 단지 2의 정수차수 멱이므로, 모 코드 길이 N의 폴라 코드에 대하여, Wmin은 단지 log₂N 번 감소하고, log₂N개 전이 점에 대응하는 K'개의 위치만이 사전저장될 필요가 있다. 그러므로, K'에 대응하는 행 가중치 전이 점 K_t 및 행 가중치 전이 점의 인덱스 t는 N, K' 및 사전저장된 표에 기반하여 판정될 수 있다(K_t≤K'<K_t-1이며, 만일 K'≥K₁인 경우, t=1임). 행 가중치 전이 점 K_t는 여기서 다음과 같이 정의될 수 있다: 시퀀스 Q에서 내림차순으로 순위화된 제K_t 서브채널의 행 가중치는 시퀀스 Q에서 내림차순으로 순위화된 K_t-1개의 최소 행 가중치의 1/2이다. K'에 대응하는 Wmin은 획득된 t에 기반하여 계산된다: Wmin=2^t+D(D는 상수인바, 예를 들어, D=0, 0.5, 또는 1이고, t=1, 2, ..., 또는 T임).

예를 들어, 표 3에 도시된 바와 같이, 표 3은 1024보다 작거나 같은 상이한 모 코드 길이에서의 행 가중치 전이 점 분포를 보여준다. K'=20 및 N=32가 여전히 예로서 사용된다. D=0인 경우, 전이 점 번호 t=2이다. Wmin은 다음 공식을 사용하여 획득될 수 있다: Wmin=2^t=4. 그러면 펑처링된 서브채널이 아니고 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널 또는 펑처링된 서브채널이 아니고 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 K'개의 서브채널 중 행 가중치 4를 갖는 서브채널로부터 선택된다.

방법 4: 또한, Wmin은 방법 3에 기반하여 표 조회를 통해 직접 선택된다. K'에 대응하는 행 가중치 전이 점 K_t 및 대응하는 Wmin은 N, K' 및 사전저장된 표에 기반하여 판정된다. 예를 들어, 표 4를 참조하면, 표 4는 1024보다 작거나 같은 상이한 모 코드 길이에서의 행 가중치 전이 점 분포 및 대응하는 Wmin을 보여준다. 여전히 K'= 20 및 N = 32인 예에서, Wmin = 4인바, 온라인 계산 단계가 생략될 수 있고, 실시간 계산량이 더 감소될 수 있다. 그러면 펑처링된 서브채널이 아니고 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널 또는 펑처링된 서브채널이 아니고 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널은 J'개의 제2 유형 보조 비트를 송신하기 위해 K'개의 서브채널 중 행 가중치 Wmin을 갖는 서브채널로부터 선택된다.

방법 5: 저장 부담이 더 감소될 수 있음을 Wmin 분포 규칙에 대한 검색에 의해 알 수 있다. 실제로, 최대 모 코드 길이에서의 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계 표만이 저장될 필요가 있고, 그러면 사전설정된 규칙에 따라 제2 유형 보조 비트 위치가 선택된다. 예를 들어, K'에 대응하는 Wmin은 전술한 방법 중 하나를 사용함으로써 실시간 계산 또는 표 조회를 통해 우선 획득된다. 이후, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin에 대응하는 시퀀스가 Nmax/N으로 나눠지고, 정수 몫이 보류되며, 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호가 보류된 정수 몫으로부터 왼쪽에서 오른쪽으로의 순서로 순차적으로 선택된다. J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 전송하기 위해 사용된다. 이 규칙을 충족하는 위치 번호는 서브채널 번호의 역순(reverse order)임에 유의하여야 한다. 그러므로, 위치 번호 X가 획득된 후, 제2 유형 보조 비트의 서브채널 번호는 N-X에 기반하여 획득될 필요가 있다.

예를 들어, 표 5는, Nmax=512인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계를 보여준다. K'=242 및 N=256이 예로서 사용되고, Wmin=2는 표 4를 검색하여 획득될 수 있다. 표 5에서 Wmin=2에 대응하는 위치 번호 시퀀스는 [256, 384, 448, 480, 496, 504, 508, 510, 511]이고, 이 시퀀스 내의 각 요소는 Nmax/N=512/256=2로 나뉘어, [128, 192, 224, 240, 248, 252, 254, 255, 255.5]이 획득될 수 있다. 비-정수 몫(non-integer quotient)은 제거되고, 정수 몫은 보류된다(reserved). 이 경우에, 획득된 대응하는 위치 번호는 [128, 192, 224, 240, 248, 252, 254, 255]이고, 대응하는 서브채널 번호 시퀀스는 [128, 64, 32, 16, 8, 4, 2, 1]이다. 이 결과는 표 1과 완전히 일치함을 알 수 있다. 그러므로, 이러한 방식으로 저장 공간은 더 효율적으로 절약될 수 있다. J'=3이고 여기에서 위치 번호 192가 펑처링된 서브채널인 경우, 제2 유형 보조 비트 위치 번호는 X=[128, 224, 240]이고, J'개의 제2 유형 보조 비트의 서브채널 번호는 N-X=[128, 32, 16]이다.

방법 6: 이 방법은 방법 5의 원리와 유사하지만, Nmax에 대응하는 위치 번호 시퀀스로부터 위치 번호를 선택하는 방식이 약간 상이하다. Wmin이 판정된 후, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 행 가중치 Wmin×Nmax/N에 대응하는 시퀀스에 대해 N보다 작거나 같은 위치 번호가 보류되고, 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호가 왼쪽에서 오른쪽으로의 순서로 N보다 작거나 같은 보류된 위치 번호로부터 순차적으로 선택된다. J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 전송하기 위해 사용된다.

방법 5의 예에서, K'=242이고, N=256이며, 대응하는 Wmin=2이다. Wmin=2×Nmax/N=2×2=4를 갖는 위치 번호 시퀀스를 위해 표 5가 검색되고, 위치 번호 시퀀스는 [128, 192, 224, 240, 248, 252, 254, 255, 320, 352, 368, 376, 380, 382, 383, 416, 432, 440, 444, 446, 447, 464, 472, 476, 478, 479, 488, 492, 494, 495, 500, 502, 503, 506, 507, 509]이다. N=256보다 더 큰 위치 번호는 제거되고, [128, 192, 224, 240, 248, 252 254, 255]가 획득될 수 있으며, 따라서 대응하는 서브채널 번호 시퀀스는 [128, 64, 32, 16, 8, 4, 2, 1]이다. 이 결과는 방법 5 및 표 1과 완전히 일치함을 알 수 있다. 그러므로, 이러한 방식으로 저장 공간이 또한 더 효율적으로 절약될 수 있다.

유사하게, 표 6은, Nmax=512인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계를 보여준다. 표 7은, Nmax=1024인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계를 보여준다. 표 8은, Nmax=1024인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계를 보여준다. 이들 표는 또한 방법 5 및 방법 6에 적용가능하다.

방법 7: 방법 5 및 방법 6에 기반하여, Wmin이 가교(bridge) 기능만을 한다는 것을 알 수 있다. 실제의 시스템에서, J'개의 제2 유형 보조 비트의 위치 번호는 Wmin을 계산하거나 판정할 필요 없이 획득될 수 있다. 세부사항은 다음과 같다:

최대 모 코드 길이에서의 가능한 제2 유형 보조 비트 위치 번호 및 전이 점 인덱스 번호 간의 대응관계 표만이 시스템 내에 저장될 필요가 있고, 그러면 J'개의 제2 유형 보조 비트의 위치 번호는 사전설정된 규칙에 따라 선택된다. 예를 들어, K'에 대응하는 전이 점 인덱스 번호 t는 전술한 방법 중 하나를 사용하여 실시간 계산 또는 표 조회를 통해 우선 획득된다. 이후, 상이한 행 가중치에 대응하는, 모 코드 길이 Nmax의 사전저장된 위치 번호 시퀀스 중에서 인덱스 번호 t에 대응하는 시퀀스가 Nmax/N으로 나눠지고, 정수 몫이 보류되며, 펑처링된 서브채널의 것이 아닌 J'개의 위치 번호가 왼쪽에서 오른쪽으로의 순서로 보류된 정수 몫으로부터 순차적으로 선택된다. J'개의 위치 번호에 대응하는 서브채널은 J'개의 제2 유형 보조 비트를 전송하기 위해 사용된다. 이 규칙을 충족하는 위치 번호는 서브채널 번호의 역순임에 유의하여야 한다. 그러므로, 위치 번호 X가 획득된 후, 제2 유형 보조 비트의 서브채널 번호는 N-X에 기반하여 획득될 필요가 있다.

예를 들어, 표 9는, Nmax=512인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 번호 간의 대응관계를 보여준다. K'=242 및 N=256이 예로서 여전히 사용되고, 인덱스 번호 t=1은 표 3을 검색하여 획득될 수 있다. 표 9에서 t=1에 대응하는 위치 번호 시퀀스는 [256, 384, 448, 480, 496, 504, 508, 510, 511]이고, 이 시퀀스 내의 각 요소는 Nmax/N=512/256=2로 나뉘어, [128, 192, 224, 240, 248, 252, 254, 255, 255.5]이 획득될 수 있다. 비-정수 몫은 제거되고, 정수 몫은 보류된다. 이 경우에, 획득된 대응하는 위치 번호는 [128, 192, 224, 240, 248, 252, 254, 255]이고, 대응하는 서브채널 번호 시퀀스는 [128, 64, 32, 16, 8, 4, 2, 1]이다. 이 결과는 방법 5, 방법 6 및 표 1과 완전히 일치함을 알 수 있다.

유사하게, 표 10은, Nmax=512인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 번호 간의 대응관계를 보여준다. 표 11은, Nmax=1024인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 번호 간의 대응관계를 보여준다. 표 12는, Nmax=1024인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 번호 간의 대응관계를 보여준다. 이들 표는 또한 방법 5 및 방법 6에 적용가능하다.

표 5 내지 표 12에 도시된 "K'의 값 범위"는 Nmax에 적용가능할 뿐임에 유의하여야 한다. 다른 모 코드 길이 및 K', Wmin, 또는 전이 점 인덱스 번호 사이의 관계는 표 3 또는 표 4에 의거한다.

실제로, 표 3 및 표 4에서의 전이 점 인덱스 번호의 값은 K'개의 서브채널에 대응하는 최소 해밍 거리와 정확히 같다는 것을 알 수 있다. 이것은 동일한 열의 K'이 동일한 Wmin에 대응하고, t=log₂Wmin이 정확하게 충족되도록 보장하면서 Wmin의 오름차순으로 K'을 판정하는 방식으로 표가 만들어지기 때문이다.

추가적으로, 표 1 내지 표 12에서 도시된 상이한 모 코드 길이는 단지 예이고, 유사한 방식으로 그러한 표 내에 다른 모 코드 길이 또는 다른 순위화 방식이 또한 만들어질 수 있다. 실제 적용에서, 표의 오직 일부 내용만이 사용될 수 있다.

도 4는 이 출원에 따른 폴라 코드 인코딩 장치의 개략도이다. 장치(40)는 인코딩 모듈(41), 판정 모듈(42) 및 발신 모듈(43)을 포함한다.

인코딩 모듈(41)은 인코딩될 시퀀스에 대해 폴라 인코딩을 수행하도록 구성되는데, 폴라 코드의 모 코드 길이는 N이고, 인코딩 후에 획득되는 시퀀스 길이는 M이며, 인코딩될 시퀀스는 동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트, 펑처링된 비트 및 정보 비트를 포함한다.

판정 모듈(42)은 동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트, 펑처링된 비트 및 정보 비트에 대응하는 서브채널을 판정하도록 구성된다. 제2 유형 보조 비트를 선택하는 방법은 전술한 실시예에서의 단계 213 및 단계 214에서 설명된 7개 방법을 포함하나 이에 한정되지 않는다. 판정 모듈(42)은 제1 유형 보조 비트 및 제2 유형 보조 비트의 값을 판정하도록 또한 구성된다.

발신 모듈(43)은 인코딩된 시퀀스를 발신하도록 구성된다.

인코딩 프로세스에서 사용되는 모 코드 길이가 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이가 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이다.

N=M인 경우, 어떤 펑처링된 비트도 없고, 펑처링된 비트의 서브채널을 판정하는 동작은 수행될 필요가 없다.

제2 유형 보조 비트의 개수 J'가 사전설정되지 않은 경우, 판정 모듈(43)은 J'의 값을 계산하도록 또한 구성된다. 구체적인 방법은 전술한 실시예에서의 단계 213에서의 방법을 포함하나 이에 한정되지 않는다.

레이트 매칭 모듈 등은 도면 내에 도시되지 않으며, 구체적인 레이트 매칭 방식은 이 출원과 관련이 없기 때문에 세부사항이 설명되지 않는다는 점에 유의하여야 한다.

도 5는 이 출원에 따른 폴라 코드 디코딩 장치의 개략도이다. 장치(50)는 획득 모듈(51), 판정 모듈(52) 및 디코딩 모듈(53)을 포함한다.

획득 모듈(51)은 디코딩될 시퀀스를 획득하도록 구성된다.

판정 모듈(52)은 동결 비트, 제1 유형 보조 비트, 제2 유형 보조 비트, 펑처링된 비트 및 정보 비트에 대응하는 서브채널을 판정하도록 구성된다. 제2 유형 보조 비트를 선택하는 방법은 전술한 실시예에서의 단계 313 및 단계 314에서 설명된 7개 방법을 포함하나 이에 한정되지 않는다.

디코딩 모듈(53)은 디코딩된 시퀀스를 획득하기 위해, 수신된 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하도록 구성되는데, 폴라 코드의 모 코드 길이는 N이다.

디코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이다.

제2 유형 보조 비트의 개수 J'가 사전설정되지 않은 경우, 판정 모듈(52)은 J'의 값을 계산하도록 또한 구성된다. 구체적인 방법은 전술한 실시예의 단계 313에서의 방법을 포함하나 이에 한정되지 않는다.

도 6은 이 출원에 따른 인코딩 개체 장치의 개략도이다. 장치(1100)는 메모리(1101) 및 프로세서(1102)를 포함한다.

메모리(1101)는 실행 명령어를 저장하도록 구성된다. 메모리는 flash(플래시 메모리)일 수 있다.

프로세서(1102)는 도 2에서 도시된 인코딩 방법의 단계를 구현하기 위해, 메모리에 저장된 실행 명령어를 실행하도록 구성된다. 세부사항에 대해서는, 전술한 방법 실시예에서의 관련된 설명을 참조한다.

선택적으로, 메모리(1101)는 독립적일 수 있거나 프로세서(1102)와 집적될 수 있다.

프로세서(1102)가 하드웨어, 예컨대, 로직 회로 또는 집적 회로에 의해 구현되는 경우, 프로세서(1102)는 인터페이스를 사용하여 다른 하드웨어에 연결되고, 메모리는 이 경우에 요구되지 않을 수 있다.

메모리(1102)가 프로세서(1102)에 독립적인 요소인 경우, 장치(1101)는,

메모리 및 프로세서를 연결하도록 구성된 버스(1103)를 더 포함할 수 있다. 도 6에서의 인코딩 장치는 폴라 인코딩을 통해 프로세서(1102)에 의해 인코딩된 시퀀스를 발신하도록 구성된 송신기(도면에 도시되지 않음)를 더 포함할 수 있다.

전술한 발신 디바이스에서, 적어도 하나의 프로세서가 있고, 적어도 하나의 프로세서는 메모리에 저장된 컴퓨터 실행가능 명령어를 실행하도록 구성되어, 발신 디바이스는 전술한 다양한 실시예에서 제공된 발신 방법을 수행하기 위해, 통신 인터페이스를 사용하여 수신 디바이스와 데이터를 교환한다.

도 7은 이 출원에 따른 디코딩 개체 장치의 개략도이다. 장치(1200)는 메모리(1201) 및 프로세서(1202)를 포함한다.

메모리(1201)는 실행 명령어를 저장하도록 구성된다. 메모리는 flash(플래시 메모리)일 수 있다.

프로세서(1202)는 도 3에서 도시된 디코딩 방법의 단계를 구현하기 위해, 메모리에 저장된 실행 명령어를 실행하도록 구성된다. 세부사항에 대해서는, 전술한 방법 실시예에서의 관련된 설명을 참조한다.

선택적으로, 메모리(1201)는 독립적일 수 있거나 프로세서(1202)와 집적될 수 있다.

프로세서(1202)가 하드웨어, 예를 들어, 로직 회로 또는 집적 회로에 의해 구현되는 경우, 프로세서(1202)는 인터페이스를 사용하여 다른 하드웨어와 연결되고, 메모리는 이 경우에 요구되지 않을 수 있다.

도 7의 디코딩 장치는, 디코딩될 신호를 수신하고, 디코딩될 신호를 프로세서(1202)에 발신하도록 구성된 수신기(도면에 도시되지 않음)를 더 포함할 수 있다.

전술한 수신 디바이스에서, 적어도 하나의 프로세서가 있고, 적어도 하나의 프로세서는 메모리에 저장된 컴퓨터 실행가능 명령어를 실행하도록 구성되어, 수신 디바이스는 전술한 다양한 실시예에서 제공된 수신 방법을 수행하기 위해, 통신 인터페이스를 사용하여 발신 디바이스와 데이터를 교환한다.

이 출원은 컴퓨터 판독가능 저장 매체를 또한 제공한다. 컴퓨터 판독가능 저장 매체는 컴퓨터 실행가능 명령어를 저장하고, 발신 디바이스의 적어도 하나의 프로세서가 컴퓨터 실행가능 명령어를 실행하는 경우, 발신 디바이스는 전술한 다양한 실시예에서 제공되는 데이터 발신 방법을 실행한다.

이 출원은 컴퓨터 판독가능 저장 매체를 더 제공한다. 컴퓨터 판독가능 저장 매체는 컴퓨터 실행가능 명령어를 저장하고, 수신 디바이스의 적어도 하나의 프로세서가 컴퓨터 실행가능 명령어를 실행하는 경우, 수신 디바이스는 전술한 다양한 실시예에서 제공되는 데이터 수신 방법을 실행한다.

이 출원은 컴퓨터 프로그램 제품을 또한 제공한다. 컴퓨터 프로그램 제품은 컴퓨터 실행가능 명령어를 포함하고, 컴퓨터 실행가능 명령어는 컴퓨터 판독가능 저장 매체에 저장된다. 발신 디바이스의 적어도 하나의 프로세서는 컴퓨터 판독가능 저장 매체로부터 컴퓨터 실행가능 명령어를 판독할 수 있고, 적어도 하나의 프로세서는 컴퓨터 실행가능 명령어를 실행하여, 발신 디바이스가 전술한 다양한 구현에서 제공되는 데이터 발신 방법을 구현한다.

이 출원은 컴퓨터 프로그램 제품을 또한 제공한다. 컴퓨터 프로그램 제품은 컴퓨터 실행가능 명령어를 포함하고, 컴퓨터 실행가능 명령어는 컴퓨터 판독가능 저장 매체에 저장된다. 수신 디바이스의 적어도 하나의 프로세서는 컴퓨터 판독가능 저장 매체로부터 컴퓨터 실행가능 명령어를 판독할 수 있고, 적어도 하나의 프로세서는 컴퓨터 실행가능 명령어를 실행하여, 수신 디바이스가 전술한 다양한 구현에서 제공되는 데이터 수신 방법을 구현한다.

발신 디바이스 또는 수신 디바이스의 실시예에서, 프로세서는 중앙 처리 유닛(영문: Central Processing Unit, 줄여서 CPU)일 수 있거나, 다른 범용 프로세서(general purpose processor), 디지털 신호 프로세서(영문: Digital Signal Processor, 줄여서 DSP), 애플리케이션 특정 집적 회로(영문: Application-Specific Integrated Circuit, 줄여서 ASIC) 등일 수 있음이 이해되어야 한다. 범용 프로세서는 마이크로프로세서일 수 있거나 프로세서는 임의의 통상의 프로세서 등일 수 있다. 이 출원을 참조하여 개시된 방법의 단계는 하드웨어 프로세서에 의해 직접적으로 수행될 수 있거나, 프로세서 내의 하드웨어와 소프트웨어 모듈의 조합을 사용하여 수행될 수 있다.

전술한 방법 실시예의 모든 또는 일부 단계는 적절한 하드웨어를 명령하는 프로그램을 사용하여 구현될 수 있다. 프로그램은 컴퓨터 판독가능 메모리에 저장될 수 있다. 프로그램이 실행되는 경우, 전술한 방법 실시예의 단계가 수행된다. 전술한 메모리(저장 매체)는 읽기 전용 메모리(영문: Read-Only Memory, 줄여서 ROM), RAM, 플래시 메모리, 하드 디스크, 솔리드 스테이트 드라이브(solid-state drive), 자기 테이프(영문: magmetic tape), 플로피 디스크(영문: floppy disk), 광 디스크(영문: optical disc) 및 이의 임의의 조합을 포함한다.

끝으로, 해결책은 전술한 실시예를 참조하여 상세하게 설명되나, 당업자는, 이 출원의 실시예의 기술적 해결책의 범위를 벗어나지 않고서, 전술한 실시예에서 설명된 기술적 해결책에 대해 그가 여전히 수정을 행하거나 이의 일부 또는 모든 기술적 특징에 대한 등가의 대체를 행할 수 있음을 이해하여야 한다.

전술한 실시예에서 설명된 표는 다음과 같다:

표 1: N, K', 그리고 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 서브채널 번호의 대응관계 표

표 2: N, K', 그리고 서브채널 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 서브채널 번호의 대응관계 표

표 3: 상이한 모 코드 길이에서의 행 가중치 전이 점 분포

표 4: 상이한 모 코드 길이에서의 행 가중치 전이 점 분포 및 Wmin 분포

표 5: Nmax=512인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계

표 6: Nmax=512인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계

표 7: Nmax=1024인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계

표 8: Nmax=1024인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 Wmin 간의 대응관계

표 9: Nmax=512인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 간의 대응관계

표 10: Nmax=512인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 간의 대응관계

표 11: Nmax=1024인 경우, 서브채널 번호의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 간의 대응관계

표 12: Nmax=1024인 경우, 신뢰도의 내림차순으로 순위화된 가능한 제2 유형 보조 비트 위치 번호 및 인덱스 간의 대응관계

표는 연속적으로 다음과 같다:

표 1

표 2

표 3

주의: 표에서 N의 상이한 값이 위치된 행 내의 수는 행 가중치 전이 점 K_t를 나타낸다.

표 4

표 5

주의: 선택된 제2 유형 보조 비트의 서브채널 번호는 N-X_j이되, j=1, 2, ..., 또는 J'이다.

표 6

표 7

표 8

표 9

표 10

표 11

표 12

Claims

폴라(polar) 인코딩 방법으로서,
인코딩 프로세스에서 사용되는 모 코드 길이(mother code length)는 N이고, 인코딩 후에 획득되는 코드 길이는 M이며, 정보 비트(information bit)의 개수는 K이고, 제1 유형 보조 비트(assistant bit)의 개수는 J이며, 제2 유형 보조 비트의 개수는 J'이고, K+J+J'=K'이되, 상기 인코딩 방법은,
상기 K개의 정보 비트, 상기 J개의 제1 유형 보조 비트 및 상기 J'개의 제2 유형 보조 비트를 송신하기 위해 M개의 서브채널(subchannel)로부터 K'개의 서브채널을, 상기 서브채널의 신뢰도에 기반하여, 발신 디바이스에 의해 선택하는 단계 - 상기 K'개의 서브채널 중 임의의 것의 신뢰도는 나머지 M-K'개의 서브채널 중 임의의 것의 신뢰도보다 크거나 같음 - 와,
상기 J개의 제1 유형 보조 비트에 대응하는 서브채널의 위치, 상기 J'개의 제2 유형 보조 비트에 대응하는 서브채널의 위치 및 상기 K개의 정보 비트에 대응하는 서브채널의 위치에 기반하여, 인코딩될 시퀀스(to-be enbcoded sequence)에 대해 폴라 인코딩을, 상기 발신 디바이스에 의해 수행하는 단계와,
인코딩된 시퀀스를, 상기 발신 디바이스에 의해 발신하는 단계를 포함하는
방법.
제1항에 있어서,
상기 제2 유형 보조 비트는 패러티 검사(parity check) 비트인,
방법.
제2항에 있어서,
J'=3 인,
방법.
제2항 또는 제3항에 있어서,
N=64이고 19≤K'<38인 경우, 상기 J'개의 패러티 검사 비트를 송신하기 위해 사용되는 서브채널의 번호는 번호 {56, 52, 50, 49, 44, 42, 41, 38, 37, 35, 28, 26, 25, 22, 21, 19, 14, 13, 11, 7} 중 J'개인,
방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
N>M인 경우, 상기 방법은, 상기 발신 디바이스에 의해, 모 코드 시퀀스 내의 N-M개 비트에 대응하는 서브채널을 펑처링된(punctured) 서브채널로서 선택하는 단계를 더 포함하는,
방법.
제5항에 있어서,
상기 방법은 상기 펑처링된 서브채널에 기반하여 레이트 매칭(rate matching)을 수행하는 단계를 더 포함하는,
방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 발신 디바이스는, K' 및 N에 기반하여, 왼쪽에서 오른쪽으로의 순서로 사전저장된 표(prestore table)로부터 펑처링된 서브채널의 것이 아닌 J'개의 번호를 순차적으로 선택하되, 상기 J'개의 번호에 대응하는 서브채널은 상기 J'개의 제2 유형 보조 비트를 송신하기 위해 사용되고,
상기 사전저장된 표는 표

의 일부 또는 전체 내용인,
방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 J'개의 제2 유형 보조 비트에 대응하는 상기 서브채널은, 펑처링된 서브채널이 아니고 상기 K'개의 서브채널 중에서 행 가중치(row weight) Wmin을 갖는 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 상기 K'개의 서브채널 중에서 행 가중치 Wmin을 갖는 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이되, Wmin은 상기 K'개의 서브채널의 최소 행 가중치인,
방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 유형 보조 비트는 CRC 비트인,
방법.
인코딩 장치로서, 상기 인코딩 장치는,
인코딩될 시퀸스를 판정하도록 구성되고, K개의 정보 비트, J개의 제1 유형 보조 비트 및 J'개의 제2 유형 보조 비트를 송신하기 위해 M개의 서브채널로부터 K'개의 서브채널을, 상기 서브채널의 신뢰도에 기반하여 선택하도록 구성된 제1 모듈 - 상기 K'개의 서브채널 중 임의의 것의 신뢰도는 나머지 M-K'개의 서브채널 중 임의의 것의 신뢰도보다 크거나 같고, M은 인코딩 후에 획득되는 코드 길이이며, K는 정보 비트의 개수이고, J는 제1 유형 보조 비트의 개수이며, J'은 제2 유형 보조 비트의 개수이고, K+J+J'=K'임 - 과,
상기 J개의 제1 유형 보조 비트에 대응하는 서브채널의 위치, 상기 J'개의 제2 유형 보조 비트에 대응하는 서브채널의 위치 및 상기 K개의 정보 비트에 대응하는 서브채널의 위치에 기반하여 상기 인코딩될 시퀀스에 대해 폴라 인코딩을 수행하도록 구성된 제2 모듈 - 폴라 코드의 모 코드 길이는 N임 - 과,
인코딩된 시퀀스를 발신하도록 구성된 제3 모듈을 포함하는
장치.
제10항에 있어서,
상기 제2 유형 보조 비트는 패러티 검사 비트인,
장치.
제11항에 있어서,
J'=3 인,
장치.
제11항 또는 제12항에 있어서,
N=64이고 19≤K'<38인 경우, 상기 J'개의 패러티 검사 비트를 송신하기 위해 사용되는 서브채널의 번호는 번호 {56, 52, 50, 49, 44, 42, 41, 38, 37, 35, 28, 26, 25, 22, 21, 19, 14, 13, 11, 7} 중 J'개인,
장치.
제10항 내지 제12항 중 어느 한 항에 있어서,
N>M인 경우, 상기 장치는 또한, 모 코드 시퀀스 내의 N-M개 비트에 대응하는 서브채널을 펑처링된 서브채널로서 선택하는,
장치.
제14항에 있어서,
상기 장치는 상기 펑처링된 서브채널에 기반하여 레이트 매칭을 수행하도록 구성된 레이트 매칭 모듈을 더 포함하는,
장치.
제10항 내지 제12항 중 어느 한 항에 있어서,
상기 제1 모듈은, K' 및 N에 기반하여, 왼쪽에서 오른쪽으로의 순서로 사전저장된 표로부터 펑처링된 서브채널의 것이 아닌 J'개의 번호를 순차적으로 선택하되, 상기 J'개의 번호에 대응하는 서브채널은 상기 J'개의 제2 유형 보조 비트를 송신하기 위해 사용되고,
상기 사전저장된 표는 표

의 일부 또는 전체 내용인,
장치.
제10항 내지 제12항 중 어느 한 항에 있어서,
상기 J'개의 제2 유형 보조 비트에 대응하는 상기 서브채널은, 펑처링된 서브채널이 아니고 상기 K'개의 서브채널 중에서 행 가중치 Wmin을 갖는 서브채널 중에서 서브채널 번호의 내림차순으로 순위화된 앞의 J'개의 서브채널이거나, 펑처링된 서브채널이 아니고 상기 K'개의 서브채널 중에서 행 가중치 Wmin을 갖는 서브채널 중에서 신뢰도의 내림차순으로 순위화된 앞의 J'개의 서브채널이되, Wmin은 상기 K'개의 서브채널의 최소 행 가중치인,
장치.
제10항 내지 제12항 중 어느 한 항에 있어서,
상기 제1 유형 보조 비트는 CRC 비트인,
장치.
인코딩 장치로서, 상기 인코딩 장치는,
제1항 내지 제3항 중 어느 한 항에 따른 방법을 수행하도록 구성된 적어도 하나의 프로세서를 포함하는,
장치.
제19항에 있어서,
상기 장치는 상기 적어도 하나의 프로세서에 의해 실행될 프로그램을 저장하도록 구성된 적어도 하나의 메모리를 더 포함하는,
장치.
디코딩 방법으로서, 디코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 수신된 디코딩될 시퀀스의 길이는 M이며, 정보 비트의 개수는 K이고, 제1 유형 보조 비트의 개수는 J이며, 제2 유형 보조 비트의 개수는 J'이고, K+J+J'=K'이되, 상기 디코딩 방법은,
상기 K개의 정보 비트, 상기 J개의 제1 유형 보조 비트 및 상기 J'개의 제2 유형 보조 비트를 송신하기 위해 M개의 서브채널로부터 K'개의 서브채널을, 상기 서브채널의 신뢰도에 기반하여, 수신 디바이스에 의해 선택하는 단계 - 상기 K'개의 서브채널 중 임의의 것의 신뢰도는 나머지 M-K'개의 서브채널 중 임의의 것의 신뢰도보다 크거나 같음 - 와,
상기 J개의 제1 유형 보조 비트에 대응하는 서브채널의 위치, 상기 J'개의 제2 유형 보조 비트에 대응하는 서브채널의 위치 및 상기 K개의 정보 비트에 대응하는 서브채널의 위치에 기반하여 상기 디코딩될 시퀀스에 대해 폴라 디코딩을, 상기 수신 디바이스에 의해 수행하는 단계를 포함하는,
방법.
제21항에 있어서,
상기 제2 유형 보조 비트는 패러티 검사 비트인,
방법.
제22항에 있어서,
J'=3 인,
방법.
제22항에 있어서,
N=64이고 19≤K'<38인 경우, 상기 J'개의 패러티 검사 비트를 송신하기 위해 사용되는 서브채널의 번호는 번호 {56, 52, 50, 49, 44, 42, 41, 38, 37, 35, 28, 26, 25, 22, 21, 19, 14, 13, 11, 7} 중 J'개인,
방법.
디코딩 장치로서, 디코딩 프로세스에서 사용되는 모 코드 길이는 N이고, 코드 레이트는 R이며, 인코딩 후에 획득되는 코드 길이는 M이고, 정보 비트의 개수는 K이며, 제1 유형 보조 비트의 개수는 J이고, 제2 유형 보조 비트의 개수는 J'이며, K+J+J'=K'이되, 상기 디코딩 장치는,
디코딩될 시퀀스를 획득하도록 구성된 제1 모듈과,
상기 K개의 정보 비트, 상기 J개의 제1 유형 보조 비트 및 상기 J'개의 제2 유형 보조 비트를 송신하기 위해 M개의 서브채널로부터 K'개의 서브채널을, 상기 서브채널의 신뢰도에 기반하여 선택하도록 구성된 제2 모듈 - 상기 K'개의 서브채널 중 임의의 것의 신뢰도는 나머지 M-K'개의 서브채널 중 임의의 것의 신뢰도보다 크거나 같음 - 과,
디코딩된 시퀀스를 획득하기 위해 상기 선택된 K'개의 서브채널에 기반하여 상기 디코딩될 시퀀스에 대해 폴라 디코딩을 수행하도록 구성된 제3 모듈을 포함하는
장치.
제25항에 있어서,
상기 제2 유형 보조 비트는 패러티 검사 비트인,
장치.
제26항에 있어서,
J'=3 인,
장치.
제26항 또는 제27항에 있어서,
N=64이고 19≤K'<38인 경우, 상기 J'개의 패러티 검사 비트를 송신하기 위해 사용되는 서브채널의 번호는 번호 {56, 52, 50, 49, 44, 42, 41, 38, 37, 35, 28, 26, 25, 22, 21, 19, 14, 13, 11, 7} 중 J'개인,
장치.
디코딩 장치로서, 상기 디코딩 장치는,
제21항 내지 제24항 중 어느 한 항에 따른 방법을 수행하도록 구성된 적어도 하나의 프로세서를 포함하는,
장치.
제29항에 있어서,
상기 장치는 상기 적어도 하나의 프로세서에 의해 실행될 프로그램을 저장하도록 구성된 적어도 하나의 메모리를 더 포함하는,
장치.
컴퓨터 판독가능 저장 매체로서,
상기 매체는 컴퓨터 실행가능 명령어를 저장하고, 발신 디바이스의 적어도 하나의 프로세서가 상기 컴퓨터 실행가능 명령어를 실행하는 경우, 상기 발신 디바이스는 제1항 내지 제3항 중 어느 한 항에 따른 인코딩 방법을 실행하는,
컴퓨터 판독가능 저장 매체.
컴퓨터 판독가능 저장 매체로서,
상기 매체는 컴퓨터 실행가능 명령어를 저장하고, 수신 디바이스의 적어도 하나의 프로세서가 상기 컴퓨터 실행가능 명령어를 실행하는 경우, 상기 수신 디바이스는 제21항 내지 제24항 중 어느 한 항에 따른 디코딩 방법을 실행하는,
컴퓨터 판독가능 저장 매체.
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