KR102180014B1 - Ta2O5/In2O3 적층구조의 제조방법 및 이에 따라 제조된 적층구조 - Google Patents

Ta2O5/In2O3 적층구조의 제조방법 및 이에 따라 제조된 적층구조 Download PDF

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Abstract

본 발명은 박막 트랜지스터에 이용되는 Ta2O5/In2O3 적층구조의 제조방법 및 이에 따라 제조된 Ta2O5/In2O3 적층구조에 관한 것이다. 본 발명에 따라 Ta2O5/In2O3 적층구조를 제조하는 경우, Ga 또는 Zn과 같은 도펀트를 첨가하지 않고도 고품질의 비정질 In2O3 박막을 만들 수 있으며, Ta2O5와 In2O3의 상호작용으로 제조된 Ta2O5/In2O3 적층구조를 포함하는 박막 트랜지스터는 투명도와 캐리어 이동도가 향상된다.

Description

Ta2O5/In2O3 적층구조의 제조방법 및 이에 따라 제조된 적층구조{A manufacturing method for Ta2O5/In2O3 multi-layer structure and a multi-layer structure prepared therefrom}
본 발명은 박막 트랜지스터에 이용되는 Ta2O5/In2O3 적층구조의 제조방법 및 이에 따라 제조된 Ta2O5/In2O3 적층구조에 관한 것이다.
고해상도 TFT-LCD 및 대형 AMOLED TV의 등장으로 기존 비정질 실리콘(a-Si; Amorphous Silicon) 또는 저온다결정 실리콘(LTPS; Low-Temperature Polycrystalline Silicon)을 대체할 수 있는 반도체 소재에 대한 관심이 매우 높다. 특히, 전하이동도가 0.5~1.0 cm2 V-1 s-1 수준에 불과한 a-Si 박막 트랜지스터(TFT; Thin-Film Transistor)는 고해상도, 대화면 디스플레이에 적용되기 어렵다. 중대형 AMOLED 구현을 위해서는 이를 구동하는 TFT가 대면적 균일도 및 전류신뢰성이 동시에 만족해야 한다. 비정질 Si은 대면적 균일도는 좋으나 전류신뢰성이 낮은 것으로 알려져 있다. 그에 반해 산화물 TFT의 경우는 대면적 균일도 및 전류신뢰성을 동시에 만족하기 때문에 산화물 TFT를 이용한 기술의 중요성이 커지고 있다.
산화물 TFT는 2000년대 초반 이후 IGZO(Indium Gallium Zinc Oxide) 물질 등의 개발로 급속한 연구 개발이 진행되어 왔으며 이미 일부 제품의 경우 상용화가 진행되었다. 특히, 실리콘과 다르게 비정질 상태에서도 산화물 TFT는 우수한 전자 이동도, 넓은 광학 밴드 갭 및 기계적 유연성 등과 같은 많은 장점을 가지고 있다.
재현성이 높은 고성능 전자 소자를 제조하기 위해서는 균일한 비정질 박막이 필수적으로 형성되어야 한다. IGZO의 경우, Ga 및 Zn으로 In2O3를 도핑하여 균일한 비정질 박막을 형성한다. 그러나, 이러한 도핑공정은 도펀트의 양을 주의 깊게 제어해야 하며, 스퍼터링 또는 펄스 레이저 증착 (PLD) 시스템용 고진공 챔버를 사용해야하고, 일반적으로 복잡한 막증착 프로세스를 필요로 한다는 문제가 있다(특허문헌 1 및 2).
[특허문헌 1] 한국등록특허 제10-1830494호 [특허문헌 2] 한국등록특허 제10-1812702호
본 발명은 도펀트를 사용하지 않고도 투명도와 캐리어 이동도가 향상된 Ta2O5/In2O3 적층구조를 제조하는 방법 및 이에 따라 제조된 Ta2O5/In2O3 적층구조를 제공하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 하나의 양태로 기판 위에 Ta2O5를 코팅하는 단계 및 상기 코팅된 Ta2O5 막(layer)에 In2O3를 코팅하는 단계를 포함하는 Ta2O5/In2O3 적층구조의 제조방법을 제공한다.
본 발명은 다른 하나의 양태로 상기 제조방법에 따라 제조되는 Ta2O5/In2O3 적층구조를 제공한다.
본 발명은 또 다른 하나의 양태로 상기 Ta2O5/In2O3 적층구조를 포함하는 박막 트랜지스터를 제공한다.
본 발명에 따라 Ta2O5/In2O3 적층구조를 제조하는 경우, Ga 또는 Zn과 같은 도펀트를 첨가하지 않고도 고품질의 비정질 In2O3 박막을 만들 수 있다. Ta2O5를 코팅한 후 Ta2O5 코팅면 상부에 In2O3의 코팅하는 경우 Ta2O5가 In2O3 결정화를 억제하고 코팅 계면에서 산소 결핍을 감소시킨다. 이와 같이 Ta2O5와 In2O3의 상호작용으로 제조된 Ta2O5/In2O3 적층구조를 포함하는 박막 트랜지스터(TFT)는 투명도와 캐리어 이동도가 향상된다.
도 1은 Ta2O5/In2O3 적층구조의 제조공정을 간략히 나타낸 것이다.
도 2는 Ta2O5/In2O3 적층구조의 표면의 원자현미경(AMF) 사진을 나타낸 것이다.
도 3은 Glass/ITO/Ta2O5/In2O3 적층구조의 300nm~800nm 가시광 영역에서 광투과율을 측정한 결과이다.
도 4는 Ta2O5, In2O3 및 Ta2O5/In2O3 적층구조에 대해 X선 광전자 분광법 (XPS)을 수행한 결과를 나타낸 것이다.
도 5는 XPS를 사용한 (a)Ta2O5/In2O3 및 (b)SiO2/In2O3 적층구조의 뎁스 프로파일링(depth profiling) 결과를 나타낸 것이다.
도 6은 Ta2O5/In2O3 적층구조의 전자 밴드 구조를 확인하기 위한 자외선 광전자 분광측정(UPS) 결과를 나타낸 것이다.
도 7은 어닐링 온도에 따른 Ta2O5, In2O3 막 및 Ta2O5/In2O3 적층구조의 XRD 측정 결과를 나타낸 것이다.
도 8은 SiO2/In2O3 및 Ta2O5/In2O3 적층구조의 내부 결정구조 및 형태를 관찰하기 위한 투과 전자 현미경(TEM) 분석 결과를 나타낸 것이다.
도 9는 SiO2/In2O3 및 Ta2O5/In2O3 샘플에 대한 EDS 라인 프로파일을 나타낸 것이다.
도 10은 SiO2/In2O3 및 Ta2O5/In2O3 적층구조를 사용한 TFT 샘플의 In2O3 막의 전자 특성을 시험한 결과를 나타낸 것이다.
이에. 본 발명은 하나의 양태로 기판 위에 Ta2O5를 코팅하는 단계; 및 상기 코팅된 Ta2O5 막(layer)에 In2O3를 코팅하는 단계;를 포함하는 Ta2O5/In2O3 적층구조의 제조방법을 제공한다.
하나의 구체적인 실시예로 상기 기판은, 폴리이미드(polyimide, PI), 폴리아미드(polyamide, PA), 폴리아미드-이미드(polyamide-imide), 폴리우레탄(polyurethane, PU), 폴리우레탄아크릴레이트(polyurethaneacrylate, PUA), 폴리아크릴아미드(polyacrylamide, PA), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET), 폴리에테르 설폰(Polyether sulfone, PES), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리에테르이미드(polyetherimide, PEI), 폴리다이메틸실록세인(polydimethylsiloxane, PDMS), 폴리에틸렌(polyethylene, PE), 폴리비닐알코올(Polyvinyl alcohol, PVA), 폴리스틸렌(Polystyrene, PS), 이축연신폴리스틸렌(biaxially oriented PS, BOPS), 아크릴수지, 실리콘수지, 불소수지, 변성에폭시수지, 유리 또는 강화유리 중 어느 하나일 수 있다.
하나의 구체적인 실시예로 상기 코팅은 펄스 레이저 증착(PLD), 열증착(thermal deposition), 전자빔증착(electron beam deposition), 인쇄(printing), 습식 용액(wet solution), 스퍼터링(sputtering) 및 스핀-코팅(spin-coating) 중 어느 하나의 방법으로 실시할 수 있다. 바람직하게는 습식 용액(wet solution) 또는 스핀-코팅(spin-coating) 방법을 이용한다. 보다 바람직하게는 스핀-코팅(spin-coating) 방법을 이용한다.
본 발명은 다른 하나의 양태로, 상기 제조방법에 따라 제조되는 Ta2O5/In2O3 적층구조를 제공한다.
본 발명의 하나의 구체적인 구현예로, 상기 Ta2O5/In2O3 적층구조는 전자 이동도(μe)가 20 내지 81 cm2 V-1 s-1인 것이 바람직하다.
본 발명의 하나의 구체적인 구현예로, 상기 Ta2O5/In2O3 적층구조는 문턱전압이하 스윙(SS) 값이 0.09 내지 0.028 V dec-1인 것이 바람직하다.
본 발명의 하나의 구체적인 구현예로, 상기 Ta2O5/In2O3 적층구조는 370nm~800nm 가시광 영역에서 약 70 내지 90%의 뛰어난 광투과율을 나타내는 것이 바람직하다.
본 발명은 또 다른 하나의 양태로, 상기 Ta2O5/In2O3 적층구조를 포함하는 박막 트랜지스터를 제공한다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시한다. 그러나 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐, 하기 실시예에 의해 본 발명의 내용이 한정되는 것은 아니다.
[실시예]
실시예 1: Ta 2 O 5 /In 2 O 3 적층구조 제조
탄탈륨(V) 에톡사이드(Tantalum (V) ethoxide)와 인듐(III) 이소프로폭사이드(indium (III) isopropoxide)를 각각 300 mg·mL-1과 70 mg·mL-1의 농도로 2-메톡시 에탄올(2-methoxyethanol)에 용해시켜 Ta2O5와 In2O3 전구체 용액을 각각 제조하였다.
상기 전구체 용액을 60℃의 핫플레이트에 30분 동안 올려두었다. 막(film) 코팅 전에, 전구체 용액을 0.45㎛ PTFE 주사기 필터로 여과하여 미리 세척된 유리바이알에 담았다. 전구체 용액 40㎕ 취하여 회전 기판(spinning substrates) 상에서 3000rpm으로 분배하였다. 상기 분배 공정은 N2로 충진된 글로브 박스에서 수행하였다.
Ta2O5 막을 제조하기 위해, Ta2O5 전구체 용액을 기판 위에 스핀-코팅(Spin-Coating)하였다. 코팅 후 코팅된 필름을 대기 중에서 200℃로 1시간 동안 어닐링(annealing)하였다. 이는 Ta2O5 전구체 용액을 완전히 가수분해하고 조밀한(compact) Ta2O5막을 형성하기 위한 것이다. 가수분해 과정에서 대기 중의 수분은 금속 알콕시화물 리간드(metal alkoxide ligand) 결합을 금속 수산화물(metal hydroxide)로 바꾸어 주며, 부산물로(byproduct)로 알코올이 생성된다.
Ta2O5/In2O3 적층구조를 제조하기 위해, Ta2O5이 코팅된 상기 기판을 N2로 충진 된 글로브박스에 넣었다. 그 다음, In2O3 전구체 용액을 Ta2O5 막의 상부에 스핀-코팅하였다. 마지막으로 In2O3 막을 대기 중에서 300℃로 어닐링하였다.
실시예 2: 박막 트랜지스터(thin film transistor; TFT) 제조
TFT의 구성으로 Glass/ITO 기판을 게이트로 사용하고 드레인 및 소스 접촉전극으로 Ag(상부 전극)를 사용하는 BG-TC(bottom-gate top-contact) 구조를 사용하였다.
유리/ITO 및 Si/SiO2(200nm, 열 성장) 기준 기판을 아세톤 및 이소프로필 알콜을 사용하여 초음파기(ultra-sonicator)로 순차적으로 세정하였다. 그 다음 세정된 기판을 100℃의 오븐에서 밤새 건조시켰다.
Ta2O5 막, In2O3 막 또는 Ta2O5/In2O3 적층구조는 기판 상에 실시예 1의 방법을 사용하여 재조하였다.
모든 막을 코팅한 후, 기판을 고진공 챔버(<10-6 Torr)에 넣고, Ag(100 nm)를 새도우 마스크(shadow mask)를 사용한 진공열증착법으로 증착시켰다. 채널 길이 및 폭은 각각 30 및 3000μm이었다.
실시예 3: Ta 2 O 5 /In 2 O 3 적층구조 특성 분석
모든 측정 절차는 N2가 채워진 글로브 박스에서 수행하였다.
3-1. 광투과율 특성 분석
광투과율 특성은 분광 광도계(Varian Carry 5000)를 이용하여 1nm 분해능으로 가시광(300nm~800nm) 영역에서 측정하였다. ITO를 코팅한 유리 위의 Ta2O5/In2O3 적층구조를 코팅하고 광투과율 스펙트럼을 측정하고 그 결과를 도 3에 나타내었다.
도 3에 나타난 바와 같이, 상기 Ta2O5/In2O3 적층구조는 370nm~800nm 가시광 영역에서 약 70 내지 90%의 뛰어난 광투과율을 나타냈다.
따라서, 본 발명에 따른 Ta2O5/In2O3 적층구조는 광학 특성이 우수하므로, 발광 트랜지스터, 광검출기, 광트랜지스터 등 투명한 또는 집적된 광전자 장치에 다양하게 활용될 수 있다.
3-2. XPS 분석
Ta2O5/In2O3 적층구조의 화학특성을 확인하기 위해 X선 광전자 분광측정(XPS)을 수행 하였다.
광전자분광기(Thermo Fisher Scientific, ESCALAB 250XI)를 사용하여 XPS 측정을 수행하였다. 높은 레벨의 노이즈를 제거하기 위해 FFT(fast Fourier transform) 필터를 이용하여 수집된 스펙트럼을 평탄화하였다. Al Ka를 900μm 스폿 크기의 X선 소스원으로 사용하였으며, 모든 스펙트럼은 5회 스캔한 다음 평균화하였다.
각 요소에 대한 스캔 영역은 계측기의 데이터베이스에서 선택되었다. XRD 패턴을 3kW에서 고해상도 XRD장비(D8 Advance, Bruker), 흑연 단색화기, Cu-클로즈드 X-선 튜브 전원과 신틸레이션 카운터를 사용하여 수집하였다. 측정기기는 10°에서 60°까지 0.02°θ)의 스텝 크기로 작동되었다.
상기 방법에 따라 용액 처리된 Ta2O5, In2O3 및 Ta2O5/In2O3 적층구조의 원소 및 화학적 특성을 특성화하기 위해 X선 광전자 분광법 (XPS)을 수행하였다. 그 결과를 도 4에 나타내었다.
도 4에 나타난 바와 같이, 26.2eV에서의 Ta 4f7/2 피크는 Ta2O5 박막에서 Ta의 산화 상태가 Ta5+ 임을 나타낸다. 스핀궤도 쌍인 Ta 4f5/2가 28.2eV에서 관찰되었으며 이는 Ta의 스핀 궤도 분열 에너지(1.92eV)와 일치한다. 그러나 Ta2O5/In2O3 적층구조에서는 이 영역에서 Ta 피크가 관찰되지 않았다. 이로써, Ta2O5/In2O3 적층구조에서는 In2O3 박막이 Ta2O5 유전체를 완전히 덮고 있음을 알 수 있다. In 3d 스펙트럼 수행 결과, In 3d3/2 및 In 3d5/2 성분에 각각 상응하는 444.9 및 452.4eV의 두 스핀궤도 이중 피크가 In2O3 및 Ta2O5/In2O3 적층구조 샘플 모두에 나타났다.
Ta2O5, In2O3 및 Ta2O5/In2O3 적층구조의 O1s 스펙트럼을 살펴보면, In2O3 및 Ta2O5/In2O3 적층구조는 530.3eV에서 강한 O1s 피크 및 531.8eV에서 나타나는 숄더에서 동일한 거동을 보이는 것으로 나타났다. 그러나 많은 종류의 화학 결합이 O1s 피크에 대해 매우 좁은 범위 내에서 반영될 수 있으므로 O1 피크만으로 산소에 대한 특정 결합 상태가 존재하는 것으로 간주하기는 어렵다. In2O3의 표면 분석에서 상기 숄더는 일반적으로 금속 산화물의 산소 결핍 상태와 표면 수산기의 조합으로 인해 발생한다고 생각된다. Ta2O5 박막은 530.7eV의 결합 에너지에서 대칭 O1s 피크를 보였으며, 이는 In2O3에 비해 낮은 결합 에너지 방향으로 약간 이동된 것이다.
In 3d 및 O1s 영역 모두에서 In2O3 및 Ta2O5/In2O3 적층구조의 스펙트럼은 완전히 겹쳐지나 Ta2O5의 스펙트럼은 이들 스펙트럼과 겹쳐지지 않는 것으로 나타났다. 이는 In2O3 표면의 화학 결합의 성질이 하부의 유전체 물질에 의해 영향을 받지 않는다는 것을 의미한다.
XPS를 사용한 Ta2O5/In2O3 (도 5(a)) 및 SiO2/In2O3 (도 5(b)) 적층구조의 뎁스 프로파일링(depth profiling) 결과는 도 5에 나타낸 바와 같다. 도 5에 나타난 바와 같이, SiO2/In2O3에 비해 O1s 스펙트럼에서 Ta2O5/In2O3 사이의 계면에서 숄더 강도가 감소함을 알 수 있다. 이는 Ta2O5/In2O3 사이의 계면에서 In2O3상에 산소 결핍이 억제됨을 나타낸다.
3-3. UPS 분석
Ta2O5/In2O3 적층구조의 전자 밴드 구조를 확인하기 위해 자외선 광전자 분광측정(UPS)을 수행하였다.
UPS 측정을 위해, 샘플을 예비 세정된 ITO 기판 상에 준비하고 XPS에 사용 된 것과 동일한 기기를 사용하여 측정하였다. 측정결과는 도 6에 나타낸 바와 같다.
도 6에서 볼 수 있듯이 두 금속 산화물 사이에 무시할 수 있는 정도의 페르미 레벨 오프셋이 관찰되었다. 이로써, Ta2O5/In2O3 적층구조에서 밴드 벤딩(band bending)이 발생하지 않음을 알 수 있다. 따라서, Ta2O5 /In2O3 적층구조는 채널 내의 이동 전하 캐리어를 증가시키는 ZnO/In2O3의 경우와 반대로, 채널 내의 과량의 이동 전하 캐리어를 억제한다. 이는 Zn, Sn 또는 Ga과 같은 원소로 도핑하는 것과 유사한 결과를 나타내는 것이다.
3-4. 어닐링 온도에 따른 XRD 분석
어닐링 온도에 따른 Ta2O5/In2O3 적층구조의 XRD 분석을 수행하였다. SiO2 기판에 Ta2O5 및 In2O3을 각각 코팅한 것과 SiO2 기판에 본 발명의 Ta2O5/In2O3 적층구조를 코팅한 것을 비교하였다. 어닐링 온도는 300℃ 및 500℃로 하여 각각 실시하였다. XRD 분석 결과는 도 7에 나타낸 바와 같다.
In2O3 막을 300℃에서 어닐링한 경우(도 7의 (a))에는 회절 피크가 관찰되지 않았다. 3 개의 샘플 중 어느 것도 검출 가능할 정도로 결정화가 개시되지 않은 것으로 나타났다.
In2O3 막의 어닐링 온도를 500℃로 증가한 경우(도 7의 (b)), SiO2 기판 상에 증착된 In2O3 막은 빅스바이트 상(bixbyite phase)의 (211), (222), (400) 및 (440) 회절면에 대응하는 회절 피크로 결정화되기 시작하였다. 반면, Ta2O5 막은 비정질 상태로 남아있었다. SiO2 기판 상에 증착된 In2O3 막의 경우와 달리, Ta2O5에 증착된 In2O3(Ta2O5/In2O3 적층구조)의 경우에는 주요한 회절 피크가 나타나지 않았다. 이는 비정질 In2O3 구조가 500℃까지 유지되고, 하부의 Ta2O5 막이 In2O3의 결정화를 억제한다는 것을 의미한다.
TFT에서 In2O3 채널의 결정성을 제어하는 것은 매우 어렵고 중요한 문제이다. 비정질 In2O3가 미세 결정질 In2O3 상보다 높은 전자 이동도를 나타내기 때문이다. 종래에는 In2O3의 비정질상을 얻기 위해서는 복잡한 도핑공정(도펀트로서의 Ga 또는 Zn)을 거쳐야만 하였다.
그러나 상기 실험 결과에서 알 수 있듯이, 본 발명에 따라 Ta2O5/In2O3 적층구조를 제조하는 경우 In2O3 결정 성장을 간단하고 효과적으로 제어할 수 있다.
3-5. TEM 분석
SiO2/In2O3 및 Ta2O5/In2O3 적층구조의 내부 결정구조 및 형태를 관찰하기 위해 투과 전자 현미경(TEM) 분석을 실시하였다.
300℃에서 1 시간 동안 어닐링된 단면 시편 (SiO2/In2O3 및 Ta2O5/In2O3)과 5 분 동안 어닐링된 단면 시편(Ta2O5/In2O3)을 이용하여 원자 스케일 해상도로 관찰하였다. 단면 TEM샘플은 집속 이온빔(FIB) 장비(Helios 450HP FIB, FEI)를 사용하여 준비하였고, HR-TEM 이미지는 JEM-2100F(JEOL)를 사용하여 얻었다.
도 8의 (a) 및 (d)에 도시된 바와 같이, SiO2/In2O3의 경우 무작위로 배향된 결정 응집체가 In2O3 층 내부에 존재하는 것이 명확하게 관찰되었다. 그러나 도 8의 (b) 및 (e)에 도시된 바와 같이 Ta2O5/In2O3 경우 In2O3 층의 결정성은 현저히 감소되으며, In2O3의 상은 완전히 균질한 것처럼 보인다. 이와 같은 결과는 Ta2O5 경계면에서 In2O3 결정화가 억제되었음을 나타내는 XRD 결과와 일치한다.
도 8의 (c)와 (f)에 나타난 바와 같이, 5 분 동안 어닐링한 Ta2O5/In2O3 샘플의 경우 In2O3 막 내부에서 현저하게 균일한 비정질상이 관찰되었다. 균질하고 비정질인 In2O3 막은 하기에서 설명하는 바와 같이 우수한 TFT 성능을 나타낸다.
3-6. EDS 분석
유전체와 채널층 사이의 계면의 분리정도를 확인하기 위해 에너지 분산 X선 분광법(EDS)을 실시하였다. SiO2/In2O3 및 Ta2O5/In2O3 샘플에 대한 EDS 라인 프로파일은 도 9에 나타낸 바와 같다.
Ta2O5/In2O3 적층구조의 경우 Ta2O5와 In2O3 사이의 계면이 명확하게 분리되어있어 In2O3 막이 계면에서 어떠한 혼합 상태도 없이 형성되었음을 알 수 있다.
유전체와 채널 사이의 계면 상태는 TFT 동작에서 매우 중요하기 때문에, Ta2O5/In2O3 적층구조의 부드럽게 잘 분리된 계면은 TFT의 우수성과 관련된다.
3-7. 박막 트랜지스터(TFT)의 전자 특성 분석
SiO2/In2O3 및 Ta2O5/In2O3 적층구조를 사용한 TFT 샘플을 제작하여 각각에 대한 In2O3 막의 전자 특성을 시험하였다. 상기 TFT 샘플은 실시예 2의 방법에 따라 보텀 게이트 (bottom-gate) 상단 접촉 구조로 제작되었다.
반도체 파라메터 분석기 (Semiconductor parameter analyzer, Keithley 4200-SCS)를 사용하여 상기 박막의 전기적 특성 분석을 수행하였다.
우선, 비교예로서 SiO2/In2O3 적층구조를 갖는 TFT를 테스트하였다. 도 10의 (a) 및 (b)와 하기 표 1에 나타난 바와 같이 SiO2/In2O3 적층구조를 갖는 In2O3 TFT는 VDS 60 V에서 3.53 cm2 V-1 s-1의 전자 이동도(μe)를 갖는 정상 n형 거동을 나타내었다.
Dielectric layer Annealing time
[min.]
μ e
[cm2V-1s-1]
I on
[mA]
I off
[nA]
I on/I off SS
[V dec-1]
V th
[V]
I 0
[A]
SiO2 60 3.53 (2.50) 5.75 1.45 3.97×106 4.42 -6.61 2.46×10-4
Ta2O5 0.5 20.1 (19.4) 0.92 0.15 6.09×106 0.09 1.20 3.28×10-10
1 77.5 (63.3) 3.49 10.0 3.49×105 0.14 1.01 1.10×10-8
5 86.1 (76.9) 4.80 9.31 5.16×105 0.14 0.84 1.08×10-8
20 64.9 (63.8) 4.27 306 1.40×104 0.28 0.51 3.15×10-7
도 10의 (c) 및 (d)와 상기 표 1에 나타낸 바와 같이 Ta2O5/In2O3 적층구조의 제조공정을 최적화하기 위해, 다양한 시간 동안 In2O3 막을 어닐링하여 Ta2O5/In2O3 적층구조를 포함하는 TFT를 준비했다. 모든 Ta2O5/In2O3 적층구조를 포함하는 TFT 샘플은 전하 수송 특성이 우수한 것으로 나타났고, 단 30 초 동안 어닐링 된 샘플조차도 20 cm2 V-1 s-1의 양호한 전자이동도(μe)를 나타내었으며 0.09 V dec-1의 특히 낮은 문턱전압이하 스윙(SS)을 나타내었다. 1 분 동안 어닐링한 경우, μe는 70 cm2 V-1 s-1 이상으로 급격히 증가하였다. 반면 Ta2O5/In2O3 TFT에 대한 최적의 어닐링 시간은 5 분으로 나타났으며, μe는 86.1 cm2 V-1 s-1이었다.
게이트(VGS) 및 드레인(VDS) 전압이 배 이상 낮더라도(~ 3V) 작동 전류(I on)는 2 mA 이상으로 나타나 SiO2/In2O3 적층구조를 갖는 TFT에 비해 감소하지 않았다.
이것은 Ta2O5가 높은 유전 상수를 갖는 게이트 유전체로서 효과적으로 기능하여 SiO2 사용한 경우 60 V VGS 및 VDS와 비교하여 유사한 전기장을 3 V VGS 및 VDS에서도 제공한다는 것을 나타낸다. Ion을 거의 변화시키지 않고도 동작 전압을 감소시키면 전자 이동도가 높아진다. 또한 낮은 동작 전압으로 인해 0.14V dec-1의 현저하게 낮은 SS 값이 얻어졌다. SS는 하기 수학식 1에 따라 계면 트랩 밀도와 밀접한 관련이 있다.
Figure 112018054061841-pat00001
상기 식에서 N t 는 총 계면 트랩 상태, k는 볼츠만 상수, C ox 는 유전체층의 단위 면적당 커패시턴스 밀도이다.
상기 식 1을 바탕으로, Ta2O5과 In2O3 막 사이의 균질하고 매끄러운 계면은 상대적으로 트랩과 결함 상태가 없으므로 낮은 SS 값을 갖는다. 이것은 4.42V dec-1의 높은 SS가 관찰되는 SiO2/In2O3 적층구조의 TFT의 결과와 대조적이다. 이는 나노 결정질 SiO2/In2O3 계면에서 발생하는 입자 결정 산란(grain boundary scattering) 및 계면 트랩 상태에 기인한 것일 수 있다.
또한, 임계 전압(Vth)은 -6.61V에서 0.82V로 양으로 시프트 되었고, VGS = 0 V에서의 드레인 전류(I0)는 SiO2/In2O3의 0.25mA에서 및 Ta2O5/In2O3의 10.8nA로 크게 감소하였다.
상기 Vth와 I0는 채널 층의 캐리어 농도와 밀접한 관련이 있다. 상기의 XPS 분석 데이터는 SiO2와 In2O3 사이의 계면 근처에서 In2O3 상에 산소 결핍이 존재함을 시사한다. 이는 이동 전하 캐리어(전자)의 존재와 일치한다. 이 경우 0 V 게이트 바이어스에서 전기 채널을 생성하고 의도하지 않은 높은 I0을 생성하게 된다.
반면에, Ta2O5와 In2O3 사이의 인터페이스는 산소 결핍을 감소시키는 것으로 나타난다. 이것은 내재 캐리어의 농도가 감소되는 것과 Vth와 I0의 수치가 낮고 양의 값을 갖는다는 결과와 일치한다.

Claims (5)

  1. 기판 위에 Ta2O5 용액을 코팅하여 Ta2O5 만으로 구성되는 절연층을 형성하는 단계 및 상기 코팅된 Ta2O5 막(layer)에 In2O3 용액을 코팅하여 채널층을 형성하는 단계를 포함하는 박막 트랜지스터용 Ta2O5/In2O3 적층구조의 제조방법.
  2. 제 1 항의 제조방법에 따라 제조되는 박막 트랜지스터용 Ta2O5/In2O3 적층구조.
  3. 제 2 항에 있어서,
    상기 Ta2O5/In2O3 적층구조는 전자 이동도(μe)가 20 내지 81 cm2 V-1 s-1인 것을 특징으로 하는 박막 트랜지스터용 Ta2O5/In2O3 적층구조.
  4. 제 3 항에 있어서,
    상기 Ta2O5/In2O3 적층구조는 문턱전압 이하 스윙(SS) 값이 0.09 내지 0.028 V dec-1인 것을 특징으로 하는 박막 트랜지스터용 Ta2O5/In2O3 적층구조.
  5. 제 2 항 내지 제 4 항에 중 어느 한 항에 따른 Ta2O5/In2O3 적층구조를 포함하는 박막 트랜지스터.
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