KR102172753B1 - 반도체 제조 장비 운용 방법 - Google Patents
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Abstract
게이트 전극 물질로 사용되는 도전성 박막이 형성된 반응 챔버의 내측면에 파티클 방지막을 형성함으로써, 도전성 박막을 형성하는 동안 기판 상에 파티클이 떨어지는 것을 방지하여 생산 수율을 향상시킬 수 있는 반도체 제조 장비 운용 방법을 제공하는 것이다. 상기 반도체 제조 장비 운용 방법은 반응 챔버의 내측면과, 상기 반응 챔버 내의 기판 상에 제1 도전성 물질을 포함하는 도전성 박막을 형성하고, 상기 도전성 박막이 형성된 상기 반응 챔버의 내측면에 파티클 방지막을 형성하는 것을 포함한다.
Description
본 발명은 반도체 제조 장비 운용 방법에 관한 것으로, 좀 더 구체적으로 반도체 생산의 생산성을 향상시킬 수 있는 반도체 제조 장비 운용 방법에 관한 것이다.
반도체 생산에서 반도체 제조 장비의 정지 시간은 반도체 생산성에 큰 영향을 미친다. 즉, 반도체 제조 장치가 정지되어 있는 동안, 반도체 생산은 이루어지지 않는다.
반도체 제조 장비는 반도체 기판 상에 박막을 형성하는 반응 챔버를 포함한다. 이러한 반도체 제조 장비를 이용하여 형성된 박막 상에서 관리 수준 이상의 파티클이 검출되는 경우, 관리 수준 이상의 파티클이 검출된 반도체 기판은 반도체 장치의 생산에 사용되지 못할 수 있다. 이와 같은 경우, 반도체 생산의 생산성은 낮아질 수 밖에 없다.
최근의 반도체 장치가 점점 미세해짐에 따라, 박막 형성 중에 반도체 기판 상으로 떨어진 파티클은 공정 불량으로 바로 연결될 수 있다.
본 발명이 해결하려는 과제는, 게이트 전극 물질로 사용되는 도전성 박막이 형성된 반응 챔버의 내측면에 파티클 방지막을 형성함으로써, 도전성 박막을 형성하는 동안 기판 상에 파티클이 떨어지는 것을 방지하여 생산 수율을 향상시킬 수 있는 반도체 제조 장비 운용 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 제조 장치 운용 방법의 일 태양(aspect)은 반응 챔버의 내측면과, 상기 반응 챔버 내의 기판 상에 제1 도전성 물질을 포함하는 도전성 박막을 형성하고, 상기 도전성 박막이 형성된 상기 반응 챔버의 내측면에 파티클 방지막을 형성하는 것을 포함한다.
상기 제1 도전성 물질은 금속 합금(metal alloy) 및 금속 탄화물(metal carbide) 중 적어도 하나를 포함한다.
상기 금속 합금 및 상기 금속 탄화물에 포함되는 금속은 Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함한다.
상기 파티클 방지막은 제2 도전성 물질을 포함한다.
상기 제2 도전성 물질은 금속 질화물을 포함한다.
상기 금속 질화물에 포함되는 제1 금속은 Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함한다.
상기 제1 도전성 물질은 제2 금속을 포함하는 금속 합금(metal alloy) 및 금속 탄화물(metal carbide) 중 적어도 하나를 포함하고, 상기 제2 금속은 상기 제1 금속과 동일하다.
상기 도전성 박막을 형성하는 것은 상기 도전성 박막을 형성하기 전에, 상기 반응 챔버 내의 기판 로딩부에 상기 기판을 로딩하고, 상기 도전성 박막을 형성한 후에, 상기 도전성 박막이 형성된 상기 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버의 외부로 인출하는 것을 포함하고, 상기 파티클 방지막을 형성하는 것은 상기 기판을 로딩하고, 상기 도전성 박막을 형성하고, 상기 기판을 언로딩하는 과정을 1회 진행한 후, 상기 파티클 방지막을 형성한다.
상기 도전성 박막을 형성하는 것은 상기 도전성 박막을 형성하기 전에, 상기 반응 챔버 내의 기판 로딩부에 상기 기판을 로딩하고, 상기 도전성 박막을 형성한 후에, 상기 도전성 박막이 형성된 상기 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버 외부로 인출하는 것을 포함하고, 상기 파티클 방지막을 형성하는 것은 상기 기판을 로딩하고, 상기 도전성 박막을 형성하고, 상기 기판을 언로딩하는 과정을 n회(n은 2 이상의 자연수) 반복하여 상기 반응 챔버의 내측면에 n회 반복 증착된 도전성 박막을 형성한 후, 상기 n회 반복 증착된 도전성 박막 상에 상기 파티클 방지막을 형성한다.
상기 기판을 로딩하고, 상기 도전성 박막을 형성하고, 상기 기판을 언로딩하는 과정을 m회(m은 3 이상의 자연수) 반복한 후, 상기 반응 챔버 내에 파티클이 관리 수준을 초과하여 발생하는 경우, 상기 n 값은 m-1 값으로 정한다.
상기 도전성 박막을 형성하는 것과 상기 파티클 방지막을 형성하는 것 사이에, 상기 반응 챔버 내에 더미 기판을 로딩하는 것을 더 포함하고, 상기 파티클 방지막을 형성하는 것은 상기 더미 기판 상에 상기 파티클 방지막을 형성하는 것을 포함한다.
상기 도전성 박막을 형성하기 이전 및/또는 이후에, 상기 반응 챔버의 내측면을 건식 세정(dry cleaning)하는 것을 비실시한다.
상기 반도체 제조 장비는 원자층 증착 장비 또는 화학적 기상 증착 장비 중 하나이다.
상기 과제를 해결하기 위한 본 발명의 반도체 제조 장치 운용 방법의 다른 태양은 반응 챔버 내의 기판 로딩부에 제1 기판을 로딩하고, 상기 반응 챔버의 내측면과, 상기 반응 챔버 내의 제1 기판 상에 제1 TiAlC막을 형성하고, 상기 제1 TiAlC막이 형성된 상기 제1 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버 외부로 인출하고, 상기 기판 로딩부에 제1 더미 기판을 로딩하고, 상기 반응 챔버의 내측면에 형성된 상기 제1 TiAlC막 상과, 상기 제1 더미 기판 상에 제1 TiN막을 형성하는 것을 포함한다.
상기 제1 TiN막이 형성된 제1 더미 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버 외부로 인출하고, 상기 반응 챔버 내의 상기 기판 로딩부에 제2 기판을 로딩하고, 상기 반응 챔버의 내측면과, 상기 반응 챔버 내의 제2 기판 상에 제2 TiAlC막을 형성하고, 상기 제2 TiAlC막이 형성된 상기 제2 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버 외부로 인출하고, 상기 기판 로딩부에 제2 더미 기판을 로딩하고, 상기 제1 TiAlC막과 제1 TiN막과 상기 제2 TiAlC막이 순차적으로 형성된 상기 반응 챔버의 내측면 상과, 상기 제2 더미 기판 상에 제2 TiN막을 형성하는 것을 더 포함한다.
상기 제1 기판을 외부로 인출하는 것과 상기 제1 더미 기판을 로딩하는 것 사이에, 상기 반응 챔버 내의 상기 기판 로딩부에 제2 기판을 로딩하고, 상기 반응 챔버의 내측면과, 상기 반응 챔버 내의 제2 기판 상에 제2 TiAlC막을 형성하고, 상기 제2 TiAlC막이 형성된 상기 제2 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버 외부로 인출하는 것을 더 포함하고, 상기 제1 TiN막은 상기 제1 TiAlC막과 상기 제2 TiAlC막이 순차적으로 형성된 상기 반응 챔버의 내측면 상에 형성되는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 제조 장비의 단면 개념도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 타이밍도이다.
도 4는 도 2의 A 영역을 확대한 도면이다.
도 5은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 순서도이다.
도 6은 도 5의 S200을 설명하기 위한 장비 운영 관리 개념도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법에 의해 반응 챔버 내측면의 박막 적층을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 제조 장비의 단면 개념도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 타이밍도이다.
도 4는 도 2의 A 영역을 확대한 도면이다.
도 5은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 순서도이다.
도 6은 도 5의 S200을 설명하기 위한 장비 운영 관리 개념도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법에 의해 반응 챔버 내측면의 박막 적층을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 순서도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 제조 장비의 단면 개념도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 타이밍도이다. 도 4는 도 2의 A 영역을 확대한 도면이다. 좀 더 구체적으로, 도 4는 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법에 의해 반응 챔버 내측면의 박막 적층을 설명하기 위한 도면이다.
도 1 및 도 2를 참고하면, 제1 기판(100)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S100). 즉, 제1 기판(100)을 반도체 제조 장비(1)의 반응 챔버(10) 내로 인입시킨다.
기판 로딩부(20)에 제1 기판(100)을 로딩하는 것은 반응 챔버(10)의 외측에 배치되는 로드락 챔버 또는 기판 이송 챔버(예를 들어, 트랜스퍼 모듈) 등을 통해 제1 기판(100)을 반응 챔버(10) 내로 인입시킨다.
제1 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
도 2에서, 기판 로딩부(20)에 로딩된 제1 기판(100)은 하나인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 반도체 제조 장비 운용 방법에서, 반도체 제조 장비는 예를 들어, 원자층 증착(atomic layer deposition; ALD)을 실시하는 원자층 증착 장비 또는 화학적 기상 증착(Chemical Vapor deposition; CVD)을 실시하는 화학적 기상 증착 장비일 수 있다.
이하의 설명에서, 반도체 제조 장비(1)는 원자층 증착을 실시하는 원자층 증착 장비를 중심으로 이의 운용 방법에 대해 설명한다.
본 발명의 실시예들에 사용되는 반도체 제조 장비(1)는 기판 로딩부(20), 반응 챔버(10), 가스 분사부(30) 등을 포함한다.
반응 챔버(10)는 내측벽들에 의해 둘러싸인 반응 공간을 갖는다. 반응 챔버(10) 내에, 기판 로딩부(20) 및 가스 분사부(30)가 배치된다. 반응 챔버(10)는 제1 기판(100)이 반응 챔버(10) 내로 인입될 수 있는 출입구를 포함한다. 또한, 반응 챔버(10)는 박막 형성에 사용되고 남은 반응 가스를 반도체 제조 장비(1)의 외측에 배치되는 스크러버(scrubber)로 배출시킬 수 있는 가스 배출구를 포함한다.
기판 로딩부(20)는 반응 챔버(10) 내로 인입된 제1 기판(100)이 로딩된다. 기판 로딩부(20)는 정전척 또는 진공척 등을 사용하여, 증착 공정 중 제1 기판(100)이 움직이지 않도록 할 수 있다. 또한, 기판 로딩부(20)는 제1 기판(100)을 승강 또는 회전시킬 수 있는 구동부를 더 포함할 수 있다. 기판 로딩부(20)는 제1 기판(100)을 가열할 수 있는 가열부를 더 포함할 수 있다.
가스 분사부(30)는 원료 가스 공급부(40)로부터 공급받은 소오스 가스와 공정 가스 공급부(50)로부터 공급 받은 공정 가스를 분사하는 인젝터부를 포함할 수 있다. 가스 분사부(30)의 인젝터부는 회전하는 회전축과 접속되어 회전할 수 있다. 가스 분사부(30)에 의해 공급되는 가스는 기판 로딩부(20) 상에 로딩된 제1 기판(100)에 지나가면서, 제1 기판(100) 상에 박막을 형성시킨다.
또한, 가스 분사부(30)는 샤워헤드(shower head) 형태로 제작될 수 있다, 이 경우, 가스 분사부(30)는 소오스 가스, 공정 가스, 퍼지 가스 등을 반응 챔버(10) 내로 각각 분사시킬 수 있다.
도 1, 도 2 및 도 4를 참고하면, 제1 기판(100) 상에 제1 도전성 물질을 포함하는 제1 도전성 박막(110-1)을 형성한다(S110). 제1 기판(100) 상에 제1 도전성 박막(110-1)이 형성되는 동안, 소오스 가스 등에 노출되는 반응 챔버(10)의 내측면(10s)에도 제1 도전성 박막(110-1)이 형성된다.
제1 도전성 박막(110-1)은 금속 합금(metal alloy) 및 금속 탄화물(metal carbide) 중 적어도 하나를 포함할 수 있다. 제1 도전성 박막(110-1)에 포함되는 제1 금속, 즉, 금속 합금 및 금속 탄화물에 포함되는 제1 금속은 예를 들어, Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함할 수 있다.
제1 기판(100) 상에 형성되는 제1 도전성 박막(110-1)은 제1 기판(100)에 형성되는 반도체 장치 예를 들어, 트랜지스터의 게이트 전극으로 사용될 수 있다.
원자층 증착을 실시하는 원자층 증착 장비일 경우, 가스 분사부(30)를 통해 제1 도전성 물질을 구성하는 제1 소오스 가스를 제1 기판(100)에 공급한다. 이를 통해, 제1 소오스 가스는 제1 기판(100) 상에 흡착되게 된다. 이후, 제1 기판(100)에 흡착되지 않은 제1 소오스 가스는 가스 분사부(30)를 통해 공급되는 퍼지 가스를 통해 반응 챔버(10) 외부로 배출된다. 이어서, 가스 분사부(30)를 통해 제1 도전성 물질을 구성하는 제2 소오스 가스를 제1 기판(100)에 공급한다. 제1 기판(100)에 공급된 제2 소오스 가스는 제1 기판(100) 상에 흡착되어 있는 제1 소오스 가스와 반응하여 제1 기판(100) 상에 제1 도전성 물질을 포함하는 제1 도전성 박막(110-1)을 형성한다. 이어서, 가스 분사부(30)를 통해 퍼지 가스를 공급하여, 제1 도전성 박막(110-1)을 형성하지 못한 제2 소오스 가스를 반응 챔버(10)의 외부로 배출시킨다.
제1 기판(100) 상에 원하는 두께의 제1 도전성 박막(110-1)이 형성되도록, 상술한 과정을 반복하여 실시한다. 제1 도전성 박막(110-1)의 두께는 트랜지스터의 게이트 전극에 사용되는 두께일 수 있다.
제1 기판(100) 상에 제1 도전성 박막(110-1)이 형성되는 동안, 반응 챔버(10)의 내측면(10s)에도 제1 도전성 박막(110-1)이 형성된다.
구체적인 예를 들어, 제1 도전성 물질은 TiAlC를 포함하는 것으로 설명한다. 가스 분사부(30)를 통해, Ti를 포함하는 Ti 전구체(precursor)를 공급한다. Ti 전구체는 제1 기판(100)에 흡착되어, 제1 기판(100) 상에 Ti 전구체 층이 형성된다. 이어서, 가스 분사부(30)를 통해 퍼지 가스, 예를 들어, Ar 가스를 공급함으로써, 제1 기판(100)에 흡착되지 않은 Ti 전구체를 반응 챔버(10)의 외부로 배출시킨다. 이어서, 가스 분사부(30)를 통해, Al을 포함하는 Al 전구체를 공급한다. Al 전구체는 제1 기판(100)에 흡착되어 있는 Ti 전구체와 반응하여, 제1 기판(100) 상에 제1 TiAlC막(110-1)을 형성한다. Al 전구체는 탄소를 포함할 수 있으므로, 탄소를 포함하는 소오스 가스를 추가적으로 공급할 필요가 없을 수 있다. 상술한 과정을 반복하여, 제1 기판(100) 상에 원하는 두께의 제1 TiAlC막(110-1)을 형성한다. 제1 TiAlC막(110-1)은 반응 챔버(10)의 내측면(10s)에도 형성된다.
도 1 내지 도 3을 참고하면, 제1 도전성 박막(110-1)이 형성된 제1 기판(100)을 기판 로딩부(20)에서 언로딩하여, 제1 기판(100)을 반응 챔버(10)의 외부로 인출한다. 이어서, 제1 더미 기판(105)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S120).
제1 더미 기판(105)은 제1 기판(100)과 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 더미 기판(105)은 반도체 장치가 제조되는 기판이 아닐 수 있으므로, 제1 더미 기판(105)으로 사용되는 물질은 제안되지 않는다.
도 3에서 나타나는 것과 같이, 제1 도전성 박막(110-1, 110-2)을 형성하는 것과 파티클 방지막(120-1, 120-2)을 형성하는 것 사이에, 제1 더미 기판(105)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다.
도 1 내지 도 4를 참고하면, 제1 도전성 박막(110-1)이 형성된 반응 챔버(10)의 내측면(10s)에 파티클 방지막(120-1)을 형성한다(S130).
파티클 방지막(120-1)은 제1 도전성 박막(110-1)이 형성된 반응 챔버(10)의 내측면(10s)과, 제1 더미 기판(105) 상에 형성된다. 즉, 반응 챔버(10)의 내측면(10s)에 형성되는 파티클 방지막(120-1)은 제1 도전성 박막(110-1) 상에 형성된다.
파티클 방지막(120-1)은 제2 도전성 물질을 포함할 수 있고, 예를 들어, 금속 질화물(metal nitride)를 포함할 수 있다. 파티클 방지막(120-1)에 포함되는 제2 금속, 즉, 금속 질화물에 포함되는 제2 금속은 예를 들어, Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 제조 장비 운용 방법에서, 제1 도전성 물질에 포함되는 제1 금속과 제2 도전성 물질에 포함되는 제2 금속은 동일한 금속일 수 있지만, 이에 제한되는 것은 아니다.
구체적인 예를 들어, 파티클 방지막(120-1)에 포함되는 제2 도전성 물질은 TiN을 포함하는 것으로 설명한다. 가스 분사부(30)를 통해, Ti를 포함하는 Ti 전구체(precursor)를 공급한다. Ti 전구체는 반응 챔버(10)의 내측면(10s)에 형성된 제1 TiAlC막(110-1)에 흡착되어, 반응 챔버(10)의 내측면(10s) 상에 Ti 전구체 층이 형성된다. 이어서, 가스 분사부(30)를 통해 퍼지 가스, 예를 들어, Ar 가스를 공급함으로써, 반응 챔버(10)의 내측면(10s)에 흡착되지 않은 Ti 전구체를 반응 챔버(10)의 외부로 배출시킨다. 이어서, 가스 분사부(30)를 통해, 질소 소오스 가스를 공급한다. 질소 소오스 가스는 제1 TiAlC막(110-1)에 흡착되어 있는 Ti 전구체와 반응하여, 제1 TiAlC막(110-1) 상에 제1 TiN막(120-1)을 형성한다. 즉, 반응 챔버(10)의 내측면(10s)에 파티클 방지막(120-1)이 형성된다. 상술한 과정을 반복하여, 제1 TiAlC막(110-1) 상에 원하는 두께의 제1 TiN막(120-1)을 형성한다. 제1 TiN막(120-1) 즉, 파티클 방지막(120-1)은 제1 더미 기판(105) 상에도 형성된다.
본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법에서, 파티클 방지막(120-1)은 제1 기판(100)을 기판 로딩부(20)에 로딩하고, 제1 기판(100) 상에 제1 도전성 박막(110-1)을 형성하고, 제1 기판(100)을 기판 로딩부(20)에서 언로딩하는 과정을 1회 진행한 후 형성된다.
본 발명의 실시예들에 따른 반도체 제조 장비 운용 방법에서, 제1 도전성 박막(110-1)을 형성하기 전이나, 제1 도전성 박막(110-1)을 형성한 후에, 세정 가스(cleaning gas)를 이용하여 반응 챔버(10)를 건식 세정(dry cleaning)하는 과정이 포함되지 않을 수 있지만, 이에 제한되는 것은 아니다. 즉, 건식 세정을 통해, 반응 챔버(10)의 내측면(10s)을 세정하지 않을 수 있다. 제1 도전성 박막(110-1) 상에 파티클 방지막(120-1)을 형성하여, 반응 챔버(10) 내부에 파티클 발생을 억제하므로, 반응 챔버(10)의 내측면(10s)을 건식 세정하지 않아도 된다.
이어서, 파티클 방지막(120-1)이 형성된 제1 더미 기판(105)을 기판 로딩부(20)에서 언로딩하여, 제1 더미 기판(105)을 반응 챔버(10)의 외부로 인출한다.
도 1, 도 2 및 도 4를 참고하면, 반도체 제조 장비(1)에 대한 유지 보수를 위해, 반도체 제조 장비(1)의 점검(overhaul) 여부를 결정한다(S140).
반도체 제조 장비(1)의 운용 중, 파티클 발생을 방지하기 위해 반응 챔버(10)의 내측면(10s)에 파티클 방지막(120-1, 120-2)를 형성한다. 하지만, 반응 챔버(10)의 내측면(10s)에 형성된 파티클 방지막(120-1, 120-2) 및 도전성 박막(110-1, 110-2)의 누적 두께가 일정 두께 이상이 되면, 파티클 방지막(120-1, 120-2)을 형성함에도 불구하고, 반도체 제조 장비(1)의 운용 중 파티클이 관리 수준 이상으로 발생할 수 있다.
따라서, 반도체 제조 장비(1)의 운영 이력을 확인하여, 파티클 방지막(120-1, 120-2) 및 도전성 박막(110-1, 110-2)의 누적 두께가 일정 두께 이상이 되면, 반도체 제조 장비(1)를 점검할 필요가 있다.
반도체 제조 장비(1)의 점검(overhaul)이 불필요할 경우, 도 1에 도시된 과정들(S100 - S130)을 반복한다.
도 1 및 도 2를 참고하면, 제2 기판(100)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S100). 즉, 제2 기판(100)을 반도체 제조 장비(1)의 반응 챔버(10) 내로 인입시킨다. 제2 기판(100)은 제1 도전성 박막(110-1)이 형성된 제1 기판(100)이 아닐 수 있다.
제2 기판(100)에 대한 설명은 상술한 제1 기판(100)에 대한 설명과 중복되므로, 생략한다.
도 1, 도 2 및 도 4를 참고하면, 제2 기판(100) 상에 제2 도전성 박막(110-2)을 형성한다(S110).
제2 도전성 박막(110-2)은 금속 합금(metal alloy) 및 금속 탄화물(metal carbide) 중 적어도 하나를 포함할 수 있다. 제2 도전성 박막(110-2)은 제1 도전성 박막(110-1)과 같이 제1 도전성 물질을 포함할 수 있다. 제2 도전성 박막(110-2)에 포함되는 제1 금속, 즉, 금속 합금 및 금속 탄화물에 포함되는 제1 금속은 예를 들어, Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함할 수 있다.
구체적인 예를 들어, 제2 도전성 박막(110-2)은 TiAlC막을 포함하는 것으로 설명한다. 가스 분사부(30)를 통해, Ti를 포함하는 Ti 전구체(precursor)를 공급한다. Ti 전구체는 제2 기판(100) 및 반응 챔버(10)의 내측면(10s)에 형성된 제1 TiN막(120-1)에 흡착되어, 제2 기판(100) 및 반응 챔버(10)의 내측면(10s) 상에 Ti 전구체 층이 각각 형성된다. 이어서, 가스 분사부(30)를 통해 퍼지 가스, 예를 들어, Ar 가스를 공급함으로써, 제2 기판(100) 및 제1 TiN막(120-1)에 흡착되지 않은 Ti 전구체를 반응 챔버(10)의 외부로 배출시킨다. 이어서, 가스 분사부(30)를 통해, Al을 포함하는 Al 전구체를 공급한다. Al 전구체는 제2 기판(100) 및 제1 TiN막(120-1)에 흡착되어 있는 Ti 전구체와 반응하여, 제2 기판(100) 및 반응 챔버(10)의 내측면(10s) 상에 제2 TiAlC막(110-2)을 형성한다. 상술한 과정을 반복하여, 제2 기판(100) 상에 원하는 두께의 제2 TiAlC막(110-2)을 형성한다. 제2 TiAlC막(110-2)은 반응 챔버(10)의 내측면(10s)에도 형성된다.
도 1 내지 도 3을 참고하면, 제2 도전성 박막(110-2)이 형성된 제2 기판(100)을 기판 로딩부(20)에서 언로딩하여, 제2 기판(100)을 반응 챔버(10)의 외부로 인출한다. 이어서, 제2 더미 기판(105)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S120).
도 1 내지 도 4를 참고하면, 제1 도전성 박막(110-1)과, 파티클 방지막(120-1)과 제2 도전성 박막(110-2)이 순차적으로 형성된 반응 챔버(10)의 내측면(10s)에 파티클 방지막(120-2)을 형성한다(S130). 또한, 제2 더미 기판(105) 상에 파티클 방지막(120-2)을 형성한다.
파티클 방지막(120-2)은 제2 도전성 물질을 포함할 수 있고, 예를 들어, 금속 질화물(metal nitride)를 포함할 수 있다. 파티클 방지막(120-2)에 포함되는 제2 금속, 즉, 금속 질화물에 포함되는 제2 금속은 예를 들어, Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함할 수 있다.
구체적인 예를 들어, 파티클 방지막(120-2)에 포함되는 제2 도전성 물질은 TiN을 포함하는 것으로 설명한다. 파티클 방지막(120-2)은 제2 TiN막(120-2)일 수 있고, 제2 TiN막(120-2)은 제1 TiAlC막(110-1)과 제1 TiN막(120-1)과 제2 TiAlC막(110-2)이 순차적으로 적층된 반응 챔버(10)의 내측면(10s)에 형성되고, 제2 더미 기판(105) 상에 형성된다.
도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법에 대해 간략히 설명한다.
본 발명의 일 실시예에 따른 반도체 제조 장비 운용 방법은 도전성 박막을 형성하는 공정과 파티클 방지막을 형성하는 공정이 각각 한번씩 실시함으로써 한번의 사이클을 형성한다. 한번의 사이클 내에서는 도전성 박막을 한번 형성하고, 파티클 방지막을 한번 형성한다.
즉, 도전성 박막(110-1, 110-2) 및 파티클 방지막(120-1, 120-2)는 번갈아 가면서 반응 챔버(10)의 내측면(10s)에 형성된다. 도전성 박막(110-1, 110-2) 각각의 두께는 트랜지스터의 게이트 전극에 사용되는 두께일 수 있다.
도 2, 도 5 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법에 대해 설명한다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 순서도이다. 도 6은 도 5의 S200을 설명하기 위한 장비 운영 관리 개념도이다. 도 7은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법을 설명하기 위한 타이밍도이다. 도 8은 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법에 의해 반응 챔버 내측면의 박막 적층을 설명하기 위한 도면이다. 좀 더 구체적으로, 도 6은 반도체 제조 장비를 운영한 후, 발생되는 파티클의 수를 각각의 증착 공정에 따라 기록한 도면이다.
도 2, 도 5 및 도 6을 참고하면, 각각의 증착 공정 내에서 발생하는 파티클의 수가 관리 수준 이하인 증착 공정의 횟수인 n을 정한다(S200).
도전성 박막을 형성하는 증착 공정을 실시한 후, 증착 공정 중에 발생하는 파티클의 개수를 측정함으로써, 반도체 제조 장비(1)의 상태에 대해서 점검할 수 있다. 즉, 각각의 증착 공정 중에 발생하는 파티클의 개수를 기록한 그래프는 반도체 제조 장비(1)의 상태를 점검할 수 있는 데이터 중의 하나이다.
각각의 증착 공정 중에 발생하는 파티클의 개수는 사용자가 정한 관리 수준 이하로 유지가 되어야 한다. 하지만, 각각의 증착 공정 중에 발생하는 파티클의 개수가 관리 수준 이상으로 증가하게 되면, 관리 수준 이상으로 파티클이 발생한 증착 공정은 불량 공정으로 분류될 수 있고, 이에 따라 반도체 제조 장비의 점검이 필요할 수 있다.
이와 같이 증착 공정 중에 발생하는 파티클의 개수가 관리 수준 이상으로 증가하게 되면, 증착 공정을 통해 제조하는 반도체 장치의 생산 수율이 급격히 감소할 수 있다. 따라서, 이와 같은 불량 공정을 미연에 방지함으로써, 증착 공정을 통해 제조하는 반도체 장치의 생산 수율을 유지 또는 향상시킬 수 있다.
이하에서, 각각의 증착 공정 내에서 발생하는 파티클의 수가 관리 수준 이하로 유지되는 증착 공정의 횟수 n을 정하는 것에 대해서 설명한다.
도전성 박막을 형성하는 각각의 증착 공정을 진행한 후, 증착 공정 중에 발생한 파티클을 측정한다. 이 후, 증착 공정 횟수와 발생한 파티클의 수 사이의 관계를 나타낼 수 있는 그래프를 그려준다. 도 6은 증착 공정 횟수와 발생한 파티클의 수 사이의 관계를 나타낼 수 있는 그래프의 예시일 수 있다.
도 6에서, 도전성 박막을 형성하는 증착 공정의 횟수가 n회 일 때까지, 증착 공정 중 발생되는 파티클의 수는 관리 수준 이하로 유지되고 있다. 하지만, 도전성 박막을 형성하는 증착 공정의 횟수가 m(m은 3이상의 자연수)회 일 때, 증착 공정 중 발생되는 파티클의 수는 관리 수준을 초과하게 된다. 여기서, 파티클은 누적된 증착 공정에 의해 반응 챔버(10)의 내측면에 적층된 도전성 박막의 일부일 수 있지만, 이에 제한되는 것은 아니다.
좀 더 구체적으로, 기판(100)을 기판 로딩부(20)에 로딩하고, 도전성 박막을 형성하고, 기판(100)을 기판 로딩부(20)에서 언로딩하는 과정을 m회 반복한 후, 증착 공정 중에 발생된 파티클의 수가 관리 수준을 초과한다. 즉, 기판(100)을 기판 로딩부(20)에 로딩하고, 도전성 박막을 형성하고, 기판(100)을 기판 로딩부(20)에서 언로딩하는 과정을 m-1회 반복한 후, 증착 공정 중에 발생된 파티클의 수가 관리 수준 이하였으므로, 증착 공정을 m-1회 반복하여도 발생되는 파티클의 수는 공정 안정성에 영향을 덜 미치게 된다. 따라서, 각각의 증착 공정 내에서 발생하는 파티클의 수가 관리 수준 이하인 증착 공정의 횟수인 n값은 m-1값으로 정한다.
반도체 제조 장비(1)의 장비 운영 횟수가 증가함에 따라, 각각의 증착 공정 내에서 발생하는 파티클의 수가 관리 수준 이하인 증착 공정의 횟수인 n값은 다소 변할 수 있다. 따라서, 반도체 제조 장비(1)의 장비 운영 횟수를 증가시켜 많은 n값을 확보하였을 때, 통계적인 방법을 이용하여 반도체 장치의 생산 수율 및 반도체 제조 장비의 운영 효율성을 극대화할 수 있는 n값을 결정할 수 있다.
도 2 및 도 5를 참고하면, 제1 기판(100)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S210). 즉, 제1 기판(100)을 반도체 제조 장비(1)의 반응 챔버(10) 내로 인입시킨다.
도 2, 도 5 및 도 8을 참고하면, 제1 기판(100) 상에 제1 도전성 물질을 포함하는 제1 도전성 박막(110-1)을 형성한다(S220). 제1 기판(100) 상에 제1 도전성 박막(110-1)이 형성되는 동안, 소오스 가스 등에 노출되는 반응 챔버(10)의 내측면(10s)에도 제1 도전성 박막(110-1)이 형성된다.
구체적인 예를 들어, 제1 도전성 박막(110-1)은 TiAlC막을 포함하는 것으로 설명한다. 제1 기판(100) 및 반응 챔버(10)의 내측면(10s) 상에 제1 TiAlC막(110-2)이 형성된다.
도 2, 도 5 및 도 8을 참고하면, 제1 도전성 박막(110-1)이 형성된 제1 기판(100)을 기판 로딩부(20)에서 언로딩하여, 제1 기판(100)을 반응 챔버(10)의 외부로 인출한다(S230).
또한, 도전성 박막(110-1, 110-2, 110-3, 110-n)을 형성하는 증착 공정의 횟수가 n값보다 작은지를 판단한다(S240).
도전성 박막(110-1, 110-2, 110-3, 110-n)을 형성하는 증착 공정의 횟수가 n값 이상일 경우, 증착 공정 중 파티클 발생을 줄여주기 위해 파티클 방지막(120)을 형성한다.
하지만, 도전성 박막(110-1, 110-2, 110-3, 110-n)을 형성하는 증착 공정의 횟수가 n값 미만일 경우, 추가적인 증착 공정을 실시해도 증착 공정 중 발생되는 파티클의 수가 관리 수준 이하일 확률이 높다. 따라서, 추가적인 도전성 박막(110-2, 110-3, 110-n)을 형성하기 위한 과정을 진행한다.
도 2 및 도 5를 참고하면, 제2 기판(100)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S210).
도 2, 도 5 및 도 8을 참고하면, 제2 기판(100) 상에 제1 도전성 물질을 포함하는 제2 도전성 박막(110-2)을 형성한다(S220). 제2 기판(100) 상에 제2 도전성 박막(110-2)이 형성되는 동안, 제1 도전성 박막(110-2)이 형성된 반응 챔버(10)의 내측면(10s)에도 제2 도전성 박막(110-2)이 형성된다.
구체적인 예를 들어, 제2 도전성 박막(110-2)은 TiAlC막을 포함하는 것으로 설명한다. 가스 분사부(30)를 통해, Ti를 포함하는 Ti 전구체(precursor)를 공급한다. Ti 전구체는 제2 기판(100) 및 반응 챔버(10)의 내측면(10s)에 형성된 제1 TiAlC막(110-1)에 흡착되어, 제2 기판(100) 및 반응 챔버(10)의 내측면(10s) 상에 Ti 전구체 층이 각각 형성된다. 이어서, 가스 분사부(30)를 통해 퍼지 가스, 예를 들어, Ar 가스를 공급함으로써, 제2 기판(100) 및 제1 TiAlC막(110-1)에 흡착되지 않은 Ti 전구체를 반응 챔버(10)의 외부로 배출시킨다. 이어서, 가스 분사부(30)를 통해, Al을 포함하는 Al 전구체를 공급한다. Al 전구체는 제2 기판(100) 및 제1 TiAlC막(110-1)에 흡착되어 있는 Ti 전구체와 반응하여, 제2 기판(100) 및 반응 챔버(10)의 내측면(10s) 상에 제2 TiAlC막(110-2)을 형성한다. 상술한 과정을 반복하여, 제2 기판(100) 상에 원하는 두께의 제2 TiAlC막(110-2)을 형성한다. 반응 챔버(10)의 내측면(10s)에는 제1 TiAlC막(110-1) 및 제2 TiAlC막(110-2)이 순차적으로 적층된다. 또한, 제1 TiAlC막(110-1) 및 제2 TiAlC막(110-2)에는 추가적인 파티클 방지막(120)이 형성되지 않는다.
이어서, 제2 도전성 박막(110-2)이 형성된 제2 기판(100)을 기판 로딩부(20)에서 언로딩하여, 반응 챔버(10)로 인출한다.
도전성 박막(110-1, 110-2, 110-3, 110-n)을 형성하는 증착 공정을 n회 반복하여 실시함으로써, 반응 챔버(10)의 내측면(10s)에는 제1 도전성 박막(110-1)부터 제n 도전성 박막(110-n)까지 순차적으로 형성되어 있다. 즉, 반응 챔버(10)의 내측면(10s)에 n회 반복 증착된 도전성 박막(115)이 형성된다.
이어서, 도 2, 도 5 및 도 7을 참고하면, 더미 기판(105)을 반응 챔버(10) 내의 기판 로딩부(20)에 로딩한다(S250).
도 2, 도 5, 도 7 및 도 8을 참고하면, 제1 도전성 박막(110-1) 내지 제n 도전성 박막(110-n)이 순차적으로 형성된 반응 챔버(10)의 내측면(10s)에 파티클 방지막(120)을 형성한다(S260). 즉, n회 반복 증착된 도전성 박막(115)이 형성된 반응 챔버(10)의 내측면(10s)에 파티클 방지막(120)을 형성한다.
또한, 제1 더미 기판(105) 상에도 파티클 방지막(120)이 형성된다.
파티클 방지막(120)은 제2 도전성 물질을 포함할 수 있고, 예를 들어, 금속 질화물(metal nitride)를 포함할 수 있다. 파티클 방지막(120)에 포함되는 제2 금속, 즉, 금속 질화물에 포함되는 제2 금속은 예를 들어, Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함할 수 있다. 제2 금속은 제1 도전성 박막(110-1) 내지 제n 도전성 박막(110-n)에 포함된 제1 금속과 동일할 수 있지만, 이에 제한되는 것은 아니다.
구체적인 예를 들어, 파티클 방지막(120)에 포함되는 제2 도전성 물질은 TiN을 포함하는 것으로 설명한다. 파티클 방지막(120)은 TiN막일 수 있고, TiN막(120)은 제1 TiAlC막(110-1)과 제2 TiAlC막(110-2) 등이 순차적으로 형성된 n회 반복 증착된 도전성 박막(115) 상에 형성된다. 즉, TiN막(120)은 반응 챔버(10)의 내측면(10s)에 형성되고, 제1 더미 기판(105) 상에 형성된다.
본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법에서, 파티클 방지막(120)의 두께는 도 1 내지 도 4를 통해 설명한 파티클 방지막(120-1, 120-2)의 각각의 두께보다 두껍다.
도 5를 참고하면, 반도체 제조 장비(1)에 대한 유지 보수를 위해, 반도체 제조 장비(1)의 점검(overhaul) 여부를 결정한다(S270).
반도체 제조 장비(1)의 점검(overhaul)이 불필요할 경우, 도전성 박막을 형성한 증착 공정의 횟수를 0으로 재설정한다(S280). 이어서, 도 5에 도시된 과정들(S210 - S260)을 반복한다.
도 7 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법에 대해 간략히 설명한다.
본 발명의 다른 실시예에 따른 반도체 제조 장비 운용 방법은 도전성 박막(110-1, 110-2, 110-3, 110-n)을 형성하는 공정을 n회 반복한 후, 파티클 방지막(120)을 형성하는 공정 1회 실시함으로써 한번의 사이클을 형성한다. 한번의 사이클 내에서는 도전성 박막(110-1, 110-2, 110-3, 110-n)을 n번 형성하고, 파티클 방지막(120)을 한번 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 제조 장비 10: 반응 챔버
100: 기판 105: 더미 기판
110-1, 110-2: 도전성 박막 120, 120-1, 120-2: 파티클 방지막
100: 기판 105: 더미 기판
110-1, 110-2: 도전성 박막 120, 120-1, 120-2: 파티클 방지막
Claims (10)
- 반도체 제조 장비 운용 방법에 있어서,
반응 챔버의 내측면과, 상기 반응 챔버 내의 기판 상에 제1 도전성 물질을 포함하는 도전성 박막을 형성하고,
상기 도전성 박막이 형성된 상기 반응 챔버의 내측면에 파티클 방지막을 형성하고,
이어서, 상기 반도체 제조 장비를 정지하여 상기 반도체 제조 장비의 정지 시간을 생성하고,
상기 정지 시간 동안 상기 반도체 제조 장비를 점검하는 것을 포함하되,
상기 도전성 박막을 형성하는 것은
상기 도전성 박막을 형성하기 전에, 상기 반응 챔버 내의 기판 로딩부에 상기 기판을 로딩하고,
상기 도전성 박막을 형성한 후에, 상기 도전성 박막이 형성된 상기 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버의 외부로 인출하는 것을 포함하고,
상기 파티클 방지막을 형성하는 것은
상기 기판을 로딩하고, 상기 도전성 박막을 형성하고, 상기 기판을 언로딩하는 과정을 n회(n은 2 이상의 자연수) 반복하여 상기 반응 챔버의 내측면에 n회 반복 증착된 도전성 박막을 형성한 후, 상기 n회 반복 증착된 도전성 박막 상에 상기 파티클 방지막을 형성하는 반도체 제조 장비 운용 방법. - 제1 항에 있어서,
상기 제1 도전성 물질은 금속 합금(metal alloy) 및 금속 탄화물(metal carbide) 중 적어도 하나를 포함하는 반도체 제조 장비 운용 방법. - 제2 항에 있어서,
상기 금속 합금 및 상기 금속 탄화물에 포함되는 금속은 Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함하는 반도체 제조 장비 운용 방법. - 제1 항에 있어서,
상기 파티클 방지막은 제2 도전성 물질을 포함하는 반도체 제조 장비 운용 방법. - 제4 항에 있어서,
상기 제2 도전성 물질은 금속 질화물을 포함하고,
상기 금속 질화물에 포함되는 제1 금속은 Al, Ti, Ta, W, Ni, Nb, Mo, Hf 및 La 중 적어도 하나를 포함하는 반도체 제조 장비 운용 방법. - 삭제
- 삭제
- 반응 챔버 내의 기판 로딩부에 제1 기판을 로딩하고,
상기 반응 챔버의 내측면과, 상기 반응 챔버 내의 제1 기판 상에 제1 TiAlC막을 형성하고,
상기 제1 TiAlC막이 형성된 상기 제1 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버의 외부로 인출하고,
상기 기판 로딩부에 제1 더미 기판을 로딩하고,
상기 반응 챔버의 내측면에 형성된 상기 제1 TiAlC막 상과, 상기 제1 더미 기판 상에 제1 TiN막을 형성하고,
상기 제1 TiN막이 형성된 상기 제1 더미 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버의 외부로 인출하고,
상기 반응 챔버 내의 상기 기판 로딩부에 제2 기판을 로딩하고,
상기 반응 챔버의 내측면과, 상기 반응 챔버 내의 제2 기판 상에 제2 TiAlC막을 형성하고,
상기 제2 TiAlC막이 형성된 상기 제2 기판을 상기 기판 로딩부에서 언로딩하여, 상기 반응 챔버의 외부로 인출하고,
상기 기판 로딩부에 제2 더미 기판을 로딩하고,
상기 제1 TiAlC막과 상기 제1 TiN막과 상기 제2 TiAlC막이 순차적으로 형성된 상기 반응 챔버의 내측면 상과, 상기 제2 더미 기판 상에 제2 TiN막을 형성하는 것을 포함하는 반도체 제조 장비 운용 방법. - 삭제
- 삭제
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