KR102167137B1 - Liquid Crystal Display Device and Manufacturing Method the same - Google Patents
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Abstract
본 발명은 하부 기판; 하부 기판 상에 형성된 박막 트랜지스터; 하부 기판과 박막 트랜지스터 상에 형성되고 박막 트랜지스터의 드레인전극을 노출하며 서브 픽셀의 투과 영역 내에서 아일랜드 형상을 갖고 다수로 분할된 보호막; 서브 픽셀의 투과 영역 외에 위치하는 보호막 상에 일부가 형성되고 서브 픽셀의 투과 영역 내에 위치하는 아일랜드 형상의 보호막 상에서 핑거 형상을 갖고 다수로 분할된 공통전극; 하부 기판 상에 형성되고 박막 트랜지스터의 드레인전극에 연결되며 서브 픽셀의 투과 영역 내에서 핑거 형상을 갖고 다수로 분할되며 공통전극과 비중첩하는 화소전극; 및 서브 픽셀의 투과 영역 외에 위치하는 공통전극 상에 배치된 수평 공통전압라인을 포함하는 액정표시장치를 제공한다.The present invention is a lower substrate; A thin film transistor formed on the lower substrate; A protective film formed on the lower substrate and the thin film transistor, exposing the drain electrode of the thin film transistor, and having an island shape in the transmission region of the sub-pixel and divided into a plurality; A common electrode partially formed on the passivation layer outside the transmissive area of the sub-pixel, and divided into a plurality of fingers having a finger shape on the island-shaped passivation layer disposed in the transmissive area of the sub-pixel; A pixel electrode formed on the lower substrate, connected to the drain electrode of the thin film transistor, having a finger shape in the transmission region of the sub-pixel, divided into a plurality, and non-overlapping the common electrode; And a horizontal common voltage line disposed on a common electrode positioned outside the transmission region of the sub-pixel.
Description
본 발명은 액정표시장치와 이의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device and a method of manufacturing the same.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마액정패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정표시장치가 널리 사용되고 있다.With the development of information technology, the market for display devices, which is a connection medium between users and information, is growing. Accordingly, a flat panel display (FPD) such as a liquid crystal display (LCD), an organic light emitting diode display (OLED), and a plasma display panel (PDP). ) Is on the rise. Among them, a liquid crystal display device capable of realizing high resolution and capable of miniaturization as well as enlargement is widely used.
액정표시장치는 액정패널과 액정패널에 빛을 제공하는 백라이트유닛 등으로 구성된다. 액정패널은 박막 트랜지스터 및 스토리지 커패시터 등을 포함하는 하부 기판과 컬러필터 및 블랙매트릭스 등을 포함하는 상부 기판으로 이루어진다. 하부 기판과 상부 기판 사이에는 액정층이 형성되고 두 기판은 합착 밀봉된다.The liquid crystal display device is composed of a liquid crystal panel and a backlight unit that provides light to the liquid crystal panel. The liquid crystal panel includes a lower substrate including a thin film transistor and a storage capacitor, and an upper substrate including a color filter and a black matrix. A liquid crystal layer is formed between the lower substrate and the upper substrate, and the two substrates are bonded and sealed.
한편, 액정패널의 구동 모드 중 일부 횡전계(In-plane Switching; IPS) 모드는 고투과율 및 저전압 구동을 장점으로 고해상도 및 저소비전력 어플리케이션에 많이 적용되고 있다. 하지만, 일부 횡전계 모드는 개구영역 내에 존재하는 화소전극과 공통전극이 중첩하게 됨에 따라 투과율 저하를 야기하고 있다. 또한, 일부 횡전계 모드는 제고 공정 단계에서 사용되는 마스크의 수가 많아 공정의 복잡도 상승을 초래하는 문제가 있다. 또한, 일부 횡전계 모드는 PPI(Pixel Per Inch)가 작은 대형 텔레비전 등에 적용이 어려운 문제가 있다.Meanwhile, some of the driving modes of a liquid crystal panel are in-plane switching (IPS) modes, which are widely applied to high-resolution and low-power applications because of their advantages in high transmittance and low voltage driving. However, some transverse electric field modes cause a decrease in transmittance as the pixel electrode and the common electrode existing in the opening area overlap. In addition, some of the transverse electric field modes have a problem of increasing the complexity of the process due to the large number of masks used in the enhancement process step. In addition, some transverse electric field modes have a problem that it is difficult to apply to large-sized televisions having a small pixel per inch (PPI).
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 투과율을 향상시키고 구동전압을 감소시킬 수 있는 횡전계 모드의 액정패널을 4 마스크 공정 또는 5 마스크 공정으로 제작하여 대형 텔레비전 등에 적용할 수 있는 액정표시장치와 이의 제조방법을 제공하는 것이다.The present invention for solving the problems of the above-described background technology is a liquid crystal display that can be applied to a large television by fabricating a transverse electric field mode liquid crystal panel capable of improving transmittance and reducing a driving voltage in a 4 mask process or a 5 mask process. It is to provide an apparatus and a method of manufacturing the same.
상술한 과제 해결 수단으로 본 발명은 하부 기판; 하부 기판 상에 형성된 박막 트랜지스터; 하부 기판과 박막 트랜지스터 상에 형성되고 박막 트랜지스터의 드레인전극을 노출하며 서브 픽셀의 투과 영역 내에서 아일랜드 형상을 갖고 다수로 분할된 보호막; 서브 픽셀의 투과 영역 외에 위치하는 보호막 상에 일부가 형성되고 서브 픽셀의 투과 영역 내에 위치하는 아일랜드 형상의 보호막 상에서 핑거 형상을 갖고 다수로 분할된 공통전극; 하부 기판 상에 형성되고 박막 트랜지스터의 드레인전극에 연결되며 서브 픽셀의 투과 영역 내에서 핑거 형상을 갖고 다수로 분할되며 공통전극과 비중첩하는 화소전극; 및 서브 픽셀의 투과 영역 외에 위치하는 공통전극 상에 배치된 수평 공통전압라인을 포함하는 액정표시장치를 제공한다.The present invention as a means for solving the above problems is a lower substrate; A thin film transistor formed on the lower substrate; A protective film formed on the lower substrate and the thin film transistor, exposing the drain electrode of the thin film transistor, and having an island shape in the transmission region of the sub-pixel and divided into a plurality; A common electrode partially formed on the passivation layer outside the transmissive area of the sub-pixel, and divided into a plurality of fingers having a finger shape on the island-shaped passivation layer disposed in the transmissive area of the sub-pixel; A pixel electrode formed on the lower substrate, connected to the drain electrode of the thin film transistor, having a finger shape in the transmission region of the sub-pixel, divided into a plurality, and non-overlapping the common electrode; And a horizontal common voltage line disposed on a common electrode positioned outside the transmission region of the sub-pixel.
수평 공통전압라인은 하부 기판 상에 형성된 게이트라인과 인접하여 수평 방향으로 배치될 수 있다.The horizontal common voltage line may be disposed in a horizontal direction adjacent to the gate line formed on the lower substrate.
하부 기판 상에 형성된 게이트패드부와 데이터패드부를 포함하고, 게이트패드부는 하부 기판 상에 형성된 게이트패드전극과, 게이트패드전극 상에 형성된 투명전극과, 투명전극 상에 형성되고 수평 공통전압라인과 동일한 재료로 형성된 금속전극을 포함하고, 데이터패드부는 하부 기판 상에 형성된 절연막과, 절연막 상에 형성된 반도체층과, 반도체층 상에 형성된 소오스 드레인금속과, 소오스 드레인금속 상에 형성되고 수평 공통전압라인과 동일한 재료로 형성된 금속전극을 포함할 수 있다.A gate pad portion and a data pad portion formed on the lower substrate are included, and the gate pad portion is formed on the gate pad electrode formed on the lower substrate, the transparent electrode formed on the gate pad electrode, and the horizontal common voltage line is formed on the transparent electrode. And a metal electrode formed of a material, and the data pad portion includes an insulating film formed on a lower substrate, a semiconductor layer formed on the insulating film, a source drain metal formed on the semiconductor layer, and a horizontal common voltage line formed on the source drain metal. It may include a metal electrode formed of the same material.
트랜지스터와 보호막 사이에 형성되며, 트랜지스터를 덮는 평탄화막을 더 포함할 수 있다.It is formed between the transistor and the passivation layer, and may further include a planarization layer covering the transistor.
다른 측면에서 본 발명은 하부 기판 상에 박막 트랜지스터를 형성하는 단계; 박막 트랜지스터의 드레인전극을 노출하며 서브 픽셀의 투과 영역 내에서 아일랜드 형상을 갖고 다수로 분할된 보호막을 형성하는 단계; 서브 픽셀의 투과 영역 외에 위치하는 보호막 상에 일부가 형성되고 서브 픽셀의 투과 영역 내에 위치하는 아일랜드 형상의 보호막 상에서 핑거 형상을 갖고 다수로 분할된 공통전극을 형성하는 단계; 박막 트랜지스터의 드레인전극에 연결되며 서브 픽셀의 투과 영역 내에서 핑거 형상을 갖고 다수로 분할되며 공통전극과 비중첩하는 화소전극을 형성하는 단계; 및 서브 픽셀의 투과 영역 외에 위치하는 공통전극 상에 배치된 수평 공통전압라인을 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.In another aspect, the present invention includes forming a thin film transistor on a lower substrate; Exposing the drain electrode of the thin film transistor and forming a protective film divided into a plurality of islands in the transmission region of the sub-pixel; Forming a finger shape and divided into a plurality of common electrodes on an island-shaped passivation layer that is partially formed on the passivation layer outside the transmissive area of the sub-pixel and is located in the transmissive area of the sub-pixel; Forming a pixel electrode connected to the drain electrode of the thin film transistor, having a finger shape in the transmission region of the sub-pixel, divided into a plurality of pixels, and non-overlapping the common electrode; And forming a horizontal common voltage line disposed on a common electrode located outside the transmissive region of the sub-pixel.
박막 트랜지스터를 형성하는 단계는 하부 기판 상에 수평 공통전압라인 영역, 박막 트랜지스터 영역, 투과 영역, 게이트패드 영역 및 데이터패드 영역을 정의하는 단계와, 하부 기판 상에 게이트금속을 형성하고, 게이트금속 상에 제1포토레지스트를 형성하고 제1마스크를 이용하여 박막 트랜지스터 영역 상에 게이트전극을 형성함과 동시에 게이트패드 영역 상에 게이트패드전극을 형성하는 단계와, 하부 기판 상에 절연막, 반도체층 및 소오스 드레인금속을 순차적으로 형성하고, 소오스 드레인금속 상에 제2포토레지스트를 형성하고 제2마스크를 이용하여 박막 트랜지스터 영역 상에 위치하는 게이트전극 상에 절연막, 반도체층 및 소오스 드레인금속을 형성함과 동시에 데이터패드 영역 상에 절연막, 반도체층 및 소오스 드레인금속을 포함하는 데이터패드전극을 형성하는 단계를 포함할 수 있다.The forming of the thin film transistor includes defining a horizontal common voltage line region, a thin film transistor region, a transmissive region, a gate pad region, and a data pad region on a lower substrate, forming a gate metal on the lower substrate, Forming a first photoresist on the substrate, forming a gate electrode on the thin film transistor region using a first mask, forming a gate pad electrode on the gate pad region, and forming an insulating film, a semiconductor layer, and a source on the lower substrate. A drain metal is sequentially formed, a second photoresist is formed on the source drain metal, and an insulating film, a semiconductor layer, and a source drain metal are formed on the gate electrode located on the thin film transistor region using a second mask. It may include forming a data pad electrode including an insulating layer, a semiconductor layer, and a source drain metal on the data pad region.
보호막과 공통전극을 형성하는 단계는 하부 기판, 게이트패드전극 및 데이터패드전극 상에 제1투명전극과 제3포토레지스트를 형성하고 제3마스크를 이용하여 박막 트랜지스터 영역의 일부, 게이트패드 영역의 일부 및 데이터패드 영역의 일부를 노출함과 더불어 서브 픽셀의 투과 영역 내에서 아일랜드 형상을 갖고 다수로 분할된 보호막을 형성하는 단계와, 제3포토레지스트를 이용하여 식각하고 박막 트랜지스터 영역의 일부, 서브 픽셀의 투과 영역의 일부, 게이트패드 영역의 일부 및 데이터패드 영역의 일부를 통해 노출된 보호막과 제1투명전극을 제거하는 단계를 포함할 수 있다.Forming the protective layer and the common electrode includes forming a first transparent electrode and a third photoresist on the lower substrate, the gate pad electrode, and the data pad electrode, and using a third mask to form part of the thin film transistor region and the gate pad region. And forming an island-shaped and divided protective film in the transmission region of the sub-pixel while exposing a part of the data pad region, etching using a third photoresist, and forming a part of the thin film transistor region, the sub-pixel And removing the protective layer and the first transparent electrode exposed through a part of the transparent region, a part of the gate pad region, and a part of the data pad region.
화소전극을 형성하는 단계는 하부 기판 및 제3포토레지스트 상에 제2투명전극과 제4포토레지스트를 순차적으로 형성하는 단계와, 제4포토레지스트를 에싱하여 박막 트랜지스터 영역의 일부, 서브 픽셀의 투과 영역의 일부, 게이트패드 영역의 일부 및 데이터패드 영역의 일부만 남기고 제거하는 단계와, 제3포토레지스트 상에 노출된 제2투명전극을 식각하고, 제3포토레지스트 상에 노출된 제2투명전극을 식각한 이후 제3포토레지스트 및 제4포토레지스트를 제거하는 단계를 포함할 수 있다.The forming of the pixel electrode includes sequentially forming a second transparent electrode and a fourth photoresist on the lower substrate and the third photoresist, and ashing the fourth photoresist to transmit a portion of the thin film transistor region and the subpixel. Removing a portion of the area, a portion of the gate pad area, and only a portion of the data pad area, etching the second transparent electrode exposed on the third photoresist, and removing the second transparent electrode exposed on the third photoresist. After etching, it may include removing the third photoresist and the fourth photoresist.
수평 공통전압라인을 형성하는 단계는 제1투명전극 및 제2투명전극 상에 전면전극 형태로 금속전극을 형성하는 단계와, 금속전극 상에 제5포토레지스트를 형성하는 단계와, 하부 기판 상에 제4마스크를 얼라인하고 제5포토레지스트를 이용하여 수평 공통전압라인 영역, 게이트패드 영역 및 데이터패드 영역에 대응하는 영역이 표면으로부터 돌출된 형상을 갖도록 형성하는 단계를 포함할 수 있다.Forming the horizontal common voltage line includes forming a metal electrode in the form of a front electrode on the first transparent electrode and the second transparent electrode, forming a fifth photoresist on the metal electrode, and forming a fifth photoresist on the lower substrate. Aligning the fourth mask and forming a region corresponding to the horizontal common voltage line region, the gate pad region, and the data pad region to have a shape protruding from the surface using the fifth photoresist.
수평 공통전압라인을 형성하는 단계는 제5포토레지스트를 이용하여 제2투명전극 및 금속전극을 식각하여 게이트패드 영역 및 데이터패드 영역의 주위를 통해 노출된 영역에 위치하는 제2투명전극 및 금속전극을 제거하는 단계와, 제5포토레지스트를 에싱하여 수평 공통전압라인 영역, 게이트패드 영역 및 데이터패드 영역만 아일랜드 형태로 형성하는 단계와, 제5포토레지스트의 외부로 노출된 금속전극을 식각하여 수평 공통전압라인 영역, 게이트패드 영역 및 데이터패드 영역만 금속전극이 존재하도록 형성하는 단계를 포함할 수 있다.In the forming of the horizontal common voltage line, the second transparent electrode and the metal electrode are etched using a fifth photoresist, and the second transparent electrode and the metal electrode are positioned in the exposed area around the gate pad area and the data pad area. Removing, ashing the fifth photoresist to form only the horizontal common voltage line region, the gate pad region, and the data pad region in an island shape, and etching the metal electrode exposed to the outside of the fifth photoresist. It may include forming only the common voltage line region, the gate pad region, and the data pad region such that the metal electrode is present.
수평 공통전압라인은 하부 기판 상에 형성된 게이트라인과 인접하여 수평 방향으로 배치될 수 있다.The horizontal common voltage line may be disposed in a horizontal direction adjacent to the gate line formed on the lower substrate.
박막 트랜지스터를 형성하는 단계와 보호막을 형성하는 단계 사이에서, 트랜지스터를 덮는 평탄화막을 형성하는 단계를 더 포함할 수 있다.Between the step of forming the thin film transistor and the step of forming the protective layer, the step of forming a planarization layer covering the transistor may be further included.
본 발명은 투과율을 향상시키고 구동전압을 감소시킬 수 있는 횡전계 모드의 액정패널을 4 마스크 공정 또는 5 마스크 공정으로 제작하여 대형 텔레비전 등에 적용할 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다.The present invention has the effect of providing a liquid crystal display device that can be applied to a large television, etc. by manufacturing a liquid crystal panel in a transverse electric field mode capable of improving transmittance and reducing a driving voltage by a 4 mask process or a 5 mask process, and a manufacturing method thereof. have.
도 1은 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로 구성도.
도 3은 본 발명의 제1실시예에 따른 서브 픽셀의 평면도.
도 4 내지 도 17은 도 3에 도시된 A1-A2영역과 A2-A3영역의 단면 구조를 기반으로 하는 공정 흐름도들.
도 18은 다른 실시예에 따른 도 17의 단면 구조도.
도 19는 본 발명의 제2실시예에 따라 도 3에 도시된 A1-A2영역과 A2-A3영역을 나타낸 단면 구조도.1 is a block diagram schematically showing a liquid crystal display device.
FIG. 2 is a circuit diagram schematically showing a sub-pixel shown in FIG. 1;
3 is a plan view of a sub-pixel according to the first embodiment of the present invention.
4 to 17 are process flow charts based on the cross-sectional structures of areas A1-A2 and A2-A3 shown in FIG. 3;
18 is a cross-sectional structural view of FIG. 17 according to another embodiment.
FIG. 19 is a cross-sectional structure diagram showing areas A1-A2 and A2-A3 shown in FIG. 3 according to a second embodiment of the present invention.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings.
<제1실시예><First Example>
도 1은 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로 구성도이다.1 is a block diagram schematically illustrating a liquid crystal display device, and FIG. 2 is a circuit configuration diagram schematically illustrating a sub-pixel illustrated in FIG. 1.
도 1 및 도 2에 도시된 바와 같이, 액정표시장치에는 타이밍제어부(130), 게이트구동부(140), 데이터구동부(150), 액정패널(160) 및 백라이트유닛(170)이 포함된다.1 and 2, the liquid crystal display device includes a
타이밍제어부(130)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(DATA)를 공급받는다. 타이밍제어부(130)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 등의 타이밍신호를 이용하여 데이터구동부(150)와 게이트구동부(140)의 동작 타이밍을 제어한다. 타이밍제어부(130)는 1 수평기간의 데이터 인에이블 신호를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호와 수평 동기신호는 생략될 수 있다.The
타이밍제어부(130)에서 생성되는 제어신호들에는 게이트구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다.The control signals generated by the
게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 타이밍제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 데이터신호(DATA)를 데이터구동부(150)에 공급한다.The gate shift clock GSC is a clock signal commonly input to the gate drive ICs and is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the outputs of the gate drive ICs. The data timing control signal DDC includes a source start pulse (Source, Start Pulse, SSP), a source sampling clock (SSC), a source output enable signal (Source Output Enable, SOE), and the like. The
게이트구동부(140)는 타이밍제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(140)는 게이트라인들(GL)을 통해 액정패널(160)에 게이트신호를 공급한다. 게이트구동부(140)는 IC 형태로 형성되거나 액정패널(160)에 게이트인패널(Gate In Panel) 방식으로 형성된다.The
데이터구동부(150)는 타이밍제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 데이터구동부(150)는 데이터라인들(DL)을 통해 액정패널(160)에 데이터신호(DATA)를 공급한다. 데이터구동부(150)는 IC 형태로 형성된다.The
액정패널(160)은 박막 트랜지스터 등이 형성된 하부 기판, 컬러필터 등이 형성된 상부 기판 그리고 이들 사이에 위치하는 액정층으로 구성된다. 하부 기판과 하부 기판의 내부 상층부에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 하부 기판의 하부면에는 하부 편광판이 부착되고, 상부 기판의 상부면에는 상부 편광판이 부착된다. 액정패널(160)은 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드로 구현된다. 또한, 액정패널(160)은 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.The
액정패널(160)은 게이트구동부(140)로부터 공급된 게이트신호와 데이터구동부(150)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들이 포함된다. 하나의 서브 픽셀(SP)에는 박막 트랜지스터(TFT), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다.The
박막 트랜지스터(TFT)의 게이트전극은 게이트라인(GL1)에 연결되고 소오스전극은 데이터라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 박막 트랜지스터(TFT)의 드레인전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 박막 트랜지스터(TFT)의 드레인전극에 연결된 화소전극(1)과 수평 공통전압라인(AVcom)에 연결된 공통전극(2, Vcom) 사이에 형성된다. 수평 공통전압라인(AVcom)은 액정패널(160)의 하부 기판 상에 형성되고, 이는 게이트라인들과 동일한 수평 방향(또는 가로방향)으로 배치된다. 수평 공통전압라인(AVcom)은 RC(R은 저항-Resistance, C는 용량-Capacitance) 딜레이를 줄이기 위해 저저항 재료로 형성되며, 게이트라인들과 동일하게 매 라인마다 형성된다.The gate electrode of the thin film transistor TFT is connected to the gate line GL1 and the source electrode is connected to the data line DL1. The storage capacitor Cst has one end connected to the drain electrode of the thin film transistor TFT and the other end connected to the common voltage line Vcom. The liquid crystal layer Clc is formed between the
백라이트유닛(170)은 액정패널(160)에 빛을 제공한다. 백라이트유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등이 포함된다. 백라이트유닛(170)은 LED뿐만 아니라 다른 광원을 이용하는 방식으로 액정패널(160)에 빛을 제공할 수 있다. The
이하, 액정패널(160)에 형성된 서브 픽셀을 참조하여 본 발명을 구체화한다.Hereinafter, the present invention will be embodied with reference to sub-pixels formed on the
도 3은 본 발명의 제1실시예에 따른 서브 픽셀의 평면도이고, 도 4 내지 도 17은 도 3에 도시된 A1-A2영역과 A2-A3영역의 단면 구조를 기반으로 하는 공정 흐름도들이다.3 is a plan view of a sub-pixel according to the first embodiment of the present invention, and FIGS. 4 to 17 are process flow charts based on the cross-sectional structures of areas A1-A2 and A2-A3 shown in FIG. 3.
도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 서브 픽셀은 수직 방향(y)으로 배치된 제1데이터라인(DL1), 수평 방향(x)으로 배치된 제1게이트라인(GL1) 및 수평 방향(x)으로 배치된 수평 공통전압라인(AVcom)에 의해 정의된다. 수평 공통전압라인(AVcom)은 서브 픽셀의 상부 또는 하부 방향을 수평 방향(x)으로 지나도록 배치된다. 수평 공통전압라인(AVcom)은 제1게이트라인(GL1)과 같이 매 라인마다 형성된다.As shown in FIG. 3, the sub-pixels according to the first embodiment of the present invention include a first data line DL1 disposed in a vertical direction y and a first gate line GL1 disposed in a horizontal direction x. ) And a horizontal common voltage line AVcom arranged in the horizontal direction x. The horizontal common voltage line AVcom is disposed to pass the upper or lower direction of the sub-pixel in the horizontal direction x. The horizontal common voltage line AVcom is formed for every line like the first gate line GL1.
서브 픽셀은 제1데이터라인(DL1)과 제1게이트라인(GL1)에 연결된 박막 트랜지스터(TFT)를 갖는다. 서브 픽셀은 박막 트랜지스터(TFT)의 드레인전극에 연결된 화소전극(118)과 수평 공통전압라인(AVcom)에 연결된 공통전극(116)을 갖는다. 박막 트랜지스터(TFT)의 드레인전극과 화소전극(118)은 콘택홀(CH)을 통해 전기적으로 연결된다. 수평 공통전압라인(AVcom)은 공통전극(116)의 바로 위에 형성되므로 콘택홀 없이 전기적으로 직접 연결된다.The sub-pixel has a thin film transistor TFT connected to the first data line DL1 and the first gate line GL1. The sub-pixel has a
제1데이터라인(DL1)은 도시된 바와 같이 서브 픽셀의 중앙 영역을 기준으로 기울어진 부등호(<) 형상을 갖는다. 수평 공통전압라인(AVcom)은 제1게이트라인(GL1)과 인접하여 수평 방향(x)으로 배치된 직선 형상을 갖는다. 제1데이터라인(DL1)의 일측 끝단에는 제1데이터패드부(DP1)가 형성되고 제1게이트라인(GL1)의 일측 끝단에는 제1게이트패드부(GP1)가 형성된다.As illustrated, the first data line DL1 has an inequality sign (<) inclined with respect to the central area of the sub-pixel. The horizontal common voltage line AVcom has a linear shape disposed in the horizontal direction x adjacent to the first gate line GL1. A first data pad part DP1 is formed at one end of the first data line DL1 and a first gate pad part GP1 is formed at one end of the first gate line GL1.
화소전극(118)과 공통전극(116)은 도시된 바와 같이 서브 픽셀의 중앙 영역을 기준으로 기울어진 부등호(<) 형상을 갖는 핑거부를 갖는다. 화소전극(118)과 공통전극(116)의 핑거부는 서브 픽셀의 투과 영역(TA) 내에서 비중첩하도록 구분되어 형성된다.The
한편, 위의 설명 및 도시된 도면에서는 제1데이터라인(DL1), 화소전극(118)및 공통전극(116)이 부등호(<) 형상과 유사하게 기울어진 경사를 갖는 것을 일례로 하였다. 그러나, 이는 하나의 예시일뿐 제1데이터라인(DL1), 화소전극(118)및 공통전극(116)은 직선 형상을 가질 수 있다.Meanwhile, in the above description and drawings, the first data line DL1, the
이하, 도 3에 도시된 A1-A2영역과 A2-A3영역의 단면 구조를 기반으로 이의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing the same will be described based on the cross-sectional structure of the area A1-A2 and the area A2-A3 shown in FIG. 3.
[제1마스크 공정: 도 3, 도 4 및 도 5 참조][First mask process: see FIGS. 3, 4 and 5]
하부 기판(110) 상에 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA), 투과 영역(TA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)을 각각 정의한다.A horizontal common voltage line area VCA, a thin film transistor area CHA, a transparent area TA, a gate pad area GPA, and a data pad area DPA are respectively defined on the
하부 기판(110) 상에 게이트금속(111)을 형성한다. 게이트금속(111)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.A
게이트금속(111) 상에 제1포토레지스트(PR1)를 형성하고 하부 기판(110) 상에 제1마스크(MM1)를 얼라인하고, 얼라인된 제1마스크(MM1)를 통해 자외선을 조사하여 노광 및 현상한다. 제1마스크(MM1)는 포토 마스크로 선택된다. 제1마스크(MM1)는 박막 트랜지스터 영역(CHA)과 게이트패드 영역(GPA)에 대응하여 차단부(NOPN)를 갖고 수평 공통전압라인 영역(VCA), 투과 영역(TA) 및 데이터패드 영역(DPA)에 대응하여 투과부(OPN)를 갖는 것을 이용한다.A first photoresist PR1 is formed on the
제1마스크(MM1)를 제거하고 하부 기판(110)을 식각하여 박막 트랜지스터 영역(CHA) 상에 게이트전극(111a)을 형성함과 동시에 게이트패드 영역(GPA) 상에 게이트패드전극(111b)을 형성한다. 게이트전극(111a)은 박막 트랜지스터(TFT)의 게이트전극(111a)이 되고 게이트패드전극(111b)은 제1게이트패드부(GP1)가 된다.The first mask MM1 is removed and the
[제2마스크 공정: 도 3, 도 5 및 도 6 참조][Second mask process: see FIGS. 3, 5 and 6]
하부 기판(110) 상에 절연막(112), 반도체층(113) 및 소오스 드레인금속(114)을 순차적으로 형성한다. 절연막(112)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx) 등으로 선택된다. 소오스 드레인금속(114)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.An insulating
최상층에 위치하는 소오스 드레인금속(114) 상에 제2포토레지스트(PR2)를 형성하고 하부 기판(110) 상에 제2마스크(HM1)를 얼라인하고 노광 및 현상한다. 제2마스크(HM1)는 하프톤 마스크로 선택된다. 제2마스크(HM1)는 박막 트랜지스터 영역(CHA)의 중앙 영역에 대응하여 반투과부(HOPN)을 갖고 그 주위로 차단부(NOPN)를 가지며, 수평 공통전압라인 영역(VCA), 투과 영역(TA) 및 게이트패드 영역(GPA)에 대응하여 풀투과부(FOPN)를 가지며 데이터패드 영역(DPA)에 대응하여 차단부(OPN)를 갖는 것을 이용한다.A second photoresist PR2 is formed on the source drain metal 114 positioned on the uppermost layer, and the second mask HM1 is aligned on the
제2마스크(HM1)를 제거하고 하부 기판(110)을 식각하여 박막 트랜지스터 영역(CHA) 상에 위치하는 게이트전극(111a) 상에 절연막(112), 반도체층(113a) 및 소오스 드레인금속(114a, 114b)을 형성한다. 이와 동시에 데이터패드 영역(DPA) 상에 위치하는 하부 기판(110) 상에 절연막(112), 반도체층(113b) 및 소오스 드레인금속(114c)을 형성한다. 이로써, 하부 기판(110) 상에는 게이트전극(111a), 반도체층(113a), 소오스전극(114a) 및 드레인전극(114b)을 갖는 박막 트랜지스터가 형성된다. 여기서, 반도체층(113b) 및 소오스 드레인금속(114c)을 포함하는 데이터패드전극(113b, 114c)은 제1데이터패드부(DP1)가 된다.The second mask HM1 is removed and the
[제3마스크 공정: 도 3, 도 7 내지 도 13 참조][Third mask process: see Figs. 3 and 7 to 13]
하부 기판(110), 게이트패드전극(111b) 및 소오스 드레인금속(114a ~ 114c) 상에 보호막(115), 제1투명전극(116) 및 제3포토레지스트(PR3)를 순차적으로 형성한다. 제1투명전극(116)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)나 그라핀(graphene) 등과 같은 투명도전막으로 선택된다. 제1투명전극(116)은 이후의 공정을 통해 공통전극이 된다.A
하부 기판(110) 상에 제3마스크(MM2)를 얼라인하고 노광 및 현상한다. 제3마스크(MM2)는 포토 마스크로 선택된다. 제3마스크(MM2)는 박막 트랜지스터 영역(CHA)의 일부(117a), 서브 픽셀의 투과 영역(TA)의 일부(117b, 117c), 게이트패드 영역(GPA)의 일부(117d) 및 데이터패드 영역(DPA)의 일부(117e)에 대응하여 투과부(OPN)를 갖고 나머지 영역에 대응하여 차단부(NOPN)를 갖는 것을 이용한다.The third mask MM2 is aligned on the
제3포토레지스트(PR3)를 현상하면, 이는 박막 트랜지스터 영역(CHA)의 일부(117a), 서브 픽셀의 투과 영역(TA)의 일부(117b, 117c), 게이트패드 영역(GPA)의 일부(117d) 및 데이터패드 영역(DPA)의 일부(117e)를 노출함과 더불어 나머지 영역을 덮는 형상을 갖게 된다. 이때, 서브 픽셀의 투과 영역(TA) 내에 위치하는 제3포토레지스트(PR3)는 아일랜드 형상을 갖고 다수로 분할된다.When the third photoresist PR3 is developed, a
제3포토레지스트(PR3)를 이용하여 하부 기판(110)을 식각하고 박막 트랜지스터 영역(CHA)의 일부(117a), 서브 픽셀의 투과 영역(TA)의 일부(117b, 117c), 게이트패드 영역(GPA)의 일부(117d) 및 데이터패드 영역(DPA)의 일부(117e)를 통해 노출된 보호막(115)과 제1투명전극(116)을 제거한다. 이때, 박막 트랜지스터 영역(CHA)의 일부(117a), 서브 픽셀의 투과 영역(TA)의 일부(117b, 117c), 게이트패드 영역(GPA)의 일부(117d) 및 데이터패드 영역(DPA)의 일부(117e)의 측면을 통해 노출된 제1투명전극(116)은 내측 방향으로 인입된 언더컷 형태가 된다.The
하부 기판(110) 및 제3포토레지스트(PR3) 상에 제2투명전극(118)과 제4포토레지스트(PR4)를 순차적으로 형성한다. 이때, 제2투명전극(118)은 박막 트랜지스터의 드레인전극(114b)에 연결됨과 동시에 서브 픽셀의 투과 영역(TA) 내에서 핑거 형상을 갖고 다수로 분할된다.A second
제2투명전극(118)의 일부는 제3포토레지스트(PR3) 상에 위치함은 물론 게이트패드 영역(GPA)의 게이트패드전극(111b) 상부와 데이터패드 영역(DPA)의 소오스 드레인금속(114c) 상에 위치하게 된다. 제2투명전극(118)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)나 그라핀(graphene) 등과 같은 투명도전막으로 선택된다. 제2투명전극(118)은 이후의 공정을 통해 화소전극이 된다.A part of the second
제4포토레지스트(PR4)를 에싱(ashing)하여 제4포토레지스트(PR4)의 단차(높이)를 낮춘다. 이로써, 제4포토레지스트(PR4)는 박막 트랜지스터 영역(CHA)의 일부(117a), 서브 픽셀의 투과 영역(TA)의 일부(117b, 117c), 게이트패드 영역(GPA)의 일부(117d) 및 데이터패드 영역(DPA)의 일부(117e)만 남고 제거된다. 그리고 제3포토레지스트(PR3) 상에 형성된 제2투명전극(118)은 외부로 노출된다.The step difference (height) of the fourth photoresist PR4 is reduced by ashing the fourth photoresist PR4. Accordingly, the fourth photoresist PR4 includes a
제3포토레지스트(PR3) 상에 노출된 제2투명전극(118)을 식각하고, 제3포토레지스트(PR3) 상에 노출된 제2투명전극(118)을 식각한 이후 제3포토레지스트(PR3) 및 제4포토레지스트(PR4)를 제거한다. 이로써, 제2투명전극(118)은 박막 트랜지스터의 영역(CHA), 서브 픽셀의 투과 영역(TA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)에만 위치하고 나머지는 제거된다.After etching the second
제3포토레지스트(PR3) 및 제4포토레지스트(PR4)를 제거하면 제1투명전극(116)은 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA), 투과 영역(TA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA) 상에 구분되어 형성된다. 그리고 제1투명전극(116)은 서브 픽셀의 투과 영역(TA) 내에 위치하는 보호막(115) 상에서 핑거 형상을 갖고 다수로 분할된다. 여기서, 제1투명전극(116)의 경우 아일랜드 형상의 보호막(115) 상에 위치하고 제2투명전극(118)의 경우 아일랜드 형상으로 분리된 보호막(115) 사이에 위치하므로 제1투명전극(116)과 제2투명전극(118)은 서로 비중첩하게 된다.When the third photoresist PR3 and the fourth photoresist PR4 are removed, the first
[제4마스크 공정: 도 3, 도 14 내지 도 17 참조][Fourth mask process: see Figs. 3 and 14 to 17]
하부 기판(110)의 최상에 위치하는 제1투명전극(116) 및 제2투명전극(118) 상에 전면전극 형태로 금속전극(119)을 형성하고 금속전극(119) 상에 제5포토레지스트(PR5)를 형성한다. 금속전극(119)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu) 중 하나로 선택된다.A
하부 기판(110) 상에 제4마스크(HM2)를 얼라인하고 노광 및 현상한다. 제4마스크(HM2)는 하프톤 마스크로 선택된다. 제4마스크(HM2)는 수평 공통전압라인 영역(VCA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)에 대응하여 차단부(NOPN)를 갖고 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)의 주위에 대응하여 풀투과부(FOPN)를 가지며 나머지 영역에 대응하여 반투과부(HOPN)를 갖는 것을 이용한다. 제5포토레지스트(PR5)를 현상하면, 이는 수평 공통전압라인 영역(VCA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)이 표면으로부터 돌출된 형상을 갖게 된다.The fourth mask HM2 is aligned, exposed, and developed on the
제5포토레지스트(PR5)를 이용하여 제2투명전극(118) 및 금속전극(119)을 식각한다. 이로써, 제2투명전극(118) 및 금속전극(119)은 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)의 주위를 통해 노출된 영역(120a ~ 120c)만 제거되고 나머지는 잔존하게 된다.The second
제2투명전극(118) 및 금속전극(119)의 일부를 제거한 이후 제5포토레지스트(PR5)를 에싱하여 제5포토레지스트(PR5)의 단차(높이)를 낮춘다. 이로써, 제5포토레지스트(PR5)는 수평 공통전압라인 영역(VCA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)만 아일랜드 형태로 존재하게 되고 나머지는 제거된다.After removing a portion of the second
제5포토레지스트(PR5)를 에싱한 이후 외부로 노출된 금속전극(119)을 식각한다. 이로써, 금속전극(119)은 수평 공통전압라인 영역(VCA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)만 존재하게 되고 나머지는 제거된다.After the fifth photoresist PR5 is ashing, the
금속전극(119)을 식각한 이후 제5포토레지스트(PR5)를 제거한다. 제5포토레지스트(PR5)를 제거하면, 수평 공통전압라인 영역(VCA)에 위치하는 금속전극(119a)은 공통전극이 되는 제1투명전극(116)과 전기적으로 연결되며 수평 방향을 따라 이웃하는 공통전극에 연결되도록 바(bar) 형태로 형성된다. 수평 공통전압라인 영역(VCA)에 위치하는 금속전극(119a)은 수평 공통전압라인(AVcom)이 된다.After the
게이트패드 영역(GPA)에 위치하는 금속전극(119b)은 게이트패드전극(111b)과 전기적으로 연결되도록 아일랜드 형태로 형성된다. 게이트패드 영역(GPA)에 위치하는 금속전극(119b)은 게이트패드전극(111b)과 함께 제1게이트패드부(GP1)가 된다. 데이터패드 영역(DPA)에 위치하는 금속전극(119c)은 데이터패드전극(113b, 114c)과 전기적으로 연결되도록 아일랜드 형태로 형성된다. 데이터패드 영역(DPA)에 위치하는 금속전극(119c)은 데이터패드전극(113b, 114c)과 함께 제1데이터패드부(DP1)가 된다.The
위의 설명에서는 제1게이트패드부(GP1)와 제1데이터패드부(DP1)의 최상층에 금속전극(119b, 119c)가 위치하는 것을 일례로 하였다. 그러나, 도 18에 도시된 다른 제1실시예에 따르면, 제1게이트패드부(GP1)와 제1데이터패드부(DP1)의 최상층에 위치하는 금속전극(119b, 119c)은 앞선 공정에 형성된 제3포토레지스트(PR3)의 형상에 따라 생략될 수도 있다.In the above description, as an example, the
한편, 제1실시예의 구조는 제3마스크 공정에서 CHF(Contact Hole Filling) 공정을 진행하므로 공통전극이 되는 제1투명전극(116)과 화소전극이 되는 제2투명전극(118)을 셀프 얼라인(Self-Align)할 수 있어 이들 간의 거리를 1㎛ 이내로 형성할 수 있다.Meanwhile, in the structure of the first embodiment, since the CHF (Contact Hole Filling) process is performed in the third mask process, the first
그리고, 제1실시예의 구조는 공통전극이 되는 제1투명전극(116)과 화소전극이 되는 제2투명전극(118)이 비중첩하며 이들의 위치가 근접함에 따라 구동전압을 감소시킬 수 있다. 또한, 투과 영역(TA)의 두께가 얇으므로(절연막 등의 두께와 개수가 적음), 투과율을 향상시킬 수 있다.Further, in the structure of the first embodiment, the first
이상 본 발명의 제1실시예는 투과율을 향상시키고 구동전압을 감소시킬 수 있는 횡전계 모드의 액정패널을 4 마스크 공정으로 제작하여 대형 텔레비전 등에 적용할 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다.As described above, the first embodiment of the present invention provides a liquid crystal display device that can be applied to a large-sized television, and a method of manufacturing the liquid crystal panel in a transverse electric field mode capable of improving transmittance and reducing driving voltage through a 4-mask process. It works.
한편, 앞서 설명된 본 발명의 제1실시예는 투과율을 향상시키고 구동전압을 감소시킬 수 있는 횡전계 모드의 액정패널을 4 마스크 공정으로 제작하는 예를 설명하였다. 그러나, 투과율을 향상시키고 구동전압을 감소시킬 수 있는 횡전계 모드의 액정패널은 하기와 같이 5 마스크 공정으로 제작할 수도 있다.Meanwhile, in the first embodiment of the present invention described above, an example in which a liquid crystal panel in a transverse electric field mode capable of improving transmittance and reducing a driving voltage is manufactured by a four-mask process has been described. However, a liquid crystal panel in a transverse electric field mode capable of improving transmittance and reducing a driving voltage may be manufactured by a 5-mask process as follows.
이하에서 설명되는 본 발명의 제2실시예는 제1실시예와 대비했을 때, 제2마스크 공정과 제3마스크 공정 사이에서 박막 트랜지스터를 덮는 평타화막을 더 형성하기 위해 마스크 공정이 추가되는 것을 제외하고 이하의 공정이 동일하다. 그러므로, 이하의 제2실시예에서는 제조방법 상에서 요구되는 마스크 공정에 대한 구체적인 설명을 생략하고 구조를 중심으로 설명한다.The second embodiment of the present invention described below is compared with the first embodiment, except that a mask process is added to further form a planarization layer covering the thin film transistor between the second mask process and the third mask process. And the following processes are the same. Therefore, in the following second embodiment, a detailed description of the mask process required in the manufacturing method is omitted, and the structure is mainly described.
<제2실시예><Second Example>
도 19는 본 발명의 제2실시예에 따라 도 3에 도시된 A1-A2영역과 A2-A3영역을 나타낸 단면 구조도이다.FIG. 19 is a cross-sectional structural diagram showing areas A1-A2 and A2-A3 shown in FIG. 3 according to a second embodiment of the present invention.
도 19에 도시된 바와 같이, 하부 기판(110) 상에는 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA), 투과 영역(TA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)이 각각 정의된다.19, on the
하부 기판(110) 상에는 게이트전극(111a)과 게이트패드전극(111b)이 형성된다. 게이트전극(111a)과 게이트패드전극(111b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 게이트전극(111a)과 게이트패드전극(111b)은 하부 기판(110) 상에 정의된 박막 트랜지스터 영역(CHA)과 게이트패드 영역(GPA)에 구분되어 형성된다. 게이트전극(111a)은 박막 트랜지스터의 게이트전극이 되고 게이트패드전극(111b)은 제1게이트패드부가 된다.A
하부 기판(110) 상에는 절연막(112)이 형성된다. 절연막(112)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx) 등으로 선택된다. 절연막(112)은 수평 공통전압라인 영역(VCA), 투과 영역(TA)과 데이터패드 영역(DPA)에 구분되어 형성된다.An insulating
절연막(112) 상에는 제1 및 제2반도체층(113a, 113b)이 형성된다. 제1 및 제2반도체층(113a, 113b)은 Si 계열, Oxide 계열, 탄소나노튜브(CNT)를 포함하는 Grephene 계열, Nitride 계열, 유기 반도체 계열 중 하나로 선택될 수 있다. 제1 및 제2반도체층(113a, 113b)은 하부 기판(110) 상에 정의된 박막 트랜지스터 영역(CHA)과 데이터패드 영역(DPA)에 구분되어 형성된다.First and
제1반도체층(113a) 상에는 소오스전극(114a), 드레인전극(114b) 및 소오스 드레인금속(114c)이 형성된다. 소오스전극(114a), 드레인전극(114b) 및 소오스 드레인금속(114c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 소오스전극(114a), 드레인전극(114b) 및 소오스 드레인금속(114c)은 하부 기판(110) 상에 정의된 박막 트랜지스터 영역(CHA)과 데이터패드 영역(DPA)에 구분되어 형성된다. 제2반도체층 및 소오스 드레인금속(113b, 114c)은 제1데이터패드부가 된다.A
하부 기판(110) 상에는 소오스전극(114a) 및 드레인전극(114b)을 덮는 평탄화막(125)이 형성된다. 평탄화막(125)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 평탄화막(125)은 이후에 형성되는 층들이 균일하고 평탄하게 형성되도록 하는 역할을 한다.A
평탄화막(125)은 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA) 및 투과 영역(TA)에 형성된다. 다만, 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA) 및 투과 영역(TA)을 제외한 나머지 영역은 식각되어 제거된다. 평탄화막(125)은 하부에 형성된 절연막들보다 두꺼운 두께를 갖고 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA) 및 투과 영역(TA)에만 형성된다. 이에 따라, 평탄화막(125) 상에 형성되는 제1투명전극(116) 및 제2투명전극(118)은 제1게이트패드부 및 제1데이터패드부보다 높은 위치에 형성된다.The
평탄화막(125) 및 하부 기판(110) 상에는 보호막(115)이 형성된다. 보호막(115)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx) 등으로 선택된다. 보호막(115)은 수평 공통전압라인 영역(VCA), 박막 트랜지스터 영역(CHA), 투과 영역(TA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)을 모두 덮도록 형성된다. 다만, 보호막(115)은 박막 트랜지스터 영역(CHA)의 일부(117a), 서브 픽셀의 투과 영역(TA)의 일부(117b, 117c), 게이트패드 영역(GPA)의 일부(117d) 및 데이터패드 영역(DPA)의 일부(117e)를 노출함과 더불어 나머지 영역을 덮는 형상을 갖게 된다. 이때, 서브 픽셀의 투과 영역(TA) 내에 위치하는 보호막(115)은 아일랜드 형상을 갖고 다수로 분할된다.A
보호막(115) 상에는 제1투명전극(116)이 형성된다. 제1투명전극(116)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)나 그라핀(graphene) 등과 같은 투명도전막으로 선택된다. 제1투명전극(116)은 공통전극이 된다. 이때, 서브 픽셀의 투과 영역(TA) 내에 위치하는 제1투명전극(116)은 아일랜드 형상을 갖고 다수로 분할된다. 그러므로, 제1투명전극(116)의 경우 아일랜드 형상의 보호막(115) 상에 위치하고 제2투명전극(118)의 경우 아일랜드 형상으로 분리된 보호막(115) 사이에 위치하는 평탄화막(125) 상에 형성되므로 제1투명전극(116)과 제2투명전극(118)은 서로 비중첩하게 된다.A first
보호막(115)을 통해 노출된 평탄화막(125) 상에는 제2투명전극(118)이 형성된다. 제2투명전극(118)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), IGZO(Indium Gallium Zinc Oxide)나 그라핀(graphene) 등과 같은 투명도전막으로 선택된다. 제2투명전극(118)은 화소전극이 된다. 제2투명전극(118)은 박막 트랜지스터의 드레인전극(114b)에 연결됨과 동시에 서브 픽셀의 투과 영역(TA) 내에서 핑거 형상을 갖고 다수로 분할된다. 또한, 제2투명전극(118)의 일부는 게이트패드 영역(GPA)의 게이트패드전극(111b) 상부와 데이터패드 영역(DPA)의 소오스 드레인금속(114c) 상에 위치하게 된다. 즉, 제2투명전극(118)은 박막 트랜지스터의 영역(CHA), 서브 픽셀의 투과 영역(TA), 게이트패드 영역(GPA) 및 데이터패드 영역(DPA)에만 위치하고 나머지는 제거된다.A second
하부 기판(110) 상에 정의된 수평 공통전압라인 영역(VCA)에는 금속전극(119)이 형성된다. 금속전극(119)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu) 중 하나로 선택된다. 수평 공통전압라인 영역(VCA)에 위치하는 금속전극(119)은 공통전극이 되는 제1투명전극(116)과 전기적으로 연결되며 수평 방향을 따라 이웃하는 공통전극에 연결되도록 바(bar) 형태로 형성된다. 수평 공통전압라인 영역(VCA)에 위치하는 금속전극(119)은 수평 공통전압라인이 된다.A
한편, 제2실시예의 구조 또한 제1실시예와 같이 평탄화막을 형성한 다음의 마스크 공정에서 CHF(Contact Hole Filling) 공정을 진행하므로 공통전극이 되는 제1투명전극(116)과 화소전극이 되는 제2투명전극(118)을 셀프 얼라인(Self-Align)할 수 있어 이들 간의 거리를 1㎛ 이내로 형성할 수 있다.On the other hand, the structure of the second embodiment also performs a contact hole filling (CHF) process in the mask process following the formation of the planarization film as in the first embodiment, so the first
그리고, 제2실시예의 구조 또한 공통전극이 되는 제1투명전극(116)과 화소전극이 되는 제2투명전극(118)이 비중첩하며 이들의 위치가 근접함에 따라 구동전압을 감소시킬 수 있다.In addition, in the structure of the second embodiment, the first
이상 본 발명의 제2실시예는 투과율을 향상시키고 구동전압을 감소시킬 수 있는 횡전계 모드의 액정패널을 5 마스크 공정으로 제작하여 대형 텔레비전 등에 적용할 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다.The second embodiment of the present invention provides a liquid crystal display device that can be applied to a large-sized television by manufacturing a transverse electric field mode liquid crystal panel capable of improving transmittance and reducing a driving voltage through a 5-mask process, and a method of manufacturing the same. It works.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above is in other specific forms without changing the technical spirit or essential features of the present invention by those skilled in the art. It will be appreciated that it can be implemented. Therefore, the embodiments described above are illustrative in all respects and should be understood as non-limiting. In addition, the scope of the present invention is indicated by the claims to be described later rather than the detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention.
130: 타이밍제어부 140: 게이트구동부
150: 데이터구동부 160: 액정패널
170: 백라이트유닛 110: 하부 기판
VCA: 수평 공통전압라인 영역 CHA: 박막 트랜지스터 영역
TA: 투과 영역 GPA: 게이트패드 영역
DPA: 데이터패드 영역 PR1 ~ PR5: 제1 내지 제5포토레지스트
116: 제1투명전극 118: 제2투명전극
119: 금속전극 AVcom: 수평 공통전압라인130: timing control unit 140: gate driving unit
150: data driver 160: liquid crystal panel
170: backlight unit 110: lower substrate
VCA: horizontal common voltage line area CHA: thin film transistor area
TA: Transmissive area GPA: Gate pad area
DPA: Data pad area PR1 to PR5: First to fifth photoresist
116: first transparent electrode 118: second transparent electrode
119: metal electrode AVcom: horizontal common voltage line
Claims (13)
상기 하부 기판 상에 형성된 박막 트랜지스터;
상기 하부 기판과 상기 박막 트랜지스터 상에 형성되고 상기 박막 트랜지스터의 드레인전극을 노출하며 서브 픽셀의 투과 영역 내에서 아일랜드 형상을 갖고 다수로 분할된 보호막;
상기 서브 픽셀의 투과 영역 외에 위치하는 보호막 상에 일부가 형성되고 상기 서브 픽셀의 투과 영역 내에 위치하는 상기 아일랜드 형상의 보호막 상에서 핑거 형상을 갖고 다수로 분할된 공통전극;
상기 하부 기판 상에 형성되고 상기 박막 트랜지스터의 드레인전극에 연결되며 상기 서브 픽셀의 투과 영역 내에서 핑거 형상을 갖고 다수로 분할되며 상기 공통전극과 비중첩하는 화소전극;
상기 서브 픽셀의 투과 영역 외에 위치하는 공통전극 상에 배치된 수평 공통전압라인; 및
상기 하부 기판 상에 형성된 게이트패드부와 데이터패드부를 포함하고,
상기 게이트패드부는
상기 하부 기판 상에 형성된 게이트패드전극과, 상기 게이트패드전극 상에 형성된 투명전극과, 상기 투명전극 상에 형성되고 상기 수평 공통전압라인과 동일한 재료로 형성된 금속전극을 포함하고,
상기 데이터패드부는
상기 하부 기판 상에 형성된 절연막과, 상기 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 소오스 드레인금속과, 상기 소오스 드레인금속 상에 형성되고 상기 수평 공통전압라인과 동일한 재료로 형성된 금속전극을 포함하는 것을 특징으로 하는 액정표시장치.A lower substrate;
A thin film transistor formed on the lower substrate;
A protective film formed on the lower substrate and the thin film transistor, exposing the drain electrode of the thin film transistor, and having an island shape in a transmission region of the sub-pixel and divided into a plurality;
A common electrode partially formed on the passivation layer outside the transmissive region of the sub-pixel, and divided into a plurality of finger shapes on the island-shaped passivation layer disposed within the transmissive region of the sub-pixel;
A pixel electrode formed on the lower substrate, connected to a drain electrode of the thin film transistor, divided into a plurality of finger shapes within the transmissive region of the sub-pixel, and non-overlapping the common electrode;
A horizontal common voltage line disposed on a common electrode outside the transmission region of the sub-pixel; And
A gate pad portion and a data pad portion formed on the lower substrate,
The gate pad part
A gate pad electrode formed on the lower substrate, a transparent electrode formed on the gate pad electrode, and a metal electrode formed on the transparent electrode and formed of the same material as the horizontal common voltage line,
The data pad part
An insulating film formed on the lower substrate, a semiconductor layer formed on the insulating film, a source drain metal formed on the semiconductor layer, and a metal electrode formed on the source drain metal and made of the same material as the horizontal common voltage line. A liquid crystal display device comprising: a.
상기 수평 공통전압라인은
상기 하부 기판 상에 형성된 게이트라인과 인접하여 수평 방향으로 배치된 것을 특징으로 하는 액정표시장치.The method of claim 1,
The horizontal common voltage line is
A liquid crystal display device, wherein the liquid crystal display device is disposed in a horizontal direction adjacent to the gate line formed on the lower substrate.
상기 트랜지스터와 상기 보호막 사이에 형성되며,
상기 트랜지스터를 덮는 평탄화막을 더 포함하는 액정표시장치.The method of claim 1,
Formed between the transistor and the protective layer,
A liquid crystal display device further comprising a planarization layer covering the transistor.
상기 박막 트랜지스터의 드레인전극을 노출하며 서브 픽셀의 투과 영역 내에서 아일랜드 형상을 갖고 다수로 분할된 보호막을 형성하는 단계;
상기 서브 픽셀의 투과 영역 외에 위치하는 보호막 상에 일부가 형성되고 상기 서브 픽셀의 투과 영역 내에 위치하는 아일랜드 형상의 보호막 상에서 핑거 형상을 갖고 다수로 분할된 공통전극을 형성하는 단계;
상기 박막 트랜지스터의 드레인전극에 연결되며 상기 서브 픽셀의 투과 영역 내에서 핑거 형상을 갖고 다수로 분할되며 상기 공통전극과 비중첩하는 화소전극을 형성하는 단계; 및
상기 서브 픽셀의 투과 영역 외에 위치하는 공통전극 상에 배치된 수평 공통전압라인을 형성하는 단계를 포함하고,
상기 박막 트랜지스터를 형성하는 단계는
하부 기판 상에 수평 공통전압라인 영역, 박막 트랜지스터 영역, 투과 영역, 게이트패드 영역 및 데이터패드 영역을 정의하는 단계와,
상기 하부 기판 상에 게이트금속을 형성하고, 상기 게이트금속 상에 제1포토레지스트를 형성하고 제1마스크를 이용하여 상기 박막 트랜지스터 영역 상에 게이트전극을 형성함과 동시에 상기 게이트패드 영역 상에 게이트패드전극을 형성하는 단계와,
상기 하부 기판 상에 절연막, 반도체층 및 소오스 드레인금속을 순차적으로 형성하고, 상기 소오스 드레인금속 상에 제2포토레지스트를 형성하고 제2마스크를 이용하여 상기 박막 트랜지스터 영역 상에 위치하는 상기 게이트전극 상에 상기 절연막, 반도체층 및 소오스 드레인금속을 형성함과 동시에 상기 데이터패드 영역 상에 상기 절연막, 반도체층 및 소오스 드레인금속을 포함하는 데이터패드전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.Forming a thin film transistor on a lower substrate;
Exposing the drain electrode of the thin film transistor and forming a protective layer divided into a plurality of islands in the transmission region of the sub-pixel;
Forming a finger shape and divided into a plurality of common electrodes on a protective film in the form of an island, which is partially formed on the passivation layer outside the transmissive region of the sub-pixel and is located in the transmissive region of the sub-pixel;
Forming a pixel electrode connected to the drain electrode of the thin film transistor, having a finger shape in the transmission region of the sub-pixel, divided into a plurality, and non-overlapping the common electrode; And
And forming a horizontal common voltage line disposed on a common electrode located outside the transmission region of the sub-pixel,
Forming the thin film transistor
Defining a horizontal common voltage line region, a thin film transistor region, a transmissive region, a gate pad region, and a data pad region on a lower substrate; and
A gate metal is formed on the lower substrate, a first photoresist is formed on the gate metal, and a gate electrode is formed on the thin film transistor region using a first mask, and a gate pad is formed on the gate pad region. Forming an electrode,
An insulating layer, a semiconductor layer, and a source drain metal are sequentially formed on the lower substrate, a second photoresist is formed on the source drain metal, and a second mask is used on the gate electrode located on the thin film transistor region. And forming the insulating layer, the semiconductor layer, and the source drain metal on the data pad area, and forming a data pad electrode including the insulating layer, the semiconductor layer, and the source drain metal on the data pad area.
상기 보호막과 상기 공통전극을 형성하는 단계는
상기 하부 기판, 상기 게이트패드전극 및 상기 데이터패드전극 상에 제1투명전극과 제3포토레지스트를 형성하고 제3마스크를 이용하여 상기 박막 트랜지스터 영역의 일부, 상기 게이트패드 영역의 일부 및 상기 데이터패드 영역의 일부를 노출함과 더불어 상기 서브 픽셀의 투과 영역 내에서 상기 아일랜드 형상을 갖고 다수로 분할된 상기 보호막을 형성하는 단계와,
상기 제3포토레지스트를 이용하여 식각하고 상기 박막 트랜지스터 영역의 일부, 상기 서브 픽셀의 투과 영역의 일부, 상기 게이트패드 영역의 일부 및 상기 데이터패드 영역의 일부를 통해 노출된 보호막과 제1투명전극을 제거하는 단계를 포함하는 액정표시장치의 제조방법.The method of claim 5,
Forming the protective layer and the common electrode comprises:
A first transparent electrode and a third photoresist are formed on the lower substrate, the gate pad electrode, and the data pad electrode, and a part of the thin film transistor area, a part of the gate pad area, and the data pad are formed using a third mask. Forming the protective layer divided into a plurality of islands and having the island shape in the transmission area of the sub-pixel while exposing a part of the area,
After etching using the third photoresist, a portion of the thin film transistor region, a portion of the transmissive region of the sub-pixel, a portion of the gate pad region, and a protective layer and a first transparent electrode exposed through a portion of the data pad region are formed. A method of manufacturing a liquid crystal display device comprising the step of removing.
상기 화소전극을 형성하는 단계는
상기 하부 기판 및 상기 제3포토레지스트 상에 제2투명전극과 제4포토레지스트를 순차적으로 형성하는 단계와,
상기 제4포토레지스트를 에싱하여 상기 박막 트랜지스터 영역의 일부, 상기 서브 픽셀의 투과 영역의 일부, 상기 게이트패드 영역의 일부 및 상기 데이터패드 영역의 일부만 남기고 제거하는 단계와,
상기 제3포토레지스트 상에 노출된 제2투명전극을 식각하고, 상기 제3포토레지스트 상에 노출된 제2투명전극을 식각한 이후 상기 제3포토레지스트 및 제4포토레지스트를 제거하는 단계를 포함하는 액정표시장치의 제조방법.The method of claim 7,
The step of forming the pixel electrode
Sequentially forming a second transparent electrode and a fourth photoresist on the lower substrate and the third photoresist,
Ashing the fourth photoresist to remove a portion of the thin film transistor region, a portion of the transmissive region of the sub-pixel, a portion of the gate pad region, and a portion of the data pad region,
Etching the second transparent electrode exposed on the third photoresist, and removing the third photoresist and the fourth photoresist after etching the second transparent electrode exposed on the third photoresist Method of manufacturing a liquid crystal display device.
상기 수평 공통전압라인을 형성하는 단계는
상기 제1투명전극 및 상기 제2투명전극 상에 전면전극 형태로 금속전극을 형성하는 단계와,
상기 금속전극 상에 제5포토레지스트를 형성하는 단계와,
상기 하부 기판 상에 제4마스크를 얼라인하고 상기 제5포토레지스트를 이용하여 상기 수평 공통전압라인 영역, 상기 게이트패드 영역 및 상기 데이터패드 영역에 대응하는 영역이 표면으로부터 돌출된 형상을 갖도록 형성하는 단계를 포함하는 액정표시장치의 제조방법.The method of claim 8,
Forming the horizontal common voltage line
Forming a metal electrode in the form of a front electrode on the first transparent electrode and the second transparent electrode,
Forming a fifth photoresist on the metal electrode,
Aligning a fourth mask on the lower substrate and forming a region corresponding to the horizontal common voltage line region, the gate pad region, and the data pad region to have a shape protruding from the surface using the fifth photoresist A method of manufacturing a liquid crystal display device comprising a step.
상기 수평 공통전압라인을 형성하는 단계는
상기 제5포토레지스트를 이용하여 상기 제2투명전극 및 상기 금속전극을 식각하고 상기 게이트패드 영역 및 상기 데이터패드 영역의 주위를 통해 노출된 영역에 위치하는 제2투명전극 및 금속전극을 제거하는 단계와,
상기 제5포토레지스트를 에싱하여 상기 수평 공통전압라인 영역, 상기 게이트패드 영역 및 상기 데이터패드 영역만 아일랜드 형태로 형성하는 단계와,
상기 제5포토레지스트의 외부로 노출된 금속전극을 식각하여 상기 수평 공통전압라인 영역, 상기 게이트패드 영역 및 상기 데이터패드 영역만 상기 금속전극이 존재하도록 형성하는 단계를 포함하는 액정표시장치의 제조방법.The method of claim 9,
Forming the horizontal common voltage line
Etching the second transparent electrode and the metal electrode using the fifth photoresist, and removing the second transparent electrode and the metal electrode positioned in an area exposed through the periphery of the gate pad area and the data pad area. Wow,
Ashing the fifth photoresist to form only the horizontal common voltage line region, the gate pad region, and the data pad region in an island shape;
And etching the metal electrode exposed to the outside of the fifth photoresist to form only the horizontal common voltage line region, the gate pad region, and the data pad region such that the metal electrode is present .
상기 수평 공통전압라인은
상기 하부 기판 상에 형성된 게이트라인과 인접하여 수평 방향으로 배치된 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 5,
The horizontal common voltage line is
A method of manufacturing a liquid crystal display device, characterized in that it is disposed in a horizontal direction adjacent to the gate line formed on the lower substrate.
상기 박막 트랜지스터를 형성하는 단계와 상기 보호막을 형성하는 단계 사이에서, 상기 트랜지스터를 덮는 평탄화막을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.The method of claim 5,
The method of manufacturing a liquid crystal display device further comprising forming a planarization layer covering the transistor between the forming the thin film transistor and the forming the protective layer.
상기 수평 공통전압라인은
상기 하부 기판 상에 형성된 게이트라인과 인접하여 수평 방향으로 배치되고, 상기 수평 방향에서 상기 게이트라인과 비중첩하는 영역을 갖는 액정표시장치. The method of claim 1,
The horizontal common voltage line is
A liquid crystal display device disposed in a horizontal direction adjacent to a gate line formed on the lower substrate, and having a region non-overlapping with the gate line in the horizontal direction.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20130070198 | 2013-06-19 | ||
KR1020130070198 | 2013-06-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140148306A KR20140148306A (en) | 2014-12-31 |
KR102167137B1 true KR102167137B1 (en) | 2020-10-19 |
Family
ID=52676705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020140071328A KR102167137B1 (en) | 2013-06-19 | 2014-06-12 | Liquid Crystal Display Device and Manufacturing Method the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102167137B1 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080001896A (en) * | 2006-06-30 | 2008-01-04 | 엘지.필립스 엘시디 주식회사 | In-plane-switching mode liquid crystal display device and fabrication method thereof |
KR101881277B1 (en) * | 2011-05-18 | 2018-07-24 | 엘지디스플레이 주식회사 | Liquid Crystal Display Device And Method Of Manufacturing The Same |
-
2014
- 2014-06-12 KR KR1020140071328A patent/KR102167137B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20140148306A (en) | 2014-12-31 |
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |