KR102167049B1 - FinFET DEVICE - Google Patents

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이정희
손동혁
이준혁
김정길
췐 따이
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경북대학교 산학협력단
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Abstract

FinFET 소자가 개시된다. FinFET 소자는 기판, 기판에 형성된 버퍼층, 버퍼층에 핀 형상으로 형성되고, 폭이 20nm 내지 80nm이며, 제1 물질층과 제2 물질층이 접합되어 형성된 이종물질 접합층, 이종물질 접합층을 감싸도록 형성된 유전체층 및 유전체층을 감싸도록 형성된 게이트층을 포함한다.A FinFET device is disclosed. The FinFET device is formed in a fin shape on a substrate, a buffer layer formed on the substrate, and a buffer layer, has a width of 20 nm to 80 nm, and covers a heterogeneous material bonding layer and a heterogeneous material bonding layer formed by bonding the first material layer and the second material layer. And a formed dielectric layer and a gate layer formed to surround the dielectric layer.

Description

FinFET 소자{FinFET DEVICE}FinFET device {FinFET DEVICE}

본 개시는 FinFET 소자에 관한 것으로, 더욱 상세하게는, 서브쓰레숄드 스윙(subthreshold swing) 특성이 개선된 FinFET 소자에 관한 것이다.The present disclosure relates to a FinFET device, and more particularly, to a FinFET device with improved subthreshold swing characteristics.

고전자 이동도(high-electron-mobility) 트랜지스터와 이종 접합 전계 효과 트랜지스터는 고속, 고출력 및 고온 성능으로 널리 응용되고 있다. 트랜지스터가 고속 동작을 하기 위해서는 서브쓰레숄드 스윙(subthreshold swing, SS) 특성이 좋아야 한다. 서브쓰레숄드 스윙 특성은 트랜지스터가 회로나 시스템을 온/오프시키는 스위칭 속도와 관련된 특성으로서 트랜지스터에서 중요한 요소이다.High-electron-mobility transistors and heterojunction field effect transistors have been widely applied for their high-speed, high-power, and high-temperature performance. In order for a transistor to operate at high speed, it must have good subthreshold swing (SS) characteristics. The subthreshold swing characteristic is a characteristic related to the switching speed at which the transistor turns on/off a circuit or system, and is an important factor in a transistor.

그러나, 기존 이종 접합 트랜지스터는 (-) 전압에서 채널이 생성되기 때문에 전압이 인가되지 않은 상태에서 온 상태가 되며, 서브쓰레숄드 스윙 특성의 이론적인 하한값은 60mV/dec로서 한계가 있다.However, since a channel is generated at a negative voltage, a conventional heterojunction transistor is turned on without a voltage applied, and the theoretical lower limit of the subthreshold swing characteristic is limited to 60mV/dec.

일반적으로 오프 동작을 하는 인핸스먼트 모드 소자는 고주파 및 고전력 스위칭 애플리케이션에서 크게 요구되며, OFF 동작을 얻고 서브쓰레숄드 스윙 특성을 향상시키기 위해 다양한 복잡한 기술이 제안되고 있다.In general, an enhancement mode device that performs an off operation is highly required in high frequency and high power switching applications, and various complex techniques have been proposed to obtain an OFF operation and improve the subthreshold swing characteristic.

따라서, 기존 이종 접합 트랜지스터를 기반으로 간단하게 서브쓰레숄드 스윙 특성을 개선시킬 수 있는 기술에 대한 필요성이 존재한다.Therefore, there is a need for a technology that can simply improve the subthreshold swing characteristic based on the existing heterojunction transistor.

본 개시는 상술한 문제점을 해결하기 위한 것으로, 본 개시의 목적은 60mV/dec 이하의 서브쓰레숄드 스윙 특성을 나타내는 FinFET 소자를 제공하는 것이다.The present disclosure is to solve the above-described problem, and an object of the present disclosure is to provide a FinFET device exhibiting a subthreshold swing characteristic of 60mV/dec or less.

본 개시의 일 실시 예에 따른 FinFET 소자는 기판, 상기 기판에 형성된 버퍼층, 상기 버퍼층에 핀 형상으로 형성되고, 폭이 20nm 내지 80nm이며, 제1 물질층과 제2 물질층이 접합되어 형성된 이종물질 접합층, 상기 이종물질 접합층을 감싸도록 형성된 유전체층 및 상기 유전체층을 감싸도록 형성된 게이트층을 포함한다.The FinFET device according to an embodiment of the present disclosure includes a substrate, a buffer layer formed on the substrate, a heterogeneous material formed in a fin shape on the buffer layer, a width of 20 nm to 80 nm, and a first material layer and a second material layer are bonded to each other. And a junction layer, a dielectric layer formed to surround the heterogeneous material junction layer, and a gate layer formed to surround the dielectric layer.

그리고, 상기 이종물질 접합층의 제1 물질층은 m-평면(plane) 방향으로 형성될 수 있다.In addition, the first material layer of the heterogeneous material bonding layer may be formed in an m-plane direction.

또한, 상기 이종물질 접합층의 제1 물질층과 제2 물질층의 조합은 GaN과 AlGaN의 조합, SiGe와 Si의 조합, GaAs와 AlGaAs의 조합, InAs과 InAlAs의 조합 또는 InAs과 InGaAs의 조합을 포함할 수 있다.In addition, the combination of the first material layer and the second material layer of the heterogeneous material bonding layer is a combination of GaN and AlGaN, a combination of SiGe and Si, a combination of GaAs and AlGaAs, a combination of InAs and InAlAs, or a combination of InAs and InGaAs. Can include.

그리고, 상기 유전체층은 Al2O3, SiN, SiO2, SiON, AlON 및 HfO2 중 적어도 하나를 포함할 수 있다.In addition, the dielectric layer may include at least one of Al 2 O 3 , SiN, SiO 2 , SiON, AlON and HfO 2 .

또한, 상기 유전체층은 고정 전하(fixed charge)가 추가되어, 2DEG 채널의 문턱전압을 이동시킬 수 있다.In addition, a fixed charge is added to the dielectric layer, so that the threshold voltage of the 2DEG channel can be moved.

한편, 상기 제1 물질층은 상기 게이트에 문턱 전압 이상의 전압 인가되는 경우, 상기 제2 물질층과 인접한 상부 영역에 2DEG 채널이 형성되고, 상기 유전체층과 인접한 측면 영역에 MOS 채널이 형성되며, 상기 2DEG 채널과 상기 MOS 채널은 일정 시간 범위 내에서 동시에 형성되어 드레인 전류가 흐름으로써 서브쓰레숄드 스윙(subthreshold swing)이 0mV/dec를 초과하고 60mV/dec 이하로 형성될 수 있다.Meanwhile, when a voltage higher than the threshold voltage is applied to the gate of the first material layer, a 2DEG channel is formed in an upper region adjacent to the second material layer, a MOS channel is formed in a side region adjacent to the dielectric layer, and the 2DEG The channel and the MOS channel are formed simultaneously within a predetermined time range, and the drain current flows, so that a subthreshold swing may exceed 0mV/dec and be less than 60mV/dec.

이상 설명한 바와 같이, 본 개시의 다양한 실시 예에 따르면, FinFET 소자는 60mV/dec 이하의 서브쓰레숄드 스윙 특성을 나타낼 수 있다.As described above, according to various embodiments of the present disclosure, a FinFET device may exhibit a subthreshold swing characteristic of 60 mV/dec or less.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects that are not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 물질 결정 구조의 m-평면(plane)을 설명하는 도면이다.
도 2는 본 개시의 일 실시 예에 따른 FinFET 소자를 나타내는 도면이다.
도 3a 내지 도 3b는 본 개시의 일 실시 예에 따른 FinFET 소자의 동작을 설명하는 도면이다.
도 4a 내지 도 4b는 본 개시의 일 실시 예에 따른 시뮬레이션 결과를 나타내는 도면이다.
도 5a는 본 개시의 일 실시 예에 따른 드레인 전류와 게이트 전압 간의 특성 곡선을 나타내는 도면이다.
도 5b는 본 개시의 일 실시 예에 따른 서브쓰레숄드 스윙 특성을 나타내는 도면이다.1 is a diagram illustrating an m-plane of a material crystal structure.
2 is a diagram illustrating a FinFET device according to an embodiment of the present disclosure.
3A to 3B are diagrams illustrating an operation of a FinFET device according to an embodiment of the present disclosure.
4A to 4B are diagrams illustrating simulation results according to an embodiment of the present disclosure.
5A is a diagram illustrating a characteristic curve between a drain current and a gate voltage according to an embodiment of the present disclosure.
5B is a diagram illustrating a sub-threshold swing characteristic according to an embodiment of the present disclosure.

이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 발명의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, various embodiments will be described in more detail with reference to the accompanying drawings. The embodiments described in this specification may be variously modified. Certain embodiments may be depicted in the drawings and described in detail in the detailed description. However, specific embodiments disclosed in the accompanying drawings are only intended to facilitate understanding of various embodiments. Therefore, the technical idea is not limited by the specific embodiments disclosed in the accompanying drawings, and it should be understood to include all equivalents or substitutes included in the spirit and scope of the invention.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms including ordinal numbers such as first and second may be used to describe various elements, but these elements are not limited by the above-described terms. The above-described terms are used only for the purpose of distinguishing one component from other components.

본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the present specification, terms such as "comprises" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance. When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 명세서에서는 본 발명의 설명에 필요한 필수적인 구성요소만을 설명하며, 본 발명의 본질과 관계가 없는 구성요소는 언급하지 아니한다. 그리고 언급되는 구성요소만을 포함하는 배타적인 의미로 해석되어서는 아니되며 다른 구성요소도 포함할 수 있는 비배타적인 의미로 해석되어야 한다.In this specification, only essential components necessary for the description of the present invention are described, and components not related to the essence of the present invention are not mentioned. In addition, it should not be interpreted as an exclusive meaning including only the mentioned components, but should be interpreted as a non-exclusive meaning that may also include other components.

그 밖에도, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다. 한편, 각 실시 예는 독립적으로 구현되거나 동작될 수도 있지만, 각 실시 예는 조합되어 구현되거나 동작될 수도 있다.In addition, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be abbreviated or omitted. Meanwhile, each embodiment may be implemented or operated independently, but each embodiment may be implemented or operated in combination.

도 1은 물질 결정 구조의 m-평면(plane)을 설명하는 도면이다.1 is a diagram illustrating an m-plane of a material crystal structure.

도 1을 참조하면, 육각기둥 형태인 물질의 결정 구조가 도시되어 있다. 육각기둥 형태의 물질의 결정 구조는 다양한 평면(plane)이 존재할 수 있다. 예를 들어, 다양한 평면은 c-plane, a-plane, m-plane 등을 포함할 수 있다. 다양한 평면 중, m-plane은 [0001] 축 및 [1000] 축과 평행하고, [0010] 축 및 -[0100] 축 사이에 위치하는 평면이다. Referring to FIG. 1, a crystal structure of a material in the form of a hexagonal column is shown. The crystal structure of a substance in the form of a hexagonal column may have various planes. For example, various planes may include c-plane, a-plane, m-plane, and the like. Among various planes, the m-plane is a plane that is parallel to the [0001] axis and the [1000] axis, and is located between the [0010] axis and the -[0100] axis.

본 개시의 FinFET 소자는 이종물질 접합층을 포함할 수 있는데, 이종물질 접합층 중 제1 물질층은 m-plane 방향으로 형성될 수 있다. 대부분의 반도체 물질 내부 또는 표면에는 결함 성분이 존재할 수 있다. 예를 들어, GaN의 표면에는 GaN으로만 구성되는 것이 아니라 N 원자와 결합하지 못한 Ga 원자가 존재하거나 Ga 원자와 결합하지 못한 N 원자가 존재할 수 있다. 다른 물질과 결합하지 못한 Ga 원자 또는 N 원자는 전하량(charge)을 가질 수 있고 다른 물질과 결합하지 못한 Ga 원자 또는 N 원자에 의해 전기장이 나타날 수 있다. 인터페이스 스테이트(interface state)라고 불리는 다른 물질과 결합하지 못한 Ga 원자 또는 N 원자는 미세한 전기장을 가지고 있기 때문에 주변에서 이동하는 전자를 붙잡을 수 있고 소자의 온/오프시 동작을 방해하는 요소가 될 수 있다.The FinFET device of the present disclosure may include a heterogeneous material bonding layer, and a first material layer of the heterogeneous material bonding layer may be formed in an m-plane direction. Defect components may exist inside or on the surface of most semiconductor materials. For example, on the surface of GaN, not only GaN, but a Ga atom that cannot be bonded to an N atom may exist or an N atom that cannot be bonded to a Ga atom may exist. Ga atoms or N atoms that cannot be bonded to other materials may have a charge, and an electric field may be generated by Ga atoms or N atoms that cannot be bonded to other materials. Ga atoms or N atoms that cannot be combined with other materials called interface states have a microscopic electric field, so they can trap electrons moving around and become an element that interferes with the device's on/off operation. .

즉, 전자의 이동 경로에 인터페이스 스테이트에 의한 영향이 적을수록 서브쓰레숄드 스윙(subthreshold swing, SS)이 작아지므로 소자의 스위칭 속도가 빨라질 수 있다. 육각기둥 형태의 물질의 결정 구조의 평면 중 m-plane과 평행하게 전자가 이동하는 경우 인터페이스 스테이트 및 추가적인 결함 성분의 영향을 적게 받기 때문에 소자의 SS 특성은 향상될 수 있다.That is, as the influence of the interface state on the movement path of electrons decreases, the subthreshold swing (SS) decreases, so the switching speed of the device may increase. When electrons move parallel to the m-plane among the planes of the crystal structure of the hexagonal columnar material, the SS characteristics of the device can be improved because the interface state and additional defect components are less affected.

일 실시 예로서, 이종물질 접합층의 제1 물질층을 웨이퍼로 제작하는 경우, 웨이퍼 상에서 제1 물질층의 결정 구조는 특정한 방향으로 배치될 수 있다. 따라서, 웨이퍼 상에서 특정 방향인 m-plane 방향으로 제1 물질층을 패터닝하면 제1 물질층은 m-plane 방향으로 형성될 수 있다. 아래에서는 본 개시의 FinFET 소자 및 동작에 대해 설명한다.As an embodiment, when the first material layer of the heterogeneous material bonding layer is fabricated as a wafer, the crystal structure of the first material layer on the wafer may be disposed in a specific direction. Accordingly, when the first material layer is patterned in the m-plane direction, which is a specific direction on the wafer, the first material layer may be formed in the m-plane direction. Hereinafter, the FinFET device and operation of the present disclosure will be described.

도 2는 본 개시의 일 실시 예에 따른 FinFET 소자를 나타내는 도면이다.2 is a diagram illustrating a FinFET device according to an embodiment of the present disclosure.

도 2를 참조하면, FinFET 소자(100)는 기판(110), 버퍼층(120), 두 개의 서로 다른 물질이 접합된 이종물질 접합층(130), 유전체층(140) 및 게이트층(150)을 포함한다.Referring to FIG. 2, the FinFET device 100 includes a substrate 110, a buffer layer 120, a heterogeneous material bonding layer 130 in which two different materials are bonded, a dielectric layer 140, and a gate layer 150. do.

기판(110) 위에 버퍼층(120)이 형성된다. 예를 들어, 기판(110)은 사파이어, 실리콘 또는 폴리실리콘 등일 수 있고, 버퍼층(120)은 GaN, Si, GaAs 또는 InAs 등일 수 있다.A buffer layer 120 is formed on the substrate 110. For example, the substrate 110 may be sapphire, silicon or polysilicon, and the buffer layer 120 may be GaN, Si, GaAs, or InAs.

버퍼층(120) 위에 제1 물질층(131) 및 제2 물질층(132)이 접합된 이종물질 접합층(130)이 형성된다. 예를 들어, 버퍼층(120) 위에 제1 물질층(131)이 형성되고, 형성된 제1 물질층(131) 위에 제2 물질층(132)이 형성될 수 있다. 제2 물질층(132) 위에 fin 마스크를 사용하여 약 80nm 이하의 폭을 가지는 fin 패턴을 형성할 수 있다. 일 실시 예로서, 이종물질 접합층(130)의 핀 폭은 약 20nm 내지 80nm로 형성될 수 있다. 제1 물질층(131)은 m-plane 방향으로 형성될 수 있고, 계면 트랩 밀도(interface trap density)는 약 5×1011 /cm2 이하로 설정될 수 있다.A heterogeneous material bonding layer 130 to which the first material layer 131 and the second material layer 132 are bonded is formed on the buffer layer 120. For example, a first material layer 131 may be formed on the buffer layer 120, and a second material layer 132 may be formed on the formed first material layer 131. A fin pattern having a width of about 80 nm or less may be formed on the second material layer 132 by using a fin mask. As an example, the width of the fins of the heterogeneous material bonding layer 130 may be about 20 nm to 80 nm. The first material layer 131 may be formed in the m-plane direction, and the interface trap density may be set to about 5×10 11 /cm 2 or less.

한편, 제1 물질층(131)은 GaN, SiGe, GaAs 또는 InAs 등일 수 있고, 제2 물질층(132)는 AlGaN, Si, AlGaAs, InAlAs 또는 InGaAs 등일 수 있다. 즉, 이종물질 접합층(130)을 형성하는 제1 물질층(131)과 제2 물질층(132)의 조합은 GaN과 AlGaN의 조합, SiGe와 Si의 조합, GaAs와 AlGaAs의 조합, InAs과 InAlAs의 조합 또는 InAs과 InGaAs의 조합 등을 포함할 수 있다.Meanwhile, the first material layer 131 may be GaN, SiGe, GaAs or InAs, and the second material layer 132 may be AlGaN, Si, AlGaAs, InAlAs or InGaAs. That is, the combination of the first material layer 131 and the second material layer 132 forming the heterogeneous material bonding layer 130 is a combination of GaN and AlGaN, a combination of SiGe and Si, a combination of GaAs and AlGaAs, and InAs and It may include a combination of InAlAs or a combination of InAs and InGaAs.

이종물질 접합층(130)의 fin이 형성된 후, 이종물질 접합층(130) 위에 유전체층(140)이 형성된다. 예를 들어, 유전체층(140)은 이종물질 접합층(130) 위에 증착된 후 식각되어 fin 형태의 이종물질 접합층(130)을 감싸는 형태로 형성될 수 있다. 예를 들어, 유전체층(140)은 Al2O3, SiN, SiO2, SiON, AlON 및 HfO2 등을 포함할 수 있다. 그리고, 유전체층(140)에는 고정 전하(fixed charge)가 추가될 수 있다. 예를 들어, 고정 전하는 음의 고정 전하일 수 있고, 양의 고정 전하일 수 있다. 유전체층(140)이 Al2O3일 때, 양의 고정 전하가 추가되는 경우 유전체층(140)은 Al2O가 될 수 있고, 음의 고정 전하가 추가되는 경우 유전체층(140)은 AlO3가 될 수 있다. 유전체층(140)에 추가된 고정 전하는 2DEG(2D electron gas) 채널의 문턱전압(threshold voltage)을 이동시킬 수 있다. 예를 들어, 유전체층(140)에 음의 고정 전하가 추가되는 경우, 2DEG 채널의 문턱전압은 양의 게이트 전압에서 채널이 형성되도록 이동될 수 있다. After fins of the dissimilar material bonding layer 130 are formed, a dielectric layer 140 is formed on the dissimilar material bonding layer 130. For example, the dielectric layer 140 may be deposited on the dissimilar material bonding layer 130 and then etched to form a shape surrounding the dissimilar material bonding layer 130 in a fin shape. For example, the dielectric layer 140 may include Al 2 O 3 , SiN, SiO 2 , SiON, AlON and HfO 2 . In addition, a fixed charge may be added to the dielectric layer 140. For example, the fixed charge may be a negative fixed charge or a positive fixed charge. When the dielectric layer 140 is Al 2 O 3 , when a positive fixed charge is added, the dielectric layer 140 may be Al 2 O, and when a negative fixed charge is added, the dielectric layer 140 becomes AlO 3 . I can. The fixed charge added to the dielectric layer 140 may move a threshold voltage of a 2D electron gas (2DEG) channel. For example, when a negative fixed charge is added to the dielectric layer 140, the threshold voltage of the 2DEG channel may be moved to form a channel at a positive gate voltage.

즉, 본 개시의 FinFET 소자는 게이트 전압의 인가에 따라 일정한 시점에서 2DEG 채널과 MOS 채널(측면 채널)을 형성할 수 있다. 즉, 본 개시의 구성에 따라 2DEG 채널의 문턱전압과 MOS 채널의 문턱전압이 거의 동일하게 형성됨으로써 2DEG 채널과 MOS 채널이 거의 동시에 형성될 수 있고, FinFET 소자의 SS 특성은 60mV/dec 이하로 형성될 수 있다.That is, the FinFET device of the present disclosure may form a 2DEG channel and a MOS channel (side channel) at a certain point in time according to the application of the gate voltage. That is, according to the configuration of the present disclosure, the threshold voltage of the 2DEG channel and the threshold voltage of the MOS channel are formed almost the same, so that the 2DEG channel and the MOS channel can be formed almost simultaneously, and the SS characteristic of the FinFET device is formed to be less than 60mV/dec. Can be.

유전체층(140) 위에는 게이트층(150)이 형성된다. 예를 들어, 게이트층(150)은 게이트 마스크를 사용하여 패턴을 형성하고 식각 방식으로 형성될 수 있다. 게이트층(150)은 Ni, Au 등 다양한 금속을 포함할 수 있다.A gate layer 150 is formed on the dielectric layer 140. For example, the gate layer 150 may be formed by forming a pattern using a gate mask and an etching method. The gate layer 150 may include various metals such as Ni and Au.

지금까지 본 개시의 FinFET 소자의 구조에 대해 설명하였다. 아래에서는 FinFET 소자의 동작에 대해 설명한다.So far, the structure of the FinFET device of the present disclosure has been described. The operation of the FinFET device will be described below.

도 3a 내지 도 3b는 본 개시의 일 실시 예에 따른 FinFET 소자의 동작을 설명하는 도면이다.3A to 3B are diagrams illustrating an operation of a FinFET device according to an embodiment of the present disclosure.

도 3(a)를 참조하면, 도 2에 도시된 FinFET 소자의 X-X' 단면이 도시되어 있다. 상술한 바와 같이 FinFET 소자의 fin 영역은 제1 물질층(131)과 제2 물질층(132)이 접합되어 형성된 이종물질 접합층(130)을 포함하고, 이종물질 접합층(130)을 감싸는 유전체층(140) 및 유전체층을 감싸는 게이트층(150)을 포함한다.Referring to FIG. 3(a), an X-X' cross section of the FinFET device shown in FIG. 2 is shown. As described above, the fin region of the FinFET device includes a heterogeneous material bonding layer 130 formed by bonding the first material layer 131 and the second material layer 132 together, and a dielectric layer surrounding the heterogeneous material bonding layer 130 140 and a gate layer 150 surrounding the dielectric layer.

일 실시 예로서, 제1 물질층(131)은 GaN일 수 있고, 제2 물질층(132)은 AlGaN일 수 있다. 일반적으로, 이종물질 접합층을 포함하는 FinFET 소자는 2DEG 채널과 MOS 채널(측면 채널)이 형성되어 드레인 전류가 흐를 수 있다. 2DEG 채널은 제2 물질층(132)과 인접한 제1 물질층(131)의 상부 영역에 형성되고, MOS 채널은 유전체층(140)과 인접한 제1 물질층(131)의 측면 영역에 형성될 수 있다.As an example, the first material layer 131 may be GaN, and the second material layer 132 may be AlGaN. In general, in a FinFET device including a heterogeneous material junction layer, a 2DEG channel and a MOS channel (side channel) are formed so that a drain current may flow. The 2DEG channel may be formed in an upper area of the first material layer 131 adjacent to the second material layer 132, and the MOS channel may be formed in a side area of the first material layer 131 adjacent to the dielectric layer 140. .

일반적인 FET 소자의 경우, 2DEG 채널의 문턱전압이 음의 전압이기 때문에 게이트에 전압이 인가되지 않아도 2DEG 채널이 형성된다. 그리고, 게이트에 MOS 채널의 문턱전압 이상의 전압이 인가되면, MOS 채널이 형성되기 때문에 2DEG 채널의 형성과 MOS 채널의 형성 간에는 시간차가 존재한다. 따라서, 소자의 스위칭 속도와 관련된 SS 특성은 현재 기술로는 60mV/dec 이하가 될 수 없다. 즉, 기존 기술은 게이트 전압 변화에 따른 전자 농도 변화만을 고려하기 때문에 SS 특성은 한계치인 60mv/dec보다 작게 나올 수 없다.In the case of a typical FET device, since the threshold voltage of the 2DEG channel is a negative voltage, the 2DEG channel is formed even when no voltage is applied to the gate. In addition, when a voltage equal to or higher than the threshold voltage of the MOS channel is applied to the gate, the MOS channel is formed, so there is a time difference between the formation of the 2DEG channel and the formation of the MOS channel. Therefore, the SS characteristics related to the switching speed of the device cannot be less than 60mV/dec with the current technology. That is, since the existing technology considers only the electron concentration change according to the gate voltage change, the SS characteristic cannot be smaller than the limit value of 60mv/dec.

본 개시와 같이, 이종물질 접합층(130)의 폭이 약 80nm 이하로 형성되는 경우, FinFET 소자의 측면 게이트와 반도체 물질 사이에 의한 전기장에 의해 게이트 전압이 인가되지 않는 경우, 제1 물질층(131)의 상부 영역(A-A' 영역)에 형성된 2DEG 채널이 끊길 수 있다(normally-off 동작).As in the present disclosure, when the width of the hetero-material junction layer 130 is less than about 80 nm, when the gate voltage is not applied due to an electric field between the side gate of the FinFET device and the semiconductor material, the first material layer ( The 2DEG channel formed in the upper area (AA' area) of 131) may be disconnected (normally-off operation).

도 3(b)를 참조하면 제1 물질층(131)에 2DEG 채널(11)과 MOS 채널(12)이 형성된 fin 영역이 도시되어 있다.Referring to FIG. 3B, a fin region in which the 2DEG channel 11 and the MOS channel 12 are formed in the first material layer 131 is shown.

게이트에 전압이 인가되면, 2DEG 채널(11)이 회복되면서 전류가 증가하고, 2DEG 채널(11)과 함께 MOS 채널(12)도 추가로 형성되어 전류는 증가할 수 있다. 만일, 2DEG 채널(11)과 MOS 채널(12)의 문턱전압의 차이가 크면 SS 영역 이하에서 주로 2DEG 채널에 의한 스위칭 특성만이 나타날 수 있다. 그러나, 2DEG 채널(11)과 MOS 채널의 문턱전압(12)의 매우 가까워지거나 동일한 경우, 게이트에 인가되는 전압의 변화에 따라 2DEG 채널(11)과 MOS 채널(12)이 거의 동시에 형성되기 때문에 각 채널에 의한 드레인 전류도 거의 동시에 흐르기 시작할 수 있다. 게이트에 인가되는 전압이 더 증가하면 이종접합 및 측면 전류가 흐르는 범위가 fin의 전체 면적(제1 물질층의 전 영역)으로 확장되면서 증가될 수 있다. 상술한 구조 및 과정을 통해 게이트에 인가되는 전압의 증가에 따라 전자 농도 뿐만 아니라 전류가 흐르는 채널의 폭도 동시에 증가되므로 최종적으로 SS 특성 값은 이론적 한계인 60mV/dec보다 작아질 수 있다.When a voltage is applied to the gate, the current increases as the 2DEG channel 11 is restored, and the MOS channel 12 is additionally formed together with the 2DEG channel 11, thereby increasing the current. If the difference between the threshold voltages of the 2DEG channel 11 and the MOS channel 12 is large, only switching characteristics mainly due to the 2DEG channel may appear below the SS region. However, when the threshold voltage 12 of the 2DEG channel 11 and the MOS channel are very close or the same, the 2DEG channel 11 and the MOS channel 12 are formed almost simultaneously according to a change in the voltage applied to the gate. The drain current by the channel can also start flowing almost simultaneously. If the voltage applied to the gate is further increased, the range through which the heterojunction and side current flow may be increased as the entire area of the fin (the entire area of the first material layer) is expanded. As the voltage applied to the gate increases through the above-described structure and process, not only the electron concentration but also the width of the channel through which the current flows are simultaneously increased, so that the SS characteristic value may finally be smaller than the theoretical limit of 60mV/dec.

즉, 2DEG 채널(11)과 MOS 채널(12)이 거의 동시에 형성되어 각 채널에 의한 드레인 전류가 동시에 흐르는 경우, 게이트에 인가되는 전압의 변화에 따라 전자 농도 뿐만 아니라 채널의 폭도 확장되는 효과가 발생되므로 스위칭 특성인 SS 값이 기존에 알려진 60mV/dec의 한계보다 작아질 수 있다.That is, when the 2DEG channel 11 and the MOS channel 12 are formed almost simultaneously and the drain current by each channel flows at the same time, the effect of expanding not only the electron concentration but also the width of the channel according to the change in the voltage applied to the gate occurs. Therefore, the switching characteristic SS value may be smaller than the conventionally known limit of 60mV/dec.

한편, SS 특성을 악화시킬 수 있는 요인은 누설전류와 채널과 유전체층 사이의 인터페이스 스테이트 등일 수 있다. 즉, SS 특성을 향상시키기 위해서는 누설전류 및 인터페이스 스테이트를 억제해야만 한다. 본 개시의 FinFET 소자는 fin 구조를 사용하므로 누설전류를 효과적으로 억제할 수 있다. 또한, 상술한 바와 같이, 인터페이스 스테이트 농도가 적은 m-palne으로 제1 물질층(131)이 형성될 수 있다. 따라서, 본 개시의 FinFET 소자는 m-plane으로 형성된 fin의 측면에서 MOS 채널(12)이 형성되므로 SS를 악화시킬 수 있는 요인을 최소화할 수 있다. 일 실시 예로서, 상술한 SS 특성을 향상시킬 수 있는 FinFET 소자는 이종접합 구조와 fin 구조를 형성할 수 있고, 인터페이스 스테이트 농도가 낮은 반도체 결정면을 가지는 어떠한 물질(예, GaN/AlGaN, SiGe/Si, InAs/InGaAs, GaAs/AlGaAs, InAs/InAlAs 등)로도 구현될 수 있다.Meanwhile, factors that may deteriorate the SS characteristics may be a leakage current and an interface state between the channel and the dielectric layer. That is, in order to improve the SS characteristics, it is necessary to suppress the leakage current and the interface state. Since the FinFET device of the present disclosure uses a fin structure, leakage current can be effectively suppressed. Also, as described above, the first material layer 131 may be formed of m-palne having a low interface state concentration. Accordingly, in the FinFET device of the present disclosure, since the MOS channel 12 is formed on the side of the fin formed in the m-plane, a factor that may deteriorate the SS can be minimized. As an embodiment, a FinFET device capable of improving the above-described SS characteristics may form a heterojunction structure and a fin structure, and any material having a semiconductor crystal plane having a low interface state concentration (e.g., GaN/AlGaN, SiGe/Si , InAs/InGaAs, GaAs/AlGaAs, InAs/InAlAs, etc.).

또한, 절연체층(140)에 고정 전하를 추가함으로써 MOS 채널의 문턱 전압이 변화될 수 있다.In addition, the threshold voltage of the MOS channel may be changed by adding a fixed charge to the insulator layer 140.

이론적으로는 2DEG 채널(11)과 MOS 채널(12)의 문턱 전압이 동일하여 동일한 시점에 동시에 채널이 형성되는 것이 이상적이다. 그러나, 실제로 2DEG 채널(11)의 문턱 전압과 MOS 채널(12)의 문턱 전압은 상술한 여러가지 방식을 통해 동일한 값으로 맞춰지는 것이다. 따라서, 두 채널의 문턱 전압이 완벽하게 일치하지 않을 수 있다. 즉, 본 개시의 FinFET 소자는 2DEG 채널(11)과 MOS 채널(12)을 매우 작은 일정 시간 범위 내에서 동시에 형성됨으로써 SS 특성이 60mV/dec 이하로 형성될 수 있다. 예를 들어, 일정 시간 범위는 ns 단위의 시간일 수 있다.Ideally, the threshold voltages of the 2DEG channel 11 and the MOS channel 12 are the same, so that channels are formed at the same time at the same time. However, in practice, the threshold voltage of the 2DEG channel 11 and the threshold voltage of the MOS channel 12 are adjusted to the same value through the various methods described above. Therefore, the threshold voltages of the two channels may not be perfectly matched. That is, in the FinFET device of the present disclosure, the 2DEG channel 11 and the MOS channel 12 are simultaneously formed within a very small predetermined time range, so that the SS characteristic can be formed to be 60 mV/dec or less. For example, the predetermined time range may be a time in ns.

본 개시에 따른 우수한 스위칭 특성을 가지는 FinFET 소자는 저전력 및 고속 동작이 요구되는 논리 소자에 적용될 수도 있으며, 이외에도 오실레이터, 반사 증폭기 및 메모리(SRAM 및 DRAM) 등의 다양한 분야에 응용될 수 있다.The FinFET device having excellent switching characteristics according to the present disclosure may be applied to a logic device requiring low power and high speed operation, and may also be applied to various fields such as oscillators, reflection amplifiers, and memories (SRAM and DRAM).

도 4a 내지 도 4b는 본 개시의 일 실시 예에 따른 시뮬레이션 결과를 나타내는 도면이다.4A to 4B are diagrams illustrating simulation results according to an embodiment of the present disclosure.

도 4a 내지 도 4b를 참조하면, 20nm fin 폭에 대해 4개의 게이트 전압에서 도시된 2D 전자 밀도 프로파일이 도시되어 있다. 도 4a 내지 도 4d의 시뮬레이션 조건은 1×1015cm-3의 농도로 도핑된 GaN 버퍼층, 도핑되지 않은 GaN의 제1 물질층, 도핑되지 않은 AlGaN의 제2 물질층, Al2O3의 절연체층, 절연체층에 추가된 1×10-12cm-2의 음의 고정 전하, 0.1V의 드레인 전압으로 설정되었다.4A-4B, a 2D electron density profile plotted at four gate voltages for a 20 nm fin width is shown. The simulation conditions of FIGS. 4A to 4D are a GaN buffer layer doped at a concentration of 1×10 15 cm -3 , a first material layer of undoped GaN, a second material layer of undoped AlGaN, and an insulator of Al 2 O 3 . Layer, a negative fixed charge of 1 × 10 -12 cm -2 added to the insulator layer, and a drain voltage of 0.1V.

도 4a를 참조하면, 게이트 전압이 0V일 때, 제1 물질층의 양측면의 MOS 채널은 완전히 공핍되고, 2DEG 채널도 음의 수직 전계에 의해 억제될 수 있다. 도 4b를 참조하면, 게이트 전압이 0.4V로 증가하는 경우, 2DEG 채널 및 MOS 채널의 전자 농도는 향상되지만, 채널 전자에 대한 2DEG 기여가 우수할 수 있다. 도 4c를 참조하면, 게이트 전압이 0.8V로 증가하는 경우, 2DEG 채널은 핀 중앙에서 완전히 활성되고, 동시에 제1 물질층의 측면에서 MOS 채널이 형성될 수 있다. 도 4d를 참조하면, 게이트 전압이 1.5V로 증가하는 경우, 2DEG 채널은 핀 폭 전체로 확산되고 제1 물질층의 양측면의 MOS 채널도 강하게 누적될 수 있다.Referring to FIG. 4A, when the gate voltage is 0V, the MOS channels on both sides of the first material layer are completely depleted, and the 2DEG channel can also be suppressed by a negative vertical electric field. Referring to FIG. 4B, when the gate voltage is increased to 0.4V, the electron concentration of the 2DEG channel and the MOS channel is improved, but the 2DEG contribution to the channel electrons may be excellent. Referring to FIG. 4C, when the gate voltage increases to 0.8V, the 2DEG channel is fully activated at the center of the fin, and at the same time, the MOS channel may be formed at the side of the first material layer. Referring to FIG. 4D, when the gate voltage increases to 1.5V, the 2DEG channel diffuses over the entire fin width, and MOS channels on both sides of the first material layer may also be strongly accumulated.

도 5a는 본 개시의 일 실시 예에 따른 드레인 전류와 게이트 전압 간의 특성 곡선을 나타내는 도면이고, 도 5b는 본 개시의 일 실시 예에 따른 서브쓰레숄드 스윙 특성을 나타내는 도면이다.5A is a diagram illustrating a characteristic curve between a drain current and a gate voltage according to an embodiment of the present disclosure, and FIG. 5B is a diagram illustrating a sub-threshold swing characteristic according to an embodiment of the present disclosure.

도 5a를 참조하면 fin 폭에 따른 소자의 전류-전압 특성이 도시되어 있다. fin 폭이 약 116nm인 경우, SS는 약 64mV/dec의 값을 가질 수 있다. 그리고, fin 폭이 약 60nm, 36nm, 31nm인 경우, SS는 각각 약 56mV/dec, 40mV/dec, 37mV/dec의 값을 가질 수 있다. 즉, fin 폭이 약 80nm 이하로 형성되는 경우, SS는 60mV/dec 이하의 값을 가질 수 있다.Referring to FIG. 5A, current-voltage characteristics of a device according to a fin width are shown. When the fin width is about 116 nm, SS may have a value of about 64 mV/dec. And, when the fin width is about 60nm, 36nm, 31nm, SS may have values of about 56mV/dec, 40mV/dec, and 37mV/dec, respectively. That is, when the fin width is formed to be about 80 nm or less, SS may have a value of 60 mV/dec or less.

도 5b를 참조하면, fin 폭이 36nm와 31nm일 때 드레인 전류와 SS와의 관계가 도시되어 있다. 본 개시의 FinFET 소자는 60mV/dec 이하의 SS 특성을 나타낼 수 있고, fin 폭에 따라 SS가 60mV/dec 이하로 동작하는 범위가 달라질 수 있다. 일반적으로 SS가 60mV/dec 이하로 동작하는 범위가 넓을수록 좋은 특성을 가지는 FinFET 소자일 수 있다.5B, the relationship between the drain current and SS when the fin widths are 36 nm and 31 nm is shown. The FinFET device of the present disclosure may exhibit SS characteristics of 60 mV/dec or less, and a range in which SS operates at 60 mV/dec or less may vary depending on the fin width. In general, the wider the range in which the SS operates below 60mV/dec, the better the FinFET device may be.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the specific embodiments described above, and the technical field to which the present invention belongs without departing from the gist of the present invention claimed in the claims. In addition, various modifications are possible by those of ordinary skill in the art, and these modifications should not be individually understood from the technical spirit or prospect of the present invention.

100: FinFET 소자 110: 기판
120: 버퍼층 130: 이종물질 접합층
131: 제1 물질층 132: 제2 물질층
140: 유전체층 150: 게이트층100: FinFET device 110: substrate
120: buffer layer 130: heterogeneous material bonding layer
131: first material layer 132: second material layer
140: dielectric layer 150: gate layer

Claims (6)

기판;
상기 기판에 형성된 버퍼층;
상기 버퍼층에 핀 형상으로 형성되고, 폭이 20nm 내지 80nm이며, 제1 물질층과 제2 물질층이 접합되어 형성된 이종물질 접합층;
상기 이종물질 접합층을 감싸도록 형성된 유전체층; 및
상기 유전체층을 감싸도록 형성된 게이트층;을 포함하고,
상기 이종물질 접합층의 제1 물질층은,
m-평면(plane) 방향으로 형성된, FinFET 소자.Board;
A buffer layer formed on the substrate;
A heterogeneous material bonding layer formed by bonding the first material layer and the second material layer to the buffer layer in a fin shape, having a width of 20 nm to 80 nm;
A dielectric layer formed to surround the heterogeneous material bonding layer; And
Including; a gate layer formed to surround the dielectric layer,
The first material layer of the heterogeneous material bonding layer,
FinFET device formed in m-plane direction. 삭제delete 제1항에 있어서,
상기 이종물질 접합층의 제1 물질층과 제2 물질층의 조합은,
GaN과 AlGaN의 조합, SiGe와 Si의 조합, GaAs와 AlGaAs의 조합, InAs과 InAlAs의 조합 또는 InAs과 InGaAs의 조합을 포함하는, FinFET 소자.The method of claim 1,
The combination of the first material layer and the second material layer of the heterogeneous material bonding layer,
A FinFET device comprising a combination of GaN and AlGaN, a combination of SiGe and Si, a combination of GaAs and AlGaAs, a combination of InAs and InAlAs, or a combination of InAs and InGaAs. 제1항에 있어서,
상기 유전체층은,
Al2O3, SiN, SiO2, SiON, AlON 및 HfO2 중 적어도 하나를 포함하는, FinFET 소자.The method of claim 1,
The dielectric layer,
Al 2 O 3 , SiN, SiO 2 , SiON, AlON and HfO 2 Including at least one of, FinFET device. 제1항에 있어서,
상기 유전체층은,
고정 전하(fixed charge)가 추가되어, 2DEG 채널의 문턱전압을 이동시키는, FinFET 소자.The method of claim 1,
The dielectric layer,
A FinFET device that moves the threshold voltage of a 2DEG channel by adding a fixed charge. 제1항에 있어서,
상기 제1 물질층은,
상기 게이트에 문턱 전압 이상의 전압 인가되는 경우, 상기 제2 물질층과 인접한 상부 영역에 2DEG 채널이 형성되고, 상기 유전체층과 인접한 측면 영역에 MOS 채널이 형성되며,
상기 2DEG 채널과 상기 MOS 채널은 일정 시간 범위 내에서 동시에 형성되어 드레인 전류가 흐름으로써 서브쓰레숄드 스윙(subthreshold swing)이 0mV/dec를 초과하고 60mV/dec 이하로 형성되는, FinFET 소자.
The method of claim 1,
The first material layer,
When a voltage higher than the threshold voltage is applied to the gate, a 2DEG channel is formed in an upper region adjacent to the second material layer, and a MOS channel is formed in a side region adjacent to the dielectric layer,
The 2DEG channel and the MOS channel are formed at the same time within a predetermined time range so that a drain current flows, so that a subthreshold swing exceeds 0mV/dec and is formed to be 60mV/dec or less.
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