KR102167018B1 - Nanowire transistor and multi value logic device included therein - Google Patents

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Abstract

나노선 트랜지스터 및 이를 포함하는 다치 논리 소자가 개시된다. 나노선 트랜지스터는 직경 30 nm 내지 100 nm인 원기둥 형태이고, 불순물이 도핑된 나노선 코어, 나노선 코어의 외부에 위치하는 전자트랩층 및 전자트랩층의 외부에 위치하는 게이트를 포함한다.Disclosed is a nanowire transistor and a multi-value logic device including the same. The nanowire transistor has a cylindrical shape having a diameter of 30 nm to 100 nm, and includes a nanowire core doped with impurities, an electron trap layer located outside the nanowire core, and a gate located outside the electron trap layer.

Description

나노선 트랜지스터 및 이를 포함하는 다치 논리 소자{NANOWIRE TRANSISTOR AND MULTI VALUE LOGIC DEVICE INCLUDED THEREIN}Nanowire transistor and multi-value logic device including the same TECHNICAL FIELD [NANOWIRE TRANSISTOR AND MULTI VALUE LOGIC DEVICE INCLUDED THEREIN}

본 개시는 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자에 관한 것으로, 더욱 상세하게는 멀티 레벨 값을 출력하는 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자에 관한 것이다.The present disclosure relates to a nanowire transistor and a multi-value logic device including the same, and more particularly, to a nanowire transistor that outputs a multi-level value and a multi-value logic device including the same.

전자 기기의 전력소모를 최소화하면서 성능을 향상시키기 위해 소자의 빠른 스위칭 속도, 양의 문턱 전압 및 회로 소형화 등의 요소가 중요하다. 그러나 반도체의 물리적인 한계에 부딪히면서 기존의 2진 논리 연산을 하는 반도체 소자가 아닌 3진 이상의 논리 연산을 하는 다치 논리 소자에 대한 연구가 활발하게 진행되고 있으며 이를 위해서는 negative transconductance(NT) 혹은 negative differential resistance(NDR) 동작이 요구된다. 하지만 발표된 대부분의 소자들은 수십 K의 저온에서만 NDR 동작이 가능하여 상용화에 큰 어려움을 겪고 있다. 또한, 기존의 다치 논리 소자는 2개의 포트를 가지는 다이오드 기반의 소자여서 회로 및 시스템 구성이 복잡하고 커질 수 있는 단점이 존재한다.In order to improve performance while minimizing power consumption of electronic devices, factors such as fast switching speed of devices, positive threshold voltage, and circuit miniaturization are important. However, while confronting the physical limitations of semiconductors, research on multi-valued logic devices that perform ternary or higher logic operations, rather than conventional semiconductor devices that perform binary logic operations, is actively being conducted. For this purpose, negative transconductance (NT) or negative differential resistance (NDR) operation is required. However, most of the announced devices are experiencing great difficulty in commercialization because the NDR operation is possible only at a low temperature of several tens of K. In addition, since the conventional multi-value logic device is a diode-based device having two ports, there is a disadvantage that the circuit and system configuration may be complicated and enlarged.

따라서, 상온에서 NT 동작을 하며 3개의 포트를 가지는 소자에 대한 필요성이 존재한다.Therefore, there is a need for a device that operates NT at room temperature and has three ports.

본 개시는 상술한 문제점을 해결하기 위한 것으로, 본 개시의 목적은 상온에서 NT 동작을 수행하고, 3개의 포트를 가지는 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자를 제공하는 것이다.The present disclosure is to solve the above-described problem, and an object of the present disclosure is to provide a nanowire transistor having three ports and a multi-value logic device including the same, performing an NT operation at room temperature.

본 개시의 일 실시 예에 따른 나노선 트랜지스터는 직경 30 nm 내지 100 nm인 원기둥 형태이고, 불순물이 도핑된 나노선 코어. 상기 나노선 코어의 외부에 위치하는 전자트랩층 및 상기 전자트랩층의 외부에 위치하는 게이트를 포함한다.A nanowire transistor according to an embodiment of the present disclosure has a cylindrical shape having a diameter of 30 nm to 100 nm, and a nanowire core doped with impurities. And an electron trap layer positioned outside the nanowire core and a gate positioned outside the electron trap layer.

그리고, 상기 나노선 코어는 GaN, SiGe, Si 또는 GaAs이고, 상기 전자트랩층은 SiO2, HfO2, SiN 또는 Al2O3일 수 있다.In addition, the nanowire core may be GaN, SiGe, Si or GaAs, and the electron trap layer may be SiO 2 , HfO 2 , SiN or Al 2 O 3 .

한편, 상기 나노선 코어에 흐르는 전류는 상기 게이트에 상기 나노선 코어의 바디 전류가 흐르는 제1 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 증가할 수 있다.Meanwhile, when a voltage greater than a first threshold voltage through which the body current of the nanowire core flows is applied to the gate, the current flowing through the nanowire core may increase as the applied voltage increases.

그리고, 상기 나노선 코어에 흐르는 전류는 상기 게이트에 플랫 밴드(flat band) 전압보다 큰 전압이 인가되는 경우, 상기 나노선 코어의 전자가 상기 전자트랩층에 포획되고, 상기 전자의 포획에 따라 상기 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압이 기 설정된 크기만큼 증가하여 상기 인가되는 전압의 증가에 따라 감소할 수 있다.In addition, when a voltage greater than a flat band voltage is applied to the gate, the current flowing through the nanowire core is trapped by the electron trap layer, and according to the capture of the electrons, the The second threshold voltage through which the surface current of the nanowire core flows may increase by a predetermined amount and may decrease as the applied voltage increases.

또한, 상기 나노선 코어에 흐르는 전류는 상기 게이트에 상기 제2 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 다시 증가할 수 있다.Further, when a voltage greater than the second threshold voltage is applied to the gate, the current flowing through the nanowire core may increase again as the applied voltage increases.

한편, 나노선 트랜지스터는 상기 나노선 코어와 상기 전자트랩층 사이에 위치하는 터널링 산화막층 및 상기 전자트랩층과 상기 게이트 사이에 위치하는 게이트 유전체층을 더 포함할 수 있다.Meanwhile, the nanowire transistor may further include a tunneling oxide layer positioned between the nanowire core and the electron trap layer, and a gate dielectric layer positioned between the electron trap layer and the gate.

그리고, 상기 터널링 산화막층은 Al2O3이고, 상기 게이트 유전체층은 SiO2일 수 있다.In addition, the tunneling oxide layer may be Al 2 O 3 , and the gate dielectric layer may be SiO 2 .

본 개시의 일 실시 예에 따른 다치 논리 소자는 상술한 나노선 트랜지스터를 포함하고, 상기 나노선 트랜지스터는 상기 게이트에 인가되는 전압이 바디 전류가 흐르는 제1 문턱 전압 영역인 경우 제1 디지털 값에 대응되는 제1 범위의 전압 값을 출력하고, 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압 영역인 경우 제2 디지털 값에 대응되는 제2 범위의 전압 값을 출력하며, 최대 인가전압 영역인 경우 제3 디지털 값에 대응되는 제3 범위의 전압 값을 출력한다.The multi-valued logic device according to an embodiment of the present disclosure includes the above-described nanowire transistor, and the nanowire transistor corresponds to a first digital value when the voltage applied to the gate is a first threshold voltage region through which a body current flows. In the case of the second threshold voltage region through which the surface current of the nanowire core flows, a voltage value in the second range corresponding to the second digital value is output, and in the case of the maximum applied voltage region 3 Outputs the voltage value in the third range corresponding to the digital value.

이상 설명한 바와 같이, 본 개시의 다양한 실시 예에 따르면, 나노선 트랜지스터는 3개의 포트를 가지고, 상온에서 NT 동작을 수행할 수 있다.As described above, according to various embodiments of the present disclosure, the nanowire transistor has three ports and may perform an NT operation at room temperature.

그리고, 나노선 트랜지스터를 포함하는 다치 논리 소자는 상온에서 멀티 레벨 값을 출력할 수 있다.In addition, a multi-level logic device including a nanowire transistor may output a multi-level value at room temperature.

또한, 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자는 회로 및 시스템의 구성을 단순화할 수 있고, 부품 실장의 집적도를 높일 수 있다.In addition, the nanowire transistor and the multi-value logic device including the same can simplify the configuration of circuits and systems, and increase the degree of integration of component mounting.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects that are not mentioned will be clearly understood by those skilled in the art from the following description.

도 1a는 본 개시의 일 실시 예에 따른 나노선 트랜지스터를 나타내는 도면이다.
도 1b는 본 개시의 일 실시 예에 따른 오프상태의 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 2a는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압(threshold voltage) 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 2b는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 3a는 본 개시의 일 실시 예에 따른 플랫 밴드(flat band) 전압 부근에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 3b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 부근에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 4a는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 4b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 5a는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 5b는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 6은 본 개시의 다른 실시 예에 따른 나노선 트랜지스터를 설명하는 도면이다.
도 7a는 본 개시의 일 실시 예에 따른 다치 논리 소자의 회로를 나타내는 도면이다.
도 7b는 본 개시의 일 실시 예에 따른 다치 논리 소자의 동작을 설명하는 도면이다.1A is a diagram illustrating a nanowire transistor according to an exemplary embodiment of the present disclosure.
1B is a diagram illustrating a relationship between a drain current and a gate voltage in an off state according to an embodiment of the present disclosure.
FIG. 2A is a diagram illustrating an operation of a nanowire transistor above a threshold voltage through which a body current flows according to an exemplary embodiment of the present disclosure.
2B is a diagram illustrating a relationship between a drain current and a gate voltage above a threshold voltage through which a body current flows according to an embodiment of the present disclosure.
3A is a diagram illustrating an operation of a nanowire transistor near a flat band voltage according to an embodiment of the present disclosure.
3B is a diagram illustrating a relationship between a drain current and a gate voltage near a flat band voltage according to an embodiment of the present disclosure.
4A is a diagram illustrating an operation of a nanowire transistor above a flat band voltage according to an embodiment of the present disclosure.
4B is a diagram illustrating a relationship between a drain current and a gate voltage above a flat band voltage according to an embodiment of the present disclosure.
5A is a diagram illustrating an operation of a nanowire transistor above a threshold voltage through which a surface current flows according to an exemplary embodiment of the present disclosure.
5B is a diagram illustrating a relationship between a drain current and a gate voltage above a threshold voltage through which a surface current flows according to an embodiment of the present disclosure.
6 is a diagram illustrating a nanowire transistor according to another exemplary embodiment of the present disclosure.
7A is a diagram illustrating a circuit of a multi-value logic device according to an embodiment of the present disclosure.
7B is a diagram illustrating an operation of a multi-value logic device according to an embodiment of the present disclosure.

이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 발명의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, various embodiments will be described in more detail with reference to the accompanying drawings. The embodiments described in this specification may be variously modified. Certain embodiments may be depicted in the drawings and described in detail in the detailed description. However, specific embodiments disclosed in the accompanying drawings are only intended to facilitate understanding of various embodiments. Therefore, the technical idea is not limited by the specific embodiments disclosed in the accompanying drawings, and it should be understood to include all equivalents or substitutes included in the spirit and scope of the invention.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms including ordinal numbers such as first and second may be used to describe various elements, but these elements are not limited by the above-described terms. The above-described terms are used only for the purpose of distinguishing one component from other components.

본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the present specification, terms such as "comprises" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance. When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle. Singular expressions include plural expressions unless the context clearly indicates otherwise.

그 밖에도, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다. 한편, 각 실시 예는 독립적으로 구현되거나 동작될 수도 있지만, 각 실시 예는 조합되어 구현되거나 동작될 수도 있다.In addition, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be abbreviated or omitted. Meanwhile, each embodiment may be implemented or operated independently, but each embodiment may be implemented or operated in combination.

도 1a는 본 개시의 일 실시 예에 따른 나노선 트랜지스터를 나타내는 도면이다.1A is a diagram illustrating a nanowire transistor according to an exemplary embodiment of the present disclosure.

도 1a를 참조하면, 나노선 트랜지스터(100)는 나노선 코어(110), 전자트랩층(120) 및 게이트(130)를 포함한다.Referring to FIG. 1A, the nanowire transistor 100 includes a nanowire core 110, an electron trap layer 120 and a gate 130.

나노선 코어(110)는 직경이 약 100nm 이하의 원기둥 형태로 형성될 수 있다. 일 실시 예로서, 나노선 코어(110)는 직경이 약 30 nm 내지 100 nm인 원기둥 형태로 형성될 수 있다. 예를 들어, 나노선 코어(110)는 나노선 코어(110) 물질을 직경이 대략 수 um인 원기둥 형태로 형성하는 건식 식각 공정과 수 um인 원기둥 형태의 물질을 직경이 약 30 nm 내지 100 nm인 나노선 코어로 형성하는 습식 식각 공정을 통해 만들어질 수 있다. 일 실시 예로서, 나노선 코어(110)는 GaN, SiGe, Si 또는 GaAs 등일 수 있지만, 대부분의 반도체 물질로 구현될 수 있다.The nanowire core 110 may be formed in a cylindrical shape with a diameter of about 100 nm or less. As an example, the nanowire core 110 may be formed in a cylindrical shape having a diameter of about 30 nm to 100 nm. For example, the nanowire core 110 is a dry etching process of forming a material of the nanowire core 110 in a cylindrical shape having a diameter of about several um, and a cylindrical material having a diameter of about 30 nm to 100 nm. It can be made through a wet etching process to form a phosphorus nanowire core. As an embodiment, the nanowire core 110 may be GaN, SiGe, Si or GaAs, but may be implemented with most semiconductor materials.

그리고, 나노선 코어(110)에는 불순물이 도핑될 수 있다. 예를 들어, 불순물은 3족 원소일 수 있고, 5족 원소일 수 있다. 나노선 코어(110)에 도핑되는 불순물이 3족 원소인 경우 나노선 코어(110)는 p 타입일 수 있고, 도핑되는 불순물이 5족 원소인 경우 나노선 코어(110)는 n 타입일 수 있다. 설명의 편의를 위해 아래에서는 5족 원소로 도핑된 나노선 코어(110)(n 타입 나노선 코어)인 예로 설명한다.In addition, the nanowire core 110 may be doped with impurities. For example, the impurity may be a group 3 element or a group 5 element. When the impurity doped into the nanowire core 110 is a group 3 element, the nanowire core 110 may be a p-type, and when the doped impurity is a group 5 element, the nanowire core 110 may be an n type. . For convenience of explanation, an example of a nanowire core 110 (n-type nanowire core) doped with a group 5 element will be described below.

나노선 코어(110) 외부에는 전자트랩층(120)이 배치된다. 전자트랩층(120)은 나노선 코어(110)를 감싼 형태로 형성될 수 있다. 예를 들어, 전자트랩층(120)은 SiO2, HfO2, SiN 또는 Al2O3 등일 수 있다. 전자트랩층(120)은 일정한 조건에서 나노선 코어(110) 내부의 전자를 포획하는 역할을 수행할 수 있다. 전자트랩층(120)이 나노선 코어(110) 내부의 전자를 포획함으로써 나노선 트랜지스터(100)는 NT(negative transconductance) 동작을 수행할 수 있고, 복수의 값을 가지는 다치 논리 소자(multi-valued logic device)를 구현할 수 있다. 나노선 트랜지스터(100)의 구체적인 동작은 아래에서 자세히 설명한다.An electron trap layer 120 is disposed outside the nanowire core 110. The electron trap layer 120 may be formed to surround the nanowire core 110. For example, the electron trap layer 120 may be SiO 2 , HfO 2 , SiN or Al 2 O 3 . The electron trap layer 120 may serve to capture electrons inside the nanowire core 110 under certain conditions. As the electron trap layer 120 captures electrons inside the nanowire core 110, the nanowire transistor 100 can perform a negative transconductance (NT) operation, and a multi-valued logic device having a plurality of values (multi-valued logic device). logic device). The specific operation of the nanowire transistor 100 will be described in detail below.

전자트랩층(120)의 외부에는 게이트(130)가 배치된다. 게이트(130)는 전자트랩층(120)을 감싼 형태로 형성될 수 있다. 예를 들어, 게이트(130)는 Cu, Cr, Mo, Ag, Au, Pt, Ti, Sn, Zn, Al 또는 이들의 합금일 수 있다. 게이트(130)에 전압이 인가됨에 따라 나노선 트랜지스터(100)의 나노선 코어(110)에 전류가 흐를 수 있다.A gate 130 is disposed outside the electron trap layer 120. The gate 130 may be formed to surround the electron trap layer 120. For example, the gate 130 may be Cu, Cr, Mo, Ag, Au, Pt, Ti, Sn, Zn, Al, or an alloy thereof. As a voltage is applied to the gate 130, current may flow through the nanowire core 110 of the nanowire transistor 100.

한편, 도 1에서는 도시되지 않았으나 나노선 코어(110)의 양 끝단에는 드레인 및 소스가 형성될 수 있다.Meanwhile, although not shown in FIG. 1, drains and sources may be formed at both ends of the nanowire core 110.

아래에서는 게이트(130)에 인가되는 전압에 따른 나노선 트랜지스터(100)의 동작에 대해 설명한다.Hereinafter, an operation of the nanowire transistor 100 according to a voltage applied to the gate 130 will be described.

도 1b는 본 개시의 일 실시 예에 따른 오프상태의 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.1B is a diagram illustrating a relationship between a drain current and a gate voltage in an off state according to an embodiment of the present disclosure.

게이트에 전압이 인가되지 않거나 게이트에 바디 전류가 흐르는 제1 문턱 전압 이하의 전압이 게이트에 인가되는 경우, 나노선 코어의 바디에는 전류가 흐르지 않는다. 즉, 도 1b에 도시된 바와 같이 제1 문턱 전압 이하에서 드레인 전류는 0일 수 있다.When no voltage is applied to the gate or a voltage equal to or less than the first threshold voltage through which the body current flows through the gate is applied to the gate, no current flows through the body of the nanowire core. That is, as shown in FIG. 1B, the drain current may be zero below the first threshold voltage.

제1 문턱 전압은 반도체 물질이 도핑농도, 나노선 직경 및 반도체 물질의 전자친화도와 게이트의 일함수 등에 따라 달라질 수 있다. 일 실시 예로서, 도핑농도 1016 cm-3, 직경 50 nm, Cr 게이트(일함수 4.5 eV)인 경우, GaN 나노선 코어(전자친화도 4.1 eV)의 제1 문턱 전압은 약 ~ 0.9 내지 1 V 정도일 수 있고, SiGe 나노선 코어(전자친화도 4.05 eV)의 제1 문턱 전압은 약 0.95 내지 1.05 V 정도일 수 있다. 그리고, Si 나노선 코어(전자친화도 4.05 eV)의 제1 문턱 전압은 약 1.05 V 정도이고, GaAs 나노선 코어(전자친화도 4.07 eV)의 제1 문턱 전압은 약 1.03 V 정도일 수 있다.The first threshold voltage may vary depending on the doping concentration of the semiconductor material, the diameter of the nanowire, the electron affinity of the semiconductor material, and the work function of the gate. As an example, in the case of a doping concentration of 10 16 cm -3 , a diameter of 50 nm, and a Cr gate (work function 4.5 eV), the first threshold voltage of the GaN nanowire core (electron affinity 4.1 eV) is about ~ 0.9 to 1 V may be about V, and the first threshold voltage of the SiGe nanowire core (electron affinity 4.05 eV) may be about 0.95 to 1.05 V. In addition, the first threshold voltage of the Si nanowire core (electron affinity 4.05 eV) may be about 1.05 V, and the first threshold voltage of the GaAs nanowire core (electron affinity 4.07 eV) may be about 1.03 V.

게이트에 제1 문턱 전압 이상의 전압이 인가되면 드레인에 전류가 흐를 수 있다.When a voltage greater than or equal to the first threshold voltage is applied to the gate, a current may flow through the drain.

도 2a는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압(threshold voltage) 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 2b는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다. 아래에서는 도 2a 및 도 2b를 참조하여 설명한다.FIG. 2A is a diagram illustrating an operation of a nanowire transistor above a threshold voltage through which a body current flows according to an embodiment of the present disclosure, and FIG. 2B is a threshold through which a body current flows according to an embodiment of the present disclosure. It is a diagram showing the relationship between the drain current and the gate voltage above the voltage. Hereinafter, it will be described with reference to FIGS. 2A and 2B.

나노선 코어(110)는 오프 상태에서 전체 영역이 공핍 영역일 수 있다. 바디 전류가 흐르는 제1 문턱 전압(Vtb) 이상의 전압이 게이트(130)에 인가되면, 나노선 코어(110)에는 바디 전류(11)가 흐르기 시작할 수 있다.In the off state, the entire area of the nanowire core 110 may be a depletion area. When a voltage equal to or greater than the first threshold voltage Vtb through which the body current flows is applied to the gate 130, the body current 11 may start to flow through the nanowire core 110.

게이트(130)에 제1 문턱 전압(Vtb) 이상의 전압이 인가되고 게이트(130)에 인가되는 전압이 점차 증가되는 경우, 도 2a에 도시된 바와 같이 나노선 코어(110)의 공핍 영역이 점차 줄어들면서 바디 전류(11)가 증가할 수 있다.When a voltage greater than or equal to the first threshold voltage Vtb is applied to the gate 130 and the voltage applied to the gate 130 is gradually increased, the depletion region of the nanowire core 110 gradually decreases as shown in FIG. 2A. While the body current 11 may increase.

즉, 게이트 전압이 제1 문턱 전압(Vtb) 이상인 영역에서 드레인 전류(ID)는 인가되는 게이트 전압에 비례하여 증가할 수 있다. 드레인 전류(ID)는 게이트(130)에 인가되는 전압이 플랫 밴드 전압(또는, 일반적인 상태에서 표면 전류가 흐르는 문턱 전압)(Vts)이 될 때까지 증가할 수 있다.That is, in a region in which the gate voltage is equal to or greater than the first threshold voltage Vtb, the drain current I D may increase in proportion to the applied gate voltage. The drain current I D may increase until the voltage applied to the gate 130 becomes a flat band voltage (or a threshold voltage through which a surface current flows in a normal state) (Vts).

도 3a는 본 개시의 일 실시 예에 따른 플랫 밴드(flat band) 전압 부근에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 3b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 부근에서 드레인 전류(ID)와 게이트 전압(VG) 간의 관계를 나타내는 도면이다. 아래에서는 도 3a 및 도 3b를 참조하여 설명한다.3A is a diagram illustrating an operation of a nanowire transistor near a flat band voltage according to an embodiment of the present disclosure, and FIG. 3B is a drain current near a flat band voltage according to an embodiment of the present disclosure. It is a diagram showing the relationship between I D and the gate voltage V G. Hereinafter, it will be described with reference to FIGS. 3A and 3B.

상술한 바와 같이, 제1 문턱 전압(Vtb) 이상인 영역에서 게이트에 인가되는 전압이 증가되면, 나노선 코어의 공핍 영역이 줄어들면서 게이트 인가 전압에 비례하여 바디 전류(11)가 증가할 수 있다. 바디 전류(11)는 나노선 코어의 공핍 영역이 모두 없어질 때까지 증가할 수 있다. 나노선 코어의 공핍 영역이 모두 없어지는 시점에 바디 전류(11)는 최대가 되고, 바디 전류(11)가 최대가 되는 게이트 전압(VG)은 플랫 밴드(flat band) 전압일 수 있다.As described above, when the voltage applied to the gate in the region equal to or greater than the first threshold voltage Vtb is increased, the depletion region of the nanowire core may decrease and the body current 11 may increase in proportion to the applied gate voltage. The body current 11 may increase until all depletion regions of the nanowire core disappear. When all depletion regions of the nanowire core disappear, the body current 11 becomes maximum, and the gate voltage V G at which the body current 11 becomes maximum may be a flat band voltage.

즉, 드레인 전류(ID)는 게이트에 인가되는 전압이 플랫 밴드 전압이 될 때까지 증가할 수 있다. 그리고, 게이트에 인가되는 전압이 플랫 밴드 전압 이상인 경우, 드레인 전류(ID)는 감소할 수 있다.That is, the drain current I D may increase until the voltage applied to the gate becomes a flat band voltage. In addition, when the voltage applied to the gate is greater than or equal to the flat band voltage, the drain current I D may decrease.

도 4a는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 4b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다. 아래에서는 도 4a 및 도 4b를 참조하여 설명한다.FIG. 4A is a diagram illustrating an operation of a nanowire transistor above a flat band voltage according to an embodiment of the present disclosure, and FIG. 4B is a relationship between a drain current and a gate voltage above a flat band voltage according to an embodiment of the present disclosure. It is a figure showing. Hereinafter, it will be described with reference to FIGS. 4A and 4B.

게이트에 인가되는 전압이 플랫 밴드 전압 이상인 경우, 나노선 코어 내부의 전자(1)는 전자트랩층(120)에 포획될 수 있다. 나노선 코어 내부 전자(1)의 포획은 나노선 코어의 표면 전류가 흐르는 문턱 전압(Vts)을 증가시키고, 전자이동도를 감소시키기 때문에 드레인 전류(ID)는 감소할 수 있다. 즉, 게이트에 플랫 밴드 전압 이상의 전압이 인가되는 경우, 나노선 코어 내부의 전자(1)가 전자트랩층에 포획되고, 전자(1)의 포획에 따라 나노선 코어의 표면 전류가 흐르는 문턱 전압(Vts)은 증가하여 새로운 제2 문턱 전압(V'ts)으로 변경될 수 있다. 표면 전류가 흐르는 문턱 전압(Vts)의 증가와 전자이동도의 감소에 따라 드레인 전류(ID)는 감소할 수 있다. 전자트랩층에 전자가 모두 포획된 경우, 드레인 전류는 다시 증가할 수 있다.When the voltage applied to the gate is greater than or equal to the flat band voltage, electrons 1 inside the nanowire core may be trapped in the electron trap layer 120. The trapping of electrons 1 inside the nanowire core increases the threshold voltage Vts through which the surface current of the nanowire core flows, and decreases the electron mobility, so that the drain current I D may decrease. That is, when a voltage higher than the flat band voltage is applied to the gate, electrons (1) inside the nanowire core are trapped in the electron trap layer, and the threshold voltage through which the surface current of the nanowire core flows according to the capture of the electrons (1) ( Vts) may increase and be changed to a new second threshold voltage V′ts. The drain current I D may decrease as the threshold voltage Vts through which the surface current flows is increased and the electron mobility decreases. When all electrons are captured in the electron trap layer, the drain current may increase again.

도 5a는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 5b는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다. 아래에서는 도 5a 및 도 5b를 참조하여 설명한다.5A is a diagram illustrating an operation of a nanowire transistor above a threshold voltage through which a surface current flows according to an embodiment of the present disclosure, and FIG. 5B is a drain above a threshold voltage through which a surface current flows according to an embodiment of the present disclosure. It is a diagram showing the relationship between the current and the gate voltage. Hereinafter, it will be described with reference to FIGS. 5A and 5B.

나노선 코어 내부의 전자가 전자트랩층에 포획되는 동안, 전자의 포획에 따라 표면 전류가 흐르는 문턱 전압은 증가하고 전자이동도는 감소하기 때문에 바디 전류(11)는 감소하고 표면 전류는 흐르지 않을 수 있다. 따라서, 전체적인 드레인 전류(ID)도 감소할 수 있다. 즉, 플랫 밴드 전압 이상인 영역에서 게이트 전압(VG)의 증가에 따라 드레인 전류(ID)는 감소할 수 있다.While electrons inside the nanowire core are trapped in the electron trap layer, the body current 11 decreases and the surface current may not flow because the threshold voltage through which the surface current flows increases and the electron mobility decreases according to the trapping of the electrons. have. Accordingly, the overall drain current I D may also be reduced. That is, the drain current I D may decrease as the gate voltage V G increases in a region equal to or greater than the flat band voltage.

전자트랩층이 포획할 수 있는 전자를 모두 포획한 경우(전자트랩층의 전자가 포화되는 경우), 드레인 전류(ID)는 다시 증가할 수 있다. 즉, 전자트랩층이 전자를 모두 포획하면 전자트랩층이 더 이상 전자를 포획할 수 없기 때문에 바디 전류의 감소는 멈추고 나노선 코어의 표면 전류가 유도될 수 있다. 따라서, 드레인 전류(ID)는 다시 증가할 수 있다.When all electrons that the electron trap layer can capture (when electrons in the electron trap layer are saturated), the drain current I D may increase again. That is, when the electron trap layer captures all electrons, the body current stops decreasing and the surface current of the nanowire core can be induced because the electron trap layer can no longer capture electrons. Accordingly, the drain current I D may increase again.

도 5b에 도시된 바와 같이, 전자트랩층이 전자를 모두 포획하는 시점은 드레인 전류(ID) 감소 곡선이 증가된 제2 문턱 전압(V'ts)과 드레인 전류(ID)간의 특성 곡선과 만나는 시점일 수 있다.As shown in FIG. 5B, the time point at which the electron trap layer captures all electrons is a characteristic curve between the second threshold voltage V'ts and the drain current I D with an increased drain current I D reduction curve. It may be the time to meet.

지금까지 나노선 코어가 n 타입인 경우를 중심으로 설명하였으나, 나노선 코어가 p 타입인 경우에도 나노선 트랜지스터는 상술한 동작과 유사하게 동작할 수 있다. 즉, 나노선 코어가 p 타입일 때, 게이트 전압을 (-) 방향으로 증가시키면서 인가해 주는 경우, 나노선 트랜지스터는 상술한 동작과 유사하게 동작할 수 있다. Until now, the description has been focused on the case where the nanowire core is an n-type, but even when the nanowire core is a p-type, the nanowire transistor can operate similarly to the above-described operation. That is, when the nanowire core is a p-type, when the gate voltage is applied while increasing in the (-) direction, the nanowire transistor can operate similarly to the above-described operation.

일반적인 트랜지스터는 문턱 전압 이상에서 게이트 전압에 비례하여 포화될 때까지 드레인 전류가 증가하는 특성을 나타낸다. 따라서, 일반적인 트랜지스터를 포함하는 논리 소자는 문턱 전압 영역에서 제1 값, 포화 영역에서 제2 값만을 출력할 수 있다. 논리 소자가 3개 이상의 논리 값을 출력하기 위해서는 본 개시의 상술한 바와 같이, 게이트 전압이 증가하더라도 일정 범위 내에서 드레인 전류가 유지되는 구간이 필요하다. 즉, 다치 논리 소자가 구현되기 위해서는 반도체 소자는 상술한 NT(negative transconductance) 동작을 수행해야 한다.A typical transistor exhibits a characteristic in which the drain current increases until saturation in proportion to the gate voltage above the threshold voltage. Accordingly, a logic device including a general transistor may output only the first value in the threshold voltage region and the second value in the saturation region. In order for the logic element to output three or more logic values, as described above in the present disclosure, even if the gate voltage increases, a period in which the drain current is maintained within a certain range is required. That is, in order to implement a multi-valued logic device, the semiconductor device must perform the aforementioned negative transconductance (NT) operation.

지금까지 NDR(egative differential resistance) 동작을 수행함으로써 다치 논리 소자를 구현할 수 있는 반도체 소자에 대한 연구가 진행되었다. 그러나, 기존 반도체 소자는 2개의 포트를 가지는 다이오드 기반의 소자이기 때문에 회로 및 시스템 구성이 복잡하고 커질 수 있는 단점을 가지고 있지만, 본 개시는 3개의 포트를 가지는 트랜지스터이기 때문에 회로 및 시스템을 간편하게 구성할 수 있는 장점이 있다.Until now, research on semiconductor devices capable of implementing multi-value logic devices by performing NDR (egative differential resistance) operation has been conducted. However, since conventional semiconductor devices are diode-based devices having two ports, the circuit and system configuration may be complicated and large, but the present disclosure is a transistor having three ports, so that the circuit and system can be easily configured. There is an advantage to be able to.

또한, 기존의 반도체 소자는 상온에서 NDR/NT 동작을 수행할 수 없었다. 그러나, 본 개시의 나노선 트랜지스터는 나노선 형태로 구현되고 나노선 코어의 직경이 약 30 nm 내지 100 nm로 형성됨으로써 상온에서 NT 동작을 수행할 수 있다.In addition, conventional semiconductor devices could not perform NDR/NT operations at room temperature. However, the nanowire transistor of the present disclosure is implemented in the form of a nanowire, and the nanowire core has a diameter of about 30 nm to 100 nm, so that the NT operation can be performed at room temperature.

한편, 나노선 트랜지스터는 다른 구조로 형성될 수도 있다.Meanwhile, the nanowire transistor may be formed in a different structure.

도 6은 본 개시의 다른 실시 예에 따른 나노선 트랜지스터를 설명하는 도면이다.6 is a diagram illustrating a nanowire transistor according to another exemplary embodiment of the present disclosure.

도 6을 참조하면, 다른 실시 예에 따른 나노선 트랜지스터(100a)가 도시되어 있다. 나노선 트랜지스터(100a)는 나노선 코어(110), 터널링 산화막층(140), 전자트랩층(120), 게이트 유전체층(150) 및 게이트(130)를 포함할 수 있다.Referring to FIG. 6, a nanowire transistor 100a according to another embodiment is illustrated. The nanowire transistor 100a may include a nanowire core 110, a tunneling oxide layer 140, an electron trap layer 120, a gate dielectric layer 150, and a gate 130.

나노선 코어(110)는 직경이 약 30 nm 내지 100 nm인 원기둥 형태로 형성된다. 그리고, 나노선 코어(110)에는 불순물이 도핑될 수 있다. 예를 들어, 불순물은 3족 원소일 수 있고, 5족 원소일 수 있다. 나노선 코어(110)에 도핑되는 불순물이 3족 원소인 경우 나노선 코어(110)는 p 타입일 수 있고, 도핑되는 불순물이 5족 원소인 경우 나노선 코어(110)는 n 타입일 수 있다. 그리고, 나노선 코어(110)는 GaN, SiGe, Si 또는 GaAs일 수 있다.The nanowire core 110 is formed in a cylindrical shape having a diameter of about 30 nm to 100 nm. In addition, the nanowire core 110 may be doped with impurities. For example, the impurity may be a group 3 element or a group 5 element. When the impurity doped into the nanowire core 110 is a group 3 element, the nanowire core 110 may be a p-type, and when the doped impurity is a group 5 element, the nanowire core 110 may be an n type. . In addition, the nanowire core 110 may be GaN, SiGe, Si, or GaAs.

터널링 산화막층(140)은 나노선 코어(110)를 감싼 형태로 형성될 수 있다. 예를 들어, 터널링 산화막층(140)은 SiO2를 포함하는 실리콘반도체에서 사용되는 물질 중 적어도 하나로 구현될 수 있다. 터널링 산화막층(140)은 나노선 코어(110)와 전자트랩층(120)을 전기적으로 차단시키는 역할을 수행할 수 있다.The tunneling oxide layer 140 may be formed to surround the nanowire core 110. For example, the tunneling oxide layer 140 may be implemented with at least one of materials used in silicon semiconductors including SiO 2 . The tunneling oxide layer 140 may serve to electrically block the nanowire core 110 and the electron trap layer 120.

전자트랩층(120)은 터널링 산화막층(140)을 감싼 형태로 형성될 수 있다. 예를 들어, 전자트랩층(120)은 Al2O3일 수 있다. 전자트랩층(120)은 일정한 조건에서 나노선 코어(110) 내부의 전자를 포획하는 역할을 수행할 수 있다. 전자트랩층(120)이 나노선 코어(110) 내부의 전자를 포획함으로써 나노선 트랜지스터(100a)는 NT(negative transconductance) 동작을 수행할 수 있고, 복수의 값을 가지는 다치 논리 소자(multi-valued logic device)를 구현할 수 있다. The electron trap layer 120 may be formed to surround the tunneling oxide layer 140. For example, the electron trap layer 120 may be Al 2 O 3 . The electron trap layer 120 may serve to capture electrons inside the nanowire core 110 under certain conditions. As the electron trap layer 120 captures electrons inside the nanowire core 110, the nanowire transistor 100a can perform a negative transconductance (NT) operation, and a multi-valued logic device having a plurality of values (multi-valued logic device). logic device).

게이트 유전체층(150)은 전자트랩층(120)을 감싼 형태로 형성될 수 있다. 예를 들어, 게이트 유전체층(150)은 SiO2일 수 있다.The gate dielectric layer 150 may be formed to surround the electron trap layer 120. For example, the gate dielectric layer 150 may be SiO 2 .

게이트(130)는 게이트 유전체층(150)을 감싼 형태로 형성될 수 있다. 예를 들어, 게이트(130)는 Cr, Mo 또는 Al일 수 있다. 게이트(130)에 전압이 인가됨에 따라 나노선 트랜지스터(100a)의 나노선 코어(110)에 전류가 흐를 수 있다.The gate 130 may be formed to surround the gate dielectric layer 150. For example, the gate 130 may be Cr, Mo, or Al. As voltage is applied to the gate 130, current may flow through the nanowire core 110 of the nanowire transistor 100a.

상술한 바와 유사하게 바디 전류가 흐르는 제1 문턱 전압(Vtb) 이상의 전압이 게이트(130)에 인가되는 경우, 플랫 전압까지 게이트 인가 전압에 따라 드레인 전류는 증가할 수 있다. 플랫 전압 이상의 전압 영역에서 게이트 인가 전압이 증가되는 경우, 나노선 코어 내부의 전자(1)가 전자트랩층(120)에 포획되면서 드레인 전류는 감소할 수 있다. 전자의 포획에 따라 표면 전류가 흐르는 제2 문턱 전압(Vts)은 증가할 수 있다. 증가된 제2 문턱 전압(V'ts) 이상의 전압 영역에서 게이트 인가 전압이 증가되는 경우, 드레인 전류는 다시 증가할 수 있다.Similar to the above description, when a voltage greater than or equal to the first threshold voltage Vtb through which the body current flows is applied to the gate 130, the drain current may increase according to the applied voltage to the flat voltage. When the gate applied voltage is increased in a voltage region equal to or higher than the flat voltage, the drain current may decrease as electrons 1 inside the nanowire core are trapped by the electron trap layer 120. The second threshold voltage Vts through which the surface current flows may increase as electrons are captured. When the gate applied voltage increases in a voltage region equal to or higher than the increased second threshold voltage V′ts, the drain current may increase again.

상술한 다양한 실시 예의 나노선 트랜지스터를 이용하여 다치 논리 소자가 구현될 수 있다.A multi-value logic device may be implemented using the nanowire transistors of the various embodiments described above.

도 7a는 본 개시의 일 실시 예에 따른 다치 논리 소자의 회로를 나타내는 도면이고, 도 7b는 본 개시의 일 실시 예에 따른 다치 논리 소자의 동작을 설명하는 도면이다. 도 7a 및 도 7b를 참조하여 설명한다.7A is a diagram illustrating a circuit of a multivalued logic device according to an embodiment of the present disclosure, and FIG. 7B is a diagram illustrating an operation of a multivalued logic device according to an embodiment of the present disclosure. This will be described with reference to FIGS. 7A and 7B.

도 7a를 참조하면 본 개시의 나노선 트랜지스터(100)를 포함하는 인버터 회로가 도시되어 있다. 도 7a에 도시된 바와 같이, 나노선 트랜지스터(100)의 드레인은 VDD와 연결되고, 소스는 그라운드와 연결될 수 있다. 그리고, 게이트에 인가되는 입력 전압(VIN)에 따라 출력 전압(VOUT)이 출력되고, 출력 전압 값에 따라 논리 값이 식별될 수 있다.Referring to FIG. 7A, an inverter circuit including the nanowire transistor 100 of the present disclosure is shown. As shown in FIG. 7A, the drain of the nanowire transistor 100 may be connected to VDD, and the source may be connected to the ground. In addition, the output voltage V OUT is output according to the input voltage V IN applied to the gate, and a logic value may be identified according to the output voltage value.

상술한 바와 같이, 본 개시의 나노선 트랜지스터(100)는 NT 동작을 수행할 수 있고, 나노선 트랜지스터(100)를 포함하는 논리 소자는 NT 동작에 대응하는 값을 출력할 수 있다.As described above, the nanowire transistor 100 of the present disclosure may perform an NT operation, and a logic element including the nanowire transistor 100 may output a value corresponding to the NT operation.

일 실시 예로서, 도 7b에 도시된 바와 같이, 입력 전압이 약 0 내지 1 V인 경우, 인버터는 약 0.8 내지 1 V를 출력할 수 있다. 논리 소자에서 입력 전압 약 0 내지 1 V는 입력 논리값 0에 대응되고, 출력 전압 약 0.8 내지 1 V는 출력 논리값 2에 대응될 수 있다. 입력 전압이 약 1 내지 3 V인 경우, 인버터는 약 0.4 내지 0.8 V를 출력할 수 있다. 논리 소자에서 입력 전압 약 1 내지 3 V는 입력 논리값 1에 대응되고, 출력 전압 약 0.4 내지 0.8 V는 출력 논리값 1에 대응될 수 있다. 입력 전압이 약 3.5 V 이상인 경우, 인버터는 약 0 내지 0.4 V를 출력할 수 있다. 논리 소자에서 입력 전압 약 3.5 V 이상은 입력 논리값 2에 대응되고, 출력 전압 약 0 내지 0.4 V는 출력 논리값 0에 대응될 수 있다.As an embodiment, as shown in FIG. 7B, when the input voltage is about 0 to 1 V, the inverter may output about 0.8 to 1 V. In the logic element, an input voltage of about 0 to 1 V may correspond to an input logic value of 0, and an output voltage of about 0.8 to 1 V may correspond to an output logic value of 2. When the input voltage is about 1 to 3 V, the inverter can output about 0.4 to 0.8 V. In the logic element, an input voltage of about 1 to 3 V may correspond to an input logic value of 1, and an output voltage of about 0.4 to 0.8 V may correspond to an output logic value of 1. When the input voltage is about 3.5 V or higher, the inverter can output about 0 to 0.4 V. In the logic element, an input voltage of about 3.5 V or more may correspond to an input logic value of 2, and an output voltage of about 0 to 0.4 V may correspond to an output logic value of 0.

다치 논리 소자(100)는 다치 논리 소자(100)에 포함된 나노선 트랜지스터의 게이트에 인가되는 전압에 따라 복수의 값을 논리 값을 출력할 수 있다. 즉, 다치 논리 소자(100)는 인가되는 전압이 바디 전류가 흐르는 제1 문턱 전압 영역(21)인 경우 제1 디지털 값에 대응되는 제1 범위의 전압 값을 출력하고, 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압 영역(22)인 경우 제2 디지털 값에 대응되는 제2 범위의 전압 값을 출력하며, 최대 인가전압 영역(23)인 경우 제3 디지털 값에 대응되는 제3 범위의 전압 값을 출력할 수 있다.The multi-value logic device 100 may output a plurality of values according to a voltage applied to a gate of a nanowire transistor included in the multi-value logic device 100. That is, when the applied voltage is the first threshold voltage region 21 through which the body current flows, the multi-value logic element 100 outputs a voltage value in the first range corresponding to the first digital value, and the surface current of the nanowire core In the case of the second threshold voltage region 22 through which is flowing, a voltage value in the second range corresponding to the second digital value is output, and in the case of the maximum applied voltage region 23, the voltage in the third range corresponding to the third digital value Value can be printed.

도 7a 내지 도 7b는 인버터의 실시 예를 설명하였으나, 본 개시의 나노선 트랜지스터는 오실레이터, 반사 증폭기 및 메모리(SRAM 및 DRAM) 등의 다양한 분야에도 응용될 수 있다.7A to 7B illustrate an embodiment of an inverter, but the nanowire transistor of the present disclosure can be applied to various fields such as oscillators, reflection amplifiers, and memories (SRAM and DRAM).

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the specific embodiments described above, and the technical field to which the present invention belongs without departing from the gist of the present invention claimed in the claims. In addition, various modifications are possible by those of ordinary skill in the art, and these modifications should not be individually understood from the technical spirit or prospect of the present invention.

100, 100a: 나노선 트랜지스터
110: 나노선 코어 120: 전자트랩층
130: 게이트 140: 터널링 산화막층
150: 게이트 유전체층100, 100a: nanowire transistor
110: nanowire core 120: electron trap layer
130: gate 140: tunneling oxide layer
150: gate dielectric layer

Claims (8)

직경 30 nm 내지 100 nm인 원기둥 형태이고, 불순물이 도핑된 나노선 코어;
상기 나노선 코어의 외부에 위치하는 전자트랩층; 및
상기 전자트랩층의 외부에 위치하는 게이트;를 포함하고,
상기 나노선 코어에 흐르는 전류는,
상기 게이트에 상기 나노선 코어의 바디 전류가 흐르는 제1 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 대응하여 점차 증가하고, 상기 게이트에 플랫 밴드(flat band) 전압보다 큰 전압이 인가되는 경우, 상기 나노선 코어의 전자가 상기 전자트랩층에 포획되고, 상기 전자의 포획에 따라 상기 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압이 기 설정된 크기만큼 증가하여 상기 인가되는 전압의 증가에 대응하여 점차 감소하는, 나노선 트랜지스터.A nanowire core having a diameter of 30 nm to 100 nm and doped with impurities;
An electron trap layer located outside the nanowire core; And
Including; a gate located outside the electron trap layer,
The current flowing through the nanowire core is,
When a voltage greater than the first threshold voltage through which the body current of the nanowire core flows is applied to the gate, it gradually increases in response to the increase in the applied voltage, and a voltage greater than a flat band voltage to the gate When is applied, electrons of the nanowire core are trapped in the electron trap layer, and a second threshold voltage through which the surface current of the nanowire core flows according to the capture of the electrons increases by a predetermined amount, and the applied voltage Gradually decreasing in response to the increase in the nanowire transistor. 제1항에 있어서,
상기 나노선 코어는 GaN, SiGe, Si 또는 GaAs이고,
상기 전자트랩층은 SiO2, HfO2, SiN 또는 Al2O3인, 나노선 트랜지스터.The method of claim 1,
The nanowire core is GaN, SiGe, Si or GaAs,
The electron trap layer is SiO 2 , HfO 2 , SiN or Al 2 O 3 , nanowire transistor. 삭제delete 삭제delete 제1항에 있어서,
상기 나노선 코어에 흐르는 전류는,
상기 게이트에 상기 제2 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 다시 증가하는, 나노선 트랜지스터.The method of claim 1,
The current flowing through the nanowire core is,
When a voltage greater than the second threshold voltage is applied to the gate, the nanowire transistor increases again as the applied voltage increases. 제1항에 있어서,
상기 나노선 코어와 상기 전자트랩층 사이에 위치하는 터널링 산화막층; 및
상기 전자트랩층과 상기 게이트 사이에 위치하는 게이트 유전체층;을 더 포함하는 나노선 트랜지스터.The method of claim 1,
A tunneling oxide layer disposed between the nanowire core and the electron trap layer; And
The nanowire transistor further comprises a gate dielectric layer positioned between the electron trap layer and the gate. 제6항에 있어서,
상기 터널링 산화막층은 Al2O3이고,
상기 게이트 유전체층은 SiO2인, 나노선 트랜지스터.The method of claim 6,
The tunneling oxide layer is Al 2 O 3 ,
The gate dielectric layer is SiO 2 , nanowire transistor. 제1항의 나노선 트랜지스터;를 포함하고,
상기 나노선 트랜지스터는,
상기 게이트에 인가되는 전압이 바디 전류가 흐르는 제1 문턱 전압 영역인 경우 제1 디지털 값에 대응되는 제1 범위의 전압 값을 출력하고, 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압 영역인 경우 제2 디지털 값에 대응되는 제2 범위의 전압 값을 출력하며, 최대 인가전압 영역인 경우 제3 디지털 값에 대응되는 제3 범위의 전압 값을 출력하는, 다치 논리 소자.
Including; the nanowire transistor of claim 1,
The nanowire transistor,
When the voltage applied to the gate is a first threshold voltage region through which a body current flows, a voltage value in a first range corresponding to a first digital value is output, and a second threshold voltage region through which a surface current of the nanowire core flows A multi-value logic element that outputs a voltage value in a second range corresponding to the second digital value, and outputs a voltage value in a third range corresponding to the third digital value in the case of a maximum applied voltage range.
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