KR102159926B1 - 전계 효과 트렌지스터 및 그 전계 효과 트랜지스터를 포함하는 반도체 장치 - Google Patents

전계 효과 트렌지스터 및 그 전계 효과 트랜지스터를 포함하는 반도체 장치 Download PDF

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Abstract

전계 효과 트랜지스터를 포함한 반도체 장치가 제공된다. 상기 전계 효과 트랜지스터를 포함한 반도체 장치는, 기판, 상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 인접한 각각의 상기 제1 복수의 나노시트 사이에 수평 이격 거리만큼 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴, 상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 수평 이격 거리보다 큰 수직 이격 거리만큼 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 인접한 각각의 상기 제2 복수의 나노시트 사이에 상기 수평 이격 거리만큼 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴, 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싼 게이트, 및 상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함한다.

Description

전계 효과 트렌지스터 및 그 전계 효과 트랜지스터를 포함하는 반도체 장치{Field-effect transistor and semiconductor device including the field-effect transistor}
본 발명은 반도체 장치에 관한 것이고, 더욱 상세하게는, 적층 나노시트를 갖는 전계 효과 드렌지스터를 포함하는 반도체 장치에 관한 것이다.
수직 핀펫(finFET) 장치는 기판을 덮는 작은 레이아웃 영역에서 더 큰 효과적인 전도성 폭을 갖을 수 있도록 채널 영역 전도성으로서의 복수의 수직 핀을 포함하도록 개발되어었다. 그러나, 회로가 더 작아지고 영역이 작아짐으로써, 인접한 수직 핀 사이에 요구되는 측면 간격이 너무 작아져서 수직 핀펫이 적절하게 동작하지 않을 수 있게 되었다. 이런 제한에 대한 주된 이유는, 35nm 내지 50nm 범위의 높이를 갖을 수 있는 수직 핀의 높이에 따라 인접한 핀들 사이에서 적절한 금속 두께를 형성하는 것이 어렵다는 것이다. 특히, 핀 사이의 간격이 작은 일측에 게이트 스택의 금속 부분의 금속을 캐핑한 저저항과 일함수 조절 금속 중 한쪽 또는 양쪽을 형성하는 것이 어려울 수 있다. 만약 금속을 캐핑한 저저항이 수직 핀의 높이인 35nm 내지 50nm로 완전히 형성되지 않는다면, 큰 게이트 저항은 AC 성능을 감소시키는 수직 핀펫을 포함하는 회로의 원인이 될 수 있다. 만약 일함수 조절 금속이 형성되지 않았거나, 또는 수직 핀의 높이인 35nm 내지 50nm로 완전히 형성되지 않는다면, 수직 핀펫은 채널 전위의 게이트 제어가 없거나, 예를 들어, 트랜지스터의 비작동, 또는 중심에 있는 문제(ill-centered) 및/또는 조절되지 않는 임계 전압 때문에 부동작할 수 있다.
도 1을 참조하면, 도 1은 종래의 수직 핀펫 반도체 장치를 개략적으로 도시한 단면도이다. 종래의 수직 핀펫 반도체 장치(100)는 기판(150)을 포함할 수 있다. 또한, 종래의 수직 핀펫 반도체 장치(100)는 종래의 수직 핀펫 반도체 장치(100)의 채널 영역이 될 복수의 수직 핀(110)을 포함할 수 있다. 인접한 복수의 수직 핀(110) 상호간은 기판(150)의 표면에 평행한 차원의 수평 이격 거리(h)에 의해 분리될 수 있다. 종래의 수직 핀펫 반도체 장치(100)는 수직 핀(110)의 상부 표면과 수직 핀(110)의 측벽 표면 아래로 연장되는 게이트 스택을 포함할 수 있다. 게이트 스택은 수직 핀(110)의 상부 표면과 측벽 표면 상에 형성된 게이트 유전체층(120)을 포함할 수 있다. 게이트 스택은 게이트 유전체층(120) 상에 형성된 일함수 조절 금속층(130)을 포함할 수 있다. 게이트 스택은 일함수 조절 금속층(130) 상에 형성된 저저항 게이트 금속층(140)을 포함할 수 있다. 종래의 수직 핀펫 반도체 장치(100)의 인접한 복수의 수직 핀(110) 상호간의 분리 수평 이격 거리(h)의 최소값은 수직 핀(110)의 측벽 표면 상에 게이트 유전체층(120) 및 일함수 조절 금속층(130)을 형성하기 위해 요구되는 최소한의 거리로 제한될 수 있다. 종래의 핀펫의 수평 이격 거리의 최소값은 수직 핀펫 반도체 장치(100)의 최소 크기로 제한될 수 있다. 종래의 수직 핀펫 반도체 장치(100)의 효율적인 채널 전도성 폭은 저저항 게이트 금속층(140)에 의해 둘러싸인 수직 핀(110)의 표면의 길이의 합과 거의 동일할 수 있다. 예를 들어, 종래의 수직 핀펫 반도체 장치(100)의 효율적인 채널 전도성 폭은 저저항 게이트 금속층(140)에 의해 둘러싸인 수직 핀(110)의 상부 표면 및 측벽 표면의 길이의 합과 거의 동일할 수 있다.
본 발명이 해결하고자 하는 과제는, 복수의 나노시트 사이의 수평 이격 거리보다 복수의 채널 패턴 사이의 수직 이격 거리가 더 큰 전계 효과 트랜지스터를 포함한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 복수의 나노시트 사이의 수평 이격 거리보다 복수의 채널 패턴 사이의 수직 이격 거리가 더 큰 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전계 효과 트랜지스터를 포함한 반도체 장치의 일 실시예는, 기판, 상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 인접한 각각의 상기 제1 복수의 나노시트 사이에 수평 이격 거리만큼 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴, 상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 수평 이격 거리보다 큰 수직 이격 거리만큼 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 인접한 각각의 상기 제2 복수의 나노시트 사이에 상기 수평 이격 거리만큼 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴, 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싼 게이트, 및 상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함한다.
몇몇 실시예에서, 각각의 상기 제1 복수의 나노시트 및 각각의 상기 제2 복수의 나노시트는 상기 제1 방향의 폭과 상기 제2 방향의 높이의 비율이 적어도 1:1인 것을 포함할 수 있다.
몇몇 실시예에서, 각각의 상기 제1 복수의 나노시트 및 각각의 상기 제2 복수의 나노시트는 상기 제1 방향의 폭과 상기 제2 방향의 높이의 비율이 적어도 2:1인 것을 포함할 수 있다.
몇몇 실시예에서, 각각의 상기 제1 복수의 나노시트 및 각각의 상기 제2 복수의 나노시트는 2nm 내지 8nm 범위의 상기 제2 방향의 높이를 가질 수 있다.
몇몇 실시예에서, 각각의 상기 제1 복수의 나노시트 및 각각의 상기 제2 복수의 나노시트는 3nm 내지 6nm 범위의 상기 제2 방향의 높이를 가질 수 있다.
몇몇 실시예에서, 상기 게이트는, 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싼 게이트 유전체 물질과, 상기 게이트 유전체 물질 상에 배치되는 저저항 게이트 금속층으로, 상기 게이트 유전체 물질은 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싼 저저항 게이트 금속층을 포함하되, 상기 게이트 유전체 물질은 인접한 각각의 상기 제1 복수의 나노시트 사이에 실질적으로 연속적으로 연장되고, 인접한 각각의 상기 제2 복수의 나노시트 사이에 실질적으로 연속적으로 연장될 수 있다.
몇몇 실시예에서, 상기 게이트는, 상기 저저항 게이트 금속층과 상기 게이트 유전체 물질 사이에 일함수 조절 금속층을 더 포함하고, 상기 일함수 조절 금속층은 상기 전계 효과 트랜지스터의 일함수를 제어할 수 있다.
몇몇 실시예에서, 상기 제1 채널 패턴은 2개의 나노시트를 포함하고, 상기 제2 채널 패턴은 2개의 나노시트를 포함할 수 있다.
몇몇 실시예에서, 상기 게이트는, 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싼 게이트 유전체 물질과, 상기 게이트 유전체 물질의 일부분을 둘러싸고, 상기 전계 효과 트랜지스터의 일함수를 제어하는 일함수 조절 금속층과, 상기 일함수 조절 금속층 상에 배치되는 저저항 게이트 금속층으로, 상기 일함수 조절 금속층은 상기 제1 채널 패턴의 일부분 및 상기 제2 패널 패턴의 일부분을 둘러싼 저저항 게이트 금속층을 포함하되, 상기 일함수 조절 금속층은 인접한 각각의 상기 제1 복수의 나노시트 사이에 실질적으로 연속적으로 연장되고, 인접한 각각의 상기 제2 복수의 나노시트 사이에 실질적으로 연속적으로 연장되고, 상기 제1 채널 패턴은 적어도 3개의 나노시트를 포함하고, 상기 제2 채널 패턴은 적어도 4개의 나노시트를 포함할 수 있다.
몇몇 실시예에서, 상기 게이트는, 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싼 게이트 유전체 물질과, 상기 게이트 유전체 물질 상에 배치되는 저저항 게이트 금속층으로, 상기 게이트 유전체 물질은 상기 제1 채널 패턴의 일부분의 상부 및 하부 표면과 상기 제2 채널 패턴의 일부분의 상부 및 하부 표면을 둘러싼 저저항 게이트 금속층을 포함할 수 있다.
몇몇 실시예에서, 상기 저저항 게이트 금속층은, 각각의 상기 제1 채널 패턴의 일부분의 외부(outer) 나노시트의 외부 가장자리(outer edges) 및 각각의 상기 제2 채널 패턴의 일부분의 외부 나노시트의 외부 가장자리를 더 둘러쌀 수 있다.
몇몇 실시예에서, 상기 전계 효과 트랜지스터는 n형 전계 효과 트랜지스터이고, 상기 전계 효과 트랜지스터를 포함한 반도체 장치는 p형 전계 효과 트랜지스터를 더 포함하고, 상기 p형 전계 효과 트랜지스터는, 상기 기판 상에 배치되고, 인접한 각각의 제3 복수의 나노시트 사이에 제2 수평 이격 거리로 서로 간에 이격된 상기 제3 복수의 나노시트를 포함하는 제3 채널 패턴과, 상기 제3 채널 패턴 상에 배치되고, 상기 제2 방향으로 상기 제2 수평 이격 거리보다 큰 제2 수직 이격 거리만큼 상기 제3 채널 패턴으로부터 이격되고, 인접한 각각의 제4 복수의 나노시트 사이에 상기 제2 수평 이격 거리만큼 서로 간에 이격된 상기 제4 복수의 나노시트를 포함하는 제4 채널 패턴을 포함하되, 상기 제1 내지 제4 채널 패턴의 상기 나노시트는 Si, SiGe, Ge 또는 III-V 그룹의 반도체 물질을 포함하고, 상기 제1 채널 패턴 및 상기 제2 채널 패턴의 상기 나노시트의 상부 및 하부 표면은 제1 면방향(surface orientation)을 포함하고, 상기 제3 채널 패턴 및 상기 제4 채널 패턴의 상기 나노시트의 상부 및 하부 표면은 제2 면방향을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 면방향은 상기 제2 면방향과 동일할 수 있다.
몇몇 실시예에서, 상기 제1 면방향과 상기 제2 면방향은 (110)일 수 있다.
몇몇 실시예에서, 상기 제1 면방향은 상기 제2 면방향과 다를 수 있다.
몇몇 실시예에서, 상기 제1 면방향은 (100) 또는 (111)이고, 상기 제2 면방향은 (110)일 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전계 효과 트랜지스터의 일 실시예는, 기판, 상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴, 상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴, 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 게이트 유전체 물질 및 상기 게이트 유전체 물질 상에 배치된 저저항 게이트 금속층을 포함하는 게이트로, 상기 게이트 유전체 물질은 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싸고, 상기 저저항 게이트 금속층은 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 상기 게이트 유전체 물질은 인접한 각각의 상기 제1 복수의 나노시트 사이 및 인접한 각각의 상기 제2 복수의 나노시트 사이에 실질적으로 연속적으로 연장되는 게이트, 및 상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함한다.
몇몇 실시예에서, 상기 제1 채널 패턴은 2개의 나노시트를 포함하고, 상기 제2 채널 패턴은 2개의 나노시트를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전계 효과 트랜지스터의 다른 실시예는, 기판, 상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴, 상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴, 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 게이트 유전체 물질, 일함수 조절 금속층 및 상기 일함수 조절 금속층 상에 배치된 저저항 게이트 금속층을 포함하는 게이트로, 상기 게이트 유전체 물질은 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싸고, 상기 일함수 조절 금속층은 상기 게이트 유전체 물질을 둘러싸고 전계 효과 트랜지스터의 일함수를 제어하고, 상기 저저항 게이트 금속층은 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 상기 일함수 조절 금속층은 인접한 각각의 상기 제1 복수의 나노시트 사이 및 인접한 각각의 상기 제2 복수의 나노시트 사이에 실질적으로 연속적으로 연장되는 게이트, 및 상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함한다.
몇몇 실시예에서, 상기 제1 채널 패턴은 적어도 3개의 나노시트를 포함하고, 상기 제2 채널 패턴은 적어도 3개의 나노시트를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 종래의 수직 핀펫 반도체 장치를 개략적으로 도시한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 개략적으로 도시한 사시도이다.
도 2b는 도 2a의 B-B'선을 따라 절단한 단면도이다.
도 2c는 도 2a의 C-C'선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실체에 의해 이해된 바와 같이, 본 명세서에 기재된 다양한 실시예에 따른 장치는 집적 회로와 같은 마이크로전자 장치로 구현될 수 있고, 본 명세서에 기재된 다양한 실시예에 따른 복수의 장치는 동일한 마이크로전자 장치에 집적된다. 따라서, 본 명세서에 도시된 단면도는 마이크로전자 장치에 있어서 수직일 필요없는 2개의 다른 방향으로 복제될 수 있다. 따라서, 본 명세서에 기재된 다양한 실시예에 따른 장치를 구현한 마이크로전자 장치의 평면도는 마이크로전자 장치의 기능에 기초한 어레이 및/또는 2차원 패턴에서 복수의 장치를 포함할 수 있다.
본 명세서에 기재된 다양한 실시예에 따른 장치는 마이크로전자 장치의 기능에 따라 다른 장치들에 배치될 수 있다. 또한, 본 명세서에 기재된 다양한 실시예에 따른 마이크로전자 장치는 서로 다른 2개의 방향에 수직일 수 있는 제3 방향으로 복제되어, 3차원 집적 회로를 제공할 수 있다.
이하에서는, 도 2a 내지 도 2c를 참조하여, 본 발명의 기술적 사상에 따른 일 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치에 대해 설명한다.
도 2a는 본 발명의 일 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 개략적으로 도시한 사시도이다. 도 2b는 도 2a의 B-B'선을 따라 절단한 단면도이다. 도 2c는 도 2a의 C-C'선을 따라 절단한 단면도이다.
도 2a 내지 도 2c를 참조하면, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 기판(250)을 포함할 수 있다. 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 수직으로 적층된 복수의 채널 패턴을 포함할 수 있다. 각각의 채널 패턴은 기판(250)의 표면에 평행한 수평면에 배치된 복수의 나노시트(210)를 포함할 수 있다. 적층된 복수의 채널 패턴은 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 채널 기능을 수행할 수 있다. 즉, 복수의 나노시트(210)는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 채널 기능을 수행할 수 있다.
비록, 도 2b 및 도 2c에는 두개의 수직으로 적층된 채널 패턴이 도시되어 있지만, 수직으로 더 적층된 채널 패턴이 제공될 수 있다. 예를 들어, 몇몇 실시예에서, 수직으로 적층된 채널 패턴은 3개 또는 그 보다 많은 수직으로 적층된 채널 패턴을 포함할 수 있다. 비록, 도 2b 및 도 2c에는 수직으로 적층된 채널 패턴의 각각이 3개의 나노시트(210)를 포함하고 있는 것으로 도시되어 있지만, 그 보다 많거나 또는 적은 수의 나노시트(210)가 제공될 수 있다. 예를 들어, 몇몇 실시예에서, 수직으로 적층된 각각의 복수의 채널 패턴은 3개 또는 4개의 나노시트(210)를 포함할 수 있다. 몇몇 실시예에서, 수직으로 적층된 각각의 복수의 채널 패턴은 2개의 나노시트(210)를 포함할 수 있다.
각각의 나노시트(210)는 전도성 채널 물질의 얇은 층을 포함할 수 있다. 예를 들어, 몇몇 실시예에서 각각의 나노시트(210)는 Si, SiGe, Ge 및/또는 III-V 그룹의 반도체 물질을, 예를 들어, InGaAs, InAs 또는 InSb를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각각의 복수의 나노시트(210)의 폭은 기판(250)의 표면에 평행한 제1 방향으로 10nm 내지 30nm의 범위일 수 있다. 몇몇 실시예에서, 각각의 복수의 나노시트(210)의 두께는 기판(250)의 표면에 수직인 제2 방향으로 2nm 내지 8nm의 범위일 수 있다. 몇몇 실시예에서, 각각의 복수의 나노시트(210)의 두께는 기판(250)의 표면에 수직인 제2 방향으로 3nm 내지 6nm의 범위일 수 있다.
몇몇 실시예에서, 각각의 복수의 나노시트(210)의 폭과 각각의 복수의 나노시트(210)의 두께의 비율은 적어도 1:1일 수 있다. 몇몇 실시예에서, 각각의 복수의 나노시트(210)의 폭과 각각의 복수의 나노시트(210)의 두께의 비율은 적어도 2:1일 수 있다. 몇몇 실시예에서, 각각의 복수의 나노시트(210)의 폭과 각각의 복수의 나노시트(210)의 두께의 비율은 적어도 3:1일 수 있다.
수평면에서 각각의 복수의 나노시트(210)는 인접한 복수의 나노시트(210) 사이에 수평 이격 거리(H)로 기판(250)의 표면에 평행한 제1 방향으로 서로 간에 이격될 수 있다. 수직으로 적층된 각각의 복수의 채널 패턴은 인접한 수직으로 적층된 복수의 채널 패턴 사이에 수직 이격 거리(V)로 기판(250)의 표면에 수직인 제2 방향으로 서로 간에 이격될 수 있다. 즉, 제1 채널 패턴의 각각의 복수의 나노시트(210)는 인접한 제2 채널 패턴의 각각의 복수의 나노시트(210)로부터 제2 방향으로 수직 이격 거리(V)로 서로 간에 이격될 수 있다. 몇몇 실시예에서, 수평 이격 거리(H)는 수직 이격 거리(V)보다 작을 수 있다. 몇몇 실시예에서, 제1 채널 패턴의 각각의 복수의 나노시트(210)는 인접한 제2 채널 패턴의 각각의 복수의 나노시트(210)와 제2 방향으로 정렬될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 제1 채널 패턴의 각각의 복수의 나노시트(210)는 인접한 제2 채널 패턴의 각각의 복수의 나노시트(210)로부터 하나 이상의 복수의 방향으로 오프셋(offset)될 수 있다. 몇몇 실시예에서, 제1 채널 패턴은 인접한 제2 채널 패턴보다 더 적거나 또는 더 많은 수의 나노시트(210)를 가질 수 있고, 및/또는 제1 채널 패턴의 각각의 복수의 나노시트(210)는 인접한 제2 채널 패턴의 각각의 복수의 나노시트(210)와 다른 두께, 폭 및/또는 수평 이격 거리(H)를 가질 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 수직으로 적층된 복수의 채널 패턴의 일부분을 둘러싼 게이트 스택을 포함할 수 있다. 게이트 스택은 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 게이트의 기능을 수행할 수 있다. 게이트 스택은 수직으로 적층된 복수의 채널 패턴의 각각의 복수의 나노시트(210)의 일부분을 둘러싼 게이트 유전체 물질(220)을 포함할 수 있다. 예를 들어, 게이트 유전체 물질(220)은 수직으로 적층된 복수의 채널 패턴의 각각의 복수의 나노시트(210)의 상부, 하부 및/또는 측벽 표면을 둘러쌀 수 있다. 게이트 유전체 물질(220)은 전기적으로 전도성 있는 게이트 스택의 일부분으로부터 복수의 나노시트(210)을 전기적으로 절연시킬 수 있다.
게이트 스택은 수직으로 적층된 복수의 채널 패턴의 일부분으로 둘러싸인 저저항 게이트 금속층(240)을 포함할 수 있다. 저저항 게이트 금속층(240)은 인접한 수직으로 적층된 복수의 채널 패턴 사이의 게이트 유전체 물질(220) 상에 연장될 수 있다. 저저항 게이트 금속층(240)은 수직으로 적층된 각각의 복수의 채널 패턴의 일부분의 상부 및 하부 표면을 둘러쌀 수 있다. 즉, 저저항 게이트 금속층(240)은 수직으로 적층된 각각의 복수의 채널 패턴의 각각의 복수의 나노시트(210)의 일부분의 상부 및 하부 표면을 둘러쌀 수 있다. 저저항 게이트 금속층(240)은 수직으로 적층된 각각의 복수의 채널 패턴의 각각의 복수의 나노시트(210)의 외부 가장자리(outer edges)를 더 둘러쌀 수 있다. 몇몇 실시예에서, 저저항 게이트 금속층(240)은 수평으로 인접한 복수의 나노시트(210) 사이에 연장될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 게이트 유전체 물질(220)은 저저항 게이트 금속층(240)으로부터 복수의 나노시트(210)을 전기적으로 절연시킬 수 있다.
몇몇 실시예에서, 게이트 스택은 저저항 게이트 금속층(240)과 게이트 유전체 물질(220) 사이에 일함수 조절 금속층(230)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 게이트 스택은 일함수 조절 금속층(230)을 포함하지 않을 수 있다. 일함수 조절 금속층(230)은 인접한 수직으로 적층된 복수의 채널 패턴 사이에 연장될 수 있다. 몇몇 실시예에서, 일함수 조절 금속층(230)은 수평으로 인접한 복수의 나노시트(210) 사이에 연장될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 일함수 조절 금속층(230)은 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 일함수를 제어할 수 있다. 몇몇 실시예에서, 게이트 유전체 물질(220)은 저저항 게이트 금속층(240) 및/또는 일함수 조절 금속층(230)으로부터 복수의 나노시트(210)을 전기적으로 절연시킬 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 소오스 영역(205s) 및 수직으로 적층된 복수의 채널 패턴의 마주보는 단부 상에 배치된 드레인 영역(205d)를 포함할 수 있다. 소오스 영역(205s) 및 드레인 영역(205d)은 수직으로 적층된 각각의 복수의 채널 패턴의 각각의 단부에 연결될 수 있다. 즉, 소오스 영역(205s) 및 드레인 영역(205d)은 수직으로 적층된 각각의 복수의 채널 패턴의 각각의 복수의 나노시트(210)의 각각의 단부에 연결될 수 있다. 소오스 영역(205s)은 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 소오스의 기능을 수행할 수 있다. 드레인 영역(205d)은 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 드레인 기능을 수행할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 수평 이격 거리(H)의 최소값은 수평으로 인접한 복수의 나노시트(210) 사이에 게이트 스택을 형성하기 위해 요구되는 최소한의 거리로 제한될 수 있다. 즉, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 수평 이격 거리(H)의 최소값은 수평으로 인접한 복수의 나노시트(210) 사이에 게이트 유전체 물질(220), 일함수 조절 금속층(230) 및 저저항 게이트 금속층(240)을 형성하기 위해 요구되는 최소한의 거리로 제한될 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 효율적인 채널 전도성 폭은 저저항 게이트 금속층(240)에 의해 둘러싸인 복수의 나노시트(210)의 표면의 길이의 합과 거의 동일할 수 있다. 예를 들어, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 효율적인 채널 전도성 폭은 저저항 게이트 금속층(240)에 의해 둘러싸인 복수의 나노시트(210)의 상부, 하부 및 측벽 표면의 길이의 합과 거의 동일할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 수평 이격 거리(H)는 종래의 수직 핀펫 반도체 장치의 수평 이격 거리보다 작을 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 감소된 수평 이격 거리(H)는 상응하는 종래의 핀펫 반도체 장치보다 효율적인 채널 전도성 폭당 더 작은 레이아웃 면적을 제공할 수 있다. 수평 이격 거리(H)는 레이아웃 면적당 더 큰 효율적인 채널 전도성 폭을 갖도록 최소화될 수 있다. 즉, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 상응하는 종래의 수직 핀펫 반도체 장치와 동일한 레이아웃 면적보다 더 큰 효율적인 채널 전도성 폭을 제공할 수 있다. 더 효율적인 채널 전도성 폭의 가능성은 각각의 나노시트(210)의 두께가 감소됨으로써 증가될 수 있고, 이는 수직으로 더 적층된 채널 패턴이 제공되게 할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 n형 전계 효과 트랜지스터 및/또는 p형 전계 효과 트랜지스터를 포함할 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 하나 이상의 적층 나노시트 전계 효과 트랜지스터를 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)는 n형 적층 나노시트 전계 효과 트랜지스터 및 p형 적층 나노시트 전계 효과 트랜지스터를 포함할 수 있다. n형 적층 나노시트 전계 효과 트랜지스터 및 p형 적층 나노시트 전계 효과 트랜지스터 중 하나 또는 모두는 도 2a 내지 2c에서 설명된 것과 같은 적층 나노시트 전계 효과 트랜지스터일 수 있고, 또는 본 발명의 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터일 수 있다.
몇몇 실시예에서, n형 적층 나노시트 전계 효과 트랜지스터의 나노시트(210)의 상부 및 하부 표면은 제1 면방향(surface orientation)을 가질 수 있고, p형 적층 나노시트 전계 효과 트랜지스터의 나노시트(210)의 상부 및 하부 표면은 제2 면방향을 가질 수 있다. 제1 면방향은 제2 면방향과 동일할 수 있고, 및/또는 다를 수 있다. 예를 들어, 몇몇 실시예에서, 제1 면방향 및 제2 면방향은 각각 (110)일 수 있다. 몇몇 실시예에서, 제1 면방향은 (100) 또는 (111)일 수 있고, 제2 면방향은 (110)일 수 있다. 몇몇 실시예에서, 나노시트는 Si 및/또는 Ge을 포함할 수 있고, 제1 면방향 및 제2 면방향은 각각 (110)일 수 있다. 몇몇 실시예에서, 나노시트는 Si를 포함할 수 있고, 제1 면방향은 (100)일 수 있고, 제2 면방향은 (110)일 수 있다. 몇몇 실시예에서, 나노시트는 Ge를 포함할 수 있고, 제1 면방향은 (111)일 수 있고, 제2 면방향은 (110)일 수 있다.
이하에서는, 도 3을 참조하여, 본 발명의 기술적 사상에 따른 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치에 대해 설명한다.
도 3은 본 발명의 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 개략적으로 도시한 단면도이다.
도 2a 내지 도 3을 참조하면, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)는 아래와 같은 차이점을 제외하고 도 2a 내지 도 2c의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)와 실질적으로 유사할 수 있다. 이하에서는 앞서 설명한 실시예들과의 차이점을 중심으로 설명한다.
예를 들어, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)는, 도 2a 내지 도 2c에서 상술한 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 복수의 나노시트(210)를 포함하는 수직으로 적층된 복수의 채널 패턴과 유사한 복수의 나노시트(310)를 포함하는 수직으로 적층된 복수의 채널 패턴을 포함할 수 있다. 또한, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)는, 도 2a 내지 도 2c에서 상술한 게이트 유전체 물질(220), 일함수 조절 금속층(230) 및 저저항 게이트 금속층(240)을 포함하는 게이트 스택과 유사한 게이트 유전체 물질(320), 일함수 조절 금속층(330) 및 저저항 게이트 금속층(340)을 포함하는 게이트 스택을 포함할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)는 수평으로 인접한 복수의 나노시트(310) 사이에 저저항 게이트 금속층(340)을 포함하지 않을 수 있다. 즉, 몇몇 실시예에서, 일함수 조절 금속층(330)은 수평으로 인접한 복수의 나노시트(310) 사이에 실질적으로 연속적으로 연장될 수 있다. 따라서, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)는, 인접한 복수의 나노시트(310) 사이의 수평 이격 지역에 게이트 유전체 물질(320) 및 일함수 조절 금속층(330)을 포함하는 게이트 스택의 감소된 서브셋을 포함할 수 있고, 인접한 수직으로 적층된 복수의 채널 패턴 사이의 수직 이격 지역에 게이트 유전체 물질(320), 일함수 조절 금속층(330) 및 저저항 게이트 금속층(340)을 포함하는 풀게이트 스택을 포함할 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)의 수직으로 적층된 각각의 채널 패턴은 적어도 3개의 나노시트를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 수평으로 인접한 복수의 나노시트(310) 사이에 저저항 게이트 금속층(340)이 없는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)는, 도 2a 내지 도 2c의 수평으로 인접한 복수의 나노시트(210) 사이에 저저항 게이트 금속층(240)을 포함하는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)보다 더 작은 최소 수평 이격 거리를 가질 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)의 감소된 수평 이격 거리(H)는 상응하는 적층 나노시트 전계 효과 반도체 장치(200)보다 효율적인 채널 전도성 폭당 더 작은 레이아웃 면적을 제공할 수 있다.
몇몇 실시예에서, 누락된 저저항 게이트 금속층(340) 및/또는 (440)의 높이가 종래의 수직 핀펫 반도체 장치의 수직 핀의 높이보다 훨씬 더 작을 수 있기 때문에, 수평 이격 지역에서의 저저항 게이트 금속층(340)의 결핍과 관련된 게이트 저항의 증가가 작아질 수 있다. 따라서, AC 성능의 저하에 따른 게이트 저항의 기여도는 핀펫보다 나노시트 전계 효과 트랜지스터가 훨씬 더 작을 수 있다. 따라서, 수평 이격 지역의 감소된 게이트 스택은 종래 수직 핀펫 반도체 장치와 달리, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)의 성능을 현저히 저하시키지 않을 수 있다.
이하에서는, 도 4를 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치에 대해 설명한다.
도 4는 본 발명의 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 개략적으로 도시한 단면도이다.
도 2a 내지 도 4를 참조하면, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는 아래와 같은 차이점을 제외하고 도 2a 내지 도 3의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200, 300)와 실질적으로 유사할 수 있다. 이하에서는 앞서 설명한 실시예들과의 차이점을 중심으로 설명한다.
예를 들어, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는, 도 2a 내지 도 2c에서 상술한 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 복수의 나노시트(210)를 포함하는 수직으로 적층된 복수의 채널 패턴과 유사한 복수의 나노시트(410)를 포함하는 수직으로 적층된 복수의 채널 패턴을 포함할 수 있다. 또한, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는, 도 2a 내지 도 2c에서 상술한 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 게이트 유전체 물질(220), 일함수 조절 금속층(230) 및 저저항 게이트 금속층(240)을 포함하는 게이트 스택과 유사한 게이트 유전체 물질(420), 일함수 조절 금속층(430) 및 저저항 게이트 금속층(440)을 포함하는 게이트 스택을 포함할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는 수평으로 인접한 복수의 나노시트(410) 사이에 저저항 게이트 금속층(440) 및 일함수 조절 금속층(430)을 포함하지 않을 수 있다. 즉, 몇몇 실시예에서, 게이트 유전체 물질(420)은 수평으로 인접한 복수의 나노시트(410) 사이에 실질적으로 연속적으로 연장될 수 있다. 따라서, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는, 인접한 복수의 나노시트(410) 사이의 수평 이격 지역에 게이트 유전체 물질(420)을 포함하는 게이트 스택의 감소된 서브셋을 포함할 수 있고, 인접한 수직으로 적층된 복수의 채널 패턴 사이의 수직 이격 지역에 게이트 유전체 물질(420), 일함수 조절 금속층(430) 및 저저항 게이트 금속층(440)을 포함하는 풀게이트 스택을 포함할 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 수직으로 적층된 각각의 채널 패턴은 2개의 나노시트를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 효율적인 채널 전도성 폭은 저저항 게이트 금속층(440)에 의해 둘러싸인 복수의 나노시트(410)의 표면의 길이의 합과 대략 동일한 구성을 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 효율적인 채널 전도성 폭은 복수의 나노시트(410)의 상부 및 하부 표면의 길이의 합과 대략 동일한 구성을 포함할 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 효율적인 채널 전도성 폭은 수직으로 적층된 각각의 복수의 채널 패턴의 복수의 나노시트(410)의 가장 외부(outer)의 외부 측벽 표면의 합과 대략 동일한 구성을 포함할 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 효율적인 채널 전도성 폭은 0보다 크고 각각의 복수의 나노시트(410)의 내부 측벽 표면의 길이의 합보다 작은 효율적인 채널 전도성 폭의 부가적인 구성을 포함할 수 있다. 효율적인 채널 전도성 폭의 부가적인 구성은 복수의 나노시트(410)의 내부 가장자리(edges)에 게이트의 커플링을 함으로써 제공될 수 있다.
몇몇 실시예에서, 수평으로 인접한 복수의 나노시트(410) 사이에 저저항 게이트 금속층(440) 및 일함수 조절 금속층(430)이 없는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는, 도 2a 내지 도 2c의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200) 및 도 3의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)보다 작은 최소 수평 이격 거리를 가질 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 감소된 수평 이격 거리(H)는 상응하는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300)보다 효율적인 채널 전도성 폭당 더 작은 레이아웃 면적을 제공할 수 있다.
몇몇 실시예에서, 수평으로 인접한 복수의 나노시트(410) 사이에 저저항 게이트 금속층(440) 및 일함수 조절 금속층(430)이 없는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)는, 각각의 복수의 나노시트(410)의 상부 표면 및 하부 표면 모두에서 적어도 게이트가 동작 가능할 수 있도록 하기 위해 수평 이격 영역에 인접한 각각의 복수의 나노시트(410)의 가장자리를 따라 채널 전위의 게이트 제어를 여전히 제공할 수 있다. 따라서, 수평으로 인접한 복수의 나노시트(410) 사이에 저저항 게이트 금속층(440) 및 일함수 조절 금속층(430)이 없는 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400)의 게이트 제어는 절연 기판 상에 형성된 종래의 수직 핀펫 반도체 장치보다 더 나쁠 수 없다.
이하에서는, 도 5를 참조하여, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법에 대해 설명한다.
도 5는 본 발명의 몇몇 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 도 2a 내지 도 2c의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)를 참조하여 설명한다. 그러나, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 상술한 제조 방법은 도 3의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(300), 도 4의 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(400) 및/또는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치를 생성할 수 있다.
도 2a 내지 도 2c 및 도 5를 참조하면, 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 제조 방법은 희생 전도성 물질에 의해 배치된 전도성 채널 물질의 교대 적층의 층별 증착을 포함할 수 있다(510). 몇몇 실시예에서, 최종적으로 적층된 나노시트 반도체 장치(200)는 n형 전계 효과 트랜지스터일 수 있고, 전도성 채널 물질은 Si을 포함할 수 있고, 희생 전도성 물질은 SiGe을 포함할 수 있다. 몇몇 실시예에서, 최종적으로 적층된 나노시트 반도체 장치(200)는 p형 전계 효과 트랜지스터일 수 있고, 전도성 채널 물질은 SiGe을 포함할 수 있고, 희생 전도성 물질은 Si을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 희생 전도성 물질은 최종적으로 적층된 나노시트 반도체 장치(200)의 수직 이격 거리(V)를 결정할 수 있다. 몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 적층된 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 층의 독립적인 형성을 위해 보호 마스크층의 형성을 제공하는 것을 포함할 수 있다. 유사하게, 몇몇 실시예에서, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터는 별도의 마스킹, 에칭(etching) 및 또는 증착 단계에 의해 형성될 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 원하는 차원으로 적층된 층을 패터닝 및 에칭하는 것(520)과, 각각의 복수의 나노시트(210)의 폭 및 인접한 복수의 나노시트(210) 사이의 수평 이격 거리(H)를 정의하는 것을 포함할 수 있다. 몇몇 실시예에서, 적층된 층을 패터닝 및 에칭하는 것은 복수의 나노시트(210)의 길이를 정의할 수 있다. 단일 마스크 단계와 에칭 단계, 및/또는 복수의 마스크 단계와 에칭 단계는, 각각의 수평면에서 각각의 복수의 나노시트(210)의 길이 및 인접한 복수의 나노시트(210) 사이의 수평 이격 거리(H)를 정의하기 위해 이용될 수 있다. 에칭은, 예를 들어, 건식 에칭은 전도성 채널 물질 및/또는 희생 전도성 물질 중 하나를 선택하는 것은 아니고, 비록 복수의 에칭 공정이라도, 전도성 채널 물질 및 희생 전도성 물질의 각각을 선택적으로 에칭하기 위해 다른 에칭 가스 화학제를 사용하는 것이 역시 이용될 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은, 예를 들어, 더미 게이트 형성(530), 외부 및/또는 내부 스페이서 형성(540), 유전체 물질 증착(550), 더미 게이트 제거(560), 및/또는 희생 전도성 물질 제거(570) 등을 포함하는 공정을 포함할 수 있다. 몇몇 실시예에서, 희생 전도성 물질은 습식 에칭 공정 및/또는 습식/건식 에칭 공정의 결합에 의해 제거될 수 있다. 획득된 전도성 채널 나노시트(210)는 더미 게이트 제거 후 남은 스페이서에 의해 지지될 수 있다. 더미 게이트를 제거한 후에, 획득된 전도성 채널 나노시트(210)는 최종적으로 수평 이격 거리(H) 및 수직 이격 거리(V)를 정의할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 Ge 나노시트를 형성하기 위한, 예를 들어 SiGe 증착, 산화 및 산화 스트립(strip)을 포함하는 공정에 의한 Ge 응축 공정을 포함할 수 있다.
몇몇 실시예에서, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 동일하지 않은 그룹, 예를 들어 IV 그룹 및 III-V 그룹의 반도체 물질 및/또는 동일하지 않은 면방향의 채널 물질을 포함하는 나노시트를 형성하기 위해 절연체 상의 출발 물질로부터의 에피택셜 성장 및 벌크 기판으로부터의 별도의 에피택셜 성장을 포함할 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 게이트 스택의 증착을 포함할 수 있다(580). 예를 들어, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은 게이트 유전체 물질(220), 일함수 조절 금속층(230) 및/또는 저저항 게이트 금속층(240)의 증착을 포함할 수 있다. 몇몇 실시예에서, 게이트 유전체 물질(220), 일함수 조절 금속층(230) 및/또는 저저항 게이트 금속층(240) 중에서 하나 이상의 증착은 원자층 증착을 포함할 수 있다. 게이트 스택은 별도의 나노시트(210)의 모든 노출된 표면 상에 균일하게 형성될 수 있다. 몇몇 실시예에서, 게이트 스택의 하나 이상의 부분은 인접한 복수의 나노시트(210) 사이의 수평 이격 영역에 형성되지 않을 수 있다.
적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치의 제조 방법은, 예를 들어 제거된 더미 게이트 영역에서 단지 게이트 금속을 사용하기 위한 CMP 단계, 접촉 형성 및/또는 BEOL 형성을 포함하는 공정에 의해, 적층 나노시트 전계 효과 트랜지스터를 포함한 반도체 장치(200)의 나머지 및/또는 나노시트 전계 효과 트랜지스터를 포함하는 회로를 형성하는 것을 포함할 수 있다(590).
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다.
200: 적층 나노시트 전계 효과 트랜지스터 반도체 장치
205s: 소오스 지역 205d: 드레인 지역
210: 나노시트 220: 게이트 유전체 물질
230: 일함수 조절 금속층 240: 저저항 게이트 금속층
250: 기판

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 인접한 각각의 상기 제1 복수의 나노시트 사이에 수평 이격 거리만큼 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴;
    상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 수평 이격 거리보다 큰 수직 이격 거리만큼 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 인접한 각각의 상기 제2 복수의 나노시트 사이에 상기 수평 이격 거리만큼 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴;
    상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싼 게이트; 및
    상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함하는 전계 효과 트랜지스터를 포함하되,
    상기 게이트는 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싼 게이트 유전체 물질을 포함하고,
    상기 게이트는 상기 게이트 유전체 물질의 일부분을 둘러싸고 상기 전계 효과 트랜지스터의 일함수를 제어하는 일함수 조절 금속층을 포함하고, 상기 일함수 조절 금속층은 상기 제1 채널 패턴의 4개의 측면을 둘러싸는 제1 연속적인 둘레 부분(continuous perimeter) 및 상기 제2 채널 패턴의 4개의 측면을 둘러싸는 제2 연속적인 둘레 부분을 포함하고,
    상기 게이트는, 상기 일함수 조절 금속층의 상기 제1 및 제2 연속적인 둘레 부분을 둘러싸고 상기 일함수 조절 금속층의 상기 제1 및 제2 연속적인 둘레 부분 사이에 배치되고 상기 일함수 조절 금속층 상에 배치되는 저저항 게이트 금속층을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 일함수 조절 금속층은 인접한 각각의 상기 제1 복수의 나노시트 사이에 연속적으로 연장되고, 인접한 각각의 상기 제2 복수의 나노시트 사이에 연속적으로 연장되고,
    상기 제1 채널 패턴은 적어도 3개의 나노시트를 포함하고,
    상기 제2 채널 패턴은 적어도 3개의 나노시트를 포함하는 전계 효과 트랜지스터를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 전계 효과 트랜지스터는 n형 전계 효과 트랜지스터이고, 상기 전계 효과 트랜지스터를 포함한 반도체 장치는 p형 전계 효과 트랜지스터를 더 포함하고,
    상기 p형 전계 효과 트랜지스터는,
    상기 기판 상에 배치되고, 인접한 각각의 제3 복수의 나노시트 사이에 제2 수평 이격 거리로 서로 간에 이격된 상기 제3 복수의 나노시트를 포함하는 제3 채널 패턴과,
    상기 제3 채널 패턴 상에 배치되고, 상기 제2 방향으로 상기 제2 수평 이격 거리보다 큰 제2 수직 이격 거리만큼 상기 제3 채널 패턴으로부터 이격되고, 인접한 각각의 제4 복수의 나노시트 사이에 상기 제2 수평 이격 거리만큼 서로 간에 이격된 상기 제4 복수의 나노시트를 포함하는 제4 채널 패턴을 포함하되,
    상기 제1 내지 제4 채널 패턴의 상기 나노시트는 Si, SiGe, Ge 또는 III-V 그룹의 반도체 물질을 포함하고,
    상기 제1 채널 패턴 및 상기 제2 채널 패턴의 상기 나노시트의 상부 및 하부 표면은 제1 면방향(surface orientation)을 포함하고,
    상기 제3 채널 패턴 및 상기 제4 채널 패턴의 상기 나노시트의 상부 및 하부 표면은 제2 면방향을 포함하는 전계 효과 트랜지스터를 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 면방향은 상기 제2 면방향과 동일한 전계 효과 트랜지스터를 포함하는 반도체 장치.
  5. 제 3항에 있어서,
    상기 제1 면방향은 상기 제2 면방향과 다른 전계 효과 트랜지스터를 포함하는 반도체 장치.
  6. 기판;
    상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 인접한 각각의 상기 제1 복수의 나노시트 사이에 수평 이격 거리만큼 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴;
    상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 수평 이격 거리보다 큰 수직 이격 거리만큼 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 인접한 각각의 상기 제2 복수의 나노시트 사이에 상기 수평 이격 거리만큼 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴;
    상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싼 게이트; 및
    상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함하는 전계 효과 트랜지스터를 포함하되,
    상기 게이트는,
    각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싼 게이트 유전체 물질, 및
    상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고 상기 게이트 유전체 물질 상에 배치되는 저저항 게이트 금속층을 포함하고,
    상기 게이트 유전체 물질은 인접한 각각의 상기 제1 복수의 나노시트 사이에 연속적으로 연장되고, 인접한 각각의 상기 제2 복수의 나노시트 사이에 연속적으로 연장되는 전계 효과 트랜지스터를 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 게이트는, 상기 저저항 게이트 금속층과 상기 게이트 유전체 물질 사이에 일함수 조절 금속층을 더 포함하고, 상기 일함수 조절 금속층은 상기 전계 효과 트랜지스터의 일함수를 제어하는 전계 효과 트랜지스터를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 채널 패턴은 2개의 나노시트를 포함하고, 상기 제2 채널 패턴은 2개의 나노시트를 포함하는 전계 효과 트랜지스터를 포함하는 반도체 장치.
  9. 기판;
    상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴;
    상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴;
    상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 게이트 유전체 물질 및 상기 게이트 유전체 물질 상에 배치된 저저항 게이트 금속층을 포함하는 게이트로, 상기 게이트 유전체 물질은 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싸고, 상기 저저항 게이트 금속층은 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 상기 게이트 유전체 물질은 인접한 각각의 상기 제1 복수의 나노시트 사이 및 인접한 각각의 상기 제2 복수의 나노시트 사이에 실질적으로 연속적으로 연장되는 게이트; 및
    상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함하는 전계 효과 트랜지스터.
  10. 기판;
    상기 기판 상에 배치되고, 상기 기판의 표면에 평행한 제1 수평면에 배열되는 제1 복수의 나노시트를 포함하는 제1 채널 패턴으로, 상기 제1 복수의 나노시트는 상기 기판의 상기 표면에 평행한 제1 방향으로 서로 간에 이격된 제1 채널 패턴;
    상기 제1 채널 패턴 상에 배치되고, 상기 기판의 상기 표면에 수직인 제2 방향으로 상기 제1 채널 패턴으로부터 이격되고, 상기 기판의 상기 표면에 평행한 제2 수평면에 배열되는 제2 복수의 나노시트를 포함하는 제2 채널 패턴으로, 상기 제2 복수의 나노시트는 상기 제1 방향으로 서로 간에 이격된 제2 채널 패턴;
    상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 게이트 유전체 물질, 일함수 조절 금속층 및 상기 일함수 조절 금속층 상에 배치된 저저항 게이트 금속층을 포함하는 게이트로, 상기 게이트 유전체 물질은 각각의 상기 제1 복수의 나노시트의 일부분 및 각각의 상기 제2 복수의 나노시트의 일부분을 둘러싸고, 상기 일함수 조절 금속층은 상기 게이트 유전체 물질을 둘러싸고 전계 효과 트랜지스터의 일함수를 제어하고, 상기 저저항 게이트 금속층은 상기 제1 채널 패턴의 일부분 및 상기 제2 채널 패턴의 일부분을 둘러싸고, 상기 일함수 조절 금속층은 인접한 각각의 상기 제1 복수의 나노시트 사이 및 인접한 각각의 상기 제2 복수의 나노시트 사이에 실질적으로 연속적으로 연장되는 게이트; 및
    상기 제1 채널 패턴 및 상기 제2 채널 패턴의 마주보는 단부 상에 배치된 소오스/드레인 영역으로, 각각의 상기 소오스/드레인 영역은 서로 대응되는 상기 제1 채널 패턴의 단부 및 상기 제2 채널 패턴의 단부와 연결되는 소오스/드레인 영역을 포함하되,
    상기 일함수 조절 금속층은 상기 제1 복수의 나노시트를 둘러싸는 제1 둘레 부분 및 상기 제2 복수의 나노시트를 둘러싸는 제2 둘레 부분을 포함하고,
    상기 저저항 게이트 금속층의 일부는 상기 일함수 조절 금속층의 상기 제1 및 제2 둘레 부분 사이에 배치되는 전계 효과 트랜지스터.
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