KR102154155B1 - Y-커패시터를 구비한 평면형 트랜스포머 - Google Patents

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Abstract

평면형 트랜스포머가 개시된다. 개시된 평면형 트랜스포머는 자성체 코어; 상기 자성체 코어 내에 적층된 다수의 레이어에 도체 패턴으로 형성된 제1 코일부; 상기 자성체 코어 내에 적층된 다수의 레이어에 도체 패턴으로 형성된 제2 코일부; 상기 제2 코일부의 출력단에 배치된 EMI(Electro Magnetic Interference) 저감부; 및 상기 자성체 코어와 상기 코일부를 수용하는 베이스;를 구비할 수 있다.

Description

Y-커패시터를 구비한 평면형 트랜스포머{PLANAR TRANSFORMER HAVING Y-CAPACITOR}
본 발명은 트랜스포머에 관한 것으로, 더욱 상세하게는 멀티 레이어 인쇄회로기판(multi layer printed circuit board) 내에서 적층형 패턴으로 Y-커패시터를 구현하여 전원공급장치에 별도로 사용되는 Y-커패시터를 생략할 수 있는 평면형 트랜스포머에 관한 것이다.
일반적으로 평면형 트랜스포머는 권선형 트랜스 포머 대비 생산공정이 간단하여 생산 단가를 낮출수 있으며, 작업자에 의한 에러(Human error)를 줄여 안정적인 양산품질 확보가 가능하다. 이와 같은 평면형 트랜스포머는 표피 및 근접 효과 특성이 우수하여 스위칭 주파수가 증가하는 현 추세에 적합하다.
도 1을 참조하면, 이와 같은 평면형 트랜스포머(20)는 간단한 부품과 구성으로 이루어진 플라이백(Flyback) 방식의 전원공급장치(예를 들면, 어댑터)(10)에 장착하여 사용된다. 그런데 전원공급장치(10)는 전도성 및 방사성 잡음이 심하기 때문에 EMI 사양 만족을 위해 1차 및 2차 코일간 노이즈 커플링 커패시터(Noise coupling capacitor)가 필수적으로 사용된다.
한편, 트랜스포머(20)의 성능은 30MHz를 기준으로 그 이하에서는 전도성 잡음(Conducting Noise), 그 이상에서는 방사성 잡음(Radiation Noise)을 지표로 삼아 판단한다. 전도성 잡음은 전원 입력단에 구비된 라인필터를 통해 제거하고, 방사성 잡음은 도 1과 같이 AC 접지부와 DC 접지부에 장착된 Y-커패시터(Y-capacitor)(30)라고 표현하는 바이패스 커패시터(by-pass capacitor)를 통해 제거한다. Y-커패시터(30)는 고주파 특성이 좋은 세라믹 재질로 형성되며 1차 및 2차 코일간 노이즈 커플링 커패시터의 역할을 한다.
그런데, 전원공급장치(10)에 물리적인 소자인 Y-커패시터(30)를 실장해야 하는데, 이로 인해 제품의 원가 절감이 어렵고 전원공급장치(10)의 크기를 콤팩트하게 유지할 수 없는 요인이 된다.
본 발명의 목적은 평면형 트랜스포머의 멀티 레이어 인쇄회로기판내에서 적층형 패턴으로 Y-커패시터를 구현하여 전원공급장치에 별도로 사용되는 Y-커패시터를 생략할 수 있는 평면형 트랜스포머를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명은 자성체 코어; 상기 자성체 코어 내에 적층된 다수의 레이어에 도체 패턴으로 형성된 제1 코일부; 상기 자성체 코어 내에 적층된 다수의 레이어에 도체 패턴으로 형성된 제2 코일부; 상기 제2 코일부의 출력단에 배치된 EMI(Electro Magnetic Interference) 저감부; 및 상기 자성체 코어와 상기 코일부를 수용하는 베이스;를 포함하는, 평면형 트랜스포머를 제공한다.
상기 EMI 저감부는 상기 제2 코일부의 도체 패턴의 양단부에 연장 형성된 제1 부분 및 제2 부분을 포함할 수 있다.
상기 제2 코일부의 도체 패턴은 적층된 서로 다른 레이어에 각각 제1 나선방향으로 이루어진 제1 패턴과 제1 나선방향에 동일한 제2 나선방향으로 이루어진 제2 패턴을 포함하며, 상기 제1 및 제2 패턴은 적어도 하나의 비아를 통해 상호 전기적으로 연결될 수 있다.
상기 제1 부분은 상기 제2 부분에 결합된 출력단자를 간격을 두고 둘러싸며,
상기 제2 부분은 상기 제1 부분에 결합된 다른 출력단자를 간격을 두고 둘러쌀 수 있다.
상기 제1 부분은 상기 제2 부분에 결합된 출력단자의 적어도 일부를 둘러싸며, 상기 제2 부분은 상기 제1 부분에 결합된 다른 출력단자의 적어도 일부를 둘러쌀 수 있다.
상기 제1 부분은 상기 제2 패턴의 상측에 간격을 두고 배치되며, 상기 제2 부분은 상기 제1 패턴의 하측에 간격을 두고 배치될 수 있다.
상기한 바와 같이, 본 발명의 실시예에 따르면 전원공급장치에 실장되는 Y-커패시터 소자를 생략하고 Y-커패시터 소자의 역할을 하는 EMI 저감부를 평면형 트랜스포머에 내재하여 원가 절감과 전원공급장치의 체적을 줄일 수 있다.
또한, 본 발명은 평면형 트랜스포머의 출력단이 곧 전원공급장치의 출력단이 되므로, 인쇄회로기판의 적층형 패턴으로 구성된 평면형 트랜스포머의 출력단에 Y-커패시터 기능을 부여함으로써 방사성 잡음을 제거할 수 있다.
도 1은 종래의 평면형 트랜스포머가 장착된 전원공급장치(어댑터)를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 평면형 트랜스포머를 나타내는 조립사시도이다.
도 3은 본 발명의 일 실시예에 따른 평면형 트랜스포머를 나타내는 분해사시도이다.
도 4는 다수의 적층 레이어를 제거한 상태의 제1 코일부와 제2 코일부를 나타내는 사시도이다.
도 5 및 도 6은 다수의 출력단자가 결합된 제2 코일부를 서로 다른 방향에서 바라본 사시도이다.
도 7은 EMI 저감을 위한 물리적 Y-커패시터 소자가 구비된 전원공급장치에 적용된 종래의 평면형 트랜스포머의 효율을 나타낸 실험결과이다.
도 8은 EMI 저감부를 내장한 본 발명의 일 실시예에 따른 평면형 트랜스포머의 효율을 나타낸 실험결과이다.
이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 발명의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
그 밖에도, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다.
도 2는 본 발명의 일 실시예에 따른 평면형 트랜스포머를 나타내는 조립사시도이고, 도 3은 본 발명의 일 실시예에 따른 평면형 트랜스포머를 나타내는 분해사시도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 트랜스포머(100)는 전원공급장치에 탑재되는 대전력, 대전류용 평면형 트랜스포머일 수 있다. 이와 같은 트랜스포머(100)는 자성체 코어(110), 제1 코일부(130), 제2 코일부(150) 및 베이스(170)를 포함할 수 있다.
자성체 코어(110)는 내부에 제1 및 제2 코일부(130,150)가 함께 적층된 상태로 배치됨에 따라 전자기 결합하는 자로를 형성한다.
자성체 코어(110)는 서로 대칭으로 마주하도록 배치된 상측 코어(111)와 하측 코어(112)를 포함할 수 있다. 상측 코어(111)는 중족(111a)과 외족(111b)을 구비하며, 중족(111a)과 외족(111b) 사이에 공간이 형성된다. 하측 코어(112)는 중족(112a)과 외족(112b)을 가지는 하측 코어(112)를 구비할 수 있다. 이와 같이 상측 코어(111) 및 하측 코어(112)에 각각 마련된 공간에는 제1 및 제2 코일부(130.150)가 배치될 수 있다.
본 실시예에서 설명하는 자성체 코어(110)는 단면이 E 자 형상인 E형 코어로 도시되어 있지만, 특별히 여기에 한정되는 것은 아니다. 예를 들어, 자성체 코어(110)는 E-I 형 자성체 코어, I-I 형 자성체 코어 등으로 이루어질 수 있다.
자성체 코어(110)는 다른 재질에 비해 고투자율, 저손실, 높은 포화자속밀도, 안정성 및 낮은 생산 비용을 갖는 Mn-Zn계 페라이트(ferrite)로 형성될 수 있다. 그러나, 본 발명의 실시예에서 자성체 코어(110)의 형태나 재질에 대해서 한정하는 것은 아니다.
제1 코일부(130) 및 제2 코일부(150)는 각각 통상의 트랜스포머의 1차 코일 및 2차 코일에 해당할 수 있다. 다수의 입력단자(140)를 통해 외부 전원에 연결된 제1 코일부(130)에 전원이 인가되면 제2 코일부(150)에 의해 유도된 전원(상용전원을 변경한 전원)이 다수의 입력단자(140)를 통해 트랜스포머(100)와 연결된 전원공급장치(미도시)의 회로에 공급된다.
도 4는 다수의 적층 레이어를 제거한 상태의 제1 코일부와 제2 코일부를 나타내는 사시도이다.
도 4를 참조하면, 제1 코일부(130)는 소정의 턴수를 가지는 인덕터 패턴을 이루는 도체 패턴(131)과, 도체 패턴(131)이 각각 형성된 다수의 레이어(132)를 포함할 수 있다. 제1 코일부(130)는 제2 코일부(150)의 양측면에 각각 적층되도록 2그룹으로 나누어 배치될 수 있다.
하지만, 제1 코일부(130)는 상기 전술한 배치에 한정될 필요는 없으며 제2 코일부(150)의 양측면 중 어느 한 측면에만 1그룹으로 배치될 수도 있다.
제1 코일부(130)는 하나의 코일 패턴으로 형성되어 제2 코일부(150)에 전류를 유도하는 역할을 수행할 수 있다. 또는 제1 코일부(130)는 서로 분리된 1차 코일 패턴과 Vcc 코일 패턴을 포함할 수도 있다. 1차 코일 패턴은 제2 코일부(150)에 전류를 유도하는 역할을 수행하고, Vcc 코일 패턴은 전류가 유도된 제2 코일부(150)로부터 유도 기전력을 얻어 트랜스포머(100)에 포함된 부품에 전력을 공급하는 역할을 수행할 수 있다.
제1 코일부(130)와 전기적으로 연결되는 다수의 입력단자(140)는 IC 전원공급 라인에 연결되는 단자(Vcc), 접지 단자(GND) 및 전력입력용 단자를 포함할 수 있다.
도 5 및 도 6은 출력단자가 결합된 제2 코일부를 서로 다른 방향에서 바라본 사시도이다.
도 5 및 도 6을 참조하면, 제2 코일부(150)는 제1 코일부(130)와 일체로 형성되어 하나의 다층 인쇄회로기판으로 형성될 수 있다.
제2 코일부(150)는 소정의 턴수를 가지는 인덕터 패턴을 이루는 도체 패턴과, 각 도체 패턴이 형성된 다수의 레이어를 포함할 수 있다.
제2 코일부(150)의 도체 패턴은 레이어(153)의 일면에 제1 나선방향을 따라 형성된 제1 패턴(151)과, 다른 레이어(154)의 일면에 제1 나선방향과 동일한 제2 나선방향으로 형성된 제2 패턴(152)을 포함할 수 있다.
제1 및 제2 패턴(151,152)은 제2 코일부(150)의 대략 중앙 부분에 위치하는 일단부(151a,152a)가 다수의 비아(via)(153a,153b)를 통해 상호 전기적으로 연결된다. 제1 및 제2 패턴(151,152)의 타단부(151b,152b)(즉, 제2 코일부(150)의 출력단)에는 각각 핀 형상의 제1 및 제2 출력단자(141,142)가 각각 관통 결합된다.
EMI 저감부(160)는 종래의 Y-커패시터(30, 도 1 참조) 소자 역할을 하는 것으로, 제1 및 제2 패턴(151,152)의 일부를 이룬다. 즉, EMI 저감부(160)는 제2 코일부(150)와 일체로 형성될 수 있다.
EMI 저감부(160)는 제1 패턴(151)의 타단부(151b)에 연장 형성된 제1 부분(161)과, 제2 패턴(152)의 타단부(152b)에 연장 형성된 제2 부분(162)을 포함할 수 있다.
도 5를 참조하면, 제1 부분(161)은 제2 패턴(152)의 상측에 소정 간격을 두고 배치될 수 있다.
제1 부분(161)에는 제2 패턴(152)의 타단부(152b)에 결합된 제2 출력단자(142)가 관통하도록 제1 요홈(161a)이 형성될 수 있다. 제1 요홈(161a)의 크기가 제2 출력단자(142)의 지름보다 더 크게 형성됨에 따라, 제2 출력단자(142)는 제1 부분(161)에 의해 소정 간격을 두고 둘러 싸이게 된다.
제2 부분(162)의 형상은 전술한 제1 부분(161)의 형상과 동일하게 이루어질 수 있다.
도 6을 참조하면, 제2 부분(162)은 제1 패턴(151)의 하측에 소정 간격을 두고 배치될 수 있다.
제2 부분(162)에는 제1 패턴(151)의 타단부(151b)에 결합된 제1 출력단자(141)가 관통하도록 제2 요홈(162a)이 형성될 수 있다. 제2 요홈(162a)의 크기가 제1 출력단자(141)의 지름보다 더 크게 형성됨에 따라, 제1 출력단자(141)는 제2 부분(162)에 의해 소정 간격을 두고 둘러 싸이게 된다.
이와 같이 제1 및 제2 부분(161,162)은 제1 및 제2 패턴(151,152)에 각각 일체로 연장 형성되고 서로 간격을 두고 배치됨에 따라 종래기술의 Y-커패시터 소자를 대신하여 노이즈 커플링 커패시터 역할을 대신할 수 있다.
또한, 본 발명의 일 실시예에 따른 평면형 트랜스포머는 EMI 저감부(160)를 이루는 제1 및 제2 부분(161,162)의 면적을 늘림으로써 커패시터 용량을 늘릴 수 있다. 이 경우, 제1 및 제2 부분(161,162)의 형상은 도 5 및 6에 도시된 형상에 한정하지 않고 다양한 형상을 취하여 면적을 늘리는 것도 물론 가능하다.
또한, 본 발명의 일 실시예에서 EMI 저감부(160)의 영역을 제1 및 제2 부분(161,162)으로 한정하여 설명하였으나, 이에 제한되지 않고 제1 및 제2 부분에 인접한 영역 즉, 제1 및 제2 출력단자(141,142)가 결합된 제1 및 제2 패턴(151,152)의 일부분까지 EMI 저감부로 정의될 수도 있다.
이와 같이, 본 발명의 일 실시예에서는 전원공급장치의 경박단소와 스위칭 주파수가 올라가고 있는 추세에 맞추어 종래의 Y-커패시터 소자를 생략하고 Y-커패시터 소자 역할을 하는 EMI 저감부(160)를 평면형 트랜스포머(100)에 내재할 수 있다. 이에 따라 본 발명의 일 실시예는 제품의 크기를 컴팩트하게 유지함과 동시에 제조 원가를 낮추는데 기여할 수 있다.
또한, 도 7 및 도 8을 참조하면, EMI 저감부(160)를 내재한 트랜스포머(100)는 Y-커패시터 소자를 구비한 종래기술과 비교해 볼 때 그 효율면에서 거의 동등하게 나타난다.
도 7은 EMI 저감을 위한 물리적 Y-커패시터 소자가 구비된 전원공급장치에 적용된 종래의 평면형 트랜스포머의 효율을 나타낸 실험결과이고, 도 8은 EMI 저감부를 내장한 본 발명의 일 실시예에 따른 평면형 트랜스포머의 효율을 나타낸 실험결과이다.
도 7 및 도 8은 종래기술과 본 발명을 동일하게 18W 평면형 트렌스포머를 사용하였으며, 15W(9V, 1.67A)의 동일한 조건에서 실험한 결과이다.
도 7을 참조하면, 종래기술은 입력전압 115V 하에서 0.42, 0.84, 1.25, 1.67의 부하(load)가 있을 때 효율이 86.3466%, 87.6118%, 87.6765%, 87.2145%로 나타났으며, 평균효율이 87.2124%로 나타났습니다. 도 8을 참조하면, 본 발명은 종래기술과 동일한 입력전압 115V 하에서 0.42, 0.84, 1.26, 1.67의 부하(load)가 있을 때 효율이 각각 87.06%, 87.82%, 87.315%, 87.32%로 나타났으며, 평균효율이 87.13%로 나타났습니다. 이와 같이 종래기술과 본원발명은 평균효율이 모두 87%대로 나타나 서로 효율에 있어서 차이가 없다는 것을 알 수 있습니다.
또한, 입력전압을 230V로 하여 측정한 결과, 도 7과 같이 종래기술은 0.42, 0.84, 1.25, 1.67의 부하(load)가 있을 때 효율이 84.1674%, 86.5357%, 87.9570%, 88.2150%로 나타났으며, 평균효율이 86.7188%로 나타났습니다. 도 8을 참조하면, 본 발명은 0.42, 0.84, 1.26, 1.67의 부하(load)가 있을 때 효율이 각각 87.05%, 85.45%, 86.83%, 87.03%로 나타났으며, 평균효율이 86.59%로 나타났습니다. 이와 같이 종래기술과 본원발명은 평균효율이 모두 86% 대로 나타나 입력전압이 115V 인 경우에 비해 서로 효율에 있어서 차이가 없다는 것을 알 수 있습니다.
또한, 본 발명의 일 실시예에 따른 평면형 트랜스포머(100)는 EMI CE(Conducted Emission)에 대하여 10dB이상 마진(margin)을 확보할 수 있다.
이와 같이 본 발명의 일 실시예는 성능 면에서도 종래기술과 동등한 수준을 유지할 수 있다.
한편, 베이스(170)는 도 1과 같이 내부에 자성체 코어(110)와 제1 및 제2 코일부(130,150)가 결합된 코일 조립체를 포함하도록 형성되며 트랜스포머(100)의 전체적인 몸체를 이룬다.
도 2를 참조하면, 베이스(170)는 일단부(171)에 다수의 출력단자(141,142)의 하단이 각각 결합되는 다수의 제1 결합구멍(176,177)이 형성될 수 있고, 타단부(173)에 다수의 입력단자(140)의 하단이 각각 결합되는 다수의 제2 결합구멍(175)이 형성될 수 있다.
또한, 베이스(170)는 일단부(171)로부터 상측으로 돌출된 격벽(172)이 형성될 수 있다.
일체로 적층 형성된 제1 및 제2 코일부(130.150)를 베이스(170)에 결합하는 경우, 격벽(172)은 제2 코일부(150)에 형성된 슬릿(159)에 삽입될 수 있다. 슬릿(159)에 삽입된 격벽(172)은 자성체 코어(110)와 제2 코일부(150)의 출력단 사이에 개재되어 자성체 코어(110)와 제2 코일부(150)의 출력단을 격리할 수 있다. 이에 따라 자성체 코어(110)와 출력단(131) 간의 절연 거리 및 연면 거리가 확보될 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되서는 안될 것이다.
110: 자성체 코어
130: 제1 코일부
150: 제2 코일부
151: 제1 패턴
152: 제2 패턴
160: EMI 저감부
170: 베이스

Claims (6)

  1. 자성체 코어;
    상기 자성체 코어 내에 적층된 다수의 레이어에 도체 패턴으로 형성된 제1 코일부;
    상기 자성체 코어 내에 적층된 다수의 레이어에 도체 패턴으로 형성된 제2 코일부;
    상기 제2 코일부의 출력단에 배치된 EMI(Electro Magnetic Interference) 저감부; 및
    상기 자성체 코어와 상기 코일부를 수용하는 베이스;를 포함하고,
    상기 EMI 저감부는 상기 제2 코일부의 도체 패턴의 양단부에 연장 형성되어 상기 도체 패턴의 일부를 이루는 제1 부분 및 제2 부분을 포함하는, 평면형 트랜스포머.
  2. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분은 서로 평행하면서 상하로 이격 배치되는, 평면형 트랜스포머.
  3. 제1항에 있어서,
    상기 제2 코일부의 도체 패턴은 적층된 서로 다른 레이어에 각각 제1 나선방향으로 이루어진 제1 패턴과 제1 나선방향과 동일한 제2 나선방향으로 이루어진 제2 패턴을 포함하며,
    상기 제1 및 제2 패턴은 적어도 하나의 비아를 통해 상호 전기적으로 연결된, 평면형 트랜스포머.
  4. 제1항에 있어서,
    상기 제1 부분은 상기 제2 부분에 결합된 출력단자를 간격을 두고 둘러싸며,
    상기 제2 부분은 상기 제1 부분에 결합된 다른 출력단자를 간격을 두고 둘러싸는, 평면형 트랜스포머.
  5. 제1항에 있어서,
    상기 제1 부분은 상기 제2 부분에 결합된 출력단자의 적어도 일부를 둘러싸며,
    상기 제2 부분은 상기 제1 부분에 결합된 다른 출력단자의 적어도 일부를 둘러싸는, 평면형 트랜스포머.
  6. 제3항에 있어서,
    상기 제1 부분은 상기 제1 패턴의 일단부에 연장된 부분이고,
    상기 제2 부분은 상기 제2 패턴의 일단부에 연장된 부분인, 평면형 트랜스포머.
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