KR102152999B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 기판 상에 형성된 게이트 금속층; 상기 게이트 금속층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 데이터 금속층; 상기 데이터 금속층 상에 형성된 보호막; 상기 보호막 상에 형성된 버퍼 전극; 상기 버퍼 전극 상에 형성된 패시베이션막; 및 상기 패시베이션막 상에 형성된 투명 전극을 포함하여 이루어지고, 상기 투명 전극은 상기 버퍼 전극을 통해서 상기 게이트 금속층과 상기 데이터 금속층 중 적어도 하나와 연결되어 있는 것을 특징으로 하는 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로서,
본 발명에 따르면 금속층과 투명 전극 사이에 버퍼 전극을 형성함으로써 상기 금속층과 투명 전극 사이의 콘택 불량이 방지될 수 있다.

Description

박막 트랜지스터 기판 및 그 제조방법{Thin film transistor substrate and Method of manufacturing the same}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 박막 트랜지스터 기판에서 금속층과 투명전극을 콘택하는 방법에 관한 것이다.
액정표시장치(Liquid Crystal Display Device) 또는 유기 발광 표시장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 기판을 포함하여 이루어진다. 상기 박막 트랜지스터 기판은 화상을 표시하는 표시 영역과 상기 표시 영역 외곽의 비표시 영역을 구비하는데, 상기 표시 영역에는 적어도 하나의 박막 트랜지스터가 형성되고, 상기 비표시 영역에는 상기 박막 트랜지스터를 구동하기 위한 구동부가 형성된다.
이와 같은 박막 트랜지스터 기판은 상기 표시 영역 내의 박막 트랜지스터를 형성하는 과정 또는 상기 비표시 영역 내의 구동부를 형성하는 과정에서 금속층과 투명전극을 콘택하는 공정을 수행하게 된다. 이하, 도면을 참조로 종래의 박막 트랜지스터 기판에서 금속층과 투명전극을 콘택하는 구조 및 방법에 대해서 설명하기로 한다.
도 1은 종래의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판에서 표시 영역의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 기판(10), 게이트 전극(20), 게이트 절연막(25), 반도체층(30), 소스 전극(40a), 드레인 전극(40b), 제1 보호막(45), 제2 보호막(50), 공통 전극(60), 패시베이션막(65), 및 화소 전극(70)을 포함하여 이루어진다.
상기 게이트 전극(20)은 상기 기판(10) 상에 형성되어 있고, 상기 게이트 절연막(25)은 상기 게이트 전극(20) 상에 형성되어 상기 게이트 전극(20)과 상기 반도체층(30)을 절연시킨다.
상기 반도체층(30)은 상기 게이트 절연막(25) 상에 형성되어 있고, 상기 소스 전극(40a)과 드레인 전극(40b)은 상기 반도체층(30) 상에서 서로 이격되어 있다.
상기 제1 보호막(45)은 상기 소스 전극(40a)과 드레인 전극(40b) 상에 형성되어 있고, 상기 제2 보호막(50)은 상기 제1 보호막(45) 상에 형성되어 있다. 상기 제1 보호막(45)은 무기절연물로 이루어지고, 상기 제2 보호막(50)은 유기절연물로 이루어진다. 상기 제2 보호막(50)은 기판 평탄화 기능도 수행한다.
상기 공통 전극(60)은 상기 제2 보호막(50) 상에 형성되어 있다. 상기 공통 전극(60)은 상기 화소 전극(70)과 함께 전계(field)를 형성하여 액정층의 배열방향을 조절한다.
상기 패시베이션막(65)은 상기 공통 전극(60) 상에 형성되어 있고, 상기 화소 전극(70)은 상기 패시베이션막(65) 상에 형성되어 있다. 상기 패시베이션막(65)은 무기절연물로 이루어진다.
상기 화소 전극(70)은 ITO와 같은 투명 전극으로 이루어진다. 이와 같은 투명 전극으로 이루어진 화소 전극(70)은 금속층으로 이루어진 상기 드레인 전극(40b)과 콘택한다. 이를 위해서, 상기 제1 보호막(45), 제2 보호막(50) 및 패시베이션막(65)에는 콘택홀(H)이 형성되어 있고, 상기 콘택홀(H)을 통해서 상기 화소 전극(70)이 상기 드레인 전극(40b)과 콘택한다.
도 2a 내지 도 2f는 도 1에 따른 종래의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판을 제조하는 개략적인 공정 단면도이다.
우선, 도 2a에서 알 수 있듯이, 기판(10) 상에 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 게이트 절연막(25)을 형성하고, 상기 게이트 절연막(25) 상에 반도체층(30)을 형성하고, 상기 반도체층(30) 상에 소스 전극(40a) 및 드레인 전극(40b)을 형성하고, 상기 소스 전극(40a) 및 드레인 전극(40b) 상에 제1 보호막(45)을 형성하고, 상기 제1 보호막(45) 상에 제2 보호막(50)을 형성한다.
그리고, 콘택홀(H) 영역에서 상기 제2 보호막(50)의 소정 영역을 제거한다.
다음, 도 2b에서 알 수 있듯이, 상기 제2 보호막(50)을 마스크로 하여 상기 콘택홀(H) 영역에서 상기 제1 보호막(45)을 제거한다. 그리하면, 상기 콘택홀(H) 영역에서 상기 드레인 전극(40b)이 외부로 노출된다. 상기 콘택홀(H) 영역에서 상기 제1 보호막(45)을 제거하는 공정 중에 상기 제2 보호막(50)도 함께 식각되어 상기 제2 보호막(50)의 두께가 줄어들게 된다.
다음, 도 2c에서 알 수 있듯이, 상기 제2 보호막(50) 상에 공통 전극(60)을 형성한다.
다음, 도 2d에서 알 수 있듯이, 상기 공통 전극(60) 상에 패시베이션막(65)을 형성한다. 상기 패시베이션막(65)은 기판 전체면 상에 형성하며, 그에 따라 상기 노출된 드레인 전극(40b)이 다시 패시베이션막(65)에 의해서 가려진다.
다음, 도 2e에서 알 수 있듯이, 상기 콘택홀(H) 영역에서 상기 패시베이션막(65)을 제거한다. 그리하면, 상기 콘택홀(H) 영역에서 상기 드레인 전극(40b)이 다시 외부로 노출된다.
다음, 도 2f에서 알 수 있듯이, 상기 패시베이션막(65) 상에 화소 전극(70)을 형성한다.
그러나, 도 2f에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 상기 화소 전극(70)과 상기 드레인 전극(40b) 사이에서 콘택 불량이 발생할 수 있는데, 이에 대해서 구체적으로 설명하면 다음과 같다.
상기 제2 보호막(50)은 유기절연물로 이루어지고, 상기 패시베이션막(65)은 무기절연물로 이루어지는데, 상기 제2 보호막(50)과 패시베이션막(65) 사이의 접착력(adhesion)이 좋지 않다. 그에 따라, 전술한 도 2e에서 알 수 있듯이, 상기 콘택홀(H) 영역에서 상기 패시베이션막(65)을 제거하는 공정에서 상기 패시베이션막(65)이 상기 콘택홀(H)의 외부 영역까지 제거될 수 있다. 즉, 도 2e에서 점선으로 표기된 영역까지 상기 패시베이션막(65)이 지나치게 제거될 수 있고, 그에 따라서, 상기 콘택홀(H) 영역에서 제2 보호막(50)과 패시베이션막(65) 사이에 단차가 형성된다.
이와 같은 상기 콘택홀(H) 영역에서 제2 보호막(50)과 패시베이션막(65) 사이에 단차가 형성될 경우 도 2f에서 알 수 있듯이, 상기 화소 전극(70)이 상기 콘택홀(H)의 내부 벽에 형성되지 못하게 되어, 결국 상기 화소 전극(70)과 상기 드레인 전극(40b) 사이에서 콘택 불량이 발생하게 된다.
본 발명은 전술한 종래의 문제를 해결하기 위해 고안된 것으로서, 본 발명은 금속층과 투명전극 사이의 콘택 불량을 해소할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 금속층; 상기 게이트 금속층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 데이터 금속층; 상기 데이터 금속층 상에 형성된 보호막; 상기 보호막 상에 형성된 버퍼 전극; 상기 버퍼 전극 상에 형성된 패시베이션막; 및 상기 패시베이션막 상에 형성된 투명 전극을 포함하여 이루어지고, 상기 투명 전극은 상기 버퍼 전극을 통해서 상기 게이트 금속층과 상기 데이터 금속층 중 적어도 하나와 연결되어 있는 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 기판 상에 게이트 금속층을 형성하는 공정; 상기 게이트 금속층 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 데이터 금속층을 형성하는 공정; 상기 데이터 금속층 상에 보호막을 형성하는 공정; 상기 게이트 금속층 또는 상기 데이터 금속층을 노출시키는 공정; 상기 보호막 상에서 상기 노출된 게이트 금속층 또는 데이터 금속층과 연결되는 버퍼 전극을 형성하는 공정;
상기 버퍼 전극 상에 패시베이션막을 형성하는 공정; 상기 패시베이션막의 소정 영역을 제거하여 상기 버퍼 전극을 노출시키는 공정; 및 상기 패시베이션막 상에서 상기 버퍼 전극과 연결되는 투명 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명은 또한, 기판 상에 게이트 금속층을 형성하는 공정; 상기 게이트 금속층 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 데이터 금속층을 형성하는 공정; 상기 데이터 금속층 상에 보호막을 형성하는 공정; 상기 게이트 절연막과 상기 보호막의 소정 영역을 제거하여 상기 게이트 금속층을 노출시키고 상기 보호막의 소정 영역을 제거하여 상기 데이터 금속층을 노출시키는 공정; 상기 보호막 상에서 상기 노출된 게이트 금속층과 연결되는 제1 버퍼 전극 및 상기 노출된 데이터 금속층과 연결되는 제2 버퍼 전극을 형성하는 공정; 상기 제1 버퍼 전극과 제2 버퍼 전극 상에 패시베이션막을 형성하는 공정; 상기 패시베이션막의 소정 영역을 제거하여 상기 제1 버퍼 전극 및 제2 버퍼 전극을 노출시키는 공정; 및 상기 패시베이션막 상에서 상기 노출된 제1 버퍼 전극 및 제2 버퍼 전극과 연결되는 투명 전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명에 따르면 금속층과 투명 전극 사이에 버퍼 전극을 형성함으로써 상기 버퍼 전극에 의해서 상기 금속층과 투명 전극이 연결되어 상기 금속층과 투명 전극 사이의 콘택 불량이 방지될 수 있다.
도 1은 종래의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판에서 표시 영역의 개략적인 단면도이다.
도 2a 내지 도 2f는 종래의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판을 제조하는 개략적인 공정 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판에서 표시 영역의 개략적인 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 표시 영역을 제조하는 개략적인 공정 단면도이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에서 비표시 영역의 개략적인 단면도이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 비표시 영역을 제조하는 개략적인 공정 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에서 비표시 영역의 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판에서 비표시 영역의 개략적인 단면도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 표면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따르면, 기판(100) 상에 표시 영역이 형성되고, 상기 표시 영역 외곽에 비표시 영역이 형성된다.
상기 표시 영역에는 게이트 배선(200)과 데이터 배선(400)이 교차하여 화소 영역을 정의하고, 각각의 화소 영역 내에는 박막 트랜지스터(미도시) 및 화소 전극(미도시)이 형성되어 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어지는데, 상기 게이트 전극은 상기 게이트 배선(200)과 동일한 금속층으로 이루어지고, 상기 소스 전극 및 드레인 전극은 상기 데이터 배선(400)과 동일한 금속층으로 이루어진다. 상기 화소 전극은 ITO와 같은 투명 전극으로 이루어진다.
상기 박막 트랜지스터의 드레인 전극은 상기 화소 전극과 콘택되어 있으며, 이들 사이의 콘택 불량을 방지하기 위해서 별도의 버퍼 전극이 추가되는데, 이에 대해서는 도 4 및 도 5a 내지 도 5f를 참조하여 후술하기로 한다.
상기 비표시 영역에는 게이트 구동 회로(Gate In Panel: GIP), 게이트 패드(Gate Pad: GP), 데이터 패드(Data Pad: DP), 게이트 링크 배선(220), 데이터 링크 배선(420), 제어 신호 배선(230), 및 연결 배선(430)이 형성되어 있다.
상기 게이트 구동 회로(GIP)는 복수 개의 박막 트랜지스터들이 연결된 구조로 이루어지며 당업계에 공지된 다양한 형태로 변경될 수 있다. 상기 게이트 구동 회로(GIP)는 공급받은 게이트 제어 신호를 이용하여 상기 표시 영역 내의 박막 트랜지스터를 턴온하기 위한 게이트 신호를 생성한 후 생성한 게이트 신호를 상기 게이트 배선(200)에 공급한다.
상기 게이트 패드(GP)는 외부의 구동회로와 연결되어 외부의 구동회로로부터 게이트 제어를 위한 신호를 전달받는다. 상기 게이트 패드(GP)는 개별적으로 서로 상이한 게이트 제어 신호를 전달받도록 복수 개가 형성되는데, 예로서, 클럭 신호(CLK)를 전달받는 패드, 전원전압신호(VDD)를 전달받는 패드, 기저전압신호(VSS)를 전달받는 패드, 스타트신호(VST)를 전달받는 패드, 또는 리셋신호(RESET)를 전달받는 패드 등을 포함할 수 있다.
상기 데이터 패드(DP)도 외부의 구동회로와 연결되어 외부의 구동회로로부터 다양한 계조의 화상을 표시하기 위한 데이터 신호를 전달받는다.
상기 게이트 링크 배선(220)은 상기 게이트 구동 회로(GIP)를 상기 표시 영역 내의 게이트 배선(200)과 연결시킨다. 상기 게이트 링크 배선(220)은 상기 게이트 배선(200)과 동일한 금속층으로 이루어진다.
상기 데이터 링크 배선(420)은 상기 데이터 패드(DP)를 상기 표시 영역 내의 데이터 배선(400)과 연결시킨다. 상기 데이터 링크 배선(420)은 상기 데이터 배선(400)과 동일한 금속층으로 이루어진다.
상기 제어 신호 배선(230) 및 연결 배선(430)은 상기 게이트 패드(GP)를 상기 게이트 구동 회로(GIP)와 연결시킨다.
상기 제어 신호 배선(230)은 전술한 복수의 게이트 패드(GP)들과 각각 연결되도록 복수 개가 형성된다. 상기 연결 배선(430)도 상기 제어 신호 배선(230)과 마찬가지로 복수 개가 형성되어, 상기 제어 신호 배선(230)과 상기 게이트 구동 회로(GIP) 사이를 연결한다.
상기 제어 신호 배선(230)은 상기 게이트 배선(200)과 동일한 금속층으로 이루어질 수 있고, 상기 연결 배선(430)은 상기 데이터 배선(400)과 동일한 금속층으로 이루어질 수 있다.
따라서, 상기 제어 신호 배선(230)과 상기 연결 배선(430) 사이를 콘택하기 위해서 ITO와 같은 투명 전극이 사용될 수 있고, 상기 게이트 링크 배선(220)과 상기 게이트 구동 회로(GIP) 사이를 콘택하기 위해서 ITO와 같은 투명 전극이 사용될 수 있다. 또한, 상기 게이트 구동 회로(GIP) 내에도 박막 트랜지스터들 사이의 콘택이 이루어질 수 있다.
이와 같이 비표시 영역 내에서도 금속층과 투명 전극 사이의 콘택이 이루어지며, 이들 사이의 콘택 불량을 방지하기 위해서 별도의 버퍼 전극이 추가되는데, 이에 대해서는 도 6 및 도 7a 내지 도 7f를 참조하여 후술하기로 한다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판에서 표시 영역의 개략적인 단면도이다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 전극(210), 게이트 절연막(250), 반도체층(300), 소스 전극(400a), 드레인 전극(400b), 제1 보호막(450), 제2 보호막(500), 공통 전극(600), 제1 버퍼 전극(610), 패시베이션막(650), 및 화소 전극(700)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명한 재료로 이루어질 수 있다. 상기 기판(100)은 플렉시블(flexible)한 투명한 재료로 이루어질 수 있다.
상기 게이트 전극(210)은 상기 기판(100) 상에 형성되어 있다. 상기 게이트 전극(210)은 상기 게이트 배선(200)과 동일한 게이트 금속층으로 이루어질 수 있으며, 상기 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(250)은 상기 게이트 전극(210) 상에 형성되어 있다. 상기 게이트 절연막(250)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있다.
상기 반도체층(300)은 상기 게이트 절연막(250) 상에 형성되어 있다. 상기 반도체층(300)은 실리콘계 반도체 물질로 이루어질 수도 있고 산화물 반도체 물질로 이루어질 수도 있다.
상기 소스 전극(400a)과 드레인 전극(400b)은 상기 반도체층(300) 상에서 서로 이격되어 있다. 상기 소스 전극(400a)과 드레인 전극(400b)은 상기 데이터 배선(400)과 동일한 데이터 금속층으로 이루어질 수 있으며, 상기 데이터 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 제1 보호막(450)은 상기 소스 전극(400a)과 드레인 전극(400b) 상에 형성되어 있다. 상기 제1 보호막(450)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있다.
상기 제2 보호막(500)은 상기 제1 보호막(450) 상에 형성되어 있다. 상기 제2 보호막(500)은 포토 아크릴과 같은 유기절연물로 이루어질 수 있다.
상기 공통 전극(600)은 상기 제2 보호막(500) 상에 형성되어 있다. 상기 공통 전극(600)은 상기 화소 전극(700)과 함께 전계(field)를 형성하여 액정층의 배열방향을 조절한다. 상기 공통 전극(600)은 ITO와 같은 투명 전극으로 이루어진다.
상기 제1 버퍼 전극(610)은 상기 제2 보호막(500) 상에 형성된다. 특히, 상기 제1 버퍼 전극(610)은 제1 콘택홀(H1) 영역에서 상기 드레인 전극(400b)과 연결된다. 상기 제1 버퍼 전극(610)과 상기 드레인 전극(400b) 사이의 연결을 위해서, 상기 제1 보호막(450)과 제2 보호막(500)은 상기 제1 콘택홀(H1) 영역에서 제거되어 있다. 상기 제1 버퍼 전극(610)은 상기 공통 전극(600)과 동일한 ITO와 같은 투명 전극으로 이루어지며 상기 공통 전극(600) 형성 공정시 함께 형성된다.
상기 패시베이션막(650)은 상기 공통 전극(600) 및 상기 제1 버퍼 전극(610) 상에 형성되어 있다. 상기 패시베이션막(650)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있는데, 스토리지 커패시턴스를 줄이기 위해서는 유전율이 상대적으로 낮은 실리콘 산화물을 이용하는 것이 바람직할 수 있다.
상기 화소 전극(700)은 상기 패시베이션막(650) 상에 형성되어 있다. 상기 화소 전극(700)은 상기 제1 콘택홀(H1) 영역에서 상기 제1 버퍼 전극(610)과 연결된다. 상기 제1 버퍼 전극(610)과 상기 화소 전극(700) 사이의 연결을 위해서, 상기 패시베이션막(650)은 상기 제1 콘택홀(H1) 영역에서 제거되어 있다.
상기 화소 전극(700)은 ITO와 같은 투명 전극으로 이루어진다. 상기 화소 전극(700)은 그 내부에 슬릿(701)이 구비됨으로써 본 발명에 따른 박막 트랜지스터 기판이 IPS(In-plane switching) 모드 액정표시장치 또는 FFS(Fringe field switching) 모드 액정표시장치에 적용될 수 있다.
이상은 게이트 전극(210)이 반도체층(300)의 아래에 형성되는 바텀 게이트(Bottom Gate) 구조에 대해서 설명하였지만, 본 발명이 반드시 그에 한정되는 것은 아니고, 본 발명은 게이트 전극(210)이 반도체층(300)의 위에 형성되는 탑 게이트(Top gate) 구조를 포함한다.
이상과 같이, 본 발명의 일 실시예에 따르면, 상기 드레인 전극(400b)이 상기 화소 전극(700)과 직접 콘택하는 것이 아니라, 상기 드레인 전극(400b)과 상기 화소 전극(700)이 상기 제1 버퍼 전극(610)을 통해서 콘택하게 되며, 그에 따라 상기 드레인 전극(400b)과 상기 화소 전극(700) 사이에서 콘택 불량이 방지될 수 될 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 표시 영역을 제조하는 개략적인 공정 단면도이다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210)을 형성하고, 상기 게이트 전극(210) 상에 게이트 절연막(250)을 형성하고, 상기 게이트 절연막(250) 상에 반도체층(300)을 형성하고, 상기 반도체층(300) 상에 소스 전극(400a) 및 드레인 전극(400b)을 형성하고, 상기 소스 전극(400a) 및 드레인 전극(400b) 상에 제1 보호막(450)을 형성하고, 상기 제1 보호막(450) 상에 제2 보호막(500)을 형성한다.
이때, 상기 제2 보호막(500)은 노광 및 현상 공정을 통해서 제1 콘택홀(H1) 영역에는 형성되지 않도록 패턴 형성한다.
다음, 도 5b에서 알 수 있듯이, 상기 제2 보호막(500)을 마스크로 하여 상기 제1 콘택홀(H1) 영역에서 상기 제1 보호막(450)을 제거한다.
그리하면, 상기 제1 콘택홀(H1) 영역에서 상기 드레인 전극(400b)이 외부로 노출된다. 상기 제1 콘택홀(H1) 영역에서 상기 제1 보호막(450)을 제거하는 공정 중에 상기 제2 보호막(500)도 함께 식각되어 상기 제2 보호막(500)의 두께가 줄어들게 된다.
다음, 도 5c에서 알 수 있듯이, 상기 제2 보호막(500) 상에 공통 전극(600) 및 제1 버퍼 전극(610)을 형성한다.
상기 제1 버퍼 전극(610)은 상기 제1 콘택홀(H1) 영역에서 상기 드레인 전극(400b)과 연결되도록 형성한다. 이와 같은 제1 버퍼 전극(610)은 상기 제1 콘택홀(H1) 영역에 섬(island) 구조로 형성되며 상기 공통 전극(600)과는 연결되지 않는다.
상기 공통 전극(600) 및 제1 버퍼 전극(610)은 동일한 투명전극으로 동시에 형성할 수 있다.
다음, 도 5d에서 알 수 있듯이, 상기 공통 전극(600) 및 제1 버퍼 전극(610) 상에 패시베이션막(650)을 형성한다.
다음, 도 5e에서 알 수 있듯이, 상기 제1 콘택홀(H1) 영역에서 상기 패시베이션막(650)을 제거한다. 그리하면, 상기 제1 콘택홀(H1) 영역에서 상기 제1 버퍼 전극(610)이 외부로 노출된다.
다음, 도 5f에서 알 수 있듯이, 상기 패시베이션막(650) 상에 화소 전극(700)을 형성한다.
상기 화소 전극(700)은 상기 제1 콘택홀(H1) 영역에서 상기 제1 버퍼 전극(610)과 연결되도록 형성한다. 상기 화소 전극(700)은 그 내부에 슬릿(701)이 구비되도록 형성한다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에서 비표시 영역의 개략적인 단면도로서, 이는 도 3에서 제어 신호 배선(230)과 연결 배선(430)이 콘택되는 영역에 해당한다.
도 6에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판(100), 제어 신호 배선(230), 게이트 절연막(250), 연결 배선(430), 제1 보호막(450), 제2 보호막(500), 제2 버퍼 전극(620), 제3 버퍼 전극(630), 패시베이션막(650), 및 연결 전극(720)을 포함하여 이루어진다.
상기 제어 신호 배선(230)은 상기 기판(100) 상에 형성되어 있다. 상기 제어 신호 배선(230)은 전술한 게이트 배선(200)과 동일한 게이트 금속층으로 이루어진다.
상기 게이트 절연막(250)은 상기 제어 신호 배선(230) 상에 형성되어, 상기 제어 신호 배선(230)과 연결 배선(430) 사이를 절연시킨다.
상기 연결 배선(430)은 상기 게이트 절연막(250) 상에 형성되어 있다. 상기 연결 배선(430)은 전술한 데이터 배선(400)과 동일한 데이터 금속층으로 이루어진다.
상기 제1 보호막(450)은 상기 연결 배선(430) 상에 형성되어 있다.
상기 제2 보호막(500)은 상기 제1 보호막(450) 상에 형성되어 있다.
상기 제2 버퍼 전극(620) 및 제3 버퍼 전극(630)은 상기 제2 보호막(500) 상에 형성되어 있다. 상기 제2 버퍼 전극(620) 및 제3 버퍼 전극(630)은 전술한 제1 버퍼 전극(610)과 동일한 ITO와 같은 투명 전극으로 이루어진다.
상기 제2 버퍼 전극(620)은 제2 콘택홀(H2) 영역에서 상기 제어 신호 배선(230)과 연결된다. 상기 제2 버퍼 전극(620)과 상기 제어 신호 배선(230) 사이의 연결을 위해서, 상기 게이트 절연막(250), 제1 보호막(450) 및 제2 보호막(500)은 상기 제2 콘택홀(H2) 영역에서 제거되어 있다.
상기 제3 버퍼 전극(630)은 제3 콘택홀(H3) 영역에서 상기 연결 배선(430)과 연결된다. 상기 제3 버퍼 전극(630)과 상기 연결 배선(430) 사이의 연결을 위해서, 상기 제1 보호막(450)과 제2 보호막(500)은 상기 제3 콘택홀(H3) 영역에서 제거되어 있다.
상기 패시베이션막(650)은 상기 제2 버퍼 전극(620) 및 제3 버퍼 전극(630) 상에 형성되어 있다.
상기 연결 전극(720)은 상기 패시베이션막(650) 상에 형성되어 있다.
상기 연결 전극(720)은 상기 제2 콘택홀(H2) 영역에서 상기 제2 버퍼 전극(620)과 연결되고, 상기 제3 콘택홀(H3) 영역에서 상기 제3 버퍼 전극(630)과 연결된다.
상기 제2 버퍼 전극(620)과 상기 연결 전극(720) 사이의 연결을 위해서, 상기 패시베이션막(650)은 상기 제2 콘택홀(H2) 영역에서 제거되어 있다. 또한, 상기 제3 버퍼 전극(630)과 상기 연결 전극(720) 사이의 연결을 위해서, 상기 패시베이션막(650)은 상기 제3 콘택홀(H3) 영역에서 제거되어 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 상기 제어 신호 배선(230)과 상기 연결 전극(720)이 직접 콘택하는 것이 아니라 상기 제어 신호 배선(230)과 상기 연결 전극(720)이 상기 제2 버퍼 전극(620)을 통해서 콘택하게 되고, 또한, 상기 연결 배선(430)과 상기 연결 전극(720)이 직접 콘택하는 것이 아니라 상기 연결 배선(430)과 상기 연결 전극(720)이 상기 제3 버퍼 전극(630)을 통해서 콘택하게 된다. 따라서, 상기 제어 신호 배선(230)과 상기 연결 전극(720) 사이에서 콘택 불량이 방지되고, 상기 연결 배선(430)과 상기 연결 전극(720) 사이에서 콘택 불량이 방지될 수 있다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 비표시 영역을 제조하는 개략적인 공정 단면도이다.
우선, 도 7a에서 알 수 있듯이, 기판(100) 상에 제어 신호 배선(230)을 형성하고, 상기 제어 신호 배선(230) 상에 게이트 절연막(250)을 형성하고, 상기 게이트 절연막(250) 상에 연결 배선(430)을 형성하고, 상기 연결 배선(430) 상에 제1 보호막(450)을 형성하고, 상기 제1 보호막(450) 상에 제2 보호막(500)을 형성한다.
이때, 상기 제2 보호막(500)은 노광 및 현상 공정을 통해서 제2 콘택홀(H2) 영역 및 제3 콘택홀(H3) 영역에는 형성되지 않도록 패턴 형성한다.
다음, 도 7b에서 알 수 있듯이, 상기 제2 보호막(500)을 마스크로 하여 상기 제2 콘택홀(H2) 영역에서 상기 게이트 절연막(250) 및 제1 보호막(450)을 제거하고, 상기 제3 콘택홀(H3) 영역에서 상기 제1 보호막(450)을 제거한다.
그리하면, 상기 제2 콘택홀(H2) 영역에서 상기 제어 신호 배선(230)이 외부로 노출되고, 상기 제3 콘택홀(H3) 영역에서 상기 연결 배선(430)이 외부로 노출된다. 상기 제2 콘택홀(H2) 영역에서 상기 게이트 절연막(250) 및 제1 보호막(450)을 제거하는 공정 및 상기 제3 콘택홀(H3) 영역에서 상기 제1 보호막(450)을 제거하는 공정 중에 상기 제2 보호막(500)도 함께 식각되어 상기 제2 보호막(500)의 두께가 줄어들게 된다.
다음, 도 7c에서 알 수 있듯이, 상기 제2 보호막(500) 상에 제2 버퍼 전극(620) 및 제3 버퍼 전극(630)을 형성한다.
상기 제2 버퍼 전극(620)은 상기 제2 콘택홀(H2) 영역에서 상기 제어 신호 배선(230)과 연결되도록 형성하고, 상기 제3 버퍼 전극(630)은 상기 제3 콘택홀(H3) 영역에서 상기 연결 배선(430)과 연결되도록 형성한다. 이와 같은 제2 버퍼 전극(620) 및 제3 버퍼 전극(630)은 각각 상기 제2 콘택홀(H2) 영역 및 상기 제3 콘택홀(H3) 영역에 섬(island) 구조로 형성되며 서로 연결되지는 않는다.
다음, 도 7d에서 알 수 있듯이, 상기 제2 버퍼 전극(620) 및 제3 버퍼 전극(630) 상에 패시베이션막(650)을 형성한다.
다음, 도 7e에서 알 수 있듯이, 상기 제2 콘택홀(H2) 영역 및 상기 제3 콘택홀(H3) 영역에서 상기 패시베이션막(650)을 제거한다. 그리하면, 상기 제2 콘택홀(H2) 영역에서 상기 제2 버퍼 전극(620)이 외부로 노출되고 상기 제3 콘택홀(H3) 영역에서 상기 제3 버퍼 전극(630)이 외부로 노출된다.
다음, 도 7f에서 알 수 있듯이, 상기 패시베이션막(650) 상에 연결 전극(720)을 형성한다.
상기 연결 전극(720)은 상기 제2 콘택홀(H2) 영역에서 상기 제2 버퍼 전극(620)과 연결되고 상기 제3 콘택홀(H3) 영역에서 상기 제3 버퍼 전극(630)과 연결되도록 형성한다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에서 비표시 영역의 개략적인 단면도로서, 이는 도 3에서 게이트 패드(GP) 영역에 해당한다.
도 8에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 금속층(240), 게이트 절연막(250), 제1 보호막(450), 제2 보호막(500), 제4 버퍼 전극(640), 패시베이션막(650), 및 게이트 패드 전극(740)을 포함하여 이루어진다.
상기 게이트 금속층(240)은 상기 기판(100) 상에 형성되어 있다. 상기 게이트 금속층(240)은 전술한 게이트 배선(200)과 동일한 게이트 금속층으로 이루어진다.
상기 게이트 절연막(250)은 상기 게이트 금속층(240) 상에 형성되어 있고, 상기 제1 보호막(450)은 상기 게이트 절연막(250) 상에 형성되어 있고, 상기 제2 보호막(500)은 상기 제1 보호막(450) 상에 형성되어 있다.
상기 제4 버퍼 전극(640)은 상기 제2 보호막(500) 상에 형성되어 있다. 상기 제4 버퍼 전극(640)은 ITO와 같은 투명 전극으로 이루어진다. 상기 제4 버퍼 전극(640)은 제4 콘택홀(H4) 영역에서 상기 게이트 금속층(240)과 연결된다. 상기 제4 버퍼 전극(640)과 상기 게이트 금속층(240) 사이의 연결을 위해서, 상기 게이트 절연막(250), 제1 보호막(450) 및 제2 보호막(500)은 상기 제4 콘택홀(H4) 영역에서 제거되어 있다.
상기 패시베이션막(650)은 상기 제4 버퍼 전극(640) 상에 형성되어 있다.
상기 게이트 패드 전극(740)은 상기 패시베이션막(650) 상에 형성되어 있다. 상기 게이트 패드 전극(740)은 상기 제4 콘택홀(H4) 영역에서 상기 제4 버퍼 전극(640)과 연결된다. 상기 제4 버퍼 전극(640)과 상기 게이트 패드 전극(740) 사이의 연결을 위해서, 상기 패시베이션막(650)은 상기 제4 콘택홀(H4) 영역에서 제거되어 있다.
이와 같이, 본 발명의 다른 실시예에 따르면, 상기 게이트 금속층(240)과 상기 게이트 패드 전극(740)이 직접 콘택하는 것이 아니라 상기 게이트 금속층(240)과 상기 게이트 패드 전극(740)이 상기 제4 버퍼 전극(640)을 통해서 콘택하게 된다. 따라서, 상기 게이트 금속층(240)과 상기 게이트 패드 전극(740) 사이에서 콘택 불량이 방지될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판에서 비표시 영역의 개략적인 단면도로서, 이는 도 3에서 데이터 패드(DP) 영역에 해당한다.
도 9에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 절연막(250), 데이터 금속층(440), 제1 보호막(450), 제2 보호막(500), 제5 버퍼 전극(645), 패시베이션막(650), 및 데이터 패드 전극(750)을 포함하여 이루어진다.
상기 게이트 절연막(250)은 상기 기판(100) 상에 형성되어 있다.
상기 데이터 금속층(440)은 상기 게이트 절연막(250) 상에 형성되어 있다. 상기 데이터 금속층(440)은 전술한 데이터 배선(400)과 동일한 데이터 금속층으로 이루어진다.
상기 제1 보호막(450)은 상기 데이터 금속층(440) 상에 형성되어 있고, 상기 제2 보호막(500)은 상기 제1 보호막(450) 상에 형성되어 있다.
상기 제5 버퍼 전극(645)은 상기 제2 보호막(500) 상에 형성되어 있다. 상기 제5 버퍼 전극(645)은 ITO와 같은 투명 전극으로 이루어진다. 상기 제5 버퍼 전극(645)은 제5 콘택홀(H5) 영역에서 상기 데이터 금속층(440)과 연결된다. 상기 제5 버퍼 전극(645)과 상기 데이터 금속층(440) 사이의 연결을 위해서, 상기 제1 보호막(450) 및 제2 보호막(500)은 상기 제5 콘택홀(H5) 영역에서 제거되어 있다.
상기 패시베이션막(650)은 상기 제5 버퍼 전극(645) 상에 형성되어 있다.
상기 데이터 패드 전극(750)은 상기 패시베이션막(650) 상에 형성되어 있다. 상기 데이터 패드 전극(750)은 상기 제5 콘택홀(H5) 영역에서 상기 제5 버퍼 전극(645)과 연결된다. 상기 제5 버퍼 전극(645)과 상기 데이터 패드 전극(750) 사이의 연결을 위해서, 상기 패시베이션막(650)은 상기 제5 콘택홀(H5) 영역에서 제거되어 있다.
이와 같이, 본 발명의 또 다른 실시예에 따르면, 상기 데이터 금속층(440)과 상기 데이터 패드 전극(750)이 직접 콘택하는 것이 아니라 상기 데이터 금속층(440)과 상기 데이터 패드 전극(750)이 상기 제5 버퍼 전극(645)을 통해서 콘택하게 된다. 따라서, 상기 데이터 금속층(440)과 상기 데이터 패드 전극(750) 사이에서 콘택 불량이 방지될 수 있다.
100: 기판 200: 게이트 배선
210: 게이트 전극 220: 게이트 링크 배선
230: 제어 신호 배선 240: 게이트 금속층
250: 게이트 절연막 300: 반도체층
400: 데이터 배선 400a, 400b: 소스/드레인 전극
420: 데이터 링크 배선 430: 연결 배선
450: 제1 보호막 500: 제2 보호막
600: 공통 전극 610: 제1 버퍼 전극
620: 제2 버퍼 전극 630: 제3 버퍼 전극
640: 제4 버퍼 전극 645: 제5 버퍼 전극
650: 패시베이션막 700: 화소 전극
701: 슬릿 720: 연결 전극
740: 게이트 패드 전극 750: 데이터 패드 전극

Claims (10)

  1. 기판 상에 형성된 게이트 금속층;
    상기 게이트 금속층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 데이터 금속층;
    상기 데이터 금속층 상에 형성된 보호막;
    상기 보호막 상에 형성된 버퍼 전극;
    상기 버퍼 전극 상에 형성된 패시베이션막; 및
    상기 패시베이션막 상에 형성된 투명 전극을 포함하여 이루어지고,
    상기 투명 전극은 상기 버퍼 전극을 통해서 상기 게이트 금속층과 상기 데이터 금속층 중 적어도 하나와 연결되며,
    상기 버퍼 전극은 상기 게이트 절연막 및 상기 보호막에 형성된 콘택홀을 통해서 상기 게이트 금속층과 연결되는 제1 버퍼 전극 및 상기 보호막에 형성된 콘택홀을 통해서 상기 데이터 금속층과 연결되는 제2 버퍼 전극을 포함하고,
    상기 투명 전극은 상기 패시베이션막에 형성된 콘택홀을 통해서 상기 제1 버퍼 전극 및 제2 버퍼 전극과 각각 연결된, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 버퍼 전극은 제 4 버퍼 전극을 더 포함하고,
    상기 제 4 버퍼 전극은 상기 게이트 절연막 및 상기 보호막에 형성된 콘택홀을 통해서 상기 게이트 금속층과 연결되어 있고, 상기 투명 전극은 상기 패시베이션막에 형성된 콘택홀을 통해서 상기 제 4 버퍼 전극과 연결된, 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 투명 전극은 비표시 영역에 형성된 게이트 패드 전극인, 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 버퍼 전극은 제 5 버퍼 전극을 더 포함하고,
    상기 제 5 버퍼 전극은 상기 보호막에 형성된 콘택홀을 통해서 상기 데이터 금속층과 연결되어 있고, 상기 투명 전극은 상기 패시베이션막에 형성된 콘택홀을 통해서 상기 제 5 버퍼 전극과 연결된, 박막 트랜지스터 기판.
  5. 제4항에 있어서,
    상기 투명 전극은 비표시 영역에 형성된 데이터 패드 전극인, 박막 트랜지스터 기판.
  6. 제4항에 있어서,
    상기 투명 전극은 표시 영역에 형성된 화소 전극인, 박막 트랜지스터 기판.
  7. 삭제
  8. 제1항에 있어서,
    상기 투명 전극은 비표시 영역에 형성된 제어 신호 배선과 연결 배선 사이, 비표시 영역에 형성된 게이트 링크 배선과 게이트 구동 회로 사이, 또는 비표시 영역에 형성된 게이트 구동 회로 내의 박막 트랜지스터들 사이를 연결하는 연결 전극인, 박막 트랜지스터 기판.
  9. 삭제
  10. 기판 상에 게이트 금속층을 형성하는 공정;
    상기 게이트 금속층 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 데이터 금속층을 형성하는 공정;
    상기 데이터 금속층 상에 보호막을 형성하는 공정;
    상기 게이트 절연막과 상기 보호막의 소정 영역을 제거하여 상기 게이트 금속층을 노출시키고 상기 보호막의 소정 영역을 제거하여 상기 데이터 금속층을 노출시키는 공정;
    상기 보호막 상에서 상기 노출된 게이트 금속층과 연결되는 제1 버퍼 전극 및 상기 노출된 데이터 금속층과 연결되는 제2 버퍼 전극을 형성하는 공정;
    상기 제1 버퍼 전극과 제2 버퍼 전극 상에 패시베이션막을 형성하는 공정;
    상기 패시베이션막의 소정 영역을 제거하여 상기 제1 버퍼 전극 및 제2 버퍼 전극을 노출시키는 공정; 및
    상기 패시베이션막 상에서 상기 노출된 제1 버퍼 전극 및 제2 버퍼 전극과 연결되는 투명 전극을 형성하는 공정을 포함하여 이루어진, 박막 트랜지스터 기판의 제조방법.
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