KR102148490B1

KR102148490B1 - 박막트랜지스터의 문턱전압 측정 장치 및 방법

Info

Publication number: KR102148490B1
Application number: KR1020140127035A
Authority: KR
Inventors: 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-09-23
Filing date: 2014-09-23
Publication date: 2020-08-26
Also published as: KR20160035433A

Abstract

본 발명은 표시 장치의 박막 트랜지스터를 제조하는 공정 내에서 상기 박막 트랜지스터의 문턱 전압을 측정하는 장치 및 그 측정 방법을 제공하는 것을 목적으로 하며, 상기 목적을 달성하기 위하여 본 발명이 적용된 박막 트랜지스터의 문턱 전압 측정 장치는, 게이트 전극이 게이트 라인에 접속되고, 소스 전극이 데이터 라인에 접속된 박막 트랜지스터 및 상기 박막 트랜지스터의 드레인 전극과 공통 신호 라인 사이에 형성된 커패시터를 포함하는 단위 셀에 있어서, 상기 게이트 라인에 스캔 신호를 인가하는 게이트 조절부, 상기 공통 신호 라인에 공통 전압을 인가하는 공통 신호부, 상기 커패시터에 저장된 전하를 공급받아 상기 박막 트랜지스터의 문턱 전압을 검출하는 전압 공급 및 검출부를 포함함을 그 특징으로 한다.

Description

박막트랜지스터의 문턱전압 측정 장치 및 방법{Apparatus for measuring threshold voltage of TFT and method for measuring the same}

본 발명은 측정장치 및 방법에 관한 것으로, 특히 박막 트랜지스터의 문턱전압(Threshold voltage)을 측정하는 측정 장치 및 측정 방법에 관한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.

도 1은 일반적인 액정 표시장치의 구성도이다.

일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다.

액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소전극에 공급한다.

액정 커패시터(Clc)는 화소전극에 공급된 영상신호와 공통전근에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, TFT의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다.

데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS) 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.

게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.

타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들 (DCLK, Hsync, Vsync, DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다.

이와 같이 구성된 액정표시장치의 액정패널은, 일정 간격으로 이격되어 합착된 상하부 기판과, 상기 상하부 기판 사이에 채워진 액정층으로 구성되고, 상기 하부 기판에는 박막트랜지스터 어레이가 형성되고, 상기 상부 기판에는 칼러 필터 어레이가 형성된다.

상기 박막 트랜지스터 어레이의 각 박막 트랜지스터(TFT)는 공정상의 문제로 서로 다른 문턱 전압(Vth)을 가질 수 있다. 이러한 문턱 전압(Vth)에 차이가 발생될 경우, 각각의 픽셀마다 발광 특성에 차이가 발생하게 된다. 상기 박막 트랜지스터 어레이는 액정 표시 장치의 발광 특성에 중요한 영향을 미친다. 따라서 상기 박막 트랜지스터 어레이의 불량을 조기에 발견하고 상기 액정 패널의 특성 평가를 용이하게 하기 위하여 박막 트랜지스터(TFT)의 제조 단계에서 상기 박막 트랜지스터(TFT)의 문턱 전압(Vth)을 측정하는 기술이 요구된다.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 본 발명이 해결하고자 하는 과제는 표시장치의 제조 단계에서, 특히 박막 트랜지스터 어레이가 완성된 단계에서 바로 박막 트랜지스터의 문턱 전압 측정이 가능하도록 하여, 표시 장치의 불량을 조기에 발견하고, 패널의 특성을 평가할 수 있는 박막 트랜지스터의 문턱전압 측정 장치 및 그 측정 방법을 제공하는 것이다.

상술한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치는, 게이트 전극이 게이트 라인에 접속되고, 소스 전극이 데이터 라인에 접속된 박막 트랜지스터 및 상기 박막 트랜지스터의 드레인 전극과 공통 신호 라인 사이에 형성된 커패시터를 포함하는 단위 셀의 게이트 라인에 게이트 신호를 인가하는 게이트 조절부, 공통 신호 라인에 공통 전압을 인가하는 공통 신호부 및 데이터 라인에 데이터 전압을 공급하여 박막 트랜지스터를 통해 커패시터에 픽셀 전압을 충전시킨 후, 커패시터에 충전된 셀 전압을 박막 트랜지스터를 통해 읽어 내어 상기 박막 트랜지스터의 문턱 전압을 검출하는 전압 공급 및 검출부를 포함한다.

상기 전압 공급 및 검출부는, 데이터 라인에 데이터 전압을 공급하여 박막 트랜지스터를 통해 커패시터에 전하를 충전하는 전압 공급부, 커패시터에 충전된 전하량을 측정하여 출력하는 검출부 집적 회로, 상기 검출부 집적 회로에서 출력된 신호를 디지털 신호로 변환하여 상기 변환된 디지털 신호가 수집되도록 하는 아날로그-디지털 변환기 및 상기 전압 공급부 또는 상기 검출부 집적 회로가 상기 데이터 라인에 선택적으로 접속되도록 스위칭하는 스위칭부를 포함한다.

또한 상술한 목적을 달성하기 위하여 본 발명이 적용된 박막 트랜지스터의 문턱 전압 측정 방법은, 상기 박막 트랜지스터의 게이트 전극에 Vgf의 게이트 전압을 인가하고, 상기 스토리지 커패시터의 다른 일측에 공통 전압을 인가하고, 상기 박막 트랜지스터의 소스 전극에 Vdf의 데이터 전압을 인가하여, 상기 커패시터에 픽셀 전압을 충전하는 전압 충전 단계 및 상기 박막 트랜지스터의 게이트 전극에 Vgr(Vgr>Vgf)의 게이트 전압을 인가하고, 상기 스토리지 커패시터의 일측에 공통 전압을 인가하고, 상기 박막 트랜지스터의 소스 전극에 Vdo의 초기 데이터 전압을 인가하여, 상기 스토리지 커패시터에 저장된 전하량을 검출하여, 박막 트랜지스터의 문턱 전압을 도출하는 전압 검출 단계를 포함한다.

상기 전압 검출 단계는, 상기 커패시터에 저장된 전하량을 출력하는 단계, 상기 출력된 전하량(Q)과, 상기 제 1 게이트 전압(Vgf), 초기 데이터 전압(Vd0) 및 상기 커패시터의 커패시턴스(Cst) 를 이용하여 박막 트랜지스터의 문턱 전압을 계산하고, 상기 계산된 문턱 전압에서 편차를 보정하는 단계를 포함한다.

본 발명에 따르면, 박막 트랜지스터 어레이를 형성한 후 다른 공정을 진행하기 전에 바로 각 박막 트랜지스터의 문턱 전압 특성을 평가할 수 있다. 그에 따라, 박막 트랜지스터의 불량을 조기에 검출할 수 있어 제조비용이 절감된다.

도 1은 일반적인 액정 표시 장치를 도시한 것이다.
도 2는 본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치의 실시예를 도시한 것이다.
도 3은 전압 충전 단계에서 게이트 전압 및 데이터 전압이 인가됨에 따라 픽셀 전압이 형성되는 것을 도시한 그래프이다.
도 4는 전압 검출 단계에 인가되는 각 전압 및 픽셀 전압의 변화를 그래프로 나타낸 것이다.
도 5는 본 발명의 구성요소인 전압 공급 및 검출부 내 검출부 집적 회로를 상세히 도시한 것이다.
도 6 은 전압 검출단계에서의 검출 전압의 변화를 나타내는 그래프이다.
도 7a는 측정된 전하량으로부터 계산된 문턱 전압을 도시한 그래프이며, 도7b 는 계산된 문턱 전압의 값과 실제 측정치를 비교한 그래프이다.
도 8a는 데이터 전압이 15V, 게이트 전압이 13V 이며, 편차가 -0.25V일 때 문턱 전압의 크기에 따른 픽셀 전압의 크기를 도시한 것이며, 도 8b는 문턱 전압의 변화에 따른 픽셀 전압의 차이를 꺾은선으로 도시한 그래프이다.
도 9는 복수 개의 데이터 라인이 검출부 집적 회로에 연결되고, 복수 개의 게이트 라인이 게이트 조절부에 연결된 것을 도시한 것이다.

도 2는 본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치의 실시예를 도시한 것이다. 도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 문턱 전압 검출 장치는, 표시 패널 내부의 단위 픽셀에 각각 구비된 박막 트랜지스터(TFT)의 게이트 전극에 연결된 게이트 라인(GL)에 게이트 신호를 공급하는 게이트 조절부(10)와, 상기 박막 트랜지스터(TFT)의 드레인 전극과 일측 전극이 접속된 커패시터(Cst)의 다른 전극에 공통 신호 라인(60)을 통하여 공통 신호(Vcom)를 공급하는 공통 신호부(30), 상기 박막 트랜지스터(TFT)의 소스 전극에 연결된 데이터 라인(DL)에 데이터 전압을 공급하고, 상기 커패시터(Cst)에 저장된 전하량을 검출하는 전압 공급 및 검출부(20)를 포함한다.

상기와 같은 본 발명에 따른 박막 트랜지스터 문턱 전압 검출 장치의 동작 원리는, 문턱 전압을 측정하고자 하는 박막 트랜지스터(TFT)를 통해 커패시터(Cst)에 픽셀 전압(Vp)을 충전하고, 박막 트랜지스터(TFT)의 문턱 전압 특성에 따라 상기 커패시터(Cst)에 다르게 충전된 전압을 검출하는 것이다. 그에 따라 상기 커패시터에는 상기 박막 트랜지스터(TFT)의 문턱 전압(Vth)의 영향에 의해 픽셀 전압(Vp)이 저장되고, 전압 공급 및 검출부를 통하여 상기 픽셀 전압을 읽어낸다. 이 때, 픽셀 내부에 인가되는 전압은 수학식 1 과 같은 특성을 가지게 된다.

<수학식 1>

Vp - Vcom = Vgate - Vcom - Vth

여기서, 게이트 전압(Vgate) 및 공통 전압(Vcom)은 게이트 조절부 및 공통 신호부에서 각 픽셀에 동일한 크기로 인가하므로, Vgate - Vcom 은 전 픽셀에서 동일한 값을 가지게 된다. 따라서, 픽셀 전압(Vp)을 알게 되면 상기 수학식 1을 통하여 각 픽셀의 박막 트랜지스터의 문턱 전압을 도출할 수 있는 것이다.

상기 문턱 전압을 측정하기 위하여 본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치는 전압 충전 단계 및 전압 검출 단계로 나뉘어 구동된다. 본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치는 각종 표시 장치를 포함한 다양한 분야에 적용이 가능하지만, 설명의 편의상 아래에서는 액정 표시 장치에 적용한 예를 설명하도록 한다.

전압 충전 단계에서는, 게이트 조절부(10)를 통하여 박막 트랜지스터(TFT)의 게이트 전극에 게이트 전압(Vgf)을 인가하고, 공통 신호부(30)를 통하여 커패시터(Cst)의 일측에 공통 전압(Vcom)을 인가한다. 그리고 전압 공급 및 검출부(20)를 통해 상기 박막 트랜지스터의 소스 전극에 데이터 전압(Vd)을 인가한다. 이 때의 각 전압은 상기 박막 트랜지스터(TFT)가 온 상태가 되고, 상기 커패시터(Cst)가 충전이 되기에 충분한 정도의 크기로 인가하여야 한다.

도 3은 전압 충전 단계에서 게이트 전압 및 데이터 전압이 인가됨에 따라 픽셀 전압이 형성되는 것을 도시한 그래프이다. 이 때 수학식 1을 통해 유도한 픽셀 전압(Vp)의 크기는 아래의 수학식 2와 같다.

<수학식 2>

Vp = Vgf - Vth

다시 말하면, 픽셀 전압(Vp)은 게이트 전압(Vgf)와, 박막 트랜지스터의 문턱 전압(Vth)에 의해 정해지며, 게이트 전압(Vgf)은 일정하므로, 픽셀 전압(Vp)은 문턱 전압(Vth)에 따라 각 픽셀마다 서로 다르게 형성된다.

이 때, 상기 커패시터(Cst)에 인가되는 데이터 전압이 Vd0 에서 Vdf 사이인 경우, 픽셀 전압은 Vd0 에서 Vgf - Vth 사이로 형성된다.

즉, 데이터 전압이 Vd0에서 Vdf로 바뀌면, 상기 커패시터(Cst)에 인가되는 픽셀 전압은 Vd0에서 (Vgf-Vth)로 각 픽셀 트랜지스터의 문턱 전압에 따라 달라지게 된다.

전압 형성단계에서는, 데이터 전압(Vdf)이 게이트 전압(Vgf)과 같거나 높은 구간을 포함하여야 한다. 그러나 공통 전압(Vcom)은 제한이 없으며, Vd0와 같은 값을 가져도 무방하다.

전압 형성단계에서, 픽셀 전압(Vp)이 커패시터(Cst)에 인가됨에 따라 상기 커패시터(Cst)에는 수학식 3과 같은 크기의 전하(Q)가 저장된다.

<수학식 3>

Q = Cst(Vp - Vd0)

즉, 전압 충전 단계에서, 커패시터(Cst)에는 픽셀 전압에서 초기 데이터 전압의 차이값에 커패시터(Cst)의 커패시턴스(Cst)를 곱한 양만큼의 전하가 저장된다.

전압 검출 단계에서는 상기 커패시터(Cst)에 저장된 전하량(Q)을 전압 공급 및 검출부(20)로 이동시켜 측정함으로써 박막 트랜지스터(TFT)의 문턱 전압(Vth)을 측정한다.

도 4는 전압 검출 단계에 인가되는 각 전압 및 픽셀 전압(Vp)의 변화를 그래프로 나타낸 것이다. 전압 검출 단계에서는 상기 게이트 조절부(10)를 통해 박막 트랜지스터(TFT)의 게이트 전극에 게이트 전압(Vgr)이 인가되고, 전압 공급 및 검출부(20)를 통해 박막 트랜지스터(TFT)의 소스 전극에 Vd0 의 크기로 데이터 전압이 인가된다. 또한 상기 공통 신호부(30)를 통해 상기 커패시터(Cst)의 일측에 공통 전압(Vcom)이 인가된다.

전압 검출 단계의 게이트 전압(Vgr)은 문턱 전압(Vth)의 크기에 영향을 받지 않도록 하기 위해 전압 충전 단계의 게이트 전압(Vgf)보다 높게 인가하는 것이 바람직하다.

이 때 상기 박막 트랜지스터(TFT)는 온 상태가 되고, 상기 커패시터(Cst)에 저장된 전하(Q)는 박막 트랜지스터(TFT)의 채널 영역 및 데이터 라인(DL)을 지나 전압 공급 및 검출부(20)로 이동한다. 그에 따라 픽셀 전압(Vp)은 상기 커패시터(Cst)가 점차 방전됨에 따라 초기 데이터 전압(Vd0)의 수준까지 점차 감소한다.

전압 검출 단계에서 상기 커패시터(Cst)에 저장된 전하(Q)는 모두 상기 전압 공급 및 검출부(20)로 이동하므로, 상기 커패시터(Cst)로부터 전압 공급 및 검출부(20)로 이동한 전하량(Q)은 상기 수학식 3 과 같다.

상기 수학식 3을 상기 수학식 2 에 대입하면, 수학식 4 가 도출된다.

<수학식 4>

Vth = Vgf - Vd0 - Q/Cst

수학식 4 에서, 게이트 전압(Vgf), 데이터 초기전압(Vd0) 및 커패시터(Cst)의 커패시턴스(Cst)는 정해져 있으므로, 결과적으로 상기 커패시터(Cst)에 저장된 전하량(Q)을 측정하면 상기 박막 트랜지스터(TFT)의 문턱 전압(Vth)을 알 수 있게 되는 것이다.

따라서 본 발명은 커패시터(Cst)로부터 전압 공급 및 검출부(20)로 전하를 이동시켜 상기 커패시터(Cst)에 저장된 전하량(Q)을 측정하고, 이를 통하여 문턱 전압(Vth)을 계산하는 특징을 가진다. 아래에는 전압 공급 및 검출부(20)에서 상기 전하량 (Q)을 측정하는 방법이 개시되어 있다.

도 5는 본 발명의 구성요소인 전압 공급 및 검출부(20) 내 검출부 집적 회로(21)를 상세히 도시한 것이다. 상기 검출부 집적 회로(21)는, 반전 입력단자가 커패시터(Cst)와 접속되어 있으며, 비반전 입력 단자가 접지 전압(Vd0)과 접속되어 있고, 출력 단자가 아날로그/디지털 변환기(A/D Converter)에 접속되어 있는 연산 증폭기(22) 및 상기 연산 증폭기(22)의 반전 입력단자와 출력단자 사이에 병렬로 연결된 피드백 커패시터(Cf)를 구비함을 그 특징으로 한다.

데이터 라인(DL)은 스위칭부(25)를 통해 전압 공급부(24) 또는 검출부 집적 회로에(21) 선택적으로 접속된다.

다시 말하면, 상기 전압 공급 및 검출부(20)은 스위칭부(25)를 포함하며, 상기 스위칭부(25)에서는 데이터 라인이 스위치를 통하여 전압 공급부(24) 또는 검출 집적 회로(21)에 선택적으로 접속된다. 전압 충전 단계에서 상기 데이터 라인(DL)은 전압 공급부(24)에 연결되며, 상기 전압 공급부(24)는 상기 데이터 라인(DL)을 통하여 커패시터(Cst)에 Vdf의 전압을 인가하여 커패시터(Cst)를 충전시키고, 전압 검출단계에서 상기 데이터 라인(DL)은 검출부 집적 회로(21)와 접속되어 상기 커패시터(Cst)로부터의 전하를 검출부 집적 회로(21)로 운반한다.

도 6 은 전압 검출단계에서의 검출 전압(V0)의 변화를 나타내는 그래프이다. 도 6 에 나타난 바와 같이, 일반적으로 상기 연산 증폭기의 출력 단자의 초기 전압(V0)은 초기 데이터 전압(Vd0)과 같은 값으로 한다. 또한 피드백 커패시터(Cf)의 양단도 0V로 초기화한다.

이 때, 게이트 전압(Vgr)이 인가되고, 데이터 전압(Vd0)은 초기 단계 그대로 유지되며, 그에 따라 상기 커패시터(Cst)에 저장되어 있던 전하가 검출부 집적 회로(21)의 피드백 커패시터(Cf)로 이동하여 피드백 커패시터(Cf)의 양단에 전압이 형성된다.

커패시터(Cst)로부터 인가되는 픽셀 전압(Vp)은 커패시터(Cst)가 방전되면서 점차 Vd0로 감소하게 된다. 그에 따라 검출부 집적 회로(21)의 출력 단자의 전압(V0)은 점차 상승하여 검출 전압(V0)에 이르게 된다. 상기 검출 전압(V0)과 커패시터(Cst)로부터 상기 피드백 커패시터(Cf)로 이동해 온 전하량(Q)과의 관계는 아래 수학식 5 와 같다.

<수학식 5>

V0-Vd0 = -Q/Cf

검출부 집적 회로(21)서는 상기 수학식 5 에 따라 상기 검출 전압(V0)을 읽어 커패시터(Cst)로부터 피드백 커패시터(Cf)로 이동해 온 전하량(Q)을 측정한다.

앞서 설명한 바와 같이 전압 검출단계에서 커패시터(Cst)에 축적된 전하(Q)는 검출부 집적 회로(21)의 피드백 커패시터(Cf)로 이동한다. 이 때 피드백 커패시터에 축적된 전하량(Q)은 양수이므로, 상기 수학식 4에 의하면 전하량(Q)이 클수록 문턱 전압(Vth)이 낮아지게 된다.

도 7a는 측정된 전하량(Q)으로부터 계산된 문턱 전압(Vth) 그래프이며, 도7b 는 계산된 문턱 전압의 값(Simulated Vth)과 실제 측정치(Vth)를 비교한 그래프이다. 도7a 을 통하여 문턱 전압(Vth)이 커패시터(Cst)의 전하량에 반비례함을 알 수 있으며, 도 7b를 통하여 측정된 전하량으로부터 실제 문턱 전압을 계산한 값을 비교해볼 때 약간의 편차가 있지만, 비교적 정확한 것을 알 수 있다.

다음은, 상기 편차의 보정 방법에 대하여 설명한다.

상기 수학식 2 에서 언급한 바와 같이, 이론상으로 픽셀 전압(Vp)은 게이트 전압(Vgate)과 문턱 전압(Vth)의 차이에 해당한다. 그런데, 실제 픽셀 전압(Vp)은 이론상 수치와 비교했을 때 어느 정도의 편차(a)를 가질 수 밖에 없다. 따라서 그 편차(a)를 보정하여 수학식으로 나타내면 수학식 6과 같다.

<수학식 6>

Vp = Vgf - Vth + a

도 8a는 데이터 전압(Vdf)이 15V, 게이트 전압(Vgf)이 13V 이며, 편차(a)가 -0.25V일 때 문턱 전압(Vth)의 크기에 따른 픽셀 전압(Vp)의 크기를 도시한 것이며, 도 8b는 문턱 전압의 변화에 따른 픽셀 전압의 차이를 꺾은선으로 도시한 그래프이다. 문턱 전압은 -2V부터 3V까지 가변된다.

도 8a 및 8b 에 도시된 그래프 중 한 지점의 예를 들어, 문턱 전압(Vth)이 3V 일 때, 픽셀 전압(Vp)은 약 9.8V이며, 그외 다른 문턱전압(Vth)을 가진 경우에도 상기 수학식 6 에 의해 도출된 값에 대응되는 픽셀 전압(Vp)을 가지는 것을 알 수 있다.

결국, 본원발명의 실시예에 따른 박막 트랜지스터의 문턱 전압(Vp) 검출 방법은, 전압 충전 단계에서 커패시터(Cst)에 픽셀 전압(Vp)을 저장하고, 전압 검출 단계에서 상기 커패시터로(Cst)부터 상기 검출부 집적 회로(21)의 피드백 커패시터(Cf)로 흐르는 전하량(Q)을 연산 증폭기(22)를 이용하여 측정하고, 이를 통하여 픽셀 전압(Vp)을 산출해 내어 상기 픽셀 전압(Vp)을 수학식 6에 대입하여 박막 트랜지스터의 문턱 전압(Vth)을 도출하는 것을 그 특징으로 한다.

상기와 같이 검출된 전하량(Q)은 상기 검출부 집적 회로로부터 아날로그 신호인 검출 전압(V0)으로 출력되며, 상기 검출 전압(V0)은 상기 아날로그-디지털 변환기(23)를 거쳐서 디지털 신호로 변환되어 수집되고, 이를 통하여 박막 트랜지스터의 문턱 전압(Vth)을 도출한다.

상기 문턱 전압(Vth)을 도출하는 데 있어서, 각 구성 요소는 액정 패널(2)의 패드를 통해 픽셀 전체 또는 일부와 접속된다. 따라서 전압 형성기에 게이트 조절부(10)로부터의 게이트 조절 신호는 다수의 게이트 라인(GL)에 공통으로 인가될 수 있으며, 검출 단계에서는 한 라인씩 스캔이 가능하다.

도 9는 복수 개의 데이터 라인(DL1-DL4)이 전압 공급 및 검출부(20)에 연결되고, 복수 개의 게이트 라인(GL1-GL4)이 게이트 조절부(10)에 연결된 것을 도시한 것이다.

도 9에서 도시한 것과 같이, 본 발명이 적용된 액정 표시 장치는 검출부 집적 회로(21)에 여러 개의 데이터 라인(DL)을 연결하여 동시에 여러 픽셀의 박막 트랜지스터(TFT)의 문턱 전압을 측정하거나, 각 픽셀의 문턱 전압의 평균 문턱 전압을 측정하는 것이 가능하다.

다시 말하면, 본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치는 검출 단계에서 하나의 수평 라인상에 있는 전체 픽셀의 문턱 전압을 측정할 수 있으며, 하나의 수평 라인 상에 있는 전체 픽셀의 문턱 전압의 평균 전압을 측정하는 것도 가능하다.

상기 게이트 조절부(10)은 액정 패널(2)의 내부에 형성될 수 있으며, 상기 전압 공급부(24)는 데이터 드라이버(4)일 수 있다. 즉, 게이트 드라이버(6)가 패널에 집적되는 경우 측정 장치의 게이트 조절부(10)는 내장 게이트 드라이버(6)에 조절 신호를 공급한다. 또한, 전압 공급부 및 검출부(20)의 일부는 데이터 드라이버(4)에 포함될 수 있다.

상기와 같은 본 발명의 특징으로 인하여, 본 발명이 적용된 표시 장치는, 제조 공정 내의 박막 트랜지스터를 형성하는 단계에서 바로 문턱 전압 특성 평가가 가능하다. 그에 따라, 불량을 조기에 검출할 수 있어 제조비용이 절감되고, 패널의 특성을 평가하기가 용이하다. 또한 전압 형성기에는 작은 픽셀 내부의 커패시터를 충전하고, 전압 검출기에는 상기 박막 트랜지스터가 선형 영역에서 동작하기 때문에 상기 박막 트랜지스터의 문턱 전압 검출 속도가 향상된다.

본 발명에 따른 박막 트랜지스터의 문턱 전압 측정 장치는 IZO, IGZO 등의 산화물 반도체를 이용한 박막 트랜지스터(Oxide TFT)의 문턱 전압을 측정할 경우 상기 문턱 전압 검출 속도는 더욱 향상된다.

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시예와 동일한 구성 및 작용에만 국한되지 않고, 여러 가지 변형이 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.

2 : 액정 패널 4 : 데이터 드라이버
6 : 게이트 드라이버 8 : 타이밍 컨트롤러
TFT : 박막 트랜지스터 Cst : 커패시터
10 : 게이트 조절부 20 : 전압 공급 및 검출부
30 : 공통 신호부 100 : 패널에 속한 단위 픽셀
GL : 게이트 라인 DL : 데이터 라인
60 : 공통 신호 라인 21 : 검출부 집적 회로
22 : 연산 증폭기 Cf : 피드백 커패시터
23 : 아날로그/디지털 변환기 24 : 전압 공급부
25 : 스위칭부

Claims

게이트 전극이 게이트 라인에 접속되고, 소스 전극이 데이터 라인에 접속된 박막 트랜지스터 및 상기 박막 트랜지스터의 드레인 전극과 공통 신호 라인 사이에 형성된 커패시터를 포함하는 단위 셀에 있어서,
상기 게이트 라인에 게이트 신호를 인가하는 게이트 조절부,;
상기 공통 신호 라인에 공통 전압을 인가하는 공통 신호부,;
상기 데이터 라인에 데이터 전압을 공급하여 상기 박막 트랜지스터를 통해 상기 커패시터에 픽셀 전압을 충전시킨 후, 상기 커패시터에 충전된 셀 전압을 상기 박막 트랜지스터를 통해 읽어 내어 상기 박막 트랜지스터의 문턱 전압을 검출하는 전압 공급 및 검출부를 포함한 것을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 장치.
청구항 1 에서,
상기 전압 공급 및 검출부는,
상기 데이터 라인에 데이터 전압을 공급하여 상기 박막 트랜지스터를 통해 상기 커패시터에 전하를 충전하는 전압 공급부,;
상기 커패시터에 충전된 전하량을 측정하여 출력하는 검출부 집적 회로,;
상기 검출부 집적 회로에서 출력된 신호를 디지털 신호로 변환하여 상기 변환된 디지털 신호가 수집되도록 하는 아날로그-디지털 변환기,; 및
상기 전압 공급부 또는 상기 검출부 집적 회로가 상기 데이터 라인에 선택적으로 접속되도록 스위칭하는 스위칭부를 포함함을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 장치.
청구항 2 에서,
상기 검출부 집적 회로는,
상기 커패시터에 반전 입력 단자가 접속되고, 비반전 입력 단자가 접지되어 상기 커패시터로부터의 픽셀 전압을 입력받아 증폭시키는 연산 증폭기,; 및
상기 연산 증폭기의 반전 입력 단자와 출력 단자 사이에 병렬로 접속되어 상기 픽셀 전압을 저장하는 피드백 커패시터를 포함함을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 장치.
청구항 1 에서,
상기 박막 트랜지스터는 산화물 반도체 소자인 것을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 장치.
청구항 1에서, 상기 단위 셀이 매트릭스 형태로 배열된 경우,
상기 게이트 조절부는,
복수 개의 게이트 라인과 접속되고,
각 게이트 라인은, 하나의 수평 라인상에 위치한 복수 개의 셀 내부의 박막 트랜지스터의 게이트 전극과 접속되고,
상기 전압 공급 및 검출부는,
복수 개의 데이터 라인과 접속되고,
각 데이터 라인은,
하나의 수직 라인 상에 위치한 복수 개의 셀 내부의 박막 트랜지스터의 소스 전극과 접속된 것을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 장치.
박막 트랜지스터 및 상기 박막 트랜지스터의 드레인 전극에 일측 전극이 접속된 커패시터를 포함한 단위 셀의 상기 박막 트랜지스터의 문턱 전압 측정 방법에 있어서,
상기 박막 트랜지스터의 게이트 전극에 제 1 게이트 전압(Vgf)을 인가하고,
상기 커패시터의 다른 일측 전극에 공통 전압을 인가하고, 상기 박막 트랜지스터의 소스 전극에 데이터 전압(Vdf)을 인가하여, 상기 커패시터에 픽셀 전압을 충전하는 전압 충전 단계,; 및
상기 박막 트랜지스터의 게이트 전극에 제 2 게이트 전압을 인가하고, 상기 커패시터의 다른 일측 전극에 공통 전압을 인가하고, 상기 커패시터에 충전된 전하량을 검출하여, 박막 트랜지스터의 문턱 전압을 도출하는 전압 검출 단계를 포함한 것을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 방법.
청구항 6 에서,
상기 전압 검출 단계는,
상기 커패시터에 저장된 전하량을 출력하는 단계,
상기 출력된 전하량(Q)과, 상기 제 1 게이트 전압(Vgf), 초기 데이터 전압(Vd0) 및 상기 커패시터의 커패시턴스(Cst), 및 수학식 4 에 의해 상기 박막 트랜지스터의 문턱 전압을 계산하고, 상기 계산된 문턱 전압에서 편차를 보정하는 단계를 포함하고,
상기 수학식 4. 는,
Vth = Vgf - Vd0 - Q/Cst
임을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 방법.
청구항 6 에서,
상기 전압 충전 단계에서는 상기 데이터 전압이 상기 제 1 게이트 전압과 같거나 상기 제 1 게이트 전압보다 높은 구간을 포함하고,
상기 전압 검출 단계에서, 상기 제 2 게이트 전압의 최대 크기는 상기 제 1 게이트 전압의 최대 크기보다 큰 것을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 방법.
청구항 6에서,
상기 단위 셀이 매트릭스 형태로 배열된 경우,
상기 전압 충전 단계는 복수 개의 단위 셀 전부 또는 일부에 대하여 동시에 실시할 수 있으며,
상기 전압 검출 단계는,
수평 라인상에 위치한 하나의 게이트 라인에 각 박막 트랜지스터의 게이트 전극이 연결되고, 상기 각 박막 트랜지스터의 소스 전극에 서로 다른 데이터 라인이 연결된 복수 개의 단위 셀 전부 또는 일부에 대하여 동시에 실시하여 상기 복수 개의 단위 셀 각각의 상기 문턱 전압을 측정하거나, 상기 복수 개의 단위 셀 각각의 상기 문턱 전압의 평균 전압을 구하는 것을 특징으로 하는 박막 트랜지스터의 문턱 전압 측정 방법.