KR102146640B1 - Radical oxidation process for fabricating a nonvolatile charge trap memory device - Google Patents

Radical oxidation process for fabricating a nonvolatile charge trap memory device Download PDF

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Abstract

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 설명된다. 방법은, 폴리실리콘 채널을 오버라잉하는 터널 산화물층을 형성하기 위해 기판에 제 1 산화 프로세스를 적용하는 단계; 및 질화물을 포함하는 산소-리치 제 1 층 및 상기 제 1 층 상에 질화물을 포함하는 산소-린 제 2 층을 포함하는 다중층 전하 저장층을 터널 산화물층 위에 형성하는 단계를 포함한다. 그 다음, 제 2 층의 일부를 소모하고 다중층 전하 저장층을 오버라잉하는 고온 산화물(HTO)층을 형성하기 위해, 기판에 제 2 산화 프로세스가 적용된다. 제 1 층의 화학량 조성은 제 1 층에 실질적으로 트랩이 없게 하고, 제 2 층의 화학량 조성은 제 2 층에 트랩이 조밀해지게 한다. 제 2 산화 프로세스는 ISSG(In-Situ Steam Generation)를 이용하는 라디칼 산화 프로세스 또는 플라즈마 산화 프로세스를 포함할 수 있다.A method for manufacturing a nonvolatile charge trap memory device is described. The method includes applying a first oxidation process to a substrate to form a tunnel oxide layer overlying a polysilicon channel; And forming a multilayer charge storage layer on the tunnel oxide layer including an oxygen-rich first layer including nitride and an oxygen-lean second layer including nitride on the first layer. Then, a second oxidation process is applied to the substrate to form a high temperature oxide (HTO) layer that consumes part of the second layer and overlies the multilayer charge storage layer. The stoichiometric composition of the first layer makes the first layer substantially free of traps, and the stoichiometric composition of the second layer causes the trap to become denser in the second layer. The second oxidation process may include a radical oxidation process or a plasma oxidation process using In-Situ Steam Generation (ISSG).

Description

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 라디칼 산화 프로세스{RADICAL OXIDATION PROCESS FOR FABRICATING A NONVOLATILE CHARGE TRAP MEMORY DEVICE}RADICAL OXIDATION PROCESS FOR FABRICATING A NONVOLATILE CHARGE TRAP MEMORY DEVICE}

본 출원은 공동 계류중인 미국 출원 제 12/197,466호의 일부 계속출원이며, 상기 미국 출원은, 2007년 5월 25일에 출원된 미국 가특허출원 제 60/940,139호 및 2007년 11월 9일에 출원된 미국 가출원 제 60/986,637호에 대해 35 U.S.C.119(e)하의 우선권 이익을 주장하는 2008년 5월 21일에 출원된 미국 출원 제 12/124,855호의 계속 출원이고, 이들 모두는 인용에 의해 본원에 통합된다.This application is a continuation in part of the co-pending U.S. Application No. 12/197,466, the U.S. Provisional Patent Application No. 60/940,139 filed May 25, 2007, and November 9, 2007. US Provisional Application No. 60/986,637 is a continuation application of US Application No. 12/124,855 filed May 21, 2008 claiming priority benefit under 35 USC119(e), all of which are incorporated herein by reference. Is integrated.

본 발명의 실시예들은, 반도체 제조 분야, 상세하게는, 반도체 디바이스 제조에 관한 것이다.Embodiments of the present invention relate to the field of semiconductor manufacturing, in particular, to semiconductor device manufacturing.

과거 수십년 동안, 집적 회로들의 피쳐(feature)들의 스케일링은 계속 성장하는 반도체 산업 뒤에서 추진력이 되어 왔다. 점점 더 작은 피쳐들에 대한 스케일링은, 반도체 칩들의 제한된 리얼 에스테이트(real estate) 상에서 증가된 밀도들의 기능 유닛들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 감소시키는 것은, 칩 상에서 증가된 수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 물품들의 제조에 적합하다. 그러나, 더 큰 용량을 위한 드라이브가 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화하기 위한 필요성이 점점 더 중요해지고 있다.In the past decades, scaling of features in integrated circuits has been the driving force behind the ever-growing semiconductor industry. Scaling for increasingly smaller features enables increased densities of functional units on the limited real estate of semiconductor chips. For example, reducing the transistor size allows for the integration of an increased number of memory devices on a chip, making it suitable for the manufacture of articles with increased capacity. However, drives for larger capacities are not without problems. The need to optimize the performance of each device is becoming increasingly important.

비휘발성 반도체 메모리들은 통상적으로, 적층된 플로팅(floating) 게이트 타입 전계 효과 트랜지스터들을 이용한다. 이러한 트랜지스터들에서, 전자들은, 메모리 셀이 형성되는 기판의 바디(body) 영역을 접지하고 제어 게이트를 바이어싱함으로써, 프로그래밍될 메모리 셀의 플로팅 게이트로 주입된다. ONO(oxide-nitride-oxide) 스택은, SONOS(semiconductor-oxide-nitride-oxide-semiconductor) 트랜지스터에서와 같이 전하 저장층으로 이용되거나, 분리 게이트 플래쉬 트랜지스터(split gate flash transistor)에서와 같이 플로팅 게이트와 제어 게이트 사이의 분리층으로 이용된다. 도 1은 종래의 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.Nonvolatile semiconductor memories typically use stacked floating gate type field effect transistors. In these transistors, electrons are injected into the floating gate of the memory cell to be programmed by grounding the body region of the substrate on which the memory cell is formed and biasing the control gate. The ONO (oxide-nitride-oxide) stack is used as a charge storage layer as in a SONOS (semiconductor-oxide-nitride-oxide-semiconductor) transistor, or a floating gate and a floating gate as in a split gate flash transistor. It is used as a separation layer between control gates. 1 shows a cross-sectional view of a conventional nonvolatile charge trap memory device.

도 1을 참조하면, 반도체 디바이스(100)는, 실리콘 기판(102) 상에 형성된 종래의 ONO 부분(106)을 포함하는 SONOS 게이트 스택(104)을 포함한다. 반도체 디바이스(100)는, 채널 영역(112)을 정의하기 위해, SONOS 게이트 스택(104)의 양측에 소스 및 드레인 영역들(110)을 더 포함한다. SONOS 게이트 스택(104)은, ONO 부분(106) 위에 형성되어 ONO 부분(106)과 접촉하는 폴리실리콘 게이트층(108)을 포함한다. 폴리실리콘 게이트층(108)은 ONO 부분(106)에 의해 실리콘 기판(102)으로부터 전기 절연된다. ONO 부분(106)은 통상적으로, 터널 산화물층(106A), 질화물 또는 산질화물 전하 트랩층(106B), 및 질화물 또는 산질화물층(106B)을 오버라잉하는 최상부 산화물층(106C)을 포함한다.Referring to FIG. 1, semiconductor device 100 includes a SONOS gate stack 104 including a conventional ONO portion 106 formed on a silicon substrate 102. The semiconductor device 100 further includes source and drain regions 110 on both sides of the SONOS gate stack 104 to define the channel region 112. The SONOS gate stack 104 includes a polysilicon gate layer 108 formed over the ONO portion 106 and in contact with the ONO portion 106. The polysilicon gate layer 108 is electrically insulated from the silicon substrate 102 by the ONO portion 106. The ONO portion 106 typically includes a tunnel oxide layer 106A, a nitride or oxynitride charge trap layer 106B, and a top oxide layer 106C overlying the nitride or oxynitride layer 106B.

종래의 SONOS 트랜지스터들이 갖는 하나의 문제점은 질화물 또는 산질화물층(106B)에서 열악한 데이터 보유력이고, 이는, 이 층을 통한 누설 전류로 인해 몇몇 애플리케이션들에서 반도체 디바이스(100)의 수명 및 반도체 디바이스(100)의 이용을 제한한다.One problem with conventional SONOS transistors is poor data retention in the nitride or oxynitride layer 106B, which is due to the leakage current through this layer, which leads to the lifetime of the semiconductor device 100 and the semiconductor device 100 in some applications. Limit the use of ).

본 발명의 실시예들은 제한이 아닌 예시로서, 첨부하는 도면들의 도면에서 예시된다:
도 1은, 종래의 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 2는, 본 발명의 실시예에 따른 배치(batch)-프로세싱 툴의 산화 챔버의 단면도를 도시한다.
도 3은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 4a는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(302)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 4b는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(304)에 대응하는, 차단 유전체층을 갖는 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 5는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 6a는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(502)에 대응하는 기판의 단면도를 도시한다.
도 6b는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(504)에 대응하는, 제 1 유전체층이 형성된 기판의 단면도를 도시한다.
도 6c는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(508)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 6d는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(510)에 대응하는, 차단 유전체층을 갖는 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 6e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 7a는, 본 발명의 실시예에 따라 제 1 및 제 2 노출된 크리스탈 평면들을 포함하는 기판의 단면도를 도시한다.
도 7b는, 본 발명의 실시예에 따라, 제 1 및 제 2 노출된 크리스탈 평면들을 포함하고, 유전체층이 형성된 기판의 단면도를 도시한다.
도 8은, 본 발명의 실시예에 따른, 클러스터 툴에서 프로세스 챔버들의 어레인지먼트를 도시한다.
도 9는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 10a는, 본 발명의 실시예에 따른 기판의 단면도를 도시한다.
도 10b는, 본 발명의 실시예에 따라, 도 4의 흐름도로부터의 동작(402)에 대응하는, 터널 유전체층이 형성된 기판의 단면도를 도시한다.
도 10c는, 본 발명의 실시예에 따라, 도 4의 흐름도로부터의 동작(406)에 대응하는, 기판 상에 형성된 전하 트랩층을 갖는 기판의 단면도를 도시한다.
도 10d는, 본 발명의 실시예에 따라, 도 4의 흐름도로부터의 동작(408)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다.
도 10e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 11은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 12a는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(602)에 대응하는, 터널 유전체층이 형성된 기판의 단면도를 도시한다.
도 12b는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(606)에 대응하는, 전하 트랩층의 산소-리치(oxygen-rich) 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다.
도 12c는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(610)에 대응하는, 전하 트랩층의 실리콘-리치 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다.
도 12d는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(612)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다.
도 12e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 13a는, 본 발명의 실시예에 따라 제 1 및 제 2 노출된 크리스탈 평면들을 포함하는 기판의 단면도를 도시한다.
도 13b는, 본 발명의 실시예에 따라, 제 1 및 제 2 크리스탈 평면들을 포함하고, 유전체층이 형성된 기판의 단면도를 도시한다.
도 14는, ONONO 스택을 포함하는 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 15는, 본 발명의 실시예에 따라 ONONO 스택을 포함하는 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 16a는, 분리 전하 트랩 영역을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 16b는, 도 16a의 비평면 멀티게이트 디바이스의 단면도를 도시한다.
도 17a 및 도 17b는, 분리 전하 트랩 영역 및 수평 나노와이어 채널을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 17c는, 도 17a의 비평면 멀티게이트 디바이스들의 수직 스트링의 단면도를 도시한다.
도 18a 및 도 18b는, 분리 전하 트랩 영역 및 수직 나노와이어 채널을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 19a 내지 도 19f는, 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 우선 방식(gate first scheme)을 도시한다.
도 20a 내지 도 20f는, 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 최후 방식(gate last scheme)을 도시한다.The embodiments of the present invention are illustrated by way of illustration and not limitation, in the drawings of the accompanying drawings:
1 shows a cross-sectional view of a conventional nonvolatile charge trap memory device.
2 shows a cross-sectional view of an oxidation chamber of a batch-processing tool according to an embodiment of the invention.
3 shows a flow diagram representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device according to an embodiment of the present invention.
4A shows a cross-sectional view of a substrate on which a charge trap layer has been formed, corresponding to operation 302 from the flow chart of FIG. 3, in accordance with an embodiment of the present invention.
FIG. 4B shows a cross-sectional view of a substrate on which a charge trap layer having a blocking dielectric layer has been formed, corresponding to operation 304 from the flowchart of FIG. 3, in accordance with an embodiment of the present invention.
5 shows a flow diagram representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device in accordance with an embodiment of the present invention.
6A shows a cross-sectional view of a substrate corresponding to operation 502 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention.
6B shows a cross-sectional view of a substrate on which a first dielectric layer has been formed, corresponding to operation 504 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention.
6C shows a cross-sectional view of a substrate on which a charge trap layer has been formed, corresponding to operation 508 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention.
6D shows a cross-sectional view of a substrate on which a charge trap layer having a blocking dielectric layer has been formed, corresponding to operation 510 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention.
6E shows a cross-sectional view of a nonvolatile charge trap memory device according to an embodiment of the present invention.
7A shows a cross-sectional view of a substrate including first and second exposed crystal planes in accordance with an embodiment of the present invention.
7B shows a cross-sectional view of a substrate including first and second exposed crystal planes and on which a dielectric layer is formed, according to an embodiment of the present invention.
8 shows an arrangement of process chambers in a cluster tool, according to an embodiment of the present invention.
9 shows a flow diagram representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device, in accordance with an embodiment of the present invention.
10A shows a cross-sectional view of a substrate according to an embodiment of the present invention.
10B shows a cross-sectional view of a substrate on which a tunnel dielectric layer has been formed, corresponding to operation 402 from the flowchart of FIG. 4, in accordance with an embodiment of the present invention.
10C shows a cross-sectional view of a substrate having a charge trap layer formed on the substrate, corresponding to operation 406 from the flowchart of FIG. 4, in accordance with an embodiment of the present invention.
10D shows a cross-sectional view of a substrate having a top dielectric layer formed thereon, corresponding to operation 408 from the flowchart of FIG. 4, in accordance with an embodiment of the present invention.
10E shows a cross-sectional view of a nonvolatile charge trap memory device according to an embodiment of the present invention.
11 shows a flow diagram representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device in accordance with an embodiment of the present invention.
12A shows a cross-sectional view of a substrate on which a tunnel dielectric layer has been formed, corresponding to operation 602 from the flowchart of FIG. 6, in accordance with an embodiment of the present invention.
FIG. 12B shows a cross-sectional view of a substrate on which an oxygen-rich silicon oxynitride portion of a charge trap layer is formed, corresponding to operation 606 from the flow chart of FIG. 6, in accordance with an embodiment of the present invention. .
FIG. 12C shows a cross-sectional view of a substrate on which a silicon-rich silicon oxynitride portion of a charge trap layer is formed, corresponding to operation 610 from the flow chart of FIG. 6, in accordance with an embodiment of the present invention.
12D shows a cross-sectional view of a substrate having a top dielectric layer formed thereon, corresponding to operation 612 from the flowchart of FIG. 6, in accordance with an embodiment of the present invention.
12E shows a cross-sectional view of a nonvolatile charge trap memory device according to an embodiment of the present invention.
13A shows a cross-sectional view of a substrate including first and second exposed crystal planes in accordance with an embodiment of the present invention.
13B is a cross-sectional view of a substrate including first and second crystal planes and on which a dielectric layer is formed, according to an embodiment of the present invention.
14 shows a cross-sectional view of a nonvolatile charge trap memory device including an ONONO stack.
15 shows a flow diagram representing a series of operations in a method for manufacturing a non-volatile charge trap memory device including an ONONO stack in accordance with an embodiment of the present invention.
16A shows a non-planar multigate device including a separate charge trap region.
16B shows a cross-sectional view of the non-planar multigate device of FIG. 16A.
17A and 17B illustrate a non-planar multigate device including a separate charge trap region and a horizontal nanowire channel.
17C shows a cross-sectional view of a vertical string of non-planar multigate devices of FIG. 17A.
18A and 18B illustrate a non-planar multigate device including a separate charge trap region and a vertical nanowire channel.
19A-19F illustrate a gate first scheme for fabricating the non-planar multigate device of FIG. 18A.
20A-20F illustrate a gate last scheme for fabricating the non-planar multigate device of FIG. 18A.

로직 디바이스들로 집적되는 비-휘발성 전하 트랩 메모리 디바이스의 실시예들은 도면들을 참조하여 본원에 설명된다. 그러나, 특정 실시예들은 이들 특정 상세들 중 하나 또는 그 초과 없이, 또는 다른 알려진 방법들, 재료들 및 장치들과 조합하여 실시될 수 있다. 다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 특정 재료들, 치수들 및 프로세스 파라미터들 등과 같은 많은 특정 세부사항들이 설명된다. 다른 사례들에서, 주지의 반도체 설계 및 제조 기술들은 본 발명을 불필요하게 모호하게 하는 것을 회피하기 위해 특히 상세하게 설명되지 않는다. 본 명세서 전반에 인용되는 "실시예"는 그 실시예와 관련하여 설명되는 특정 피처, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 장소들에서 어구 "일 실시예에서"의 표현들은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 피처들, 구조들, 재료들 또는 특성들은 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.Embodiments of a non-volatile charge trap memory device integrated into logic devices are described herein with reference to the figures. However, certain embodiments may be practiced without one or more of these specific details, or in combination with other known methods, materials and devices. In the following description, many specific details are set forth, such as specific materials, dimensions, and process parameters, etc. to provide a thorough understanding of the present invention. In other instances, well-known semiconductor design and manufacturing techniques have not been described in particular detail in order to avoid unnecessarily obscuring the present invention. “An embodiment” as recited throughout this specification means that a particular feature, structure, material, or characteristic described in connection with the embodiment is included in at least one embodiment of the present invention. Thus, the expressions of the phrase “in one embodiment” in various places throughout this specification are not necessarily referring to the same embodiment of the invention. Moreover, certain features, structures, materials or properties may be combined in any suitable manner in one or more embodiments.

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법들이 본 명세서에서 설명된다. 다음 설명에서, 본 발명의 철저한 이해를 제공하기 위해 특정한 치수들과 같은 많은 특정한 세부사항들이 기술된다. 본 발명이 이러한 특정한 세부사항들 없이도 실시될 수 있음은 당업자들에게 자명할 것이다. 다른 예들에서, 본 발명을 불필요하게 모호하게 하지 않기 위해, 패터닝 단계들 또는 습식 화학 세정들과 같은 주지의 프로세싱 단계들은 상세히 설명되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 실제대로 그려지지는 않음을 이해해야 한다.Methods for manufacturing a nonvolatile charge trap memory device are described herein. In the following description, many specific details are set forth, such as specific dimensions, to provide a thorough understanding of the invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. In other instances, well-known processing steps, such as patterning steps or wet chemical cleanings, have not been described in detail in order not to unnecessarily obscure the present invention. Moreover, it should be understood that the various embodiments shown in the drawings are illustrative representations and are not necessarily drawn to scale.

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 본 명세서에서 개시된다. 먼저, 전하 트랩층이 배치된 기판이 제공될 수 있다. 그 다음, 일 실시예에서, 전하 트랩층을 라디칼 산화 프로세스에 노출시킴으로써 전하 트랩층 위에 차단 유전체층을 형성하기 위해, 전하 트랩층의 일부가 산화된다.A method for manufacturing a nonvolatile charge trap memory device is disclosed herein. First, a substrate on which a charge trap layer is disposed may be provided. Then, in one embodiment, a portion of the charge trap layer is oxidized to form a blocking dielectric layer over the charge trap layer by exposing the charge trap layer to a radical oxidation process.

라디칼 산화 프로세스에 의한 유전체층의 형성은, 스팀(steam) 성장, 즉, 습식 성장 프로세스들과 관련된 프로세스들보다 더 높은 품질의 막들을 제공할 수 있다. 게다가, 배치-프로세싱 챔버에서 수행되는 라디칼 산화 프로세스는, 제조 설비가 요구할 수 있는 스루풋(웨이퍼들/Hr) 요건들에 영향을 미치지 않고 높은 품질의 막들을 제공할 수 있다. 이러한 챔버와 양립가능한 온도들, 예를 들어, 대략 600 - 900℃ 범위의 온도들에서 라디칼 산화 프로세스를 수행함으로써, 기판에 의해 용인되는 열 버짓(budget) 및 기판 상의 임의의 다른 피쳐들은, 1000℃가 넘는 통상적 프로세스들의 범위까지 영향받지 않을 수 있다. 본 발명의 실시예에 따르면, 수소(H2) 및 산소(O2) 가스를 배치-프로세싱 챔버로 유동시키는 것을 수반하는 라디칼 산화 프로세스는, 노출된 기판 또는 막의 산화 소비에 의해 유전체층을 성장시키기 위해 수행된다. 일 실시예에서, 비휘발성 전하 트랩 메모리 디바이스에 대한 터널 유전체층 및 차단 유전체층을 제공하기 위해, 다수의 라디칼 산화 프로세스들이 수행된다. 이러한 유전체층들은, 심지어 감소된 두께에서도 매우 높은 품질일 수 있다. 일 실시예에서, 터널 유전체층 및 차단 유전체층 둘 모두는, 습식 산화 기술들에 의해 형성된 터널 유전체층 또는 차단 유전체층보다 더 조밀하고, 실질적으로 더 적은 수소 원자들/cm3로 이루어진다. 본 발명의 다른 실시예에 따르면, 라디칼 산화 프로세스를 수행함으로써 형성되는 유전체층은, 그 유전체층이 성장하는 기판의 결정면 배향 차이들에 덜 영향받는다. 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링(cornering) 효과는 라디칼 산화 프로세스를 통해 유전체층을 형성함으로써 상당히 감소된다.The formation of the dielectric layer by a radical oxidation process can provide films of higher quality than processes associated with steam growth, ie wet growth processes. In addition, the radical oxidation process performed in a batch-processing chamber can provide high quality films without affecting the throughput (wafers/Hr) requirements that the manufacturing facility may require. By performing the radical oxidation process at temperatures compatible with this chamber, for example, temperatures in the range of approximately 600-900° C., the thermal budget tolerated by the substrate and any other features on the substrate are 1000° C. It may not be affected to a range of more than typical processes. According to an embodiment of the present invention, a radical oxidation process involving flowing hydrogen (H2) and oxygen (O2) gases into the batch-processing chamber is performed to grow the dielectric layer by oxidation consumption of the exposed substrate or film. . In one embodiment, a number of radical oxidation processes are performed to provide a tunnel dielectric layer and a blocking dielectric layer for a nonvolatile charge trap memory device. These dielectric layers can be of very high quality, even at a reduced thickness. In one embodiment, both the tunnel dielectric layer and the barrier dielectric layer are denser and consist of substantially fewer hydrogen atoms/cm 3 than the tunnel dielectric layer or barrier dielectric layer formed by wet oxidation techniques. According to another embodiment of the present invention, a dielectric layer formed by performing a radical oxidation process is less affected by differences in crystal plane orientation of a substrate on which the dielectric layer is grown. In one embodiment, the cornering effect caused by differential crystal plane oxidation rates is significantly reduced by forming the dielectric layer through a radical oxidation process.

비휘발성 전하 트랩 메모리 디바이스의 일부는, 프로세스 챔버에서 라디칼 산화 프로세스를 수행함으로써 제조될 수 있다. 본 발명의 실시예에 따라, 프로세스 챔버는 배치-프로세싱 챔버이다. 도 2는, 그 실시예에 따른 배치-프로세싱 툴의 산화 챔버의 단면도를 도시한다. 도 2를 참조하면, 배치-프로세싱 챔버(200)는, 복수의 반도체 웨이퍼(202)를 홀딩하는 운반 장치(204)를 포함한다. 일 실시예에서, 배치-프로세싱 챔버는 산화 챔버이다. 특정한 실시예에서, 프로세스 챔버는 저압 화학 기상 증착 챔버이다. 복수의 반도체 웨이퍼들(202)은, 단일 패스(pass)에서 프로세싱될 합리적 수의 웨이퍼들(예를 들어, 25개의 웨이퍼들)의 포함을 가능하게 하면서, 각각의 웨이퍼의 라디칼 산화 프로세스로의 노출을 최대화하는 방식으로 배열될 수 있다. 그러나, 본 발명은 배치-프로세싱 챔버로 제한되지 않음을 이해해야 한다.Some of the nonvolatile charge trap memory devices can be manufactured by performing a radical oxidation process in a process chamber. According to an embodiment of the invention, the process chamber is a batch-processing chamber. 2 shows a cross-sectional view of an oxidation chamber of a batch-processing tool according to the embodiment. Referring to FIG. 2, the batch-processing chamber 200 includes a conveying device 204 for holding a plurality of semiconductor wafers 202. In one embodiment, the batch-processing chamber is an oxidation chamber. In a particular embodiment, the process chamber is a low pressure chemical vapor deposition chamber. Multiple semiconductor wafers 202 are exposed to a radical oxidation process of each wafer, enabling the inclusion of a reasonable number of wafers (e.g. 25 wafers) to be processed in a single pass. Can be arranged in a way that maximizes However, it should be understood that the invention is not limited to a batch-processing chamber.

본 발명의 양상에서, 비휘발성 전하 트랩 메모리 디바이스의 일부는 라디칼 산화 프로세스에 의해 제조된다. 도 3은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다. 도 4a 및 도 4b는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도를 도시한다.In an aspect of the invention, a portion of a nonvolatile charge trap memory device is manufactured by a radical oxidation process. 3 shows a flow diagram representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device according to an embodiment of the present invention. 4A and 4B show cross-sectional views representing operations in fabrication of a nonvolatile charge trap memory device, according to an embodiment of the present invention.

도 4a는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(302)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 4a에 대응하는 흐름도(300)의 동작(302)을 참조하면, 전하 트랩층이 배치된 기판(400)이 제공된다. 실시예에서, 전하 트랩층은 기판(400) 위에 배치된 제 1 영역(404A) 및 제 2 영역(404B)을 갖는다. 일 실시예에서, 유전체층(402)은 도 4a에 도시된 바와 같이, 기판(400)과 전하 트랩층 사이에 배치된다. 전하 트랩층은 일 재료로 이루어질 수 있고, 전하를 저장하기에 적합한 두께를 가질 수 있어서, 후속적으로 형성되는 게이트 스택의 임계 전압을 변경할 수 있다. 실시예에서, 전하 트랩층의 영역(404A)은, 후속 프로세스 동작들에 따라 변하지 않는 전하 트랩층으로 유지될 것이다. 그러나, 그 실시예에서, 형성된 전하 트랩층으로서의 영역(404B)은, 영역(404A) 위에서 제 2 유전체층을 형성하도록 소모될 것이다.4A shows a cross-sectional view of a substrate on which a charge trap layer has been formed, corresponding to operation 302 from the flow chart of FIG. 3, in accordance with an embodiment of the present invention. Referring to operation 302 of the flowchart 300 corresponding to FIG. 4A, a substrate 400 on which a charge trap layer is disposed is provided. In an embodiment, the charge trap layer has a first region 404A and a second region 404B disposed over the substrate 400. In one embodiment, the dielectric layer 402 is disposed between the substrate 400 and the charge trap layer, as shown in FIG. 4A. The charge trap layer may be made of one material and may have a thickness suitable for storing charge, so that the threshold voltage of the subsequently formed gate stack may be changed. In an embodiment, the region 404A of the charge trap layer will remain a charge trap layer that does not change with subsequent process operations. However, in that embodiment, the region 404B as the formed charge trap layer will be consumed to form a second dielectric layer over the region 404A.

도 4b는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(304)에 대응하는, 차단 유전체층을 갖는 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 4b에 대응하는 흐름도(300)의 동작(304)을 참조하면, 차단 유전체층(406)이 전하 트랩층(404) 상에 형성된다. 본 발명의 실시예에 따르면, 차단 유전체층(406)은, 전하 트랩층을 라디칼 산화 프로세스에 노출시킴으로써 전하 트랩층의 산화 영역(404B)에 의해 형성된다. 그 실시예에서, 원래의 전하 트랩층의 영역(404A)은 이제 전하 트랩층(404)으로 라벨링된다.FIG. 4B shows a cross-sectional view of a substrate on which a charge trap layer having a blocking dielectric layer has been formed, corresponding to operation 304 from the flowchart of FIG. 3, in accordance with an embodiment of the present invention. Referring to operation 304 of the flowchart 300 corresponding to FIG. 4B, a blocking dielectric layer 406 is formed on the charge trap layer 404. According to an embodiment of the present invention, the blocking dielectric layer 406 is formed by the oxidation region 404B of the charge trap layer by exposing the charge trap layer to a radical oxidation process. In that embodiment, the region 404A of the original charge trap layer is now labeled as the charge trap layer 404.

차단 유전체층(406)은 일 재료로 이루어질 수 있고, 비휘발성 전하 트랩 메모리 디바이스에서 후속적으로 형성되는 게이트 스택의 커패시턴스를 현저하게 감소시키지 않고 전하 누설에 대한 배리어를 유지하기에 적합한 두께를 가질 수 있다. 특정한 실시예에서, 영역(404B)은, 대략 2 - 3 나노미터의 범위의 두께를 갖는 실리콘-리치 실리콘 산질화물 영역이고, 대략 3.5 - 4.5 나노미터 범위의 두께를 갖는 차단 유전체층(406)을 형성하도록 산화된다. 그 실시예에서, 차단 유전체층(406)은 실리콘 이산화물로 이루어진다.The blocking dielectric layer 406 may be made of one material, and may have a thickness suitable for maintaining a barrier against charge leakage without significantly reducing the capacitance of the gate stack subsequently formed in the nonvolatile charge trap memory device. . In a particular embodiment, region 404B is a silicon-rich silicon oxynitride region having a thickness in the range of approximately 2-3 nanometers, forming a blocking dielectric layer 406 having a thickness in the range of approximately 3.5-4.5 nanometers. To be oxidized. In that embodiment, the blocking dielectric layer 406 is made of silicon dioxide.

차단 유전체층(406)은 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 라디칼 산화 프로세스는, 수소(Hz) 및 산소(Oz) 가스를, 도 2와 관련하여 설명된 배치 프로세싱 챔버(200)와 같은 노(furnace) 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:1의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, H2 및 O2를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, H2 및 O2는 영역(404B)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 영역(404B)을 소모하여 차단 유전체층(406)을 제공하는데 이용된다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 600 - 900℃ 범위의 온도에서 OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 0.5 - 5 Torr 범위의 압력으로 대략 700 - 800℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 100 - 150 분 범위의 지속기간 동안 제 2 라디칼 산화 프로세스가 수행된다.The blocking dielectric layer 406 may be formed by a radical oxidation process. According to an embodiment of the present invention, the radical oxidation process involves flowing hydrogen (Hz) and oxygen (Oz) gases into a furnace, such as the batch processing chamber 200 described in connection with FIG. 2. . In one embodiment, the partial pressures of Hz and Oz have a ratio of approximately 1:1 to each other. However, in an embodiment, no ignition event is performed, typically the ignition event would otherwise be used to pyrolyze H 2 and O 2 to form a vapor. Instead, H 2 and O 2 are allowed to react to form radicals on the surface of region 404B. In one embodiment, radicals are used to consume region 404B to provide a blocking dielectric layer 406. In a particular embodiment, the radical oxidation process includes oxidation to a radical such as, but not limited to, an OH radical, an H0 2 radical, or an O diradical at a temperature in the range of approximately 600-900°C. In a specific embodiment, the radical oxidation process is carried out at a temperature in the range of approximately 700-800 °C with a pressure in the range of approximately 0.5-5 Torr. In one embodiment, the second radical oxidation process is performed for a duration in the range of approximately 100-150 minutes.

흐름도(300)의 동작(306)을 참조하면, 차단 유전체층(406)은 추가로 제 1 프로세스 챔버에서 질화 프로세스를 겪을 수 있다. 본 발명의 실시예에 따르면, 질화 프로세스는, 대략 5 분 - 60 분 범위의 지속기간 동안 대략 700 - 800℃ 범위의 온도로 질소를 포함하는 분위기에서 차단 유전체층(406)을 어닐링하는 것을 포함할 수 있다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 대안적으로, 이러한 질화 단계, 즉, 흐름도(300)로부터의 동작(306)은 스킵될 수 있다.Referring to operation 306 of flow chart 300, the blocking dielectric layer 406 may further undergo a nitridation process in the first process chamber. According to an embodiment of the present invention, the nitridation process may include annealing the barrier dielectric layer 406 in an atmosphere comprising nitrogen at a temperature in the range of about 700-800° C. for a duration in the range of about 5 minutes-60 minutes. have. In one embodiment, the atmosphere containing nitrogen is a gas such as (but not limited to) nitrogen (N2), nitrous oxide (N2O), nitrogen dioxide (NO2), nitrogen monoxide (NO) or ammonia (NH3). Done. Alternatively, this nitridation step, i.e., operation 306 from flowchart 300 may be skipped.

본 발명의 양상에서, 터널 유전체층 및 차단 유전체층 둘 모두는 라디칼 산화 프로세스들에 의해 형성될 수 있다. 도 5는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도(500)를 도시한다. 도 6a 내지 도 6e는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도들을 도시한다.In an aspect of the invention, both the tunnel dielectric layer and the blocking dielectric layer can be formed by radical oxidation processes. 5 shows a flow diagram 500 representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device according to an embodiment of the present invention. 6A-6E show cross-sectional views representing operations in fabrication of a nonvolatile charge trap memory device, according to an embodiment of the present invention.

도 6a는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(502)에 대응하는 기판의 단면도를 도시한다. 도 6a에 대응하는 흐름도(500)의 동작(502)을 참조하면, 기판(600)이 프로세스 챔버에 제공된다.6A shows a cross-sectional view of a substrate corresponding to operation 502 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention. Referring to operation 502 of flowchart 500 corresponding to FIG. 6A, a substrate 600 is provided to a process chamber.

기판(600)은 반도체 디바이스 제조에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 기판(600)은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어진 벌크(bulk) 기판이다. 다른 실시예에서, 기판(600)은 최상부 에피택셜층을 갖는 벌크층을 포함한다. 특정한 실시예에서, 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어지는 한편, 최상부 에피택셜층은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 다른 실시예에서, 기판(600)은, 하부 벌크층 위에 있는 중간 절연층 상에 최상부 에피택셜층을 포함한다. 최상부 에피택셜층은, 실리콘(즉, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위한 것), 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 절연층은, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 하부 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정으로 이루어진다. 기판(600)은 도펀트 불순물 원자들을 더 포함할 수 있다.The substrate 600 may be made of a material suitable for manufacturing a semiconductor device. In one embodiment, the substrate 600 is a bulk substrate made of a single crystal of a material that may include, but is not limited to, silicon, germanium, silicon-germanium, or a III-V compound semiconductor material. . In another embodiment, substrate 600 includes a bulk layer with a top epitaxial layer. In a particular embodiment, the bulk layer is made of a single crystal of silicon, germanium, silicon-germanium, a group III-V compound semiconductor material or a material that may include, but is not limited to, quartz, while the top epitaxial layer It consists of a single crystal layer which may include, but is not limited to, silver, silicon, germanium, silicon-germanium, or a III-V compound semiconductor material. In another embodiment, substrate 600 includes a top epitaxial layer on an intermediate insulating layer overlying the bottom bulk layer. The uppermost epitaxial layer may include, but is limited to, silicon (i.e., for forming a silicon-on-insulator (SOI) semiconductor substrate), germanium, silicon-germanium, or a III-V compound semiconductor material. Not) consisting of a single crystal layer. The insulating layer is made of a material that may include (but is not limited to) silicon dioxide, silicon nitride or silicon oxynitride. The lower bulk layer is made of a single crystal, which may include, but is not limited to, silicon, germanium, silicon-germanium, a III-V compound semiconductor material, or quartz. The substrate 600 may further include dopant impurity atoms.

도 6b는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(504)에 대응하는, 유전체층이 형성된 기판의 단면도를 도시한다. 도 6b에 대응하는 흐름도(500)의 동작(504)을 참조하면, 기판(600)은, 제 1 유전체층(602)을 형성하기 위해 제 1 라디칼 산화 프로세스를 겪는다.6B shows a cross-sectional view of a substrate on which a dielectric layer has been formed, corresponding to operation 504 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention. Referring to operation 504 of flow diagram 500 corresponding to FIG. 6B, substrate 600 undergoes a first radical oxidation process to form first dielectric layer 602.

제 1 유전체층(602)은 일 재료로 이루어질 수 있고, 후속적으로 형성되는 비휘발성 전하 트랩 메모리 디바이스가 언바이어스(unbias)되는 경우 누설에 대한 적합한 배리어를 유지하면서, 인가된 게이트 바이어스 하에서, 후속적으로 형성되는 전하 트랩층으로 전하 캐리어들이 터널링하도록 허용하기에 적합한 두께를 가질 수 있다. 제 1 유전체층(602)은 이 분야에서 터널 유전체층으로 지칭될 수 있다. 본 발명의 실시예에 따르면, 제 1 유전체층(602)은, 기판(600)의 최상부 면이 소모되는 산화 프로세스에 의해 형성된다. 따라서, 실시예에서, 제 1 유전체층(602)은 기판(600) 재료의 산화물로 이루어진다. 예를 들어, 일 실시예에서, 기판(600)은 실리콘으로 이루어지고, 제 1 유전체층(602)은 실리콘 이산화물로 이루어진다. 특정한 실시예에서, 제 1 유전체층(602)은 대략 1 - 10 나노미터 범위의 두께로 형성된다. 특정한 실시예에서, 제 1 유전체층(602)은 대략 1.5 - 2.5 나노미터 범위의 두께로 형성된다.The first dielectric layer 602 may be made of one material and, under an applied gate bias, subsequent to a nonvolatile charge trap memory device formed subsequently, while maintaining a suitable barrier against leakage when unbiased. It may have a thickness suitable to allow charge carriers to tunnel into the charge trap layer formed of. The first dielectric layer 602 may be referred to in the art as a tunnel dielectric layer. According to an embodiment of the present invention, the first dielectric layer 602 is formed by an oxidation process in which the top surface of the substrate 600 is consumed. Thus, in an embodiment, the first dielectric layer 602 is made of an oxide of the substrate 600 material. For example, in one embodiment, the substrate 600 is made of silicon and the first dielectric layer 602 is made of silicon dioxide. In a particular embodiment, the first dielectric layer 602 is formed to a thickness in the range of approximately 1-10 nanometers. In a particular embodiment, the first dielectric layer 602 is formed to a thickness in the range of approximately 1.5-2.5 nanometers.

제 1 유전체층(602)은 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 라디칼 산화 프로세스는, 수소(H2) 및 산소(O2) 가스를, 도 2와 관련하여 설명된 배치 프로세싱 챔버(200)와 같은 노(furnace) 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:1의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, Hz 및 Oz를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, Hz 및 Oz는 기판(600)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 기판(600)의 최상부를 소모하여 제 1 유전체층(602)을 제공하는데 이용된다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 600 - 900℃ 범위의 온도에서 OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 0.5 - 5 Torr 범위의 압력으로 대략 700 - 800℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 100 - 150 분 범위의 지속기간 동안 라디칼 산화 프로세스가 수행된다. 본 발명의 실시예에 따르면, 제 1 유전체층(602)은 고밀도 저수소 함유 막으로서 형성된다.The first dielectric layer 602 may be formed by a radical oxidation process. According to an embodiment of the present invention, the radical oxidation process involves flowing hydrogen (H2) and oxygen (O2) gases into a furnace, such as the batch processing chamber 200 described in connection with FIG. . In one embodiment, the partial pressures of Hz and Oz have a ratio of approximately 1:1 to each other. However, in an embodiment, the ignition event is not carried out, typically the ignition event would otherwise be used to pyrolyze Hz and Oz to form a vapor. Instead, Hz and Oz are allowed to react to form radicals on the surface of substrate 600. In one embodiment, radicals are used to consume the top of the substrate 600 and provide the first dielectric layer 602. In a particular embodiment, the radical oxidation process includes oxidation to a radical such as, but not limited to, an OH radical, an H0 2 radical, or an O diradical at a temperature in the range of approximately 600-900°C. In a specific embodiment, the radical oxidation process is carried out at a temperature in the range of approximately 700-800 °C with a pressure in the range of approximately 0.5-5 Torr. In one embodiment, the radical oxidation process is performed for a duration in the range of approximately 100-150 minutes. According to an embodiment of the present invention, the first dielectric layer 602 is formed as a high-density, low-hydrogen-containing film.

제 1 유전체층(602)을 형성하는 것에 후속하여 그러나 임의의 추가적인 프로세싱 전에, 흐름도(500)의 동작(506)을 참조하면, 제 1 유전체층(602)은 질화 프로세스를 겪을 수 있다. 실시예에서, 질화 프로세스는, 프로세스 단계들 사이에 프로세스 챔버로부터 기판(600)을 제거함이 없이 제 1 유전체층(502)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 일 실시예에서, 어닐링은, 대략 5 분 - 60 분 범위의 지속기간 동안 대략 700 - 800℃ 범위의 온도로 질소를 포함하는 분위기에서 기판(600)을 가열하는 것을 포함한다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 일 실시예에서, 질화는, 제 1 라디칼 산화 프로세스에 후속하는 프로세스 챔버의 질소 또는 아르곤 퍼지(purge)에 후속하여 발생한다. 대안적으로, 상기 질화 단계는 스킵될 수 있다.Following forming the first dielectric layer 602 but prior to any further processing, referring to operation 506 of the flow chart 500, the first dielectric layer 602 may undergo a nitridation process. In an embodiment, the nitridation process is performed in the same process chamber used to form the first dielectric layer 502 without removing the substrate 600 from the process chamber between process steps. In one embodiment, annealing includes heating the substrate 600 in an atmosphere comprising nitrogen to a temperature in the range of approximately 700-800° C. for a duration in the range of approximately 5 minutes-60 minutes. In one embodiment, the atmosphere containing nitrogen is nitrogen (N 2 ), nitrous oxide (N 2 O), nitrogen dioxide (NO 2 ), nitrogen monoxide (NO) or ammonia (NH 3 ), such as (but limited thereto) Not) gas. In one embodiment, nitriding occurs following a nitrogen or argon purge of the process chamber following the first radical oxidation process. Alternatively, the nitridation step can be skipped.

도 6c는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(508)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 6c에 대응하는 흐름도(500)의 동작(508)을 참조하면, 제 1 영역(604A) 및 제 2 영역(604B)을 갖는 전하 트랩층이 제 1 유전체층(602) 상에 형성된다. 실시예에서, 전하 트랩층의 형성은, 프로세스 단계들 사이에 프로세스 챔버로부터 기판(600)을 제거함이 없이 제 1 유전체층(602)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다.6C shows a cross-sectional view of a substrate on which a charge trap layer has been formed, corresponding to operation 508 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention. Referring to operation 508 of the flowchart 500 corresponding to FIG. 6C, a charge trap layer having a first region 604A and a second region 604B is formed on the first dielectric layer 602. In an embodiment, the formation of the charge trap layer is performed in the same process chamber used to form the first dielectric layer 602 without removing the substrate 600 from the process chamber between process steps.

전하 트랩층은 일 재료로 이루어질 수 있고, 전하를 저장하기에 적합한 두께를 가질 수 있어서, 후속적으로 형성되는 게이트 스택의 임계 전압을 변경할 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 도 6c에 도시된 바와 같이 2개의 영역들(604A 및 604B)로 이루어진다. 실시예에서, 전하 트랩층의 영역(604A)은, 후속 프로세스 동작들에 따라 변하지 않는 전하 트랩층으로 유지될 것이다. 그러나, 그 실시예에서, 형성된 전하 트랩층으로서의 영역(604B)은, 영역(604A) 위에서 제 2 유전체층을 형성하도록 소모될 것이다.The charge trap layer may be made of one material and may have a thickness suitable for storing charge, so that the threshold voltage of the subsequently formed gate stack may be changed. According to an embodiment of the present invention, the charge trap layer consists of two regions 604A and 604B as shown in Fig. 6C. In an embodiment, the region 604A of the charge trap layer will remain a charge trap layer that does not change with subsequent process operations. However, in that embodiment, the region 604B as the formed charge trap layer will be consumed to form the second dielectric layer over the region 604A.

영역들(604A 및 604B)을 갖는 전하 트랩층은 화학 기상 증착 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 실리콘 질화물, 실리콘 산질화물, 산소-리치 실리콘 산질화물 또는 실리콘-리치 실리콘 산질화물와 같은(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 일 실시예에서, 전하 트랩층의 영역들(604A 및 604B)은 대략 600 - 900℃ 범위의 온도에서 형성된다. 특정한 실시예에서, 전하 트랩층은, 디클로로실란(H2SiCl2), 비스-(터트-부틸아미노)실란(BTBAS), 암모니아(NH3) 또는 아산화질소(N2O)와 같은(그러나 이에 한정되는 것은 아님) 가스들을 이용함으로써 형성된다. 일 실시예에서, 전하 트랩층은 대략 5 - 15 나노미터 범위의 전체 두께로 형성되고, 영역(604B)은 전하 트랩층의 전체 두께의 대략 2 - 3 나노미터 범위의 두께를 차지한다. 그 실시예에서, 영역(604A)은 전하 트랩층의 전체 두께 중 나머지를 차지하는데, 즉, 영역(604A)은, 최상부 또는 차단 유전체층을 형성하기 위해 후속적으로 소비되지 않는 전하 트랩층 부분을 차지한다.The charge trap layer having regions 604A and 604B may be formed by a chemical vapor deposition process. According to an embodiment of the present invention, the charge trap layer is made of a material such as, but not limited to, silicon nitride, silicon oxynitride, oxygen-rich silicon oxynitride or silicon-rich silicon oxynitride. In one embodiment, regions 604A and 604B of the charge trap layer are formed at a temperature in the range of approximately 600-900°C. In a specific embodiment, the charge trap layer is, such as (but not limited to) dichlorosilane (H 2 SiCl 2 ), bis-(tert-butylamino) silane (BTBAS), ammonia (NH 3 ), or nitrous oxide (N 2 O). But not limited) by using gases. In one embodiment, the charge trap layer is formed to a total thickness in the range of approximately 5-15 nanometers, and region 604B occupies a thickness in the range of approximately 2-3 nanometers of the total thickness of the charge trap layer. In that embodiment, region 604A occupies the remainder of the total thickness of the charge trap layer, i.e., region 604A occupies a portion of the charge trap layer that is not subsequently consumed to form the top or blocking dielectric layer. do.

본 발명의 다른 양상에서, 전하 트랩층은 다수의 조성물 영역들을 포함할 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 전하 트랩층은 산소-리치 부분 및 실리콘-리치 부분을 포함하고, 가스들의 제 1 조성물로 산소-리치 산질화물 막을 증착하고 그 후 가스들의 제 2 조성물로 실리콘-리치 산질화물 막을 증착함으로써 형성된다. 일 실시예에서, 전하 트랩층은, 암모니아(NH3) 가스의 유량을 변형하고, 아산화질소(N2O) 및 디클로로실란(SiH2Cb)을 도입함으로써 형성되어, 먼저 산소-리치 산질화물 막 및 그 후의 실리콘-리치 산질화물 막을 생성하기 위해 원하는 가스비들을 제공한다. 특정한 실시예에서, 산소-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 5 - 500 mTorr 범위의 압력으로 프로세스 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(600)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비를 갖는 SiH2Cl2 및 NH3를 포함하고, 대략 5 - 200 sccm(standard cubic centimeters per minute) 범위의 유량으로 도입될 수 있다. 다른 특정한 실시예에서, 실리콘-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 5 - 500 mTorr 범위의 압력으로 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(600)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 5 내지 약 20 sccm의 유량으로 도입되는, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비로 혼합된 SiH2Cb 및 NH3를 포함한다. 본 발명의 실시예에 따르면, 전하 트랩층은, 대략 2.5 - 3.5 나노미터 범위의 두께를 갖는 바닥 산소-리치 실리콘 산질화물 부분 및 대략 9 - 10 나노미터 범위의 두께를 갖는 최상부 실리콘-리치 실리콘 산질화물 부분을 포함한다. 일 실시예에서, 전하 트랩층의 영역(504B)은, 전하 트랩층의 최상부 실리콘-리치 실리콘 산질화물 부분의 전체 두께 중 대략 2 - 3 나노미터 범위의 두께를 차지한다. 따라서, 제 2 유전체층을 형성하기 위한 후속 소모에 대해 타겟팅되는 영역(604B)은 전체적으로 실리콘-리치 실리콘 산질화물로 이루어질 수 있다.In another aspect of the present invention, the charge trap layer may include multiple regions of the composition. For example, according to an embodiment of the present invention, the charge trap layer comprises an oxygen-rich portion and a silicon-rich portion, depositing an oxygen-rich oxynitride film with a first composition of gases and then a second composition of gases It is formed by depositing a furnace silicon-rich oxynitride film. In one embodiment, the charge trap layer is formed by modifying the flow rate of ammonia (NH3) gas and introducing nitrous oxide (N2O) and dichlorosilane (SiH2Cb), first, an oxygen-rich oxynitride film and then a silicon- Provides the desired gas ratios to create a rich oxynitride film. In a particular embodiment, the oxygen-rich oxynitride film maintains the process chamber at a pressure in the range of about 5-500 mTorr for a period in the range of about 2.5-20 minutes and the substrate 600 is brought to a temperature in the range of about 700-850 °C It is formed by introducing a process gas mixture containing N2O, NH3 and SiH2Cb while holding. In a further embodiment, the process gas mixture comprises N 2 O and NH 3 having a ratio of about 8:1 to about 1:8 and SiH2Cl 2 and NH 3 having a ratio of about 1:7 to about 7:1. And can be introduced at a flow rate in the range of approximately 5-200 sccm (standard cubic centimeters per minute). In another specific embodiment, the silicon-rich oxynitride film maintains the chamber at a pressure in the range of about 5-500 mTorr and holds the substrate 600 at a temperature in the range of about 700-850 °C for a period in the range of about 2.5-20 minutes. It is formed by introducing a process gas mixture containing N2O, NH3 and SiH 2 Cb while holding. In a further embodiment, the process gas mixture is introduced at a flow rate of about 5 to about 20 sccm, N 2 O and NH 3 having a ratio of about 8:1 to about 1:8 and about 1:7 to about 7: SiH2Cb and NH 3 mixed in a ratio of 1. According to an embodiment of the present invention, the charge trap layer comprises a bottom oxygen-rich silicon oxynitride portion having a thickness in the range of approximately 2.5-3.5 nanometers and a top silicon-rich silicon acid having a thickness in the range of approximately 9-10 nanometers. It contains a nitride part. In one embodiment, region 504B of the charge trap layer occupies a thickness in the range of approximately 2-3 nanometers of the total thickness of the top silicon-rich silicon oxynitride portion of the charge trap layer. Accordingly, the region 604B targeted for subsequent consumption to form the second dielectric layer may be entirely made of silicon-rich silicon oxynitride.

도 6d는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(510)에 대응하는, 제 2 유전체층이 형성된 기판의 단면도를 도시한다. 도 6d에 대응하는 흐름도(500)의 동작(510)을 참조하면, 제 2 유전체층(606)이 전하 트랩층(604) 상에 형성된다. 실시예에서, 제 2 유전체층(606)의 형성은, 프로세스 단계들 사이에 프로세스 챔버로부터 기판(600)을 제거함이 없이 제 1 유전체층(602) 및 전하 트랩층을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 일 실시예에서, 제 2 라디칼 산화 프로세스는, 전하 트랩층의 증착에 후속하는 프로세스 챔버의 질소 또는 아르곤 퍼지에 후속하여 수행된다.6D shows a cross-sectional view of a substrate on which a second dielectric layer has been formed, corresponding to operation 510 from the flowchart of FIG. 5, in accordance with an embodiment of the present invention. Referring to operation 510 of the flowchart 500 corresponding to FIG. 6D, a second dielectric layer 606 is formed on the charge trap layer 604. In an embodiment, the formation of the second dielectric layer 606 is performed in the same process chamber used to form the first dielectric layer 602 and the charge trap layer without removing the substrate 600 from the process chamber between process steps. Performed. In one embodiment, the second radical oxidation process is performed following nitrogen or argon purge of the process chamber following deposition of the charge trap layer.

제 2 유전체층(606)은 일 재료로 이루어질 수 있고, 비휘발성 전하 트랩 메모리 디바이스에서 후속적으로 형성되는 게이트 스택의 커패시턴스를 현저하게 감소시키지 않고 전하 누설에 대한 배리어를 유지하기에 적합한 두께를 가질 수 있다. 제 2 유전체층(606)은 이 분야에서 차단 유전체층 또는 최상부 유전체층으로 지칭될 수 있다. 본 발명의 실시예에 따르면, 제 2 유전체층(606)은, 도 6c와 관련하여 설명된 동작(508)에서 형성된 전하 트랩층의 영역(604B)을 소모함으로써 형성된다. 따라서, 일 실시예에서, 영역(604B)은 제 2 유전체층(606)을 제공하기 위해 소모되는 한편, 영역(604A)은 전하 트랩층(604)을 유지한다. 특정한 실시예에서, 영역(604B)은, 대략 2 - 3 나노미터 범위의 두께를 갖는 실리콘-리치 실리콘 산질화물 영역이고, 대략 3.5 - 4.5 나노미터 범위의 두께를 갖는 제 2 유전체층(606)을 형성하도록 산화된다. 그 실시예에서, 제 2 유전체층(606)은, 실리콘 이산화물로 이루어진다. 본 발명의 실시예에 따르면, 제 2 유전체층(606)은, 도 4b와 관련하여 설명된 차단 유전체층(406)을 형성하기 위해 수행된 라디칼 산화 프로세스와 유사한 제 2 라디칼 산화 프로세스에 의해 형성된다. 일 실시예에서, 흐름도(500)의 동작(512)을 참조하면, 제 2 유전체층(606)을 형성하는 것에 후속하여, 제 2 유전체층(606)은, 흐름도(500)로부터의 동작(506)과 관련하여 설명된 질화 프로세스와 유사한 질화 프로세스를 추가로 겪는다. 특정한 실시예에서, 질화는, 제 2 라디칼 산화 프로세스에 후속하는 프로세스 챔버의 질소 또는 아르곤 퍼지에 후속하여 발생한다. 대안적으로, 이러한 질화 단계는 스킵될 수 있다. 본 발명의 실시예에 따르면, 제 2 유전체층(606)의 형성에서 어떠한 추가적인 증착 프로세스들도 이용되지 않는다.The second dielectric layer 606 may be made of one material, and may have a thickness suitable for maintaining a barrier against charge leakage without significantly reducing the capacitance of the gate stack subsequently formed in the nonvolatile charge trap memory device. have. The second dielectric layer 606 may be referred to in the art as a blocking dielectric layer or a top dielectric layer. According to an embodiment of the present invention, the second dielectric layer 606 is formed by consuming the region 604B of the charge trap layer formed in operation 508 described in connection with Fig. 6C. Thus, in one embodiment, region 604B is consumed to provide second dielectric layer 606 while region 604A retains charge trap layer 604. In a particular embodiment, region 604B is a silicon-rich silicon oxynitride region having a thickness in the range of approximately 2-3 nanometers, forming a second dielectric layer 606 having a thickness in the range of approximately 3.5-4.5 nanometers. To be oxidized. In that embodiment, the second dielectric layer 606 is made of silicon dioxide. According to an embodiment of the present invention, the second dielectric layer 606 is formed by a second radical oxidation process similar to the radical oxidation process performed to form the blocking dielectric layer 406 described in connection with Fig. 4B. In one embodiment, referring to operation 512 of flow chart 500, following forming second dielectric layer 606, second dielectric layer 606 includes operations 506 from flow chart 500 and It further undergoes a nitriding process similar to the nitriding process described in connection with it. In a particular embodiment, nitriding occurs subsequent to a nitrogen or argon purge of the process chamber following the second radical oxidation process. Alternatively, this nitridation step can be skipped. According to an embodiment of the present invention, no additional deposition processes are used in the formation of the second dielectric layer 606.

따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(602), 전하 트랩층(604) 및 제 2 유전체층(606)을 포함하는 ONO 스택은 프로세스 챔버 내에서 단일 패스에서 형성된다. 이러한 층들을 프로세스 챔버에서 다수의 웨이퍼들의 단일 패스에서 제조함으로써, 매우 높은 품질의 막들의 형성을 여전히 보장하면서, 높은 스루풋 요건들이 충족될 수 있다. 제 1 유전체층(602), 전하 트랩층(604) 및 제 2 유전체층(606)을 포함하는 ONO 스택의 제조시에, 비휘발성 전하 트랩 메모리 디바이스는 ONO 스택의 패터닝된 부분을 포함하도록 제조될 수 있다. 도 6e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.Thus, according to an embodiment of the present invention, an ONO stack comprising a first dielectric layer 602, a charge trap layer 604 and a second dielectric layer 606 is formed in a single pass within a process chamber. By manufacturing these layers in a single pass of multiple wafers in the process chamber, high throughput requirements can be met while still ensuring the formation of very high quality films. In fabrication of an ONO stack comprising a first dielectric layer 602, a charge trap layer 604, and a second dielectric layer 606, a nonvolatile charge trap memory device may be fabricated to include a patterned portion of the ONO stack. . 6E shows a cross-sectional view of a nonvolatile charge trap memory device according to an embodiment of the present invention.

도 6e를 참조하면, 비휘발성 전하 트랩 메모리 디바이스는 기판(600) 상에 형성된 ONO 스택의 패터닝된 부분을 포함한다. ONO 스택은, 제 1 유전체층(602), 전하 트랩층(604) 및 제 2 유전체층(606)을 포함한다. 제 2 유전체층(606) 상에 게이트층(608)이 배치된다. 비휘발성 전하 트랩 메모리 디바이스는, ONO 스택의 양측에서 기판(600)에 소스 및 드레인 영역들(612)을 더 포함하여, ONO 스택 아래의 기판(600)에 채널 영역(614)을 정의한다. 한 쌍의 유전체 스페이서들(610)이, 제 1 유전체층(602), 전하 트랩층(604), 제 2 유전체층(606) 및 게이트층(608)의 측벽들을 절연한다. 특정한 실시예에서는, 채널 영역(614)이 P-타입으로 도핑되고, 대안적 실시예에서는, 채널 영역(614)이 N-타입으로 도핑된다.Referring to FIG. 6E, the nonvolatile charge trap memory device includes a patterned portion of an ONO stack formed on a substrate 600. The ONO stack includes a first dielectric layer 602, a charge trap layer 604 and a second dielectric layer 606. A gate layer 608 is disposed on the second dielectric layer 606. The nonvolatile charge trap memory device further includes source and drain regions 612 in the substrate 600 on both sides of the ONO stack, defining a channel region 614 in the substrate 600 below the ONO stack. A pair of dielectric spacers 610 insulate sidewalls of the first dielectric layer 602, the charge trap layer 604, the second dielectric layer 606, and the gate layer 608. In a particular embodiment, the channel region 614 is doped with a P-type, and in an alternative embodiment, the channel region 614 is doped with an N-type.

본 발명의 실시예에 따르면, 도 6e와 관련하여 설명된 비휘발성 전하 트랩 메모리 디바이스는 SONOS-타입 디바이스이다. 통상적으로, SONOS는, "Semiconductor-Oxide-Nitride-Oxide-Semiconductor"를 나타내고, 여기서 첫번째 "Semiconductor"는 채널 영역 재료를 지칭하고, 첫번째 "Oxide"는 터널 유전체층을 지칭하고, "Nitride"는 전하 트랩 유전체층을 지칭하고, 두번째 "Oxide"는 최상부 유전체층(또한 차단 유전체층으로 알려짐)을 지칭하고, 두번째 "Semiconductor"는 게이트층을 지칭한다. 따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(602)은 터널 유전체층이고, 제 2 유전체층(606)은 차단 유전체층이다.According to an embodiment of the present invention, the nonvolatile charge trap memory device described in connection with Fig. 6E is a SONOS-type device. Typically, SONOS stands for "Semiconductor-Oxide-Nitride-Oxide-Semiconductor", where the first "Semiconductor" refers to the channel region material, the first "Oxide" refers to the tunnel dielectric layer, and "Nitride" refers to the charge trap. Refers to the dielectric layer, the second “Oxide” refers to the top dielectric layer (also known as the blocking dielectric layer), and the second “Semiconductor” refers to the gate layer. Thus, according to an embodiment of the present invention, the first dielectric layer 602 is a tunnel dielectric layer, and the second dielectric layer 606 is a blocking dielectric layer.

게이트층(608)은, SONOS-타입 트랜지스터의 동작 동안 바이어스를 수용하기에 적합한 임의의 도체 또는 반도체 재료로 이루어질 수 있다. 본 발명의 실시예에 따르면, 게이트층(608)은 화학 기상 증착 프로세스에 의해 형성되고, 도핑된 다결정 실리콘으로 이루어진다. 다른 실시예에서, 게이트층(608)은 물리 기상 증착에 의해 형성되고, 금속 질화물들, 금속 탄화물들, 금속 규화물들, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트 또는 니켈을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 금속-함유 재료로 이루어진다.The gate layer 608 may be made of any conductor or semiconductor material suitable to accommodate bias during operation of the SONOS-type transistor. According to an embodiment of the present invention, the gate layer 608 is formed by a chemical vapor deposition process and is made of doped polycrystalline silicon. In another embodiment, the gate layer 608 is formed by physical vapor deposition, metal nitrides, metal carbides, metal silicides, hafnium, zirconium, titanium, tantalum, aluminum, ruthenium, palladium, platinum, cobalt or nickel. It is made of a metal-containing material that may include (but is not limited to).

기판(600)의 소스 및 드레인 영역들(612)은, 채널 영역(614)과 반대 전도율을 갖는 임의의 영역들일 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(612)은 N-타입 도핑된 영역들인 한편 채널(614)은 P-타입 도핑된 영역이다. 일 실시예에서, 기판(600) 및 그에 따른 채널 영역(614)은, 1 x 1015 - 1 x 1019 원자/cm3 범위의 붕소 농도를 갖는 붕소-도핑된 단결정 실리콘으로 이루어진다. 그 실시예에서, 그 실시예에서, 소스 및 드레인 영역들(612)은, 5 x 1016 - 5 x 1019 원자/cm3 범위의 N-타입 도펀트들의 농도를 갖는 인- 또는 비소-도핑된 영역들로 이루어진다. 특정한 실시예에서, 소스 및 드레인 영역들(612)은 기판(600)에서 80 - 200 나노미터 범위의 깊이를 갖는다. 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(612)은 P-타입 도핑된 영역들인 한편, 채널 영역(614)은 N-타입 도핑된 영역이다.The source and drain regions 612 of the substrate 600 may be arbitrary regions having a conductivity opposite to that of the channel region 614. For example, according to an embodiment of the present invention, the source and drain regions 612 are N-type doped regions while the channel 614 is a P-type doped region. In one embodiment, the substrate 600 and thus the channel region 614 in accordance is, 1 x 10 15 - made of doped single crystal silicon - 1 x 10 19 of boron having a boron concentration in atoms / cm 3 range. In the embodiment, in the embodiment, the source and drain regions 612, 5 x 10 16 - 5 x 10 19 in a concentration of the N- type dopant atoms in / cm 3 range - or arsenic-doped It consists of areas. In a particular embodiment, the source and drain regions 612 have a depth in the range of 80-200 nanometers in the substrate 600. According to an embodiment of the present invention, the source and drain regions 612 are P-type doped regions, while the channel region 614 is an N-type doped region.

본 발명의 다른 양상에서, 산화 챔버에서 기판의 최상부 면의 라디칼 산화에 의해 형성된 유전체층은, 유전체층이 성장되는 기판의 결정면 배향의 차이에 덜 민감 할 수 있다. 예를 들어, 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링 효과는 라디칼 산화 프로세스에 의해 유전체층을 형성함으로써 상당히 감소된다. 도 7a는 본 발명의 실시예에 따라, 제 1 및 제 2 노출된 결정면들을 포함하는 기판의 단면도이다.In another aspect of the present invention, the dielectric layer formed by radical oxidation of the top surface of the substrate in the oxidation chamber may be less sensitive to differences in crystal plane orientation of the substrate on which the dielectric layer is grown. For example, in one embodiment, the cornering effect caused by differential crystal plane oxidation rates is significantly reduced by forming the dielectric layer by a radical oxidation process. 7A is a cross-sectional view of a substrate including first and second exposed crystal planes, according to an embodiment of the present invention.

도 7a를 참조하면, 기판(700)은 그 위에 형성된 절연 영역들(702)을 갖는다. 기판(700)은, 도 6a로부터의 기판(600)과 관련하여 설명된 재료로 이루어질 수 있다. 절연 영역들(702)은, 기판(700)으로의 부착에 적합한 절연 재료로 이루어질 수 있다. 기판(700)의 노출된 부분은 절연 영역들(702)의 최상부 면 위로 연장된다. 본 발명의 실시예에 따르면, 기판(700)의 노출된 부분은 제 1 노출된 결정면(704) 및 제 2 노출된 결정면(706)을 갖는다. 일 실시예에서, 제 1 노출된 결정면(704)의 결정 배향은 제 2 노출된 결정면(706)의 결정 배향과는 상이하다. 특정한 실시예에서, 표면(700)은, 실리콘으로 이루어지고, 제 1 노출된 결정면(704)은 <100> 배향을 갖고, 제 2 노출된 결정면(706)은 <110> 배향을 갖는다.Referring to FIG. 7A, the substrate 700 has insulating regions 702 formed thereon. Substrate 700 may be made of the material described with respect to substrate 600 from FIG. 6A. The insulating regions 702 may be made of an insulating material suitable for attachment to the substrate 700. The exposed portion of the substrate 700 extends over the top surface of the insulating regions 702. According to an embodiment of the present invention, the exposed portion of the substrate 700 has a first exposed crystal surface 704 and a second exposed crystal surface 706. In one embodiment, the crystal orientation of the first exposed crystal plane 704 is different from the crystal orientation of the second exposed crystal plane 706. In a particular embodiment, the surface 700 is made of silicon, the first exposed crystal plane 704 has a <100> orientation, and the second exposed crystal plane 706 has a <110> orientation.

기판(700)은, 기판(700)의 최상부 면을 소모(산화)함으로써 유전체층을 형성하기 위한 라디칼 산화 프로세스를 겪을 수 있다. 일 실시예에서, 라디칼 산화 프로세스에 의한 기판(700)의 산화는, OH 라디칼, H02 라디칼 또는 0 디라디칼을 포함하는 그룹으로부터 선택된 라디칼을 이용하여 산화하는 것을 포함한다. 도 7b는, 본 발명의 실시예에 따라, 제 1 및 제 2 결정면들(704 및 706)을 각각 포함하고, 유전체층(708)이 형성된 기판(700)의 단면도를 도시한다. 실시예에서, 도 7b에 도시된 바와 같이, 유전체층(708)의 제 1 부분(708A)은 제 1 노출된 결정면(704) 상에 형성되고, 유전체층(708)의 제 2 부분(708B)은 제 2 노출된 결정면(706) 상에 형성된다. 일 실시예에서, 제 1 노출된 결정면(704) 및 제 2 노출된 결정면(706)의 결정면 배향이 상이한 경우에도, 유전체층(708)의 제 1 부분(708A)의 두께 T10f는 유전체층(708)의 제 2 부분(708B)의 두께 T2와 대략 동일하다. 특정한 실시예에서, 기판(700)의 라디칼 산화는 대략 600 - 900℃ 범위의 온도에서 수행된다. 특정한 실시예에서, 기판(700)의 라디칼 산화는 대략 0.5 - 5 Torr 범위의 압력으로 대략 700 - 800℃ 범위의 온도에서 수행된다.The substrate 700 may undergo a radical oxidation process to form a dielectric layer by consuming (oxidizing) the top surface of the substrate 700. In one embodiment, oxidation of the substrate 700 by a radical oxidation process includes oxidation using a radical selected from the group comprising OH radicals, H02 radicals, or zero diradicals. 7B shows a cross-sectional view of a substrate 700 including first and second crystal planes 704 and 706, respectively, and on which a dielectric layer 708 is formed, according to an embodiment of the present invention. In an embodiment, as shown in Fig. 7B, the first portion 708A of the dielectric layer 708 is formed on the first exposed crystal plane 704, and the second portion 708B of the dielectric layer 708 is 2 It is formed on the exposed crystal surface 706. In one embodiment, even when the crystal plane orientations of the first exposed crystal plane 704 and the second exposed crystal plane 706 are different, the thickness T10f of the first portion 708A of the dielectric layer 708 is It is approximately equal to the thickness T2 of the second portion 708B. In a particular embodiment, radical oxidation of the substrate 700 is performed at a temperature in the range of approximately 600-900°C. In a particular embodiment, radical oxidation of the substrate 700 is performed at a temperature in the range of approximately 700-800° C. with a pressure in the range of approximately 0.5-5 Torr.

따라서, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 개시되었다. 본 발명의 실시예에 따르면, 전하 트랩층이 배치된 기판이 제공된다. 그 다음, 전하 트랩층을 라디칼 산화 프로세스에 노출시킴으로써 전하 트랩층 위에 차단 유전체층을 형성하기 위해 전하 트랩층의 일부가 산화된다.Accordingly, a method for manufacturing a nonvolatile charge trap memory device has been disclosed. According to an embodiment of the present invention, a substrate on which a charge trap layer is disposed is provided. Then, a portion of the charge trap layer is oxidized to form a blocking dielectric layer over the charge trap layer by exposing the charge trap layer to a radical oxidation process.

본 발명의 다른 양상에서, 라디칼 산화 프로세스를 수행하기 위해 클러스터 툴을 이용하는 것이 바람직할 수 있다. 따라서, 비휘발성 전하 트랩 메모리 디바이스를 제조하는 방법이 본 명세서에 개시된다. 클러스터 툴의 제 1 프로세스 챔버에서 제 1 유전체층을 형성하기 위해 기판은 먼저 제 1 라디칼 산화 프로세스를 겪을 수 있다. 그 다음, 일 실시예에서, 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층 위에 전하 트랩층이 증착된다. 그 다음, 전하 트랩층 위에 제 2 유전체층을 형성하기 위해 전하 트랩층은 제 2 라디칼 산화 프로세스를 겪을 수 있다. 일 실시예에서, 제 2 유전체층은 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층의 일부를 산화시킴으로써 형성된다. 특정한 실시예에서, 클러스터 툴은 단일 웨이퍼 클러스터 툴이다.In another aspect of the invention, it may be desirable to use a cluster tool to perform the radical oxidation process. Accordingly, a method of manufacturing a nonvolatile charge trap memory device is disclosed herein. The substrate may first undergo a first radical oxidation process to form the first dielectric layer in the first process chamber of the cluster tool. Then, in one embodiment, a charge trap layer is deposited over the first dielectric layer in the second process chamber of the cluster tool. Then, the charge trap layer can undergo a second radical oxidation process to form a second dielectric layer over the charge trap layer. In one embodiment, the second dielectric layer is formed by oxidizing a portion of the charge trap layer in the first process chamber of the cluster tool. In a particular embodiment, the cluster tool is a single wafer cluster tool.

클러스터 툴의 챔버 내에서 유전체층의 형성은 배치 프로세싱 챔버들에서 통상적으로 달성가능한 것보다 더 높은 온도에서 유전체층의 성장을 허용할 수 있다. 게다가, 라디칼 산화 프로세스는, 유전체층을 성장시키기 위한 주 통로로서 클러스터 툴의 챔버에서 수행될 수 있다. 본 발명의 실시예에 따르면, 수소(H2) 및 산소(O2) 가스를 클러스터 툴의 산화 챔버 내로 유동시키는 것을 포함하는 라디칼 산화 프로세스는 노출된 기판 또는 막의 산화 소모에 의해 유전체층을 성장시키기 위해 수행된다. 일 실시예에서, 비휘발성 전하 트랩 메모리 디바이스에 대한 터널 유전체층 및 차단 유전체층을 제공하기 위해 클러스터 툴의 산화 챔버에서 다수의 라디칼 산화 프로세스들이 수행된다. 이 유전체층들은 심지어 감소된 두께로도 매우 높은 품질일 수 있다. 일 실시예에서, 터널 유전체층 및 차단 유전체층 둘 모두는, 배치 프로세스 챔버에서 형성되는 터널 유전체층 또는 차단 유전체층보다 더 조밀하고, 상당히 더 적은 수소 원자/cm3로 이루어진다. 게다가, 터널 유전체층 및 차단 유전체층이 형성되는 기판은, 배치 프로세스 챔버에 비해 클러스터 툴의 산화 챔버에서 더 짧은 온도 경사율(ramp rate) 및 안정화 시간으로 노출될 수 있다. 따라서, 본 발명의 실시예에 따르면, 기판의 열 버짓에 대한 영향은, 클러스터 툴의 산화 챔버에서 라디칼 산화 프로세스를 이용함으로써 감소된다. 본 발명의 실시예에 따르면, 클러스터 툴의 산화 챔버에서 라디칼 산화 프로세스를 수행함으로써 형성되는 유전체층은, 유전체층이 성장하는 기판에서 결정면 배향 차이들에 덜 민감하다. 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링 효과는 클러스터 툴의 산화 챔버에서 수행되는 라디칼 산화 프로세스를 통해 유전체층을 형성함으로써 상당히 감소된다.The formation of the dielectric layer within the chamber of the cluster tool may allow growth of the dielectric layer at higher temperatures than is typically achievable in batch processing chambers. In addition, the radical oxidation process can be performed in the chamber of the cluster tool as the main passage for growing the dielectric layer. According to an embodiment of the present invention, a radical oxidation process comprising flowing hydrogen (H2) and oxygen (O2) gases into the oxidation chamber of the cluster tool is performed to grow the dielectric layer by oxidative consumption of the exposed substrate or film. . In one embodiment, a number of radical oxidation processes are performed in the oxidation chamber of the cluster tool to provide a tunnel dielectric layer and a blocking dielectric layer for a nonvolatile charge trap memory device. These dielectric layers can be of very high quality, even with a reduced thickness. In one embodiment, both the tunnel dielectric layer and the barrier dielectric layer are denser and consist of significantly fewer hydrogen atoms/cm3 than the tunnel dielectric layer or barrier dielectric layer formed in the batch process chamber. In addition, the substrate on which the tunnel dielectric layer and the blocking dielectric layer are formed can be exposed at a shorter temperature ramp rate and stabilization time in the oxidation chamber of the cluster tool compared to the batch process chamber. Thus, according to an embodiment of the present invention, the effect on the thermal budget of the substrate is reduced by using a radical oxidation process in the oxidation chamber of the cluster tool. According to an embodiment of the present invention, a dielectric layer formed by performing a radical oxidation process in an oxidation chamber of a cluster tool is less sensitive to crystal plane orientation differences in a substrate on which the dielectric layer is grown. In one embodiment, the cornering effect caused by the differential crystal plane oxidation rates is significantly reduced by forming the dielectric layer through a radical oxidation process performed in the oxidation chamber of the cluster tool.

비휘발성 전하 트랩 메모리 디바이스의 일부는 클러스터 툴에서 제조될 수 있다. 도 8은, 본 발명의 실시예에 따른 클러스터 툴에서 프로세스 챔버들의 어레인지먼트를 도시한다. 도 8을 참조하면, 클러스터 툴(800) 내의 프로세스 챔버들의 어레인지먼트는, 이송 챔버(802), 제 1 프로세스 챔버(804), 제 2 프로세스 챔버(806) 및 제 3 프로세스 챔버(808)를 포함한다. 실시예에서, 이송 챔버(802)는, 외부 환경으로부터의 웨이퍼를 클러스터 툴(800) 내로 도입시키기 위해 수용하기 위한 것이다. 일 실시예에서, 프로세스 챔버들(802, 804 및 806) 각각은, 도 8의 양방향 화살표들로 표시된 바와 같이, 웨이퍼가 이러한 챔버들과 이송 챔버(802) 사이에서 왔다갔다 전달될 수 있는 방식으로 배열된다. 도시되지 않지만 본 발명의 추가적인 실시예에 따르면, 클러스터 툴(800)은, 웨이퍼가 프로세스 챔버들(802, 804 또는 806)의 임의의 쌍들 사이에서 직접 이송될 수 있도록 구성될 수 있다.Some of the nonvolatile charge trap memory devices can be fabricated in a cluster tool. 8 shows an arrangement of process chambers in a cluster tool according to an embodiment of the present invention. Referring to FIG. 8, the arrangement of process chambers in the cluster tool 800 includes a transfer chamber 802, a first process chamber 804, a second process chamber 806, and a third process chamber 808. . In an embodiment, the transfer chamber 802 is for receiving wafers from an external environment for introduction into the cluster tool 800. In one embodiment, each of the process chambers 802, 804 and 806 is in a manner in which a wafer can be transferred back and forth between these chambers and the transfer chamber 802, as indicated by the double arrows in FIG. Are arranged. Although not shown, in accordance with a further embodiment of the present invention, the cluster tool 800 may be configured such that a wafer can be transferred directly between any pairs of process chambers 802, 804 or 806.

클러스터 툴(800)은, 프로세스 챔버들(804, 806 및 808) 및 이송 챔버(802) 내부 및 그 사이에서 외부 환경이 배제되는 임의의 클러스터 툴일 수 있다. 따라서, 본 발명의 실시예에 따르면, 웨이퍼가 일단 프로세스 챔버(802)에 진입하면, 웨이퍼가 프로세스 챔버들(804, 806 및 808) 및 이송 챔버(802) 내부 및 그 사이에서 이동할 때 웨이퍼는 외부 환경으로부터 보호된다. 이러한 클러스터 툴의 일례는, 캘리포니아 Santa Clara에 위치된 Applied Materials, Inc.로부터 상업적으로 입수가능한 Centura® 플랫폼이다. 일 실시예에서, 웨이퍼가 일단 이송 챔버(802)에 의해 수용되면, 클러스터 툴(800)에는 대략 100 mTorr보다 작은 진공 상태가 유지된다. 본 발명의 실시예에 따르면, 클러스터 툴(800)은 청크(또는 각각의 챔버에 대해 하나의 청크와 같은 다수의 청크들)를 통합하고, 그 위에서, 프로세싱 및 이송 이벤트들을 위해 웨이퍼의 엣지 표면 반대쪽의 평탄면이 청크 상에 안착된다. 일 실시예에서, 웨이퍼의 평탄면을 청크 상에 안착시킴으로써, 청크를 통해 웨이퍼를 가열하여, 웨이퍼를 가열하기 위한 더 급격한 경사율들이 달성가능하다. 특정한 실시예에서, 클러스터 툴(800)은 단일 웨이퍼 클러스터 툴이다.The cluster tool 800 may be any cluster tool in which the external environment within and between the process chambers 804, 806 and 808 and the transfer chamber 802 is excluded. Thus, according to an embodiment of the present invention, once the wafer enters the process chamber 802, the wafer is external when the wafer moves inside and between the process chambers 804, 806 and 808 and the transfer chamber 802. Protected from the environment. An example of such a cluster tool is the Centura® platform commercially available from Applied Materials, Inc. of Santa Clara, CA. In one embodiment, once the wafer is received by the transfer chamber 802, a vacuum of less than approximately 100 mTorr is maintained in the cluster tool 800. In accordance with an embodiment of the present invention, the cluster tool 800 incorporates a chunk (or multiple chunks, such as one chunk for each chamber), on top of which is opposite the edge surface of the wafer for processing and transfer events. The flat surface of is seated on the chunk. In one embodiment, by seating the flat surface of the wafer on the chunk, by heating the wafer through the chunk, sharper gradient rates for heating the wafer are achievable. In a particular embodiment, the cluster tool 800 is a single wafer cluster tool.

프로세스 챔버들(802, 804 및 806)은, 산화 챔버들, 저압 화학 기상 증착 챔버들 또는 이들의 조합을 포함할 수 있지만 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버(804)는 제 1 산화 챔버이고, 제 2 프로세스 챔버(806)는 저압 화학 기상 증착 챔버이고, 제 3 프로세스 챔버(808)는 제 2 산화 챔버이다. 산화 챔버의 예는 Applied Materials, Inc.로부터의 ISSG(In-Situ Steam Generation) 챔버이다. 저압 화학 기상 증착 챔버들의 예들은, Applied Materials, Inc.로부터의 SiNgenTM 챔버 및 OXYgenTM 챔버를 포함한다. 웨이퍼를 가열하기 위해 전체 프로세스 챔버들을 가열하는 것(이것은 통상적인 배치 프로세스 챔버들의 경우임) 대신에, 웨이퍼를 가열하기 위해, 단일 웨이퍼를 운반하는데 이용되는 청크가 가열될 수 있다. 본 발명의 실시예에 따르면, 웨이퍼를 원하는 프로세스 온도까지 가열하기 위해 청크가 이용된다. 따라서, 비교적 짧은 온도 경사 시간들 및 안정화 시간들이 달성될 수 있다.The process chambers 802, 804, and 806 may include, but are not limited to, oxidation chambers, low pressure chemical vapor deposition chambers, or a combination thereof. For example, according to an embodiment of the present invention, the first process chamber 804 is a first oxidation chamber, the second process chamber 806 is a low pressure chemical vapor deposition chamber, and the third process chamber 808 is a 2 is an oxidation chamber. An example of an oxidation chamber is an In-Situ Steam Generation (ISSG) chamber from Applied Materials, Inc. Examples of low pressure chemical vapor deposition chambers include SiNgen ™ chamber and OXYgen ™ chamber from Applied Materials, Inc. Instead of heating the entire process chambers to heat the wafer (this is the case with typical batch process chambers), to heat the wafer, the chunk used to carry a single wafer can be heated. According to an embodiment of the present invention, chunks are used to heat the wafer to the desired process temperature. Thus, relatively short temperature ramp times and stabilization times can be achieved.

비휘발성 전하 트랩 메모리 디바이스의 일부는 클러스터 툴에서 제조될 수 있다. 도 9는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도(900)를 도시한다. 도 10a 내지 도 10e는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도들을 도시한다.Some of the nonvolatile charge trap memory devices can be fabricated in a cluster tool. 9 shows a flow diagram 900 representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device, in accordance with an embodiment of the present invention. 10A-10E show cross-sectional views representing operations in manufacturing a nonvolatile charge trap memory device according to an embodiment of the present invention.

도 10a를 참조하면, 기판(1000)이 클러스터 툴에 제공된다. 일 실시예에서, 기판(1000)은, 도 8과 관련하여 설명된 이송 챔버(802)와 같은 이송 챔버에 제공된다.Referring to FIG. 10A, a substrate 1000 is provided to a cluster tool. In one embodiment, the substrate 1000 is provided in a transfer chamber, such as the transfer chamber 802 described in connection with FIG. 8.

기판(1000)은 반도체 디바이스 제조에 적합한 임의의 재료로 이루어질 수 있다. 일 실시예에서, 기판(1000)은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어진 벌크(bulk) 기판이다. 다른 실시예에서, 기판(1000)은 최상부 에피택셜층을 갖는 벌크층을 포함한다. 특정한 실시예에서, 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어지는 한편, 최상부 에피택셜층은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 다른 실시예에서, 기판(1000)은, 하부 벌크층 위에 있는 중간 절연층 상에 최상부 에피택셜층을 포함한다. 최상부 에피택셜층은, 실리콘(즉, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위한 것), 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 절연층은, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 하부 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정으로 이루어진다. 기판(1000)은 도펀트 불순물 원자들을 더 포함할 수 있다.The substrate 1000 may be made of any material suitable for manufacturing a semiconductor device. In one embodiment, the substrate 1000 is a bulk substrate made of a single crystal of a material that may include, but is not limited to, silicon, germanium, silicon-germanium, or a III-V compound semiconductor material. . In another embodiment, the substrate 1000 includes a bulk layer having an uppermost epitaxial layer. In a particular embodiment, the bulk layer is made of a single crystal of silicon, germanium, silicon-germanium, a group III-V compound semiconductor material or a material that may include, but is not limited to, quartz, while the top epitaxial layer It consists of a single crystal layer which may include, but is not limited to, silver, silicon, germanium, silicon-germanium, or a III-V compound semiconductor material. In another embodiment, the substrate 1000 includes a top epitaxial layer on an intermediate insulating layer overlying the lower bulk layer. The uppermost epitaxial layer may include, but is limited to, silicon (i.e., for forming a silicon-on-insulator (SOI) semiconductor substrate), germanium, silicon-germanium, or a III-V compound semiconductor material. Not) consisting of a single crystal layer. The insulating layer is made of a material that may include (but is not limited to) silicon dioxide, silicon nitride or silicon oxynitride. The lower bulk layer is made of a single crystal, which may include, but is not limited to, silicon, germanium, silicon-germanium, a III-V compound semiconductor material, or quartz. The substrate 1000 may further include dopant impurity atoms.

도 10b는, 본 발명의 실시예에 따라, 도 9의 흐름도로부터의 동작(902)에 대응하는, 터널 유전체층이 형성된 기판의 단면도를 도시한다. 도 10b에 대응하는 흐름도(900)의 동작(902)을 참조하면, 기판(1000)은, 제 1 유전체층(1002)을 형성하기 위해 클러스터 툴의 제 1 프로세스 챔버에서 제 1 라디칼 산화 프로세스를 겪는다.10B shows a cross-sectional view of a substrate on which a tunnel dielectric layer has been formed, corresponding to operation 902 from the flowchart of FIG. 9, in accordance with an embodiment of the present invention. Referring to operation 902 of flowchart 900 corresponding to FIG. 10B, substrate 1000 undergoes a first radical oxidation process in a first process chamber of a cluster tool to form first dielectric layer 1002.

제 1 유전체층(1002)은 일 재료로 이루어질 수 있고, 후속적으로 형성되는 비휘발성 전하 트랩 메모리 디바이스가 언바이어스(unbias)되는 경우 누설에 대한 적합한 배리어를 유지하면서, 인가된 게이트 바이어스 하에서, 후속적으로 형성되는 전하 트랩층으로 전하 캐리어들이 터널링하도록 허용하기에 적합한 두께를 가질 수 있다. 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은, 기판(1000)의 최상부 면이 소모되는 산화 프로세스에 의해 형성된다. 따라서, 실시예에서, 제 1 유전체층(1002)은 기판(1000) 재료의 산화물로 이루어진다. 예를 들어, 일 실시예에서, 기판(1000)은 실리콘으로 이루어지고, 제 1 유전체층(1002)은 실리콘 이산화물로 이루어진다. 특정한 실시예에서, 제 1 유전체층(1002)은 대략 1 - 10 나노미터 범위의 두께로 형성된다. 특정한 실시예에서, 제 1 유전체층(1002)은 대략 1.5 - 2.5 나노미터 범위의 두께로 형성된다.The first dielectric layer 1002 may be made of one material, and under the applied gate bias, the subsequent nonvolatile charge trap memory device, which is formed subsequently, maintains a suitable barrier against leakage when unbiased. It may have a thickness suitable to allow charge carriers to tunnel into the charge trap layer formed of. According to an embodiment of the present invention, the first dielectric layer 1002 is formed by an oxidation process in which the uppermost surface of the substrate 1000 is consumed. Thus, in an embodiment, the first dielectric layer 1002 is made of an oxide of the substrate 1000 material. For example, in one embodiment, the substrate 1000 is made of silicon, and the first dielectric layer 1002 is made of silicon dioxide. In a particular embodiment, the first dielectric layer 1002 is formed to a thickness in the range of approximately 1-10 nanometers. In a particular embodiment, the first dielectric layer 1002 is formed to a thickness in the range of approximately 1.5-2.5 nanometers.

제 1 유전체층(1002)은 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 라디칼 산화 프로세스는, 수소(Hz) 및 산소(Oz) 가스를, 도 8과 관련하여 설명된 산화 챔버들(804 또는 808)과 같은 산화 챔버 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:50 - 1:5 범위의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, Hz 및 Oz를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, Hz 및 Oz는 기판(1000)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 기판(1000)의 최상부를 소모하여 제 1 유전체층(1002)을 제공하는데 이용된다. 특정한 실시예에서, 라디칼 산화 프로세스는, OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 5 - 15 Torr 범위의 압력으로 대략 950 - 1100℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 1 - 3 분 범위의 지속기간 동안 라디칼 산화 프로세스가 수행된다. 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은 고밀도 저수소 함유 막으로서 형성된다.The first dielectric layer 1002 may be formed by a radical oxidation process. In accordance with an embodiment of the present invention, the radical oxidation process involves flowing hydrogen (Hz) and oxygen (Oz) gases into an oxidation chamber, such as oxidation chambers 804 or 808 described in connection with FIG. . In one embodiment, the partial pressures of Hz and Oz have a ratio in the range of approximately 1:50-1:5 relative to each other. However, in an embodiment, the ignition event is not carried out, typically the ignition event would otherwise be used to pyrolyze Hz and Oz to form a vapor. Instead, Hz and Oz are allowed to react to form radicals on the surface of the substrate 1000. In one embodiment, radicals are used to provide the first dielectric layer 1002 by consuming the top of the substrate 1000. In a particular embodiment, the radical oxidation process includes oxidation to a radical such as, but not limited to, an OH radical, a H0 2 radical or an O diradical. In a particular embodiment, the radical oxidation process is carried out at a temperature in the range of approximately 950-1100 °C with a pressure in the range of approximately 5-15 Torr. In one embodiment, the radical oxidation process is performed for a duration in the range of approximately 1-3 minutes. According to an embodiment of the present invention, the first dielectric layer 1002 is formed as a high-density, low-hydrogen-containing film.

제 1 유전체층(1002)을 형성하는 것에 후속하여 그러나 임의의 추가적인 프로세싱 전에, 흐름도(900)의 동작(904)을 참조하면, 제 1 유전체층(1002)은 질화 프로세스를 겪을 수 있다. 실시예에서, 질화 프로세스는, 제 1 유전체층(1002)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 일 실시예에서, 제 1 유전체층(1002)은 제 1 프로세스 챔버에서 어닐링되고, 여기서 어닐링은, 대략 30초 - 60초 범위의 지속기간 동안 대략 900 - 1100℃ 범위의 온도로 질소를 포함하는 분위기에서 기판(1000)을 가열하는 것을 포함한다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 다른 실시예에서, 질화는 별개의 프로세스 챔버에서 발생한다. 대안적으로, 이러한 질화 단계는 스킵될 수 있다.Following forming first dielectric layer 1002 but prior to any further processing, referring to operation 904 of flowchart 900, first dielectric layer 1002 may undergo a nitridation process. In an embodiment, the nitridation process is performed in the same process chamber used to form the first dielectric layer 1002. In one embodiment, the first dielectric layer 1002 is annealed in a first process chamber, wherein the annealing is performed in an atmosphere comprising nitrogen at a temperature in the range of approximately 900-1100° C. for a duration in the range of approximately 30 seconds-60 seconds. It includes heating the substrate 1000. In one embodiment, the atmosphere containing nitrogen is nitrogen (N 2 ), nitrous oxide (N 2 O), nitrogen dioxide (NO 2 ), nitrogen monoxide (NO) or ammonia (NH 3 ), such as (but limited thereto) Not) gas. In another embodiment, nitriding occurs in a separate process chamber. Alternatively, this nitridation step can be skipped.

도 10c는, 본 발명의 실시예에 따라, 도 9의 흐름도로부터의 동작(906)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 10c에 대응하는 흐름도(900)의 동작(906)을 참조하면, 제 1 영역(1004A) 및 제 2 영역(1004B)을 갖는 전하 트랩층이 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층(1002) 상에 형성된다.10C shows a cross-sectional view of a substrate on which a charge trap layer has been formed, corresponding to operation 906 from the flowchart of FIG. 9, in accordance with an embodiment of the present invention. Referring to operation 906 of a flow chart 900 corresponding to FIG. 10C, a charge trap layer having a first region 1004A and a second region 1004B is formed of a first dielectric layer 1002 in the second process chamber of the cluster tool. ) Is formed on.

전하 트랩층은 일 재료로 이루어질 수 있고, 전하를 저장하기에 적합한 두께를 가질 수 있어서, 후속적으로 형성되는 게이트 스택의 임계 전압을 변경할 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 도 10c에 도시된 바와 같이 2개의 영역들(1004A 및 1004B)로 이루어진다. 실시예에서, 전하 트랩층의 영역(1004A)은, 후속 프로세스 동작들에 따라 변하지 않는 전하 트랩층으로 유지될 것이다. 그러나, 그 실시예에서, 형성된 전하 트랩층으로서의 영역(1004B)은, 영역(1004A) 위에서 제 2 유전체층을 형성하도록 소모될 것이다. 일 실시예에서, 전하 트랩층의 영역들(1004A 및 1004B)는 동일한 프로세스 단계에서 형성되고 동일한 재료로 이루어진다.The charge trap layer may be made of one material and may have a thickness suitable for storing charge, so that the threshold voltage of the subsequently formed gate stack may be changed. According to an embodiment of the present invention, the charge trap layer is composed of two regions 1004A and 1004B as shown in FIG. 10C. In an embodiment, region 1004A of the charge trap layer will remain as a charge trap layer that does not change with subsequent process operations. However, in that embodiment, the region 1004B as the formed charge trap layer will be consumed to form a second dielectric layer over the region 1004A. In one embodiment, regions 1004A and 1004B of the charge trap layer are formed in the same process step and are made of the same material.

영역들(1004A 및 1004B)을 갖는 전하 트랩층은 화학 기상 증착 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 실리콘 질화물, 실리콘 산질화물, 산소-리치 실리콘 산질화물 또는 실리콘-리치 실리콘 산질화물와 같은(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 일 실시예에서, 전하 트랩층은, 도 8로부터의 프로세스 챔버(806)와 관련하여 설명된 SiNgen TM 저압 화학 기상 증착 챔버와 같은 저압 화학 기상 증착 챔버에서 제 1 유전체층(1002) 상에 형성된다. 일 실시예에서, 제 2 프로세스 챔버는 저압 화학 기상 증착 챔버이고, 전하 트랩층의 영역들(1004A 및 1004B)은 제 1 유전체층(1002)을 형성하는데 이용되는 온도보다 낮은 온도로 형성된다. 특정한 실시예에서, 전하 트랩층의 영역들(1004A 및 1004B)은 대략 700 - 850℃ 범위의 온도에서 형성된다. 실시예에서, 제 2 프로세스 챔버는 저압 화학 기상 증착 챔버이고, 전하 트랩층은, 디클로로실란(H2SiCl2), 비스-(터트-부틸아미노)실란(BTBAS), 암모니아(NH3) 또는 아산화질소(N2O)와 같은(그러나 이에 한정되는 것은 아님) 가스들을 이용함으로써 형성된다. 본 발명의 실시예에 따르면, 전하 트랩층은, 대략 5 - 15 나노미터 범위의 전체 두께로 형성되고, 영역(1004B)은 전하 트랩층의 전체 두께의 대략 2 - 3 나노미터 범위의 두께를 차지한다. 그 실시예에서, 영역(1004A)은 전하 트랩층의 전체 두께 중 나머지, 즉, 최상부 또는 차단 유전체층을 형성하기 위해 후속적으로 소비되지 않는 전하 트랩층 부분을 차지한다.The charge trap layer having regions 1004A and 1004B may be formed by a chemical vapor deposition process. According to an embodiment of the present invention, the charge trap layer is made of a material such as, but not limited to, silicon nitride, silicon oxynitride, oxygen-rich silicon oxynitride or silicon-rich silicon oxynitride. In one embodiment, a charge trap layer is formed on the first dielectric layer 1002 in a low pressure chemical vapor deposition chamber, such as the SiNgen™ low pressure chemical vapor deposition chamber described in connection with the process chamber 806 from FIG. 8. In one embodiment, the second process chamber is a low pressure chemical vapor deposition chamber, and regions 1004A and 1004B of the charge trap layer are formed at a temperature lower than the temperature used to form the first dielectric layer 1002. In a particular embodiment, regions 1004A and 1004B of the charge trap layer are formed at a temperature in the range of approximately 700-850°C. In an embodiment, the second process chamber is a low pressure chemical vapor deposition chamber, and the charge trap layer is dichlorosilane (H 2 SiCl 2 ), bis-(tert-butylamino) silane (BTBAS), ammonia (NH 3 ) or nitrous oxide. It is formed by using gases such as, but not limited to, nitrogen (N 2 O). According to an embodiment of the present invention, the charge trap layer is formed with a total thickness in the range of about 5-15 nanometers, and the region 1004B occupies a thickness in the range of about 2-3 nanometers of the total thickness of the charge trap layer. do. In that embodiment, region 1004A occupies the remainder of the total thickness of the charge trap layer, that is, the portion of the charge trap layer that is not subsequently consumed to form the top or blocking dielectric layer.

본 발명의 다른 양상에서, 전하 트랩층은 다수의 조성물 영역들을 포함할 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 전하 트랩층은 산소-리치 부분 및 실리콘-리치 부분을 포함하고, 제 2 프로세스 챔버에서 가스들의 제 1 조성물로 산소-리치 산질화물 막을 증착하고 그 후 제 2 프로세스 챔버에서 가스들의 제 2 조성물로 실리콘-리치 산질화물 막을 증착함으로써 형성된다. 일 실시예에서, 전하 트랩층은, 암모니아(NH3) 가스의 유량을 변형하고, 아산화질소(N2O) 및 디클로로실란(SiH2Cb)을 도입함으로써 형성되어, 제 1 산소-리치 산질화물 막 및 그 후의 실리콘-리치 산질화물 막을 생성하기 위해 원하는 가스비들을 제공한다. 특정한 실시예에서, 산소-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 0.5 - 500 Torr 범위의 압력으로 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(1000)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비를 갖는 SiH2Cb 및 NH3를 포함하고, 대략 5 - 200 sccm(standard cubic centimeters per minute) 범위의 유량으로 도입될 수 있다. 다른 특정한 실시예에서, 실리콘-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 0.5 - 500 Torr 범위의 압력으로 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(1000)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 5 내지 약 20 sccm의 유량으로 도입되는, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비로 혼합된 SiH2Cb 및 NH3를 포함한다. 본 발명의 실시예에 따르면, 전하 트랩층은, 대략 2.5 - 3.5 나노미터 범위의 두께를 갖는 바닥 산소-리치 실리콘 산질화물 부분 및 대략 9 - 10 나노미터 범위의 두께를 갖는 최상부 실리콘-리치 실리콘 산질화물 부분을 포함한다. 일 실시예에서, 전하 트랩층의 영역(1004B)은, 전하 트랩층의 최상부 실리콘-리치 실리콘 산질화물 부분의 전체 두께 중 대략 2 - 3 나노미터 범위의 두께를 차지한다. 따라서, 제 2 유전체층을 형성하기 위한 후속 소모에 대해 타겟팅되는 영역(1004B)은 전체적으로 실리콘-리치 실리콘 산질화물로 이루어질 수 있다.In another aspect of the present invention, the charge trap layer may include multiple regions of the composition. For example, according to an embodiment of the present invention, the charge trap layer comprises an oxygen-rich portion and a silicon-rich portion, and depositing an oxygen-rich oxynitride film with a first composition of gases in a second process chamber and then It is formed by depositing a silicon-rich oxynitride film with a second composition of gases in a second process chamber. In one embodiment, the charge trap layer is formed by modifying the flow rate of ammonia (NH3) gas and introducing nitrous oxide (N2O) and dichlorosilane (SiH2Cb), so that the first oxygen-rich oxynitride film and subsequent silicon -Provide the desired gas ratios to create a rich oxynitride film. In a specific embodiment, the oxygen-rich oxynitride film maintains the chamber at a pressure in the range of approximately 0.5-500 Torr and the substrate 1000 at a temperature in the range of approximately 700-850 °C for a period in the range of approximately 2.5-20 minutes. While being formed by introducing a process gas mixture containing N2O, NH3 and SiH2Cb. In a further embodiment, the process gas mixture comprises N 2 O and NH 3 having a ratio of about 8:1 to about 1:8 and SiH2Cb and NH 3 having a ratio of about 1:7 to about 7:1, , It can be introduced at flow rates in the range of approximately 5-200 sccm (standard cubic centimeters per minute). In another specific embodiment, the silicon-rich oxynitride film maintains the chamber at a pressure in the range of about 0.5-500 Torr and the substrate 1000 at a temperature in the range of about 700-850 °C for a period in the range of about 2.5-20 minutes. It is formed by introducing a process gas mixture containing N2O, NH3 and SiH2Cb while holding. In a further embodiment, the process gas mixture is introduced at a flow rate of about 5 to about 20 sccm, N 2 O and NH 3 having a ratio of about 8:1 to about 1:8 and about 1:7 to about 7: SiH2Cb and NH 3 mixed in a ratio of 1. According to an embodiment of the present invention, the charge trap layer comprises a bottom oxygen-rich silicon oxynitride portion having a thickness in the range of approximately 2.5-3.5 nanometers and a top silicon-rich silicon acid having a thickness in the range of approximately 9-10 nanometers. It contains a nitride part. In one embodiment, region 1004B of the charge trap layer occupies a thickness in the range of approximately 2-3 nanometers of the total thickness of the uppermost silicon-rich silicon oxynitride portion of the charge trap layer. Accordingly, the region 1004B targeted for subsequent consumption for forming the second dielectric layer may be entirely made of silicon-rich silicon oxynitride.

도 10d는, 본 발명의 실시예에 따라, 도 9의 흐름도로부터의 동작(908)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다. 도 10d에 대응하는 흐름도(900)의 동작(908)을 참조하면, 제 2 유전체층(1006)이 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층(1004) 상에 형성된다.10D shows a cross-sectional view of a substrate having a top dielectric layer formed thereon, corresponding to operation 908 from the flowchart of FIG. 9, in accordance with an embodiment of the present invention. Referring to operation 908 of flowchart 900 corresponding to FIG. 10D, a second dielectric layer 1006 is formed on the charge trap layer 1004 in the first process chamber of the cluster tool.

제 2 유전체층(1006)은 일 재료로 이루어질 수 있고, 비휘발성 전하 트랩 메모리 디바이스에서 후속적으로 형성되는 게이트 스택의 커패시턴스를 현저하게 감소시키지 않고 전하 누설에 대한 배리어를 유지하기에 적합한 두께를 가질 수 있다. 본 발명의 실시예에 따르면, 제 2 유전체층(1006)은, 도 10c와 관련하여 설명된 동작(906)에서 형성된 전하 트랩층의 영역(1004B)을 소모함으로써 형성된다. 따라서, 일 실시예에서, 영역(1004B)은 제 2 유전체층(1006)을 제공하기 위해 소모되는 한편, 영역(1004A)은 전하 트랩층(1004)을 유지한다. 특정한 실시예에서, 영역(1004B)은, 대략 2 - 3 나노미터 범위의 두께를 갖는 실리콘-리치 실리콘 산질화물 영역이고, 대략 3.5 - 4.5 나노미터 범위의 두께를 갖는 제 2 유전체층(1006)을 형성하도록 산화된다. 그 실시예에서, 제 2 유전체층(1006)은, 실리콘 이산화물로 이루어진다.The second dielectric layer 1006 may be made of one material, and may have a thickness suitable for maintaining a barrier against charge leakage without significantly reducing the capacitance of the gate stack subsequently formed in the nonvolatile charge trap memory device. have. According to an embodiment of the present invention, the second dielectric layer 1006 is formed by consuming the region 1004B of the charge trap layer formed in operation 906 described in connection with Fig. 10C. Thus, in one embodiment, region 1004B is consumed to provide second dielectric layer 1006 while region 1004A retains charge trap layer 1004. In a specific embodiment, region 1004B is a silicon-rich silicon oxynitride region having a thickness in the range of approximately 2-3 nanometers, forming a second dielectric layer 1006 having a thickness in the range of approximately 3.5-4.5 nanometers. To be oxidized. In that embodiment, the second dielectric layer 1006 is made of silicon dioxide.

제 2 유전체층(1006)은, 제 2 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 제 2 라디칼 산화 프로세스는, 수소(Hz) 및 산소(Oz) 가스를, 도 8과 관련하여 설명된 산화 챔버들(804 또는 808)과 같은 산화 챔버 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:50 - 1:5 범위의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, Hz 및 Oz를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, Hz 및 Oz는 영역(1004B)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 영역(1004B)을 소모하여 제 2 유전체층(1006)을 제공하는데 이용된다. 특정한 실시예에서, 제 2 라디칼 산화 프로세스는, OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 제 2 라디칼 산화 프로세스는, 대략 5 - 15 Torr 범위의 압력으로 대략 950 - 1100℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 1 - 3 분 범위의 지속기간 동안 라디칼 산화 프로세스가 수행된다. 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은 고밀도 저수소 함유 막으로서 형성된다. 일 실시예에서, 도 10d에 도시되고 흐름도(900)에 도시된 바와 같이, 완전한 제 2 유전체층(1006)을 형성하기 위해 어떠한 추가적인 증착 단계도 요구되지 않는다. 클러스터 툴에서 웨이퍼 패스-쓰루 로지스틱스(logistics)에 따라, 제 2 라디칼 산화 프로세스는, 제 1 유전체층(1002)을 형성하는데 이용된 제 1 라디칼 산화 프로세스와 동일한(즉, 제 1) 챔버에서 또는 클러스터 툴의 다른(예를 들어, 제 3) 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버에 대한 참조는, 제 1 프로세스 챔버로의 재도입을 의미하도록 또는 제 1 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.The second dielectric layer 1006 may be formed by a second radical oxidation process. In accordance with an embodiment of the present invention, the second radical oxidation process comprises flowing hydrogen (Hz) and oxygen (Oz) gases into an oxidation chamber, such as oxidation chambers 804 or 808 described in connection with FIG. 8. Entails. In one embodiment, the partial pressures of Hz and Oz have a ratio in the range of approximately 1:50-1:5 relative to each other. However, in an embodiment, the ignition event is not carried out, typically the ignition event would otherwise be used to pyrolyze Hz and Oz to form a vapor. Instead, Hz and Oz are allowed to react to form radicals on the surface of region 1004B. In one embodiment, radicals are used to provide a second dielectric layer 1006 by consuming region 1004B. In a particular embodiment, the second radical oxidation process includes oxidation to a radical such as, but not limited to, an OH radical, a H0 2 radical, or an O diradical. In a specific embodiment, the second radical oxidation process is carried out at a temperature in the range of approximately 950-1100 °C with a pressure in the range of approximately 5-15 Torr. In one embodiment, the radical oxidation process is performed for a duration in the range of approximately 1-3 minutes. According to an embodiment of the present invention, the first dielectric layer 1002 is formed as a high-density, low-hydrogen-containing film. In one embodiment, no additional deposition steps are required to form the complete second dielectric layer 1006, as shown in FIG. 10D and flow chart 900. Depending on the wafer pass-through logistics in the cluster tool, the second radical oxidation process may be in the same (i.e., first) chamber as the first radical oxidation process used to form the first dielectric layer 1002 or in the cluster tool. Of the other (eg, a third) process chamber. Thus, according to an embodiment of the present invention, a reference to the first process chamber may be used to mean re-introduction into the first process chamber or to mean introduction into a process chamber different from the first process chamber. .

제 2 유전체층(1006)을 형성하는 것에 후속하여 그러나 클러스터 툴로부터 기판(1000)을 제거하기 전에, 흐름도(900)의 동작(910)을 참조하면, 제 2 유전체층(1006)은 제 1 프로세스 챔버에서 질화 프로세스를 추가로 겪을 수 있다. 본 발명의 실시예에 따르면, 질화 프로세스는, 대략 30 초 - 60 초 범위의 지속기간 동안 대략 900 - 1100℃ 범위의 온도로 질소를 포함하는 분위기에서 제 2 유전체층(1006)을 어닐링하는 것을 포함한다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 대안적으로, 이러한 질화 단계, 즉, 흐름도(900)로부터의 동작(910)은 스킵될 수 있고, 웨이퍼는 클러스터 툴로부터 언로딩된다.Following forming the second dielectric layer 1006 but prior to removing the substrate 1000 from the cluster tool, referring to operation 910 of the flow chart 900, the second dielectric layer 1006 is removed in the first process chamber. The nitriding process can be further subjected. In accordance with an embodiment of the present invention, the nitridation process includes annealing the second dielectric layer 1006 in an atmosphere comprising nitrogen at a temperature in the range of about 900-1100°C for a duration in the range of about 30 seconds-60 seconds. . In one embodiment, the atmosphere containing nitrogen is nitrogen (N 2 ), nitrous oxide (N 2 O), nitrogen dioxide (NO 2 ), nitrogen monoxide (NO) or ammonia (NH 3 ), such as (but limited thereto) Not) gas. Alternatively, this nitridation step, i.e., operation 910 from flowchart 900, can be skipped and the wafer is unloaded from the cluster tool.

따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)을 포함하는 ONO 스택은 클러스터 툴 내에서 단일 패스에서 형성된다. 이러한 층들을 클러스터 툴 내에서 단일 패스에서 제조함으로써, 제 1 유전체층(1002)과 전하 트랩층(1004) 사이 및 전하 트랩층(1004)과 제 2 유전체층(1006) 사이의 깨끗한 계면들이 보존될 수 있다. 일 실시예에서, 제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)은 클러스터 툴 내에서 진공을 파괴함이 없이 형성된다. 일 실시예에서, 각각의 층은 상이한 온도에서 형성되어, 현저한 경사 시간 불이익을 초래함이 없이 막 특성들이 맞춤화된다. 게다가, 배치 프로세싱 툴들에서 제조하는 것과는 반대로 이러한 층들을 클러스터 툴에서 제조함으로써, 층들의 스택의 전반적인 균일성이 최적화될 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 층들(1002, 1004 및 1006)을 클러스터 툴에서 제조함으로써, 단일 웨이퍼에 걸친 층들(1002, 1004 및 1006)의 스택의 두께에서의 변동성은 대략 30%만큼 크게 감소될 수 있다. 예시적인 실시예에서, 1cr은 제 1 유전체층(1002)의 두께의 대략 1 - 2% 범위이다. 특정한 실시예에서, 클러스터 툴은 단일 웨이퍼 클러스터 툴이다.Thus, according to an embodiment of the present invention, an ONO stack comprising a first dielectric layer 1002, a charge trap layer 1004 and a second dielectric layer 1006 is formed in a single pass within a cluster tool. By fabricating these layers in a single pass in a cluster tool, clean interfaces between the first dielectric layer 1002 and the charge trap layer 1004 and between the charge trap layer 1004 and the second dielectric layer 1006 can be preserved. . In one embodiment, the first dielectric layer 1002, the charge trap layer 1004 and the second dielectric layer 1006 are formed without breaking the vacuum in the cluster tool. In one embodiment, each layer is formed at a different temperature so that the film properties are tailored without incurring significant gradient time penalties. In addition, by manufacturing these layers in a cluster tool as opposed to manufacturing in batch processing tools, the overall uniformity of the stack of layers can be optimized. For example, according to an embodiment of the present invention, by fabricating layers 1002, 1004 and 1006 in a cluster tool, the variability in the thickness of the stack of layers 1002, 1004 and 1006 across a single wafer is approximately 30%. Can be reduced as much as In an exemplary embodiment, 1cr is in the range of approximately 1-2% of the thickness of the first dielectric layer 1002. In a particular embodiment, the cluster tool is a single wafer cluster tool.

제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)을 포함하는 ONO 스택의 제조시에, 비휘발성 전하 트랩 메모리 디바이스는 ONO 스택의 패터닝된 부분을 포함하도록 제조될 수 있다. 도 10e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.In fabrication of the ONO stack including the first dielectric layer 1002, the charge trap layer 1004, and the second dielectric layer 1006, the nonvolatile charge trap memory device may be fabricated to include a patterned portion of the ONO stack. . 10E shows a cross-sectional view of a nonvolatile charge trap memory device according to an embodiment of the present invention.

도 10e를 참조하면, 비휘발성 전하 트랩 메모리 디바이스는 기판(1000) 상에 형성된 ONO 스택의 패터닝된 부분을 포함한다. ONO 스택은, 제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)을 포함한다. 제 2 유전체층(1006) 상에 게이트층(1008)이 배치된다. 비휘발성 전하 트랩 메모리 디바이스는, ONO 스택의 양측에서 기판(1000)에 소스 및 드레인 영역들(1012)을 더 포함하여, ONO 스택 아래의 기판(1000)에 채널 영역(1014)을 정의한다. 한 쌍의 유전체 스페이서들(1010)이, 제 1 유전체층(1002), 전하 트랩층(1004), 제 2 유전체층(1006) 및 게이트층(1008)의 측벽들을 절연한다. 특정한 실시예에서는, 채널 영역(1014)이 P-타입으로 도핑되고, 대안적 실시예에서는, 채널 영역(1014)이 N-타입으로 도핑된다.Referring to FIG. 10E, the nonvolatile charge trap memory device includes a patterned portion of an ONO stack formed on a substrate 1000. The ONO stack includes a first dielectric layer 1002, a charge trap layer 1004, and a second dielectric layer 1006. A gate layer 1008 is disposed on the second dielectric layer 1006. The nonvolatile charge trap memory device further includes source and drain regions 1012 in the substrate 1000 on both sides of the ONO stack, and defines a channel region 1014 in the substrate 1000 below the ONO stack. A pair of dielectric spacers 1010 insulate sidewalls of the first dielectric layer 1002, the charge trap layer 1004, the second dielectric layer 1006, and the gate layer 1008. In a particular embodiment, the channel region 1014 is doped with a P-type, and in an alternative embodiment, the channel region 1014 is doped with an N-type.

본 발명의 실시예에 따르면, 도 10e와 관련하여 설명된 비휘발성 전하 트랩 메모리 디바이스는 SONOS-타입 디바이스이다. 통상적으로, SONOS는, "Semiconductor-Oxide-Nitride-Oxide-Semiconductor"를 나타내고, 여기서 첫번째 "Semiconductor"는 채널 영역 재료를 지칭하고, 첫번째 "Oxide"는 터널 유전체층을 지칭하고, "Nitride"는 전하 트랩 유전체층을 지칭하고, 두번째 "Oxide"는 최상부 유전체층(또한 차단 유전체층으로 알려짐)을 지칭하고, 두번째 "Semiconductor"는 게이트층을 지칭한다. 따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은 터널 유전체층이고, 제 2 유전체층(1006)은 차단 유전체층이다.According to an embodiment of the present invention, the nonvolatile charge trap memory device described in connection with Fig. 10E is a SONOS-type device. Typically, SONOS stands for "Semiconductor-Oxide-Nitride-Oxide-Semiconductor", where the first "Semiconductor" refers to the channel region material, the first "Oxide" refers to the tunnel dielectric layer, and "Nitride" refers to the charge trap. Refers to the dielectric layer, the second “Oxide” refers to the top dielectric layer (also known as the blocking dielectric layer), and the second “Semiconductor” refers to the gate layer. Accordingly, according to an embodiment of the present invention, the first dielectric layer 1002 is a tunnel dielectric layer, and the second dielectric layer 1006 is a blocking dielectric layer.

게이트층(1008)은, SONOS-타입 트랜지스터의 동작 동안 바이어스를 수용하기에 적합한 임의의 도체 또는 반도체 재료로 이루어질 수 있다. 본 발명의 실시예에 따르면, 게이트층(1008)은 화학 기상 증착 프로세스에 의해 형성되고, 도핑된 다결정 실리콘으로 이루어진다. 다른 실시예에서, 게이트층(1008)은 물리 기상 증착에 의해 형성되고, 금속 질화물들, 금속 탄화물들, 금속 규화물들, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트 또는 니켈을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 금속-함유 재료로 이루어진다.The gate layer 1008 may be made of any conductor or semiconductor material suitable to accommodate bias during operation of a SONOS-type transistor. According to an embodiment of the present invention, the gate layer 1008 is formed by a chemical vapor deposition process and is made of doped polycrystalline silicon. In another embodiment, the gate layer 1008 is formed by physical vapor deposition, metal nitrides, metal carbides, metal silicides, hafnium, zirconium, titanium, tantalum, aluminum, ruthenium, palladium, platinum, cobalt or nickel. It is made of a metal-containing material that may include (but is not limited to).

기판(1000)의 소스 및 드레인 영역들(1012)은, 채널 영역(1014)과 반대 전도율을 갖는 임의의 영역들일 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(1012)은 N-타입 도핑된 영역들인 한편 채널(1014)은 P-타입 도핑된 영역이다. 일 실시예에서, 기판(1000) 및 그에 따른 채널 영역(1014)은, 1 x 1015 - 1 x 1019 원자/cm3 범위의 붕소 농도를 갖는 붕소-도핑된 단결정 실리콘으로 이루어진다. 그 실시예에서, 그 실시예에서, 소스 및 드레인 영역들(1012)은, 5 x 1016 - 5 x 1019 원자/cm3 범위의 N-타입 도펀트들의 농도를 갖는 인- 또는 비소-도핑된 영역들로 이루어진다. 특정한 실시예에서, 소스 및 드레인 영역들(1012)은 기판(1000)에서 80 - 200 나노미터 범위의 깊이를 갖는다. 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(1012)은 P-타입 도핑된 영역들인 한편, 채널 영역(1014)은 N-타입 도핑된 영역이다.The source and drain regions 1012 of the substrate 1000 may be arbitrary regions having a conductivity opposite to that of the channel region 1014. For example, according to an embodiment of the present invention, the source and drain regions 1012 are N-type doped regions while the channel 1014 is a P-type doped region. In one embodiment, the substrate 1000, and thus the channel region 1014 according is, 1 x 10 15 - made of doped single crystal silicon - 1 x 10 19 of boron having a boron concentration in atoms / cm 3 range. In the embodiment, in the embodiment, the source and drain regions 1012, 5 x 10 16 - 5 x 10 19 in a concentration of the N- type dopant atoms in / cm 3 range - or arsenic-doped It consists of areas. In a particular embodiment, the source and drain regions 1012 have a depth in the range of 80-200 nanometers in the substrate 1000. According to an embodiment of the present invention, the source and drain regions 1012 are P-type doped regions, while the channel region 1014 is an N-type doped region.

본 발명의 다른 양상에 따르면, 전하 트랩층은 다수의 조성물 영역들을 포함할 수 있고, 여기서 터널 유전체층에 가장 가까운 조성물 영역은 라디칼 산화 프로세스를 겪는다. 도 11은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도(1100)를 도시한다. 도 12a 내지 도 12e는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도들을 도시한다.According to another aspect of the present invention, the charge trap layer may comprise a plurality of composition regions, wherein the composition region closest to the tunnel dielectric layer undergoes a radical oxidation process. 11 shows a flowchart 1100 representing a series of operations in a method for manufacturing a nonvolatile charge trap memory device in accordance with an embodiment of the present invention. 12A through 12E show cross-sectional views representing operations in manufacturing a nonvolatile charge trap memory device according to an embodiment of the present invention.

도 12a는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1102)에 대응하는, 제 1 유전체층이 형성된 기판의 단면도를 도시한다. 도 12a에 대응하는 흐름도(1100)의 동작(1102)을 참조하면, 제 1 유전체층(1202)을 형성하기 위해 기판(1200)은 클러스터 툴의 제 1 프로세스 챔버에서 제 1 라디칼 산화 프로세스를 겪는다. 기판(1200) 및 제 1 유전체층(1202)은, 도 10a 및 도 10b로부터의 기판(1000) 및 제 1 유전체층(1002)과 관련하여 각각 설명된 재료들로 이루어질 수 있다. 제 1 유전체층(1202)을 형성하는데 이용되는 라디칼 산화 프로세스는, 도 10b와 관련하여 설명된 제 1 유전체층(1002)을 형성하는데 이용된 라디칼 산화 프로세스와 유사할 수 있다.12A shows a cross-sectional view of a substrate on which a first dielectric layer has been formed, corresponding to operation 1102 from the flowchart of FIG. 11, in accordance with an embodiment of the present invention. Referring to operation 1102 of flow chart 1100 corresponding to FIG. 12A, substrate 1200 undergoes a first radical oxidation process in a first process chamber of a cluster tool to form first dielectric layer 1202. The substrate 1200 and the first dielectric layer 1202 may be made of the materials described with respect to the substrate 1000 and the first dielectric layer 1002 from FIGS. 10A and 10B, respectively. The radical oxidation process used to form the first dielectric layer 1202 may be similar to the radical oxidation process used to form the first dielectric layer 1002 described in connection with FIG. 10B.

제 1 유전체층(1202)을 형성하는 것에 후속하여 그러나 임의의 추가적인 프로세싱 전에, 흐름도(1100)의 동작(1104)을 참조하면, 제 1 유전체층(1202)은 질화 프로세스를 겪을 수 있다. 질화 프로세스는, 흐름도(900)의 동작(904)과 관련하여 설명된 질화 프로세스와 유사할 수 있다. 일 실시예에서, 질화 프로세스는 제 1 유전체층(1202)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 다른 예에서, 질화는 별개의 프로세스 챔버에서 발생한다. 대안적으로, 질화 단계는 스킵될 수 있다.Following forming first dielectric layer 1202 but prior to any further processing, referring to operation 1104 of flow chart 1100, first dielectric layer 1202 may undergo a nitridation process. The nitridation process may be similar to the nitridation process described in connection with operation 904 of flowchart 900. In one embodiment, the nitridation process is performed in the same process chamber used to form the first dielectric layer 1202. In another example, nitriding occurs in a separate process chamber. Alternatively, the nitriding step can be skipped.

도 12b는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1106)에 대응하는, 전하 트랩층의 산소-리치 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다. 도 12b에 대응하는 흐름도(1100)의 동작(1106)을 참조하면, 산소-리치 실리콘 산질화물 부분(1204A)이 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층(1202) 상에 형성된다. 산소-리치 실리콘 산질화물 부분(1204A)은 산소-리치 실리콘 산질화물 재료로 이루어질 수 있고, 도 10c로부터의 제 1 영역(1004A)과 관련하여 설명된 기술에 의해 형성될 수 있다.12B shows a cross-sectional view of a substrate on which an oxygen-rich silicon oxynitride portion of a charge trap layer has been formed, corresponding to operation 1106 from the flowchart of FIG. 11, in accordance with an embodiment of the present invention. Referring to operation 1106 of flow chart 1100 corresponding to FIG. 12B, an oxygen-rich silicon oxynitride portion 1204A is formed on the first dielectric layer 1202 in a second process chamber of the cluster tool. The oxygen-rich silicon oxynitride portion 1204A may be made of an oxygen-rich silicon oxynitride material and may be formed by the technique described with respect to the first region 1004A from FIG. 10C.

본 발명의 실시예에 따라, 흐름도(1100)로부터의 동작(1108)을 참조하면, 산소-리치 실리콘 산질화물 부분(1204A)은 클러스터 툴의 제 1 프로세스 챔버에서 제 2 라디칼 산화 프로세스를 겪는다. 제 2 라디칼 산화 프로세스는, 도 10b 및 도 10d와 관련하여 각각 설명된 제 1 유전체층(1002) 또는 제 2 유전체층(1006)을 형성하는데 이용된 라디칼 산화 프로세스들 중 하나와 유사할 수 있다. 실시예에서, 제 2 라디칼 산화 프로세스를 수행하는 것이 가능해지는데, 이는, 산소-리치 실리콘 산질화물 부분(1204A)이 툴 내의 환경에서 유지되고 따라서 깨끗한 표면을 보유하기 때문이다. 일 실시예에서, 제 2 라디칼 산화 프로세스는 산소-리치 실리콘 산질화물 부분(1204A)을 조밀화한다. 클러스터 툴내의 웨이퍼 패스-쓰루 로지스틱스에 따라, 제 2 라디칼 산화 프로세스는, 제 1 유전체층(1202)을 형성하는데 이용된 라디칼 산화 프로세스와 동일한(즉, 제 1) 챔버에서 또는 다른(예를 들어, 제 3) 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버에 대한 참조는, 제 1 프로세스 챔버로의 재도입을 의미하도록 또는 제 1 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.Referring to operation 1108 from flow chart 1100, in accordance with an embodiment of the present invention, oxygen-rich silicon oxynitride portion 1204A undergoes a second radical oxidation process in a first process chamber of a cluster tool. The second radical oxidation process may be similar to one of the radical oxidation processes used to form the first dielectric layer 1002 or the second dielectric layer 1006 described in connection with FIGS. 10B and 10D, respectively. In an embodiment, it becomes possible to perform a second radical oxidation process, since the oxygen-rich silicon oxynitride portion 1204A is maintained in the environment in the tool and thus has a clean surface. In one embodiment, the second radical oxidation process densifies the oxygen-rich silicon oxynitride portion 1204A. Depending on the wafer pass-through logistics in the cluster tool, the second radical oxidation process may be in the same (i.e. first) chamber or different (e.g., first) as the radical oxidation process used to form the first dielectric layer 1202. 3) Can be performed in a process chamber. Thus, according to an embodiment of the present invention, a reference to the first process chamber may be used to mean re-introduction into the first process chamber or to mean introduction into a process chamber different from the first process chamber. .

도 12c는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1110)에 대응하는, 전하 트랩층의 실리콘-리치 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다. 도 12c에 대응하는 흐름도(1100)의 동작(1110)을 참조하면, 제 1 영역(1204B) 및 제 2 영역(1204C)을 갖는 실리콘-리치 실리콘 산질화물 부분이 클러스터 툴의 제 2 프로세스 챔버의 산소-리치 실리콘 산질화물 부분 상에 형성된다. 실리콘-리치 실리콘 산질화물 부분은, 실리콘-리치 실리콘 산질화물 재료로 이루어질 수 있고, 도 10c로부터의 제 2 영역(1004B)과 관련하여 설명된 기술에 의해 형성될 수 있다. 클러스터 툴 내의 웨이퍼 패스-쓰루 로지스틱스에 따라, 전하 트랩층의 실리콘-리치 실리콘 산질화물 부분의 증착은, 전하 트랩층의 산소-리치 실리콘 산질화물 부분(1204A)의 증착과 동일한(즉, 제 2) 챔버에서 또는 다른 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 2 프로세스 챔버에 대한 참조는, 제 2 프로세스 챔버로의 재도입을 의미하도록 또는 제 2 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.FIG. 12C shows a cross-sectional view of a substrate on which a silicon-rich silicon oxynitride portion of a charge trap layer is formed, corresponding to operation 1110 from the flow chart of FIG. 11, in accordance with an embodiment of the present invention. Referring to operation 1110 of the flow chart 1100 corresponding to FIG. 12C, the silicon-rich silicon oxynitride portion having a first region 1204B and a second region 1204C is oxygen in the second process chamber of the cluster tool. -It is formed on the rich silicon oxynitride part. The silicon-rich silicon oxynitride portion may be made of a silicon-rich silicon oxynitride material and may be formed by the technique described in connection with the second region 1004B from FIG. 10C. According to the wafer pass-through logistics in the cluster tool, the deposition of the silicon-rich silicon oxynitride portion of the charge trap layer is the same as the deposition of the oxygen-rich silicon oxynitride portion 1204A of the charge trap layer (i.e., second). It can be performed in a chamber or in another process chamber. Thus, according to an embodiment of the present invention, a reference to the second process chamber may be used to mean re-introduction into the second process chamber or to mean introduction into a process chamber different from the second process chamber. .

도 12d는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1112)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다. 도 12d에 대응하는 흐름도(1100)의 동작(1112)을 참조하면, 제 2 유전체층(1206)이 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층(1204) 상에 형성된다. 본 발명의 실시예에 따르면, 제 2 유전체층(1206)은, 제 3 라디칼 산화 프로세스에 의해 실리콘-리치 실리콘 산질화물 부분의 제 2 영역(1204C)을 소모함으로써 형성된다. 따라서, 일 실시예에서, 제 1 유전체층(1202)과 제 2 유전체층(1204) 사이의 나머지 전하 트랩층(1204)은, 도 12d에 도시된 바와 같이, 실리콘-리치 실리콘 산질화물 부분(1204)의 제 1 영역(1204B) 및 산소-리치 실리콘 산질화물 부분(1204A)으로 이루어진다. 제 2 유전체층(1206)을 제공하기 위해 실리콘-리치 실리콘 산질화물 의 제 2 영역(1204C)을 소모하는데 이용되는 제 3 라디칼 산화 프로세스는, 도 10d와 관련하여 설명된 제 2 유전체층(1006)을 형성하는데 이용되는 라디칼 산화 프로세스와 유사할 수 있다. 클러스터 툴 내의 웨이퍼 패스-쓰루 로지스틱스에 따라, 제 3 라디칼 산화 프로세스는, 제 1 유전체층(1202)을 형성하는데 이용된 라디칼 산화 프로세스와 동일한(즉, 제 1) 챔버에서 또는 다른(예를 들어, 제 3) 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버에 대한 참조는, 제 1 프로세스 챔버로의 재도입을 의미하도록 또는 제 1 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.12D shows a cross-sectional view of a substrate having a top dielectric layer formed thereon, corresponding to operation 1112 from the flowchart of FIG. 11, in accordance with an embodiment of the present invention. Referring to operation 1112 of flowchart 1100 corresponding to FIG. 12D, a second dielectric layer 1206 is formed on the charge trap layer 1204 in the first process chamber of the cluster tool. According to an embodiment of the present invention, the second dielectric layer 1206 is formed by consuming the second region 1204C of the silicon-rich silicon oxynitride portion by a third radical oxidation process. Thus, in one embodiment, the remaining charge trap layer 1204 between the first dielectric layer 1202 and the second dielectric layer 1204 is, as shown in FIG. 12D, of the silicon-rich silicon oxynitride portion 1204. It consists of a first region 1204B and an oxygen-rich silicon oxynitride portion 1204A. The third radical oxidation process used to consume the second region 1204C of silicon-rich silicon oxynitride to provide the second dielectric layer 1206 forms the second dielectric layer 1006 described in connection with FIG. It may be similar to the radical oxidation process used to do so. Depending on the wafer pass-through logistics in the cluster tool, the third radical oxidation process may be in the same (i.e. first) chamber or different (e.g., first) as the radical oxidation process used to form the first dielectric layer 1202. 3) Can be performed in a process chamber. Thus, according to an embodiment of the present invention, a reference to the first process chamber may be used to mean re-introduction into the first process chamber or to mean introduction into a process chamber different from the first process chamber. .

제 2 유전체층(1206)을 형성하는 것에 후속하여 그러나 클러스터 툴로부터 기판(1200)을 제거하기 전에, 흐름도(1100)의 동작(1114)을 참조하면, 제 2 유전체층(1206)은 제 1 프로세스 챔버에서 질화 프로세스를 추가로 겪을 수 있다. 질화 프로세스는, 흐름도(900)의 동작(910)과 관련하여 설명된 질화 프로세스와 유사할 수 있다. 일 실시예에서, 질화 프로세스는 제 2 유전체층(1206)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 다른 예에서, 질화는 별개의 프로세스 챔버에서 발생한다. 대안적으로, 이러한 질화 단계는 스킵될 수 있다.Following forming the second dielectric layer 1206 but prior to removing the substrate 1200 from the cluster tool, referring to operation 1114 of the flow chart 1100, the second dielectric layer 1206 is in the first process chamber. The nitriding process can be further subjected. The nitridation process may be similar to the nitridation process described in connection with operation 910 of flowchart 900. In one embodiment, the nitridation process is performed in the same process chamber used to form the second dielectric layer 1206. In another example, nitriding occurs in a separate process chamber. Alternatively, this nitridation step can be skipped.

제 1 유전체층(1202), 전하 트랩층(1204) 및 제 2 유전체층(1206)을 포함하는 ONO 스택의 제조시에, 비휘발성 전하 트랩 메모리 디바이스는 ONO 스택의 패터닝된 부분을 포함하도록 제조될 수 있다. 도 12e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.In fabrication of an ONO stack comprising a first dielectric layer 1202, a charge trap layer 1204 and a second dielectric layer 1206, a nonvolatile charge trap memory device may be fabricated to include a patterned portion of the ONO stack. . 12E shows a cross-sectional view of a nonvolatile charge trap memory device according to an embodiment of the present invention.

도 12e를 참조하면, 비휘발성 전하 트랩 메모리 디바이스는 기판(1200) 상에 형성된 ONO 스택의 패터닝된 부분을 포함한다. ONO 스택은, 제 1 유전체층(1202), 전하 트랩층(1204) 및 제 2 유전체층(1206)을 포함한다. 제 2 유전체층(1206) 상에 게이트층(1208)이 배치된다. 비휘발성 전하 트랩 메모리 디바이스는, ONO 스택의 양측에서 기판(1200)에 소스 및 드레인 영역들(1212)을 더 포함하여, ONO 스택 아래의 기판(1200)에 채널 영역(1214)을 정의한다. 한 쌍의 유전체 스페이서들(1210)이, 제 1 유전체층(1202), 전하 트랩층(1204), 제 2 유전체층(1206) 및 게이트층(1208)의 측벽들을 절연한다. 본 발명의 실시예에 따르면, 전하 트랩층(1204)은, 도 12e에 도시된 바와 같이, 산소-리치 실리콘 산질화물 부분(1204A) 및 실리콘-리치 실리콘 산질화물 부분(1204B)으로 이루어진다. 일 실시예에서, 비휘발성 전하 트랩 메모리 디바이스는 SONOS-타입 디바이스이다. 게이트층(1208), 소스 및 드레인 영역들(1212) 및 채널 영역(1214)은 도 10e로부터의 게이트층(1008), 소스 및 드레인 영역들(1012) 및 채널 영역(1014)과 관련하여 설명된 재료들로 이루어질 수 있다.Referring to FIG. 12E, the nonvolatile charge trap memory device includes a patterned portion of an ONO stack formed on a substrate 1200. The ONO stack includes a first dielectric layer 1202, a charge trap layer 1204 and a second dielectric layer 1206. A gate layer 1208 is disposed on the second dielectric layer 1206. The nonvolatile charge trap memory device further includes source and drain regions 1212 in the substrate 1200 on both sides of the ONO stack, defining a channel region 1214 in the substrate 1200 below the ONO stack. A pair of dielectric spacers 1210 insulate sidewalls of the first dielectric layer 1202, the charge trap layer 1204, the second dielectric layer 1206, and the gate layer 1208. According to an embodiment of the present invention, the charge trap layer 1204 is composed of an oxygen-rich silicon oxynitride portion 1204A and a silicon-rich silicon oxynitride portion 1204B, as shown in FIG. 12E. In one embodiment, the non-volatile charge trap memory device is a SONOS-type device. The gate layer 1208, source and drain regions 1212 and channel region 1214 are described in relation to the gate layer 1008, source and drain regions 1012 and channel region 1014 from FIG. 10E. It can be made of materials.

본 발명의 다른 양상에서, 산화 챔버에서 기판의 최상부 면의 라디칼 산화에 의해 형성된 유전체층은, 유전체층이 성장되는 기판의 결정면 배향의 차이에 덜 민감 할 수 있다. 예를 들어, 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링 효과는 클러스터 툴의 산화 챔버에서 유전체층을 형성함으로써 상당히 감소된다. 도 13a는 본 발명의 실시예에 따라, 제 1 및 제 2 노출된 결정면들을 포함하는 기판의 단면도이다.In another aspect of the present invention, the dielectric layer formed by radical oxidation of the top surface of the substrate in the oxidation chamber may be less sensitive to differences in crystal plane orientation of the substrate on which the dielectric layer is grown. For example, in one embodiment, the cornering effect caused by differential crystal plane oxidation rates is significantly reduced by forming a dielectric layer in the oxidation chamber of the cluster tool. 13A is a cross-sectional view of a substrate including first and second exposed crystal planes, according to an embodiment of the present invention.

도 13a를 참조하면, 기판(1300)은 그 위에 형성된 절연 영역들(1302)을 갖는다. 기판(1300)은, 도 10a로부터의 기판(1000)과 관련하여 설명된 재료로 이루어질 수 있다. 절연 영역들(1302)은, 기판(1300)으로의 부착에 적합한 절연 재료로 이루어질 수 있다. 기판(1300)의 노출된 부분은 절연 영역들(1302)의 최상부 면 위로 연장된다. 본 발명의 실시예에 따르면, 기판(1300)의 노출된 부분은 제 1 노출된 결정면(1304) 및 제 2 노출된 결정면(1306)을 갖는다. 일 실시예에서, 제 1 노출된 결정면(1304)의 결정 배향은 제 2 노출된 결정면(1306)의 결정 배향과는 상이하다. 특정한 실시예에서, 표면(1300)은, 실리콘으로 이루어지고, 제 1 노출된 결정면(1304)은 <100> 배향을 갖고, 제 2 노출된 결정면(1306)은 <110> 배향을 갖는다.13A, the substrate 1300 has insulating regions 1302 formed thereon. The substrate 1300 may be made of the material described with respect to the substrate 1000 from FIG. 10A. The insulating regions 1302 may be made of an insulating material suitable for attachment to the substrate 1300. The exposed portion of the substrate 1300 extends above the top surface of the insulating regions 1302. According to an embodiment of the present invention, the exposed portion of the substrate 1300 has a first exposed crystal surface 1304 and a second exposed crystal surface 1306. In one embodiment, the crystal orientation of the first exposed crystal plane 1304 is different from the crystal orientation of the second exposed crystal plane 1306. In a particular embodiment, the surface 1300 is made of silicon, the first exposed crystal plane 1304 has a <100> orientation, and the second exposed crystal plane 1306 has a <110> orientation.

기판(1300)은, 기판(1300)의 최상부 면을 소모(산화)함으로써 유전체층을 형성하기 위해 클러스터 툴에서 라디칼 산화 프로세스를 겪을 수 있다. 일 실시예에서, 라디칼 산화 프로세스에 의한 기판(1300)의 산화는, OH 라디칼, H02 라디칼 또는 0 디라디칼을 포함하는 그룹으로부터 선택된 라디칼을 이용하여 산화하는 것을 포함한다. 도 13b는, 본 발명의 실시예에 따라, 제 1 및 제 2 결정면들(1304 및 1306)을 각각 포함하고, 유전체층(1308)이 형성된 기판(1300)의 단면도를 도시한다. 실시예에서, 도 13b에 도시된 바와 같이, 유전체층(1308)의 제 1 부분(1308A)은 제 1 노출된 결정면(1304) 상에 형성되고, 유전체층(1308)의 제 2 부분(1308B)은 제 2 노출된 결정면(1306) 상에 형성된다. 일 실시예에서, 제 1 노출된 결정면(1304) 및 제 2 노출된 결정면(1306)의 결정면 배향이 상이한 경우에도, 유전체층(1308)의 제 1 부분(1308A)의 두께 T10f는 유전체층(1308)의 제 2 부분(1308B)의 두께 T2와 대략 동일하다. 특정한 실시예에서, 기판(1300)의 라디칼 산화는 대략 5 - 15 Torr 범위의 압력으로 대략 950 - 1100℃ 범위의 온도에서 수행된다. 일 실시예에서, 유전체층(1308)을 형성하는 것에 후속하여, 기판(1300)은, 대략 30 초 - 60 초 범위의 지속기간 동안 대략 900 - 1100℃ 범위의 온도로 질소를 포함하는 분위기에서 산화 챔버에서 어닐링된다.The substrate 1300 may undergo a radical oxidation process in a cluster tool to form a dielectric layer by consuming (oxidizing) the top surface of the substrate 1300. In one embodiment, oxidation of the substrate 1300 by a radical oxidation process includes oxidation using a radical selected from the group containing OH radicals, H02 radicals, or 0 diradicals. 13B shows a cross-sectional view of a substrate 1300 including first and second crystal planes 1304 and 1306, respectively, and on which a dielectric layer 1308 is formed, according to an embodiment of the present invention. In an embodiment, as shown in FIG. 13B, the first portion 1308A of the dielectric layer 1308 is formed on the first exposed crystal plane 1304, and the second portion 1308B of the dielectric layer 1308 is the second. 2 It is formed on the exposed crystal surface 1306. In one embodiment, even when the crystal plane orientation of the first exposed crystal plane 1304 and the second exposed crystal plane 1306 are different, the thickness T10f of the first portion 1308A of the dielectric layer 1308 is equal to that of the dielectric layer 1308 It is approximately equal to the thickness T2 of the second portion 1308B. In a particular embodiment, radical oxidation of the substrate 1300 is performed at a temperature in the range of approximately 950-1100 °C with a pressure in the range of approximately 5-15 Torr. In one embodiment, following formation of the dielectric layer 1308, the substrate 1300 is subjected to an oxidation chamber in an atmosphere comprising nitrogen at a temperature in the range of about 900-1100° C. for a duration in the range of about 30 seconds-60 seconds. Is annealed in.

구현들 및 대안들Implementations and alternatives

일 양상에서 본 개시는, 산화물 분리 다중층 전하 저장 구조를 포함하는 메모리 디바이스들에 관한 것이다. 도 14는, 하나의 이러한 반도체 메모리 디바이스(1400)의 실시예의 측단면도를 도시하는 블록도이다. 메모리 디바이스(1400)는 기판(1408)의 표면(1406) 상에 형성된 ONONO 구조(1404)를 포함하는 SONONOS 스택(1402)을 포함한다. 기판(1408)은, 게이트 스택(1402)에 대해 정렬되고 채널 영역(1412)에 의해 분리되는 소스 및 드레인 영역들과 같은 하나 또는 그 초과의 확산 영역들(1410)을 포함한다. 일반적으로, SONONOS 구조(1402)는, ONONO 구조(1404) 위에 형성되고 그와 접촉하는 폴리실리콘 또는 금속 게이트층(1414)을 포함한다. 게이트(1414)는 ONONO 구조(1404)에 의해 기판(1408)으로부터 분리 또는 전기 절연된다. ONONO 구조(1404)는, 스택(1402)을 채널 영역(1412)으로부터 분리 또는 전기 절연하는 얇은 하부 산화물층 또는 터널링 산화물층(1416), 최상부 또는 차단 산화물층(1420) 및 다중층 전하 저장층(1404)을 포함한다. 다중층 전하 저장층은 일반적으로, 실리콘-리치 질소-리치 및 산소-린(lean) 최상부 질화물층(1418)과 실리콘-리치 산소-리치 바닥 질화물층(1419)를 포함하는, 상이한 조성의 실리콘, 산소 및 질소를 갖는 적어도 2개의 질화물층들, 및 산화물 안티-터널링층(1421)을 포함한다.In one aspect, the present disclosure relates to memory devices that include an oxide separated multilayer charge storage structure. 14 is a block diagram showing a cross-sectional side view of an embodiment of one such semiconductor memory device 1400. The memory device 1400 includes a SONONOS stack 1402 including an ONONO structure 1404 formed on a surface 1406 of a substrate 1408. The substrate 1408 includes one or more diffusion regions 1410, such as source and drain regions aligned with the gate stack 1402 and separated by a channel region 1412. In general, the SONONOS structure 1402 includes a polysilicon or metal gate layer 1414 formed over and in contact with the ONONO structure 1404. Gate 1414 is isolated or electrically insulated from substrate 1408 by ONONO structure 1404. The ONONO structure 1404 includes a thin lower oxide layer or tunneling oxide layer 1416 that separates or electrically insulates the stack 1402 from the channel region 1412, an uppermost or blocking oxide layer 1420, and a multilayer charge storage layer ( 1404). The multilayer charge storage layer is generally of a different composition of silicon, including a silicon-rich nitrogen-rich and oxygen-lean top nitride layer 1418 and a silicon-rich oxygen-rich bottom nitride layer 1419, At least two nitride layers having oxygen and nitrogen, and an oxide anti-tunneling layer 1421.

실리콘-리치 산소-리치 바닥 질화물층(1419)은 프로그래밍 이후 및 소거 이후의 전하 손실율을 감소시키고, 이것은 보유 모드에서 작은 전압 시프트에서 강조되는 한편, 실리콘-리치 질소-리치 및 산소-린 최상부 질화물층(1418)은, 실리콘-산화물-산질화물-산화물-실리콘 구조의 실시예를 이용하여 제조된 메모리 디바이스들의 전하 손실율을 손상시키지 않고 프로그램과 소거 전압 사이의 초기 차이에서의 증가 및 속도를 개선하여, 디바이스의 동작 수명을 연장시키는 것이 발견되었다.Silicon-rich oxygen-rich bottom nitride layer 1419 reduces the rate of charge loss after programming and after erasing, which is emphasized in small voltage shifts in retention mode, while silicon-rich nitrogen-rich and oxygen-lean top nitride layers (1418) improves the speed and increase in the initial difference between the program and erase voltage without compromising the charge loss rate of memory devices fabricated using the embodiment of the silicon-oxide-oxynitride-oxide-silicon structure, It has been found to extend the operating life of the device.

안티-터널링층(1421)은, 바닥 질화물층(1419)으로의 터널링으로부터 프로그래밍 동안 상부 질화물층(1418)의 경계들에서 누적되는 전하의 가능성을 상당히 감소시켜, 도 1에 도시된 구조의 경우보다 더 낮은 누설 전류를 도출할 수 있음이 추가로 발견되었다.The anti-tunneling layer 1421 significantly reduces the likelihood of charges accumulating at the boundaries of the upper nitride layer 1418 during programming from tunneling to the bottom nitride layer 1419, compared to the case of the structure shown in FIG. It was further discovered that a lower leakage current could be derived.

다중층 전하 저장층은 약 50 Å 내지 약 150 Å의 전체 두께를 가질 수 있고, 특정한 실시예들에서는 약 100 Å 미만이고, 안티-터널링층(1421)의 두께는 약 5 Å 내지 약 20 Å이고, 질화물층들(1418, 1419)의 두께는 실질적으로 동일하다.The multilayer charge storage layer can have an overall thickness of about 50 Å to about 150 Å, in certain embodiments less than about 100 Å, and the thickness of the anti-tunneling layer 1421 is about 5 Å to about 20 Å and , The nitride layers 1418 and 1419 have substantially the same thickness.

일 실시예에 따라 분리 다중층 전하 저장 구조를 형성 또는 제조하는 방법이 이제 도 15의 흐름도를 참조하여 설명될 것이다.A method of forming or manufacturing a separated multilayer charge storage structure according to an embodiment will now be described with reference to the flow chart of FIG. 15.

도 15를 참조하면, 방법은, 기판의 표면 상의 실리콘 함유층 상에 터널링 산화물층과 같은 제 1 산화물층을 형성하는 것으로 시작한다(1500). 앞서 언급된 바와 같이, 터널링 산화물층은 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함하는 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 라디칼 산화 프로세스는, 수소(H2) 및 산소(O2) 가스를 프로세싱 챔버 또는 노로 유동시켜, 기판의 일부의 산화 소모에 의해 터널링 산화물층을 성장시키는 것을 수반한다.Referring to FIG. 15, the method begins with forming a first oxide layer, such as a tunneling oxide layer, on a silicon-containing layer on the surface of a substrate (1500 ). As mentioned above, the tunneling oxide layer may be formed or deposited by any suitable means including a plasma oxidation process, In-Situ Steam Generation (ISSG) or a radical oxidation process. In one embodiment, the radical oxidation process involves flowing hydrogen (H 2 ) and oxygen (O 2 ) gases into a processing chamber or furnace to grow a tunneling oxide layer by oxidative consumption of a portion of the substrate.

다음으로, 다중층 전하 저장층의 제 1 또는 바닥 질화물 또는 질화물 함유층이 터널 산화물층의 표면 상에 형성된다(1502). 일 실시예에서, 질화물층들은, 실리콘 소스, 예를 들어, 실란(SiH4), 클로로실란(SiH3Cl), 디클로로실란 또는 DCS(SiH2Cl2), 테트라클로로실란(SiCl4) 또는 비스-3차부틸아미노 실란(BTBAS), 질소 소스, 예를 들어, 질소(N2), 암모니아(NH3), 삼산화질소(NO3) 또는 아산화질소(N2O), 및 산소 함유 가스, 예를 들어, 산소(O2) 또는 N2O를 이용하여 저압 CVD 프로세스에서 형성 또는 증착된다. 대안적으로, 예를 들어, NH3 대신에 중수소화 암모니아(ND3)로 대체하는 것을 포함하는, 수소가 중수소로 대체된 가스들이 이용될 수 있다. 수소 대신 중수소로 대체하는 것은, 실리콘-산화물 계면에서 Si 단글링 결합(dangling bond)들을 유리하게 비활성화시켜 디바이스의 NBTI(Negative Bias Temperature Instability) 수명을 증가시킨다.Next, a first or bottom nitride or nitride-containing layer of the multilayer charge storage layer is formed on the surface of the tunnel oxide layer (1502). In one embodiment, the nitride layers are a silicon source, for example, silane (SiH 4 ), chlorosilane (SiH 3 Cl), dichlorosilane or DCS (SiH 2 Cl 2 ), tetrachlorosilane (SiCl 4 ) or bis -Tertiary butylamino silane (BTBAS), nitrogen source, e.g. nitrogen (N 2 ), ammonia (NH 3 ), nitrogen trioxide (NO 3 ) or nitrous oxide (N 2 O), and oxygen-containing gases, e.g. For example, it is formed or deposited in a low pressure CVD process using oxygen (O 2 ) or N 2 O. Alternatively, gases in which hydrogen has been replaced with deuterium can be used, including, for example, replacing with deuterated ammonia (ND 3 ) instead of NH 3 . Substituting deuterium instead of hydrogen increases the device's NBTI (Negative Bias Temperature Instability) lifetime by advantageously deactivating Si dangling bonds at the silicon-oxide interface.

예를 들어, 하부 또는 바닥 질화물층은, 기판을 증착 챔버에 배치하고, 약 2.5 분 내지 약 20 분의 기간 동안, 약 700℃ 내지 약 850℃의 온도로, 그리고 특정 실시예들에서는 적어도 약 760℃로 기판을 유지하고 약 5 mT(milliTorr) 내지 약 500 mT의 압력으로 챔버를 유지하면서, N2O, NH3 및 DCS를 포함하는 프로세스 가스를 도입시킴으로써 터널링 산화물층 상에 증착될 수 있다. 상세하게는, 프로세스 가스는, 약 8:1 내지 약 1:8의 비로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 sccm(standard cubic centimeters per minute)의 유량으로 도입될 수 있다. 이러한 조건 하에서 생성 또는 증착된 산질화물층은 실리콘-리치 산소-리치 바닥 질화물층을 생성하는 것이 발견되었다.For example, the lower or bottom nitride layer places the substrate in the deposition chamber and, for a period of about 2.5 minutes to about 20 minutes, at a temperature of about 700° C. to about 850° C., and in certain embodiments at least about 760. It can be deposited on the tunneling oxide layer by introducing a process gas including N 2 O, NH 3 and DCS while maintaining the substrate at °C and maintaining the chamber at a pressure of about 5 milliTorr (mT) to about 500 mT. Specifically, the process gas comprises a first gas mixture of N 2 O and NH 3 mixed in a ratio of about 8:1 to about 1:8 and DCS and NH 3 mixed in a ratio of about 1:7 to about 7:1. And a second gas mixture of about 5 to about 200 sccm (standard cubic centimeters per minute). It has been found that an oxynitride layer created or deposited under these conditions produces a silicon-rich oxygen-rich bottom nitride layer.

다음으로, 안티-터널링층은 바닥 질화물층의 표면 상에 형성 또는 증착된다(1504). 터널링 산화물층에서와 같이, 안티-터널링층은, 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함하는 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 라디칼 산화 프로세스는, 수소(H2) 및 산소(O2) 가스를 배치 프로세싱 챔버 또는 노로 유동시켜, 바닥 질화물층의 일부의 산화 소모에 의해 안티-터널링층을 성장시키는 것을 수반한다.Next, an anti-tunneling layer is formed or deposited on the surface of the bottom nitride layer (1504). As with the tunneling oxide layer, the anti-tunneling layer may be formed or deposited by any suitable means including a plasma oxidation process, an In-Situ Steam Generation (ISSG) or a radical oxidation process. In one embodiment, the radical oxidation process involves flowing hydrogen (H 2 ) and oxygen (O 2 ) gases into a batch processing chamber or furnace to grow the anti-tunneling layer by oxidative consumption of a portion of the bottom nitride layer. do.

그 다음, 다중층 전하 저장층의 제 2 또는 최상부 질화물층이 안티-터널링층의 표면 상에 형성된다(1506). 최상부 질화물층은, 약 2.5 분 내지 약 20 분의 기간 동안, 약 700℃ 내지 약 850℃의 기판 온도에서, 그리고 특정 실시예들에서는 적어도 약 760℃에서 약 5 mT 내지 약 500 mT의 챔버 압력으로, N2O, NH3 및 DCS를 포함하는 프로세스 가스를 이용하는 CVD 프로세스에서 안티-터널링층(1421) 상에 증착될 수 있다. 상세하게는, 프로세스 가스는, 약 8:1 내지 약 1:8의 비로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 20 sccm의 유량으로 도입될 수 있다. 이러한 조건 하에서 생성 또는 증착된 산질화물층은 실리콘-리치 질소-리치 및 산소-린 최상부 질화물층(1418)을 생성하고, 이는, 실리콘-산화물-산질화물-산화물-실리콘 구조의 실시예를 이용하여 제조된 메모리 디바이스들의 전하 손실율을 손상시키지 않고 프로그램과 소거 전압 사이의 초기 차이에서의 증가 및 속도를 개선하여, 디바이스의 동작 수명을 연장시키는 것이 발견되었다.Then, a second or top nitride layer of the multilayer charge storage layer is formed (1506) on the surface of the anti-tunneling layer. The top nitride layer is at a substrate temperature of about 700° C. to about 850° C., and in certain embodiments at a chamber pressure of about 5 mT to about 500 mT for a period of about 2.5 to about 20 minutes, and at least about 760° C. , N 2 O, NH 3 and DCS may be deposited on the anti-tunneling layer 1421 in a CVD process using a process gas. Specifically, the process gas comprises a first gas mixture of N 2 O and NH 3 mixed in a ratio of about 8:1 to about 1:8 and DCS and NH 3 mixed in a ratio of about 1:7 to about 7:1. It may contain a second gas mixture, and may be introduced at a flow rate of about 5 to about 20 sccm. The oxynitride layer created or deposited under these conditions creates a silicon-rich nitrogen-rich and oxygen-lean uppermost nitride layer 1418, which is obtained using an embodiment of a silicon-oxide-oxynitride-oxide-silicon structure. It has been found to improve the speed and increase in the initial difference between the program and erase voltage without compromising the charge loss rate of the fabricated memory devices, thereby extending the operating life of the device.

몇몇 실시예들에서, 실리콘-리치 질소-리치 및 산소-린 최상부 질화물층은, 그 내부의 트랩들의 수를 증가시키기 위해 선택되는 농도의 탄소를 추가로 포함하기 위해, 약 7:1 내지 약 1:7의 비로 혼합된 BTBAS 및 암모니아(NH3)를 포함하는 프로세스 가스를 이용하는 CVD 프로세스에서 안티-터널링층 상에 증착될 수 있다. 제 2 산질화물층 내의 탄소의 선택된 농도는 약 5% 내지 약 15%의 탄소 농도를 포함할 수 있다.In some embodiments, the silicon-rich nitrogen-rich and oxygen-lin top nitride layer is from about 7:1 to about 1 to further include a concentration of carbon selected to increase the number of traps therein. It can be deposited on the anti-tunneling layer in a CVD process using a process gas containing BTBAS and ammonia (NH 3 ) mixed in a ratio of :7. The selected concentration of carbon in the second oxynitride layer may comprise a carbon concentration of about 5% to about 15%.

마지막으로, 최상부 차단 산화물층 또는 HTO층이 다중층 전하 저장층의 제 2 층의 표면 상에 형성된다(1508). 터널링 산화물층 및 안티-터널링층에서와 같이, HTO층은, 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함하는 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, HTO층은 플라즈마 프로세스 챔버에서 수행되는 플라즈마 산화를 이용하여 형성된다. 이러한 프로세스에 대해 이용되는 통상적인 증착 조건들은, 1500W 내지 10000W 범위의 R.F 전력, 0% 내지 90% 용적 퍼센트의 H2 및 H2를 갖는 O2, 300C 내지 400C의 기판 온도, 20 내지 60초의 증착 시간이다.Finally, a top blocking oxide layer or HTO layer is formed on the surface of the second layer of the multilayer charge storage layer (1508). As with the tunneling oxide layer and the anti-tunneling layer, the HTO layer can be formed or deposited by any suitable means including a plasma oxidation process, In-Situ Steam Generation (ISSG) or a radical oxidation process. In one embodiment, the HTO layer is formed using plasma oxidation performed in a plasma process chamber. Typical deposition conditions used for this process are R.F power in the range of 1500W to 10000W, O2 with 0% to 90% volume percent H2 and H2, substrate temperature of 300C to 400C, deposition time of 20 to 60 seconds.

대안적으로, HTO층은, ISSG 산화 프로세스를 이용하여 형성된다. 일 실시예에서 ISSG는, 약 0.5% 내지 33% 수소가 추가된 산소 리치 가스 혼합 수소를 이용하여 약 1050℃의 온도 및 약 8 내지 12 Torr의 압력으로, 앞서 설명된 Applied Materials로부터의 ISSG 챔버와 같은 RTP 챔버에서 수행된다. 증착 시간은 20 내지 60 초 범위이다.Alternatively, the HTO layer is formed using an ISSG oxidation process. In one embodiment, the ISSG is prepared with an ISSG chamber from Applied Materials described above at a temperature of about 1050° C. and a pressure of about 8 to 12 Torr using oxygen rich gas mixed hydrogen to which about 0.5% to 33% hydrogen has been added. It is performed in the same RTP chamber. The deposition time ranges from 20 to 60 seconds.

어느 실시예에서든, HTO층을 형성하는 프로세스 동안 최상부 질화물층 중 일부가 효과적으로 소모 또는 산화됨에 따라 최상부 질화물층의 두께가 조정 또는 증가될 수 있음이 인식될 것이다.In either embodiment, it will be appreciated that the thickness of the top nitride layer may be adjusted or increased as some of the top nitride layer is effectively consumed or oxidized during the process of forming the HTO layer.

선택적으로, 방법은, 트랜지스터 또는 디바이스의 게이트층을 형성하기 위해 HTO층의 표면 상에 금속 또는 폴리실리콘 함유층을 형성 또는 증착하는 것을 더 포함할 수 있다(1508). 게이트층은, 예를 들어, 실리콘-산화물-질화물-산화물-질화물-산화물-실리콘(SONOS) 구조를 형성하기 위해 CVD 프로세스에 의해 증착되는 폴리실리콘층일 수 있다.Optionally, the method may further include forming or depositing a metal or polysilicon containing layer on the surface of the HTO layer to form a gate layer of the transistor or device (1508). The gate layer can be, for example, a polysilicon layer deposited by a CVD process to form a silicon-oxide-nitride-oxide-nitride-oxide-silicon (SONOS) structure.

다른 양상에서, 본 개시는 또한, 기판의 표면 상에 또는 그 위에 형성된 채널의 2측 또는 그 초과의 측들을 오버라잉하는 전하 트랩 영역들을 포함하는 멀티게이트 또는 멀티게이트-표면 메모리 디바이스들, 및 이를 제조하는 방법에 관한 것이다. 멀티게이트 디바이스들은 평면 및 비평면 디바이스들 모두를 포함한다. 평면 멀티게이트 디바이스(미도시)는 일반적으로 더블-게이트 평면 디바이스를 포함하고, 여기서, 후속적으로 형성되는 채널의 아래에 제 1 게이트를 형성하기 위해 다수의 제 1 층들이 증착되고, 제 2 게이트를 형성하기 위해 그 위에 다수의 제 2 층들이 증착된다. 비평면 멀티게이트 디바이스는 일반적으로, 기판의 표면 상에 또는 그 위에 형성되고 3측 또는 그 초과의 측들 상에서 게이트에 의해 둘러싸인 수평 또는 수직 채널을 포함한다.In another aspect, the present disclosure also provides multi-gate or multi-gate-surface memory devices comprising charge trap regions overlying two or more sides of a channel formed on or over a surface of a substrate, and It relates to a method of manufacturing. Multigate devices include both planar and non-planar devices. A planar multigate device (not shown) generally comprises a double-gate planar device, wherein a plurality of first layers are deposited to form a first gate beneath a channel that is subsequently formed, and a second gate A plurality of second layers are deposited thereon to form a. Non-planar multigate devices generally comprise a horizontal or vertical channel formed on or over a surface of a substrate and surrounded by a gate on three or more sides.

도 16a는 전하 트랩 영역을 포함하는 비평면 멀티게이트 메모리 디바이스의 일 실시예를 도시한다. 도 16a를 참조하면, 통상적으로 finFET로 지칭되는 메모리 디바이스(1600)는 메모리 디바이스의 소스(1608) 및 드레인(1610)을 접속시키는 기판(1606) 상의 표면(1604)을 오버라잉하는 반도체 재료의 층 또는 박막으로부터 형성되는 채널(1602)을 포함한다. 채널(1602)은 디바이스의 게이트(1612)를 형성하는 핀(fin)에 의해 3개 측면들 상에 인클로징된다. (소스로부터 드레인으로의 방향에서 측정되는) 게이트(1612)의 두께는 디바이스의 유효 채널 길이를 결정한다.16A shows an embodiment of a non-planar multigate memory device including a charge trap region. 16A, a memory device 1600, commonly referred to as a finFET, is a layer of semiconductor material overlying a surface 1604 on a substrate 1606 that connects the source 1608 and drain 1610 of the memory device. Alternatively, it includes a channel 1602 formed from a thin film. Channel 1602 is enclosed on three sides by fins forming gate 1612 of the device. The thickness of the gate 1612 (measured in the direction from source to drain) determines the effective channel length of the device.

본 개시물에 따르면, 도 16a의 비평면 멀티게이트 메모리 디바이스(1600)는 분리 전하 트랩 영역을 포함할 수 있다. 도 16b는 다중층 전하 저장층(1614)을 예시하는 게이트(1612), 채널(1602) 및 기판(1606)의 일부분을 포함하는 도 16a의 비평면 메모리 디바이스의 일부분의 단면도이다. 게이트(1612)는 메모리 디바이스(1600)의 제어 게이트를 형성하기 위해 차단층을 오버라잉하는 금속 게이트층(1620) 및 차단 유전체(1618), 상승된 채널(1602)을 오버라잉하는 터널 산화물층(1616)을 더 포함한다. 일부 실시예들에서 도핑된 폴리실리콘은 폴리실리콘 게이트층을 제공하기 위해 금속 대신에 증착될 수 있다. 채널(1602) 및 게이트(1612)는 기판 상에 또는 그 위에 형성되는, 매립된 산화물층과 같은 절연 또는 유전체층(1622) 상에 또는 기판(1606) 상에 직접 형성될 수 있다.According to the present disclosure, the non-planar multi-gate memory device 1600 of FIG. 16A may include a separate charge trap region. 16B is a cross-sectional view of a portion of the non-planar memory device of FIG. 16A including a portion of a gate 1612, a channel 1602 and a substrate 1606 illustrating a multilayer charge storage layer 1614. The gate 1612 includes a metal gate layer 1620 and a blocking dielectric 1618 overlying the blocking layer to form the control gate of the memory device 1600, and a tunnel oxide layer overlying the raised channel 1602 ( 1616). In some embodiments, the doped polysilicon may be deposited in place of a metal to provide a polysilicon gate layer. Channel 1602 and gate 1612 may be formed on or directly on a substrate 1606 or on an insulating or dielectric layer 1622, such as a buried oxide layer, formed on or over the substrate.

도 16b를 참조하면, 다중층 전하 저장층(1614)은 터널 산화물층(1616)에 더 가까운 질화물을 포함하는 적어도 하나의 하부 또는 바닥 전하 트랩층(1624) 및 바닥 전하 트랩층을 오버라잉하는 상부 또는 최상부 전하 트랩층(1626)을 포함한다. 일반적으로, 최상부 전하 트랩층(1626)은 실리콘-리치 산소-린 질화물층을 포함하며, 다수의 전하 트랩층들에 분배되는 다수의 전하 트랩들을 포함하는 한편, 바닥 전하 트랩층(1624)은 산소-리치 질화물 또는 실리콘 산질화물을 포함하며, 그 내부의 전하 트랩들의 수를 감소시키기 위해 최상부 전하 트랩층에 대해 산소-리치이다. 산소-리치에 의해 바닥 전하 트랩층(1624)에서의 산소의 농도는 약 15 내지 약 40%인 반면, 최상부 전하 트랩층(1626)에서의 산소의 농도는 약 5%보다 작음을 의미한다.Referring to FIG. 16B, the multilayer charge storage layer 1614 is an upper layer overlying at least one lower or bottom charge trap layer 1624 containing nitride closer to the tunnel oxide layer 1616 and the bottom charge trap layer. Or an uppermost charge trap layer 1626. In general, the uppermost charge trap layer 1626 includes a silicon-rich oxygen-lean nitride layer, and includes a plurality of charge traps distributed among the plurality of charge trap layers, while the bottom charge trap layer 1624 is formed of oxygen. -Contains rich nitride or silicon oxynitride, and is oxygen-rich for the top charge trap layer to reduce the number of charge traps therein. Oxygen-rich means that the concentration of oxygen in the bottom charge trap layer 1624 is about 15 to about 40%, while the concentration of oxygen in the top charge trap layer 1626 is less than about 5%.

일 실시예에서, 차단 유전체(1618)는 또한 ONNO 구조를 제공하기 위해 HTO와 같은 산화물을 포함한다. 채널(1602) 및 위에 놓인 ONNO 구조는 실리콘 기판(1606) 상에 직접 형성될 수 있으며 SONNOS 구조를 제공하기 위해 도핑된 폴리실리콘 게이트층(1620)으로 오버레이될 수 있다.In one embodiment, the blocking dielectric 1618 also includes an oxide such as HTO to provide an ONNO structure. The channel 1602 and the overlying ONNO structure can be formed directly on the silicon substrate 1606 and overlaid with a doped polysilicon gate layer 1620 to provide a SONNOS structure.

도 16b에 도시된 바와 같은 일부 실시예들에서, 다중층 전하 저장층(1614)은 바닥 전하 트랩층(1624)으로부터 최상부 전하 트랩층(1626)을 분리하는, 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 안티-터널링(anti-tunneling) 층(1628)을 더 포함한다. 앞서 언급된 바와 같이, 안티-터널링층(1628)은 바닥 질화물층(1624)으로의 터널링으로부터의 프로그래밍 동안 상부 질화물층(1626)의 경계들에서 누적하는 전자 전하의 확률을 실질적으로 감소시킨다.In some embodiments as shown in FIG. 16B, the multilayer charge storage layer 1614 includes at least one dielectric, such as an oxide, separating the top charge trap layer 1626 from the bottom charge trap layer 1624. And a thin, medium or anti-tunneling layer 1628 of. As mentioned above, anti-tunneling layer 1628 substantially reduces the probability of electron charge accumulating at the boundaries of upper nitride layer 1626 during programming from tunneling to bottom nitride layer 1624.

상술한 실시예들에 관하여, 바닥 전하 트랩층(1624) 및 최상부 전하 트랩층(1626) 중 어느 한 쪽 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-리치 및 산소-리치 산질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 N2O/NH3 및 DCS/NH3 가스 혼합물을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 다음, 다중층 전하 저장 구조의 제 2 질화물층이 중간 산화물층 상에 형성된다. 최상부 전하 트랩층(1626)은 바닥 전하 트랩층(1624)에서와 다른 산소, 질소 및/또는 실리콘의 화학량 조성을 가지며, 또한 실리콘-리치 산소-린 최상부 질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 이용하는 CVD 프로세스에 의해 형성 또는 증착될 수 있다.With respect to the above-described embodiments, either or both of the bottom charge trap layer 1624 and the top charge trap layer 1626 may include silicon nitride or silicon oxynitride, for example, silicon-rich and It can be formed by a CVD process comprising a mixture of N 2 O/NH 3 and DCS/NH 3 gases at rates and at tailored flow rates to provide an oxygen-rich oxynitride layer. Then, a second nitride layer of the multilayer charge storage structure is formed on the intermediate oxide layer. Top charge trap layer 1626 has a different stoichiometric composition of oxygen, nitrogen, and/or silicon than in bottom charge trap layer 1624, and at flow rates tailored to provide a silicon-rich oxygen-lean top nitride layer and It can be formed or deposited by a CVD process using a process gas comprising DCS/NH 3 and N 2 O/NH 3 gas mixtures in ratios.

산화물을 포함하는 중간 또는 안티-터널링층(1628)을 포함하는 실시예들에서, 안티-터널링층은 라디칼 산화를 이용하여 선택된 깊이까지, 바닥 산질화물층의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 이용하여 1000-1100℃, 또는 배치 리액터 툴(batch reactor tool)을 이용하여 800-900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물은 단일 웨이퍼 툴을 이용하여 1-2 분, 또는 배치 프로세스를 이용하여 30분 - 1 시간의 시간 동안, 단일 증기 툴을 이용하여 10-15 Tor 또는 배치 프로세스의 경우 300-500 Tor의 압력에서 사용될 수 있다.In embodiments including the intermediate or anti-tunneling layer 1628 comprising an oxide, the anti-tunneling layer may be formed by oxidation of the bottom oxynitride layer to a selected depth using radical oxidation. Radical oxidation can be performed at temperatures of, for example, 1000-1100° C. using a single wafer tool, or 800-900° C. using a batch reactor tool. The mixture of H 2 and O 2 gases can be taken for 1-2 minutes using a single wafer tool, or 30 minutes-1 hour using a batch process, 10-15 Tor using a single steam tool or in the case of a batch process. It can be used at pressures of 300-500 Tor.

마지막으로, 산화물을 포함하는 차단 유전체(1618)를 포함하는 실시예들에서, 산화물은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서 차단 유전체(1618)의 산화물은 HTO CVD 프로세스에 증착되는 고온 산화물이다. 대안적으로, 차단 유전체(1618) 또는 차단 산화물층은 열적으로 성장될 수 있지만, 본 실시예에서 차단 산화물층을 열적으로 성장시키는 프로세스 동안 최상부 질화물의 일부가 효과적으로 소모되거나 산화됨에 따라 최상부 질화물 두께가 조정되거나 증가될 수 있다는 것이 인식될 것이다. 제 3 옵션은 라디칼 산화를 이용하여 선택된 깊이까지 최상부 질화물층을 산화시키는 것이다.Finally, in embodiments including a blocking dielectric 1618 comprising an oxide, the oxide may be formed or deposited by any suitable means. In one embodiment, the oxide of blocking dielectric 1618 is a high temperature oxide deposited in an HTO CVD process. Alternatively, the blocking dielectric 1618 or the blocking oxide layer may be thermally grown, but in this embodiment, the top nitride thickness decreases as part of the top nitride is effectively consumed or oxidized during the process of thermally growing the blocking oxide layer. It will be appreciated that it can be adjusted or increased. A third option is to oxidize the top nitride layer to a selected depth using radical oxidation.

바닥 전하 트랩층(1624)에 대한 적합한 두께는 약 30Å 내지 약 160Å일 수 있으며(일부 변화가 허용되며, 예를 들어, ±10 A), 그 중 약 5-20Å은 안티-터널링층(1628)을 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 최상부 전하 트랩층(1626)에 대한 적합한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 최상부 전하 트랩층(1626)은 최대 130Å 두께로 형성될 수 있으며, 그 중 30-70Å은 차단 유전체(1618)를 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 바닥 전하 트랩층(1624) 및 최상부 전하 트랩층(1626) 사이의 두께들의 비는 비록 다른 비들이 또한 가능할 수 있더라도, 일부 실시예들에서 대략 1:1이다.A suitable thickness for the bottom charge trap layer 1624 can be from about 30Å to about 160Å (some variations are allowed, for example ±10 A), of which about 5-20Å is the anti-tunneling layer 1628. Can be consumed by radical oxidation to form. A suitable thickness for the top charge trap layer 1626 may be at least 30Å. In certain embodiments, the top charge trap layer 1626 may be formed to a thickness of up to 130Å, of which 30-70Å may be consumed by radical oxidation to form the blocking dielectric 1618. The ratio of thicknesses between the bottom charge trap layer 1624 and the top charge trap layer 1626 is approximately 1:1 in some embodiments, although other ratios may also be possible.

다른 실시예들에서, 최상부 전하 트랩층(1626) 및 차단 유전체(1618) 중 어느 한 쪽 또는 둘 다는 고유전율(high K) 유전체를 포함할 수 있다. 적합한 고유전율 유전체들은 HfSiON, HfSiO 또는 HfO와 같은 하프늄 기반된 재료들, ZrSiON, ZrSiO 또는 ZrO와 같은 지르코늄 기반된 재료, 및 Y2O3와 같은 이트륨 기반된 재료를 포함한다.In other embodiments, either or both of the top charge trap layer 1626 and the blocking dielectric 1618 may include a high-k dielectric. Suitable high-k dielectrics include hafnium based materials such as HfSiON, HfSiO or HfO, zirconium based materials such as ZrSiON, ZrSiO or ZrO, and yttrium based materials such as Y 2 O 3 .

도 17a 및 17b에 도시되는 다른 실시예에서, 메모리 디바이스는 메모리 디바이스의 소스 및 드레인을 접속시키는 기판 상의 표면을 오버라잉하는 반도체 재료의 박막으로 형성되는 나노와이어 채널을 포함할 수 있다. 나노와이어 채널이란 약 10 나노미터들(nm) 또는 그 미만, 및 더 바람직하게는 약 6 nm보다 작은 최대 단면 치수를 갖는, 결정 실리콘 재료의 얇은 스트립으로 형성되는 전도성 채널을 의미한다. 선택적으로, 채널은 채널의 장축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.In another embodiment shown in Figures 17A and 17B, the memory device may include nanowire channels formed of a thin film of semiconductor material overlying a surface on a substrate connecting the source and drain of the memory device. By nanowire channel is meant a conductive channel formed from a thin strip of crystalline silicon material having a maximum cross-sectional dimension of about 10 nanometers (nm) or less, and more preferably less than about 6 nm. Optionally, the channel may be formed to have a <100> surface crystal orientation with respect to the long axis of the channel.

도 17a를 참조하면, 메모리 디바이스(1700)는 기판(1706) 상의 표면을 오버라잉하거나 그 위에 있는 반도체 재료의 층 또는 박막으로 형성되며, 메모리 디바이스의 소스(1708) 및 드레인(1710)을 접속시키는 수평 나노와이어 채널(1702)을 포함한다. 도시된 실시예에서, 디바이스는 나노와이어 채널(1702)이 디바이스의 게이트(1712)에 의해 모든 측면들 상에 인클로징되는 게이트-올-어라운드(gate-all-around: GAA) 구조를 갖는다. (소스로부터 드레인 방향으로 측정되는) 게이트(1712)의 두께는 디바이스의 유효 채널 길이를 결정한다.Referring to FIG. 17A, a memory device 1700 is formed of a layer or thin film of semiconductor material overlying or overlying a surface on a substrate 1706, connecting the source 1708 and drain 1710 of the memory device. Includes a horizontal nanowire channel 1702. In the illustrated embodiment, the device has a gate-all-around (GAA) structure in which a nanowire channel 1702 is enclosed on all sides by a gate 1712 of the device. The thickness of the gate 1712 (measured from the source to the drain direction) determines the effective channel length of the device.

본 개시물에 따르면, 도 17a의 비평면 멀티게이트 메모리 디바이스(1700)는 분리 전하 트랩 영역을 포함할 수 있다. 도 17b는 분리 전하 트랩 영역을 예시하는 게이트(1712), 나노와이어 채널(1702) 및 기판(1706)의 일부분을 포함하는 도 17a의 비평면 메모리 디바이스의 일부분의 단면도이다. 도 17b를 참조하면, 게이트(1712)는 메모리 디바이스(1700)의 제어 게이트를 형성하기 위해 나노와이어 채널(1702)을 오버라잉하는 터널 산화물(1714), 분리 전하 트랩 영역, 차단 유전체(1716) 및 차단층을 오버라잉하는 게이트층(1718)을 포함한다. 게이트층(1718)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 분리 전하 트랩 영역은 터널 산화물(1714)에 더 가까운 질화물을 포함하는 적어도 하나의 내부 전하 트랩층(1720), 및 내부 전하 트랩층을 오버라잉하는 외부 전하 트랩층(1722)을 포함한다. 일반적으로, 외부 전하 트랩층(1722)은 실리콘-리치 산소-린 질화물층을 포함하며, 다수의 전하 트랩층들에 분배되는 다수의 전하 트랩들을 포함하는 한편, 내부 전하 트랩층(1720)은 산소-리치 질화물 또는 실리콘 산질화물을 포함하며, 그 내부의 전하 트랩들의 수를 감소시키기 위해 외부 전하 트랩층에 대해 산소-리치이다.According to the present disclosure, the non-planar multi-gate memory device 1700 of FIG. 17A may include a separate charge trap region. FIG. 17B is a cross-sectional view of a portion of the non-planar memory device of FIG. 17A including a portion of a gate 1712, nanowire channel 1702, and substrate 1706 illustrating a separate charge trap region. Referring to FIG. 17B, the gate 1712 includes a tunnel oxide 1714 overlying the nanowire channel 1702 to form a control gate of the memory device 1700, an isolation charge trap region, a blocking dielectric 1716, and And a gate layer 1718 overlying the blocking layer. The gate layer 1718 may include metal or doped polysilicon. The separation charge trap region includes at least one inner charge trap layer 1720 comprising nitride closer to the tunnel oxide 1714 and an outer charge trap layer 1722 overlying the inner charge trap layer. In general, the outer charge trap layer 1722 includes a silicon-rich oxygen-lean nitride layer, and includes a plurality of charge traps distributed to the plurality of charge trap layers, while the inner charge trap layer 1720 is oxygen -Contains rich nitride or silicon oxynitride, and is oxygen-rich for the outer charge trap layer to reduce the number of charge traps therein.

도시된 바와 같은 일부 실시예들에서, 분리 전하 트랩 영역은 내부 전하 트랩층(1720)으로부터 외부 전하 트랩층(1722)을 분리하는, 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 안티-터널링층(1724)을 더 포함한다. 안티-터널링층(1724)은 내부 전하 트랩층(1720)으로의 터널링으로부터의 프로그래밍 동안 외부 전하 트랩층(1722)의 경계들에서 누적하는 전자 전하의 확률을 실질적으로 감소시켜, 더 낮은 누설 전류를 발생시킨다.In some embodiments as shown, the separating charge trap region comprises at least one thin, medium or anti-negative, including a dielectric, such as oxide, separating the outer charge trap layer 1722 from the inner charge trap layer 1720. It further includes a tunneling layer 1724. The anti-tunneling layer 1724 substantially reduces the probability of electron charge accumulating at the boundaries of the outer charge trap layer 1722 during programming from tunneling to the inner charge trap layer 1720, resulting in lower leakage currents. Occurs.

상술한 실시예들에 관하여, 내부 전하 트랩층(1720) 및 외부 전하 트랩층(1722) 중 어느 한 쪽 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-리치 및 산소-리치 산질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 다음, 다중층 전하 저장 구조의 제 2 질화물층이 중간 산화물층 상에 형성된다. 외부 전하 트랩층(1722)은 내부 전하 트랩층(1720)에서와 다른 산소, 질소 및/또는 실리콘의 화학량 조성을 가지며, 또한 실리콘-리치 산소-린 최상부 질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 이용하는 CVD 프로세스에 의해 형성 또는 증착될 수 있다.With respect to the above-described embodiments, either or both of the inner charge trap layer 1720 and the outer charge trap layer 1722 may include silicon nitride or silicon oxynitride, for example, silicon-rich and It can be formed by a CVD process comprising N 2 O/NH 3 and DCS/NH 3 gas mixtures at rates and at tailored flow rates to provide an oxygen-rich oxynitride layer. Then, a second nitride layer of the multilayer charge storage structure is formed on the intermediate oxide layer. The outer charge trap layer 1722 has a different stoichiometric composition of oxygen, nitrogen and/or silicon than the inner charge trap layer 1720, and at flow rates tailored to provide a silicon-rich oxygen-lean top nitride layer and It can be formed or deposited by a CVD process using a process gas comprising DCS/NH 3 and N 2 O/NH 3 gas mixtures in ratios.

산화물을 포함하는 중간 또는 안티-터널링층(1724)을 포함하는 실시예들에서, 안티-터널링층은 라디칼 산화를 이용하여 선택된 깊이까지, 내부 전하 트랩층(1720)의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 이용하여 1000-1100℃, 또는 배치 리액터 툴을 이용하여 800-900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물은 단일 웨이퍼 툴을 이용하여 1-2 분, 또는 배치 프로세스를 이용하여 30분 - 1 시간의 시간 동안, 단일 증기 툴을 이용하여 10-15 Tor 또는 배치 프로세스의 경우 300-500 Tor의 압력에서 사용될 수 있다.In embodiments including the intermediate or anti-tunneling layer 1724 including oxide, the anti-tunneling layer may be formed by oxidation of the internal charge trap layer 1720 to a selected depth using radical oxidation. . Radical oxidation can be carried out at temperatures of, for example, 1000-1100° C. using a single wafer tool, or 800-900° C. using a batch reactor tool. The mixture of H 2 and O 2 gases can be taken for 1-2 minutes using a single wafer tool, or 30 minutes-1 hour using a batch process, 10-15 Tor using a single steam tool or in the case of a batch process. It can be used at pressures of 300-500 Tor.

마지막으로, 차단 유전체(1716)가 산화물을 포함하는 실시예들에서, 산화물은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서 차단 유전체(1716)의 산화물은 HTO CVD 프로세스에 증착되는 고온 산화물이다. 대안적으로, 차단 유전체(1716) 또는 차단 산화물층은 열적으로 성장될 수 있지만, 본 실시예에서 차단 산화물층을 열적으로 성장시키는 프로세스 동안 최상부 질화물의 일부가 효과적으로 소모되거나 산화됨에 따라 외부 전하 트랩층(1722)의 두께가 조정되거나 증가될 수 있음이 인식될 것이다.Finally, in embodiments where the blocking dielectric 1716 comprises an oxide, the oxide may be formed or deposited by any suitable means. In one embodiment, the oxide of blocking dielectric 1716 is a high temperature oxide deposited in an HTO CVD process. Alternatively, the blocking dielectric 1716 or blocking oxide layer may be thermally grown, but in this embodiment, the outer charge trap layer is effectively consumed or oxidized during the process of thermally growing the blocking oxide layer. It will be appreciated that the thickness of (1722) can be adjusted or increased.

내부 전하 트랩층(1720)에 대한 적합한 두께는 약 30Å 내지 약 80Å일 수 있으며(일부 변화가 허용되며, 예를 들어, ±10 A), 그 중 약 5-20Å은 안티-터널링층(1724)을 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 외부 전하 트랩층(1722)에 대한 적합한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 외부 전하 트랩층(1722)은 최대 170Å 두께로 형성될 수 있으며, 그 중 30-70Å은 차단 유전체(1716)를 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 내부 전하 트랩층(1720) 및 외부 전하 트랩층(1722) 사이의 두께들의 비는 비록 다른 비들이 또한 가능할 수 있더라도, 일부 실시예들에서 대략 1:1이다.A suitable thickness for the internal charge trap layer 1720 can be from about 30Å to about 80Å (some variations are allowed, for example ±10 A), of which about 5-20Å is the anti-tunneling layer 1724 Can be consumed by radical oxidation to form. A suitable thickness for the external charge trap layer 1722 may be at least 30Å. In certain embodiments, the external charge trap layer 1722 may be formed up to 170Å thick, of which 30-70Å may be consumed by radical oxidation to form the blocking dielectric 1716. The ratio of thicknesses between the inner charge trap layer 1720 and the outer charge trap layer 1722 is approximately 1:1 in some embodiments, although other ratios may also be possible.

다른 실시예들에서, 외부 전하 트랩층(1722) 및 차단 유전체(1716) 중 어느 한 쪽 또는 둘 다는 고유전율 유전체를 포함할 수 있다. 적합한 고유전율 유전체들은 HfSiON, HfSiO 또는 HfO와 같은 하프늄 기반된 재료들, ZrSiON, ZrSiO 또는 ZrO와 같은 지르코늄 기반된 재료, 및 Y2O3와 같은 이트륨 기반된 재료를 포함한다.In other embodiments, either or both of the external charge trap layer 1722 and the blocking dielectric 1716 may include a high-k dielectric. Suitable high-k dielectrics include hafnium based materials such as HfSiON, HfSiO or HfO, zirconium based materials such as ZrSiON, ZrSiO or ZrO, and yttrium based materials such as Y 2 O 3 .

도 17c는 비트-코스트(Bit-Cost) 스케일러블(Scalable) 또는 BiCS 아키텍처(1726)에 배열되는 도 17a의 비평면 멀티게이트 디바이스들(1700)의 수직 스트링의 단면도를 도시한다. 아키텍처(1726)는 비평면 멀티게이트 디바이스들(1700)의 수직 스트링 또는 스택으로 이루어지며, 각 디바이스 또는 셀은 기판(1706)을 오버라잉하며, 메모리 디바이스의 소스 및 드레인(본 도면에 도시되지 않음)을 접속하며, 나노와이어 채널(1702)이 게이트(1712)에 의해 모든 측면들 상에 인클로징되는 게이트-올-어라운드(GAA) 구조를 갖는 채널(1702)을 포함한다. BiCS 아키텍처는 층들의 단순한 스택킹에 비교하여 임계적인 리소그래피 단계들의 수를 감소시키며, 이는 메모리 비트 당 감소된 비용을 발생시킨다.FIG. 17C shows a cross sectional view of a vertical string of non-planar multigate devices 1700 of FIG. 17A arranged in a Bit-Cost Scalable or BiCS architecture 1726. The architecture 1726 consists of a vertical string or stack of non-planar multigate devices 1700, with each device or cell overlying the substrate 1706, and the source and drain of the memory device (not shown in this figure). ), and a nanowire channel 1702 having a gate-all-around (GAA) structure enclosed on all sides by a gate 1712. The BiCS architecture reduces the number of critical lithography steps compared to simple stacking of layers, which results in a reduced cost per bit of memory.

다른 실시예에서, 메모리 디바이스는 기판상의 다수의 전도, 반도체 층들 위에 또는 그 층들로부터 돌출하는 반도체 재료로 형성되는 수직 나노와이어 채널을 포함하는 비평면 디바이스이거나 그 디바이스를 포함한다. 도 18a에서 컷어웨이(cut-away)로 도시되는 본 실시예의 일 버전에서, 메모리 디바이스(1800)는 디바이스의 소스(1804) 및 드레인(1806)을 접속시키는 반도체 재료의 실린더에 형성되는 수직 나노와이어 채널(1802)을 포함한다. 채널(1802)은 메모리 디바이스(1800)의 제어 게이트를 형성하기 위해 터널 산화물(1808), 전하 트랩 영역(1810), 차단층(1812) 및 차단층을 오버라잉하는 게이트층(1814)에 의해 둘러싸인다. 채널(1802)은 반도체 재료의 실질적으로 솔리드 실린더의 외부 층에 환형(annular) 영역을 포함할 수 있거나, 유전체 필러(filler) 재료의 실린더 위에 형성되는 환형 층을 포함할 수 있다. 상술한 수평 나노와이어들에 관하여, 채널(1802)은 단결정 채널을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 선택적으로, 채널(1802)이 결정 실리콘을 포함하는 경우에, 채널은 채널의 장축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.In another embodiment, the memory device is or comprises a non-planar device comprising a vertical nanowire channel formed of a semiconductor material protruding over or from a plurality of conductive, semiconductor layers on a substrate. In one version of this embodiment, shown as a cut-away in FIG. 18A, the memory device 1800 is a vertical nanowire formed in a cylinder of semiconductor material connecting the source 1804 and drain 1806 of the device. It includes a channel 1802. Channel 1802 is surrounded by a tunnel oxide 1808, a charge trap region 1810, a blocking layer 1812, and a gate layer 1814 overlying the blocking layer to form the control gate of the memory device 1800. All. Channel 1802 may include an annular region in an outer layer of a substantially solid cylinder of semiconductor material, or may include an annular layer formed over a cylinder of dielectric filler material. With respect to the horizontal nanowires described above, the channel 1802 may include polysilicon or recrystallized polysilicon to form a single crystal channel. Optionally, when the channel 1802 includes crystalline silicon, the channel may be formed to have a <100> surface crystal orientation with respect to the long axis of the channel.

도 18b에 도시된 바와 같은 일부 실시예들에서, 전하 트랩 영역(1810)은 터널 산화물(1808)에 가장 가까운 적어도 제 1 또는 내부 전하 트랩층(1816) 및 제 2 또는 외부 전하 트랩층(1818)을 포함하는 분리 전하 트랩 영역일 수 있다. 선택적으로, 제 1 및 제 2 전하 트랩층들은 중간 산화물 또는 안티-터널링층(1820)에 의해 분리될 수 있다.In some embodiments as shown in FIG. 18B, the charge trap region 1810 has at least a first or inner charge trap layer 1816 and a second or outer charge trap layer 1818 closest to the tunnel oxide 1808. It may be a separate charge trap region including. Optionally, the first and second charge trap layers may be separated by an intermediate oxide or anti-tunneling layer 1820.

상술한 실시예들에 관하여, 제 1 전하 트랩층(1816) 및 제 2 전하 트랩층(1818) 중 어느 한 쪽 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-리치 및 산소-리치 산질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다.With respect to the above-described embodiments, either or both of the first charge trap layer 1816 and the second charge trap layer 1818 may include silicon nitride or silicon oxynitride, for example, silicon- It can be formed by a CVD process comprising N 2 O/NH 3 and DCS/NH 3 gas mixtures at rates and at tailored flow rates to provide a rich and oxygen-rich oxynitride layer.

마지막으로, 제 2 전하 트랩층(1818) 및 차단층(1812) 중 어느 한 쪽 또는 둘 다는 HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO 또는 Y2O3와 같은 고유전율 유전체를 포함할 수 있다.Finally, either or both of the second charge trap layer 1818 and the blocking layer 1812 may include a high dielectric constant dielectric such as HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO, or Y 2 O 3 . .

제 1 전하 트랩층(1816)을 위한 적합한 두께는 약 30Å 내지 약 80Å일 수 있으며(일부 변화가 허용되며, 예를 들어, ±10 A), 그 중 약 5-20Å은 안티-터널링층(1820)을 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 제 2 전하 트랩층(1818)에 대한 적합한 두께는 적어도 30Å일 수 있으며, 그리고 차단 유전체(1812)를 위한 적합한 두께는 약 30-70Å일 수 있다.A suitable thickness for the first charge trap layer 1816 may be from about 30Å to about 80Å (some variations are allowed, for example ±10 A), of which about 5-20Å is the anti-tunneling layer 1820. ) Can be consumed by radical oxidation to form. A suitable thickness for the second charge trap layer 1818 may be at least 30Å, and a suitable thickness for the blocking dielectric 1812 may be about 30-70Å.

도 18a의 메모리 디바이스(1800)는 게이트 제 1 또는 게이트 최종 방식을 이용하여 이루어질 수 있다. 도 19a-f는 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 제 1 방식을 도시한다. 도 20a-f는 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 최종 방식을 도시한다.The memory device 1800 of FIG. 18A may be formed using a gate first method or a gate final method. 19A-F illustrate a gate first scheme for fabricating the non-planar multigate device of FIG. 18A. 20A-F show the gate final scheme for fabricating the non-planar multigate device of FIG. 18A.

도 19a를 참조하면, 게이트 제 1 방식에서 차단 산화물과 같은 제 1 또는 하부 유전체층(1902)이 기판(1906)에서의 소스 또는 드레인과 같은 제 1의, 도핑된 확산 영역(1904) 위에 형성된다. 게이트층(1908)은 디바이스의 제어 게이트를 형성하기 위해 제 1 유전체층(1902) 위에 증착되며, 제 2 또는 상부 유전체층(1910)이 그 위에 형성된다. 상술한 실시예들에 관하여, 제 1 및 제 2 유전체층들(1902, 1910)이 CVD, 라디컬 산화에 의해 증착될 수 있거나 기판 또는 하부 층의 일부분의 산화에 의해 형성될 수 있다. 게이트층(1908)은 CVD에 의해 증착되는 금속 증착된 또는 도핑된 폴리실리콘을 포함할 수 있다. 일반적으로 게이트층(1908)의 두께는 약 40 - 50Å이며, 제 1 및 제 2 유전체층들(1902, 1910)은 약 20 - 80Å이다.Referring to FIG. 19A, in a gate first method, a first or lower dielectric layer 1902 such as a blocking oxide is formed over a first, doped diffusion region 1904 such as a source or drain in a substrate 1906. A gate layer 1908 is deposited over the first dielectric layer 1902 to form the control gate of the device, and a second or upper dielectric layer 1910 is formed thereon. With respect to the above-described embodiments, the first and second dielectric layers 1902 and 1910 may be deposited by CVD, radical oxidation, or may be formed by oxidation of a portion of a substrate or an underlying layer. The gate layer 1908 may comprise metal-deposited or doped polysilicon deposited by CVD. In general, the thickness of the gate layer 1908 is about 40-50Å, and the first and second dielectric layers 1902 and 1910 are about 20-80Å.

도 19b를 참조하면, 제 1 개구부(1912)는 오버라잉 게이트층(1908), 및 제 1 및 제 2 유전체층들(1902, 1910)을 통해 기판(1906)에서의 확산 영역(1904)에 에칭된다. 다음으로, 터널링 산화물(1914), 전하 트랩 영역(1916) 및 차단 유전체(1918)의 층들이 개구부에 순차적으로 증착되며 그리고 상부 유전체층(1910)의 표면은 도 19c에 도시되는 중간 구조를 산출하기 위해 평탄화한다.Referring to FIG. 19B, the first opening 1912 is etched into the diffusion region 1904 in the substrate 1906 through the overlying gate layer 1908 and the first and second dielectric layers 1902 and 1910. . Next, layers of tunneling oxide 1914, charge trap region 1916 and blocking dielectric 1918 are sequentially deposited in the openings, and the surface of upper dielectric layer 1910 is to yield the intermediate structure shown in Fig. 19c. Flatten.

도시되지 않더라도, 상술한 실시예들에서와 같이 전하 트랩 영역(1916)은 터널 산화물(1914)에 더 가까운 적어도 하나의 하부 또는 바닥 전하 트랩층을 포함하는 분리 전하 트랩 영역, 및 바닥 전하 트랩층을 오버라잉하는 상부 또는 최상부 전하 트랩층을 포함할 수 있음이 이해될 것이다. 일반적으로, 최상부 전하 트랩층은 실리콘-리치 산소-린 질화물층을 포함하며, 그리고 다수의 전하 트랩층들에 분배되는 다수의 전하 트랩들을 포함하는 한편, 바닥 전하 트랩층은 산소-리치 질화물 또는 실리콘 산질화물을 포함하며, 그 내부의 전하 트랩들의 수를 감소시키기 위해 최상부 전하 트랩층에 대해 산소-리치이다. 일부 실시예들에서, 분리 전하 트랩 영역(1916)은 바닥 전하 트랩층으로부터 최상부 전하 트랩층을 분리하는, 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 안티-터널링층을 더 포함한다.Although not shown, as in the above-described embodiments, the charge trap region 1916 includes a separation charge trap region including at least one lower or bottom charge trap layer closer to the tunnel oxide 1914, and a bottom charge trap layer. It will be appreciated that an overlying top or top charge trap layer may be included. Typically, the top charge trap layer includes a silicon-rich oxygen-lean nitride layer, and includes a plurality of charge traps distributed among multiple charge trap layers, while the bottom charge trap layer is oxygen-rich nitride or silicon. It contains oxynitride and is oxygen-rich for the top charge trap layer to reduce the number of charge traps therein. In some embodiments, the isolation charge trap region 1916 further includes at least one thin, intermediate, or anti-tunneling layer comprising a dielectric, such as an oxide, that separates the top charge trap layer from the bottom charge trap layer.

다음으로, 제 2 또는 채널 개구부(1920)는 도 19d에서 터널링 산화물(1914), 전하 트랩 영역(1916) 및 차단 유전체(1918)를 통해 이방성으로 에칭된다. 도 19e를 참조하면, 반도체 재료(1922)가 그 내부에 수직 채널(1924)을 형성하기 위해 채널 개구부에 증착된다. 수직 채널(1924)은 반도체 재료의 실질적으로 솔리드 실린더의 외부 층에서의 환형 영역을 포함할 수 있거나, 도 19e에 도시된 바와 같이, 유전체 필러 재료(1926)의 실린더를 둘러싸는 별개의, 층 반도체 재료(1922)를 포함할 수 있다.Next, the second or channel opening 1920 is anisotropically etched through the tunneling oxide 1914, the charge trap region 1916 and the blocking dielectric 1918 in FIG. 19D. Referring to FIG. 19E, a semiconductor material 1922 is deposited in the channel opening to form a vertical channel 1924 therein. The vertical channel 1924 may include an annular region in the outer layer of a substantially solid cylinder of semiconductor material, or a separate, layered semiconductor surrounding the cylinder of dielectric filler material 1926, as shown in FIG. 19E. Material 1922 may be included.

도 19f를 참조하면, 상부 유전체층(1910)의 표면이 평탄화되며 그리고 그 내부에 형성되는, 소스 또는 드레인과 같은 제 2의, 도핑된 확산 영역(1930)을 포함하는 반도체 재료(1928)의 층이 도시된 디바이스를 형성하기 위해 상부 유전체층 위에 증착된다.19F, a layer of semiconductor material 1928 including a second, doped diffusion region 1930, such as a source or drain, is planarized and formed therein of the surface of the upper dielectric layer 1910. It is deposited over the top dielectric layer to form the device shown.

도 20a를 참조하면, 게이트 최종 방식에서 산화물과 같은 유전체층(2002)은 기판(2006) 상의 표면 상에 희생층(2004) 위에 형성되며, 유전체 및 희생층들을 통해 에칭되는 개구부 및 수직 채널(2008)이 그 내부에 형성된다. 상술한 실시예들에 관하여, 수직 채널(2008)은 다결정 또는 단결정 실리콘과 같은 반도체 재료(2010)의 실질적으로 솔리드 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 유전체 필러 재료(도시되지 않음)의 실린더를 둘러싸는 별개의, 층 반도체 재료를 포함할 수 있다. 유전체층(2002)은 오버라잉 전기적 능동 층 또는 다른 메모리 디바이스로부터 메모리 디바이스(1800)의 후속적으로 형성된 게이트층을 전기적으로 격리할 수 있는, 실리콘 산화물과 같은 임의의 적합한 유전체 재료를 포함할 수 있다. 희생층(2004)은 유전체층(2002), 기판(2006) 및 수직 채널(2008)의 재료에 비해 높은 선택성으로 에칭될 수 있거나 제거될 수 있는 임의의 적합한 재료를 포함할 수 있다.Referring to FIG. 20A, in the gate final method, a dielectric layer 2002 such as an oxide is formed on the sacrificial layer 2004 on the surface of the substrate 2006, and an opening and a vertical channel 2008 etched through the dielectric and sacrificial layers Is formed inside it. With respect to the above-described embodiments, the vertical channel 2008 may include an annular region in an outer layer of a substantially solid cylinder of a semiconductor material 2010 such as polycrystalline or monocrystalline silicon, or a dielectric filler material (not shown). It may comprise a separate, layered semiconductor material surrounding the cylinder of. Dielectric layer 2002 may include any suitable dielectric material, such as silicon oxide, capable of electrically isolating a subsequently formed gate layer of memory device 1800 from an overlying electrically active layer or other memory device. The sacrificial layer 2004 may comprise any suitable material that can be etched or removed with a high selectivity compared to the materials of the dielectric layer 2002, substrate 2006 and vertical channel 2008.

도 20b를 참조하면, 제 2 개구부(2012)는 유전체 및 희생층들(2002, 2004)을 통해 기판(1906)까지 에칭되며, 희생층(2004)은 에칭 또는 제거된다. 희생층(2004)은 유전체층(2002), 기판(2006) 및 수직 채널(2008)의 재료에 비해 높은 선택성으로 에칭될 수 있거나 제거될 수 있는 임의의 적합한 재료를 포함할 수 있다. 일 실시예에서 희생층(2004)은 버퍼링된 산화물 에칭(Buffered Oxide Etch: BOE 에칭)에 의해 제거될 수 있는 것을 포함한다.Referring to FIG. 20B, the second opening 2012 is etched to the substrate 1906 through the dielectric and sacrificial layers 2002 and 2004, and the sacrificial layer 2004 is etched or removed. The sacrificial layer 2004 may comprise any suitable material that can be etched or removed with a high selectivity compared to the materials of the dielectric layer 2002, substrate 2006 and vertical channel 2008. In one embodiment, the sacrificial layer 2004 includes one that can be removed by buffered oxide etching (BOE etching).

도 20c 및 20d를 참조하면, 터널링 산화물(2014), 전하 트랩 영역(2016) 및 차단 유전체(2018)의 층들이 개구부에 순차적으로 증착되며 그리고 유전체층(2002)의 표면은 도 20c에 도시되는 중간 구조를 산출하기 위해 평탄화한다. 도 20d에 도시된 것과 같은 일부 실시예들에서, 전하 트랩 영역(2016)은 터널 산화물(2014)에 가장 가까운 적어도 제 1 또는 내부 전하 트랩층(2016a), 및 제 2 또는 외부 전하 트랩층(2016b)을 포함하는 분리 전하 트랩 영역일 수 있다. 선택적으로, 제 1 및 제 2 전하 트랩층들은 중간 산화물 또는 안티-터널링층(2020)에 의해 분리될 수 있다.20C and 20D, layers of a tunneling oxide 2014, a charge trap region 2016, and a blocking dielectric 2018 are sequentially deposited in the opening, and the surface of the dielectric layer 2002 is the intermediate structure shown in FIG. 20C. Flatten to yield In some embodiments as shown in FIG. 20D, the charge trap region 2016 is at least the first or inner charge trap layer 2016a closest to the tunnel oxide 2014, and the second or outer charge trap layer 2016b. ) May be a separate charge trap region. Optionally, the first and second charge trap layers may be separated by an intermediate oxide or anti-tunneling layer 2020.

다음으로, 게이트층(2022)이 제 2 개구부(2012)로 증착되며 도 20e에 예시되는 중간 구조를 산출하기 위해 상부 유전체층(2002)의 표면이 평탄화된다. 상술한 실시예들에 관하여, 게이트층(2022)은 금속 증착된 또는 도핑된 폴리실리콘을 포함할 수 있다. 마지막으로, 개구부(2024)는 별개의 메모리 디바이스들(2026)의 제어 게이트를 형성하기 위해 게이트층(2022)을 통해 에칭된다.Next, a gate layer 2022 is deposited into the second opening 2012 and the surface of the upper dielectric layer 2002 is planarized to yield the intermediate structure illustrated in FIG. 20E. With respect to the above-described embodiments, the gate layer 2022 may include metal-deposited or doped polysilicon. Finally, opening 2024 is etched through gate layer 2022 to form the control gate of separate memory devices 2026.

따라서, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 개시되었다. 본 발명의 실시예에 따르면, 클러스터 툴의 제 1 프로세스 챔버에서 제 1 유전체층을 형성하기 위해 기판이 제 1 라디칼 산화 프로세스를 겪는다. 그 다음, 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층 위에 전하 트랩층이 증착될 수 있다. 그 다음, 일 실시예에서, 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층의 일부를 산화시킴으로써, 전하 트랩층 위에 제 2 유전체층을 형성하기 위해 전하 트랩층은 제 2 라디칼 산화 프로세스를 겪는다. 산화물-질화물-산화물(ONO) 스택의 모든 층들을 클러스터 툴에서 형성함으로서, 각각의 층들 사이에서 계면 손상이 감소될 수 있다. 따라서, 본 발명의 실시예에 따르면, ONO 스택의 층들 사이의 깨끗한 계면을 보존하기 위해 ONO 스택은 클러스터 툴 내의 단일 패스에서 제조된다. 특정한 실시예에서, 클러스터 툴은 단일 웨이퍼 클러스터 툴이다.Accordingly, a method for manufacturing a nonvolatile charge trap memory device has been disclosed. According to an embodiment of the invention, the substrate undergoes a first radical oxidation process to form a first dielectric layer in a first process chamber of a cluster tool. Then, a charge trap layer may be deposited over the first dielectric layer in a second process chamber of the cluster tool. Then, in one embodiment, the charge trap layer undergoes a second radical oxidation process to form a second dielectric layer over the charge trap layer by oxidizing a portion of the charge trap layer in the first process chamber of the cluster tool. By forming all the layers of the oxide-nitride-oxide (ONO) stack in a cluster tool, interfacial damage between individual layers can be reduced. Thus, according to an embodiment of the present invention, the ONO stack is fabricated in a single pass within a cluster tool to preserve a clean interface between the layers of the ONO stack. In a particular embodiment, the cluster tool is a single wafer cluster tool.

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Claims (20)

메모리 디바이스로서,
기판에 형성된 상기 메모리 디바이스의 소스 및 드레인을 접속시키는 채널을 오버라잉(overlying)하는 터널 산화물층;
상기 터널 산화물층을 오버라잉하는 다중층 전하 저장층으로서, 상기 다중층 전하 저장층은, 상기 터널 산화물층 상에서 질화물을 포함하는 산소-리치 제 1 층으로서, 상기 제 1 층의 조성에서 트랩이 없게 되는 상기 제 1 층, 및 상기 제 1 층 상에서 지르코늄 또는 이트륨 기반된 고유전율 (high K) 유전체 재료를 포함하는 제 2 층으로서, 상기 제 2 층의 조성에서 트랩이 조밀하게 되는 상기 제 2 층을 포함하는, 상기 다중층 전하 저장층; 및
상기 다중층 전하 저장층을 오버라잉하는 차단층을 포함하는, 메모리 디바이스.As a memory device,
A tunnel oxide layer overlying a channel connecting a source and a drain of the memory device formed on a substrate;
As a multi-layer charge storage layer overlying the tunnel oxide layer, the multi-layer charge storage layer is an oxygen-rich first layer containing nitride on the tunnel oxide layer, wherein there is no trap in the composition of the first layer. A second layer comprising a zirconium or yttrium-based high-k dielectric material on the first layer, and the second layer having a dense trap in the composition of the second layer. Including, the multi-layer charge storage layer; And
And a blocking layer overlying the multilayer charge storage layer. 제 1 항에 있어서,
상기 채널은 폴리실리콘을 포함하는, 메모리 디바이스.The method of claim 1,
The memory device, wherein the channel comprises polysilicon. 제 2 항에 있어서,
상기 채널은 재결정화된 폴리실리콘을 포함하는, 메모리 디바이스.The method of claim 2,
The memory device, wherein the channel comprises recrystallized polysilicon. 제 1 항에 있어서,
상기 채널은 실리콘 나노와이어를 포함하는, 메모리 디바이스.The method of claim 1,
The memory device, wherein the channel comprises silicon nanowires. 제 1 항에 있어서,
상기 다중층 전하 저장층의 상기 제 1 층은 실리콘 질화물 또는 실리콘 산질화물을 포함하는, 메모리 디바이스.The method of claim 1,
The memory device, wherein the first layer of the multilayer charge storage layer comprises silicon nitride or silicon oxynitride. 제 1 항에 있어서,
상기 제 1 층은 산화물을 포함하는 안티-터널링층에 의해 상기 제 2 층과 분리되는, 메모리 디바이스.The method of claim 1,
Wherein the first layer is separated from the second layer by an anti-tunneling layer comprising an oxide. 제 1 항에 있어서,
상기 차단층은 HTO (high-temperature-oxide) 를 포함하는, 메모리 디바이스.The method of claim 1,
The memory device, wherein the blocking layer comprises high-temperature-oxide (HTO). 제 1 항에 있어서,
상기 차단층은 하프늄, 지르코늄, 또는 이트륨 기반된 고유전율 유전체 재료를 포함하는, 메모리 디바이스.The method of claim 1,
Wherein the blocking layer comprises a hafnium, zirconium, or yttrium based high-k dielectric material. 디바이스로서,
기판의 표면에 형성된 제 1 확산 영역으로부터 상기 기판의 상기 표면에 형성된 제 2 확산 영역으로 연장되는 수직 채널로서, 상기 수직 채널은 상기 제 1 확산 영역을 상기 제 2 확산 영역으로 전기적으로 접속하는, 상기 수직 채널; 및
상기 수직 채널에 대해 배치되는 ONNO (oxide-nitride-nitride-oxide) 스택으로서, 상기 ONNO 스택은:
상기 수직 채널에 인접하는 터널 산화물층;
상기 터널 산화물층을 오버라잉하는 다중층 전하 저장층으로서, 상기 다중층 전하 저장층은, 상기 터널 산화물층에 인접하는 질화물을 포함하는 산소-리치 제 1 층으로서, 상기 제 1 층의 조성에서 트랩이 없게 되는 상기 제 1 층, 및 상기 제 1 층을 오버라잉하는 산소-린(lean), 실리콘 질화물 제 2 층으로서, 상기 제 2 층의 조성에서 트랩이 조밀하게 되는 상기 제 2 층을 포함하는, 상기 다중층 전하 저장층; 및
상기 다중층 전하 저장층을 오버라잉하는 HTO (high-temperature-oxide) 층으로서, 상기 HTO 층은 2 내지 3 나노미터 범위의 두께를 갖는 산화된 실리콘 질화물 및 상기 산화된 실리콘 질화물을 오버라잉하는 산화물을 포함하는, 상기 HTO 층을 포함하는, 상기 ONNO 스택을 포함하는, 디바이스.As a device,
A vertical channel extending from a first diffusion region formed on the surface of the substrate to a second diffusion region formed on the surface of the substrate, the vertical channel electrically connecting the first diffusion region to the second diffusion region. Vertical channel; And
As an oxide-nitride-nitride-oxide (ONNO) stack disposed for the vertical channel, the ONNO stack:
A tunnel oxide layer adjacent to the vertical channel;
As a multilayer charge storage layer overlying the tunnel oxide layer, the multilayer charge storage layer is an oxygen-rich first layer containing nitride adjacent to the tunnel oxide layer, and traps in the composition of the first layer And a second layer of oxygen-lean, silicon nitride overlying the first layer, the second layer having a dense trap in the composition of the second layer. , The multilayer charge storage layer; And
A high-temperature-oxide (HTO) layer overlying the multilayer charge storage layer, wherein the HTO layer has an oxidized silicon nitride having a thickness in the range of 2 to 3 nanometers and an oxide overlying the oxidized silicon nitride The device comprising the ONNO stack, including the HTO layer. 제 9 항에 있어서,
상기 채널은 폴리실리콘을 포함하는, 디바이스.The method of claim 9,
The device, wherein the channel comprises polysilicon. 제 10 항에 있어서,
상기 채널은 재결정화된 폴리실리콘을 포함하는, 디바이스.The method of claim 10,
The device, wherein the channel comprises recrystallized polysilicon. 제 10 항에 있어서,
상기 채널은 실리콘 나노와이어를 포함하는, 디바이스.The method of claim 10,
The device, wherein the channel comprises silicon nanowires. 제 9 항에 있어서,
상기 제 1 층은 산화물을 포함하는 안티-터널링층에 의해 상기 제 2 층과 분리되는, 디바이스.The method of claim 9,
Wherein the first layer is separated from the second layer by an anti-tunneling layer comprising an oxide. 제 9 항에 있어서,
상기 HTO 층은 상기 HTO 층의 상기 산화물을 오버라잉하는 질화된 HTO 층을 포함하는, 디바이스.The method of claim 9,
Wherein the HTO layer comprises a nitrided HTO layer overlying the oxide of the HTO layer. 기판이 제 1 산화 프로세스를 겪음으로써, 상기 기판 상에 형성된 메모리 디바이스의 소스 및 드레인을 접속시키는 채널 상에 터널 산화물층을 형성하는 단계로서, 상기 채널은 폴리실리콘을 포함하는, 상기 터널 산화물층을 형성하는 단계;
상기 터널 산화물층 상에 다중층 전하 저장층을 형성하는 단계로서, 상기 다중층 전하 저장층은, 상기 터널 산화물층 상에서 질화물을 포함하는 산소-리치 제 1 층으로서, 상기 제 1 층의 화학량 조성에서 트랩이 없게 되는 상기 제 1 층, 및 상기 제 1 층 상에서 질화물을 포함하는 산소-린(lean) 제 2 층으로서, 상기 제 2 층의 화학량 조성에서 트랩이 조밀하게 되는 상기 제 2 층을 포함하는, 상기 다중층 전하 저장층을 형성하는 단계; 및
상기 기판이 제 2 산화 프로세스를 겪음으로써, 상기 제 2 층의 일부분이 소모되고, 상기 다중층 전하 저장층 상에 HTO (high-temperature-oxide) 층이 형성되는 단계를 포함하는, 방법.Forming a tunnel oxide layer on a channel connecting a source and a drain of a memory device formed on the substrate by the substrate undergoing a first oxidation process, wherein the channel comprises polysilicon. Forming;
Forming a multilayer charge storage layer on the tunnel oxide layer, wherein the multilayer charge storage layer is an oxygen-rich first layer including nitride on the tunnel oxide layer, wherein the stoichiometric composition of the first layer A trap-free first layer, and an oxygen-lean second layer comprising nitride on the first layer, wherein the second layer becomes denser in the stoichiometric composition of the second layer. , Forming the multilayer charge storage layer; And
Wherein the substrate undergoes a second oxidation process, whereby a portion of the second layer is consumed, and a high-temperature-oxide (HTO) layer is formed on the multilayer charge storage layer. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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