KR102141102B1 - Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same - Google Patents

Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same Download PDF

Info

Publication number
KR102141102B1
KR102141102B1 KR1020140003083A KR20140003083A KR102141102B1 KR 102141102 B1 KR102141102 B1 KR 102141102B1 KR 1020140003083 A KR1020140003083 A KR 1020140003083A KR 20140003083 A KR20140003083 A KR 20140003083A KR 102141102 B1 KR102141102 B1 KR 102141102B1
Authority
KR
South Korea
Prior art keywords
base substrate
semiconductor package
conductive layer
resin
package substrate
Prior art date
Application number
KR1020140003083A
Other languages
Korean (ko)
Other versions
KR20150083401A (en
Inventor
배인섭
강성일
진민석
Original Assignee
해성디에스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 해성디에스 주식회사 filed Critical 해성디에스 주식회사
Priority to KR1020140003083A priority Critical patent/KR102141102B1/en
Publication of KR20150083401A publication Critical patent/KR20150083401A/en
Application granted granted Critical
Publication of KR102141102B1 publication Critical patent/KR102141102B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 공정이 단순하면서도 반도체 소자와의 와이어링이 용이하게 이루어질 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 위하여, 전도성 소재의 베이스기판의 일면에 홈 또는 트렌치를 형성하는 단계와, 홈 또는 트렌치를 수지로 충진하는 단계와, 홈 또는 트렌치를 채운 수지가 드러나도록 베이스기판의 타면을 식각하는 단계와, 수지의 베이스기판의 일면에서 노출된 부분과 베이스기판의 일면 상에 일체(一體)인 제1도전층을 형성하는 단계와, 전해도금을 실시하여 베이스기판의 타면에 제2도전층을 형성하는 단계와, 제1도전층을 제거하는 단계를 포함하는, 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 제공한다.The present invention is to form a groove or trench on one surface of a base substrate of a conductive material for a method of manufacturing a semiconductor package substrate and a semiconductor package substrate manufactured using the semiconductor device substrate, which can be easily connected to a semiconductor device while the process is simple. Step, filling the groove or trench with resin, and etching the other surface of the base substrate so that the resin filling the groove or trench is exposed, and on the exposed portion of the base substrate of the resin and the one surface of the base substrate. A semiconductor package substrate comprising forming an integral first conductive layer, and performing electroplating to form a second conductive layer on the other surface of the base substrate, and removing the first conductive layer. A manufacturing method and a semiconductor package substrate manufactured using the same are provided.

Description

반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판{Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same}Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same {Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same}

본 발명의 실시예들은 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것으로서, 더 상세하게는 공정이 단순하면서도 반도체 소자와의 와이어링이 용이하게 이루어질 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것이다.Embodiments of the present invention relates to a method for manufacturing a semiconductor package substrate and a semiconductor package substrate manufactured using the same, and more specifically, a method for manufacturing a semiconductor package substrate that can be easily connected with a semiconductor device while the process is simple and It relates to a semiconductor package substrate manufactured using this.

반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.Since a semiconductor device is used packaged on a semiconductor package substrate, the semiconductor package substrate used for such packaging has a fine circuit pattern and/or I/O terminals. With the progress of high-performance and/or high-integration of semiconductor devices, and miniaturization and/or high-performance of electronic devices using the same, the fine circuit pattern of the semiconductor package substrate has a narrower line width and higher complexity.

기존의 반도체 패키지 기판 제조시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법에는 제조공정이 복잡하고 정밀도가 낮다는 문제점이 있었다.When manufacturing a semiconductor package substrate, a copper foil (Copper Clad Laminate) laminated with copper foil is used to form a through hole and plate the inner surface of the through hole to electrically connect the top copper foil and the bottom copper foil. Each copper foil was manufactured through a process such as patterning using a photoresist. However, such a conventional semiconductor package substrate manufacturing method has a problem in that the manufacturing process is complicated and the precision is low.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 공정이 단순하면서도 반도체 소자와의 와이어링이 용이하게 이루어질 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.The present invention is to solve a number of problems, including the above problems, and provides a semiconductor package substrate manufacturing method and a semiconductor package substrate manufactured using the semiconductor package substrate manufacturing method, which is simple but can be easily wired with a semiconductor device. It aims to do. However, these problems are exemplary, and the scope of the present invention is not limited thereby.

본 발명의 일 관점에 따르면, 전도성 소재의 베이스기판의 일면에 홈 또는 트렌치를 형성하는 단계와, 홈 또는 트렌치를 수지로 충진하는 단계와, 홈 또는 트렌치를 채운 수지가 드러나도록 베이스기판의 타면을 식각하는 단계와, 수지의 베이스기판의 일면에서 노출된 부분과 베이스기판의 일면 상에 일체(一體)인 제1도전층을 형성하는 단계와, 전해도금을 실시하여 베이스기판의 타면에 제2도전층을 형성하는 단계와, 제1도전층을 제거하는 단계를 포함하는, 반도체 패키지 기판 제조방법이 제공된다.According to one aspect of the invention, forming a groove or trench on one surface of the base substrate of a conductive material, filling the groove or trench with a resin, and the other surface of the base substrate to reveal the resin filling the groove or trench Etching, forming a first conductive layer integral on one surface of the base substrate and a portion exposed from one surface of the base substrate of the resin, and performing electroplating to conduct a second challenge on the other surface of the base substrate A method of manufacturing a semiconductor package substrate is provided, comprising forming a layer and removing a first conductive layer.

상기 제1도전층을 형성하는 단계는, 베이스기판이 포함하는 물질 중 적어도 일부를 포함하는 제1도전층을 형성하는 단계일 수 있다.The step of forming the first conductive layer may be a step of forming a first conductive layer including at least a part of materials included in the base substrate.

이때, 상기 제1도전층을 형성하는 단계는 구리를 포함하는 제1도전층을 형성하는 단계일 수 있다.At this time, the step of forming the first conductive layer may be a step of forming a first conductive layer including copper.

한편, 상기 제1도전층을 형성하는 단계는 스퍼터링법을 이용하는 단계일 수 있다.Meanwhile, the step of forming the first conductive layer may be a step of using a sputtering method.

상기 제2도전층을 형성하는 단계는, 팔라듐을 포함하는 제2도전층을 형성하는 단계일 수 있다.The step of forming the second conductive layer may be a step of forming a second conductive layer including palladium.

본 발명의 다른 일 관점에 따르면, 상기와 같은 제조방법들로 제조된 반도체 패키지 기판이 제공된다.According to another aspect of the present invention, a semiconductor package substrate manufactured by the above manufacturing methods is provided.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will become apparent from the following detailed description, claims and drawings for carrying out the invention.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 공정이 단순하면서도 반도체 소자와의 와이어링이 용이하게 이루어질 수 있는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention made as described above, it is possible to implement a semiconductor package substrate manufacturing method and a semiconductor package substrate manufactured using the semiconductor package substrate manufacturing method, which is simple but can be easily wired with a semiconductor device. Of course, the scope of the present invention is not limited by these effects.

도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판 제조방법에 의해 제조된 반도체 패키지 기판의 일부를 개략적으로 도시하는 단면도이다.1 to 8 are cross-sectional views schematically showing processes of a method for manufacturing a semiconductor package substrate according to an embodiment of the present invention.
9 is a cross-sectional view schematically showing a part of a semiconductor package substrate manufactured by a method for manufacturing a semiconductor package substrate according to another embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.The present invention can be applied to various transformations and can have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention and methods for achieving them will be clarified with reference to embodiments described below in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, and the same or corresponding components will be given the same reference numerals when describing with reference to the drawings, and redundant description thereof will be omitted. .

이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the following embodiments, when various components such as layers, films, regions, plates, and the like are said to be "on" other components, this is not only when other components are "directly on", but other components are interposed therebetween. Also included. In addition, for convenience of description, in the drawings, the size of components may be exaggerated or reduced. For example, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, the present invention is not necessarily limited to what is shown.

도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 먼저 도 1에 도시된 것과 같이 전도성 소재의 베이스기판(10)을 준비한다. 베이스기판(10)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.1 to 8 are cross-sectional views schematically showing processes of a method for manufacturing a semiconductor package substrate according to an embodiment of the present invention. According to the method of manufacturing a semiconductor package substrate according to this embodiment, first, a base substrate 10 of a conductive material is prepared as shown in FIG. 1. The base substrate 10 may have a flat plate shape including an electrically conductive material. The electrically conductive material may include Fe alloys such as Fe, Fe-Ni, and Fe-Ni-Co, and Cu alloys such as Cu, Cu-Sn, Cu-Zr, Cu-Fe, and Cu-Zn. have.

이와 같은 전도성 소재의 베이스기판(10)을 준비한 후, 상호 반대쪽인 일면(10a)과 타면(10b) 중 일면(10a)에 도 2에 도시된 것과 같이 홈 또는 트렌치(10c)를 형성한다. 여기서 홈 또는 트렌치(10c)라 함은, 베이스기판(10)을 완전히 관통하지 않는다는 것을 의미한다. 도 2는 단면도이기에 나타나지 않으나, 베이스기판(10)의 일면(10a)의 홈 또는 트렌치(10c)를 제외한 부분은 평면도 상에서는 일 방향으로 연장된 또는 구불구불한 배선패턴으로 이해될 수 있다.After preparing the base substrate 10 of such a conductive material, grooves or trenches 10c are formed on one surface 10a of one surface 10a and the other surface 10b opposite to each other as shown in FIG. 2. Here, the groove or trench 10c means that the base substrate 10 is not completely penetrated. Although FIG. 2 is not a cross-sectional view, a portion excluding the groove or trench 10c of one surface 10a of the base substrate 10 may be understood as an extended or serpentine wiring pattern in a plan view.

이와 같은 홈 또는 트렌치(10c)를 형성하기 위해, 감광성 소재의 DFR(Dry Film Resist)을 베이스기판(10)의 일면(10a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스기판(10)의 홈 또는 트렌치(10c)가 형성될 부분만이 노출되도록 한다. 이후 베이스기판(10)의 일면(10a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 2에 도시된 것과 같이 베이스기판(10)을 관통하지 않도록 일면(10a)에 형성된 홈 또는 트렌치(10c)를 형성할 수 있다.In order to form such a groove or trench 10c, a DFR (Dry Film Resist) made of a photosensitive material is laminated on one surface 10a of the base substrate 10, and subjected to a process such as exposure and development. ) So that only the groove or trench 10c is formed. Thereafter, by etching an uncovered portion of the one surface 10a of the base substrate 10 with an etchant such as copper chloride or iron chloride, one surface 10a does not penetrate the base substrate 10 as shown in FIG. 2. Grooves or trenches (10c) formed in the can be formed.

베이스기판(10)의 일면(10a)에 있어서 제거되지 않고 남은 부분, 즉 홈 또는 트렌치(10c) 이외의 부분은 추후 배선패턴의 역할을 할 수 있다. 따라서 베이스기판(10)의 일면(10a)에 홈 또는 트렌치(10c)를 형성할 시, 인접한 홈과 홈 사이 또는 트렌치와 트렌치 사이의 부분의 폭은 통상적인 배선패턴의 폭인 대략 20㎛ 내지 30㎛가 되도록 하는 것이 바람직하다.The portion remaining on the one surface 10a of the base substrate 10 without being removed, that is, the portion other than the groove or trench 10c may serve as a wiring pattern later. Therefore, when forming a groove or trench 10c on one surface 10a of the base substrate 10, the width of a portion between adjacent grooves and grooves or between the trench and the trench is approximately 20 μm to 30 μm, which is the width of a typical wiring pattern. It is desirable to be.

도 2에 도시된 것과 같이 베이스기판(10)의 일면(10a) 상에 홈 또는 트렌치(10c)를 형성할 시, 홈 또는 트렌치(10c)의 깊이는 베이스기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스기판(10)의 홈 또는 트렌치(10c)가 형성된 부분의 잔존하는 두께는 10㎛ 내지 40㎛가 될 수 있다.When forming a groove or trench 10c on one surface 10a of the base substrate 10 as shown in FIG. 2, the depth of the groove or trench 10c is approximately 80% of the thickness of the base substrate 10 It is preferable to make it to 90%. For example, the remaining thickness of the groove or trench 10c of the base substrate 10 may be 10 μm to 40 μm.

만일 홈 또는 트렌치(10c)의 깊이가 이보다 더 깊어진다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스기판(10)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한 홈 또는 트렌치(10c)의 깊이가 이보다 더 깊어진다면, 경우에 따라 홈 또는 트렌치(10c)를 형성함에 있어서 공차 등에 의해 베이스기판(10)의 일면(10a)과 타면(10b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 홈 또는 트렌치(10c)의 깊이가 이보다 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않거나 최종적으로 제조되는 반도체 패키지 기판의 두께가 지나치게 얇아질 수 있다. 이에 대해서는 후술한다.If the depth of the groove or trench 10c is deeper than this, the handling of the base substrate 10 or the semiconductor package substrate may not be easy during a semiconductor package substrate manufacturing process or a subsequent packaging process. In addition, if the depth of the groove or trench 10c is deeper than this, in some cases, in forming the groove or trench 10c, penetration through one surface 10a and the other surface 10b of the base substrate 10 due to tolerances, etc. Holes may be formed. On the other hand, if the depth of the groove or trench 10c is shallower than this, this may not be easy in the subsequent process in manufacturing a semiconductor package substrate later, or the thickness of the semiconductor package substrate that is finally manufactured may be too thin. This will be described later.

이후, 도 3에 도시된 것과 같이 베이스기판(10)의 홈 또는 트렌치(10c)를 수지(20)로 충진한다. 수지(20)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(20)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 수지(20)는 추후 반도체 패키지 기판의 배선패턴들 사이를 전기적으로 절연하는 역할을 한다. 수지(20)의 충전은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 수지(20)를 충전한 후에는 필요에 따라 오븐에서 수지(20)를 열경화시키는 과정을 거칠 수도 있다.Thereafter, the groove or trench 10c of the base substrate 10 is filled with a resin 20 as shown in FIG. 3. It is sufficient that the resin 20 is made of an insulating material that is not electrically conductive. For example, the resin 20 may be a thermosetting resin that is polymerized and hardened by heat treatment. The resin 20 serves to electrically insulate the wiring patterns of the semiconductor package substrate later. The filling of the resin 20 may be performed using a liquid resin material, or may be performed using a solid tape containing a resin component. After filling the resin 20, a process of heat curing the resin 20 in an oven may be performed as necessary.

수지(20)를 충진할 시, 도 3에 도시된 것과 같이 수지(20)가 베이스기판(10)의 홈 또는 트렌치(10c)만을 채우는 것이 아니라 베이스기판(10)의 일면(10a)의 적어도 일부를 덮을 수도 있다. 이와 같이 수지(20)가 과도포된 경우에는 과도포된 수지(20)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(Resin Etching)에 의해 제거함으로써, 도 4에 도시된 것과 같이 수지(20)가 베이스기판(10)의 홈 또는 트렌치(10c) 내에만 위치하도록 할 수 있다.When filling the resin 20, as shown in FIG. 3, the resin 20 does not fill only the grooves or trenches 10c of the base substrate 10, but at least a part of one surface 10a of the base substrate 10 You can also cover. In this case, when the resin 20 is over-coated, the super-coated resin 20 is removed by mechanical processing such as brushing, grinding or polishing, or by chemical resin etching (Resin Etching). As shown in the resin 20 may be positioned only in the groove or trench (10c) of the base substrate (10).

이후, 도 5에 도시된 것과 같이 홈 또는 트렌치(10c)를 채운 수지(20)가 드러나도록 베이스기판(10)의 타면(10b)을 식각한다. 베이스기판(10)의 타면(10b)을 식각하는 것은 다양한 방법을 통해 진행될 수 있는데, 예컨대 감광성 소재의 DFR을 베이스기판(10)의 타면(10b) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스기판(10)의 타면(10b)의 식각될 부분만이 노출되도록 한다. 이후 베이스기판(10)의 타면(10b) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5에 도시된 것과 같이 베이스기판(10)의 타면(10b)에서 홈 또는 트렌치(10d)를 통해 수지(20)의 적어도 일부가 노출되도록 할 수 있다.Thereafter, as shown in FIG. 5, the other surface 10b of the base substrate 10 is etched so that the resin 20 filled with the groove or trench 10c is exposed. Etching the other surface 10b of the base substrate 10 may be performed through various methods. For example, DFR of a photosensitive material is laminated on the other surface 10b of the base substrate 10, and processes such as exposure and development are performed. After that, only the portion to be etched of the other surface 10b of the base substrate 10 is exposed. Thereafter, a portion of the other surface 10b of the base substrate 10 that is not covered by DFR is etched using an etching solution such as copper chloride or iron chloride, so that the groove or the other surface 10b of the base substrate 10 is etched. At least a portion of the resin 20 may be exposed through the trench 10d.

물론 이와 달리 베이스기판(10)의 일면(10a)을 식각할 때와 달리 DFR 등을 이용하지 않고 베이스기판(10)의 타면(10b)을 전면(全面)식각할 수도 있다. 이 경우 베이스기판(10)의 타면(10b) 식각공정은 패터닝 공정 등을 거치지 않으므로 매우 용이하고 신속하게 진행될 수 있다. 이를 위해 염화동, 염화철, 황산과수 베이스의 에칭액을 사용할 수 있다. 이 경우, 도 5에 도시된 것과 달리 베이스기판(10)의 타면에도 일면의 수지(20) 사이의 배선패턴(12)과 동일/유사한 배선패턴(14)이 나타난다.Of course, unlike this, unlike when the one surface 10a of the base substrate 10 is etched, the other surface 10b of the base substrate 10 may be etched entirely without using DFR or the like. In this case, since the etching process of the other surface 10b of the base substrate 10 does not go through a patterning process or the like, it can be performed very easily and quickly. For this purpose, an etching solution based on copper chloride, iron chloride, or sulfuric acid can be used. In this case, unlike the one shown in FIG. 5, a wiring pattern 14 that is the same/similar to the wiring pattern 12 between the resins 20 on one surface also appears on the other surface of the base substrate 10.

또는, 도 2에 도시된 것과 같이 베이스기판(10)의 일면(10a)에 홈 또는 트렌치(10c)를 형성할 시, 베이스기판(10)의 타면(10b)에도 도 5에서 수지(20)가 베이스기판(10)의 타면(10b)에서 드러난 부분에 대응하는 홈 또는 트렌치를 형성할 수도 있다. 이후 베이스기판(10)의 일면(10a)의 홈 또는 트렌치(10c)에 수지(20)를 충진하고, 베이스기판(10)의 타면(10b)을 전면 식각하여 수지(20)가 드러나도록 함으로써, 도 5에 도시된 것과 같이 베이스기판(10)의 타면(10b)의 홈 또는 트렌치(10d)를 통해 수지(20)가 드러나도록 할 수 있다.Alternatively, as shown in FIG. 2, when forming a groove or trench 10c on one surface 10a of the base substrate 10, the resin 20 in FIG. 5 is also applied to the other surface 10b of the base substrate 10. A groove or trench corresponding to a portion exposed from the other surface 10b of the base substrate 10 may be formed. Thereafter, by filling the resin 20 in the groove or trench 10c of one surface 10a of the base substrate 10, and etching the other surface 10b of the base substrate 10, the resin 20 is exposed, As shown in FIG. 5, the resin 20 may be exposed through the groove or trench 10d of the other surface 10b of the base substrate 10.

한편, 도 2를 참조하여 전술한 것과 같이 베이스기판(10)의 일면(10a) 상에 홈 또는 트렌치(10c)를 형성할 시, 홈 또는 트렌치(10c)의 깊이는 베이스기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 만일 홈 또는 트렌치(10c)의 깊이가 이보다 얕게 된다면, 도 5에 도시된 것과 같이 베이스기판(10)의 타면(10b)을 전면 식각할 시 베이스기판(10)의 타면(10b)을 상당히 많이 식각해야만 수지(20)가 드러나게 된다. 베이스기판(10)의 타면(10b)을 상당히 많이 식각해야 한다면, 이는 제조에 소요되는 시간의 증가를 가져오게 되며, 한편으로는 이미 패터닝이 완료된 베이스기판(10)의 일면(10a)이 손상되는 결과를 가져올 수도 있다. 따라서 홈 또는 트렌치(10c)의 깊이가 이보다 얕지 않도록 하는 것이 바람직하다.On the other hand, when forming the groove or trench 10c on one surface 10a of the base substrate 10 as described above with reference to FIG. 2, the depth of the groove or trench 10c is the thickness of the base substrate 10 It is preferred to be about 80% to 90% of. If the depth of the groove or trench 10c becomes shallower than this, when the other surface 10b of the base substrate 10 is completely etched as shown in FIG. 5, the other surface 10b of the base substrate 10 is etched considerably. Only when the resin 20 is exposed. If the other surface 10b of the base substrate 10 needs to be etched considerably, this leads to an increase in the time required for manufacturing, and on the other hand, one surface 10a of the base substrate 10, which has already been patterned, is damaged. It may have consequences. Therefore, it is preferable that the depth of the groove or trench 10c is not shallower than this.

이후, 도 6에 도시된 것과 같이 수지(20)의 베이스기판(10)의 일면(10a)에서 노출된 부분과 베이스기판(10)의 일면(10a) 상에 일체(一體)인 제1도전층(31)을 형성한다. 이러한 제1도전층(31)을 형성하기 위해, 베이스기판(10)이 포함하는 물질 중 적어도 일부를 포함하는 물질을 이용할 수 있다. 예컨대 베이스기판(10)이 구리 또는 구리합금을 포함하도록 할 경우, 구리를 이용해 제1도전층(31)을 형성할 수 있다. 이와 같은 제1도전층(31)은 스퍼터링법으로 형성할 수 있다.Subsequently, as shown in FIG. 6, a portion exposed from one surface 10a of the base substrate 10 of the resin 20 and a first conductive layer integrally formed on one surface 10a of the base substrate 10. (31) is formed. In order to form the first conductive layer 31, a material containing at least a part of the material included in the base substrate 10 may be used. For example, when the base substrate 10 includes copper or a copper alloy, the first conductive layer 31 may be formed using copper. The first conductive layer 31 may be formed by sputtering.

제1도전층(31)을 형성한 후, 전해도금을 통해 베이스기판(10)의 타면(10b)에 도 7에 도시된 것과 같이 제2도전층(32)을 형성한다. 도 7에서는 베이스기판(10)의 타면(10b) 상에만 제2도전층(32)이 형성되는 것으로 도시하고 있으나, 전해도금을 통해 제2도전층(32)을 형성하기에 경우에 따라 베이스기판(10)의 타면(10b)의 홈 또는 트렌치(10d)의 내면에도 제2도전층(32)이 형성될 수 있다.After forming the first conductive layer 31, the second conductive layer 32 is formed on the other surface 10b of the base substrate 10 through electroplating as shown in FIG. Although FIG. 7 shows that the second conductive layer 32 is formed only on the other surface 10b of the base substrate 10, the base substrate may be used in some cases to form the second conductive layer 32 through electroplating. A second conductive layer 32 may also be formed in the groove of the other surface 10b of (10) or the inner surface of the trench 10d.

제2도전층(32)은 다양한 물질로 형성될 수 있는데, 추후 반도체 소자를 베이스기판(10)의 타면(10b) 상에 와이어링할 시 와이어와의 접합성이 우수한 도전성 물질로 형성하는 것이 바람직하다. 그러한 물질로는 팔라듐을 포함하는 것을 들 수 있으며, 구체적으로는 니켈층, 팔라듐층 및 금층의 다층구조로 제2도전층(32)을 형성할 수 있다. 반도체 소자를 반도체 패키지 기판 상에 실장하여 반도체 소자의 패드 등과 와이어로 연결될 시, 통상적으로 팔라듐이 코팅된 구리 와이어를 이용한다. 제2도전층이 니켈층, 팔라듐층 및 금층의 다층구조를 가질 시, 최상층인 금층은 팔라듐이 코팅된 구리 와이어와의 접합성이 매우 우수하다.The second conductive layer 32 may be formed of various materials, and it is preferable to form a conductive material having excellent bonding properties with wires when the semiconductor device is subsequently wired on the other surface 10b of the base substrate 10. . Examples of such a material include palladium, and specifically, the second conductive layer 32 may be formed of a multilayer structure of a nickel layer, a palladium layer, and a gold layer. When a semiconductor device is mounted on a semiconductor package substrate and connected to a pad or the like of a semiconductor device by wire, a copper wire coated with palladium is usually used. When the second conductive layer has a multilayer structure of a nickel layer, a palladium layer, and a gold layer, the gold layer, which is the uppermost layer, has very good bonding with palladium-coated copper wire.

제2도전층(32)을 형성한 후, 도 8에 도시된 것과 같이 제1도전층(31)을 제거한다. 반도체 패키지 기판은 추후 솔더볼 등을 통해 전자장치 등에 전기적으로 연결되는바, 베이스기판(10)의 일면(10a)의 배선패턴(12)이 전자장치의 대응하는 배선에 전기적으로 연결된다. 즉, 베이스기판(10)의 일면(10a)의 배선패턴(12)은 필요에 따라 상호 전기적으로 절연될 필요가 있다. 따라서 제1도전층(31)을 제거한다.After forming the second conductive layer 32, the first conductive layer 31 is removed as shown in FIG. Since the semiconductor package substrate is later electrically connected to an electronic device or the like through a solder ball, the wiring pattern 12 of one surface 10a of the base substrate 10 is electrically connected to the corresponding wiring of the electronic device. That is, the wiring patterns 12 of one surface 10a of the base substrate 10 need to be electrically insulated from each other as necessary. Therefore, the first conductive layer 31 is removed.

전술한 바와 같이 반도체 소자를 베이스기판(10)의 타면(10b) 상에 실장하고 반도체 소자의 패드 등을 베이스기판(10)의 타면(10b)의 배선패턴(14)에 와이어링할 시, 제2도전층(32)이 없는 상태에서 와이어링하는 것을 고려할 수 있다. 그러나 팔라듐이 코팅된 구리 와이어를 이용하여 구리 또는 구리합금을 포함하는 베이스기판(10)의 타면(10b) 상에 반도체 소자를 와이어링할 시, 구리의 산화 등으로 인해 팔라듐이 코팅된 구리 와이어와 구리 또는 구리합금을 포함하는 베이스기판(10)의 접합이 제대로 이루어지지 않는다는 문제점이 있다. 그러나 본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면 베이스기판(10)의 타면(10b) 상에 팔라듐이 코팅된 구리 와이어와의 접합성이 우수한 제2도전층(32)을 형성함으로써, 와이어링 과정에서 불량 발생률을 획기적으로 낮출 수 있다.When the semiconductor device is mounted on the other surface 10b of the base substrate 10 as described above, and the pads of the semiconductor device are wired to the wiring pattern 14 of the other surface 10b of the base substrate 10. It is possible to consider wiring in the absence of the second conductive layer 32. However, when wiring a semiconductor device on the other surface 10b of the base substrate 10 including copper or copper alloy using a palladium-coated copper wire, the palladium-coated copper wire is caused by oxidation of copper, etc. There is a problem that the bonding of the base substrate 10 including copper or copper alloy is not properly performed. However, according to the method for manufacturing a semiconductor package substrate according to the present embodiment, a wiring process is performed by forming a second conductive layer 32 having excellent adhesion to palladium-coated copper wire on the other surface 10b of the base substrate 10. Can significantly lower the incidence of defects.

한편, 제2도전층(32)을 형성할 시 전해도금이 아닌 다른 방법을 고려할 수도 있다. 제2도전층(32)을 형성할 시 베이스기판(10)의 타면(10b)에서 노출된 수지(20)의 표면에는 제2도전층(32)이 형성되지 않도록 해야 한다. 기본적으로 베이스기판(10)의 타면(10b)에서 수지(20) 사이의 부분(14, 도 5 및 도 6 참조)은 배선패턴으로서 대부분이 상호 전기적으로 절연되어 있다. 그러나 베이스기판(10)의 타면(10b)에서 노출된 수지(20)의 표면에도 제2도전층(32)이 형성된다면, 제2도전층(32)에 의해 베이스기판(10)의 타면(10b)에서 수지(20) 사이의 부분(14, 도 5 및 도 6 참조)이 상호 전기적으로 절연된 배선패턴으로 작용할 수 없을 수 있다. 전해도금의 경우 도전체 표면에만 제2도전층(32)이 형성되도록 하기에, 제2도전층(32)을 형성할 시 전해도금을 이용해 형성하는 것이 바람직하다.Meanwhile, a method other than electroplating may be considered when forming the second conductive layer 32. When forming the second conductive layer 32, the second conductive layer 32 should not be formed on the surface of the resin 20 exposed from the other surface 10b of the base substrate 10. Basically, portions (see 14, 5 and 6) between the resin 20 on the other surface 10b of the base substrate 10 are mostly electrically insulated from each other as wiring patterns. However, if the second conductive layer 32 is also formed on the surface of the resin 20 exposed from the other surface 10b of the base substrate 10, the other surface 10b of the base substrate 10 by the second conductive layer 32 ), the portions between the resins 20 (see FIGS. 14, 5 and 6) may not function as interconnected wiring patterns. In the case of electroplating, since the second conductive layer 32 is formed only on the surface of the conductor, it is preferable to form the second conductive layer 32 using electrolytic plating.

이때, 제2도전층(32)을 전해도금을 이용해 형성하기 위해서는, 제2도전층(32)이 형성될 면에 전기적 신호가 인가되어야 한다. 따라서 베이스기판(10)의 수지(20)에 의해 상호 전기적으로 절연된 모든 부분에 전기적 신호를 인가해야만 한다. 만일 제1절연층(31)을 형성하지 않는다면, 미세한 배선패턴인 베이스기판(10)의 수지(20)에 의해 상호 전기적으로 절연된 모든 부분에 전기적 신호를 인가하는 것이 용이하지 않다. 따라서 제2도전층(32)의 형성에 앞서, 수지(20)의 베이스기판(10)의 일면(10a)에 있어서 노출된 부분과 베이스기판(10)의 일면(10a)의 수지(20) 사이의 부분에 걸쳐 일체인 제1도전층(31)을 형성한다. 이를 통해 제2도전층(32)의 전해도금을 매우 용이하게 진행할 수 있다. 전해도금을 위한 이러한 제1도전층(31)의 두께는 대략 0.08㎛ 내지 0.20㎛가 되도록 할 수 있다.At this time, in order to form the second conductive layer 32 using electroplating, an electrical signal must be applied to the surface on which the second conductive layer 32 is to be formed. Therefore, electrical signals must be applied to all parts electrically insulated from each other by the resin 20 of the base substrate 10. If the first insulating layer 31 is not formed, it is not easy to apply electrical signals to all parts electrically insulated from each other by the resin 20 of the base substrate 10 which is a fine wiring pattern. Therefore, prior to formation of the second conductive layer 32, between the exposed portion on one surface 10a of the base substrate 10 of the resin 20 and the resin 20 on one surface 10a of the base substrate 10. A first conductive layer 31 is formed over the portion of. Through this, the electroplating of the second conductive layer 32 can be performed very easily. The thickness of the first conductive layer 31 for electroplating may be approximately 0.08 μm to 0.20 μm.

한편, 전술한 것과 같이 제2도전층(32)을 형성한 후에는 최종적으로 제1도전층(31)을 제거해야 한다. 이때 제1도전층(31)의 제거가 원활하게 이루어져야만, 반도체 패키지 기판의 제조시간을 줄이고 제조수율을 높일 수 있다. 만을 제1도전층(31)이 불완전하게 제거된다면 베이스기판(10)의 일면(10a)의 수지(20) 사이의 부분인 배선패턴(12)이 상호 전기적으로 절연되지 못하여, 불량이 발생하게 된다.Meanwhile, after forming the second conductive layer 32 as described above, the first conductive layer 31 must be finally removed. At this time, the first conductive layer 31 must be smoothly removed to reduce the manufacturing time of the semiconductor package substrate and increase the manufacturing yield. If only the first conductive layer 31 is incompletely removed, the wiring patterns 12, which are portions between the resins 20 of the one surface 10a of the base substrate 10, cannot be electrically insulated from each other, resulting in defects. .

제1도전층(31)을 형성할 시 다양한 방법으로 형성할 수도 있지만, 스퍼터링으로 형성할 경우 황산과수 베이스의 에칭액으로 제1도전층(31)을 용이하게 제거할 수 있어, 불량발생률을 획기적으로 낮출 수 있다. 또는, 스퍼터링으로 얇은 제1층을 형성한 후 무전해 도금법으로 제2층을 형성할 수도 있다.When the first conductive layer 31 is formed, it may be formed by various methods, but when formed by sputtering, the first conductive layer 31 can be easily removed with a sulfuric acid and aqueous base-based etching solution, thereby significantly reducing the defect generation rate. Can be lowered to Alternatively, a thin first layer may be formed by sputtering and then a second layer may be formed by electroless plating.

물론 무전해 도금법만으로 제1도전층(31)을 형성하는 것도 가능하다. 다만 무전해 도금법만으로 제1도전층(31)을 형성할 경우 제1도전층(31)은 순수한 구리층이 아니라 팔라듐 등과 같은 다른 물질도 포함하는 도전층이 될 수 있는데, 이와 같이 팔라듐 등과 같은 다른 물질도 포함하는 도전층이 될 경우 추후 제1도전층(31)을 제거할 시 황산과수 베이스의 에칭액 등으로 용이하게 제거되지 않는다는 문제점이 발생할 수 있다. 따라서 스퍼터링법으로 제1도전층(31)을 형성하는 것이 바람직하다.Of course, it is also possible to form the first conductive layer 31 only by the electroless plating method. However, when the first conductive layer 31 is formed only by the electroless plating method, the first conductive layer 31 may be not a pure copper layer, but a conductive layer including other materials such as palladium, and the like. When the conductive layer including the material is subsequently removed, when the first conductive layer 31 is subsequently removed, a problem may arise that it is not easily removed with an etchant based on sulfuric acid and water. Therefore, it is preferable to form the first conductive layer 31 by sputtering.

전해도금을 위한 통전층인 제1도전층(31)의 형성은 물론 이와 달리 전해폴리머 증착 및 CNT 증착법으로 대체할 수도 있다.In addition to the formation of the first conductive layer 31, which is a conductive layer for electroplating, it can be replaced by electrolytic polymer deposition and CNT deposition.

물론 필요에 따라 추가적인 공정을 더 거칠 수도 있다. 예컨대 베이스기판(10)의 일면(10a)의 적어도 수지(20) 사이의 부분에 OSP(organic solderbility preservative)코팅이 이루어지도록 할 수 있다. 이는 베이스기판(10)의 잔존하는 부분의 솔더 접착력을 높이거나 부식을 방지하기 위함이다.Of course, additional processes may be further performed as necessary. For example, OSP (organic solderbility preservative) coating may be performed on at least a portion between the resins 20 of one surface 10a of the base substrate 10. This is to increase the solder adhesion of the remaining portion of the base substrate 10 or to prevent corrosion.

도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판 제조방법에 의해 제조된 반도체 패키지 기판의 일부를 개략적으로 도시하는 단면도이다. 도 9에 도시된 것과 같이, 베이스기판(10)의 일면에 있어서 베이스기판(10)의 일면의 잔존하는 부분(볼 랜드 면, ball land surface)이 수지(20)의 외측면이 보다 돌출되도록 할 수 있다. 이를 통해 베이스기판(10)의 일면의 잔존하는 부분에 추후 솔더볼을 접착할 시, 솔더볼과 베이스기판(10)의 일면의 잔존하는 부분의 접착이 확실하게 이루어지도록 할 수 있다. 9 is a cross-sectional view schematically showing a portion of a semiconductor package substrate manufactured by a method for manufacturing a semiconductor package substrate according to another embodiment of the present invention. As shown in FIG. 9, the remaining portion (ball land surface) of one surface of the base substrate 10 on one surface of the base substrate 10 is such that the outer surface of the resin 20 protrudes more. Can. Through this, when the solder ball is later bonded to the remaining portion of one surface of the base substrate 10, the adhesion between the solder ball and the remaining portion of the one surface of the base substrate 10 can be ensured.

이를 위해, 황산 베이스의 에칭액을 이용할 수 있다. 즉, 황산 베이스에 에칭액을 이용해 수지(20)의 외측면의 일부를 제거함으로써, 베이스기판(10)의 일면에 있어서 베이스기판(10)의 일면의 잔존하는 부분이 수지(20)의 외측면이 보다 돌출되도록 할 수 있다. 이와 같이 황산 베이스의 에칭액을 이용하여 수지(20)의 외측면의 일부를 제거하는 것은 베이스기판(10)의 타면(10b)을 식각하기 전에 이루어지도록 할 수 있다. 만일 홈 또는 트렌치(10c)를 채운 수지(20)가 드러나도록 베이스기판(10)의 타면(10b)을 식각한 후에 베이스기판(10)의 일면(10a)에 있어서 수지(20)의 외측면 일부를 제거하게 되면, 이 과정에서 베이스기판(10)의 타면(10b)의 패터닝이 손상되거나 타면(10b)에 있어서 수지(20)의 외측면까지 제거되는 등의 문제점이 발생할 수 있기 때문이다.For this, a sulfuric acid-based etching solution can be used. That is, by removing a portion of the outer surface of the resin 20 using an etchant in the sulfuric acid base, the remaining portion of one surface of the base substrate 10 on one surface of the base substrate 10 is the outer surface of the resin 20 It can be made to protrude more. As described above, removing a portion of the outer surface of the resin 20 using a sulfuric acid-based etching solution may be performed before etching the other surface 10b of the base substrate 10. If the other side (10b) of the base substrate (10) is etched to reveal the resin (20) filling the groove or trench (10c), a portion of the outer surface of the resin (20) on one side (10a) of the base substrate (10) This is because, in this process, problems such as patterning of the other surface 10b of the base substrate 10 may be damaged or the outer surface of the resin 20 may be removed from the other surface 10b.

지금까지는 반도체 패키지 기판 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이와 같은 제조방법을 이용해 제조된 반도체 패키지 기판 역시 본 발명의 범위에 속한다고 할 것이다.So far, a method for manufacturing a semiconductor package substrate has been described, but the present invention is not limited thereto. For example, it will be said that the semiconductor package substrate manufactured using such a manufacturing method also falls within the scope of the present invention.

이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.As described above, the present invention has been described with reference to the embodiment shown in the drawings, but this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. . Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

10: 베이스기판 10a: 베이스기판의 일면
10b: 베이스기판의 타면 10c: 홈 또는 트렌치
20: 수지10: base substrate 10a: one side of the base substrate
10b: the other side of the base substrate 10c: groove or trench
20: resin

Claims (6)

구리를 포함하는 베이스기판의 일면에 홈 또는 트렌치를 형성하는 단계;
홈 또는 트렌치를 수지로 충진하는 단계;
홈 또는 트렌치를 채운 수지가 드러나도록 베이스기판의 타면을 식각하는 단계;
수지의 베이스기판의 일면에서 노출된 부분과 베이스기판의 일면 상에, 구리를 포함하는 일체(一體)인 제1도전층을 스퍼터링법으로 형성하는 단계;
전해도금을 실시하여 베이스기판의 타면의 잔존하는 전면(全面)에 팔라듐을 포함하는 제2도전층을 형성하는 단계; 및
제1도전층을 제거하는 단계;
를 포함하는, 반도체 패키지 기판 제조방법.Forming grooves or trenches in one surface of the base substrate including copper;
Filling the grooves or trenches with resin;
Etching the other surface of the base substrate to reveal the resin filling the grooves or trenches;
Forming an integral first conductive layer containing copper on a portion exposed from one surface of the base substrate of the resin and one surface of the base substrate by sputtering;
Forming a second conductive layer containing palladium on the entire remaining surface of the other surface of the base substrate by performing electroplating; And
Removing the first conductive layer;
A method of manufacturing a semiconductor package substrate comprising a. 제1항에 있어서,
수지의 베이스기판의 일면에서 노출된 부분의 일부를 제거하여, 베이스기판의 일면에 있어서 베이스기판의 일면의 잔존하는 부분이 수지의 외측면보다 돌출되도록 하는 단계를 더 포함하는, 반도체 패키지 기판 제조방법.According to claim 1,
A method of manufacturing a semiconductor package substrate further comprising removing a portion of the exposed portion of one side of the base substrate of the resin so that the remaining portion of one side of the base substrate on one side of the base substrate protrudes beyond the outer surface of the resin. . 삭제delete 삭제delete 삭제delete 제1항 또는 제2항의 제조방법으로 제조된 반도체 패키지 기판.A semiconductor package substrate manufactured by the method of claim 1 or 2.
KR1020140003083A 2014-01-09 2014-01-09 Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same KR102141102B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140003083A KR102141102B1 (en) 2014-01-09 2014-01-09 Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140003083A KR102141102B1 (en) 2014-01-09 2014-01-09 Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same

Publications (2)

Publication Number Publication Date
KR20150083401A KR20150083401A (en) 2015-07-17
KR102141102B1 true KR102141102B1 (en) 2020-08-04

Family

ID=53873495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140003083A KR102141102B1 (en) 2014-01-09 2014-01-09 Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same

Country Status (1)

Country Link
KR (1) KR102141102B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101865873B1 (en) * 2016-11-09 2018-06-11 해성디에스 주식회사 method for manufacturing semiconductor package substrate
KR102069659B1 (en) 2017-08-31 2020-01-23 해성디에스 주식회사 Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311771A (en) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd Semiconductor device and method of manufacturing the same
KR101674536B1 (en) * 2010-04-20 2016-11-09 해성디에스 주식회사 Method for manufacturing circuit board by using leadframe
KR101197514B1 (en) * 2011-03-23 2012-11-09 주식회사 심텍 Circuit board, semiconductor package and method for fabricating the same
KR101865124B1 (en) * 2011-12-27 2018-06-08 해성디에스 주식회사 Circuit board without via hole and manufacturing method same

Also Published As

Publication number Publication date
KR20150083401A (en) 2015-07-17

Similar Documents

Publication Publication Date Title
TW201601262A (en) Interposer, semiconductor device, interposer manufacturing method, and semiconductor device manufacturing method
US11876012B2 (en) Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
JP2017163027A (en) Wiring board, semiconductor device, and manufacturing method for wiring board
TWI525769B (en) Package substrate and manufacturing method thereof
US10840170B2 (en) Semiconductor package substrate and method for manufacturing same
TW201446103A (en) Circuit board and method for manufacturing same
TWI553787B (en) Ic substrate,semiconductor device with ic substrate and manufucturing method thereof
TW201513280A (en) IC substrate, semiconductor device with IC substrate and manufacturing thereof
TWI642145B (en) Semiconductor package substrate and manufacturing method thereof
CN104766832B (en) Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
JP2015198094A (en) Interposer, semiconductor device, and method of manufacturing them
TWI395522B (en) Substrate with embedded device and fabrication method thereof
KR102141102B1 (en) Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
KR101039774B1 (en) Method of fabricating a metal bump for printed circuit board
JP2013062293A (en) Manufacturing method of multilayer wiring board
JP5315447B2 (en) Wiring board and manufacturing method thereof
JP2016100352A (en) Printed wiring board and manufacturing method of the same
JP5363377B2 (en) Wiring board and manufacturing method thereof
KR102130757B1 (en) Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
KR100925669B1 (en) Method of fabricating a solder on pad for coreless package substrate technology
KR102111730B1 (en) Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
KR20150136914A (en) Manufacturing method of printed circuit board
JP5851572B1 (en) Wiring board manufacturing method
KR102165170B1 (en) Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
JP2013009006A (en) Wiring substrate and manufacturing method of the same

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant