KR102131118B1 - 반도체 패턴 형성용 마스크, 이를 포함하는 반도체 패턴 형성장치, 이를 이용한 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 패턴 형성용 마스크는 반도체 물질을 토출시키는 제1 관통홀을 구비한 제1 바디부 및 기체를 흡입하여 베이스 기판에 패터닝된 반도체 물질을 결정화시키는 제2 관통홀을 구비한 제2 바디부를 포함한다. 상기 마스크와 상기 베이스 기판의 간격에 따라 반도체 패턴의 두께가 조절되고, 상기 기체의 흡입량에 따라 상기 반도체 패턴의 결정화 정도가 조절된다.

Description

반도체 패턴 형성용 마스크, 이를 포함하는 반도체 패턴 형성장치, 이를 이용한 반도체 소자의 제조방법{MASK FOR FORMING SEMICONDUCTOR PATTERN AND APPARATUS FOR FORMING SEMICONDUCTOR PATTERN HAVING THE SAME AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 패턴 형성용 마스크, 이를 포함하는 반도체 패턴 형성장치, 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
상기 표시패널은 복수 개의 화소들을 포함한다. 상기 표시패널의 종류에 따라 상기 화소들 각각은 광 셔터 또는 발광소자를 포함한다. 상기 화소들 각각은 상기 광 셔터 또는 상기 발광소자를 스위칭하는 적어도 하나의 박막 트랜지스터를 구비한다. 박막 트랜지스터는 제어전극, 반도체 패턴, 입력전극, 및 출력전극을 포함한다.
상기 반도체 패턴은 상기 박막 트랜지스터의 채널을 형성한다. 상기 반도체 패턴은 다양한 방식으로 상기 표시패널 상에 형성된다. 일반적으로 액상의 반도체 물질을 이용하여 상기 반도체 패턴을 형성하는 방법은, 상기 액상의 반도체 물질을 상기 표시패널 상에 스팟팅하는 단계 및 상기 스팟팅된 반도체 물질이 결정화되도록 자연 건조하는 단계를 포함한다. 상술한 방식으로 형성된 상기 반도체 패턴은 불균일한 두께 및 불균일한 결정성을 갖는다.
따라서 본 발명은 균일한 두께와 균일한 결정성을 갖는 반도체 패턴을 형성하는 마스크, 이를 포함하는 반도체 패턴 형성장치, 이를 이용한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 반도체 패턴 형성용 마스크는 제1 바디부 및 제2 바디부를 포함한다. 상기 제1 바디부는 제1 하측면, 제1 상측면, 및 상기 제1 상측면으로부터 상기 제1 하측면으로 액상의 반도체 물질을 토출시키는 제1 관통홀을 포함한다. 상기 제2 바디부는 상기 제1 하측면으로부터 상기 제1 상측면을 향하여 단차진 위치에 배치된 제2 하측면, 제2 상측면, 및 상기 제2 하측면으로부터 상기 제2 상측면으로 기체를 배출시키는 제2 관통홀을 포함한다.
상기 마스크는 일부분이 상기 제1 관통홀에 삽입되며, 상기 액상의 반도체 물질을 상기 제1 관통홀에 제공하는 공급관을 더 포함하고, 일부분이 상기 제2 관통홀에 삽입되며, 상기 제2 관통홀을 통해 상기 기체를 흡입하는 배출관을 더 포함할 수 있다.
상기 제2 관통홀은 상기 제2 바디부를 비스듬히 관통할 수 있다. 상기 제1 관통홀과 상기 제2 관통홀은 평면상에서 제1 방향으로 이격되어 배치된다. 상기 제2 관통홀은 평면상에서 상기 제1 방향에 교차하는 제2 방향으로 연장된 형상을 가질 수 있다.
상기 제1 방향과 상기 제2 방향이 정의하는 평면에 법선인 방향에서, 상기 제1 바디부는 상기 제2 바디부보다 큰 두께를 가질 수 있다. 상기 제2 방향에서, 상기 제1 바디부는 상기 제2 바디부와 동일한 너비를 가질 수 있다. 상기 제1 바디부와 상기 제2 바디부는 일체의 형상일 수 있다.
상기 마스크는 상기 제1 방향에서 상기 제1 바디부와 상기 제2 바디부를 연결하는 절곡부를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패턴 형성장치는 상술한 마스크들 중 어느 하나, 상기 제1 관통홀에 상기 액상의 반도체 물질을 제공하는 공급부, 상기 제2 관통홀을 통해 상기 기체를 흡입하는 흡입부 및 상기 마스크의 위치를 제어하는 구동부를 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 상술한 마스크들 중 어느 하나를 사용하여 베이스 기판의 일면 상에 반도체 패턴을 형성하는 단계, 상기 반도체 패턴에 일부분이 중첩하는 제어전극을 형성하는 단계, 상기 반도체 패턴의 일부분에 접속하는 입력전극을 형성하는 단계 및 상기 반도체 패턴의 다른 일부분에 접속하고, 상기 입력전극에 이격되어 배치된 출력전극을 형성하는 단계를 포함한다.
상기 반도체 패턴을 형성하는 단계는, 상기 바디부의 상기 제1 하측면이 상기 베이스 기판에 이격되어 마주하도록 상기 마스크를 기준위치에 배치시키는 단계, 상기 제1 관통홀을 통해 상기 베이스 기판 상에 상기 액상의 반도체 물질을 제공하는 단계, 상기 베이스 기판에 제공된 상기 액상의 반도체 물질의 면적이 증가하도록 상기 마스크를 이동시키는 단계, 및 상기 베이스 기판 상에 도포된 상기 액상의 반도체 물질이 결정화되도록 상기 제2 관통홀을 통해 상기 기체를 흡입하는 단계를 포함한다.
상술한 바에 따르면, 상기 베이스 기판과 상기 제1 바디부의 상기 제1 하측면 사이의 간격에 따라 상기 반도체 패턴의 두께가 결정된다. 상기 베이스 기판과 상기 제1 바디부의 상기 제1 하측면 사이의 간격이 일정하게 유지됨으로써 상기 반도체 패턴은 균일한 두께를 갖는다.
상기 제1 관통홀을 통해 상기 베이스 기판 상에 상기 액상의 반도체 물질이 제공하는 동시에 상기 제2 관통홀을 통해서 상기 도포된 반도체 물질이 결정화된다. 따라서, 반도체 패턴의 제조시간이 단축된다. 상기 제2 관통홀로 배출되는 기체량을 조절하여 상기 반도체 패턴의 결정 크기를 제어할 수 있다. 상기 제2 바디부에 대해 비스듬히 관통된 상기 제2 관통홀은 상기 반도체 패턴의 결정 방향을 제어할 수 있다.
상기 바디부의 상기 제2 방향의 너비에 따라 상기 반도체 패턴의 상기 제2 방향의 너비가 결정되고, 상기 마스크의 이동거리에 따라 상기 반도체 패턴의 상기 제1 방향의 너비가 결정된다. 따라서, 상기 반도체 패턴의 면적은 용이하게 제어될 수 있다.
도 1은 본 발명의 일 실시예에 따른 마스크의 분해 사시도이다.
도 2는 도 1에 도시된 마스크의 측단면도이다.
도 3a 및 도 3b는 도 1에 도시된 마스크를 사용하여 반도체 패턴을 형성하는 공정의 순서도이다.
도 4는 본 발명의 일 실시예에 따른 마스크의 측단면도이다.
도 5는 본 발명의 일 실시예에 따른 마스크의 측단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패턴 형성장치의 측면도이다.
도 7은 일 실시예에 따른 화소를 도시한 회로도이다.
도 8은 일 실시예에 따른 박막 트랜지스터의 상면도이다.
도 9는 도 8에 도시된 박막 트랜지스터의 단면도이다.
도 10은 도 8에 도시된 박막 트랜지스터의 제조공정을 도시한 순서도이다.
도 11은 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 12는 도 11에 도시된 박막 트랜지스터의 제조공정을 도시한 순서도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
도 1은 본 발명의 일 실시예에 따른 마스크의 분해 사시도이고, 도 2는 도 1에 도시된 마스크의 측단면도이다. 이하, 도 1 및 도 2를 참조하여 일 실시예에 따른 반도체 패턴 형성용 마스크(이하, 마스크)를 설명한다.
도 1 및 도 2에 도시된 것과 같이, 마스크(100)는 제1 바디부(110) 및 제2 바디부(120)를 포함한다. 상기 마스크(100)의 제조방법에 따라, 상기 제1 바디부(110)와 상기 제2 바디부(120)는 일체의 형상을 갖거나, 결합된 형상을 가질 수 있다. 상기 마스크(100)는 플라스틱, 또는 유리, 또는 금속 등으로 구성될 수 있다.
상기 제1 바디부(110)는 제1 상측면(110-US), 제1 하측면(110-LS), 및 제1 관통홀(110-OP)을 포함한다. 상기 제1 관통홀(110-OP)은 상기 제1 바디부(110)의 두께 방향(DR3) 즉, 상기 제1 상측면(110-US)으로부터 상기 제1 하측면(110-LS)으로 관통한다. 상기 제1 바디부(110)는 상기 제1 상측면(110-US) 및 상기 제1 하측면(110-LS)을 연결하는 연결면들을 더 포함한다.
상기 제1 관통홀(110-OP)은 상기 제1 상측면(110-US)으로부터 상기 제1 하측면(110-LS)으로 액상의 반도체 물질을 토출시킨다. 균일한 두께의 반도체 패턴을 형성하기 위해 상기 제1 하측면(110-LS)은 평면인 것이 바람직하다. 상기 제1 상측면(110-US)은 평면이거나 곡면일 수 있으며, 특별히 제한되지 않는다.
상기 제2 바디부(120)는 제2 상측면(120-US), 제2 하측면(120-LS), 및 제2 관통홀(120-OP)을 포함한다. 상기 제2 관통홀(120-OP)은 상기 제2 바디부(120)의 두께 방향(DR3) 즉, 상기 제2 상측면(120-US)으로부터 상기 제2 하측면(120-LS)으로 관통한다. 상기 제2 바디부(120)는 상기 제2 상측면(120-US) 및 상기 제2 하측면(120-LS)을 연결하는 연결면들을 더 포함한다.
상기 제2 하측면(120-LS)은 상기 제1 하측면(110-LS)으로부터 상기 제1 상측면(110-US)을 향하여 단차진 위치에 배치된다. 상기 제2 하측면(120-LS)과 상기 제1 하측면(110-LS)은 단차면(STS)에 의해 연결된다.
상기 제2 관통홀(120-OP)은 상기 제2 하측면(120-LS)으로부터 상기 제2 상측면(120-US)으로 기체를 배출시킨다. 상기 기체의 종류는 반도체 패턴 제조공정의 조건에 따라 변경될 수 있다. 상기 기체는 질소 또는 공기 등 일수 있다.
상기 제1 관통홀(110-OP)에는 공급관(LIT)의 일부분이 삽입될 수 있다. 상기 공급관(LIT)은 상기 액상의 반도체 물질을 상기 제1 관통홀(110-OP)에 제공한다.
상기 제2 관통홀(120-OP)에는 배출관(OGT)의 일부분이 삽입될 수 있다. 상기 제2 관통홀(120-OP)을 통해 흡입된 기체는 상기 배출관(OGT)을 통해 외부에 배출된다.
상기 제1 상측면(110-US)과 상기 제2 상측면(120-US)은 동일한 평면을 이룬다. 상기 제1 관통홀(110-OP)과 상기 제2 관통홀(120-OP)은 상기 제1 상측면(110-US)과 상기 제2 상측면(120-US)이 이루는 평면상에서 제1 방향(DR1)으로 이격되어 배치된다.
상기 제2 관통홀(120-OP)은 상기 평면상에서 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 형상이다. 실질적으로 상기 제2 관통홀(120-OP)의 상기 제2 방향(DR2)의 길이는 상기 마스크의 상기 제2 방향(DR2)의 너비에 근사한다. 후술하는 것과 같이, 상기 제2 방향(DR2)으로 연장된 형상의 상기 제2 관통홀(120-OP)은 반도체 물질을 균일하고 신속하게 결정화시킨다.
상기 제3 방향(DR3)에서 상기 제1 바디부(110)의 두께(TN1)는 상기 제2 바디부(120)의 두께(TN2)보다 크다. 상기 제2 방향(DR2)에서, 상기 제1 바디부(110)는 상기 제2 바디부(120)는 동일한 너비를 갖는다.
도 3a 및 도 3b는 도 1에 도시된 마스크를 사용하여 반도체 패턴을 형성하는 공정의 순서도이다. 도 3a는 측면도이고, 도 3b는 평면도이다.
먼저, 상기 마스크(100)를 베이스 기판(SUB) 상에 배치시킨다(ST1). 상기 베이스 기판(SUB)은 표시패널 또는 반도체 소자의 일부를 이룬다. 상기 베이스 기판(SUB)은 유리기판, 또는 실리콘기판 등 일 수 있다. 상기 표시패널은 액정표시패널, 전기영동 표시패널, 유기발광 표시패널 등 일수 있다. 상기 반도체 소자는 박막 트랜지스터 또는 다이오드 등 일수 있다.
상기 제1 하측면(110-LS: 도 2 참조)이 상기 베이스 기판(SUB)에 평행하도록 상기 마스크(100)의 위치를 조정한다. 상기 베이스 기판(SUB)과 상기 제1 하측면(110-LS)은 일정한 거리를 두고 이격되어 배치된다. 다시 말해, 상기 마스크(100)는 반도체 패턴 형성을 위한 기준위치에 배치된다. 상기 베이스 기판(SUB)과 상기 제1 하측면(110-LS) 사이의 이격거리에 따라 후술하는 반도체 패턴의 두께가 결정된다.
다음, 상기 제1 관통홀(110-OP)를 통해 상기 베이스 기판(SUB) 상에 상기 액상의 반도체 물질(LSC)을 제공한다(ST2). 상기 액상의 반도체 물질(LSC)은 상기 공급관(LIT)을 통해 주입될 수 있다. 상기 공급관(LIT)은 상기 액상의 반도체 물질(LSC)을 저장하고, 일정량을 상기 제1 관통홀(110-OP)에 공급한다.
상기 액상의 반도체 물질(LSC)은 용매 및 상기 용매에 용해되거나 분산된 반도체 물질을 포함한다. 상기 반도체 물질은 실리콘과 갈륨, 게르마늄 등을 포함하는 유기물질 또는 ITO(Indium Tin Oxide) 또는 ZnO(Zinc Oxide)와 같은 금속 산화물을 포함한다.
상기 베이스 기판(SUB) 및 상기 제1 하측면(110-LS)에 의해 형성된 표면장력에 의해 상기 액상의 반도체 물질(LSC)은 평면상에서 상기 제1 하측면(110-LS)에 중첩하는 영역으로 주입된다(모세관 현상). 상기 제2 하측면(120-LS)과 상기 베이스 기판(SUB) 사이의 이격거리는 상기 제1 하측면(110-LS)과 상기 베이스 기판(SUB) 사이의 이격거리보다 크기 때문에, 상기 액상의 반도체 물질(LSC)은 상기 제2 하측면(120-LS)에 중첩하는 영역으로 주입되지 않는다.
이후, 상기 마스크(100)를 이동시킨다(ST3). 상기 마스크(100)의 이동에 의해 상기 베이스 기판(SUB) 상에 제공된 상기 액상의 반도체 물질(LSC)의 면적이 증가한다.
이때, 상기 제2 관통홀(120-OP)을 통해 기체를 흡입한다(ST4). 상기 기체는 상기 배출관(OGT)을 통해 흡입될 수 있다. 상기 기체의 흡입은 상기 마스크(100)가 이동된 뒤에 시작될 수 있다. 그러나 이에 제한되지 않고, 상기 기체의 흡입은 상기 마스크(100)를 이동과 동시에, 또는 상기 베이스 기판(SUB) 상에 상기 액상의 반도체 물질(LSC)이 제공되는 동시에 시작될 수 있다.
상기 기체가 흡입됨으로써 상기 베이스 기판(SUB) 상에 도포된 상기 액상의 반도체 물질(LSC)의 용매가 증발된다. 상기 용매가 증발되면서 상기 반도체 물질은 결정화되고, 결정화된 반도체 물질은 반도체 패턴(SCP)을 이룬다. 상기 기체의 흡입량에 따라 상기 반도체 패턴(SCP)의 결정 크기가 제어된다.
상기 반도체 패턴(SCP)이 형성된 이후에 상기 마스크(100)를 상기 기준위치에서 대기위치로 이동시킨다(ST5). 상기 대기위치에서 상기 마스크(100)는 또 다른 베이스 기판에 반도체 패턴을 형성하기 위해 정비될 수 있다. 상기 마스크(100)의 상기 제2 방향(DR2)의 너비와 실질적으로 동일한 상기 제2 방향(DR2)의 너비를 갖는 상기 반도체 패턴(SCP)이 형성된다.
도 4는 본 발명의 일 실시예에 따른 마스크의 측단면도이고, 도 5는 본 발명의 일 실시예에 따른 마스크의 일부분의 측단면도이다. 이하, 도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 마스크를 설명한다. 다만, 도 1 내지 도 3b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 4에 도시된 것과 같이, 마스크(100-1)는 제1 방향(DR1)에서 제1 바디부(110)와 제2 바디부(120)를 연결하는 절곡부(130)을 더 포함한다. 상기 제1 바디부(110), 상기 제2 바디부(120), 및 상기 절곡부(130)는 일체의 형상을 갖는다. 상기 절곡부(130)는 상기 마스크(100-1)를 제조하는 과정에서 생성된 부분일 수 있다.
상기 제2 바디부(120)는 상기 제1 바디부(110)와 동일한 두께(TN10)를 가질 수 있다. 그에 따라 상기 제2 바디부(120)의 크랙은, 특히 상기 제2 관통홀(120-OP)이 형성된 영역, 감소된다.
도 5에 도시된 것과 같이, 상기 제2 관통홀(120-OP')은 상기 제2 바디부(120)를 비스듬히 관통한다. 상기 제2 관통홀(120-OP')의 내벽은 상기 제2 하측면(120-LS) 또는 상기 제2 상측면(120-US)과 소정의 사이각(θ)을 이룬다.
상기 제2 바디부(120)를 비스듬히 관통하는 제2 관통홀(120-OP')은 상기 반도체 패턴(SCP: 도 3b 참조)의 결정 방향을 변경시킨다. 상기 마스크(100-2)에 의해 형성된 반도체 패턴(SCP: 도 3a 및 도 3b 참조)은 상기 베이스 부재(SUB)에 대해 비스듬히 기울어진 결정 방향을 갖는다.
도 6은 본 발명의 일 실시예에 따른 반도체 패턴 형성장치의 측면도이다. 이하, 도 6을 참조하여 반도체 패턴 형성장치에 대해 설명한다.
상기 반도체 패턴 형성장치는 도 1 내지 도 5를 참조하여 설명한 마스크들(100, 100-1, 100-2) 중 어느 하나, 상기 액상의 반도체 물질을 제공하는 공급부(200), 상기 기체를 흡입하는 흡입부(300), 상기 마스크(100)의 위치를 제어하는 구동부(400)를 포함한다. 도 6은 도 1 및 도 2에 도시된 마스크를 예시적으로 도시하였다.
상기 공급부(200)는 상기 마스크(100)의 제1 관통홀(110-OP)에 액상의 반도체 물질을 공급한다. 상기 공급부(200)는 저장탱크와 실린지 펌프 등을 포함할 수 있다. 상기 공급부(200)는 상기 제1 관통홀(110-OP)에 일부분이 삽입된 공급관(LIT)을 통해서 상기 액상의 반도체 물질을 공급할 수 있다.
상기 흡입부(300)는 상기 마스크(100)의 제2 관통홀(120-OP)로부터 기체를 흡입한다. 상기 흡입부(300)는 진공펌프 등을 포함할 수 있다. 상기 흡입부(300)는 상기 제2 관통홀(120-OP)에 일부분이 삽입된 배출관(OGT)을 통해서 상기 기체를 흡입할 수 있다.
상기 구동부(400)는 제1 방향(DR1)으로 이동시키는 X축(400-X), 제2 방향(DR2)으로 이동시키는 Y축(400-Y), 제3 방향(DR3)으로 이동시키는 Z축(400-Z)을 포함할 수 있다. 또한, 다른 실시예에서 상기 구동부(400)는 로봇암 일 수 있다.
상기 Z축(400-Z)은 스테이지(SG) 상에 배치된 베이스 기판(SUB) 상에 상기 마스크(100)를 배치시킨다. 상기 X축(400-X)은 상기 액상의 반도체 물질이 상기 베이스 기판(SUB) 상에 공급될 때, 상기 마스크(100)를 상기 제1 방향(DR1)으로 이동시킨다. 상기 Y축(400-Y)은 상기 베이스 기판(SUB)의 다른 영역에 상기 반도체 패턴(SCP: 도 3a 및 도 3b 참조)을 형성하기 위해 상기 마스크(100)를 상기 제2 방향(DR2)으로 이동시킨다.
도 7은 일 실시예에 따른 화소를 도시한 회로도이다. 도 8은 일 실시예에 따른 박막 트랜지스터의 상면도이다. 도 9는 도 8에 도시된 박막 트랜지스터의 단면도이다. 도 10은 도 8에 도시된 박막 트랜지스터의 제조공정을 도시한 순서도이다. 이하, 도 7 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명한다. 도 8 및 도 9는 반도체 소자 중 박막 트랜지스터를 예시적으로 도시하였다.
도 7은 유기발광 표시패널의 화소(PX)를 예시적으로 도시하였다. 도 7에 도시된 등가회로는 하나의 예시에 불과하고 상기 화소(PX)의 구성은 변경될 수 있다.
상기 화소(PX)는 스위칭 박막 트랜지스터(TR-S), 구동 박막 트랜지스터(TR-D), 커패시터(Cap) 및 유기발광소자(OLED)를 포함한다. 상기 스위칭 박막 트랜지스터(TR-S)는 게이트 라인(GL)에 인가된 게이트 전압(VG)에 응답하여 데이터 라인(DL)에 인가된 데이터 전압(DV)을 출력한다. 상기 스위칭 박막 트랜지스터(TR-S)로부터 출력된 전압에 응답하여 상기 구동 박막 트랜지스터(TR-D)는 상기 유기발광소자(OLED)에 구동전류를 제공한다.
상기 스위칭 박막 트랜지스터(TR-S) 및 구동 박막 트랜지스터(TR-D) 중 어느 하나 이상은 도 8 및 도 9에 도시된 박막 트랜지스터(TR)일 수 있다. 상기 박막 트랜지스터(TR)는 제어전극(GE), 입력전극(SE), 반도체 패턴(SCP), 및 출력전극(DE)을 포함한다. 도 8 및 도 9에 도시된 박막 트랜지스터(TR)는 탑-게이트 구조를 갖는다.
도 8 내지 도 10을 참조하여 박막 트랜지스터(TR)의 제조방법에 대해 설명한다. 먼저, 상기 마스크(100)를 사용하여 상기 베이스 기판(SUB) 상에 반도체 패턴(SCP)을 형성한다(S10). 상기 반도체 패턴(SCP)을 형성하는 방법은 도 3a 및 도 3b를 참조하여 설명한 것과 같다.
이후, 상기 베이스 기판(SUB) 상에 상기 반도체 패턴(SCP)을 커버하는 제1 절연층(10)을 형성한다(S20). 상기 제1 절연층(10)은 유기물 또는 무기물을 포함할 수 있다. 또한, 상기 제1 절연층(10)은 다층구조를 가질 수 있다. 상기 제1 절연층(10)은 유기막과 무기막 중 적어도 어느 하나를 포함하고, 각각을 복수 개 포함할 수도 있다.
상기 제1 절연층(10)은 스핀코팅, 잉크젯 프린팅, 노즐 프린팅, 플라즈마 증착방식 등에 의해 형성될 수 있다. 한편, 상기 결정화된 반도체 패턴(SCP)에 이온이 주입된 후 상기 제1 절연층(10)이 형성될 수 있다.
다음, 상기 제1 절연층(10) 상에 상기 반도체 패턴(SCP)에 일부분이 중첩하는 제어전극(GE)을 형성한다(S30). 상기 제어전극(GE)은 도전층을 형성한 다음, 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝함으로써 형성될 수 있다. 상기 제어전극(GE)은 게이트 라인(GL)과 같은 다른 배선과 동시에 형성될 수 있다.
이후, 상기 제1 절연층(10) 상에 상기 제어전극(GE)을 커버하는 제2 절연층(20)을 형성한다(S40). 상기 제2 절연층(20)은 상기 제1 절연층(10)과 동일한 구조를 가질 수 있고, 상기 제1 절연층(10)을 형성하는 방법들 중 어느 하나에 의해 형성될 수 있다.
다음, 상기 제2 절연층(20) 상에 입력전극(SE)과 출력전극(DE)을 형성한다(S50). 상기 입력전극(SE)과 상기 출력전극(DE)은 서로 이격되어 배치된다. 상기 입력전극(SE)은 상기 반도체 패턴(SCP)의 일부분에 접속하고, 상기 출력전극(DE)은 상기 반도체 패턴(SCP)의 다른 일부분에 접속한다.
상기 입력전극(SE)과 상기 출력전극(DE)을 형성하기 이전에, 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 형성한다. 적층된 상기 제1 절연층(10)과 상기 제2 절연층(20)에 레이저 빔을 조사하여 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2)을 형성할 수 있다.
상기 제2 절연층(20) 상에 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2)에 충진되는 도전층을 형성한 후, 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝함으로써 상기 입력전극(SE)과 상기 출력전극(DE)을 형성한다.
한편, 탑-게이트 구조의 박막 트랜지스터라고 하더라도 층 구조에 따라 제조방법은 변경될 수 있다. 예컨대, 상기 베이스 기판(SUB) 상에 상기 반도체 패턴(SCP)을 형성한 이후에, 상기 반도체 패턴(SCP)의 서로 다른 영역에 각각 중첩하는 입력전극(SE)과 출력전극(DE)을 형성한 후, 상기 제1 절연층(10)을 형성할 수도 있다. 이후, 상기 제어전극(GE)을 형성하고, 상기 제2 절연층(20)을 형성한다.
도 11은 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 12는 도 11에 도시된 박막 트랜지스터의 제조공정을 도시한 순서도이다. 이하, 도 11 및 도 12을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명한다. 다만, 도 7 내지 도 10을 참조하여 설명한 제조방법과 동일한 구성에 대한 설명은 생략한다.
도 11에 도시된 것과 같이, 박막 트랜지스터(TR10)는 제어전극(GE10), 입력전극(SE10), 반도체 패턴(SCP10), 및 출력전극(DE10)을 포함한다. 도 11에 도시된 상기 박막 트랜지스터(TR10)는 바텀-게이트 구조를 갖는다.
먼저, 상기 베이스 기판(SUB) 상에 제어전극(GE10)을 형성한다(S100). 도전층을 형성한 다음, 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝함으로써 형성될 수 있다.
다음, 상기 베이스 기판(SUB) 상에 상기 제어전극(GE10)을 커버하는 제1 절연층(10)을 형성한다(S200). 상기 제1 절연층(10)은 스핀코팅, 잉크젯 프린팅, 노즐 프린팅, 플라즈마 증착방식 등에 의해 형성될 수 있다.
이후, 상기 제1 절연층(10) 상에 반도체 패턴(SCP)을 형성한다(S300). 다음, 상기 제1 절연층(10) 상에 반도체 패턴(SCP)을 커버하는 제2 절연층(20)을 형성한다(S400).
이후, 상기 제2 절연층(20) 상에 입력전극(SE)과 출력전극(DE)을 형성한다(S500). 상기 제2 절연층(20)에 레이저 빔을 조사하여 제1 콘택홀(CH10) 및 제2 콘택홀(CH20)을 형성한 뒤, 도금 공정과 포토리소그래피 공정을 거쳐 상기 입력전극(SE10)과 상기 출력전극(DE10)을 형성한다.
한편, 바텀-게이트 구조의 박막 트랜지스터라고 하더라도 층 구조에 따라 제조방법은 변경될 수 있다. 예컨대, 상기 제1 절연층(10) 상에 상기 반도체 패턴(SCP)을 형성한 이후에, 상기 반도체 패턴(SCP)의 서로 다른 영역에 각각 중첩하는 입력전극(SE10)과 출력전극(DE10)을 형성한 후, 상기 입력전극(SE10)과 상기 출력전극(DE10)을 보호하는 상기 제2 절연층(20)을 형성할 수도 있다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
110: 제1 바디부 110-OP: 제1 관통홀
120: 제2 바디부 120-OP: 제2 관통홀
LIT: 공급관 OGT: 배출관

Claims (17)

  1. 제1 하측면, 제1 상측면, 및 상기 제1 상측면으로부터 상기 제1 하측면으로 액상의 반도체 물질을 토출시키는 제1 관통홀을 구비한 제1 바디부; 및
    상기 제1 하측면으로부터 상기 제1 상측면을 향하여 단차진 위치에 배치된 제2 하측면, 제2 상측면, 및 상기 제2 하측면으로부터 상기 제2 상측면으로 기체를 배출시키는 제2 관통홀을 구비한 제2 바디부; 를 포함하는 반도체 패턴 형성용 마스크.
  2. 제1 항에 있어서,
    일부분이 상기 제1 관통홀에 삽입되며, 상기 액상의 반도체 물질을 상기 제1 관통홀에 제공하는 공급관을 더 포함하는 반도체 패턴 형성용 마스크.
  3. 제1 항에 있어서,
    일부분이 상기 제2 관통홀에 삽입되며, 상기 제2 관통홀을 통해 배출된 상기 기체를 가이드하는 배출관을 더 포함하는 반도체 패턴 형성용 마스크.
  4. 제3 항에 있어서,
    상기 제2 관통홀은 상기 제2 바디부를 비스듬히 관통하는 것을 특징으로 하는 반도체 패턴 형성용 마스크.
  5. 제1 항에 있어서,
    상기 제1 관통홀과 상기 제2 관통홀은 평면상에서 제1 방향으로 이격되어 배치되고, 상기 제2 관통홀은 평면상에서 상기 제1 방향에 교차하는 제2 방향으로 연장된 형상인 것을 특징으로 하는 반도체 패턴 형성용 마스크.
  6. 제5 항에 있어서,
    상기 제1 방향과 상기 제2 방향이 정의하는 평면에 법선인 방향에서, 상기 제1 바디부는 상기 제2 바디부보다 큰 두께를 갖는 것을 특징으로 하는 반도체 패턴 형성용 마스크.
  7. 제6 항에 있어서,
    상기 제2 방향에서, 상기 제1 바디부와 상기 제2 바디부는 동일한 너비를 갖는 것을 특징으로 하는 반도체 패턴 형성용 마스크.
  8. 제5 항에 있어서,
    상기 제1 방향에서 상기 제1 바디부와 상기 제2 바디부를 연결하는 절곡부를 더 포함하는 반도체 패턴 형성용 마스크.
  9. 제1 항에 있어서,
    상기 제1 바디부와 상기 제2 바디부는 일체의 형상인 것을 특징으로 하는 반도체 패턴 형성용 마스크.
  10. 제1 하측면, 제1 상측면, 및 상기 제1 상측면으로부터 상기 제1 하측면으로 액상의 반도체 물질을 토출시키는 제1 관통홀을 구비한 제1 바디부 및 상기 제1 하측면으로부터 상기 제1 상측면을 향하여 단차진 위치에 배치된 제2 하측면, 제2 상측면, 및 상기 제2 하측면으로부터 상기 제2 상측면으로 기체를 배출시키는 제2 관통홀을 구비한 제2 바디부를 포함하는 마스크;
    상기 제1 관통홀에 상기 액상의 반도체 물질을 제공하는 공급부;
    상기 제2 관통홀을 통해 상기 기체를 흡입하는 흡입부; 및
    상기 마스크의 위치를 제어하는 구동부; 를 포함하는 반도체 패턴 형성장치.
  11. 제10 항에 있어서,
    상기 제1 관통홀과 상기 공급부를 연결하는 공급관; 및
    상기 제2 관통홀과 상기 흡입부를 연결하는 배출관; 을 더 포함하는 반도체 패턴 형성장치.
  12. 제1 하측면, 제1 상측면, 및 상기 제1 상측면으로부터 상기 제1 하측면으로 액상의 반도체 물질을 토출시키는 제1 관통홀을 구비한 제1 바디부 및 상기 제1 하측면으로부터 상기 제1 상측면을 향하여 단차진 위치에 배치된 제2 하측면, 제2 상측면, 및 상기 제2 하측면으로부터 상기 제2 상측면으로 기체를 배출시키는 제2 관통홀을 구비한 제2 바디부를 포함하는 마스크를 사용하여 베이스 기판의 일면 상에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴에 일부분이 중첩하는 제어전극을 형성하는 단계;
    상기 반도체 패턴의 일부분에 접속하는 입력전극을 형성하는 단계; 및
    상기 반도체 패턴의 다른 일부분에 접속하고, 상기 입력전극에 이격되어 배치된 출력전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 베이스 기판 상에 상기 반도체 패턴을 커버하는 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 상기 제어전극을 커버하는 제2 절연층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 반도체 패턴의 상기 일부분과 상기 입력전극이 접속되도록 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 콘택홀을 형성하는 단계; 및
    상기 반도체 패턴의 상기 다른 일부분과 상기 출력전극이 접속되도록 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 콘택홀을 형성하는 단계; 를 더 포함하는 반도체 소자의 제조방법.
  15. 제12 항에 있어서,
    상기 제어전극을 형성하는 단계와 상기 반도체 패턴을 형성하는 단계 사이에,
    상기 베이스 기판 상에 상기 제어전극을 커버하는 제1 절연층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 입력전극을 형성하는 단계 및 상기 출력전극을 형성하는 단계 이후에,
    상기 제1 절연층 상에 상기 입력전극 및 상기 출력전극을 커버하는 제2 절연층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  17. 제12 항에 있어서,
    상기 반도체 패턴을 형성하는 단계는,
    상기 제1 바디부의 상기 제1 하측면이 상기 베이스 기판에 이격되어 마주하도록 상기 마스크를 기준위치에 배치시키는 단계;
    상기 제1 관통홀을 통해 상기 액상의 반도체 물질을 상기 베이스 기판에 제공하는 단계;
    상기 베이스 기판 상에 제공된 상기 액상의 반도체 물질의 면적이 증가하도록 상기 마스크를 이동시키는 단계; 및
    상기 베이스 기판 상에 도포된 상기 액상의 반도체 물질이 결정화되도록 상기 제2 관통홀을 통해 상기 기체를 흡입하는 단계; 를 포함하는 반도체 소자의 제조방법.
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