KR102124778B1 - Fpga를 이용한 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택 - Google Patents

Fpga를 이용한 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택 Download PDF

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Abstract

본 발명은 FPGA를 이용한 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택에 관한 것이다. 본 발명의 일 실시예에 따른 파워 스택 모니터링 시스템은 파워 스택의 상태를 점검하는 파워 스택 모니터링 시스템에 있어서, 파워 스택 내의 파워 소자와 연결된 구동 모듈로부터 데이터 패킷을 수신하는 통신 인터페이스 모듈 및 통신 인터페이스 모듈로부터 데이터 패킷을 제공받고, 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 FPGA(Field-Programmable Gate Array) 모듈을 포함하고, FPGA 모듈은, 통신 인터페이스로부터 데이터 패킷을 제공받는 입출력부와, 입출력부로부터 제공받은 데이터 패킷을 저장하는 버퍼부와, 버퍼부에 데이터 패킷 중 CRC(Cyclical Redundancy Check) 검사 대상 데이터가 저장될 때마다 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 유효성 판단부를 포함한다.

Description

FPGA를 이용한 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택{SYSTEM FOR MONITORING POWER STACK USING FPGA AND POWER STACK COMPRISING THE SAME}
본 발명은 FPGA(Field-Programmable Gate Array)를 이용한 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택에 관한 것이다.
파워 스택(Power stack)에서는, 다량의 데이터가 동시에 송수신되는 경우가 많다. 이러한 파워 스택의 데이터 크기는 내부의 구동 모듈(파워 소자를 구동하는 모듈)의 개수에 따라 가변적인바, 종래에는 MCU(Micro Controller Unit)를 이용하여 해당 데이터에 대한 오류 검사(예를 들어, CRC(Cyclical Redundancy Check) 등의 유효성 검사)를 수행시, 다양한 문제가 발생하였다.
도 1 내지 도 3은 파워 스택 내 데이터 통신시 MCU를 이용한 유효성 검사 방식을 설명하는 도면들이다.
먼저, 도 1에는, MCU(10)의 내부 메모리에 저장된 룩업 테이블(Lookup Table)을 이용하여 데이터의 유효성 검사를 수행하는 방식이 도시되어 있다.
도 1을 참조하면, 종래의 파워 스택 내 제어 시스템은 MCU(10)와 통신 인터페이스 모듈(11)을 포함할 수 있다.
여기에서, MCU(10)는 통신 및 일시적인 버퍼 역할을 수행하는 곳으로, 입출력부(12), 버퍼부(13), 프로세서(14), 메모리(15)를 포함할 수 있다.
즉, IGBT(Insulated Gate Bipolar Transistor) 모듈에서 광통신이나 시리얼 통신을 통해 통신 인터페이스 모듈(11)로 데이터가 제공되면, 통신 인터페이스 모듈(11)은 해당 데이터를 입출력부(12)로 제공한다.
입출력부(12)가 통신 인터페이스 모듈(11)로부터 수신한 데이터를 버퍼부(13)에 임시적으로 저장하면, 프로세서(14)는 메모리(15)에 저장되어 있는 룩업 테이블(16)을 통해 데이터의 유효성 검사(CRC 방식을 이용)를 수행하게 된다.
도 1에 도시된 바와 같이, 프로세서(14)가 룩업 테이블(16)을 이용하여 데이터의 유효성 검사를 수행하는 경우, 프로세서(14)는 먼저 룩업 테이블(16)에 대한 검색 프로세스(search process)를 수행하고, 이러한 검색 프로세스를 통해 검색된 유효성 데이터를 수신된 데이터의 유효성 데이터 부분(즉, CRC 데이터)과 비교하여 유효성 검사를 수행한다.
이 방식의 경우, 데이터의 크기, 즉, 데이터의 유효성 데이터 부분(CRC 데이터)을 제외한 나머지 부분(CRC 검사 대상 데이터 부분)의 크기가 커지면 커질수록 룩업 테이블(16)의 개수 역시 증가하게 되며, 이에 따라, 룩업 테이블(16)에 대한 검색 프로세스에 소요되는 시간도 증가하게 되어 실시간 데이터 전송이 어렵다는 문제가 있다.
예를 들어, 데이터의 나머지 부분의 크기가 N비트(N은 자연수)인 경우, 룩업 테이블(16)의 개수는 2^N 개로 증가하게 된다.
또한 데이터의 크기가 클수록 룩업 테이블(16)의 크기도 이에 비례하여 커지게 되므로, 메모리(15) 내 룩업 테이블(16) 부분이 차지하는 비중을 증가시켜야 하는 문제가 생기게 되고, 이 경우, 메모리 사용면에서 비효율적이게 된다.
이어서, 도 2를 참조하면, 프로세서(14)는 버퍼부(13)에 저장된 데이터에 대한 유효성 검사를 수행하기 위해 연산부(17)를 이용하여 버퍼부(13)에 저장된 데이터에 대해 나눗셈 연산을 반복적으로 수행한다.
이 방식의 경우에도, 데이터의 CRC 검사 대상 데이터 부분의 크기가 N 비트(N은 자연수)인 경우, 연산부(17)는 N번의 계산 루프를 수행해야 하고, 이는 전체 데이터 수신 후 계산시간에만 최소 N클럭 이상 소요된다는 것을 의미한다.
이로 인해, 유효성 검사 시간이 증가할 뿐만 아니라 실시간 데이터 전송도 어려워진다는 문제가 있다.
도 3을 참조하면, 도 1 및 도 2에 도시된 제어 시스템(1, 2)에 의해 수행되는 유효성 검사 방식(CRC 검사 방식)들의 경우, 시작 비트(ST_B) 및 정지 비트(SP_B)를 제외한 전체 데이터(즉, CRC 검사 대상인 제1 데이터(D1; P1~P2 사이 구간의 데이터들(d1~dn, n은 자연수)) 및 CRC 데이터인 제2 데이터(D2; P2~P3 사이 구간의 데이터들(d1'~dm', m은 자연수))를 모두 수신한 시점(P3) 이후에 비로소 유효성 검사(즉, CRC 계산)가 시작되고, 유효성 검사가 완료되면, 그 때(P4) 제1 데이터(D1)에 대한 유효성 판단이 가능해진다.
여기에서, 도 1 및 도 2에 도시된 제어 시스템(10, 20)의 경우, P3~P4 사이의 시간(즉, 유효성 검사에 소요되는 시간)이 제1 데이터(D1)의 크기에 따라 증가하게 되고, 이로 인해 오버헤드(overhead) 역시 증가하게 된다.
또한 도 1 및 도 2의 제어 시스템(1, 2)의 경우, 제1 데이터의 크기(S1) 및 제2 데이터의 크기(S2)가 8, 16, 32, 64 비트와 같이 정형화된 크기인 경우에만 이에 대한 유효성 검사가 가능하다.
즉, 도 1 및 도 2의 제어 시스템(1, 2)은 MCU(10, 20)가 지원하는 정형화된 크기의 데이터 포맷에 대해서만 유효성 검사가 가능하다는 문제가 있다. 이에 따라, 파워 스택의 통신 데이터와 같이 비정형화된 크기의 데이터는 상용 MCU 등을 통해 처리하기 어렵다는 문제가 있다.
본 발명은 FPGA를 이용하여 실시간으로 데이터에 대한 유효성 검사를 수행함으로써, 종래 기술 대비 빠른 유효성 판단을 가능하게 하는 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택을 제공하는 것을 목적으로 한다.
또한 본 발명은 FPGA를 이용하여 비정형화된 크기의 데이터에 대해서도 유효성 검사가 가능한 파워 스택 모니터링 시스템 및 이를 포함하는 파워 스택을 제공하는 것을 다른 목적으로 한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기의 목적을 달성하기 위해 본 발명의 파워 스택 모니터링 시스템은 파워 스택 내 파워 소자의 상태를 감시하는 파워 스택 모니터링 시스템에 있어서, 파워 스택 내의 파워 소자와 연결된 구동 모듈로부터 데이터 패킷을 수신하는 통신 인터페이스 모듈 및 통신 인터페이스 모듈로부터 데이터 패킷을 제공받고, 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 FPGA(Field-Programmable Gate Array) 모듈을 포함하고, FPGA 모듈은, 통신 인터페이스로부터 데이터 패킷을 제공받는 입출력부와, 입출력부로부터 제공받은 데이터 패킷을 저장하는 버퍼부와, 버퍼부에 데이터 패킷 중 CRC(Cyclical Redundancy Check) 검사 대상 데이터가 저장될 때마다 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 유효성 판단부를 포함한다.
또한 상기의 목적을 달성하기 위해 본 발명의 파워 스택은 복수의 파워 소자, 복수의 파워 소자 각각을 구동하는 복수의 구동 모듈 및 복수의 구동 모듈을 제어하는 제1 제어 시스템을 포함하고, 제1 제어 시스템은, 복수의 구동 모듈로부터 각각 데이터 패킷을 수신하는 제1 통신 인터페이스 모듈 및 제1 통신 인터페이스 모듈로부터 데이터 패킷을 제공받고, 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 제1 FPGA(Field-Programmable Gate Array) 모듈을 포함하고, 제1 FPGA 모듈은, 제1 통신 인터페이스로부터 데이터 패킷을 제공받는 제1 입출력부와, 제1 입출력부로부터 제공받은 데이터 패킷을 저장하는 제1 버퍼부와, 제1 버퍼부에 데이터 패킷 중 CRC(Cyclical Redundancy Check) 검사 대상 데이터가 저장될 때마다 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 제1 유효성 판단부를 포함한다.
전술한 바와 같은 본 발명에 의하면, 파워 스택의 통신 데이터에 대한 실시간 유효성 검사를 통해 오버헤드 저감 및 통신 속도 개선이 가능하다는 장점이 있다.
또한 본 발명에 의하면 비정형화된 크기의 데이터에 대해서도 유효성 검사가 가능한바, 적용 가능 범위가 넓다는 장점이 있다.
도 1 내지 도 3은 파워 스택 내 데이터 통신시 MCU를 이용한 유효성 검사 방식을 설명하는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 파워 스택 모니터링 시스템을 설명하는 블록도이다.
도 5 및 도 6은 도 4의 파워 스택 모니터링 시스템의 유효성 검사 방식을 설명하는 개략도들이다.
도 7은 본 발명의 다른 실시예에 따른 파워 스택을 설명하는 블록도이다.
도 8은 본 발명의 또 다른 실시예에 따른 파워 스택을 설명하는 블록도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서는, 도 4 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 파워 스택 모니터링 시스템(3)을 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 파워 스택 모니터링 시스템을 설명하는 블록도이다. 도 5 및 도 6은 도 4의 파워 스택 모니터링 시스템의 유효성 검사 방식을 설명하는 개략도들이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 파워 스택 모니터링 시스템(3)은 통신 인터페이스 모듈(200) 및 FPGA 모듈(100)을 포함할 수 있다.
참고로, 파워 스택 모니터링 시스템(3)은 파워 스택의 상태, 즉, 파워 스택 내 파워 소자의 상태를 감시하는 시스템으로, 파워 스택(미도시) 내에 구비될 수 있고, 통신 인터페이스 모듈(200) 및 FPGA 모듈(100) 외 파워 스택 내 파워 소자 또는 구동 모듈의 제어와 관련된 구성(예를 들어, 프로세서)을 더 포함할 수 있지만, 이에 대한 구체적인 설명은 생략하도록 한다.
통신 인터페이스 모듈(200)은 파워 소자와 연결된 구동 모듈로부터 데이터 패킷을 수신할 수 있다.
구체적으로, 통신 인터페이스 모듈(200)은 예를 들어, 광 모듈일 수 있고, 구동 모듈(미도시) 및 FPGA 모듈(100)의 입출력부(160)와 통신할 수 있다.
여기에서, 파워 소자(미도시)는 파워 스택 내에 구비되고, 구동 모듈은 파워 소자를 구동시키는 모듈일 수 있다.
참고로, 데이터 패킷은 CRC 검사 대상 데이터(즉, 유효성 검사 대상 데이터를 의미하며, 파워 스택 내 통신 데이터가 이에 해당됨)와 CRC 데이터(즉, 유효성 데이터를 의미하며, CRC 검사용 데이터가 이에 해당됨)를 포함하며, CRC 검사 대상 데이터 및 CRC 데이터는 각각 적어도 하나 이상일 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
FPGA 모듈(100)은 통신 인터페이스 모듈(200)로부터 데이터 패킷을 제공받고, 제공받은 데이터 패킷에 대한 유효성 판단을 수행할 수 있다.
구체적으로, FPGA 모듈(100)은 입출력부(160), 버퍼부(140), 유효성 판단부(120)를 포함할 수 있다.
입출력부(160)는 통신 인터페이스 모듈(200)로부터 데이터 패킷을 제공받을 수 있다.
여기에서, 입출력부(160)는 예를 들어, GPIO(General-Purpose Input/Output)일 수 있으며, 통신 인터페이스 모듈(200)과 데이터를 주고 받을 수 있다.
또한 입출력부(160)는 통신 인터페이스 모듈(200)로부터 제공받은 데이터 패킷을 버퍼부(140)에 제공할 수 있다.
버퍼부(140)는 입출력부(160)로부터 제공받은 데이터 패킷을 저장할 수 있다.
구체적으로, 버퍼부(140)는 입출력부(160)로부터 제공받은 제1 데이터 및 제2 데이터를 직렬(serial) 방식으로 임시 저장할 수 있다.
여기에서, 버퍼부(140)에는 제1 데이터가 저장된 후 제2 데이터가 저장되며, 직렬 방식으로 저장된다는 의미는, 제1 데이터 및 제2 데이터가 순차적으로 저장되는 것을 의미한다.
참고로, 제1 데이터는 CRC 검사 대상 데이터를 의미하고, 제2 데이터는 CRC 데이터를 의미한다. 또한 제1 데이터는 CRC 검사 대상 데이터를 적어도 하나 이상 포함하고, 제2 데이터는 CRC 데이터를 적어도 하나 이상 포함할 수 있다.
유효성 판단부(120)는 버퍼부(140)에 데이터 패킷 중 CRC 검사 대상 데이터(즉, 제1 데이터)가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행할 수 있다.
구체적으로, 유효성 판단부(120)는 버퍼부(140)에 CRC 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하고, 버퍼부(140)에 제2 데이터의 저장이 완료됨과 동시에 제1 데이터에 대한 유효성 판단을 수행할 수 있다.
즉, 유효성 판단부(120)는 제2 데이터의 최종 CRC 데이터의 저장이 완료되는 동시에 제1 데이터에 대한 유효성 판단을 수행할 수 있다.
여기에서, 도 5 및 도 6을 참조하여 유효성 검사 방식을 살펴보면 다음과 같다.
먼저, 버퍼부(140)에는 전술한 바와 같이, 입출력부(160)로부터 제공되는 데이터 패킷을 구성하는 제1 데이터(D1) 및 제2 데이터(D2)가 순차적으로 저장된다.
제1 데이터(D1)와 제2 데이터(D2)는 각각 적어도 하나 이상의 데이터를 포함하며, 유효성 판단부(120)는 제1 데이터(D1)에 대해서 유효성 검사를 수행할 수 있다.
예를 들어, 제1 데이터(D1) 중 어느 하나(d1)가 버퍼부(140)의 제1 공간(B1)에 저장되면, 저장되는 즉시 유효성 판단부(120)는 해당 데이터(d1)에 대한 CRC 계산, 즉, 유효성 검사를 수행할 수 있다.
이 후, 해당 데이터(d1)는 A방향으로 쉬프트되어 버퍼부(140)의 제2 공간(B2)으로 이동하고, 새로운 데이터(d2)가 비어있는 제1 공간(B1)에 저장되면, 그 즉시 유효성 판단부(120)가 새로운 데이터(d2)에 대한 CRC 계산을 수행할 수 있다.
이와 같은, 과정을 반복하여, 제1 데이터(D1), 즉, 적어도 하나 이상의 CRC 검사 대상 데이터(d1~dr, r은 자연수)가 모두 버퍼부(140)에 저장 완료되는 시점(P)에 제1 데이터(D1)에 대한 CRC 계산도 완료된다.
이 후, 제2 데이터(D2), 즉, 적어도 하나 이상의 CRC 데이터(d1'~dq', q는 자연수)가 순차적으로 버퍼부(140)에 저장되고, 마지막 CRC 데이터(dq; 최종 CRC 데이터)의 저장이 완료되는 시점(P')과 동시에 제1 데이터(D1)에 대한 유효성 판단이 가능해지게 된다.
따라서, 본 발명의 파워 스택 모니터링 시스템(3)은 데이터 전송시의 버퍼링 및 유효성 검사 시간을 최소화하여 실시간성을 보장할 수 있고, 이를 통해, 파워 스택 자체의 안정성 및 신뢰도를 개선할 수 있다.
또한 FPGA 모듈(100)의 경우, MCU와 달리, 제1 데이터(D1)와 제2 데이터(D2)의 크기가 비정형적인 크기여도 유효성 검사를 할 수 있다.
따라서, 파워 스택 내 구동 모듈의 개수에 따라 데이터의 크기가 변한다 하더라도, 본 발명의 파워 스택 모니터링 시스템(3)은 해당 데이터에 대한 유효성 검사를 수행할 수 있는바, 적용 가능 범위가 넓다는 장점(즉, 적용 가능 제품군이 다양하다)이 있다.
또한 본 발명의 파워 스택 모니터링 시스템(3)은 전술한 유효성 검사시, 패리티 검사(parity check) 또는 검사합(checksum) 방식이 아닌 CRC 방식을 사용함으로써 랜덤 에러(random error)나 버스트 에러(burst error) 검출 능력을 개선할 수 있다.
이하에서는, 도 7을 참조하여, 본 발명의 다른 실시예에 따른 파워 스택에 대해 설명하도록 한다.
도 7은 본 발명의 다른 실시예에 따른 파워 스택을 설명하는 블록도이다.
참고로, 본 발명의 다른 실시예에 따른 파워 스택(4)의 제어 시스템(290)은 본 발명의 일 실시예에 따른 파워 스택 모니터링 시스템(3)과 동일한 구성 요소(FPGA 모듈, 통신 인터페이스 모듈)를 포함하는바, 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 파워 스택(4)은 복수의 파워 소자(PD1~PDn, n은 자연수), 복수의 구동 모듈(DM1~DMn), 제어 시스템(290)을 포함할 수 있다.
구체적으로, 복수의 파워 소자(PD1~PDn)는 전력원을 포함할 수 있고, 복수의 구동 모듈(DM1~DMn)은 복수의 파워 소자(PD1~PDn) 각각을 구동할 수 있다.
또한 제어 시스템(290)은 복수의 구동 모듈(DM1~DMn)을 제어하고, 전술한 파워 스택 모니터링 시스템(3)과 동일한 방법으로 복수의 구동 모듈(DM1~DMn)로부터 제공받은 데이터에 대한 유효성 검사를 수행할 수 있다.
구체적으로, 제어 시스템(290)은 복수의 구동 모듈(DM1~DMn)로부터 각각 데이터 패킷을 수신하는 통신 인터페이스 모듈(400) 및, 통신 인터페이스 모듈(400)로부터 데이터 패킷을 제공받고, 상기 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 FPGA 모듈(300)을 포함할 수 있다.
FPGA 모듈(300)은 통신 인터페이스 모듈(400)로부터 데이터 패킷을 제공받는 입출력부(320)와, 입출력부(320)로부터 제공받은 데이터 패킷을 저장하는 버퍼부(340)와 버퍼부(340)에 데이터 패킷 중 CRC 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 유효성 판단부(360)를 포함할 수 있다.
여기에서, 제어 시스템(290)에 포함되는 통신 인터페이스 모듈(400)과 FPGA 모듈(300)은 전술한 파워 스택 모니터링 시스템(도 4의 3)의 통신 인터페이스 모듈 및 FPGA 모듈과 동일한 기능을 수행할 수 있다.
참고로, 제어 시스템(290)은 도시된 바와 같이, 단일한 구동 모듈이 아닌 복수의 구동 모듈(DM1~DMn)로부터 동시에 다량의 데이터를 제공받는 경우에도, 해당 데이터들에 대한 유효성 검사를 실시간으로 수행할 수 있다.
이는, 다량의 데이터를 동시에 송수신하는 경우가 많은 파워 스택(4)에 있어서 필수적인 요소로, 파워 스택(4) 내 오버헤드 저감 및 통신 속도 개선을 가능하게 한다.
즉, 파워 스택(4)은 제어 시스템(290)을 통해 전술한 유효성 검사를 수행함으로써 파워 스택(4)의 연결상태 및 상태정보, 즉, 각각의 파워 소자(PD1~PDn)의 연결 상태 및 상태 정보를 빠르게 감지할 수 있고, 이를 통해 파워 스택(4)의 신뢰도를 개선할 수 있다.
이하에서는, 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 파워 스택에 대해 설명하도록 한다.
도 8은 본 발명의 또 다른 실시예에 따른 파워 스택을 설명하는 블록도이다.
참고로, 본 발명의 또 다른 실시예에 따른 파워 스택(5)의 제1 제어 시스템(490) 및 제2 제어 시스템(690)은 본 발명의 다른 실시예에 따른 파워 스택(4)과 동일한 구성 요소(복수의 구동 모듈, 복수의 파워 소자, 제어 시스템)를 포함하는바, 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 파워 스택(5)은 복수의 파워 소자(PD1~PDn, n은 자연수), 복수의 구동 모듈(DM1~DMn), 제1 제어 시스템(490), 제2 제어 시스템(690)을 포함할 수 있다.
참고로, 제2 제어 시스템(690)은 제1 제어 시스템(490)에 대해 상위 개념의 제어 시스템이다.
구체적으로, 제1 제어 시스템(490)은 복수의 구동 모듈(DM1~DMn)을 제어하고, 전술한 도 7의 제어 시스템(290)과 동일한 방법으로 복수의 구동 모듈(DM1~DMn)로부터 제공받은 데이터에 대한 유효성 검사를 수행할 수 있다.
또한, 제1 제어 시스템(490)은 복수의 구동 모듈(DM1~DMn)로부터 각각 데이터 패킷을 수신하는 제1 통신 인터페이스 모듈(600) 및, 제1 통신 인터페이스 모듈(600)로부터 데이터 패킷을 제공받고, 상기 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 제1 FPGA 모듈(500)을 포함할 수 있다.
제1 FPGA 모듈(500)은 제1 통신 인터페이스 모듈(600)로부터 데이터 패킷을 제공받는 제1 입출력부(520)와, 제1 입출력부(520)로부터 제공받은 데이터 패킷을 저장하는 제1 버퍼부(540)와 제1 버퍼부(540)에 데이터 패킷 중 CRC 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 제1 유효성 판단부(560)를 포함할 수 있다.
여기에서, 제1 제어 시스템(490)에 포함되는 제1 통신 인터페이스 모듈(600)과 제1 FPGA 모듈(500)은 각각 전술한 제어 시스템(도 7의 290)의 통신 인터페이스 모듈 및 FPGA 모듈과 동일한 기능을 수행할 수 있다.
제2 제어 시스템(690)은 제1 제어 시스템(490)의 상위 개념 제어 시스템으로, 제1 제어 시스템(490)을 제어하는 역할을 할 수 있다.
예를 들어, 복수의 구동 모듈(DM1~DMn) 각각이 슬레이브(slave)에 해당하고, 제1 제어 시스템(490)이 복수의 구동 모듈(DM1~DMn)을 제어하는 마스터(master)에 해당할 수 있으며, 제2 제어 시스템(690)은 마스터에 해당하는 제1 제어 시스템(490)을 제어 및 감시하는 모니터링 시스템에 해당할 수 있다.
구체적으로, 제2 제어 시스템(690)은 제1 제어 시스템(490)으로부터 데이터 패킷을 수신하는 제2 통신 인터페이스 모듈(800) 및, 제2 통신 인터페이스 모듈(800)로부터 데이터 패킷을 제공받고, 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 제2 FPGA 모듈(700)을 포함할 수 있다.
또한 제2 FPGA 모듈(700)은 제2 통신 인터페이스 모듈(800)로부터 데이터 패킷을 제공받는 제2 입출력부(720)와, 제2 입출력부(720)로부터 제공받은 데이터 패킷을 저장하는 제2 버퍼부(740)와 제2 버퍼부(740)에 데이터 패킷 중 CRC 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 제2 유효성 판단부(760)를 포함할 수 있다.
참고로, 제2 통신 인터페이스 모듈(800)은 제1 통신 인터페이스 모듈(600)과 통신할 수 있다.
또한, 제2 제어 시스템(690)에 포함되는 제2 FPGA 모듈(700)은 제1 제어 시스템(490)에 포함되는 제1 FPGA 모듈(500)과 동일한 기능을 수행할 수 있다.
즉, 제2 제어 시스템(690)은, 제1 제어 시스템(490)이 복수의 구동 모듈(DM1~DMn)로부터 제공받은 데이터에 대해 유효성 검사를 수행한 방법과 동일한 방법으로 제1 제어 시스템(490)으로부터 제공받은 데이터에 대한 유효성 검사를 수행할 수 있다.
즉, 파워 스택(5)은 여러 단계의 제어 시스템(490, 690)으로 인해 통신 데이터의 크기가 증가하는 경우에도 전술한 방식으로 유효성 검사를 실시간으로 수행함으로써, 파워 스택(5) 자체에 대한 신뢰도를 개선할 수 있다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (7)

  1. 파워 스택(Power Stack)의 상태를 점검하는 파워 스택 모니터링 시스템에 있어서,
    상기 파워 스택 내의 파워 소자와 연결된 구동 모듈로부터 데이터 패킷을 수신하는 통신 인터페이스 모듈; 및
    상기 통신 인터페이스 모듈로부터 상기 데이터 패킷을 제공받고, 상기 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 FPGA(Field-Programmable Gate Array) 모듈을 포함하고,
    상기 FPGA 모듈은,
    상기 통신 인터페이스 모듈로부터 상기 데이터 패킷을 제공받는 입출력부와,
    상기 입출력부로부터 제공받은 상기 데이터 패킷을 저장하는 버퍼부와,
    상기 버퍼부에 상기 데이터 패킷 중 CRC(Cyclical Redundancy Check) 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 유효성 판단부를 포함하되
    상기 데이터 패킷은 제1 데이터와 제2 데이터를 포함하고,
    상기 버퍼부에는 상기 제1 데이터가 저장된 후 상기 제2 데이터가 저장되고,
    상기 유효성 판단부는,
    상기 버퍼부에 상기 제2 데이터의 최종 CRC 데이터의 저장이 완료되는 동시에 상기 제1 데이터에 대한 유효성판단을 수행하는 파워 스택 모니터링 시스템.
  2. 제1항에 있어서,
    상기 제1 데이터는 상기 CRC 검사 대상 데이터를 적어도 하나 이상 포함하고,
    상기 제2 데이터는 CRC 데이터를 적어도 하나 이상 포함하는
    파워 스택 모니터링 시스템.
  3. 제2항에 있어서,
    상기 버퍼부는 상기 입출력부로부터 제공받은 상기 제1 데이터 및 상기 제2 데이터를 직렬(serial) 방식으로 임시 저장하는
    파워 스택 모니터링 시스템.
  4. 삭제
  5. 삭제
  6. 복수의 파워 소자;
    상기 복수의 파워 소자 각각을 구동하는 복수의 구동 모듈; 및
    상기 복수의 구동 모듈을 제어하는 제1 제어 시스템을 포함하고,
    상기 제1 제어 시스템은,
    상기 복수의 구동 모듈로부터 각각 데이터 패킷을 수신하는 제1 통신 인터페이스 모듈; 및
    상기 제1 통신 인터페이스 모듈로부터 상기 데이터 패킷을 제공받고, 상기 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 제1 FPGA(Field-Programmable Gate Array) 모듈을 포함하고,
    상기 제1 FPGA 모듈은,
    상기 제1 통신 인터페이스 모듈로부터 상기 데이터 패킷을 제공받는 제1 입출력부와,
    상기 제1 입출력부로부터 제공받은 상기 데이터 패킷을 저장하는 제1 버퍼부와,
    상기 제1 버퍼부에 상기 데이터 패킷 중 CRC 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 제1 유효성 판단부를 포함하되
    상기 데이터 패킷은 제1 데이터와 제2 데이터를 포함하고,
    상기 버퍼부에는 상기 제1 데이터가 저장된 후 상기 제2 데이터가 저장되고,
    상기 유효성 판단부는,
    상기 버퍼부에 상기 제2 데이터의 최종 CRC 데이터의 저장이 완료되는 동시에 상기 제1 데이터에 대한 유효성판단을 수행하는
    파워 스택.
  7. 제6항에 있어서,
    상기 제1 제어 시스템을 제어하는 제2 제어 시스템을 더 포함하고,
    상기 제2 제어 시스템은,
    상기 제1 제어 시스템으로부터 데이터 패킷을 수신하는 제2 통신 인터페이스 모듈; 및
    상기 제2 통신 인터페이스 모듈로부터 상기 데이터 패킷을 제공받고, 상기 제공받은 데이터 패킷에 대한 유효성 판단을 수행하는 제2 FPGA(Field-Programmable Gate Array) 모듈을 포함하고,
    상기 제2 FPGA 모듈은,
    상기 제2 통신 인터페이스 모듈로부터 상기 데이터 패킷을 제공받는 제2 입출력부와,
    상기 제2 입출력부로부터 제공받은 상기 데이터 패킷을 저장하는 제2 버퍼부와,
    상기 제2 버퍼부에 상기 데이터 패킷 중 CRC 검사 대상 데이터가 저장될 때마다 상기 저장되는 CRC 검사 대상 데이터에 대한 유효성 검사를 수행하는 제2 유효성 판단부를 포함하는
    파워 스택.
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