KR102117075B1 - 재구성 가능한 이미지 스케일링 회로 - Google Patents

재구성 가능한 이미지 스케일링 회로 Download PDF

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Abstract

재구성 가능한 이미지 스케일링 회로는 수평적 스케일링부, 버퍼부 및 수직적 스케일링 부를 포함한다. 수평적 스케일링부는 입력 이미지 데이터를 수평적으로 스케일링하여 수평 스케일 이미지 데이터를 생성한다. 버퍼부는 복수의 버퍼들 및 매핑 유닛을 포함한다. 버퍼들은 수평 스케일 이미지 데이터를 저장한다. 수직적 스케일링부는 복수의 버퍼들에 저장된 수평 스케일 이미지 데이터의 행들 중에서 참조 행들에 기초하여 출력 이미지 데이터에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여, 수평 스케일 이미지 데이터를 수직적으로 스케일링하여 출력 이미지 데이터를 생성한다. 매핑 유닛은 상기 참조 행들의 개수에 기초하여 참조 행들과 버퍼들 간의 매핑 관계를 변경한다.

Description

재구성 가능한 이미지 스케일링 회로{RECONFIGURABLE IMAGE SCALING CIRCUIT}
본 발명은 이미지 스케일링에 관한 것으로서, 더욱 상세하게는 스케일링의 순서 및 버퍼부의 매핑 구조를 재구성 가능한 이미지 스케일링 회로에 관한 것이다.
최근 모바일 어플리케이션 프로세서를 사용하는 휴대 기기에서 고해상도 디스플레이 및 초고해상도 카메라가 동시에 지원되고 있다. 이에 따라, 외부에서 입력된 저화질의 이미지를 상대적으로 고화질 이미지로 확장(Scale-up)하여 디스플레이하거나, 카메라를 통해 입력된 고화질 이미지를 저화질 이미지로 축소(Scale-down)하여 디스플레이하기 위해 이미지 스케일링 회로가 필요하다.
제한된 리소스(Resource)를 사용하여 다양한 경우에 대해 효과적인 스케일링을 수행할 수 있는 재구성 가능한 이미지 스케일링 회로가 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 다양한 경우에 대해 효과적인 스케일링을 수행할 수 있도록 스케일링의 순서 및 버퍼부의 매핑 구조를 재구성 가능한 이미지 스케일링 회로를 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 재구성 가능한 이미지 스케일링 회로는 수평적 스케일링부, 버퍼부 및 수직적 스케일링 부를 포함한다. 상기 수평적 스케일링부는 입력 이미지 데이터를 수평적으로 스케일링하여 수평 스케일 이미지 데이터를 생성한다. 상기 버퍼부는 복수의 버퍼들 및 매핑 유닛을 포함한다. 상기 버퍼들은 상기 수평 스케일 이미지 데이터를 저장한다. 상기 수직적 스케일링부는 상기 복수의 버퍼들에 저장된 상기 수평 스케일 이미지 데이터의 행들 중에서 참조 행들에 기초하여 출력 이미지 데이터에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여, 상기 수평 스케일 이미지 데이터를 수직적으로 스케일링하여 상기 출력 이미지 데이터를 생성한다. 상기 매핑 유닛은 상기 참조 행들의 개수에 기초하여 상기 참조 행들과 상기 버퍼들 간의 매핑 관계를 변경한다.
일 실시예에 있어서, 상기 재구성 가능한 이미지 스케일링 회로는 상기 참조 행들의 개수를 나타내는 제어 신호를 생성하는 제어부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제어부는 제1 레지스터 및 제2 레지스터를 포함할 수 있다. 상기 제1 레지스터는 사용자 정의 값을 저장할 수 있다. 상기 제2 레지스터는 상기 입력 이미지 데이터의 하나의 행에 포함되는 제1 픽셀 데이터들의 개수 및 상기 출력 이미지 데이터의 하나의 행에 포함되는 제2 픽셀 데이터들의 개수를 저장할 수 있다.
일 실시예에 있어서, 상기 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정될 수 있다.
일 실시예에 있어서, 상기 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수 및 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우, 상기 제1 픽셀 데이터들의 개수가 클수록 상기 참조 행들의 개수는 작아질 수 있다.
일 실시예에 있어서, 상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우, 상기 제2 픽셀 데이터들의 개수가 클수록 상기 참조 행들의 개수는 작아질 수 있다.
일 실시예에 있어서, 상기 제어부는 모드 신호를 저장하는 모드 저장부를 더 포함할 수 있다. 제1 모드 또는 제2 모드는 상기 모드 신호에 기초하여 결정될 수 있다. 상기 제1 모드에서는, 상기 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정될 수 있다. 상기 제2 모드에서는, 상기 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수 및 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다.
재구성 가능한 이미지 스케일링 회로는 버퍼부, 수직적 스케일링부, 수평적 스케일링부 및 제어부를 포함한다. 상기 버퍼부는 복수의 버퍼들 및 매핑 유닛을 포함한다. 상기 제어부는 제1 레지스터 및 제2 레지스터를 포함한다. 상기 제1 레지스터는 사용자 정의 값을 저장한다. 상기 제2 레지스터는 입력 이미지 데이터의 하나의 행에 포함되는 제1 픽셀 데이터들의 개수 및 출력 이미지 데이터의 하나의 행에 포함되는 제2 픽셀 데이터들의 개수를 저장한다. 상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우, 상기 버퍼부는 상기 입력 이미지 데이터를 저장하고, 상기 수직적 스케일링부는 상기 입력 이미지 데이터를 수직적으로 확장하여 수직 확장 이미지 데이터를 생성하고, 상기 수평적 스케일링부는 상기 수직 확장 이미지 데이터를 수평적으로 확장하여 상기 출력 이미지 데이터를 생성한다. 상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우, 상기 수평적 스케일링부는 상기 입력 이미지 데이터를 수평적으로 축소하여 수평 축소 이미지 데이터를 생성하고, 상기 버퍼부는 상기 수평 축소 이미지 데이터를 저장하고, 상기 수직적 스케일링부는 상기 수평 축소 이미지 데이터를 수직적으로 축소하여 상기 출력 이미지 데이터를 생성한다.
일 실시예에 있어서, 상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우, 상기 수직적 스케일링부는 상기 입력 이미지 데이터의 행들 중에서 제1 참조 행들에 기초하여 상기 수직 확장 이미지 데이터에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여 상기 수직 확장 이미지 데이터를 생성하고, 상기 매핑 유닛은 상기 제1 참조 행들의 개수에 기초하여 상기 제1 참조 행들과 상기 버퍼들 간의 매핑 관계를 변경할 수 있다.
일 실시예에 있어서, 상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우, 상기 수직적 스케일링부는 상기 수평 축소 이미지 데이터의 행들 중에서 제2 참조 행들에 기초하여 상기 출력 이미지 데이터에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여 상기 출력 이미지 데이터를 생성하고, 상기 매핑 유닛은 상기 제2 참조 행들의 개수에 기초하여 상기 제2 참조 행들과 상기 버퍼들 간의 매핑 관계를 변경할 수 있다.
일 실시예에 있어서, 상기 제1 참조 행들의 개수 및 상기 제2 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정될 수 있다.
일 실시예에 있어서, 상기 제1 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수에 기초하여 결정되고, 상기 제2 참조 행들의 개수는 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다.
일 실시예에 있어서, 제1 모드에서는, 상기 제1 참조 행들의 개수 및 상기 제2 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정되고, 제2 모드에서는, 상기 제1 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수에 기초하여 결정되고 상기 제2 참조 행들의 개수는 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 제어부는 모드 신호를 저장하는 모드 저장부를 더 포함할 수 있다. 상기 제1 모드 또는 상기 제2 모드는 상기 모드 신호에 기초하여 결정될 수 있다.
본 발명의 실시예들에 따른 재구성 가능한 이미지 스케일링 회로는, 수직적 스케일링에 필요한 참조 행들과 버퍼들 간의 매핑 관계를 변경하여 최적화된 화질을 가지는 출력 이미지 데이터를 생성한다.
본 발명의 실시예들에 따른 재구성 가능한 이미지 스케일링 회로는, 상기 이미지 스케일링 회로가 이미지 확장 회로로 동작하는 경우, 수직적 스케일링의 수행 후 수평적 스케일링의 수행을 통해 보다 큰 출력 이미지 데이터를 생성할 수 있으며, 상기 이미지 스케일링 회로가 이미지의 축소 회로로 동작하는 경우, 수평적 스케일링의 수행 후 수직적 스케일링의 수행을 통해 보다 큰 입력 이미지 데이터를 입력 받을 수 있다.
도 1 및 2는 본 발명의 일 실시들에 따른 재구성 가능한 이미지 스케일링 회로들을 나타내는 블록도들이다.
도 3 및 4는 도 1의 재구성 가능한 이미지 스케일링 회로에 포함되는 수평적 스케일링 회로의 동작을 나타내는 도면들이다.
도 5 내지 7은 도 1의 재구성 가능한 이미지 스케일링 회로에 포함되는 버퍼부의 실시예들을 나타내는 블록도들이다.
도 8은 도 1의 재구성 가능한 이미지 스케일링 회로에 포함되는 제어부가 참조 행들의 개수를 결정하는 방법을 나타내는 순서도이다.
도 9는 본 발명의 실시예들에 따른 재구성 가능한 스케일링 회로가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 재구성 가능한 스케일링 회로가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1 및 2는 본 발명의 일 실시들에 따른 재구성 가능한 이미지 스케일링 회로들을 나타내는 블록도들이다.
도 1을 참조하면, 재구성 가능한 이미지 스케일링 회로(100)는 수평적 스케일링부(HSU; 110), 버퍼부(140), 수직적 스케일링부(VSU; 120) 및 제어부(CONTROL UNIT; 130)를 포함한다. 버퍼부(140)는 복수의 버퍼들(141 내지 156) 및 매핑 유닛(MU)을 포함한다. 제어부(130)는 제1 레지스터(R1), 제2 레지스터(R2) 및 모드 저장부(MSU)를 포함한다.
수평적 스케일링부(HSU)는 입력 이미지 데이터(INPUT IMAGE DATA)를 수평적으로 스케일링하여 수평 스케일 이미지 데이터(HSID)를 생성한다. 상기 수평적 스케일링 방법에 대하여 도 3 및 4를 참조하여 후술한다.
제어부(130)는 참조 행들의 개수를 나타내는 제어 신호(CS1)를 생성한다. 제1 레지스터(R1)는 사용자 정의 값을 저장한다. 제2 레지스터(R2)는 입력 이미지 데이터(INPUT IMAGE DATA)의 하나의 행에 포함되는 제1 픽셀 데이터들의 개수 및 출력 이미지 데이터(OUTPUT IMAGE DATA)의 하나의 행에 포함되는 제2 픽셀 데이터들의 개수를 저장한다. 모드 저장부(MSU)는 모드 신호를 저장한다.
제1 실시예에 있어서, 상기 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정될 수 있다.
제2 실시예에 있어서, 상기 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수 및 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다.
제3 실시예에 있어서, 제1 모드에서는, 상기 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정되고, 제2 모드에서는, 상기 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수 및 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다. 상기 제1 모드 또는 상기 제2 모드는 상기 모드 신호에 기초하여 결정될 수 있다. 제3 실시예에 대하여 도 8을 참조하여 후술한다.
매핑 유닛(MU)은 상기 참조 행들의 개수에 기초하여 상기 참조 행들과 버퍼들(141 내지 156) 간의 매핑 관계를 변경한다. 버퍼부(140)는 버퍼들(141 내지 156)보다 많은 수 혹은 적은 수의 버퍼들을 포함할 수 있다. 매핑 유닛(MU)의 정보에 따라 버퍼들(141 내지 156)은 수평 스케일 이미지 데이터(HSID)를 저장한다. 수평 스케일 이미지 데이터(HSID)의 참조 행들과 버퍼들(141 내지 156)과의 매핑 관계에 대하여 도 5 내지 7을 참조하여 후술한다.
수직적 스케일링부(VSU; 120)는 수평 스케일 이미지 데이터(HSID)의 행들 중에서 참조 행들에 기초하여 출력 이미지 데이터(OUTPUT IMAGE DATA)에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여, 수평 스케일 이미지 데이터(HSID)를 수직적으로 스케일링하여 출력 이미지 데이터(OUTPUT IMAGE DATA)를 생성한다. 상기 수직적 스케일링 방법에 대하여 도 5 내지 7을 참조하여 후술한다.
도 2를 참조하면, 재구성 가능한 이미지 스케일링 회로(200)는 버퍼부(240), 수직적 스케일링부(VSU; 220), 수평적 스케일링부(HSU; 210) 및 제어부(CONTROL UNIT; 230)를 포함한다.
상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우, 즉 재구성 가능한 이미지 스케일링 회로(200)가 입력 이미지 데이터(INPUT IMAGE DATA)를 확장하여 출력 이미지 데이터(OUTPUT IMAGE DATA)를 생성하는 경우, 버퍼부(240)는 입력 이미지 데이터(INPUT IMAGE DATA)를 저장한다. 수직적 스케일링부(VSU)는 입력 이미지 데이터(INPUT IMAGE DATA)를 수직적으로 확장하여 수직 확장 이미지 데이터를 생성한다. 수직적 스케일링부(VSU)는 입력 이미지 데이터(INPUT IMAGE DATA)의 행들 중에서 제1 참조 행들에 기초하여 상기 수직 확장 이미지 데이터에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여 상기 수직 확장 이미지 데이터를 생성한다. 상기 수직적 스케일링 방법에 대하여 도 5 내지 7을 참조하여 후술한다. 매핑 유닛(MU)은 상기 제1 참조 행들의 개수에 기초하여 상기 제1 참조 행들과 버퍼들(241 내지 256) 간의 매핑 관계를 변경할 수 있다. 수평적 스케일링부(HSU)는 상기 수직 확장 이미지 데이터를 수평적으로 확장하여 출력 이미지 데이터(220)를 생성한다. 이 경우, 재구성 가능한 이미지 스케일링 회로(200)는 수평적 스케일링부(HSU)의 수행 후 수직적 스케일링부(VSU)의 수행이 이루어지는 경우보다 큰 출력 이미지 데이터(OUTPUT IMAGE DATA)를 생성할 수 있다.
상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우, 즉 재구성 가능한 이미지 스케일링 회로(200)가 입력 이미지 데이터(INPUT IMAGE DATA)를 축소하여 출력 이미지 데이터(OUTPUT IMAGE DATA)를 생성하는 경우, 수평적 스케일링부(HSU)는 입력 이미지 데이터(INPUT IMAGE DATA)를 수평적으로 축소하여 수평 축소 이미지 데이터를 생성한다. 버퍼부(240)는 상기 수평 축소 이미지 데이터를 저장한다. 수직적 스케일링부(VSU)는 상기 수평 축소 이미지 데이터를 수직적으로 축소하여 출력 이미지 데이터(OUTPUT IMAGE DATA)를 생성한다. 수직적 스케일링부(VSU)는 상기 수평 축소 이미지 데이터의 행들 중에서 제2 참조 행들에 기초하여 출력 이미지 데이터(OUTPUT IMAGE DATA)에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여 출력 이미지 데이터(OUTPUT IMAGE DATA)를 생성한다. 상기 수직적 스케일링 방법에 대하여 도 5 내지 7을 참조하여 후술한다. 매핑 유닛(MU)은 상기 제2 참조 행들의 개수에 기초하여 상기 제2 참조 행들과 버퍼들(241 내지 256) 간의 매핑 관계를 변경할 수 있다. 이 경우, 재구성 가능한 이미지 스케일링 회로(200)는 수직적 스케일링부(VSU)의 수행 후 수평적 스케일링부(HSU)의 수행이 이루어지는 경우보다 큰 입력 이미지 데이터(INPUT IMAGE DATA)를 입력받을 수 있다.
제어부(230)는 제1 레지스터(R1), 제2 레지스터(R2) 및 모드 저장부(MSU)를 포함한다. 제1 레지스터(R1)는 사용자 정의 값을 저장한다. 제2 레지스터(R2)는 입력 이미지 데이터(INPUT IMAGE DATA)의 하나의 행에 포함되는 제1 픽셀 데이터들의 개수 및 출력 이미지 데이터(OUTPUT IMAGE DATA)의 하나의 행에 포함되는 제2 픽셀 데이터들의 개수를 저장한다. 모드 저장부(MSU)는 모드 신호를 저장한다. 제어부(130)는 상기 제1 참조 행들의 개수 또는 상기 제2 참조 행들의 개수를 나타내는 제어 신호(CS2)를 생성한다.
제1 실시예에서, 상기 제1 참조 행들의 개수 및 상기 제2 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정될 수 있다.
제2 실시예에서, 상기 제1 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수에 기초하여 결정되고, 상기 제2 참조 행들의 개수는 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다.
제3 실시예에서, 제1 모드에서는, 상기 제1 참조 행들의 개수 및 상기 제2 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정되고, 제2 모드에서는, 상기 제1 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수에 기초하여 결정되고 상기 제2 참조 행들의 개수는 상기 제2 픽셀 데이터들의 개수에 기초하여 결정될 수 있다. 상기 제1 모드 또는 상기 제2 모드는 상기 모드 신호에 기초하여 결정될 수 있다. 제3 실시예에 대하여 도 8을 참조하여 후술한다.
도 3 및 4는 도 1의 재구성 가능한 이미지 스케일링 회로에 포함되는 수평적 스케일링 회로의 동작을 나타내는 도면들이다.
제1 실시예로, 도 3이 도 1의 재구성 가능한 이미지 스케일링 회로(100)에 포함되는 수평적 스케일링 회로(110)의 동작을 나타내는 경우, 제1 행(310)은 도 1의 재구성 가능한 이미지 스케일링 회로(100)의 입력 이미지 데이터(INPUT IMAGE DATA)에 포함되는 하나의 행일 수 있고, 제2 행(330)은 제1 행(310)에 상응하는, 도 1의 재구성 가능한 이미지 스케일링 회로(100)의 수평 스케일 이미지 데이터(HSID)에 포함되는 하나의 행일 수 있다.
제2 실시예로, 도 3이 도 2의 재구성 가능한 이미지 스케일링 회로(200)가 이미지 확대 회로로 동작할 때, 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 수평적 스케일링 회로(210)의 동작을 나타내는 경우, 제1 행(310)은 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 수직 스케일 이미지 데이터에 포함되는 하나의 행일 수 있고, 제2 행(330)은 제1 행(310)에 상응하는, 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 출력 이미지 데이터(OUTPUT IMAGE DATA)에 포함되는 하나의 행일 수 있다.
제3 실시예로, 도 3이 도 2의 재구성 가능한 이미지 스케일링 회로(200)가 이미지 축소 회로로 동작할 때, 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 수평적 스케일링 회로(210)의 동작을 나타내는 경우, 제1 행(310)은 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 입력 이미지 데이터(INPUT IMAGE DATA)에 포함되는 하나의 행일 수 있고, 제2 행(330)은 제1 행(310)에 상응하는, 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 수평 스케일 이미지 데이터에 포함되는 하나의 행일 수 있다.
도 3을 참조하면, 제1 행(310)은 픽셀 데이터들(311 내지 322)을 포함할 수 있다. 제2 행(330)은 픽셀 데이터들(331 내지 348)을 포함할 수 있다. 도 3은 제1 행(310)을 확장하여 제2 행(330)을 생성하는 과정을 나타낸다.
제2 행(330)에 포함되는 픽셀 데이터를 생성하기 위해 일반적으로 8개, 10개 또는 12개의 인접한 제1 행(310)에 포함되는 픽셀 데이터를 참조할 수 있다. 이를 각각 수평 8 탭 스케일링, 수평 10 탭 스케일링 또는 수평 12 탭 스케일링이라고 부른다.
예를 들어, 제2 행(330)에 포함되는 픽셀 데이터(339)를 스케일링하기 위해, 수평 8 탭 스케일링의 경우 제1 픽셀 데이터들(313 내지 320)을 참조하고, 수평 10 탭 스케일링의 경우 제2 픽셀 데이터들(312 내지 321)을 참조하고, 수평 12 탭 스케일링의 경우 제3 픽셀 데이터들(311 내지 322)을 참조한다.
제2 행(330)에 포함되는 나머지 픽셀들(331 내지 338 및 340 내지 348)의 수평 스케일링은 픽셀 데이터(339)의 수평 스케일링에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 4를 참조하면, 제3 행(410)은 제1 행(310)에 대응되고, 제4 행(430)은 제2 행(330)에 대응된다. 제3 행(410)은 픽셀 데이터들(411 내지428)을 포함할 수 있다. 제4 행(430)은 픽셀 데이터들(431 내지 442)을 포함할 수 있다. 도 4는 제3 행(410)을 축소하여 제4 행(430)을 생성하는 과정을 나타낸다.
예를 들어, 제4 행(430)에 포함되는 픽셀 데이터(436)를 스케일링하기 위해, 수평 8 탭 스케일링의 경우 제1 픽셀 데이터들(415 내지 422)을 참조하고, 수평 10 탭 스케일링의 경우 제2 픽셀 데이터들(416 내지 423)을 참조하고, 수평 12 탭 스케일링의 경우 제3 픽셀 데이터들(417 내지 424)을 참조한다.
제4 행(430)에 포함되는 나머지 픽셀들(431 내지 435 및 437 내지 442)의 수평 스케일링은 픽셀 데이터(436)의 수평 스케일링에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 5 내지 7은 도 1의 재구성 가능한 이미지 스케일링 회로에 포함되는 버퍼부의 실시예들을 나타내는 블록도들이다.
제1 실시예로, 도 5 내지 7이 도 1의 재구성 가능한 이미지 스케일링 회로(100)에 포함되는 수직적 스케일링 회로(120)의 동작을 나타내는 경우, 제1 참조 행(161a, 161b 또는 161c)은 도 1의 재구성 가능한 이미지 스케일링 회로(100)의 수평 스케일 이미지 데이터(HSID)에 포함되는 하나의 행일 수 있고, 결과 행(171a, 171b 또는 171c)은 도 1의 재구성 가능한 이미지 스케일링 회로(100)의 출력 이미지 데이터(OUTPUT IMAGE DATA)에 포함되는 하나의 행일 수 있다.
제2 실시예로, 도 5 내지 7이 도 2의 재구성 가능한 이미지 스케일링 회로(200)가 이미지 확대 회로로 동작할 때, 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 수직적 스케일링 회로(220)의 동작을 나타내는 경우, 제1 참조 행(161a, 161b 또는 161c)은 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 입력 이미지 데이터(INPUT IMAGE DATA)에 포함되는 하나의 행일 수 있고, 결과 행(171a, 171b 또는 171c)은 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 수직 스케일 이미지 데이터에 포함되는 하나의 행일 수 있다.
제3 실시예로, 도 3이 도 2의 재구성 가능한 이미지 스케일링 회로(200)가 이미지 축소 회로로 동작할 때, 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 수직적 스케일링 회로(220)의 동작을 나타내는 경우, 제1 참조 행(161a, 1651b 또는 161c)은 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 수평 스케일 이미지 데이터에 포함되는 하나의 행일 수 있고, 결과 행(171a, 171b 또는 171c)은 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 출력 이미지 데이터(OUTPUT IMAGE DATA)에 포함되는 하나의 행일 수 있다.
도 5를 참조하면, 버퍼부(140a)는 16개의 버퍼들(141 내지 156)을 포함할 수 있다. 버퍼들(141 내지 156)의 각각은 N개의 픽셀 데이터를 저장할 수 있다.
제2 참조 행(162a)은 제1 참조 행(161a)을 포함하는 이미지 데이터 내에서 제1 참조 행(161a)보다 한 픽셀 아래에 위치하는 행이다. 제3 참조 행(163a)은 제1 참조 행(161a)을 포함하는 이미지 데이터 내에서 제1 참조 행(161a)보다 2 픽셀 아래에 위치하는 행이다. 제4 참조 행(164a)은 제1 참조 행(161a)을 포함하는 이미지 데이터 내에서 제1 참조 행(161a)보다 3 픽셀 아래에 위치하는 행이다.
제1 참조 행(161a)은 제1 픽셀 데이터(A1) 내지 제N 픽셀 데이터(AN), 제N+1 픽셀 데이터(B1) 내지 제2N 픽셀 데이터(BN), 제2N+1 픽셀 데이터(C1) 내지 제3N 픽셀 데이터(CN), 제3N+1 픽셀 데이터(D1) 내지 제4N 픽셀 데이터(DN)를 포함한다. 제1 참조 행(161a)은 하나의 버퍼에 저장될 수 없으므로, 제1 픽셀 데이터(A1) 내지 제N 픽셀 데이터(AN)는 제1 버퍼(141)에 저장되고, 제N+1 픽셀 데이터(B1) 내지 제2N 픽셀 데이터(BN)는 제2 버퍼(142)에 저장되고, 제2N+1 픽셀 데이터(C1) 내지 제3N 픽셀 데이터(CN)는 제3 버퍼(143)에 저장되고, 제3N+1 픽셀 데이터(D1) 내지 제4N 픽셀 데이터(DN)는 제4 버퍼(144)에 저장된다. 제2 참조 행(162a), 제3 참조 행(163a) 및 제4 참조 행(164a)과 버퍼들(145 내지 156)의 매핑 관계는 제1 참조 행(161a)과 버퍼들(141 내지 144)의 매핑 관계에 기초하여 이해할 수 있으므로 설명을 생략한다. 상기 매핑 관계들은 도 1의 재구성 가능한 이미지 스케일링 회로(100)에 포함되는 매핑 유닛(MU) 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 매핑 유닛(MU)에 저장되어 있을 수 있다.
이 경우, 참조 행들의 개수는 4로 결정된다. 수직적 스케일링부(120)또는 수직적 스케일링부(220)는 제1 참조 행(161a), 제2 참조 행(162a), 제3 참조 행(163a) 및 제4 참조 행(164a)을 참조하여 수직 4 탭 스케일링하여 제1 결과 행(171a)을 생성한다. 제1 결과 행(171a)은 제1 결과 픽셀 데이터(Q1) 내지 제N 결과 픽셀 데이터(QN), 제N+1 결과 픽셀 데이터(R1) 내지 제2N 결과 픽셀 데이터(RN), 제2N+1 결과 픽셀 데이터(S1) 내지 제3N 결과 픽셀 데이터(SN), 제3N+1 결과 픽셀(T1) 내지 제4N 결과 픽셀(TN)을 포함한다.
더욱 자세하게는, 수직적 스케일링부(120) 또는 수직적 스케일링부(220)는 수직 4 탭 스케일링을 통해 동일한 열(181a)에 존재하는 픽셀 데이터들(A1, E1, I1, M1)을 참조하여 제1 결과 행(171a)에 포함된 제1 결과 픽셀 데이터(Q1)를 생성한다. 제1 결과 행(171a)에 포함된 나머지 결과 픽셀 데이터들에 대한 설명은 생략한다.
도 6을 참조하면, 제2 참조 행(162b)은 제1 참조 행(161b)을 포함하는 이미지 데이터 내에서 제1 참조 행(161b)보다 한 픽셀 아래에 위치하는 행이다. 제3 참조 행(163b)은 제1 참조 행(161b)을 포함하는 이미지 데이터 내에서 제1 참조 행(161b)보다 2 픽셀 아래에 위치하는 행이다. 제4 참조 행(164b), 제5 참조 행(165b), 제6 참조 행(166b), 제7 참조 행(167b) 및 제8 참조 행(168b)에 대한 설명은 생략한다.
제1 참조 행(161b)은 제1 픽셀 데이터(A1) 내지 제N 픽셀 데이터(AN), 제N+1 픽셀 데이터(B1) 내지 제2N 픽셀 데이터(BN)를 포함한다. 제1 참조 행(161b)은 하나의 버퍼에 저장될 수 없으므로, 제1 픽셀 데이터(A1) 내지 제N 픽셀 데이터(AN)는 제1 버퍼(141)에 저장되고, 제N+1 픽셀 데이터(B1) 내지 제2N 픽셀 데이터(BN)는 제2 버퍼(142)에 저장된다. 제2 참조 행(162b), 제3 참조 행(163b), 제4 참조 행(164b), 제5 참조 행(165b), 제6 참조 행(166b), 제7 참조 행(167b) 및 제8 참조 행(168b)과 버퍼들(143 내지 156)의 매핑 관계는 제1 참조 행(161b)과 버퍼들(141, 142)의 매핑 관계에 기초하여 이해할 수 있으므로 설명을 생략한다. 상기 매핑 관계들은 도 1의 재구성 가능한 이미지 스케일링 회로(100)에 포함되는 매핑 유닛(MU) 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 매핑 유닛(MU)에 저장되어 있을 수 있다.
이 경우, 참조 행들의 개수는 8로 결정된다. 수직적 스케일링부(120)또는 수직적 스케일링부(220)는 제1 참조 행(161b) 내지 제8 참조 행(168b)을 참조하여 수직 8 탭 스케일링하여 제1 결과 행(171b)을 생성한다. 제1 결과 행(171b)은 제1 결과 픽셀 데이터(Q1) 내지 제N 결과 픽셀 데이터(QN), 제N+1 결과 픽셀 데이터(R1) 내지 제2N 결과 픽셀 데이터(RN)를 포함한다.
더욱 자세하게는, 수직적 스케일링부(120) 또는 수직적 스케일링부(220)는 수직 8 탭 스케일링을 통해 동일한 열(181b)에 존재하는 픽셀 데이터들(A1, C1, E1, G1, I1, K1, M1, O1)을 참조하여 제1 결과 행(171b)에 포함된 제1 결과 픽셀 데이터(Q1)를 생성한다. 제1 결과 행(171b)에 포함된 나머지 결과 픽셀 데이터들에 대한 설명은 생략한다.
제1 결과 행(171b)에 포함된 2N 개의 픽셀 데이터들의 각각은 수직 8 탭 스케일링을 수행하였으므로, 수직 4 탭 스케일링을 수행한 제1 결과 행(171a)에 포함된 4N 개의 픽셀 데이터들의 각각보다 화질이 좋다.
도 7을 참조하면, 제1 참조 행(161c)은 제1 픽셀 데이터(A1) 내지 제N 픽셀 데이터(AN)를 포함한다. 제1 참조 행(161c)은 제1 버퍼(141)에 저장된다. 제2 참조 행(162c)은 제1 픽셀 데이터(B1) 내지 제N 픽셀 데이터(BN)를 포함한다. 제2 참조 행(162c)은 제2 버퍼(142)에 저장된다. 제3 참조 행 내지 제8 참조 행(163c), 제9 참조 행(164c) 내지 제15 참조 행(165c) 및 제16 참조 행(166c)과 나머지 버퍼들과의 관계는 제1 참조 행(161c)과 제1 버퍼(141)의 매핑 관계에 기초하여 이해할 수 있으므로 설명을 생략한다. 상기 매핑 관계들은 도 1의 재구성 가능한 이미지 스케일링 회로(100)에 포함되는 매핑 유닛(MU) 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 포함되는 매핑 유닛(MU)에 저장되어 있을 수 있다.
이 경우, 참조 행들의 개수는 16으로 결정된다. 수직적 스케일링부(120) 또는 수직적 스케일링부(220)는 제1 참조 행(161c) 내지 제16 참조 행(166c)을 참조하여 수직 16 탭 스케일링하여 제1 결과 행(171c)을 생성한다. 제1 결과 행(171c)은 제1 결과 픽셀 데이터(Q1) 내지 제N 결과 픽셀 데이터(QN)를 포함한다.
더욱 자세하게는, 수직적 스케일링부(120) 또는 수직적 스케일링부(220)는 수직 16 탭 스케일링을 통해 동일한 열(181c)에 존재하는 픽셀 데이터들(A1, B1 내지 H1, I1 내지 O1, P1)을 참조하여 제1 결과 행(171c)에 포함된 제1 결과 픽셀 데이터(Q1)를 생성한다. 제1 결과 행(171c)에 포함된 나머지 결과 픽셀 데이터들에 대한 설명은 생략한다.
제1 결과 행(171c)에 포함된 N 개의 픽셀 데이터들의 각각은 수직 16 탭 스케일링을 수행하였으므로, 수직 4 탭 스케일링을 수행한 제1 결과 행(171a)에 포함된 4N 개의 픽셀 데이터들의 각각 또는 수직 8 탭 스케일링을 수행한 제1 결과 행(171b)에 포함된 2N 개의 픽셀 데이터들의 각각보다 화질이 좋다.
도 8은 도 1의 재구성 가능한 이미지 스케일링 회로에 포함되는 제어부가 참조 행들의 개수를 결정하는 방법을 나타내는 순서도이다. 도 8의 순서도는 재구성 가능한 이미지 스케일링 회로(100)에 포함된 버퍼가 16개이고, 상기 버퍼가 저장할 수 있는 픽셀 데이터의 수가 N개인 경우의 실시예이다.
도 8을 참조하면, 모드 저장부(133)에 저장된 모드 신호가 비활성화되어 상기 참조 행들의 개수가 정해져 있는 경우(S110: YES), 이를 제1 모드라 칭하고, 상기 참조 행들의 개수는 제1 레지스터(131)에 저장된 사용자 정의 값에 의해 결정될 수 있다. 도 8은 상기 사용자 정의 값이 최소 참조 행들의 개수인 4의 값으로 저장되어 있는 경우를 도시하고 있기 때문에, 상기 참조 행들의 개수가 정해져 있는 경우(S110: YES), 상기 참조 행들의 개수는 최소 참조 행들의 개수(4)로 결정된다(S140). 상기 참조 조 행들의 개수가 4인 경우, 버퍼부(140)는 도 5의 버퍼부(140a)로 재구성된다.
모드 저장부(133)에 저장된 모드 신호가 활성화되어 상기 참조 행들의 개수가 정해져 있지 않은 경우(S110: NO), 이를 제2 모드라 칭하고, 상기 참조 행들의 개수는 제2 레지스터(132)에 저장된 제1 픽셀 데이터들의 개수 (INPUT IMAGE WIDTH) 및 제2 픽셀 데이터들의 개수(OUTPUT IMAGE WIDTH)에 기초하여 결정될 수 있다.
제1 픽셀 데이터들의 개수(INPUT IMAGE WIDTH)가 제2 픽셀 데이터들의 개수(OUTPUT IMAGE WIDTH)보다 작은 경우, 즉 도 1의 재구성 가능한 이미지 스케일링 회로(100)가 이미지 확장 회로로 동작(EXPAND)하는 경우, 제1 픽셀 데이터들의 개수(INPUT IMAGE WIDTH)가 클수록 참조 행들의 개수는 작아질 수 있다. 제1 픽셀 데이터들의 개수(INPUT IMAGE WIDTH)가 제2 픽셀 데이터들의 개수(OUTPUT IMAGE WIDTH)보다 큰 경우, 즉 도 1의 재구성 가능한 이미지 스케일링 회로(100)가 이미지 축소 회로로 동작(REDUCE)하는 경우, 제2 픽셀 데이터들의 개수(OUTPUT IMAGE WIDTH)가 클수록 참조 행들의 개수는 작아질 수 있다.
자세하게는, 상기 참조 행들의 개수가 정해져 있지 않고(S110: NO), 도 1의 재구성 가능한 이미지 스케일링 회로(100)가 이미지 확장 회로로 동작(EXPAND)하고 제1 픽셀 데이터들의 개수(INPUT IMAGE WIDTH)가 버퍼가 저장할 수 있는 픽셀 데이터의 수인 N 이하이거나, 도 1의 재구성 가능한 이미지 스케일링 회로(100)가 이미지 축소 회로로 동작(REDUCE)하고 제2 픽셀 데이터들의 개수(OUTPUT IMAGE WIDTH)가 N 이하인 경우(S120: YES), 상기 참조 행들의 개수는 최대 참조 행들의 개수(16)로 결정된다(S160). 상기 참조 조 행들의 개수가 16인 경우, 버퍼부(140)는 도 7의 버퍼부(140c)로 재구성 된다.
그 외 경우(S120: NO)에, 도 1의 재구성 가능한 이미지 스케일링 회로(100)가 이미지 확장 회로로 동작(EXPAND)하고 제1 픽셀 데이터들의 개수(INPUT IMAGE WIDTH)가 2N 이하이거나, 도 1의 재구성 가능한 이미지 스케일링 회로(100)가 이미지 축소 회로로 동작(REDUCE)하고 제2 픽셀 데이터들의 개수(OUTPUT IMAGE WIDTH)가 2N 이하인 경우(S130: YES), 상기 참조 행들의 개수는 중간 참조 행들의 개수(8)로 결정된다(S150). 상기 참조 조 행들의 개수가 8인 경우, 버퍼부(140)는 도 6의 버퍼부(140b)로 재구성 된다. 그 외 경우(S130: NO)에 상기 참조 행들의 개수는 최소 참조 행들의 개수(4)로 결정된다(S140). 상기 참조 조 행들의 개수가 4인 경우, 버퍼부(140)는 도 5의 버퍼부(140a)로 재구성 된다.
도 8의 순서도는 상기 설명에 기초하여 도 2의 재구성 가능한 이미지 스케일링 회로(200)에도 적용 가능하다. 제어부(130)가 참조 행들의 개수를 결정하는 방법은 도 8의 순서도 외에도 다양한 방법이 있을 수 있다.
도 9는 본 발명의 실시예들에 따른 재구성 가능한 스케일링 회로가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 9를 참조하면, 모바일 시스템(700)은 어플리케이션 프로세서(710), 통신(Connectivity)부(720), 사용자 인터페이스(730), 비휘발성 메모리 장치(NVM)(740), 메모리 장치(750), 버스(770) 및 파워 서플라이(760)를 포함한다. 실시예에 따라, 모바일 시스템(700)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(710)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(710)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(710)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(710)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
어플리케이션 프로세서(710)는 도 1의 재구성 가능한 이미지 스케일링 회로(100) 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)를 하드웨어로서 포함할 수 있다. 어플리케이션 프로세서(710)는 도 1의 재구성 가능한 이미지 스케일링 회로(100)의 기능 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 기능을 소프트웨어적으로 수행할 수 있다. 도 1의 재구성 가능한 이미지 스케일링 회로(100) 및 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 대하여 도 1 및 2를 참조하여 전술하였으므로 설명을 생략한다.
통신부(720)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(720)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(720)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(750)는 어플리케이션 프로세서(710)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(750)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(750)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다
비휘발성 메모리 장치(740)는 모바일 시스템(700)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(740)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(730)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(760)는 모바일 시스템(700)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(700)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(700) 또는 모바일 시스템(700)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 10은 본 발명의 실시예들에 따른 재구성 가능한 스케일링 회로가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 10을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(IOH)(820), 입출력 콘트롤러 허브(ICH)(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 12에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 콘트롤러(MEMORY CONTROLLER; 811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 콘트롤러(811)는 집적 메모리 콘트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 콘트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스(IF)는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 콘트롤러(811)를 포함하는 입출력 허브(820)는 메모리 콘트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
프로세서(810)는 도 1의 재구성 가능한 이미지 스케일링 회로(100) 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)를 하드웨어로서 포함할 수 있다. 프로세서(710)는 도 1의 재구성 가능한 이미지 스케일링 회로(100)의 기능 또는 도 2의 재구성 가능한 이미지 스케일링 회로(200)의 기능을 소프트웨어적으로 수행할 수 있다. 도 1의 재구성 가능한 이미지 스케일링 회로(100) 및 도 2의 재구성 가능한 이미지 스케일링 회로(200)에 대하여 도 1 및 2를 참조하여 전술하였으므로 설명을 생략한다.
메모리 모듈(840)은 메모리 콘트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(841)을 포함할 수 있다. 메모리 장치들(841) 각각에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치들(841) 각각은 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 22에는 하나의 입출력 허브(820)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(850)는 입출력 허브(820) 외부에 위치할 수도 있고 입출력 허브(820)의 내부에 위치할 수도 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 콘트롤러(811) 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 콘트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 콘트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 콘트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 콘트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 콘트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 콘트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 콘트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(810), 입출력 허브(820) 및 입출력 콘트롤러 허브(830) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 스케일링 회로를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 스케일링 회로를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera) 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입력 이미지 데이터를 수평적으로 스케일링하여 수평 스케일 이미지 데이터를 생성하는 수평적 스케일링부;
    상기 수평 스케일 이미지 데이터를 저장하는 복수의 버퍼들 및 매핑 유닛을 포함하는 버퍼부; 및
    상기 복수의 버퍼들에 저장된 상기 수평 스케일 이미지 데이터의 행들 중에서 참조 행들에 기초하여 출력 이미지 데이터에 포함되는 하나의 행을 생성하는 수직적 스케일링 방법에 기초하여, 상기 수평 스케일 이미지 데이터를 수직적으로 스케일링하여 상기 출력 이미지 데이터를 생성하는 수직적 스케일링부를 포함하고,
    상기 매핑 유닛은, 상기 참조 행들의 개수에 기초하여 상기 참조 행들과 상기 버퍼들 간의 매핑 관계를 변경하고,
    상기 참조 행들의 개수는 상기 수직적 스케일링 방법의 탭의 값에 해당하는 재구성 가능한 이미지 스케일링 회로(Reconfigurable image scaling circuit).
  2. 제1 항에 있어서,
    상기 참조 행들의 개수를 나타내는 제어 신호를 생성하는 제어부를 더 포함하는 재구성 가능한 이미지 스케일링 회로.
  3. 제2 항에 있어서, 상기 제어부는,
    사용자 정의 값을 저장하는 제1 레지스터; 및
    상기 입력 이미지 데이터의 하나의 행에 포함되는 제1 픽셀 데이터들의 개수 및 상기 출력 이미지 데이터의 하나의 행에 포함되는 제2 픽셀 데이터들의 개수를 저장하는 제2 레지스터를 포함하는 것을 특징으로 하는 재구성 가능한 이미지 스케일링 회로.
  4. 제3 항에 있어서,
    상기 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정되는 것을 특징으로 하는 재구성 가능한 이미지 스케일링 회로.
  5. 제3 항에 있어서,
    상기 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수 및 상기 제2 픽셀 데이터들의 개수에 기초하여 결정되는 것을 특징으로 하는 재구성 가능한 이미지 스케일링 회로.
  6. 제5 항에 있어서,
    상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우, 상기 제1 픽셀 데이터들의 개수가 클수록 상기 참조 행들의 개수는 작아지는 것을 특징으로 하는 재구성 가능한 이미지 스케일링 회로.
  7. 제5 항에 있어서,
    상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우, 상기 제2 픽셀 데이터들의 개수가 클수록 상기 참조 행들의 개수는 작아지는 것을 특징으로 하는 재구성 가능한 이미지 스케일링 회로.
  8. 제3 항에 있어서,
    상기 제어부는 모드 신호를 저장하는 모드 저장부를 더 포함하고,
    제1 모드 또는 제2 모드는 상기 모드 신호에 기초하여 결정되고,
    상기 제1 모드에서는, 상기 참조 행들의 개수는 상기 사용자 정의 값에 의해 결정되고,
    상기 제2 모드에서는, 상기 참조 행들의 개수는 상기 제1 픽셀 데이터들의 개수 및 상기 제2 픽셀 데이터들의 개수에 기초하여 결정되는 것을 특징으로 하는 재구성 가능한 이미지 스케일링 회로.
  9. 복수의 버퍼들 및 매핑 유닛을 포함하는 버퍼부;
    수직적 스케일링부;
    수평적 스케일링부; 및
    사용자 정의 값을 저장하는 제1 레지스터 및 입력 이미지 데이터의 하나의 행에 포함되는 제1 픽셀 데이터들의 개수 및 출력 이미지 데이터의 하나의 행에 포함되는 제2 픽셀 데이터들의 개수가 저장된 제2 레지스터를 포함하는 제어부를 포함하고,
    상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우, 상기 버퍼부는 상기 입력 이미지 데이터를 저장하고, 상기 수직적 스케일링부는 상기 입력 이미지 데이터를 수직적으로 확장하여 수직 확장 이미지 데이터를 생성하고, 상기 수평적 스케일링부는 상기 수직 확장 이미지 데이터를 수평적으로 확장하여 상기 출력 이미지 데이터를 생성하고,
    상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우, 상기 수평적 스케일링부는 상기 입력 이미지 데이터를 수평적으로 축소하여 수평 축소 이미지 데이터를 생성하고, 상기 버퍼부는 상기 수평 축소 이미지 데이터를 저장하고, 상기 수직적 스케일링부는 상기 수평 축소 이미지 데이터를 수직적으로 축소하여 상기 출력 이미지 데이터를 생성하고,
    상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 작은 경우,
    상기 수직적 스케일링부는 상기 입력 이미지 데이터의 행들 중에서 제1 참조 행들에 기초하여 상기 수직 확장 이미지 데이터에 포함되는 하나의 행을 생성하는 제1 수직적 스케일링 방법에 기초하여 상기 수직 확장 이미지 데이터를 생성하고, 상기 매핑 유닛은 상기 제1 참조 행들의 개수에 기초하여 상기 제1 참조 행들과 상기 버퍼들 간의 매핑 관계를 변경하고,
    상기 제1 픽셀 데이터들의 개수가 상기 제2 픽셀 데이터들의 개수보다 큰 경우,
    상기 수직적 스케일링부는 상기 수평 축소 이미지 데이터의 행들 중에서 제2 참조 행들에 기초하여 상기 출력 이미지 데이터에 포함되는 하나의 행을 생성하는 제2 수직적 스케일링 방법에 기초하여 상기 출력 이미지 데이터를 생성하고, 상기 매핑 유닛은 상기 제2 참조 행들의 개수에 기초하여 상기 제2 참조 행들과 상기 버퍼들 간의 매핑 관계를 변경하고,
    상기 제1 참조 행들의 개수는 상기 제1 수직적 스케일링 방법의 텝의 값에 해당하는 재구성 가능한 이미지 스케일링 회로(Reconfigurable image scaling circuit).
  10. 삭제
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