KR102114872B1 - 타임 슬롯 동기화를 구현하는 방법 및 장치 - Google Patents

Abstract

본 발명에서는 타임 슬롯 동기화를 구현하는 방법 및 장치를 제공하는 바, 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하는 것이 포함된다. 본 발명의 실시예의 방안을 통하여, 노드 설계 시 FDL을 고려할 필요가 없어, 노드의 설계를 간략화하고, 동기화의 시간 정밀도를 향상시키고 또한 광 효율에 대하여 손실을 주지 않는다.

Description

타임 슬롯 동기화를 구현하는 방법 및 장치{Method and Device for Implementing Timeslot Synchronization}

본 발명은 광 네트워크 기술에 관한 것으로서, 특히 광 버스트 전송 네트워크(OBTN, Optical Burst Transport Network)에 사용되는 타임 슬롯 동기화를 구현하는 방법 및 장치에 관한 것이다.

전세계의 데이터 트래픽은 폭발적으로 증가하고, 비디오와 스트림 미디어 서비스를 대표로 하는 새로운 서비스의 빠른 발전으로 인하여, 동적, 높은 대역폭 및 고품질 요구의 데이터 서비스가 네트워크 트래픽의 주체로 되고 있고, 또한 네트워크로 하여금 패킷화로 발전하도록 한다. 전송 네트워크 방면에서, 전통적인 동기 디지털 계층(SDH, Synchronous Digital Hierarchy) 회로 스위칭 네트워크로부터 다중 서비스 접속 기능이 구비된 SDH를 기반으로 하는 다중 서비스 전송 플랫폼(MSTP, Multi-Service Transfer Platform)으로 발전하였고, 또한 점차적으로 오늘의 패킷 전송 네트워크(PTN, Packet Transport Network)으로 발전하였으며, 이는 바로 네트워크 트래픽 데이트화 발전의 결과이다. 그 원인을 알아보면, 회로 스위칭 네트워크는 단지 강성 채널과 거친 입도의 스위칭만 제공하고, 데이터 서비스의 다이나믹성과 돌발성 요구를 만족시킬 수 없으나, 패킷 스위칭 네트워크의 유연성 채널과 통계 멀티플렉싱 특성은 자연적으로 데이터 서비스에 적응된다. 하지만 관련 기술의 패킷 스위칭은 기본상 전기 계층을 기반으로 처리하는 것으로서, 원가가 높고 에너지 소모가 크며, 트래픽이 빠르게 증가함에 따라 이의 처리 장애가 날로 두드러져 향후 네트워크의 고속, 유연, 낮은 원가 및 낮은 에너지 소모의 요구에 적응하기 어렵다. 광 네트워크는 원가가 낮고 에너지 소모가 낮으며 고속, 대용량의 장점을 갖고 있으나, 전통적인 광 회로 스위칭 네트워크(예를 들면 파장 분할 멀티플렉싱(WDM, Wavelength Division Multiplexing)과 광전송 네트워크(OTN, Optical Transport Network)는 단지 큰 입도의 강성 채널만 제공할 수 있고, 전기 패킷 스위칭의 유연성이 모자라, 데이터 서비스를 효과적으로 베어링할 수 없다.

접속 네트워크 중에서, 기가비트 수동 광 네트워크(GPON, Gigabit-Capable Passive Optical Network) 기술은 어느 정도 광 계층과 전기 계층의 장점을 결합시켰다. 다운링크 방향에서, 이는 광 계층 방송의 방식을 사용하고, 광 회선 단말(OLT, Optical Line Terminal)이 송신한 다운링크 신호를 광 스플리터를 통하여 각 광 네트워크 유닛(ONU, Optical Network Unit)으로 분배하며, 아울러 다운링크 프레임 헤드 중에 업링크 프레임의 대역폭 맵을 포함시켜 각 ONU 업링크 데이터의 송신 시간과 길이를 지시하며; 업링크 방향에서, 각 ONU가 대역폭 맵의 지시에 따라 데이터를 송신하고, 광 커플러를 거쳐 하나의 파장 채널로 멀티플렉싱하고 또한 OLT로 업로드시킨다. 이로써, GPON은 일 방면으로는 광 계층 고속 대용량과 낮은 원가의 특징을 구비하고, 다른 일 방면으로는 업링크 방향에서 다중 경로 데이터의 광계층 통계 멀티플렉싱을 구현하여, 유연성과 대역폭 이용률을 향상시킨다. GPON은 일반적으로 별 모양/나무 모양 그룹핑 토폴로지를 사용하는바, 이의 작업 원리는 다점 대 단점의 집중형 트래픽(남북 트래픽이 주요한 자리를 차지함)을 베어링하기에 적합하기 때문에, 접속 네트워크 중에서 성공적으로 응용되고 또한 대규모로 배치되었다.

하지만, 비집중형 응용 상황, 예를 들면 도시 통신망과 데이터 센터 내부 스위칭 네트워크에 있어서, 동서향의 트래픽의 비율이 높고 내지는 주요한 자리를 차지하기 때문에, GPON 기술은 적합하지 않은 것이 분명하다(동서향 트래픽은 OLT 전기 계층 전달이 필요하고 또한 GPON 용량이 제한적이다). OBTN은 광 버스트(OB, Optical Burst)를 기반으로 하는 전 광 스위칭 기술을 사용하고, 네트워크 임의 노드쌍 사이 광 계층 대역폭에 대하여 수요에 따라 제공하고 빠르게 스케줄링하는 능력을 구비하여, 여러 가지 트래픽(예를 들면 북향 버스트 트래픽, 동서향 버스트 트래픽 등) 상황의 동적 적응과 양호한 지원을 구현할 수 있고, 자원 이용 효율과 네트워크 유연성을 향상시킬 수 있으며, 아울러 광 계층의 고속 대용량과 낮은 원가의 장점을 유보하고 또한 별 모양, 나무 모양, 고리 모양 등 여러 가지 네트워크 토폴로지에 적용된다. 아울러, 데이터 채널과 제어 채널은 다른 파장을 사용하여 전달되어, 제어 신호와 데이터 신호의 분리 처리를 아주 편하게 한다.

하지만, 관련 기술의 광 버스트 스위칭 네트워크는 모두 딜레이 광섬유(FDL)를 구비하여 링 길이로 하여금 타임 슬롯 길이의 정수배가 되게 하여야 하고, 노드에도 딜레이 광섬유를 구비하여 데이터 프레임과 제어 프레임으로 하여금 일정한 관계, 예를 들면 같은 도달 시간을 갖도록 하며; 또한 반드시 광 버스트 패킷이 고정 길이가 되어야 하고, 보호 간격도 고정 길이어야 한다. FDL을 구비함으로 인하여, 네트워크의 설계가 복잡하여 지고 이의 길이 제어가 비교적 번거로우며, 광 효율에 대해서도 일정한 손실을 가져다주고, 노드의 타임 슬롯 동기화의 시간 정밀도의 향상은 대량의 FDL 어레이로 구현하여야 하나, 이는 현실적이지 못하다.

본 발명의 실시 예에서는 타임 슬롯 동기화를 구현하는 방법 및 장치를 제공하는바, 타임 슬롯 동기화의 시간 정밀도를 향상시킬 수 있다.

본 발명의 실시 예에서는 타임 슬롯 동기화를 구현하는 방법을 제공하는바, 광 버스트 전송 네트워크(OBTN)에 사용되며,

마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하는 것이 포함된다.

선택적으로, 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하기 전, 상기 방법에는 또한,

상기 마스터 노드가 상기 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하며;

상기 마스터 노드가 취득한 네트워크 토폴로지 구조로부터 핵심 경로를 선택하고, 상기 핵심 경로의 길이 또는 상기 핵심 경로의 길이와 비핵심 경로의 길이를 탐지하며, 상기 핵심 경로의 길이 또는 상기 핵심 경로와 비핵심 경로의 길이에 의하여 상기 타임 슬롯 길이를 계산하는 것이 포함된다.

선택적으로, 상기 마스터 노드가 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하는 것에는,

상기 마스터 노드가 각각 자체와 연결된 모든 슬레이브 노드 또는 에이전트 마스터 노드로 상기 마스터 노드의 노드 정보가 포함된 제1 테스트 제어 프레임을 송신하며;

상기 슬레이브 노드 또는 에이전트 마스터 노드가 상기 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하고, 또한 고정된 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하며;

상기 마스터 노드가 모든 제1 테스트 제어 프레임을 수신한 후, 상기 모든 제1 테스트 제어 프레임 중의 경로에 대하여 통합을 진행하여 상기 네트워크 토폴로지 구조를 취득하는 것이 포함된다.

선택적으로, 상기 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하는 것에는,

상기 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 상기 OBTN의 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하고, 상기 제1시간 간격과 상기 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하며, 상기 에이전트 마스터 노드가 상기 에이전트 마스터 노드의 제3 딜레이와 상기 타임 슬롯 길이에 의하여 상기 OBTN의 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것이 포함된다.

선택적으로, 상기 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,

상기 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 슬레이브 노드 또는 에이전트 마스터 노드가 제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 상기 마스터 노드가 상기 제2 테스트 제어 프레임과 상기 제1 테스트 데이터 프레임을 수신하여 마스터 노드로 리턴한 제1 딜레이를 측정하며;

상기 에이전트 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 슬레이브 노드가 제3 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 직접 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하며; 상기 에이전트 마스터 노드가 상기 제3 테스트 제어 프레임과 상기 제2 테스트 데이터 프레임을 수신하여 상기 에이전트 마스터 노드로 리턴한 제2 딜레이를 측정하며;

상기 마스터 노드가 상기 에이전트 마스터 노드로부터의 상기 제2 딜레이를 수신하며;

상기 마스터 노드가 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 상기 제어 프레임을 송신하는 것이 상기 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며;

또는

상기 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 상기 슬레이브 노드 또는 에이전트 마스터 노드가 제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 상기 제1 테스트 데이터 프레임을 수신한 후 직접 상기 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 상기 마스터 노드가 상기 제2 테스트 제어 프레임을 송신해서부터 상기 제2 테스트 제어 프레임을 수신할 때까지 사이의 제2시간 간격을 취득하고, 취득한 제2시간 간격과 상기 핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며;

상기 에이전트 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 자체가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 상기 슬레이브 노드가 제3 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 제3 테스트 제어 프레임을 상기 비핵심 경로의 다음 노드로 포워딩하고, 상기 제2 테스트 데이터 프레임을 수신한 후 직접 상기 제2 테스트 데이터 프레임을 상기 비핵심 경로의 다음 노드로 포워딩하며; 상기 에이전트 마스터 노드가 상기 제3 테스트 제어 프레임을 송신해서부터 상기 제3 테스트 제어 프레임을 수신할 때까지 사이의 제3시간 간격을 취득하고, 취득한 제3시간 간격과 상기 자체가 위치하는 비핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며;

상기 마스터 노드가 상기 에이전트 마스터 노드로부터의 상기 제2 딜레이를 수신하며;

상기 마스터 노드가 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함된다.

선택적으로, 상기 제1시간 간격과 상기 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하는 것에는,

상기 마스터 노드가 상기 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 송신하고, 상기 제3 테스트 데이터 프레임보다 상기 제1시간 간격을 앞당기는 것을 유지하여 상기 제4 테스트 제어 프레임을 송신하며;

상기 슬레이브 노드 또는 에이전트 마스터 노드가 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하고, 또한 상기 제3 테스트 데이터 프레임을 수신한 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하는 것이 포함된다.

선택적으로, 상기 에이전트 마스터 노드의 제3 딜레이와 상기 타임 슬롯 길이에 의하여 상기 OBTN 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것에는,

상기 에이전트 마스터 노드가 상기 타임 슬롯 길이에 의하여 순차적으로 비핵심 경로의 슬레이브 노드로 제4 테스트 데이터 프레임과 제5 테스트 제어 프레임을 송신하고, 상기 제4 테스트 데이터 프레임보다 상기 에이전트 마스터 노드의 제3 딜레이와 고정된 딜레이 사이의 차이값을 앞당기는 것을 유지하여 제5 테스트 제어 프레임을 송신하며;

각 슬레이브 노드가 자체가 제5 테스트 제어 프레임과 제4 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하고, 또한 상기 제4 테스트 데이터 프레임을 수신한 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 데이터 프레임을 포워딩하며, 상기 제5 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 비핵심 경로의 다음 슬레이브 노드로 제5 테스트 제어 프레임을 포워딩하며;

또는

상기 에이전트 마스터 노드가 상기 마스터 노드로부터의 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 상기 비핵심 경로의 각 슬레이브 노드로 포워딩하며; 각 슬레이브 노드가 자체가 상기 제4 테스트 제어 프레임과 상기 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하고, 또한 상기 제3 테스트 데이터 프레임을 수신한 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하는 것이 포함된다.

선택적으로, 상기 방법에는 또한, 상기 마스터 노드가 핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하며;

상기 마스터 노드가 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로의 각 슬레이브 노드로 송신하며;

핵심 경로의 슬레이브 노드가 수신된 대역폭 맵 정보, 제3 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하며;

또는

상기 마스터 노드가 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하며;

상기 마스터 노드가 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하며;

상기 마스터 노드가 결정된 경로가 에이전트 마스터 노드를 크로스하지 않는 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 비핵심 경로의 각 슬레이브 노드로 송신하며;

상기 비핵심 경로의 슬레이브 노드가 수신된 대역폭 맵 정보, 제4 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하며;

또는

각 에이전트 마스터 노드가 자체가 위치하는 비핵심 경로의 길이에 의하여 비핵심 경로 중의 여분의 시간 길이를 계산하고, 또한 산출한 여분의 시간 길이를 마스터 노드로 송신하며;

상기 마스터 노드가 비핵심 경로로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하며;

상기 마스터 노드가 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0보다 크다는 것을 판단하고, 상기 마스터 노드가 슬레이브 노드에게 두 개의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 상기 비핵심 경로 상의 각 슬레이브 노드로 송신하며; 상기 마스터 노드가 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0과 같다는 것을 판단하고, 상기 마스터 노드가 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드로 송신하며;

상기 슬레이브 노드가 수신된 대역폭 맵 정보, 제4 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하는 것이 포함된다.

본 발명의 실시 예에서는 또한 마스터 노드를 제공하는바,

OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하도록 설정되는 동기화 모듈이 포함된다.

선택적으로, 또한

OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하며; 취득한 네트워크 토폴로지 구조로부터 핵심 경로를 선택하고, 핵심 경로의 길이 또는 핵심 경로의 길이와 비핵심 경로의 길이를 탐지하도록 설정되는 탐지 모듈; 및

핵심 경로의 길이 또는 핵심 경로와 비핵심 경로의 길이에 의하여 타임 슬롯 길이를 계산하도록 설정되는 계산 모듈이 포함된다.

선택적으로, 상기 탐지 모듈이 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하는 것에는,

각각 자체와 연결된 모든 슬레이브 노드 또는 에이전트 마스터 노드로 상기 마스터 노드의 노드 정보가 포함된 제1 테스트 제어 프레임을 송신하며; 모든 제1 테스트 제어 프레임을 수신한 후, 상기 모든 제1 테스트 제어 프레임 중의 경로에 대하여 통합을 진행하여 상기 네트워크 토폴로지 구조를 취득하는 것이 포함된다.

선택적으로, 상기 동기화 모듈은,

OBTN의 타임 슬롯 길이에 의하여 상기 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며; 상기 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하도록 설정된다.

선택적으로, 상기 동기화 모듈이 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,

OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하고, 상기 제2 테스트 제어 프레임과 상기 제1 테스트 데이터 프레임을 수신하여 마스터 노드로 리턴한 제1 딜레이를 측정하며; 상기 에이전트 마스터 노드로부터의 제2 딜레이를 수신하며; 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 상기 제어 프레임을 송신하는 것이 상기 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며;

또는

OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 제2 테스트 제어 프레임을 송신해서부터 제2 테스트 제어 프레임을 수신할 때까지 사이의 제2시간 간격을 취득하고, 취득한 제2시간 간격과 상기 핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며; 상기 에이전트 마스터 노드로부터의 제2 딜레이를 수신하며; 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함된다.

선택적으로, 상기 동기화 모듈이 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하는 것에는,

OBTN의 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 송신하고, 상기 제3 테스트 데이터 프레임보다 상기 제1시간 간격을 앞당기는 것을 유지하여 상기 제4 테스트 제어 프레임을 송신하는 것이 포함된다.

선택적으로, 상기 마스터 노드에는 또한,

핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하도록 설정되는 제1 수신 모듈; 및

슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈;

또는

비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하도록 설정되는 제1 수신 모듈; 및

결정된 경로가 에이전트 마스터 노드를 크로스하지 않는 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 비핵심 경로의 각 슬레이브 노드로 송신하도록 설정되는 상기 제1 송신 모듈;

또는

각 에이전트 마스터 노드가 송신하는 비핵심 경로 중의 여분의 시간 길이를 수신하고 또한 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하도록 설정되는 제1 수신 모듈; 및

결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0보다 크다는 것을 판단하고, 슬레이브 노드에게 두 개의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 상기 비핵심 경로 상의 각 슬레이브 노드로 송신하며; 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0과 같다 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드로 송신하도록 설정되는 상기 제1 송신 모듈이 포함된다.

본 발명의 실시예에서는 또한 에이전트 마스터 노드를 제공하는 바,

마스터 노드로부터의 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 수신하며; 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임이 자체로 리턴한 제2 딜레이를 측정하도록 설정되는 제2 수신 모듈; 및

제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 제2 딜레이를 마스터 노드로 송신하도록 설정되는 제2 송신 모듈이 포함된다.

선택적으로, 상기 제2 수신 모듈은 또한, 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하도록 설정되며;

상기 제2 송신 모듈은 또한, 고정된 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하도록 설정된다.

선택적으로, 상기 제2 송신 모듈은 또한, OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 상기 제2 딜레이를 마스터 노드로 송신하도록 설정된다.

상기 제2 수신 모듈은 또한, 상기 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임을 수신하여 상기 에이전트 마스터 노드로 리턴하는 제2 딜레이를 측정하며; 또는 상기 제3 테스트 제어 프레임을 송신해서부터 상기 제3 테스트 제어 프레임을 수신할 때까지 사이의 제3시간 간격을 취득하고, 취득한 제3시간 간격과 상기 자체가 위치하는 비핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하도록 설정된다.

선택적으로, 상기 제2 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하도록 설정되며;

상기 제2 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임을 수신한 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 상기 제2 송신 모듈은 또한, 에이전트 마스터 노드의 제3 딜레이와 OBTN의 타임 슬롯 길이에 의하여 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하도록 설정된다.

선택적으로, 상기 제2 송신 모듈은 또한, OBTN의 타임 슬롯 길이에 의하여 순차적으로 비핵심 경로의 슬레이브 노드로 제4 테스트 데이터 프레임과 제5 테스트 제어 프레임을 송신하고, 상기 제4 테스트 데이터 프레임보다 상기 에이전트 마스터 노드의 제3 딜레이와 고정된 딜레이 사이의 차이값을 앞당기는 것을 유지하여 제5 테스트 제어 프레임을 송신하도록 설정된다.

선택적으로, 상기 제2 수신 모듈은 또한, 마스터 노드로부터의 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 수신하도록 설정되며;

상기 제2 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임과 상기 제4 테스트 제어 프레임을 상기 비핵심 경로의 각 슬레이브 노드로 포워딩하도록 설정된다.

본 발명의 실시 예에서는 또한 슬레이브 노드를 제공하는바,

제2 테스트 제어 프레임과 제1 테스트 데이터 프레임을 수신하도록 설정되는 제3 수신 모듈; 및

제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하도록 설정되는 제3 송신 모듈이 포함된다.

선택적으로, 상기 제3 수신 모듈은 또한, 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하도록 설정되며;

상기 제3 송신 모듈은 또한, 고정된 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하도록 설정된다.

선택적으로, 상기 제3 수신 모듈은 또한, 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임을 수신하도록 설정되며;

상기 제3 송신 모듈은 또한, 제3 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 직접 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하도록 설정된다.

선택적으로, 상기 제3 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하도록 설정되며;

상기 제3 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임을 수신한 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 상기 제3 수신 모듈은 또한, 자체가 제5 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하도록 설정되며;

상기 제3 송신 모듈은 또한, 상기 제4 테스트 데이터 프레임을 수신한 후 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 데이터 프레임을 포워딩하며, 상기 제5 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 비핵심 경로의 다음 슬레이브 노드로 제5 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 상기 제3 수신 모듈은 또한, 자체가 상기 제4 테스트 제어 프레임과 상기 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하도록 설정되며;

상기 제3 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임을 수신한 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 상기 제3 송신 모듈 또는 상기 제3 수신 모듈은 또한,

수신된 대역폭 맵 정보, 수신된 제3 딜레이 또는 제4 딜레이 및 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하도록 설정된다.

본 발명의 실시 예에서는 또한 컴퓨터 판독가능한 저장 매체를 제공하는바, 프로그램 명령이 저장되어 있고, 해당 프로그램 명령이 실행될 때 상기 방법을 구현할 수 있다.

관련 기술에 비하여, 본 발명의 실시 예에서, 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행한다. 본 발명의 실시 예의 방안을 통하여, 노드 설계 시 FDL을 고려할 필요가 없어, 노드의 설계를 간략화하고, 동기화의 시간 정밀도를 향상시키고 또한 광 효율에 대하여 손실을 주지 않는다.

도 1은 본 발명의 실시예의 타임 슬롯 동기화를 구현하는 방법의 흐름도.
도 2는 본 발명의 실시예의 OBTN의 구조 구성도.
도 3a는 OBTN 다중 탄젠트 링 네트워크의 도면.
도 3b는 도 3a의OBTN 다중 탄젠트 링 네트워크 중의 제1 서브 링의 도면.
도 3c는 도 3a의OBTN다중 탄젠트 링 네트워크 중의 핵심 링의 도면.
도 3d는 도 3a의OBTN 다중 탄젠트 링 네트워크 중의 제2 서브 링의 도면.
도 4a는 제어 프레임과 데이터 프레임의 상대적인 시간 순서의 도면.
도 4b는 에이전트 마스터 노드를 크로스하여 전송 시 타임 슬롯 위치의 도면.
도 5는 본 발명의 실시예의 마스터 노드의 구조 구성도.
도 6은 본 발명의 실시예의 에이전트 마스터 노드의 구조 구성도.
도 7은 본 발명의 실시예의 슬레이브 노드의 구조 구성도.

아래, 도면을 참조하여 본 발명의 실시 예에 대하여 설명을 진행하도록 한다. 주목하여야 할 바로는, 상충되지 않는 상황하에서, 본 출원 중의 실시예 및 실시예 중의 여러 가지 방식은 상호 결합될 수 있다.

도 1을 참조하면, 본 발명의 실시예에서는 타임 슬롯 동기화를 구현하는 방법을 제공하는 바, OBTN에 사용되며, 도 2는 OBTN의 구조 구성도이다. 도 2에 도시된 바와 같이, OBTN에는 다수의 노드가 포함되는 바, 각각 A, B, C, D, …, X, Y 등이고, 이러한 노드들은 모두 OBTN을 통하여 연결된다.

해당 방법에는 하기 단계가 포함된다.

100 단계: 마스터 노드가 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하며;

본 단계에서, 마스터 노드가 각각 자체와 연결된 모든 슬레이브 노드 또는 에이전트 마스터 노드로 마스터 노드의 노드 정보가 포함된 제1 테스트 제어 프레임을 송신하며; 슬레이브 노드 또는 에이전트 마스터 노드가 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 제1 테스트 제어 프레임에 추가하여 경로를 형성하고, 또한 고정된 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제어 프레임을 송신하며; 마스터 노드가 모든 제1 테스트 제어 프레임을 수신한 후, 모든 제1 테스트 제어 프레임 중의 경로에 대하여 통합을 진행하여 네트워크 토폴로지 구조를 취득한다.

그 중에서, 노드 정보는 노드 명칭 또는 인터넷 프로토콜((IP, Internet Protocol) 주소일 수 있다.

그 중에서, 기타 노드는 자체로 제어 프레임을 송신하는 노드 외, 자체와 연결된 노드를 말한다.

예를 들면, 도 3은 OBTN 다중 탄젠트 링 네트워크의 도면이다. 도 3에 도시된 바와 같이, 해당 OBTN 다중 탄젠트 링 네트워크에 대하여 경로 탐지를 진행하여야 할 때, 마스터 노드 A가 각각 슬레이브 노드 B와 슬레이브 노드 D로 제어 프레임을 송신하는 바, 제어 프레임에는 A의 노드 명칭이 포함되며; 슬레이브 노드 B가 제어 프레임을 수신한 후, B의 노드 명칭을 제어 프레임 중에 추가하여 A로부터 B로의 경로를 형성하고, 또한 제어 프레임을 슬레이브 노드 A2와 슬레이브 노드 C2로 송신하며; 마찬가지로, 슬레이브 노드 D가 제어 프레임을 수신한 후, D의 노드 명칭을 제어 프레임 중에 추가하여 A로부터 D로의 경로를 형성하고, 또한 제어 프레임을 슬레이브 노드 A3와 슬레이브 노드 C3으로 송신하며; 이로써 마스터 노드 A는 최종적으로 14개 제어 프레임을 수신하고, 각 제어 프레임에는 하나의 경로가 포함되며, 이러한 경로는 각각 하기와 같다.

A→B→C→D→A, A→D→C→B→A;

A→B→C2→B2→A2→B→C→D→A, A→B→A2→B2→C2→B→C→D→A; A→B→C2→B2→A2→B→A, A→B→A2→B2→C2→B→A;

A→B→C→D→A3→D3→C3→D→A, A→B→C→D→C3→D3→A3→D→A; A→B→C→D→A3→D3→C3→D→C→B→A, A→B→C→D→C3→D3→A3→D→C→B→A;

A→B→C2→B2→A2→B→C→D→A3→D3→C3→D→A, A→B→A2→B2→C2→B→C→D→A3→D3→C3→D→A, A→B→C2→B2→A2→B→C→D→C3→D3→A3→D→A, A→B→A2→B2→C2→B→C→D→C3→D3→A3→D→A.

상기 경로를 기반으로 A는 통합을 진행하여 해당 OBTN 다중 탄젠트 링 네트워크에 포함된 3개의 링 네트워크를 취득할 수 있는 바, 각각 A→B→C→D→A(도 3c 참조), B→A2→B2→C2→B(도 3b 참조) 및 D→A3→D3→C3→D(도 3d 참조)이다.

본 단계에서, OBTN 정상적으로 작업을 진행한 후, 네트워크의 경로 탐지도 실시간으로 진행되어 실시간으로 네트워크 토폴로지의 변화를 모니터링하고 또한 상응한 조절을 진행하여야 한다.

101 단계:마스터 노드가 취득한 네트워크 토폴로지 구조로부터 핵심 경로를 선택하고, 핵심 경로의 길이 또는 상기 핵심 경로의 길이와 비핵심 경로의 길이를 탐지하며, 핵심 경로의 길이 또는 핵심 경로와 비핵심 경로의 길이에 의하여 타임 슬롯 길이를 계산한다.

본 단계에서, 마스터 노드가 위치하는 간이 네트워크(예를 들면 링 네트워크, 링크형 네트워크 등)을 선택하여 핵심 경로로 할 수 있고, 또한 네트워크 핵심 위치에 처하여 있는 간이 네트워크를 선택하여 핵심 경로로 할 수도 있다.

네트워크 토폴로지 구조 중에서, 기타의 간이 네트워크와 핵심 네트워크 사이는 에이전트 마스터 노드를 통하여 연결된다. 도 3c 중의 핵심 링은 바로 핵심 경로이고, 도 3b 중의 제1 서브 링과 도 3d 중의 제2서브 링은 모두 비핵심 경로이며, 핵심 경로와 비핵심 경로 사이의 노드 B와 노드 D는 모두 에이전트 마스터 노드이다.

예를 들면, 도 3에서 OBTN 다중 탄젠트 링 네트워크 중의 링 네트워크 A→B→C→D→A를 선택하여 핵심 링으로 할 수 있으며(도 3c 참조), 그렇다면 링 네트워크 B→A2→B2→C2→B와 링 네트워크 D→A3→D3→C3→D는 서브 링으로서, 각각 제1 서브 링(도 3b 참조)과 제2 서브 링(도 3d 참조)이다. 그 중에서, 핵심 링에는 노드 A, 노드 B, 노드 C 및 노드 D가 포함되고, 노드 A가 마스터 노드이고, 노드 B와 노드 D도 각각 제1 서브 링과 제2 서브 링 중에 위치하며, 노드 B와 노드 D가 각각 에이전트 마스터 노드이고, 마스터 B가 제1 서브 링 내에서 마스터 노드의 에이전트 기능을 수행하고, 노드 D가 제2 서브 링 내에서 마스터 노드의 에이전트 기능을 수행한다.

코어 네트워크, 제1 서브 링과 제2 서브 링은 모두 양방향 링 네트워크이다. 예를 들면 코어 네트워크의 내부 링 광 경로 방향은 시계 방향이고, 외부 링은 역시계 방향이다. 시스템은 기본으로 외부 링을 작업 링으로 하고, 내부 링을 보호 링으로 하며, 정상적인 상황 하에서 서비스는 모두 외부 링에서 전송되고, 내부 링은 아이들 상태이며; 또한 내부 링과 외부 링이 동시에 작업 상태에 처하게 할 수도 있다. 제어 채널 λc는 외부 링과 같은 방향을 유지하고, 내부 링에도 제어 채널을 구성할 수 있다.

본 단계에서, 비핵심 경로의 길이는 에이전트 마스터 노드가 탐지하여 취득하고, 에이전트 마스터 노드는 마스터 노드의 지시 하에서 비핵심 경로의 길이를 탐지할 수도 있고, 또한 자체로 트리거되어 비핵심 경로의 길이를 탐지할 수도 있다.

본 단계에서, 핵심 경로 또는 비핵심 경로가 링 네트워크일 때, 핵심 경로 또는 비핵심 경로의 길이는 링 길이이며; 핵심 경로 또는 비핵심 경로가 링크형 네트워크일 때, 핵심 경로 또는 비핵심 경로의 길이는 선형 길이이다.

본 단계에서, 핵심 경로의 길이 또는 핵심 경로와 비핵심 경로의 길이에 의하여 타임 슬롯 길이를 계산할 때, 핵심 경로의 길이가 타임 슬롯 길이의 정수배이거나, 또는 핵심 경로의 길기와 비핵심 경로의 길이가 모두 타임 슬롯 길이의 정수배이도록 확보하여야 한다. 예를 들면, 5배 또는 12배 또는 기타 배수일 수 있다.

본 단계에서, 타임 슬롯 길이에는 타임 슬롯 패킷 길기와 타임 슬롯 보호 간격이 포함된다. 그 중에서, 타임 슬롯 패킷 길이와 타임 슬롯 보호 간격은 모두 조절될수 있거나, 또는 단지 그 중의 하나가 조절될수 있어, 이로써 타임 슬롯 길이를 조절하는 목적을 이루어 핵심 경로 길이가 타임 슬롯 길이의 정수배가 되도록 할 수 있다.

네트워크 노드의 설계와 제어의 복잡성을 줄이기 위하여, 네트워크 중의 각 노드에는 모두 FDL이 없고, 마스터 노드가 경로 탐지 결과 중의 핵심 경로의 길이(예를 들면 링 길이 또는 선형 길이 등)에 의하여, 되도록 비핵심 경로의 길이를 참조하여 타임 슬롯 길이, 타임 슬롯 보호 간격 등을 계산하여, 핵심 경로의 길이가 타임 슬롯 길이의 정수배가 되도록 하거나, 또는 핵심 경로의 길이와 비핵심 경로의 길이가 모두 타임 슬롯 길이의 정수배가 되도록 한다. 타임 슬롯 길이, 타임 슬롯 간의 보호 간격 등은 모두 정보의 형식으로 제어 프레임을 통하여 각 슬레이브 노드로 전달된다. 도 3에 도시된 바와 같이, 계산 결과 타임 슬롯 보호 간격이 T1이고, 타임 슬롯 패킷 길이가 T이면, 타임 슬롯 길이는 (T+T1)이다.

본 단계에서, OBTN이 정상적으로 작업한 후, 마스터 노드는 여전히 실시간으로 핵심 경로 및/또는 비핵심 경로의 길이를 탐지하여, 실시간으로 핵심 경로 및/또는 비핵심 경로의 길이의 변화를 모니터링하고 또한 상응하게 타임 슬롯 길이를 조절하여야 한다.

100 단계와 101 단계는 선택적인 단계이다.

해당 방법에는 또한 하기 단계가 포함된다.

102 단계: 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하며;

본 단계에서, OBTN의 타임 슬롯 길이는 101 단계에서 산출한 타임 슬롯 길이일 수 있다.

본 단계에는,

마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하고, 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하며, 에이전트 마스터 노드가 에이전트 마스터 노드의 제3 딜레이와 OBTN의 타임 슬롯 길이에 의하여 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것이 포함된다.

그 중에서, 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,

마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 슬레이브 노드 또는 에이전트 마스터 노드가 제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 마스터 노드가 제2 테스트 제어 프레임과 제1 테스트 데이터 프레임을 수신하여 마스터 노드로 리턴한 제1 딜레이를 측정하며; 에이전트 마스터 노드가 순차적으로 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 슬레이브 노드가 제3 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 직접 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하며; 에이전트 마스터 노드가 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임을 수신하여 에이전트 마스터 노드로 리턴한 제2 딜레이를 측정하며; 에이전트 마스터 노드가 제2 딜레이를 마스터 노드로 송신하며; 마스터 노드가 제1 딜레이와 제2 딜레이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함된다.

그 중에서, 제1 딜레이 또는 제2 딜레이는 테스트 제어 프레임이 각 노드를 경유하는 송수신 처리, 단시간 캐싱에 의하여 초래되는 테스트 데이터 프레임과의 딜레이이다.

그 중에서, 제1시간 간격은 제1 딜레이, 제어 프레임에 포함된 대역폭 맵 할당 정보의 시간 길이, 제2 딜레이, 비핵심 경로 중의 가장 긴 시간 길이와 보호 시간 사이의 총계이다.

그 중에서, 제어 프레임에 포함된 대역폭 맵 할당 정보의 시간 길이와 보호 시간은 모두 사전 설정된 값이다. 보호 시간의 사전 설정된 값은 1 마이크로초(us)일 수 있다.

그 중에서, 마스터 노드가 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신할 때, 제1 테스트 데이터 프레임에는 하나 또는 하나 이상의 타임 슬롯 길이가 포함되고, 또한 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임의 길이가 같고 동시에 송신하는 것을 유지하며, 제2 테스트 제어 프레임에 제1 테스트 데이터 프레임의 타임 슬롯 수와 타임 슬롯 길이가 포함되며; 에이전트 마스터 노드가 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하고, 또한 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임의 길이가 같고 동시에 송신하는 것을 유지하며, 제3 테스트 제어 프레임에 제2 테스트 데이터 프레임의 타임 슬롯 수와 타임 슬롯 길이 및 에이전트 마스터 노드가 위치하는 비핵심 경로 중의 여분의 시간 길이가 포함된다.

또는, 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,

마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 슬레이브 노드 또는 에이전트 마스터 노드가 제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 마스터 노드가 제2 테스트 제어 프레임을 송신해서부터 제2 테스트 제어 프레임을 수신할 때까지 사이의 제2시간 간격을 취득하고, 취득한 제2시간 간격과 핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며;

에이전트 마스터 노드가 순차적으로 자체가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 슬레이브 노드가 제3 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 직접 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하며; 에이전트 마스터 노드가 제3 테스트 제어 프레임을 송신해서부터 제3 테스트 제어 프레임을 수신할 때까지 사이의 제3시간 간격을 취득하고, 취득한 제3시간 간격과 자체가 위치하는 비핵심 경로의 길이 사이의 차이값을 계산하면 바로 제2 딜레이를 취득하며; 에이전트 마스터 노드가 제2 딜레이를 마스터 노드로 송신하며; 마스터 노드가 제1 딜레이와 상기 제2 딜레이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함된다.

그 중에서, 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이(제어 프레임을 수신하는 것이 데이터 프레임보다 앞당긴 딜레이와 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 딜레이는 같다)를 결정하는 것에는,

마스터 노드가 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 송신하고, 제3 테스트 데이터 프레임보다 제1시간 간격을 앞당기는 것을 유지하여 제4 테스트 제어 프레임을 송신하며; 슬레이브 노드 또는 에이전트 마스터 노드가 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하고, 또한 제3 테스트 데이터 프레임을 수신한 후 핵심 경로의 다음 슬레이브 노드로 제3 테스트 데이터 프레임을 포워딩하며, 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 핵심 경로의 다음 슬레이브 노드로 제4 테스트 제어 프레임을 포워딩하는 것이 포함된다.

그 중에서, 제3 테스트 데이터 프레임에는 하나 또는 하나 이상의 타임 슬롯 길이가 포함되고, 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임은 길이가 같다.

그 중에서, 에이전트 마스터 노드의 제3 딜레이와 OBTN의 타임 슬롯 길이에 의하여 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것에는,

에이전트 마스터 노드가 타임 슬롯 길이에 의하여 순차적으로 비핵심 경로의 슬레이브 노드로 제4 테스트 데이터 프레임과 제5 테스트 제어 프레임을 송신하고, 제4 테스트 데이터 프레임보다 에이전트 마스터 노드의 제3 딜레이와 고정된 딜레이 사이의 차이값을 앞당기는 것을 유지하여 제5 테스트 제어 프레임을 송신하며; 각 슬레이브 노드가 자체가 제5 테스트 제어 프레임과 제4 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하고, 또한 제4 테스트 데이터 프레임을 수신한 후 비핵심 경로의 다음 슬레이브 노드로 제4 테스트 데이터 프레임을 포워딩하며, 제5 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 비핵심 경로의 다음 슬레이브 노드로 제5 테스트 제어 프레임을 포워딩하는 것이 포함된다.

또는, 에이전트 마스터 노드의 제3 딜레이와 OBTN의 타임 슬롯 길이에 의하여 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것에는,

에이전트 마스터 노드가 마스터 노드로부터의 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 비핵심 경로의 각 슬레이브 노드로 포워딩하며; 각 슬레이브 노드가 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하고, 또한 제3 테스트 데이터 프레임을 수신한 후 비핵심 경로의 다음 슬레이브 노드로 제3 테스트 데이터 프레임을 포워딩하며, 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 비핵심 경로의 다음 슬레이브 노드로 제4 테스트 제어 프레임을 포워딩하는 것이 포함된다.

그 중에서, 제4 테스트 데이터 프레임에는 하나 또는 하나 이상의 타임 슬롯 길이가 포함되고, 제5 테스트 제어 프레임과 제4 테스트 제어 프레임은 길이가 같다.

본 발명의 실시예의 방법에는 또한,

마스터 노드가 핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하며;

마스터 노드가 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신하도록 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함하여 핵심 경로의 각 슬레이브 노드와 에이전트 마스터 노드로 송신 (에이전트 마스터 노드로 송신한 후 최종적으로 슬레이브 노드로 포워딩된다); 핵심 경로의 슬레이브 노드가 수신된 대역폭 맵 정보, 제3 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하는 것이 포함된다.

그 중에서, 핵심 경로의 슬레이브 노드가 수신된 대역폭 맵 정보, 제3 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하는 것에는,

슬레이브 노드가 제어 프레임을 수신한 후, 고정된 딜레이 후 다음 노드로 제어 프레임을 포워딩하며; 수신된 제어 프레임의 타임 슬롯 위치, 제어 프레임 및 제3 딜레이에 의하여 데이터 프레임을 수신한 타임 슬롯 위치를 결정하고, 결정된 타임 슬롯 위치에 의하여 데이터 프레임을 수신하는 것이 포함된다.

슬레이브 노드가 데이터 프레임을 송신함으로 인하여, 데이터 프레임을 송신하는 타임 슬롯 위치와 데이터 프레임을 수신하는 타임 슬롯 위치의 차이값이 타임 슬롯 길이의 정수배가 되도록 한다.

그 중에서, 수신된 제어 프레임의 타임 슬롯 위치, 제어 프레임 및 제3 딜레이에 의하여 데이터 프레임을 수신한 타임 슬롯 위치를 결정하는 것에는,

데이터 프레임의 첫번째 타임 슬롯 위치를 제어 프레임을 수신한 타임 슬롯 위치와 제3 딜레이 사이의 합으로 결정하며; 데이터 프레임의 N번째 타임 슬롯 위치를 첫번째 타임 슬롯 위치와 (N-1)배 타임 슬롯 길이 사이의 합으로 결정하는 것이 포함된다. 그 중에서, N은 2보다 크거나 같은 정수이다.

그 중에서, 제어 프레임에는 데이터 프레임의 타임 슬롯 수와 타임 슬롯 길이가 포함된다.

그 중에서, 각 노드는 데이터 프레임의 제어 프레임에 대한 제3 딜레이 및 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 데이터 프레임의 첫번째 타임 슬롯의 시간 위치를 계산하고, 또한 마스터 노드 대역폭 맵이 할당한 정보에 의하여, 각 타임 슬롯 상의 버스트 패킷에 대하여 송수신과 온/오프 제어를 진행하여 전 광 데이터 버스트 스위칭을 구현한다.

본 발명의 실시예에서, OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련만 진행하면 되고, 노드 설계 시 FDL을 고려할 필요가 없어, 노드의 설계를 간략화하고, 동기화의 시간 정밀도를 향상시키고 또한 광 효율에 대하여 손실을 주지 않는다.

마스터 노드가 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신할 때, 해당 방법에는 하기 단계가 포함된다.

103 단계: 마스터 노드가 대역폭 요청에 의하여 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하며;

본 단계에서, 대역폭 요청에는 슬레이브 노드가 데이터를 송신하는 트래픽 크기 정보, 수신 주소가 포함된다.

104 단계: 마스터 노드가 결정된 경로가 에이전트 마스터 노드를 크로스하지 않는 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 비핵심 경로의 각 슬레이브 노드로 송신하며;

선택적으로, 마스터 노드가 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하기 전, 또한

각 에이전트 마스터 노드가 자체가 위치하는 비핵심 경로의 길이에 의하여 비핵심 경로 중의 여분의 시간 길이를 계산하고, 또한 산출한 여분의 시간 길이를 마스터 노드로 송신하는 것이 포함된다.

상기 마스터 노드가 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정한 후, 마스터 노드가 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0보다 크다는 것을 판단하면, 슬레이브 노드에게 두 개의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드와 에이전트 마스터 노드로 송신하며(에이전트 마스터 노드로 송신한 후 최종적으로 슬레이브 노드로 포워딩되기 때문에, 각 슬레이브 노드로 송신한 것으로 간주할 수 있다); 상기 마스터 노드가 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0과 같다 것을 판단하고, 상기 마스터 노드가 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드와 에이전트 마스터 노드로 송신하며(에이전트 마스터 노드로 송신한 후 최종적으로 슬레이브 노드로 포워딩된다).

그 중에서, 비핵심 경로에 포함된 타임 슬롯 수는 비핵심 경로의 길이에 수신된 타임 슬롯 길이를 나누어 취득한 값이고, 여분의 시간 길이는 비핵심 경로의 링 길이에 수신된 타임 슬롯 길이를 나누어 취득한 나머지이다. 도 3c의 제2 서브 링에 있어서, 제2 서브 링의 링 길이와 타임 슬롯 길이 T+T1에 의하여 산출한 나머지는 ΔL3일 수 있으며, 그 중에서 0≤ΔL3< T+T1이다.

본 단계에서, 대역폭 맵 정보에는 또한 결정된 경로가 포함된다.

본 단계에서, 슬레이브 노드 또는 에이전트 마스터 노드는 제어 프레임이 마스터 노드로 대역폭 요청을 송신하고, 마스터 노드가 대역폭 요청을 수신한 후, 현재 자원 상태와 대역폭 요청에 의하여 동적 대역폭 할당(DBA, Dynamic Bandwidth Allocation) 알고리즘을 실행하여, 파장, 타임 슬롯 및 경로의 할당을 진행하고, 또한 새로운 대역폭 맵 할당 정보를 생성하여 슬레이브 노드 또는 에이전트 마스터 노드로 송신한다. 네트워크가 조절가능한 송신, 선택성 수신이기 때문에, 타임 슬롯의 할당이 더욱 유연하고 중복 사용도가 더욱 높으며, 하나의 타임 슬롯이 본 노드의 드롭에 수신된 후, 본 노드는 계속하여 본 파장의 동일한 타임 슬롯을 사용하여 데이터를 송신할 수 있어, 네트워크 전송 속도를 향상시키는 목적을 이룬다. 이 과정은 네트워크 운영 과정에 부단히 중복된다.

105 단계: 슬레이브 노드가 수신된 대역폭 맵 정보, 제4 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신한다.

본 단계에는,

슬레이브 노드가 제어 프레임을 수신한 후, 고정된 딜레이 후 대역폭 맵 정보 중의 경로의 다음 노드로 제어 프레임을 포워딩하며; 수신된 제어 프레임의 타임 슬롯 위치, 제어 프레임 및 제4 딜레이에 의하여 데이터 프레임을 수신한 타임 슬롯 위치를 결정하고, 결정된 타임 슬롯 위치에 의하여 데이터 프레임 중의 타임 슬롯을 수신하는 것이 포함된다.

대역폭 맵 정보 중의 경로가 에이전트 마스터 노드를 크로스하지 않는다고 판단할 때, 슬레이브 노드가 데이터 프레임을 송신함으로 인하여, 데이터 프레임을 송신하는 타임 슬롯 위치와 데이터 프레임을 수신하는 타임 슬롯 위치의 광 계층의 차이값이 타임 슬롯 길이의 정수배가 되도록 하며; 즉 같은 타임 슬롯을 송수신할 때, 이의 광 계층 상의 시간은 같으며;

대역폭 맵 정보 중의 경로가 에이전트 마스터 노드를 크로스한다고 판단할 때, 슬레이브 노드가 데이터 프레임을 송신함으로 인하여, 데이터 프레임을 송신하는 타임 슬롯 위치, 데이터 프레임을 수신하는 타임 슬롯 위치와 대역폭 맵 중의 여분의 시간 길이 사이의 차이값이 타임 슬롯 길이의 정수배가 되도록 하고, 또한 데이터 프레임 중의 각 타임 슬롯이 두 개의 타임 슬롯 길이를 차지한다(즉 데이터 프레임 중의 각 타임 슬롯의 길이는 타임 슬롯 길이의 2배이다).

그 중에서, 수신된 제어 프레임의 타임 슬롯 위치, 제4 딜레이 및 제어 프레임에 의하여 데이터 프레임을 수신한 타임 슬롯 위치를 결정하는 것에는,

데이터 프레임의 첫번째 타임 슬롯 위치를 제어 프레임을 수신한 타임 슬롯 위치와 제4 딜레이 사이의 합으로 결정하며; 데이터 프레임의 N번째 타임 슬롯 위치를 첫번째 타임 슬롯 위치와 N-1배 타임 슬롯 길이 사이의 합으로 결정하는 것이 포함된다. 그 중에서, N은 2보다 크거나 같은 정수이다.

본 단계에서, 제어 프레임에는 데이터 프레임의 타임 슬롯 수와 타임 슬롯 길이가 포함된다.

본 단계에서, 각 노드는 데이터 프레임의 제어 프레임에 대한 제4 딜레이 및 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 데이터 프레임의 첫번째 타임 슬롯의 시간 위치를 계산하고, 또한 마스터 노드 대역폭 맵이 할당한 정보에 의하여, 각 타임 슬롯 상의 버스트 패킷에 대하여 송수신과 온/오프 제어를 진행하여 전 광 데이터 버스트 스위칭을 구현한다.

도 4a는 제2 서브 링 중에서 노드 D가 노드 A3로, 노드 A3이 노드 D3으로 제에 프레임 및 데이터 프레임을 송신하는 상대적인 시간 순서의 도면이다. 도 4a에 도시된 바와 같이, 제2 서브 링 중에서, 하나의 데이터 프레임에는 N3개 타임 슬롯 또는 버스트 패킷이 포함되고, 하나의 버스트 패킷의 길이는 T이며, 버스트 패킷 사이의 보호 간격은 T1이고, 타임 슬롯 길이는 (T+T1)로서, 핵심 링 중의 타임 슬롯 길이와 보호 간격과 같다. 제어 프레임의 길이는 데이터 프레임의 길이와 같고, 제어 프레임에는 제어 프레임 헤드, 제어 정보, 기타 정보와 idle 코드 등이 포함되며; 제어 정보에는 대역폭 맵 정보가 포함된다.

각 노드에 모두 FDL이 없기 때문에, 각 노드가 정확하게 버스트 패킷을 처리하도록 확보하기 위하여, 제어 프레임이 대응되는 데이터 프레임보다 우선 각 노드에 도달하여야 한다. 그러므로 제2 서브 링 중에서, 에이전트 마스터 노드 D(제2 서브 링과 핵심 링의 교차 노드)는 노드 A3로 데이터 프레임 K를 송신할 때, 일정한 시간 Δta를 앞당겨 제어 프레임 K를 송신한다. A3은 제어 프레임 K를 수신한 후, 훈련한 결과에 의하여 노드 A3의 제4 딜레이 후 대응되는 데이터 프레임 K를 수신한다.

노드 A3은 제어 프레임 K를 수신한 후, 그 중의 노드 A3이 데이터를 송수신하는 것에 관한 대역폭 맵 할당 정보를 분석해내면, 본 노드 A3의 대역폭 요청 정보를 삽입하고, 또한 제어 프레임 K를 다음 노드 D3으로 송신한다. 제어 프레임 K가 노드 A3에서 일정한 캐싱과 지연이 존재하나, 데이터 채널 상에 FDL 지연이 없기 때문에, 노드 A3이 제어 프레임 K를 송신하는 시간이 데이터 프레임에 비하여 Δtb 앞당겨진다. 이로부터 알 수 있는 바와 같이, 데이터 프레임 K에 비하여, 제어 프레임 K의 A3 노드에서의 지연 시간은 (Δta-Δtb)이다.

아울러, 제2 서브 링과 핵심 링이 노드 D에서 교차되고, 제2 서브 링에서 수신된 타임 슬롯 위치와 핵심 링으로부터 전달된 타임 슬롯 위치가 같기 때문에, 제2 서브 링 중의 타임 슬롯과 핵심 링 중의 타임 슬롯 위치가 동기화를 유지하는 것을 구현하며, 이러한 요구는 타임 슬롯 동기화의 과정에 구현된다. 그러므로 알 수 있는 바와 같이, D로부터 A3으로의 경로 상에서, 핵심 링으로부터 전달된 타임 슬롯과 본 서브 링 L3 내에서 업로드된 타임 슬롯이 모두 이상적인 위치에 유지되는 바, 예를 들면 데이터 프레임 K 중에서, λ1의 타임 슬롯 1(A→A3), 타임 슬롯 3(B2→A3), λ2의 타임 슬롯 1(B→D3), 타임 슬롯 3(C3→D3)이다.

본 서브 링 L3 중에서, 데이터 프레임을 송신하는 타임 슬롯이 모두 이상적인 위치에 있으나, 데이터 프레임을 수신하는 타임 슬롯은 제2 서브 링의 링 길이가 타임 슬롯의 길이의 정수배인지 및 해당 타임 슬롯이 에이전트 마스터 노드에 도달 또는 크로스했는지 또는 링을 크로스했는지 여부에 의하여 정상적인 위치에 있는지 여부를 결정한다. 데이터 프레임을 송신하는 타임 슬롯이 에이전트 마스터 노드에 도달 또는 크로스하거나 또는 링을 크로스하지 않거나, 또는 데이터 프레임을 송신하는 타임 슬롯이 에이전트 마스터 노드에 도달 또는 크로스하거나 또는 링을 크로스하였으나, 제2 서브 링의 길이가 타임 슬롯 길이의 정수배일 때, 데이터 프레임을 송신하는 타임 슬롯은 이상적인 타임 슬롯 위치에 있으면 된다. 그러나 제2 서브 링의 길이가 타임 슬롯 길이의 정수배가 아니고, 예를 들면 아직 ΔL3 (ΔL3<T+T1)의 길이가 있다면, 에이전트 마스터 노드에 도달 또는 크로스하거나 또는 링을 크로스할 때, 도 4b에서와 같이 처리하여, 데이터 프레임을 송신하는 이상적인 위치에서 ΔL3 시간 앞당겨 해당 타임 슬롯을 송신할 수 있다. 이로써, 해당 타임 슬롯(도면에서 검은 배경을 가진 타임 슬롯 2)은 두 개의 연속되는 이상적인 타임 슬롯 위치를 차지하여야 하는 바, 즉 도면 중의 검은 배경이 없는 타임 슬롯 1 및 2이다. 이로써, 에이전트 마스터 노드 D에 도달 또는 크로스하거나 또는 링을 크로스한 후, 해당 타임 슬롯은 마침 이상적인 타임 슬롯 위치에 있을 수 있고, 기타 타임 슬롯과 충돌이 발생하지 않는다. 또는 해당 데이터 프레임을 송신하는 타임 슬롯은 전 타임 슬롯의 뒤부분 시간(ΔL3-T1)(도면에서 검은 배경을 가진 타임 슬롯 2_1) 또는 현재 타임 슬롯의 앞부분 시간(T-ΔL3)(도면에서 검은 배경을 가진 타임 슬롯 2_2)을 이용하여 데이터 프레임의 송신을 진행할 수 있는 바, 이로써 현재 경로 상에서 데이터 프레임을 송신하는 에이전트 마스터 노드를 크로스하는 타임 슬롯이 하나의 타임 슬롯의 일부 길이이기는 하지만, 이는 에이전트 마스터 노드를 크로스한 전후 모두 이상적인 타임 슬롯 위치의 범위 내에 위치할 수 있다.

그 중에서, T1이 T보다 작기 때문에 잠시 고려하지 않을 수 있으며, 제2 서브 링 중의 여분의 길이가 ΔL3≤T/2이면, 에이전트 마스터 노드에 도달 또는 크로스한 타임 슬롯을 송신하는 것은 도면 중의 검은 배경을 가진 타임 슬롯 2 또는 2_2를 사용하여 처리할 수 있으며; ΔL3>T/2, 에이전트 마스터 노드에 도달 또는 크로스한 타임 슬롯을 송신하는 것은 도면 중의 검은 배경을 가진 타임 슬롯 2 또는 2_1을 사용하여 처리할 수 있다.

그러므로 도 4a에서, A3로부터 D3으로의 경로 상에서, 데이터 프레임 K 중에서, λ1의 타임 슬롯 2(A3→A), 타임 슬롯 3(A3→C3)의 타임 슬롯 위치는 도면 중의 검은 배경 타임 슬롯과 같이 표시되며, 타임 슬롯 2(A3→A)는 에이전트 마스터 노드 D를 크로스하여 핵심 링에 진입하여야 하기 때문에, 이상적인 타임 슬롯의 기초 상에 ΔL3 앞당겨 송신할 수 있으며; 이는 본 경로 상에서 타임 슬롯 1 및 타임 슬롯 2를 차지하며; 타임 슬롯 3(A3→C3)은 에이전트 마스터 노드를 크로스할 필요가 없기 때문에, 이 타임 슬롯에 대하여 시간상에서 앞당기거나 지연하는 처리를 할 필요가 없다.

제2 서브 링의 링 길이가 타임 슬롯 길이의 정수배가 아닐 때, 에이전트 마스터 노드를 크로스하거나 링을 크로스한 타임 슬롯은 대역폭의 낭비를 초래한다. 그러므로 타임 슬롯 길이를 계산할 때, 최대한 서브 링의 링 길이 L3도 타임 슬롯 길이의 정수배이도록 유지하여야 한다. 서브 링의 링 길이 L3가 타임 슬롯 길이의 정수배가 아닐 때, 네트워크 대역폭의 소모를 감소시키기 위하여, 마스터 노드는 대역폭 맵을 할당할 때, 최대한 에이전트 마스터 노드에 도달 또는 크로스하거나 링 크로스한 타임 슬롯을 모두 연속되는 타임 슬롯 상에 배정하고, 또한 도 4b 중의 검은 배경 타임 슬롯 2의 처리 방식을 사용한다.

도 5를 참조하면, 본 발명의 실시예에서는 또한 마스터 노드를 제공하는 바, 적어도

OBTN의 타임 슬롯 길이에 의하여 핵심 경로 및 비핵심 경로의 타임 슬롯 동기화 훈련을 진행하도록 설정되는 동기화 모듈이 포함된다.

본 발명의 실시예의 마스터 노드에는 또한,

OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하며; 취득한 네트워크 토폴로지 구조로부터 핵심 경로를 선택하고, 핵심 경로의 길이 또는 핵심 경로의 길이와 비핵심 경로의 길이를 탐지하도록 설정되는 탐지 모듈; 및

핵심 경로의 길이 또는 핵심 경로와 비핵심 경로의 길이에 의하여 타임 슬롯 길이를 계산하도록 설정되는 계산 모듈이 포함된다.

본 발명의 실시예의 마스터 노드에서, 탐지 모듈이 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하는 것에는,

각각 자체와 연결된 모든 슬레이브 노드 또는 에이전트 마스터 노드로 마스터 노드의 노드 정보가 포함된 제1 테스트 제어 프레임을 송신하며; 모든 제1 테스트 제어 프레임을 수신한 후, 모든 제1 테스트 제어 프레임 중의 경로에 대하여 통합을 진행하여 네트워크 토폴로지 구조를 취득하는 것이 포함된다.

본 발명의 실시예의 마스터 노드에서, 동기화 모듈은

OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며; 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하도록 설정된다.

본 발명의 실시예의 마스터 노드에서, 동기화 모듈이 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,

OBTN의 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하고, 제2 테스트 제어 프레임과 제1 테스트 데이터 프레임을 수신하여 마스터 노드로 리턴한 제1 딜레이를 측정하며; 에이전트 마스터 노드로부터의 제2 딜레이를 수신하며; 제1 딜레이와 제2 딜레이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함된다.

본 발명의 실시예의 마스터 노드에서, 동기화 모듈이 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,

OBTN의 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 제2 테스트 제어 프레임을 송신해서부터 제2 테스트 제어 프레임을 수신할 때까지 사이의 제2시간 간격을 취득하고, 취득한 제2시간 간격과 핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며; 에이전트 마스터 노드로부터의 제2 딜레이를 수신하며; 제1 딜레이와 제2 딜레이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함된다.

본 발명의 실시예의 마스터 노드에서, 동기화 모듈이 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하는 것에는,

OBTN의 타임 슬롯 길이에 의하여 순차적으로 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 송신하고, 제3 테스트 데이터 프레임보다 제1시간 간격을 앞당기는 것을 유지하여 제4 테스트 제어 프레임을 송신하는 것이 포함된다.

본 발명의 실시예의 마스터 노드에는 또한,

핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하도록 설정되는 제1 수신 모듈; 및

슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 핵심 경로의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈이 포함된다.

본 발명의 실시예의 마스터 노드에는 또한,

비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 대역폭 요청에 의하여 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하도록 설정되는 제1 수신 모듈; 및

결정된 경로가 에이전트 마스터 노드를 크로스하지 않는 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 비핵심 경로의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈이 포함된다.

본 발명의 실시예의 마스터 노드에는 또한,

각 에이전트 마스터 노드가 송신하는 비핵심 경로 중의 여분의 시간 길이를 수신하고 또한 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하도록 설정되는 제1 수신 모듈; 및

결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0보다 크다는 것을 판단하고, 슬레이브 노드에게 두 개의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드로 송신하며; 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0과 같다 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈이 포함된다.

도 6을 참조하면, 본 발명의 실시예에서는 또한 에이전트 마스터 노드를 제공하는 바, 적어도

마스터 노드로부터의 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 수신하며; 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임이 자체로 리턴한 제2 딜레이를 측정하도록 설정되는 제2 수신 모듈; 및

제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 제2 딜레이를 마스터 노드로 송신하도록 설정되는 제2 송신 모듈이 포함된다.

선택적으로, 본 발명의 실시예의 에이전트 마스터 노드에서, 제2 수신 모듈은 또한, 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하도록 설정되며;

제2 송신 모듈은 또한, 고정된 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하도록 설정된다.

선택적으로, 본 발명의 실시예의 에이전트 마스터 노드에서, 제2 송신 모듈은 또한, OBTN의 타임 슬롯 길이에 의하여 순차적으로 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 제2 딜레이를 마스터 노드로 송신하도록 설정되며;

제2 수신 모듈은 또한, 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임을 수신하여 에이전트 마스터 노드로 리턴하는 제2 딜레이를 측정하도록 설정된다.

선택적으로, 본 발명의 실시예의 에이전트 마스터 노드에서, 제2 송신 모듈은 또한, OBTN의 타임 슬롯 길이에 의하여 순차적으로 자체가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 제2 딜레이를 마스터 노드로 송신하도록 설정되며;

제2 수신 모듈은 또한, 제3 테스트 제어 프레임을 송신해서부터 제3 테스트 제어 프레임을 수신할 때까지 사이의 제3시간 간격을 취득하고, 취득한 제3시간 간격과 자체가 위치하는 비핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하도록 설정된다.

선택적으로, 본 발명의 실시예의 에이전트 마스터 노드에서, 제2 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하도록 설정되며;

제2 송신 모듈은 또한, 제3 테스트 데이터 프레임을 수신한 후 핵심 경로의 다음 슬레이브 노드로 제3 테스트 데이터 프레임을 포워딩하며, 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 핵심 경로의 다음 슬레이브 노드로 제4 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 본 발명의 실시예의 에이전트 마스터 노드에서, 제2 송신 모듈은 또한, 에이전트 마스터 노드의 제3 딜레이와 OBTN의 타임 슬롯 길이에 의하여 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하도록 설정된다.

선택적으로, 본 발명의 실시예의 마스터 노드에서, 제2 송신 모듈은

OBTN의 타임 슬롯 길이에 의하여 순차적으로 비핵심 경로의 슬레이브 노드로 제4 테스트 데이터 프레임과 제5 테스트 제어 프레임을 송신하고, 상기 제4 테스트 데이터 프레임보다 에이전트 마스터 노드의 제3 딜레이와 고정된 딜레이 사이의 차이값을 앞당기는 것을 유지하여 제5 테스트 제어 프레임을 송신하도록 설정된다.

선택적으로, 본 발명의 실시예의 에이전트 마스터 노드에서, 제2 수신 모듈은 또한, 마스터 노드로부터의 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 수신하도록 설정되며;

제2 송신 모듈은 또한, 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 비핵심 경로의 각 슬레이브 노드로 포워딩하도록 설정된다.

도 7을 참조하면, 본 발명의 실시예에서는 또한 슬레이브 노드를 제공하는 바, 적어도

제2 테스트 제어 프레임과 제1 테스트 데이터 프레임을 수신하도록 설정되는 제3 수신 모듈; 및

제2 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 직접 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하도록 설정되는 제3 송신 모듈이 포함된다.

선택적으로, 본 발명의 실시예의 슬레이브 노드에서, 제3 수신 모듈은 또한, 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 제1 테스트 제어 프레임에 추가하여 경로를 형성하도록 설정되며;

제3 송신 모듈은 또한, 고정된 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하도록 설정된다.

선택적으로, 본 발명의 실시예의 슬레이브 노드에서, 제3 수신 모듈은 또한, 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임을 수신하도록 설정되며;

제3 송신 모듈은 또한, 제3 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 직접 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하도록 설정된다.

선택적으로, 본 발명의 실시예의 슬레이브 노드에서, 제3 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하도록 설정되며;

제3 송신 모듈은 또한, 제3 테스트 데이터 프레임을 수신한 후 핵심 경로의 다음 슬레이브 노드로 제3 테스트 데이터 프레임을 포워딩하며, 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 핵심 경로의 다음 슬레이브 노드로 제4 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 본 발명의 실시예의 슬레이브 노드에서, 제3 수신 모듈은 또한, 자체가 제5 테스트 제어 프레임과 제4 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하도록 설정되며;

제3 송신 모듈은 또한, 제4 테스트 데이터 프레임을 수신한 후 비핵심 경로의 다음 슬레이브 노드로 제4 테스트 데이터 프레임을 포워딩하며, 제5 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 비핵심 경로의 다음 슬레이브 노드로 제5 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 본 발명의 실시예의 슬레이브 노드에서, 제3 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하도록 설정되며;

제3 송신 모듈은 또한, 제3 테스트 데이터 프레임을 수신한 후 비핵심 경로의 다음 슬레이브 노드로 제3 테스트 데이터 프레임을 포워딩하며, 제4 테스트 제어 프레임을 수신하고, 제1고정 딜레이 후 비핵심 경로의 다음 슬레이브 노드로 제4 테스트 제어 프레임을 포워딩하도록 설정된다.

선택적으로, 본 발명의 실시예의 슬레이브 노드에서, 제3 송신 모듈 또는 제3 수신 모듈은 또한,

수신된 대역폭 맵 정보, 수신된 제3 딜레이 또는 제4 딜레이 및 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하도록 설정된다.

당업계의 기술인원들은 상기 방법 중의 전부 또는 일부 단계는 프로그램 명령을 통하여 관련 하드웨어로 하여금 완성할 수 있으며, 상기 프로그램은 컴퓨터 판독가능한 매체, 예를 들면 롬, 자기 디스크 또는 광 디스크에 저장될 수 있음을 이해여야 할 것이다. 상기 실시예의 모든 또는 일부 단계는 선택적으로 하나 또는 다수의 직접회로를 이용하여 구현할 수 있다. 상응하게, 상기 실시예 중의 각 모듈/ 유닛은 하드웨어 형식으로 구현될 수도 있고, 소프트웨어 기능 모듈의 형식으로도 구현할 수 있을 것이다. 본 발명은 어떠한 특정된 형식의 하드웨어와 소프트웨어의 결합의 제한을 받지 않는다.

산업상 활용성

본 발명의 실시예의 방안을 통하여, 노드 설계 시 FDL을 고려할 필요가 없어, 노드의 설계를 간략화하고, 동기화의 시간 정밀도를 향상시키고 또한 광 효율에 대하여 손실을 주지 않는다.

Claims (30)

1. 타임 슬롯 동기화를 구현하는 방법에 있어서, 광 버스트 전송 네트워크(OBTN)에 사용되며,
   마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하는 것이 포함되되,
   상기 마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하는 것에는,
   상기 마스터 노드가, 상기 OBTN의 타임 슬롯 길이에 의하여 상기 OBTN의 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하고, 상기 제1시간 간격과 상기 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하며, 상기 에이전트 마스터 노드가 상기 에이전트 마스터 노드의 제3 딜레이와 상기 타임 슬롯 길이에 의하여 상기 OBTN의 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것이 포함되며,
   마스터 노드가 OBTN의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하기 전, 상기 방법에는 또한,
   상기 마스터 노드가 상기 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하며;
   상기 마스터 노드가 취득한 네트워크 토폴로지 구조로부터 핵심 경로를 선택하고, 상기 핵심 경로의 길이 또는 상기 핵심 경로의 길이와 비핵심 경로의 길이를 탐지하며, 상기 핵심 경로의 길이 또는 상기 핵심 경로와 비핵심 경로의 길이에 의하여 상기 타임 슬롯 길이를 계산하는 것이 포함되며,
   상기 마스터 노드가 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하는 것에는,
   상기 마스터 노드가 각각 자체와 연결된 모든 슬레이브 노드 또는 에이전트 마스터 노드로 상기 마스터 노드의 노드 정보가 포함된 제1 테스트 제어 프레임을 송신하며;
   상기 슬레이브 노드 또는 상기 에이전트 마스터 노드가 상기 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하고, 또한 제1고정 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하며;
   상기 마스터 노드가 모든 제1 테스트 제어 프레임을 수신한 후, 상기 모든 제1 테스트 제어 프레임 중의 경로에 대하여 통합을 진행하여 상기 네트워크 토폴로지 구조를 취득하는 것이 포함되는 것을 특징으로 하는 타임 슬롯 동기화를 구현하는 방법.
2. 제1항에 있어서, 상기 마스터 노드가, OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,
   상기 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 슬레이브 노드 또는 에이전트 마스터 노드가 제2 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 바로 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 상기 마스터 노드가 상기 슬레이브 노드 또는 에이전트 마스터 노드로부터 포워딩 된 상기 제2 테스트 제어 프레임과 상기 제1 테스트 데이터 프레임을 수신하고, 수신된 상기 제2 테스트 제어 프레임과 수신된 상기 제1 테스트 데이터 프레임 사이의 제1 딜레이를 측정하며;
   상기 에이전트 마스터 노드가, 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 슬레이브 노드가 제3 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 바로 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하며; 상기 에이전트 마스터 노드가 상기 슬레이브 노드로부터 포워딩 된 상기 제3 테스트 제어 프레임과 상기 제2 테스트 데이터 프레임을 수신하고, 수신된 상기 제3 테스트 제어 프레임과 수신된 상기 제2 테스트 데이터 프레임 사이의 제2 딜레이를 측정하며;
   상기 마스터 노드가 상기 에이전트 마스터 노드로부터 상기 제2 딜레이를 수신하며;
   상기 마스터 노드가, 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 상기 제어 프레임을 송신하는 것이 상기 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며;
   또는
   상기 마스터 노드가 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 상기 슬레이브 노드 또는 에이전트 마스터 노드가 제2 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 상기 제1 테스트 데이터 프레임을 수신한 후 바로 상기 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; 상기 마스터 노드가 상기 제2 테스트 제어 프레임을 송신해서부터 상기 제2 테스트 제어 프레임을 수신할 때까지 사이의 제2시간 간격을 취득하고, 취득한 제2시간 간격과 상기 핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며;
   상기 에이전트 마스터 노드가, 상기 OBTN의 타임 슬롯 길이에 의하여 순차적으로 자체가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 상기 슬레이브 노드가 상기 제3 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 제3 테스트 제어 프레임을 상기 비핵심 경로의 다음 노드로 포워딩하고, 상기 제2 테스트 데이터 프레임을 수신한 후 바로 상기 제2 테스트 데이터 프레임을 상기 비핵심 경로의 다음 노드로 포워딩하며; 상기 에이전트 마스터 노드가 상기 제3 테스트 제어 프레임을 송신해서부터 상기 제3 테스트 제어 프레임을 수신할 때까지 사이의 제3시간 간격을 취득하고, 취득한 제3시간 간격과 상기 자체가 위치하는 비핵심 경로의 길이 사이의 차이값을 계산하면 바로 제2 딜레이를 취득하며;
   상기 마스터 노드가 상기 에이전트 마스터 노드로부터 상기 제2 딜레이를 수신하며;
   상기 마스터 노드가, 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함되는 것을 특징으로 하는 타임 슬롯 동기화를 구현하는 방법.
3. 제1항에 있어서, 상기 제1시간 간격과 상기 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하는 것에는,
   상기 마스터 노드가 상기 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 송신하고, 상기 제3 테스트 데이터 프레임보다 상기 제1시간 간격을 앞당기는 것을 유지하여 상기 제4 테스트 제어 프레임을 송신하며;
   상기 슬레이브 노드 또는 에이전트 마스터 노드가, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하고, 또한 상기 제3 테스트 데이터 프레임을 수신한 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하는 것이 포함되며,
   또는
   상기 에이전트 마스터 노드의 제3 딜레이와 상기 타임 슬롯 길이에 의하여 상기 OBTN의 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하는 것에는,
   상기 에이전트 마스터 노드가 상기 타임 슬롯 길이에 의하여 순차적으로 상기 비핵심 경로의 슬레이브 노드로 제4 테스트 데이터 프레임과 제5 테스트 제어 프레임을 송신하고, 상기 제4 테스트 데이터 프레임보다 상기 에이전트 마스터 노드의 제3 딜레이와 고정된 딜레이 사이의 차이값을 앞당기는 것을 유지하여 제5 테스트 제어 프레임을 송신하며;
   각 슬레이브 노드가, 자체가 제5 테스트 제어 프레임과 제4 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하고, 또한 상기 제4 테스트 데이터 프레임을 수신한 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 데이터 프레임을 포워딩하며, 상기 제5 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 비핵심 경로의 다음 슬레이브 노드로 제5 테스트 제어 프레임을 포워딩하며;
   또는
   상기 에이전트 마스터 노드가 상기 마스터 노드로부터의 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 상기 비핵심 경로의 각 슬레이브 노드로 포워딩하며; 각 슬레이브 노드가, 자체가 상기 제4 테스트 제어 프레임과 상기 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하고, 또한 상기 제3 테스트 데이터 프레임을 수신한 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하는 것이 포함되는 것을 특징으로 하는 타임 슬롯 동기화를 구현하는 방법.
4. 제1항에 있어서, 상기 방법에는 또한,
   상기 마스터 노드가 핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하며;
   상기 마스터 노드가 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로의 각 슬레이브 노드로 송신하며;
   핵심 경로의 슬레이브 노드가 수신된 대역폭 맵 정보, 제3 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하며;
   또는
   상기 마스터 노드가 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하며;
   상기 마스터 노드가, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하며;
   상기 마스터 노드가, 결정된 경로가 에이전트 마스터 노드를 크로스하지 않는 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 비핵심 경로의 각 슬레이브 노드로 송신하며;
   상기 비핵심 경로의 슬레이브 노드가 수신된 대역폭 맵 정보, 제4 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하며;
   또는
   각 에이전트 마스터 노드가, 자체가 위치하는 비핵심 경로의 길이에 의하여 비핵심 경로 중의 여분의 시간 길이를 계산하고, 또한 산출한 여분의 시간 길이를 마스터 노드로 송신하며;
   상기 마스터 노드가 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하며;
   상기 마스터 노드가, 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0보다 크다는 것을 판단하고, 상기 마스터 노드가 슬레이브 노드에게 두 개의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 상기 비핵심 경로 상의 각 슬레이브 노드로 송신하며; 상기 마스터 노드가, 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0과 같다는 것을 판단하고, 상기 마스터 노드가 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드로 송신하며;
   상기 슬레이브 노드가 수신된 대역폭 맵 정보, 제4 딜레이와 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하는 것이 포함되는 것을 특징으로 하는 타임 슬롯 동기화를 구현하는 방법.
5. 마스터 노드에 있어서,
   광 버스트 전송 네트워크(OBTN)의 타임 슬롯 길이에 의하여 OBTN의 타임 슬롯 동기화 훈련을 진행하며; OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며; 상기 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하도록 설정되는 동기화 모듈;
   OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하며; 취득한 네트워크 토폴로지 구조로부터 핵심 경로를 선택하고, 핵심 경로의 길이 또는 핵심 경로의 길이와 비핵심 경로의 길이를 탐지하도록 설정되는 탐지 모듈; 및
   핵심 경로의 길이 또는 핵심 경로와 비핵심 경로의 길이에 의하여 타임 슬롯 길이를 계산하도록 설정되는 계산 모듈이 포함되며,
   상기 탐지 모듈이 OBTN에 대하여 경로 탐지를 진행하여 네트워크 토폴로지 구조를 취득하는 것에는,
   각각 자체와 연결된 모든 슬레이브 노드 또는 에이전트 마스터 노드로 상기 마스터 노드의 노드 정보가 포함된 제1 테스트 제어 프레임을 송신하며; 상기 슬레이브 노드 또는 에이전트 마스터 노드에서 송신되는 제1 테스트 제어 프레임을 수신하되, 상기 슬레이브 노드 또는 에이전트 마스터 노드에서 송신되는 제1 테스트 제어 프레임에 상기 슬레이브 노드 또는 에이전트 마스터 노드 자체의 노드 정보를 추가하여 경로를 형성하고, 모든 제1 테스트 제어 프레임 중의 경로에 대하여 통합을 진행하여 상기 네트워크 토폴로지 구조를 취득하는 것이 포함되는 것을 특징으로 하는 마스터 노드.
6. 제5항에 있어서, 상기 동기화 모듈이 OBTN의 타임 슬롯 길이에 의하여 핵심 경로에서 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것에는,
   OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하고, 상기 슬레이브 노드 또는 에이전트 마스터 노드로부터 포워딩 된 상기 제2 테스트 제어 프레임과 상기 제1 테스트 데이터 프레임을 수신하고, 수신된 상기 제2 테스트 제어 프레임과 수신된 상기 제1 테스트 데이터 프레임 사이의 제1 딜레이를 측정하며; 상기 에이전트 마스터 노드로부터 제2 딜레이를 수신하며; 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 상기 제어 프레임을 송신하는 것이 상기 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하며;
   또는
   OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 송신하며; 상기 제2 테스트 제어 프레임을 송신해서부터 상기 제2 테스트 제어 프레임을 수신할 때까지 사이의 제2시간 간격을 취득하고, 취득한 제2시간 간격과 상기 핵심 경로의 길이 사이의 차이값을 계산하면 바로 제1 딜레이를 취득하며; 상기 에이전트 마스터 노드로부터 제2 딜레이를 수신하며; 상기 제1 딜레이와 상기 제2 딜레이에 의하여 상기 핵심 경로에서 상기 마스터 노드가 제어 프레임을 송신하는 것이 데이터 프레임에 비하여 앞당긴 제1시간 간격을 결정하는 것이 포함되며;
   또는
   상기 동기화 모듈이 제1시간 간격과 OBTN의 타임 슬롯 길이에 의하여 상기 핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제3 딜레이를 결정하는 것에는,
   OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 핵심 경로의 슬레이브 노드 또는 에이전트 마스터 노드로 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 송신하고, 상기 제3 테스트 데이터 프레임보다 상기 제1시간 간격을 앞당기는 것을 유지하여 상기 제4 테스트 제어 프레임을 송신하는 것이 포함되며;
   또는
   상기 마스터 노드에는 또한,
   핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하도록 설정되는 제1 수신 모듈; 및
   슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈;
   또는
   비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하도록 설정되는 제1 수신 모듈; 및
   결정된 경로가 에이전트 마스터 노드를 크로스하지 않는 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 비핵심 경로의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈;
   또는
   각 에이전트 마스터 노드가 송신하는 비핵심 경로 중의 여분의 시간 길이를 수신하고 또한 비핵심 경로의 슬레이브 노드로부터의 대역폭 요청을 수신하고, 상기 대역폭 요청에 의하여 상기 슬레이브 노드가 수신 노드로 데이터를 송신하는 경로를 결정하도록 설정되는 제1 수신 모듈; 및
   결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0보다 크다는 것을 판단하고, 슬레이브 노드에게 두 개의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 상기 비핵심 경로 상의 각 슬레이브 노드로 송신하며; 결정된 경로가 에이전트 마스터 노드를 크로스하고 또한 상기 여분의 시간 길이가 0과 같다 것을 판단하고, 슬레이브 노드에게 하나의 타임 슬롯 길이를 사용하여 데이터를 송신할 것을 지시하는 하나의 타임 슬롯의 정보를 대역폭 맵 정보에 포함시켜 상기 핵심 경로, 비핵심 경로 상의 각 슬레이브 노드로 송신하도록 설정되는 제1 송신 모듈이 포함되는 것을 특징으로 하는 마스터 노드.
7. 에이전트 마스터 노드에 있어서,
   마스터 노드로부터의 제1 테스트 데이터 프레임과 제2 테스트 제어 프레임을 수신하며; 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임이 자체로 리턴한 제2 딜레이를 측정하도록 설정되는 제2 수신 모듈; 및
   제2 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 바로 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하며; OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 제2 딜레이를 마스터 노드로 송신하도록 설정되는 제2 송신 모듈이 포함하되,
   상기 제2 수신 모듈은 또한, 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하도록 설정되며;
   상기 제2 송신 모듈은 또한, 제1고정 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하도록 설정되며;
   또는
   상기 제2 송신 모듈은 또한, OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 에이전트 마스터 노드가 위치하는 비핵심 경로의 슬레이브 노드로 제2 테스트 데이터 프레임과 제3 테스트 제어 프레임을 송신하며; 상기 제2 딜레이를 마스터 노드로 송신하도록 설정되며;
   상기 제2 수신 모듈은 또한, 상기 제3 테스트 제어 프레임과 상기 제2 테스트 데이터 프레임을 수신하여 상기 에이전트 마스터 노드로 리턴하는 제2 딜레이를 측정하며; 또는 상기 제3 테스트 제어 프레임을 송신해서부터 상기 제3 테스트 제어 프레임을 수신할 때까지 사이의 제3시간 간격을 취득하고, 취득한 제3시간 간격과 상기 자체가 위치하는 비핵심 경로의 길이 사이의 차이값을 계산하면 바로 제2 딜레이를 취득하도록 설정되며;
   또는
   상기 제2 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하도록 설정되며;
   상기 제2 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임을 수신한 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하도록 설정되며;
   또는
   상기 제2 송신 모듈은 또한,
   에이전트 마스터 노드의 제3 딜레이와 OBTN의 타임 슬롯 길이에 의하여 비핵심 경로에서 각 슬레이브 노드 또는 에이전트 마스터 노드 자체가 제어 프레임을 수신 또는 송신하는 것이 데이터 프레임에 비하여 앞당긴 제4 딜레이를 결정하도록 설정되며;
   또는
   상기 제2 송신 모듈은,
   OBTN의 타임 슬롯 길이에 의하여 순차적으로 상기 비핵심 경로의 슬레이브 노드로 제4 테스트 데이터 프레임과 제5 테스트 제어 프레임을 송신하고, 제4 테스트 데이터 프레임보다 상기 에이전트 마스터 노드의 제3 딜레이와 고정된 딜레이 사이의 차이값을 앞당기는 것을 유지하여 제5 테스트 제어 프레임을 송신하도록 설정되며;
   또는
   상기 제2 수신 모듈은 또한, 마스터 노드로부터의 제3 테스트 데이터 프레임과 제4 테스트 제어 프레임을 수신하도록 설정되며;
   상기 제2 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임과 상기 제4 테스트 제어 프레임을 상기 비핵심 경로의 각 슬레이브 노드로 포워딩하도록 설정되는 것을 특징으로 하는 에이전트 마스터 노드.
8. 슬레이브 노드에 있어서,
   제2 테스트 제어 프레임과 제1 테스트 데이터 프레임을 수신하도록 설정되는 제3 수신 모듈; 및
   제2 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 제2 테스트 제어 프레임을 핵심 경로의 다음 노드로 포워딩하고, 제1 테스트 데이터 프레임을 수신한 후 바로 제1 테스트 데이터 프레임을 핵심 경로의 다음 노드로 포워딩하도록 설정되는 제3 송신 모듈이 포함하되,
   상기 제3 수신 모듈은 또한, 제1 테스트 제어 프레임을 수신한 후, 자체의 노드 정보를 상기 제1 테스트 제어 프레임에 추가하여 경로를 형성하도록 설정되며;
   상기 제3 송신 모듈은 또한, 제1고정 딜레이 후 자체와 연결된 기타 노드로 자체의 노드 정보를 추가한 후의 제1 테스트 제어 프레임을 송신하도록 설정되며;
   또는
   상기 제3 수신 모듈은 또한, 제3 테스트 제어 프레임과 제2 테스트 데이터 프레임을 수신하도록 설정되며;
   상기 제3 송신 모듈은 또한, 제3 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 제3 테스트 제어 프레임을 비핵심 경로의 다음 노드로 포워딩하고, 제2 테스트 데이터 프레임을 수신한 후 바로 제2 테스트 데이터 프레임을 비핵심 경로의 다음 노드로 포워딩하도록 설정되며;
   또는
   상기 제3 수신 모듈은 또한, 자체가 제4 테스트 제어 프레임과 제3 테스트 데이터 프레임을 수신한 제3 딜레이를 측정하도록 설정되며;
   상기 제3 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임을 수신한 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하도록 설정되며;
   또는
   상기 제3 수신 모듈은 또한, 자체가 제5 테스트 제어 프레임과 제4 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하도록 설정되며;
   상기 제3 송신 모듈은 또한, 상기 제4 테스트 데이터 프레임을 수신한 후 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 데이터 프레임을 포워딩하며, 상기 제5 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 비핵심 경로의 다음 슬레이브 노드로 제5 테스트 제어 프레임을 포워딩하도록 설정되며;
   또는
   상기 제3 수신 모듈은 또한, 자체가 상기 제4 테스트 제어 프레임과 상기 제3 테스트 데이터 프레임을 수신한 제4 딜레이를 측정하도록 설정되며;
   상기 제3 송신 모듈은 또한, 상기 제3 테스트 데이터 프레임을 수신한 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제3 테스트 데이터 프레임을 포워딩하며, 상기 제4 테스트 제어 프레임을 수신하고 제1고정 딜레이 후 상기 비핵심 경로의 다음 슬레이브 노드로 상기 제4 테스트 제어 프레임을 포워딩하도록 설정되며;
   또는
   상기 제3 송신 모듈 또는 상기 제3 수신 모듈은 또한,
   수신된 대역폭 맵 정보, 수신된 제3 딜레이 또는 제4 딜레이 및 제어 프레임을 수신한 타임 슬롯 위치에 의하여, 대응되는 타임 슬롯 위치에서 데이터 프레임과 제어 프레임을 송신 또는 수신하도록 설정되는 것을 특징으로 하는 슬레이브 노드.
9. 컴퓨터 판독가능한 저장 매체에 있어서, 프로그램 명령이 저장되어 있고, 해당 프로그램 명령이 실행될 때 제1항 내지 제4항의 어느 한 항의 방법을 구현할 수 있는 것을 특징으로 하는 컴퓨터 판독가능한 저장 매체.
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