KR102109712B1 - Graphene-Silicon Junction Transistor - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 69
- 239000010703 silicon Substances 0.000 title claims abstract description 69
- 229910021389 graphene Inorganic materials 0.000 claims abstract description 180
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 176
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 230000004888 barrier function Effects 0.000 claims abstract description 35
- 230000008859 change Effects 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 193
- 239000002184 metal Substances 0.000 claims description 63
- 229910052751 metal Inorganic materials 0.000 claims description 63
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 18
- 238000002161 passivation Methods 0.000 claims description 16
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 15
- 239000011241 protective layer Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 12
- 229910052763 palladium Inorganic materials 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 238000001465 metallisation Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000005855 radiation Effects 0.000 abstract description 16
- 239000000463 material Substances 0.000 abstract description 8
- 239000004065 semiconductor Substances 0.000 abstract description 7
- 230000008901 benefit Effects 0.000 description 10
- 239000012212 insulator Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000191 radiation effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004347 surface barrier Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1606—Graphene
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13088—Graphene Nanoribbon Field-Effect Transistor [GNRFET]
Abstract
본 발명에 일 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하여, 방사(radiation)에 의한 문턱전압에 영향을 미치지 않고, p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다.Graphene silicon junction transistor according to an aspect of the present invention includes a base layer (Base layer); And first and second graphene layers configured such that a lower region is in contact with the base layer, and upper regions of the first and second graphene layers operate as emitters and collectors, respectively. , It does not affect the threshold voltage due to radiation, and the change of the Schottky Barrier that occurs when combined with a p-type semiconductor material is free.
Description
본 발명은 그래핀 실리콘 접합 트랜지스터에 관한 것이다. 보다 상세하게는 BJT 형태의 그래핀 실리콘 접합 트랜지스터에 관한 것이다. The present invention relates to a graphene silicon junction transistor. More specifically, it relates to a BJT type graphene silicon junction transistor.
그래핀(graphene)은 탄소 화합물로서, 2차원 6각형 탄소 결정 구조(2-dimensional hexagonal crystalline carbon structure)를 가지는 물질이며 전기적, 열적 및 광학적 특성이 우수하여 최근 널리 연구되고 있다.Graphene is a carbon compound and has a 2-dimensional hexagonal crystalline carbon structure, and has been widely studied in recent years because of its excellent electrical, thermal, and optical properties.
그래핀은 제로 에너지 갭 반도체(zero gap semiconductor)로서, 기본적으로 금속성(metal-like) 성격을 가지고 있으며, 캐리어 이동도(mobility)가 상온(15 내지 25℃)에서 100,000 cm2 V-1 s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있으나, 그래핀은 근본적으로 에너지 밴드 갭을 갖고 있지 않아 높은 온/오프 신호비(on/off signal ratio)를 요구하는 스위칭 소자에는 적절하지 않은 것으로 알려져 있다.So as the pin is zero energy gap semiconductor (zero gap semiconductor), by default, a metallic (metal-like) has the character, the carrier mobility (mobility) is room temperature (15 to 25 ℃) 100,000 cm 2 V -1 s in - 1, which is about 100 times higher than existing silicon, so it can be applied to high-speed operation devices, for example, RF devices (radio frequency devices), but graphene essentially has no energy band gap, resulting in high on / off signal ratio (on / It is known that it is not suitable for a switching device requiring off signal ratio.
그리하여 그래핀에 에너지 밴드 갭을 부여하기 위한 여러 가지 방법들이 연구되어 왔다. 즉, 그래핀에 수직으로 전기장을 가하여 에너지 밴드 갭을 부여하는 방법, 그래핀과 기판 사이의 상호작용을 이용하여 에너지 밴드 갭을 형성하는 방법, 그래핀의 크기를 조절하여 양자 구속 효과로 인하여 에너지 밴드 갭을 획득하는 방법, 그래핀의 sp2 결합 구조를 부분적으로 sp3 결합으로 바꾸어 에너지 밴드 갭을 갖게 하는 방법 등과 같이 그래핀이 발견된 이래로 많은 연구 기관들에 의해 연구가 계속되어 왔다.Therefore, various methods for imparting an energy band gap to graphene have been studied. That is, a method of applying an electric field perpendicular to graphene to impart an energy band gap, a method of forming an energy band gap using the interaction between graphene and a substrate, and controlling the size of graphene to generate energy due to the quantum confinement effect Research has been continued by many research institutes since the discovery of graphene, such as a method of acquiring a band gap, a method of partially replacing the sp2 bond structure of graphene with a sp3 bond to have an energy band gap.
하지만, 그래핀에 에너지 밴드 갭을 형성하기 위한 이들 방법은 공정이 매우 까다롭고, 그래핀이 가지고 있는 우수한 물성들에 부정적인 요소로 작용하여, 이들 방법에 따라 그래핀에 에너지 밴드 갭이 형성된다 하더라도 기존의 소자들보다 우수한 소자 특성을 구현하지는 못했다.However, these methods for forming an energy band gap in graphene are very difficult to process and act as a negative element to the excellent properties of graphene, even if an energy band gap is formed in graphene according to these methods. It did not realize device characteristics superior to those of the existing devices.
특히, 종래의 그래핀을 이용한 트랜지스터로는 그래핀의 채널폭(channel width)을 10nm 이하로 작게 하여 사이즈 효과(size effect)에 의하여 밴드 갭(band gap)을 형성하는 전계 효과 트랜지스터(field effect transistor)가 주로 제작되었으나, 현재까지 기존의 실리콘(Si) 기반 트랜지스터(transistor)에 비해 월등한 스위칭 속도 (switching speed)나 온/오프 신호비(on/off signal ratio)를 구현하지는 못하고 있다는 문제점이 있다.In particular, as a transistor using a conventional graphene, a field effect transistor that forms a band gap by size effect by reducing the channel width of graphene to 10 nm or less. ) Has been mainly produced, but there is a problem in that it has not achieved superior switching speed or on / off signal ratio compared to conventional silicon (Si) -based transistors. .
한편, 기존의 MOSFET에서 절연체의 능력은 가장 중요한 요소로서 볼 수 있는데, 그 이유로는 다음과 같다. MOSFET은 channel 형성에 의해 전류가 흐르거나(On) 또는 흐르지 않도록(Off) 조절을 할 수가 있다. 이때 절연체의 커패시터 능력이 MOSFET의 성능에서 중요한 요인이 된다. On the other hand, the ability of the insulator in the existing MOSFET can be seen as the most important factor, for the following reasons. The MOSFET can be adjusted so that current does not flow (On) or does not flow (Off) by channel formation. At this time, the capacitor capability of the insulator is an important factor in the performance of the MOSFET.
한편, 방사선이 존재하는 공간에서는 정상적인 MOSFET의 기능을 기대할 수가 없다. 방사선은 에너지를 가진 빛으로서 MOSFET에 외부적인 요인으로 작용하기 때문이다. 방사(radiation)에 의해 절연체의 가전자대에 존재하던 전자는 전도대로 올라가게 되면서 MOSFET에 작용하는 전계로 인해 전자는 게이트 (gate) 쪽으로 이동하게 된다. 반면에, 정공은 가전자대를 따라 hopping을 하다가 반도체와 절연체의 계면(surface interface)에서 트랩(trap)으로 작용하게 된다. 따라서 문턱전압은 낮아지고 누설전류가 생기면서 소자의 on/off ratio에 영향을 미치게 된다는 문제점이 있다. On the other hand, in a space where radiation is present, it is impossible to expect a function of a normal MOSFET. This is because radiation is energy light and acts as an external factor to the MOSFET. Electrons existing in the valence band of the insulator by radiation are raised to the conduction band, and electrons move toward the gate due to the electric field acting on the MOSFET. On the other hand, the hole hopping along the valence band, and then acts as a trap at the interface between the semiconductor and the insulator. Therefore, there is a problem in that the threshold voltage is lowered and a leakage current is generated, thereby affecting the on / off ratio of the device.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 방사에 의한 문턱전압에 영향을 받지 않는 그래핀 실리콘 접합 트랜지스터를 제공하는 것이다.The present invention is to solve the above-mentioned problems, to provide a graphene silicon junction transistor that is not affected by the threshold voltage caused by radiation.
또한, 본 발명이 이루고자 하는 기술적인 과제는 높은 집적도와 높은 전압 이득 및 전류 이득을 갖는 그래핀 실리콘 접합 트랜지스터를 제공하는 것이다. In addition, a technical problem to be achieved by the present invention is to provide a graphene silicon junction transistor having high integration and high voltage gain and current gain.
본 발명에 일 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하여, 방사(radiation)에 의한 문턱전압에 영향을 미치지 않고, p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다.Graphene silicon junction transistor according to an aspect of the present invention includes a base layer (Base layer); And first and second graphene layers configured such that a lower region is in contact with the base layer, and upper regions of the first and second graphene layers operate as emitters and collectors, respectively. , It does not affect the threshold voltage due to radiation, and the change of the Schottky Barrier that occurs when combined with a p-type semiconductor material is free.
일 실시 예에서, 상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer)을 더 포함할 수 있다. 이때, 상기 보호막 층은 Al2O3이고, 특정 두께의 Al2O3 유전체 층 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출되고, 상기 에칭 직후 상기 그래핀 층이 상기 실리콘 계면과 상기 Al2O3 유전체 층을 모두 커버하도록 이송(transfer)된다.In one embodiment, a passivation layer may be further included on the base layer. In this case, wherein the protective layer is Al 2 O 3, Al 2 O 3 of a certain thickness After depositing the dielectric layer, a silicon interface is exposed through buffered HF etching, and immediately after the etching, the graphene layer is exposed to the silicon interface and the Al 2 O 3 It is transferred to cover all of the dielectric layers.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치되는 것을 특징으로 할 수 있다. 이때, 상기 제1 및 제2 그래핀 층의 상부 영역은 그래핀 패터닝에 의해 생성되고, 상기 그래핀 패터닝 이후에 그래핀 부착 해제(detach)가 수행되도록 상기 그래핀 패터닝 이전에 금속화(metallization)/리프트-오프(lift-off)가 수행될 수 있다.In one embodiment, upper regions of the first and second graphene layers may be disposed on the protective layer. At this time, the upper regions of the first and second graphene layers are generated by graphene patterning, and metallization is performed before the graphene patterning so that graphene detachment is performed after the graphene patterning. / Lift-off can be performed.
일 실시 예에서, 상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함할 수 있다.In one embodiment, a control electrode disposed on the protective layer and configured to change a bonding barrier with the graphene layer may further include a control electrode.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가될 수 있다.In one embodiment, further comprising first and second metal pads formed over a portion of the upper region of the first and second graphene layers, the first voltage V BE between the first metal pad and the base layer bottom Is applied, and a second voltage V CB may be applied between the second metal pad and the base layer.
본 발명의 다른 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층; 상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층을 포함하고, 상기 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치된다.Graphene silicon junction transistor according to another aspect of the present invention includes a base layer; A passivation layer stacked on the base layer; And a graphene layer configured such that a lower region contacts the base layer, and an upper region of the graphene layer is disposed on the protective layer.
일 실시 예에서, 상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함할 수 있다.In one embodiment, a control electrode disposed on the protective layer and configured to change a bonding barrier with the graphene layer may further include a control electrode.
일 실시 예에서, 상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다.In one embodiment, the graphene layer includes first and second graphene layers that are symmetrical with respect to the center of the base layer, and upper regions of the first and second graphene layers are each emitters ( emitter) and collector.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고, 상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다. 이때, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가된다.In one embodiment, the first and second metal pads further include first and second metal pads formed on a portion of the upper region of the graphene layer, and the metal type of the metal pads is the base layer corresponding to p-type silicon. And palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the first and second graphene layers. At this time, a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer.
일 실시 예에서, 상기 베이스 층 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, b)가 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정하는 것을 특징으로 할 수 있다. 한편, 상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가한다.In one embodiment, the first voltage is such that the current gain (Current gain, b), which is the ratio of the second current I E in the emitter according to the first current I B through the lower portion of the base layer, is greater than or equal to a specific value. V BE may be adjusted to a threshold voltage or higher. Meanwhile, as the first voltage V BE increases, the current gain increases.
본 발명의 또 다른 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층; 상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer); 하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층; 및 상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 포함한다.Graphene silicon junction transistor according to another aspect of the present invention includes a base layer; A passivation layer stacked on the base layer; A graphene layer configured such that a lower region contacts the base layer; And a control electrode disposed on the passivation layer and configured to change a bonding barrier with the graphene layer.
일 실시 예에서, 상기 컨트롤 전극은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 컨트롤 전극을 포함하고, 상기 제1 및 제2 컨트롤 전극은 상기 그래핀 층의 페르미 레벨(Fermi level)을 정전기적으로 튜닝하도록 구성될 수 있다.In one embodiment, the control electrode includes first and second control electrodes that are symmetrical with respect to the center of the base layer, and the first and second control electrodes are at a Fermi level of the graphene layer. ) Can be configured to electrostatically tune.
일 실시 예에서, 상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다.In one embodiment, the graphene layer includes first and second graphene layers that are symmetrical with respect to the center of the base layer, and upper regions of the first and second graphene layers are each emitters ( emitter) and collector.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고, 상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다. 이때, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가된다.In one embodiment, the first and second metal pads further include first and second metal pads formed on a portion of the upper region of the graphene layer, and the metal type of the metal pads is the base layer corresponding to p-type silicon. And palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the first and second graphene layers. At this time, a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer.
본 발명의 또 다른 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역은 상기 베이스 층과 접촉되고, 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하도록 구성된 그래핀 층을 포함하고, 상기 컬렉터에 저항(RLoad)을 통해 전원 VDD가 인가된다.Graphene silicon junction transistor according to another aspect of the present invention includes a base layer (Base layer); And the lower region is in contact with the base layer, and the upper region includes a graphene layer configured to operate as an emitter and a collector, respectively, and the power source V DD is applied to the collector through a resistor R Load . Is authorized.
일 실시 예에서, 상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고, 상기 그래핀 실리콘 접합 트랜지스터는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함할 수 있다. 상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다. In one embodiment, the graphene layer includes first and second graphene layers that are symmetrical with respect to the center of the base layer, and the graphene silicon junction transistors include the first and second graphene layers. The first and second metal pads formed on a portion of the upper region may be further included. The metal type of the metal pad may be selected from palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the base layer and the first and second graphene layers corresponding to p-type silicon. .
일 실시 예에서, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가된다.In one embodiment, a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer.
일 실시 예에서, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 전원 VDD를 가변할 수 있다. 한편, 상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가한다.In one embodiment, as the first AC voltage V AC is input to the emitter and the second AC voltage V out is output from the collector, a voltage gain corresponding to a ratio of the first and second AC voltages (Voltage gain) ), The power supply V DD may be changed to be equal to or greater than a specific value. Meanwhile, as the first voltage V BE increases, the current gain increases.
일 실시 예에서, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 저항(RLoad) 값을 가변할 수 있다.In one embodiment, as the first AC voltage V AC is input to the emitter and the second AC voltage V out is output from the collector, a voltage gain corresponding to a ratio of the first and second AC voltages (Voltage gain) ) May be a variable value such that the resistance (R Load ) is greater than or equal to a specific value.
본 발명의 일 실시예에 따른 그래핀 실리콘 접합 트랜지스터는 MOSFET이 아닌 BJT(Bipolar Junction Transistor)로서 절연체를 필요로 하지 않는다. 따라서 radiation에 의한 문턱전압에 영향을 미치지 않는다는 장점이 있다.The graphene silicon junction transistor according to an embodiment of the present invention does not require an insulator as a bipolar junction transistor (BJT) rather than a MOSFET. Therefore, there is an advantage that it does not affect the threshold voltage due to radiation.
또한, 그래핀은 0.3nm로서 얇은 트랜지스터를 만들 수 있을 뿐만 아니라 기존의 물질과는 달리 페르미레벨의 변화가 자유롭기 때문에 p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다는 장점이 있다.In addition, graphene is a 0.3nm thin transistor, and unlike conventional materials, the change of the Fermi level is free, so the change in the Schottky Barrier that occurs when combined with p-type semiconductor materials is also free. There are advantages.
따라서, 그래핀 실리콘 접합 트랜지스터를 사용하면 결과적으로 얇으면서도 보다 큰 33.7의 전류이득(Current Gain)과 24.9의 전압이득(Voltage Gain)을 얻을 수 있다는 장점도 있다.Therefore, using a graphene silicon junction transistor has the advantage of being able to obtain a current gain (Current Gain) of 33.7 and a voltage gain of 24.9 while being thinner as a result.
따라서, 그래핀을 사용하면 매우 얇으므로 칩이 높이 방향의 집적도를 증가시킬 수 있고, 높은 전압 또는 전류이득이라는 면에서는 전자전기분야에 적용할 수 있다. 뿐만 아니라, 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 방사선의 영향을 최소화하기 때문에 방사선이 존재하는 우주 또는 방사선을 이용하는 의료기기 분야에도 적용시킬 수 있다.Therefore, if graphene is used, it is very thin, and thus the chip can increase the degree of integration in the height direction, and in the aspect of high voltage or current gain, it can be applied to the electronic and electrical fields. In addition, the graphene-silicon junction transistor (Graphene-Silicon Junction Transistor) can be applied to the field of medical devices using radiation or space or radiation because it minimizes the effect of radiation.
결과적으로 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 얇은 이차원 물질을 이용함으로써 칩의 높이방향 집적도를 높일 수 있을 뿐만 아니라 그래핀과 실리콘 접합간의 쇼트키 장벽(Schottky Barrier)의 조절이 가능하기 때문에 높은 전압 또는 전류이득을 얻을 수 있다. 또한 BJT(Bipolar Junction Transistor) 구조를 이용하기 때문에 절연체를 필요로 하지 않으므로 Radiation effect의 영향을 최소화할 수 있는 장점이 있다. As a result, the graphene-silicon junction transistor can not only increase the height integration degree of the chip by using a thin two-dimensional material, but also control the Schottky Barrier between the graphene and silicon junction. Therefore, a high voltage or current gain can be obtained. In addition, since the use of a BJT (Bipolar Junction Transistor) structure does not require an insulator, it has the advantage of minimizing the effect of the radiation effect.
한편, 현재 디지털과 아날로그 산업은 MOSFET을 기반으로 발전하고 있지만, 방사선이 존재하는 환경에서는 MOSFET의 기능이 약화될 수 밖에 없으며, 이를 해결하기 위해 그래핀을 이용하여 높은 증폭 이득을 가진 BJT를 제공할 수 있다는 장점이 있다.On the other hand, the digital and analog industries are currently developing based on MOSFETs, but in the environment where radiation is present, the function of MOSFETs is inevitably weakened. To solve this, graphene is used to provide BJT with high amplification gain It has the advantage of being able to.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 그래핀과 그래핀 실리콘 접합 트랜지스터(GSJT: Graphene-Silicon Junction Transistor)의 구성 및 특징을 나타낸다.
도 2는 본 발명에 따른 GSAT의 구성과 특성을 나타낸다.
도 3은 본 발명에 따른 GSJT 및 MSBT (Metal Surface Barrier Transistor)의 구성 및 특성을 나타낸다.
도 4는 본 발명에 따른 p-타입 실리콘 상의 그래핀의 에너지 대역 다이어그램을 나타낸다.
도 5는 본 발명에 따른 GSJT를 이용한 공통 에미터 증폭기 구성을 나타낸다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the present invention, a brief description of each drawing is provided.
1 shows the configuration and features of graphene and graphene-silicon junction transistors (GSJT) according to the present invention.
Figure 2 shows the configuration and characteristics of the GSAT according to the present invention.
Figure 3 shows the configuration and properties of the GSJT and MSBT (Metal Surface Barrier Transistor) according to the present invention.
4 shows an energy band diagram of graphene on p-type silicon according to the present invention.
5 shows a configuration of a common emitter amplifier using GSJT according to the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention can be applied to various changes and can have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail through detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1 , 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.In describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description is omitted. In addition, the numbers used in the description process of the present specification (for example, first, second, etc.) are only identification numbers for distinguishing one component from other components.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.In addition, in this specification, when one component is referred to as "connected" or "connected" with another component, the one component may be directly connected to the other component, or may be directly connected, but in particular It should be understood that, as long as there is no objection to the contrary, it may or may be connected via another component in the middle.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며, 도면들에 있어서 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조부호들은 동일한 구성요소들을 나타낸다.The suffixes "modules" and "parts" for components used in the following description are given or mixed only considering the ease of writing the specification, and do not have meanings or roles distinguished from each other in themselves. In addition, in order to clearly describe the present invention, parts not related to the description are omitted in the drawings, and in the drawings, the width, length, and thickness of components may be exaggerated for convenience. Throughout the specification, the same reference numerals denote the same components.
이하, 첨부된 도면들을 참조하여 본 발명의 실시를 위한 구체적인 내용을 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in detail for the practice of the present invention.
도 1은 본 발명에 따른 그래핀과 그래핀 실리콘 접합 트랜지스터(GSJT: Graphene-Silicon Junction Transistor)의 구성 및 특징을 나타낸다. 도 1의 (a)는 실리콘 상의 단일-층 그래핀의 이미지와 라만 (Raman) 스펙트럼을 나타낸다. 2D 피크 (1348.35cm- 1)와 G 피크 (1528.23cm- 1)의 비율은 약 3이고, 이는 단일-층 그래핀을 나타낸다.1 shows the configuration and features of graphene and graphene-silicon junction transistors (GSJT) according to the present invention. 1 (a) shows an image of a single-layer graphene on silicon and a Raman spectrum. The ratio of the 2D peak (1348.35cm - 1 ) and the G peak (1528.23cm - 1 ) is about 3, indicating single-layer graphene.
도 1의 (b)는 단일-층 그래핀으로 제작된 FET로부터의 IDS 대 VBG 그래프를 나타낸다. Dirac 전압은 거의 0V를 나타내며, 이는 낮은 환경 도핑 효과(low environmental doping effect)를 나타낸다.1 (b) shows a graph of I DS versus V BG from a FET fabricated from single-layer graphene. Dirac voltage shows almost 0V, which shows a low environmental doping effect.
도 1의 (c)는 GSJT의 측면-뷰 개략도를 나타낸다. 그래핀은 베이스에서 p-타입 실리콘과 접촉 상태에 있다. 이러한 영역은 도면에 표시된 바와 같이 Al2O3의 제2 층으로 커버되어 보호막을 형성한다. 컨트롤 전극(control electrode)은 필요하다면 정전기적으로 그래핀의 페르미 레벨(Fermi level)을 튜닝하는데 사용될 수 있다. 컨트롤 전극은 접지 상태에 있을 수 있다. 1 (c) shows a side-view schematic of GSJT. Graphene is in contact with p-type silicon at the base. These areas are covered with a second layer of Al 2 O 3 as shown in the figure to form a protective film. The control electrode can be used to electrostatically tune the Fermi level of graphene if necessary. The control electrode can be in ground.
한편, 도 1의 (c)의 GSJT의 구성에 대해 도면을 참조하여 상세하게 살펴보면 다음과 같다. 그래핀 실리콘 접합 트랜지스터 (GSJT, 100)은 베이스 층(Base layer, 110), 그래핀 층 (120), 보호막 층(Passivation layer, 130), 컨트롤 전극 (Control electrode, 140) 및 금속 패드 (150)를 포함한다. 한편, 그래핀 층(120)은 상기 베이스 층(110)의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층(121, 122)을 포함할 수 있다.Meanwhile, the configuration of the GSJT of FIG. 1 (c) will be described in detail with reference to the drawings. The graphene silicon junction transistor (GSJT, 100) includes a base layer (110), a
베이스 층(110)은 GSJT의 베이스에 해당하며, p-타입 실리콘으로 이루어질 수 있다. 여기서, 이러한 GSJT 디바이스에 대해 p-타입 실리콘 (10-20 옴-cm, 도핑 농도 
한편, 상기 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다.Meanwhile, upper regions of the first and second graphene layers 121 and 122 may operate as emitters and collectors, respectively.
보호막 층(130)은 베이스 층 (110)의 상부에 적층되고, 그래핀 층 (120)이 베이스 층 (110)과 접합을 형성한 부분을 보호한다. 일 실시 예에 따르면, 보호막 층 (130)은 Al2O3층일 수 있다. ALD 공정을 이용하여 100nm 두께의 Al2O3 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출될 수 있다. 에칭 직후에, 그래핀 층 (120)이 실리콘 계면과 Al2O3 유전체 층을 모두 커버하도록 이송(transfer)된다. Al2O3 상의 그래핀 부분과 접촉하기 위해 팔라듐 (Pd)이 사용된다. 여기서, Pd는 p-타입 실리콘의 경우 쇼트키 장벽 높이 (~ 0.4eV)가 그래핀/p-실리콘의 경우 (0.45 - 0.48 eV)와 유사하기 때문에 그래핀에 대한 접촉 금속으로 선택될 수 있고, 그래핀과의 낮은-저항 접촉의 형성이 가능하다.The
한편, 상기 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 상기 보호막 층 (130)의 상부에 배치되어, GSJT의 에미터와 컬렉터로 동작할 수 있다. 이때, 그래핀-그래핀 갭의 길이와 폭은 1.5mm로 360mm일 수 있다. 이러한 높은 비율은 그래핀 층 (120)으로부터의 임의의 직렬 저항 효과를 최소화하는데 유리하다. 그래핀 층 (120)이 가스에 대해 불침투성 (impermeable)이기 때문에, 실리콘 상에 산화 막 생성을 최소화하기 위해 그래핀은 즉시 이송된다. 패터닝 이후에, 다른 Al2O3 층 (40 mm)이 증착된다. 추가적인 산화와 환경적 도핑에 대해 디바이스를 보호하기 위해 최종적인 보호막 층 (130)이 사용된다.Meanwhile, upper regions of the first and second graphene layers 121 and 122 are disposed on the
한편, 제작 동안에 가장 보편적인 문제점은 그래핀 패터닝 이후에 액체 상태에서 그래핀의 부착 해제(detach)이다. 이러한 문제점을 해결하기 위해, 금속화(metallization)/리프트-오프(lift-off)가 그래핀 패터닝 이전에 수행될 수 있다. 이 경우, 이러한 GSJT 디바이스 수율은 90% 이상으로 급격히 증가된다.On the other hand, the most common problem during fabrication is the detachment of graphene in the liquid state after graphene patterning. To solve this problem, metallization / lift-off may be performed prior to graphene patterning. In this case, the GSJT device yield is rapidly increased to 90% or more.
한편, 컨트롤 전극 (140)은 상기 보호막 층 (130)의 상부에 배치되고, 상기 그래핀 층(110)과의 접합 장벽을 변화시켜주도록 구성된다.Meanwhile, the
한편, 금속 패드(150)는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된다. 이에 따라, 상기 금속 패드(150)에 의해 커버되지 않는 제1 및 제2 그래핀 층 (121, 122)의 일부 영역이 노출될 수 있다.Meanwhile, the
한편, 도 1의 (c)에서 모든 구성 요소들을 모두 포함하여 GSJT (100)이 구성되어야 하는 것은 아니고, 응용에 따라 자유롭게 응용 가능하다. 본 발명의 제1 실시 예에 따르면, GSJT (100)은 필수 구성 요소로 베이스 층 (110)과 제1 및 제2 그래핀 층 (121, 122)을 포함하도록 구성 가능하다. 이때, 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다. 한편, 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 그래핀 패터닝에 의해 생성되고, 그래핀 패터닝 이후에 그래핀 부착 해제(detach)가 수행되도록 상기 그래핀 패터닝 이전에 금속화(metallization)/리프트-오프(lift-off)가 수행될 수 있다.Meanwhile, the
또한, 본 발명의 제2 실시 예에 따르면, GSJT (100)은 필수 구성 요소로 베이스 층 (110), 그래핀 층 (120) 및 보호막 층 (130)을 포함하도록 구성 가능하다. 이때, 상기 그래핀 층 (120)의 상부 영역은 상기 보호막 층 (130)의 상부에 배치될 수 있다.In addition, according to the second embodiment of the present invention,
또한, 본 발명의 제3 실시 예에 따르면, GSJT (100)은 필수 구성 요소로 베이스 층 (110), 그래핀 층 (120), 보호막 층 (130) 및 컨트롤 전극 140)을 포함하도록 구성 가능하다. 이때, 컨트롤 전극(140)은 상기 보호막 층 (130)의 상부에 배치되고, 상기 그래핀 층 (120)과의 접합 장벽을 변화시켜주도록 구성될 수 있다.In addition, according to the third embodiment of the present invention, the
도 1의 (d)는 p-타입 실리콘 상의 그래핀에 이해 형성된 다이오드의 전류 대 전압 특성을 나타낸다. 도면에서 인셋(inset)은 로그 스케일의 전류를 나타낸다. 한편, 저 전압 바이어스에서 순방향 특성 영역에서, 아래의 수학식 1에서 다이오드 이상(ideality) 인자 n ≒2.16을 얻을 수 있다. 따라서, 이와 같은 실험적으로 얻은 다이오드 이상 인자 n에 기반하여 GSJT 특성을 모델링하고, 전류 특성을 미리 예측하는 것도 가능하다.Figure 1 (d) shows the current versus voltage characteristics of the diode formed on the graphene on p-type silicon. In the drawing, inset represents a log-scale current. On the other hand, in the forward characteristic region at low voltage bias, the diode ideality factor n ≒ 2.16 can be obtained in
여기서, IS는 역방향 포화 전류, q는 엘리멘터리 전하, n은 이상 인자, Vbias 는 바이어스 전압을 나타낸다. Where I S is the reverse saturation current, q is the elementary charge, n is the ideal factor, and V bias Indicates a bias voltage.
도 2는 본 발명에 따른 GSAT의 구성과 특성을 나타낸다. 도 2의 (a)는 본 발명에 따른 GSAT의 구성과 바이어스 전압과 전류 흐름을 나타낸다. 측정 설정은 BJT의 측정 설정과 유사하게 구성 가능하다. 그래핀의 상부에 제2 층으로 Al2O3 층은 편의상 도시를 생략하였다.Figure 2 shows the configuration and characteristics of the GSAT according to the present invention. Figure 2 (a) shows the configuration of the GSAT according to the present invention and the bias voltage and current flow. Measurement settings are configurable similar to BJT's measurement settings. Al 2 O 3 as a second layer on top of graphene The layers have been omitted for convenience.
한편, 도 1의 (c) 및 도 2의 (a)의 따른 GSAT의 구성과 바이어스 전압과 전류 흐름에 대해 도면을 참조하여 상세하게 살펴보면 다음과 같다. 전술한 바와 같이, 컨트롤 전극 (140)은 상기 보호막 층 (130)의 상부에 배치되고, 상기 그래핀 층(110)과의 접합 장벽을 변화시켜주도록 구성된다. 이때, 컨트롤 전극 (140)은 도시된 바와 같이, 상기 베이스 층(110)의 중심을 기준으로 대칭 형태인 제1 및 제2 컨트롤 전극 (141, 142)을 포함할 수 있다. 이에 따라, 상기 제1 및 제2 컨트롤 전극 (141, 142)은 상기 그래핀 층 (120)의 페르미 레벨(Fermi level)을 정전기적으로 튜닝하도록 구성될 수 있다.Meanwhile, the configuration of the GSAT and the bias voltage and current flow according to FIGS. 1 (c) and 2 (a) will be described in detail with reference to the drawings. As described above, the
한편, 금속 패드(150)는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된다. 이에 따라, 상기 금속 패드(150)에 의해 커버되지 않는 제1 및 제2 그래핀 층 (121, 122)의 일부 영역이 노출될 수 있다. 한편, 금속 패드 (150)는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성되는 제1 및 제2 금속 패드 (151, 152)를 포함할 수 있다.Meanwhile, the
한편, 금속 패드(150)의 금속 타입은 p-타입 실리콘에 해당하는 베이스 층 (110)및 제1 및 제2 그래핀 층 (121, 122)의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다.On the other hand, the metal type of the
이때, 도 2의 (a)에 도시된 바와 같이, 상기 제1 금속 패드(151)와 상기 베이스 층 (110) 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드(152) 와 상기 베이스 층 (110) 하부 사이에 제2 전압 VCB가 인가될 수 있다.At this time, as shown in (a) of FIG. 2, a first voltage V BE is applied between the
도 2의 (b)는 본 발명에 따른 GSAT의 광학 이미지를 나타낸다. 그래핀이 차지하는 영역을 녹색 박스로 나타내었다. 베이스의 어두운 영역(dark area)는 Al2O3 가 에칭되어 실리콘이 노출된 영역이다. 도 2의 (b)에서 스케일 바(scale bar)는 4mm 이다.Figure 2 (b) shows an optical image of the GSAT according to the present invention. The area occupied by graphene is indicated by a green box. The dark area of the base is Al 2 O 3 Is an area where silicon is exposed by etching. The scale bar in FIG. 2B is 4 mm.
도 2의 (c)는 본 발명에 따른 GSAT의 출력 특성을 나타낸다. 컬렉터 전류가 컬렉터-에미터 전압(VCE)의 함수로서 표시된다.Figure 2 (c) shows the output characteristics of the GSAT according to the present invention. The collector current is expressed as a function of collector-emitter voltage (V CE ).
도 2의 (d)는 베이스-에미터 전압(VBE)의 함수로서 본 발명에 따른 GSAT의 Gummel 플롯 및 전류 이득(Current gain, β = IC/IB) 를 나타낸다. 인셋(inset)은 컬렉터 전류의 함수로서 전류 이득 β를 나타낸다.Fig. 2 (d) shows the Gummel plot and the current gain (Current gain, β = I C / I B ) of the GSAT according to the present invention as a function of the base-emitter voltage (V BE ). The inset represents the current gain β as a function of the collector current.
도 2의 (a) 및 (d)를 참조하면, 상기 베이스 층 (110) 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, β)이 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정할 수 있다. 예를 들어, 전류 이득(Current gain, β)이 30 이상이 되도록 상기 제1 전압 VBE을 1.3V 이상으로 조정 가능하다. 반면에, 소비 전력 감소를 위한 저전력 구동을 위해 전류 이득이 특정 값 이하가 되도록 상기 제1 전압 VBE를 특정 전압 이하로 조정할 수 있다.Referring to (a) and (d) of Figure 2, the current gain (Current gain, β) which is the ratio of the second current I E in the emitter according to the first current I B through the
도 3은 본 발명에 따른 GSJT 및 MSBT (Metal Surface Barrier Transistor)의 구성 및 특성을 나타낸다. 구체적으로, 도 3의 (a), (b)는 각각 GSJT 및 MSBT의 구조적 비교를 나타낸다. GSJT의 3D 개략도에서, 제2 층의 Al2O3 층은 편의상 도시하지 않았다. GSJT과 비교하여, MSBT에서 그래핀은 금속 (Pd)로 단순히 대체하여, 동일한 구조에서 그래핀과 금속 간의 차이를 조사할 수 있다. 금속 일 함수 (metal work function)이 정전기적으로 튜닝 가능하기 때문에, 컨트롤 전극은 필요하지 않을 수 있다. Figure 3 shows the configuration and properties of the GSJT and MSBT (Metal Surface Barrier Transistor) according to the present invention. Specifically, FIGS. 3 (a) and 3 (b) show structural comparisons of GSJT and MSBT, respectively. In the 3D schematic diagram of GSJT, Al 2 O 3 in the second layer The floors are not shown for convenience. Compared to GSJT, graphene in MSBT can be simply replaced with metal (Pd), thereby examining the difference between graphene and metal in the same structure. Since the metal work function is electrostatically tunable, a control electrode may not be needed.
도 3의 (c)는 GSJT 및 MSBT의 Gummel 플롯을 나타낸다. 한편, 도 3의 (d)는 VBE 및 IC (인셋)의 함수로서 GSJT 및 MSBT의 전류 이득 비교를 나타낸다.Fig. 3 (c) shows the Gummel plots of GSJT and MSBT. On the other hand, Fig. 3 (d) shows the current gain comparison of GSJT and MSBT as a function of V BE and I C (inset).
도 4는 본 발명에 따른 p-타입 실리콘 상의 그래핀 에너지 대역 다이어그램을 나타낸다. 구체적으로, 도 4의 (a), (b) 및 (c)는 각각 제로 바이어스, 역 (reverse) 바이어스 및 순 (forward) 바이어스를 나타낸다. 여기서, EC, EV 및 EF는 각각 전도 대역 (conduction band), 밸런스 대역 (valence band) 및 페르미 레벨을 나타낸다. 또한, VF 및 VR은 각각 순 바이어스 전압 및 역 바이어스 전압을 나타낸다. 또한, ybi는 빌트-인 전위(built-in potential)을 나타내고, fB, fBF 및 fBR 은 각각 제로 바이어스, 역 바이어스 및 순 바이어스를 갖는 쇼트키 장벽 높이 (Schottky barrier height)이다. Figure 4 shows a graphene energy band diagram on p-type silicon according to the present invention. Specifically, (a), (b), and (c) of FIG. 4 represent zero bias, reverse bias, and forward bias, respectively. Here, E C , E V and E F represent a conduction band, a balance band, and a Fermi level, respectively. Also, V F And V R represent a forward bias voltage and a reverse bias voltage, respectively. In addition, y bi represents a built-in potential, and f B , f BF and f BR are Schottky barrier heights with zero bias, reverse bias, and forward bias, respectively.
한편, 도 4의 (d)는 정상 동작 상태로 바이어스된 GSJT의 에너지 대역 다이어그램을 나타낸다. 한편, 도 4의 (e)는 MSBT의 에너지 대역 다이어그램을 나타낸다.Meanwhile, FIG. 4D shows an energy band diagram of GSJT biased to a normal operating state. On the other hand, Figure 4 (e) shows the energy band diagram of the MSBT.
MSBT에 비해 GSJT의 주요 차이점은, 페르미 에너지 부근의 금속의 높은 밀도 상태 (DOS: density of states) 때문에 금속의 페르미 레벨이 거의 고정적이라는 점이다.The main difference of GSJT compared to MSBT is that the Fermi level of the metal is almost fixed because of the high density of states (DOS) near the Fermi energy.
VBE 바이어스 하의 GSJT에 대해, 그래핀 에미터에서 p-실리콘 베이스로 이동하는 소수 캐리어 (전자들)는 그래핀 페르미 레벨의 천이에 의해 촉진된다. 더 높은 VBE 바이어스가 인가됨에 따라, 전자에 대한 장벽이 훨씬 낮아지고, 이는 소수 캐리어 주입을 증가시킨다. 결과적으로, 더 높은 VBE는 소수 캐리어 주입 대 다수 캐리어 확산 (즉, 전류 이득 β)의 비율을 증가시킨다. 이는 도 3의 (d)에 전류 이득 향상으로 나타내어진다. 양쪽 접합(junction)에서 장벽 높이와 관계없이, 캐리어 이동 및 전류 이득에 대한 궁극적 제한 요소는 그래핀의 낮은 밀도 상태(DOS)일 것이다. 이에 따라 도 3의 (d)의 전류 이득 포화 현상을 설명할 수 있다. 또한, IC가 증가함에 따라 베이스 내에 주입된 소수 캐리어가 베이스에서의 다수 캐리어 밀도에 근접함에 따라, 전류 이득은 포화 지점에 도달하고, 이는 에미터 효율을 감소시킨다.For GSJT under V BE bias, minority carriers (electrons) moving from the graphene emitter to the p-silicon base are facilitated by the transition of graphene Fermi level. As a higher V BE bias is applied, the barrier to electrons becomes much lower, which increases minority carrier injection. Consequently, higher V BE increases the ratio of minority carrier injection to majority carrier diffusion (ie, current gain β). This is shown in FIG. 3 (d) as an improvement in current gain. Regardless of the barrier height at both junctions, the ultimate limiting factor for carrier travel and current gain will be graphene's low density state (DOS). Accordingly, the current gain saturation phenomenon of FIG. 3D can be explained. Also, as I C increases, as the minority carrier injected into the base approaches the majority carrier density at the base, the current gain reaches the saturation point, which reduces the emitter efficiency.
도 5는 본 발명에 따른 GSJT를 이용한 공통 에미터 증폭기 구성을 나타낸다. 즉, 도 5의 (a)는 발명에 따른 GSJT를 이용한 공통 에미터 증폭기 구성과 회로도를 나타낸다. 여기서, B, C, 및 E는 각각 베이스, 컬렉터 및 에미터를 나타낸다. 5 shows a configuration of a common emitter amplifier using GSJT according to the present invention. That is, Fig. 5 (a) shows a common emitter amplifier configuration and circuit diagram using GSJT according to the invention. Here, B, C, and E represent base, collector, and emitter, respectively.
한편, 도 1 및 도 5의 (a)의 GSJT를 이용한 공통 에미터 증폭기 구성에 대해 도면을 참조하여 상세하게 살펴보면 다음과 같다. 본 발명의 제4 실시 예에 따르면, GSJT(100)를 이용한 공통 에미터 증폭기 구성은 베이스 층 (110), 그래핀 층 (120) 및 부하 저항(RLoad, 210)를 포함한다. 한편, 입력 전압 (VAC) 단자에는 특정 주파수의 교류 (AC) 전압이 인가되고, DC 전압 (VBE, DC) 신호를 차단하기 위한 DC 차단 커패시터가 구비된다. 또한, DC 전압 (VBE, DC) 단자에는 DC 전압이 인가되고, DC 전압을 인가하고 AC 신호를 차단하기 위한 인덕터가 구비된다.Meanwhile, a configuration of a common emitter amplifier using GSJT of FIGS. 1 and 5 (a) will be described in detail with reference to the drawings. According to the fourth embodiment of the present invention, the common emitter amplifier configuration using the
한편, 도 2 및 도 5의 (a)를 참조하면, 상기 그래핀 층 (120)은 상기 베이스 층 (110)의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층 (121, 122)을 포함할 수 있다. 이때, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드 (151, 152)를 더 포함할 수 있다. 이에 따라, 상기 제1 금속 패드 (151)와 상기 베이스 층 (110) 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드 (152)와 상기 베이스 층 (110) 하부 사이에 제2 전압 VCB가 인가될 수 있다.Meanwhile, referring to FIGS. 2 and 5 (a), the
전술한 바와 같이, 그래핀 층 (120)은 도 1에 도시된 바와 같이, 하부 영역은 상기 베이스 층 (110)과 접촉되고, 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하도록 구성될 수 있다.As described above, the
한편, 상기 컬렉터에 부하 저항(RLoad, 210)을 통해 전원 VDD가 인가될 수 있다. 부하 저항(RLoad, 210) 값이 증가하면 부하 저항(210)에 의한 전압 강하가 증가하고, 이에 따라 출력 전압 (Vout)은 감소할 수 있다. 반면에, 부하 저항(RLoad, 210) 값이 감소하면 부하 저항(210)에 의한 전압 강하가 증가하고, 이에 따라 출력 전압 (Vout)은 증가한다.Meanwhile, the power source V DD may be applied to the collector through the load resistance (R Load , 210). When the value of the load resistance R Load , 210 increases, the voltage drop due to the
이와 관련하여, 도 5의 (b)는 부하 저항 (RLoad)를 변경한 이후의 이득의 증가를 나타낸다. 따라서, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 부하 저항 (RLoad, 210) 값을 가변할 수 있다. In this regard, FIG. 5B shows an increase in gain after changing the load resistance R Load . Accordingly, as the first AC voltage V AC is input to the emitter and the second AC voltage V out is output from the collector, a voltage gain corresponding to the ratio of the first and second AC voltages is specified. The value of the load resistance (R Load , 210) may be varied to be greater than or equal to the value.
또는, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 전원 VDD를 가변할 수 있다. Alternatively, as the first AC voltage V AC is input to the emitter and the second AC voltage V out is output from the collector, a voltage gain corresponding to the ratio of the first and second AC voltages is specified. The power supply V DD can be varied to be equal to or greater than the value.
한편, 도 5의 (c)는 증폭기 입력 (VAC)와 출력 전압 (Vout)의 과도 응답(transient response)을 나타낸다. 이때, 전압 이득은 약 24.9임을 알 수 있다.On the other hand, Figure 5 (c) shows the transient response (transient response) of the amplifier input ( VAC ) and the output voltage (V out ). At this time, it can be seen that the voltage gain is about 24.9.
이상에서는 본 발명에 따른 그래핀 실리콘 접합 트랜지스터(GSJT)에 대해 살펴보았다.In the above, the graphene silicon junction transistor (GSJT) according to the present invention has been described.
본 발명의 일 실시예에 따른 그래핀 실리콘 접합 트랜지스터는 MOSFET이 아닌 BJT(Bipolar Junction Transistor)로서 절연체를 필요로 하지 않는다. 따라서 radiation에 의한 문턱전압에 영향을 미치지 않는다는 장점이 있다.The graphene silicon junction transistor according to an embodiment of the present invention does not require an insulator as a bipolar junction transistor (BJT) rather than a MOSFET. Therefore, there is an advantage that it does not affect the threshold voltage due to radiation.
또한, 그래핀은 0.3nm로서 얇은 트랜지스터를 만들 수 있을 뿐만 아니라 기존의 물질과는 달리 페르미레벨의 변화가 자유롭기 때문에 p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다는 장점이 있다.In addition, graphene is a 0.3nm thin transistor, and unlike conventional materials, the change of the Fermi level is free, so the change in the Schottky Barrier that occurs when combined with p-type semiconductor materials is also free. There are advantages.
따라서, 그래핀은 결과적으로 얇으면서도 보다 큰 33.7의 전류이득(Current Gain)과 24.9의 전압이득(Voltage Gain)을 얻을 수 있다는 장점도 있다.Therefore, graphene has the advantage of being able to obtain a current gain of 33.7 and a voltage gain of 24.9 while being thinner as a result.
따라서, 그래핀은 집적접도와 높은 전압 또는 전류이득이라는 면에서는 전자전기분야에 적용할 수 있다. 뿐만 아니라, 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 방사선의 영향을 최소화하기 때문에 방사선이 존재하는 우주 또는 방사선을 이용하는 의료기기 분야에도 적용시킬 수 있다.Therefore, graphene can be applied to the electronic and electrical fields in terms of integrated contact and high voltage or current gain. In addition, the graphene-silicon junction transistor (Graphene-Silicon Junction Transistor) can be applied to the field of medical devices using radiation or space or radiation because it minimizes the effect of radiation.
결과적으로 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 얇은 이차원 물질을 이용함으로써 칩의 집적도를 높일 수 있을 뿐만 아니라 그래핀과 실리콘 접합간의 쇼트키 장벽(Schottky Barrier)의 조절이 가능하기 때문에 높은 전압 또는 전류이득을 얻을 수 있다. 또한 BJT(Bipolar Junction Transistor) 구조를 이용하기 때문에 절연체를 필요로 하지 않으므로 Radiation effect의 영향을 받지 않는 장점이 있다. As a result, Graphene-Silicon Junction Transistor can improve the chip density by using a thin two-dimensional material, as well as control the Schottky Barrier between graphene and silicon junction. You can get voltage or current gain. In addition, since it uses a Bipolar Junction Transistor (BJT) structure, it does not require an insulator, so it has the advantage of not being affected by the radiation effect.
한편, 현재 디지털과 아날로그 산업은 MOSFET을 기반으로 발전하고 있지만, 방사선이 존재하는 환경에서는 MOSFET의 기능이 약화될 수 밖에 없으며, 이를 해결하기 위해 그래핀을 이용하여 높은 증폭 이득을 가진 BJT를 제공할 수 있다는 장점이 있다.On the other hand, the digital and analog industries are currently developing based on MOSFETs, but in the environment where radiation is present, the function of MOSFETs is inevitably weakened. To solve this, graphene is used to provide BJT with high amplification gain It has the advantage of being able to.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The scope of protection of the present invention should be interpreted by the claims below, and all technical spirits within the equivalent range should be interpreted as being included in the scope of the present invention.
100: 그래핀 실리콘 접합 트랜지스터
110: 베이스 층
120: 그래핀 층
121, 122: 제1 및 제2 그래핀 층
130: 보호막 층
140: 컨트롤 전극
121, 122: 제1 및 제2 컨트롤 전극
150: 금속 패드
151, 152: 제1 및 제2 금속 패드
210: 부하 저항100: graphene silicon junction transistor
110: base layer
120: graphene layer
121, 122: first and second graphene layers
130: protective layer
140: control electrode
121, 122: first and second control electrodes
150: metal pad
151, 152: first and second metal pads
210: load resistance
Claims (20)
하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고,
상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하며,
상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer)을 더 포함하고,
상기 보호막 층은 Al2O3이고, 특정 두께의 Al2O3 유전체 층 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출되고, 상기 에칭 직후 상기 그래핀 층이 상기 실리콘 계면과 상기 Al2O3 유전체 층에 증착되도록 이송(transfer)되며,
상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고,
상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.Base layer; And
The lower region includes first and second graphene layers configured to contact the base layer,
The upper regions of the first and second graphene layers operate as emitters and collectors, respectively.
Further comprising a passivation layer (Passivation layer) laminated on top of the base layer,
The protective layer is Al 2 O 3, and after depositing a specific thickness of Al 2 O 3 dielectric layer, a silicon interface is exposed through buffered HF etching, and immediately after the etching, the graphene layer is exposed to the silicon interface. Transferred to be deposited on the Al 2 O 3 dielectric layer,
Further comprising a first and second metal pad formed on a portion of the upper region of the first and second graphene layer,
The metal type of the metal pad is selected from palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the base layer and the first and second graphene layers corresponding to p-type silicon,
Graphene silicon bonding, characterized in that a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer. transistor.
상기 제1 및 제2 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치되고,
상기 제1 및 제2 그래핀 층의 상부 영역은 그래핀 패터닝에 의해 생성되고, 상기 그래핀 패터닝 이후에 그래핀 부착 해제(detach)가 수행되도록 상기 그래핀 패터닝 이전에 금속화(metallization)/리프트-오프(lift-off)가 수행되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.According to claim 1,
The upper regions of the first and second graphene layers are disposed on the protective layer,
The upper regions of the first and second graphene layers are generated by graphene patterning, and metallization / lifting is performed before the graphene patterning so that graphene detachment is performed after the graphene patterning. Graphene silicon junction transistor, characterized in that the lift-off is performed.
상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.According to claim 1,
A graphene silicon junction transistor, characterized in that it further comprises a control electrode disposed over the protective layer and configured to change a bonding barrier with the graphene layer.
상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer); 및
하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층을 포함하고,
상기 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치되며,
상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고,
상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하며,
상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고
상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.Base layer;
A passivation layer stacked on the base layer; And
The lower region includes a graphene layer configured to contact the base layer,
The upper region of the graphene layer is disposed on the protective layer,
The graphene layer includes first and second graphene layers symmetrical with respect to the center of the base layer,
The upper regions of the first and second graphene layers operate as emitters and collectors, respectively.
Further comprising a first and second metal pad formed on a portion of the upper region of the first and second graphene layer,
The metal type of the metal pad is palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the base layer and the first and second graphene layers corresponding to p-type silicon,
Graphene silicon bonding, characterized in that a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer. transistor.
상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.The method of claim 6,
A graphene silicon junction transistor, characterized in that it further comprises a control electrode disposed over the protective layer and configured to change a bonding barrier with the graphene layer.
상기 베이스 층 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, β)이 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정하고,
상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.The method of claim 6,
The first voltage V BE is a threshold voltage so that the current gain (Current gain, β), which is the ratio of the second current I E in the emitter according to the first current I B through the lower portion of the base layer, becomes a specific value or more. Adjusted to the above,
Graphene silicon junction transistor, characterized in that the current gain increases as the first voltage V BE increases.
상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer);
하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층; 및
상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 포함하며,
상기 컨트롤 전극은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 컨트롤 전극을 포함하고,
상기 제1 및 제2 컨트롤 전극은 상기 그래핀 층의 페르미 레벨(Fermi level)을 정전기적으로 튜닝하도록 구성되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.Base layer;
A passivation layer stacked on the base layer;
A graphene layer configured such that a lower region contacts the base layer; And
A control electrode disposed on the protective layer and configured to change a bonding barrier with the graphene layer,
The control electrode includes first and second control electrodes that are symmetrical with respect to the center of the base layer,
The first and second control electrodes are configured to electrostatically tune the Fermi level of the graphene layer, the graphene silicon junction transistor.
상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고,
상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.The method of claim 11,
The graphene layer includes first and second graphene layers symmetrical with respect to the center of the base layer,
The upper regions of the first and second graphene layers are each characterized by operating as an emitter and a collector, a graphene silicon junction transistor.
상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고,
상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.The method of claim 11,
Further comprising a first and second metal pad formed on a portion of the upper region of the first and second graphene layer,
The metal type of the metal pad is selected from palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the base layer and the first and second graphene layers corresponding to p-type silicon,
Graphene silicon bonding, characterized in that a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer. transistor.
상기 베이스 층 하부를 통한 제1 전류 IB에 따른 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, β)가 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정하고,
상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가하는 것을 특징으로 하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.The method of claim 14,
The first voltage V BE is greater than or equal to a threshold voltage such that the current gain (Current gain, β), which is the ratio of the second current I E in the emitter according to the first current I B through the base layer, is greater than or equal to a specific value And adjust
Graphene silicon junction transistor, characterized in that the current gain increases as the first voltage V BE increases.
하부 영역은 상기 베이스 층과 접촉되고, 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하도록 구성된 그래핀 층을 포함하고,
상기 컬렉터에 저항(RLoad)을 통해 전원 VDD가 인가되고,
상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고,
상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되는, 그래핀 실리콘 접합 트랜지스터.Base layer; And
The lower region is in contact with the base layer, and the upper region comprises a graphene layer configured to act as an emitter and collector, respectively.
Power V DD is applied to the collector through a resistor (R Load ),
The graphene layer includes first and second graphene layers symmetrical with respect to the center of the base layer,
Further comprising a first and second metal pad formed on a portion of the upper region of the first and second graphene layer,
The metal type of the metal pad is selected from palladium (Pd) having a Schottky barrier height most similar to the Schottky barrier height of the base layer and the first and second graphene layers corresponding to p-type silicon. Fin silicon junction transistor.
상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.The method of claim 16,
Graphene silicon bonding, characterized in that a first voltage V BE is applied between the first metal pad and the base layer, and a second voltage V CB is applied between the second metal pad and the base layer. transistor.
상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 전원 VDD를 가변하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터. The method of claim 18,
As the first AC voltage V AC is input to the emitter and the second AC voltage V out is output from the collector, a voltage gain corresponding to the ratio of the first and second AC voltages is greater than or equal to a specific value. Graphene silicon junction transistor, characterized in that to vary the power source V DD .
상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 저항(RLoad) 값을 가변하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터. The method of claim 18,
As the first AC voltage V AC is input to the emitter and the second AC voltage V out is output from the collector, a voltage gain corresponding to the ratio of the first and second AC voltages is greater than or equal to a specific value. Graphene silicon junction transistor, characterized in that to vary the value of the resistance (R Load ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020180074968A KR102109712B1 (en) | 2018-06-28 | 2018-06-28 | Graphene-Silicon Junction Transistor |
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| KR (1) | KR102109712B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170552A (en) * | 2008-01-11 | 2009-07-30 | Fuji Electric Device Technology Co Ltd | Semiconductor device and manufacturing method thereof |
| US20140284552A1 (en) * | 2013-03-20 | 2014-09-25 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Graphene base transistor with reduced collector area |
| KR101616271B1 (en) * | 2008-12-22 | 2016-05-12 | 이하페 게엠베하 이노베이션즈 포 하이 퍼포먼스 마이크로일렉트로닉스/라이프니츠-인스티튜트 퓌어 인노바티베 미크로엘렉트로닉 | Unipolar heterojunction depletion-layer transistor |
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2018
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| US20140284552A1 (en) * | 2013-03-20 | 2014-09-25 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Graphene base transistor with reduced collector area |
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