KR102107784B1 - 나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법 - Google Patents

나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법 Download PDF

Info

Publication number
KR102107784B1
KR102107784B1 KR1020180093011A KR20180093011A KR102107784B1 KR 102107784 B1 KR102107784 B1 KR 102107784B1 KR 1020180093011 A KR1020180093011 A KR 1020180093011A KR 20180093011 A KR20180093011 A KR 20180093011A KR 102107784 B1 KR102107784 B1 KR 102107784B1
Authority
KR
South Korea
Prior art keywords
line
layer
memory cell
selection
word line
Prior art date
Application number
KR1020180093011A
Other languages
English (en)
Other versions
KR20200019291A (ko
Inventor
신창환
최기훈
Original Assignee
서울시립대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울시립대학교 산학협력단 filed Critical 서울시립대학교 산학협력단
Priority to KR1020180093011A priority Critical patent/KR102107784B1/ko
Publication of KR20200019291A publication Critical patent/KR20200019291A/ko
Application granted granted Critical
Publication of KR102107784B1 publication Critical patent/KR102107784B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C23/00—Digital stores characterised by movement of mechanical parts to effect storage, e.g. using balls; Storage elements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 나노전자기계 메모리 셀은, 전도성 재질로 형성되는 워드 라인(word line); 전도성 재질로 형성되고, 상기 워드 라인의 양 측 방향으로 각각 이격되도록 위치되는 비트 라인(bit line) 및 리드 라인(read line); 상기 비트 라인 및 리드 라인을 오버랩하도록 형성되고, 상기 워드 라인에 인가되는 전압에 의해 변형되어 상기 비트 라인 및 리드 라인과 접촉되거나 이격되도록 이루어지는 셀렉션 라인(selection line)을 포함하며, 상기 워드 라인에는 강유전체 커패시터(ferroelectric capacitor)가 개재된다. 이에 의하면, 메모리 셀의 쓰기/지우기 전압이 낮게 형성될 수 있다.

Description

나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법{NEM MEMORY CELL, NEM MEMORY DEVICE INCLUDING THE SAME AND MANUFACTURING METHOD OF NEM MEMORY CELL}
본 발명은 나노전자기계 릴레이의 구조 및 동작에 의해 구현되는 나노전자기계 메모리 셀 및 메모리 디바이스와, 그 제조 방법에 관한 것이다.
무어의 법칙에 따라 메모리 셀의 집적 밀도는 2년 마다 두 배가 되는 추세를 보여 왔다고 평가된다. 그러나, 데이터의 저장을 위한 메모리에 대한 수요는 더욱더 증대되고 있고, 이에 따라 메모리 소자의 크기 축소와 관련된 연구는 여전히 계속되고 있다. 이러한 메모리 소자의 소형화에 있어서는, 물리적인 크기를 작게 하는 것, 쓰기/지우기 전압(write/erase voltage)을 줄이는 것 등이 중요 관건이 되고 있다.
기존의 주류 메모리 기술이 가지고 있는 한계 극복을 위한 대안으로는, 강유전성 RAM(ferroelectric RAM), 상변화 RAM(phase-change RAM), 나노전자기계 메모리(nanoelectromechanical memory) 등을 들 수 있다. 특히, 종래기술인 특허문헌 1은, 기계적인 동작 원리에 의한 미세전자기계 메모리(microelectromechanical memory)를 제시하였다. 구체적으로, 특허문헌 1은 소자의 히스테리시스(hysteresis) 특성을 이용하여 지속적으로 전압을 인가해주거나, 접촉 시의 응착력(contact adhesion force)을 이용하는 방식을 개시한 바 있다.
다만, 특허문헌 1과 같은 동작 원리로 구현되는 메모리는 높은 쓰기/지우기 전압을 갖는다는 단점이 있다. 이에, 쓰기/지우기 전압을 낮추고, 비휘발성 메모리로 동작될 수 있는 미세전자기계/나노전자기계 메모리를 구현하여, 소형화의 한계를 극복할 수 있는 기술이 요구된다.
US 2008/0277718 A1 (2008.11.13. 공개)
본 발명의 일 목적은 음의 전기용량(negative capacitance) 효과를 이용하여 쓰기/지우기 전압(write/erase voltage)를 낮추도록 구성되는 나노전자기계 메모리 셀을 제공하기 위한 것이다.
본 발명의 다른 일 목적은 일방향 적층 구조에 의해 나노전자기계 시스템(nanoelectromechanical system)으로 용이하게 제조될 수 있는 나노전자기계 메모리 셀의 제조 방법을 제공하기 위한 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명에 따른 나노전자기계 메모리 셀은, 전도성 재질로 형성되는 워드 라인(word line); 전도성 재질로 형성되고, 상기 워드 라인의 양 측 방향으로 각각 이격되도록 배치되는 비트 라인(bit line) 및 리드 라인(read line); 상기 비트 라인 및 리드 라인을 오버랩하도록 형성되고, 상기 워드 라인에 인가되는 전압에 의해 변형되어 상기 비트 라인 및 리드 라인과 접촉되거나 이격되도록 이루어지는 셀렉션 라인(selection line)을 포함하며, 상기 워드 라인에는 강유전체 커패시터(ferroelectric capacitor)가 개재된다.
상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 접촉시키도록 상기 워드 라인에 인가되는 풀인(pull-in) 전압과, 상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 이격시키도록 상기 워드 라인에 인가되는 풀아웃(pull-out) 전압은 서로 다른 부호를 가질 수 있다.
상기 풀인 전압 및 풀아웃 전압은 수학식 1 내지 6으로부터 산출될 수 있다.
상기 셀렉션 라인은, 상기 비트 라인과 리드 라인을 덮도록 배치되는 몸체부; 일 단부는 상기 워드 라인, 비트 라인 및 리드 라인 중 적어도 하나와 고정되도록 위치되어, 타 단부에 연결되는 상기 몸체부를 탄성 지지하도록 이루어지는 탄성 변형부; 상기 몸체부의 일 면에 형성되는 유전체부; 및 상기 몸체부와 이격되도록 상기 유전체부에 결합되고, 상기 몸체부의 가변 시 상기 비트 라인 및 리드 라인을 서로 전기 연결하도록 형성되는 채널부를 구비할 수 있다.
상기 워드 라인은 상기 셀렉션 라인으로부터 상기 비트 라인 및 리드 라인보다 멀리 위치되어, 상기 셀렉션 라인이 상기 비트 라인 및 리드 라인과 접촉 시 상기 워드 라인과 이격되어 있을 수 있다.
상기 셀렉션 라인의 변형에 의에 형성되는 탄성력의 절대값은 상기 셀렉션 라인이 상기 비트 라인 또는 리드 라인과 접촉되었을 때 형성되는 접착력의 절대값보다 작도록 이루어질 수 있다.
상기 나노전자기계 메모리 셀을 제 1 축 및 제 2 축에 대해 2차원으로 배열한 본 발명에 따른 나노전자기계 메모리 디바이스는, 상기 제 1 축을 따라 배열되는 나노전자기계 메모리 셀의 워드 라인 및 리드 라인이 각각 연결되고, 상기 제 2 축을 따라 배열되는 나노전자기계 메모리 셀의 셀렉션 라인 및 비트 라인이 각각 연결되어 있을 수 있다.
본 발명의 다른 일 목적을 달성하기 위하여 본 발명에 따른 나노전자기계 메모리 셀의 제조 방법은, 기판 상에 워드 라인을 적층하는 단계; 상기 기판 상에 상기 워드 라인과 인접하도록 베이스 유전체층을 적층하는 단계; 상기 워드 라인과 이격되도록, 상기 베이스 유전체층 상에 비트 라인 및 리드 라인을 적층하는 단계; 상기 워드 라인, 비트 라인 및 리드 라인을 덮도록 희생층을 적층하는 단계; 상기 희생층 상에 채널층을 적층하는 단계; 상기 희생층 상에 상기 채널층의 적어도 일부를 덮도록 셀렉션 유전체층을 적층하는 단계; 상기 채널층 및 셀렉션 유전체층을 덮도록 셀렉션 몸체층을 적층하는 단계; 및 상기 희생층을 제거하는 단계를 포함하며, 상기 워드 라인을 적층하는 단계는, 전도성 재질의 제 1 층을 적층하는 단계; 상기 제 1 층 상에 강유전체층을 적층하는 단계; 및 상기 강유전체층 상에 전도성 재질의 제 2 층을 적층하는 단계를 포함한다.
본 발명에 따른 나노전자기계 메모리 셀은 강유전체 커패시터가 워드 라인에 개재됨으로써, 전압 증폭 효과인 음의 전기용량 효과가 발생되어, 작은 전압에 의해서 셀렉션 라인이 구동될 수 있다. 따라서, 메모리 셀의 쓰기/지우기 전압이 감소될 수 있어, 저전력화 및 소형화가 이루어질 수 있다.
또한, 본 발명에 따르면, 지우기 전압인 풀아웃(pull-out) 전압이 음의 값이 될 수 있어 비휘발성 메모리가 구현될 수 있다.
본 발명에 따른 나노전자기계 메모리 셀의 제조 방법은 강유전체층을 포함하는 적층 구조가 일 방향으로 형성될 수 있어, 나노전자기계 시스템 공정에 의해 경제적으로 제조될 수 있다.
도 1은 본 발명에 따른 나노전자기계 메모리 셀의 단면을 보인 도면이다.
도 2는 도 1에 도시된 나노전자기계 메모리 셀의 평면도이다.
도 3은 본 발명과 관련된 나노전자기계 릴레이와 나노전자기계 메모리의 히스테리시스 분포를 보인 도면이다.
도 4는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 유효 스프링 상수에 대한 풀인 전압 및 풀아웃 전압을 보인 도면이다.
도 5는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 워드 라인에 인가되는 전압에 대한 비트 라인에서 리드 라인으로 흐르는 전류를 보인 도면이다.
도 6은 본 발명에 따른 나노전자기계 메모리 디바이스의 구성 및 동작 상태를 보인 도면이다.
도 7은 도 6에 도시된 각 나노전자기계 메모리 셀의 동작 상태를 보인 도면이다.
도 8 및 9는 본 발명에 따른 나노전자기계 메모리 셀의 제조 방법을 보인 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 나아가, 본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본 발명에 따른 나노전자기계 메모리 셀은, 본 발명에 따른 나노전자기계 메모리 디바이스를 구성하는 단위 요소로서, 나노전자기계 릴레이(NEM relay)의 원리에 의해 동작되는 것으로서, 인가되는 전압에 의해 쓰기/지우기 및 읽기가 구현될 수 있고, 1 또는 0의 정보가 저장되도록 이루어질 수 있다. 이하에서는 본 발명에 따른 나노전자기계 메모리 셀의 구체적인 구조 및 동작에 대해 설명하기로 한다.
도 1은 본 발명에 따른 나노전자기계 메모리 셀의 단면을 보인 도면이고, 도 2는 도 1에 도시된 나노전자기계 메모리 셀의 평면도이다. 도 3은 본 발명과 관련된 나노전자기계 릴레이와 나노전자기계 메모리의 히스테리시스 분포를 보인 도면이다. 또한, 도 4는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 유효 스프링 상수에 대한 풀인 전압 및 풀아웃 전압을 보인 도면이며, 도 5는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 워드 라인에 인가되는 전압에 대한 비트 라인에서 리드 라인으로 흐르는 전류를 보인 도면이다. 도 6은 본 발명에 따른 나노전자기계 메모리 디바이스의 구성 및 동작 상태를 보인 도면이고, 도 7은 도 6에 도시된 각 나노전자기계 메모리 셀의 동작 상태를 보인 도면이다. 도 8 및 9는 본 발명에 따른 나노전자기계 메모리 셀의 제조 방법을 보인 도면이다.
도 1 및 2에 보인 것과 같이, 본 발명에 따른 나노전자기계 메모리 셀(100)은 전기 신호가 입출력될 수 있는 워드 라인(110), 비트 라인(120), 리드 라인(130) 및 셀렉션 라인(140)을 포함한다. 본 발명에 따른 나노전자기계 메모리 셀(100)은 도 8에 도시된 것과 같이 기판(11) 상에 형성될 수 있다.
워드 라인(110)은 전도성 재질로 이루어지고, 적층 방향(기판(11)의 두께 방향)으로 연장되는 전극으로서 게이트(gate)를 형성할 수 있다. 아울러, 비트 라인(120) 및 리드 라인(130)은 릴레이의 소스 및 드레인에 대응되는 것으로서, 전도성 재질로 형성되고, 워드 라인(110)의 양 측 방향으로 각각 이격되도록 배치될 수 있다. 도시된 것과 같이, 비트 라인(120)과 리드 라인(130)은 평면 방향(기판(11)의 표면 방향)으로 서로 나란하게 이격되어 있을 수 있고, 워드 라인(110)과 인접하게 형성되는 절연체(150)의 상부면에 형성될 수 있다. 워드 라인(110), 비트 라인(120) 및 리드 라인(130)은 금속으로 이루어질 수 있고, 예를 들면, 금, 텅스텐, 알루미늄, 티타늄, 구리 등으로 이루어질 수 있다.
셀렉션 라인(140)은 워드 라인(110)에 인가되는 전압에 의해 변형됨으로써, 정보가 저장된 상태를 구현할 수 있는 구성요소이다. 구체적으로, 셀렉션 라인(140)은 비트 라인(120) 및 리드 라인(130)을 두께 방향에서 오버랩하도록 형성되고, 적어도 일부가 두께 방향으로 이동 가능하도록 이루어질 수 있다. 즉, 셀렉션 라인(140)은 워드 라인(110)의 신호에 의해 비트 라인(120) 및 리드 라인(130)에 접촉되거나(예를 들면, 1이 쓰여진 상태), 비트 라인(120) 및 리드 라인(130)과 이격되도록 위치될 수 있다(예를 들면, 1이 지워진, 0인 상태).
한편, 본 발명에 따른 나노전자기계 메모리 셀(100)의 워드 라인(110)에는, 음의 전기용량의 효과가 구현될 수 있도록, 강유전체 커패시터(ferroelectric capacitor, 111)가 개재된다. 강유전체 커패시터(111)는 강유전성 재질로 이루어지고, 기설정된 두께를 형성하여 워드 라인(110)에 삽입되어 있을 수 있다. 도시된 것과 같이, 강유전체 커패시터(111)는 워드 라인(110)에 대해 전기 신호가 인가되는 두께 방향으로, 즉, 직렬로 배치될 수 있다.
강유전체는 외부 전기장에 의하여 분극의 방향이 바뀔 수 있는 물질을 의미한다. 강유전체는 외부 전기장에 대응되는 분극 값의 분포가, 전기장을 증가시킬 때와 감소시킬 때의 경로가 서로 다른 히스테리시스 루프(hysteresis loop)를 갖는 것을 특징으로 한다. 본 발명에 구비되는 강유전체 커패시터(111)는 예를 들면, Sr0.8Bi2.2Ta2O9 (SBT), BaTiO3(BTO), P(VDF0.75-TrFE0.25), Pb(Zr0.3Ti0.8)O3 재질로 이루어질 수 있다. 강유전체 커패시터(111)가 SBT 재질인 경우, 300 K에서 α'은 -0.65×107 m/F, β'은 3.75×109 m5F/C2의 상태량을 가질 수 있다.
도 3의 (a)는 본 발명의 비교예로서, 종래의 나노전자기계 릴레이의 히스테리시스 분포를 보인 것이다. 종래의 나노전자기계 릴레이는 본 발명에서의 강유전체 커패시터가 구비되어 있지 않다. 이러한 경우, 워드 라인(110, 게이트)에 가해지는 전압이 풀인 전압(pull-in voltage, V PI ) 이상이었다가 0이 되는 경우 셀렉션 라인(140)의 변형 상태가 유지되는 것이 보장되지 않는다(메모리로서는 휘발성인 특성, 릴레이로서는 오프 상태에 놓임).
반면, 도 3의 (b)는 본 발명의 일 실시예에 따른 강유전체 커패시터(111)를 구비하는 나노전자기계 메모리의 히스테리시스 분포를 보인 것이다. 도 3의 (b)의 경우, 도 3의 (a)의 비교예보다 풀인 전압 및 풀아웃 전압(pull-out voltage, V PO )의 절대값이 작게 형성될 수 있고, 특히, 풀아웃 전압이 음의 값으로 형성될 수 있다(도 3의 V PI,Eff , V PO,Eff ).
이와 같이, 본 발명에 따른 워드 라인(110)에 강유전체 커패시터(111)가 개재되는 경우 셀렉션 라인(140)을 구동하는 전압 범위가 저전력으로 구현될 수 있는 것을 확인할 수 있다.
구체적으로, 본 발명에 따른 나노전자기계 메모리 셀(100)은, 워드 라인(110)에 풀인 전압 이상의 값이 인가되는 경우 셀렉션 라인(140)이 변형되어 비트 라인(120) 및 리드 라인(130)에 접촉될 수 있다. 아울러, 워드 라인(110)에 풀아웃 전압 이하의 값이 인가되는 경우 변형되었던 셀렉션 라인(140)이 변형되기 전 상태로 복귀되어 비트 라인(120) 및 리드 라인(130)과 이격될 수 있다. 이때, 풀인 전압과 풀아웃 전압은 서로 다른 부호를 가질 수 있고, 풀아웃 전압이 음의 값을 가질 수 있다.
본 발명에 따른 나노전자기계 메모리 셀(100)은 강유전체 커패시터(111)에 의해 음의 전기용량의 효과가 구현됨으로써, 작은 풀인 및 풀아웃 전압에서 셀렉션 라인(140)이 변형될 수 있고, 그에 따라, 정보의 쓰기/지우기 전압이 낮게 형성될 수 있다. 따라서, 메모리 셀로서 저전력화 및 소형화가 구현될 수 있는 이점이 있다.
나아가, 풀인 전압과 풀아웃 전압이 서로 다른 부호를 가짐으로써, 히스테리시스 루프 내에 전압이 0인 구간이 포함될 수 있어, 워드 라인(110)에 전압이 인가되지 않는 상태에서 셀렉션 라인(140)의 변형 상태가 유지될 수 있다. 이에 의해, 전기 신호가 오프된 상태에서 1이 쓰여진 상태가 유지될 수 있는 비휘발성 메모리 특성이 구현될 수 있다.
한편, 본 발명에 따른 나노전자기계 메모리 셀(100)에서, 셀렉션 라인(140)의 위치 변화는 탄성 변형에 의해 구현될 수 있다. 구체적으로, 셀렉션 라인(140)은 몸체부(141), 탄성 변형부(142), 유전체부(143) 및 채널부(144)를 구비할 수 있다.
몸체부(141)는 비트 라인(120)과 리드 라인(130)의 적어도 일부를 두께 방향으로 오버랩하도록 배치될 수 있다. 또한, 탄성 변형부(142)의 일 단부는 워드 라인(110), 비트 라인(120) 및 리드 라인(130) 중 적어도 하나와 고정되도록 위치될 수 있다.
예를 들면, 탄성 변형부(142)의 일 단부는, 비트 라인(120) 및 리드 라인(130)의 상 측에 적층되는 절연층에 접촉되어 지지됨으로써, 워드 라인(110), 비트 라인(120) 및 리드 라인(130)과 고정되도록 위치될 수 있다. 그리고, 탄성 변형부(142)는 일 단부로부터 기설정된 경로를 따라 연장되도록 형성되고, 타 단부는 몸체부(141)에 지지될 수 있다. 탄성 변형부(142)는 기설정된 경로를 따라 소정의 길이로 연장됨으로써, 몸체부(141)를 탄성 지지할 수 있다. 도 2에 보인 것과 같이, 탄성 변형부(142)는 복수의 지점에서 몸체부(141)를 지지하도록 복수 개가 형성될 수 있다.
아울러, 몸체부(141)의 일 면에는 유전체부(143)가 결합될 수 있다. 도시된 것과 같이, 유전체부(143)는 몸체부(141)의 하부면(비트 라인(120) 및 리드 라인(130)과 마주보는 면)에 형성될 수 있다. 유전체부(143)는 절연 재질로 이루어져, 후술하는 채널부(144)와 몸체부(141)를 서로 절연하는 기능을 수행할 수 있다.
채널부(144)는 전도성 재질(예를 들면, 금)로 이루어지고, 몸체부(141)와 이격되도록 유전체부(143)의 하부면에 결합될 수 있다. 채널부(144)는 두께 방향으로 비트 라인(120)과 리드 라인(130)의 단부를 덮도록 연장되어, 몸체부(141)의 위치가 가변되었을 때 비트 라인(120)과 리드 라인(130)을 서로 전기 연결하는 기능을 수행할 수 있다.
본 발명에 따른 나노전자기계 메모리 셀(100)에서, 워드 라인(110)에 풀인 전압이 인가되면, 전자기력에 의해 몸체부(141)는 워드 라인(110) 측으로(하 측으로) 당겨질 수 있다. 이때, 탄성 변형부(142)가 탄성 변형됨으로써, 몸체부(141) 및 그 하측에 위치되는 채널부(144)가 비트 라인(120) 및 리드 라인(130)에 각각 접촉될 수 있다.
다만 본 발명에서, 워드 라인(110)은 셀렉션 라인(140)으로부터 비트 라인(120) 및 리드 라인(130)보다 멀리 위치될 수 있다. 즉, 워드 라인(110)과 셀렉션 라인(140) 사이의 거리인 에어 갭(air gap)은, 비트 라인(120) 및 리드 라인(130)과 셀렉션 라인(140) 사이의 거리인 컨택 갭(contact gap)보다 큰 값을 가질 수 있다. 이에 따라, 셀렉션 라인(140)(채널부(144))이 비트 라인(120) 및 리드 라인(130)과 접촉 시, 워드 라인(110)과는 이격되어 있을 수 있다.
또한 본 발명에서, 셀렉션 라인(140)의 변형(탄성 변형부(142)의 변형)에 의해 형성되는 탄성력의 절대값은 셀렉션 라인(140, 채널부(144))이 비트 라인(120) 또는 리드 라인(130)과 접촉되었을 때 형성되는 접착력의 절대값보다 작도록 이루어질 수 있다. 이러한 설계에 의하면, 채널부(144)가 비트 라인(120) 및 리드 라인(130)에 접촉된 상태(1이 쓰여진 상태)에서, 워드 라인(110)에 인가되는 전압이 없어 몸체부(141)에 힘이 가해지지 않게 되더라도 셀렉션 라인(140)의 몸체부(141) 및 탄성 변형부(142)가 원래의 위치로 복귀되지 않게 된다. 이에 의해, 본 발명에 따른 나노전자기계 메모리 셀(100)은, 1이 쓰여진 상태가 유지되고, 비휘발성 메모리의 특성이 구현될 수 있게 된다.
한편, 위와 같이 인가되는 전압에 의해 동작되는 본 발명에 따른 나노전자기계 메모리 셀(100)에서, 풀인 전압 및 풀아웃 전압은,
Figure 112018078831224-pat00001
Figure 112018078831224-pat00002
에 의해 산출될 수 있다. 더 구체적으로, 위 수학식은,
Figure 112018078831224-pat00003
,
Figure 112018078831224-pat00004
,
Figure 112018078831224-pat00005
Figure 112018078831224-pat00006
,
Figure 112018078831224-pat00007
,
Figure 112018078831224-pat00008
에 의해 산출되며, 나아가,
Figure 112018078831224-pat00009
,
Figure 112018078831224-pat00010
Figure 112018078831224-pat00011
Figure 112018078831224-pat00012
,
Figure 112018078831224-pat00013
의 관계식에 의해 산출될 수 있다. 이상에서, k eff 는 유효 스프링 상수, x 0 는 에어 갭, A N 은 액츄에이션 면적일 수 있다. 또한, ε 0 는 진공에서의 유전상수, t 1 은 강유전체 커패시터(111)의 두께, A F 는 강유전체 커패시터(111)의 단면적, A c 는 접촉 단면적일 수 있다. x c 는 컨택 갭, γ는 표면 에너지 밀도, D 0 는 이상적으로 매끄러운 두 표면이 접촉되었을 때 평균 원자 간 거리, λ M 은 전자의 평균 자유 경로, Δx는 셀렉션 라인(140)의 변위를 의미한다. 또한, x는 인가되는 전압에 따라 변화되는 컨택 갭을 의미하며, F ad 는 접촉 시 응착력(contact adhesion force)이 될 수 있다.
도 4 및 5는, 본 발명에 따른 나노전자기계 메모리 셀(100)을 아래와 같은 파라미터 및 상수로 설계한 일 실시예의 결과를 나타낸 것이다.
Figure 112018078831224-pat00014
도 4를 참조하면, 본 발명에 따른 나노전자기계 메모리 셀(100, NC-NEM memory)의 풀인 전압 및 풀아웃 전압이 비교예인 종래의 나노전자기계 릴레이(강유전체 커패시터가 구비되지 않은 경우(NEM relay))에 비해 감소된 것과, 풀아웃 전압이 음의 값으로 분포되는 것을 확인할 수 있다. 특히, 유효 스프링 상수가 21 N/m에서 27 N/m인 범위에서 풀인 전압이 1 V보다 낮게 형성될 수 있다. 도 5는 컨택 갭이 50 nm, 유효 스프링 상수가 22 N/m인 경우의 시뮬레이션 결과로서, 강유전체 커패시터(111)가 개재됨으로써 풀아웃 전압이 음의 값으로 형성된 것이 확인될 수 있다.
이하에서는 도 6 및 7을 참조하여, 본 발명에 따른 나노전자기계 메모리 셀(100)이 배열을 이루도록 구성되는 본 발명에 따른 나노전자기계 메모리 디바이스(10)의 구성 및 동작에 대해 설명한다.
도시된 것과 같이, 본 발명에 따른 나노전자기계 메모리 디바이스(10)는 나노전자기계 메모리 셀(100)이 2차원으로 배열되는 구성을 가질 수 있다. 구체적으로, 제 1 축(도 6의 가로축) 및 제 1 축과 교차하는 제 2 축(도 6의 세로축)을 따라 각각 본 발명에 따른 나노전자기계 메모리 셀(100)이 복수 개 배치될 수 있다.
그리고, 제 1 축을 따라 배열되는 나노전자기계 메모리 셀(100)은, 워드 라인(110)이 각각 서로 연결될 수 있고, 리드 라인(130) 또한 각각 연결되도록 이루어질 수 있다. 마찬가지로, 도시된 것과 같이, 제 2 축에 배열되는 나노전자기계 메모리 셀(100)들은, 셀렉션 라인(140) 및 비트 라인(120)이 각각 연결되어 있을 수 있다.
본 발명에 따른 나노전자기계 메모리 디바이스(10)에, 특정 메모리 셀에 저장된 데이터를 지우기 위하여는 해당 메모리 셀의 워드 라인(110)에 풀아웃 전압보다 낮은 값의 전압이 인가될 수 있다.
반면, 특정 메모리 셀에 데이터를 기록하기(1을 쓰기) 위해서는 해당 메모리 셀의 워드 라인(110)에 풀인 전압보다 큰 값의 전압이 인가될 수 있다. 이때, 특정 메모리 셀과 워드 라인(110)이 연결되어 있는 나머지 메모리 셀은 기록 상태가 유지되어야 하므로, 나머지 메모리 셀에는 셀렉션 라인(140)에 풀인 전압보다 낮은 전압이 인가될 수 있다(도 7의 Write 1 및 Maintain 0 참조).
특정 메모리 셀의 데이터를 읽기 위해서는 해당 메모리 셀의 비트 라인(120)에 전압이 인가될 수 있다. 이때, 해당 메모리 셀이 1이 기록된 메모리 셀이면 비트 라인(120)에서 리드 라인(130)으로 전류가 흐르고, 0이 기록된 메모리 셀이면 비트 라인(120)에서 리드 라인(130)으로 전류가 흐르지 않는다(도 7의 Read 1 및 Read 0 참조). 랜덤 억세스(random access)를 구현하기 위하여, 특정 메모리 셀과 워드 라인(110) 및 비트 라인(120)이 연결되어 있는 나머지 메모리 셀에는 전류가 흐르지 않아야 하는데, 이들 메모리 셀의 비트 라인(120)과 리드 라인(130)은 전압차가 없으므로 전류가 흐르지 않는 것이 보장될 수 있다.
이하에서는 도 8 및 9를 참조하여 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법에 대해 설명한다. 도 8을 참조하면, 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법은, 워드 라인(210)을 적층하는 단계(a)와, 베이스 유전체층(250)을 적층하는 단계(b)와, 비트 라인(220) 및 리드 라인(230)을 적층하는 단계(c)를 포함한다.
게이트로 기능하는 워드 라인(210)은 기판(11) 상에 기설정된 패턴으로 형성될 수 있다. 워드 라인(210)을 적층하는 단계는, 제 1 층(212)을 적층하는 단계, 강유전체층(211)을 적층하는 단계 및 제 2 층(213)을 적층하는 단계를 포함할 수 있다.
구체적으로, 도 8의 (a)에 보인 것과 같이, 기판(11)의 표면에 전도성 재질의 제 1 층(212)이 적층될 수 있고, 제 1 층(212)의 상부면에 강유전체층(211)이 적층될 수 있다. 강유전체층(211)은 도 1의 강유전체 커패시터(111)를 형성할 수 있다. 또한, 강유전체층(211)의 상부면에는 전도성 재질의 제 2 층(213)이 적층될 수 있다. 제 1 층(212) 및 제 2 층(213)은 동일한 재질로 형성될 수 있고, 제 1 층(212)과 제 2 층(213) 사이에 균일한 두께로 강유전체층(211)이 개재될 수 있다.
아울러, 워드 라인(210)과 인접하도록 형성되는 베이스 유전체층(250)은 기판(11)의 표면 방향으로 워드 라인(210)과 나란하게 형성될 수 있다. 이때, 도 8의 (b) 및 (c)에 보인 것과 같이, 워드 라인(210)과 베이스 유전체층(250)은 번갈아가며 적층됨으로써, 워드 라인(210)은 기판(11)의 두께 방향으로 단면 형상이 변화되게 형성될 수 있다.
비트 라인(220) 및 리드 라인(230)은 워드 라인(210)과는 이격되도록 형성될 수 있다. 비트 라인(220) 및 리드 라인(230)은 워드 라인(210)과 전기적으로 서로 절연되도록, 베이스 유전체층(250)의 상 측에 적층될 수 있다. 비트 라인(220)과 리드 라인(230)은 서로 동일한 높이로 적층될 수 있다.
또한, 도 9를 참조하면, 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법은, 희생층(260)을 적층하는 단계(a)와, 채널층(244)을 적층하는 단계(a)와, 셀렉션 유전체층(243)을 적층하는 단계(b)와, 셀렉션 몸체층(241)을 적층하는 단계(c)와, 희생층(260)을 제거하는 단계(d)를 포함할 수 있다.
도 9의 (a)에 보인 것과 같이, 희생층(260)은 워드 라인(210), 비트 라인(220) 및 리드 라인(230) 각각의 적어도 일부를 두께 방향으로 오버랩하도록 적층될 수 있다. 희생층(260)은 에어 갭 및 컨택 갭의 크기를 고려한 두께로 적층될 수 있다.
희생층(260) 상에는 채널층(244)이 적층될 수 있다. 채널층(244)은 비트 라인(220) 및 리드 라인(230)의 단부를 각각 덮도록 연장되는 패턴을 가질 수 있다. 채널층(244)은, 희생층(260)이 제거된 상태에서 외력에 의해 하 측으로 이동되어 비트 라인(220) 및 리드 라인(230)에 동시에 접촉될 수 있도록 형성될 수 있다.
도 9의 (b)에 보인 것과 같이, 셀렉션 유전체층(243)은 채널층(244)의 적어도 일부를 덮도록 희생층(260) 및 채널층(244)에 적층될 수 있다. 셀렉션 유전체층(243)은 채널층(244)과 후술하는 셀렉션 몸체층(241) 사이를 절연시킬 수 있는 두께 및 재질을 갖도록 적층될 수 있다.
도 9의 (c)에 보인 것과 같이, 셀렉션 몸체층(241)은 채널층(244) 및 셀렉션 유전체층(243)을 오버랩하도록 적층될 수 있다. 셀렉션 몸체층(241)은 도 2에 도시된 몸체부(141) 및 탄성 변형부(142)를 일체로 형성할 수 있다. 도 9에 도시된 것과 같이, 셀렉션 몸체층(241)의 일부(탄성 변형부(142)의 일 단부)는 베이스 유전체층(250)에 접촉 및 고정되도록 형성될 수 있다.
도 9의 (d)에 보인 것과 같이, 희생층(260)이 제거됨으로써 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 과정이 완료될 수 있다. 희생층(260)은 에칭 등의 공법에 의해 제거될 수 있다.
도 8 및 9에 보인 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법에 의하면, 강유전체 커패시터가 개재된 워드 라인(210)이 일체로 형성될 수 있다. 또한, 기판(11)의 표면 방향으로 워드 라인(210), 비트 라인(220) 및 리드 라인(230)이 서로 이격되도록 위치될 수 있고 그 사이사이에는 절연체가 개재됨으로써, 집적도가 높은 절연 구조가 형성될 수 있다. 나아가, 에어 갭과 컨택 갭이 희생층(260)의 적층 및 제거에 의해 효율적으로 형성될 수 있다. 결과적으로, 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법은 소형화된 구조의 메모리 셀이 효율적으로 제조될 수 있는 효과가 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 나노전자기계 메모리 디바이스
11: 기판
100, 200: 나노전자기계 메모리 셀
110, 210: 워드 라인
111: 강유전체 커패시터
120, 220: 비트 라인
130, 230: 리드 라인
140: 셀렉션 라인
141: 몸체부
142: 탄성 변형부
143: 유전체부
144: 채널부
150: 절연체
211: 강유전체층
212: 제 1 층
213: 제 2 층
241: 셀렉션 몸체층
243: 셀렉션 유전체층
244: 채널층
250: 베이스 유전체층
260: 희생층

Claims (8)

  1. 전도성 재질로 형성되는 워드 라인(word line);
    전도성 재질로 형성되고, 상기 워드 라인의 양 측 방향으로 각각 이격되도록 배치되는 비트 라인(bit line) 및 리드 라인(read line);
    상기 비트 라인 및 리드 라인을 오버랩하도록 형성되고, 상기 워드 라인에 인가되는 전압에 의해 변형되어 상기 비트 라인 및 리드 라인과 접촉되거나 이격되도록 이루어지는 셀렉션 라인(selection line)을 포함하며,
    상기 워드 라인에는 강유전체 커패시터(ferroelectric capacitor)가 개재되도록, 상기 워드 라인은,
    두께 방향으로 적층되는 전도성 재질의 제 1 층 및 제 2 층; 및
    상기 제 1 층 및 제 2 층 사이에 개재되는 강유전체층을 포함하여,
    상기 강유전체 커패시터는 상기 워드 라인에 전기 신호가 인가되는 두께 방향 경로에 배치되는 것을 특징으로 하는 나노전자기계 메모리 셀.
  2. 제 1 항에 있어서,
    상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 접촉시키도록 상기 워드 라인에 인가되는 풀인(pull-in) 전압과, 상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 이격시키도록 상기 워드 라인에 인가되는 풀아웃(pull-out) 전압은 서로 다른 부호를 갖는 것을 특징으로 하는 나노전자기계 메모리 셀.
  3. 제 2 항에 있어서,
    상기 풀인 전압 및 풀아웃 전압은 수학식 1 내지 6에 의해 산출되는 것을 특징으로 하는 나노전자기계 메모리 셀.
    [수학식 1]
    Figure 112018078831224-pat00015

    [수학식 2]
    Figure 112018078831224-pat00016

    [수학식 3]
    Figure 112018078831224-pat00017

    [수학식 4]
    Figure 112018078831224-pat00018

    [수학식 5]
    Figure 112018078831224-pat00019

    [수학식 6]
    Figure 112018078831224-pat00020

    (
    Figure 112018078831224-pat00021
    , k eff 는 유효 스프링 상수, x 0 는 에어 갭, A N 은 액츄에이션 면적, ε 0 는 진공에서의 유전상수, t 1 은 강유전체 커패시터의 두께, A F 는 강유전체 커패시터의 단면적, A c 는 접촉 단면적. x c 는 컨택 갭, γ는 표면 에너지 밀도, D 0 는 이상적으로 매끄러운 두 표면이 접촉되었을 때 평균 원자 간 거리, λ M 은 전자의 평균 자유 경로, Δx는 셀렉션 라인의 변위)
  4. 제 1 항에 있어서,
    상기 셀렉션 라인은,
    상기 비트 라인과 리드 라인을 덮도록 배치되는 몸체부;
    일 단부는 상기 워드 라인, 비트 라인 및 리드 라인 중 적어도 하나와 고정되도록 위치되어, 타 단부에 연결되는 상기 몸체부를 탄성 지지하도록 이루어지는 탄성 변형부;
    상기 몸체부의 일 면에 형성되는 유전체부; 및
    상기 몸체부와 이격되도록 상기 유전체부에 결합되고, 상기 몸체부의 가변 시 상기 비트 라인 및 리드 라인을 서로 전기 연결하도록 형성되는 채널부를 구비하는 나노전자기계 메모리 셀.
  5. 제 1 항에 있어서,
    상기 워드 라인은 상기 셀렉션 라인으로부터 상기 비트 라인 및 리드 라인보다 멀리 위치되어,
    상기 셀렉션 라인은 상기 비트 라인 및 리드 라인과 접촉 시 상기 워드 라인과 이격되어 있는 것을 특징으로 하는 나노전자기계 메모리 셀.
  6. 제 1 항에 있어서,
    상기 셀렉션 라인의 변형에 의에 형성되는 탄성력의 절대값은 상기 셀렉션 라인이 상기 비트 라인 또는 리드 라인과 접촉되었을 때 형성되는 접착력의 절대값보다 작은 것을 특징으로 하는 나노전자기계 메모리 셀.
  7. 제 1 항 내지 제 6 항 중 어느 한 항의 나노전자기계 메모리 셀을 제 1 축 및 제 2 축에 대해 2차원으로 배열한 나노전자기계 메모리 디바이스에 있어서,
    상기 제 1 축을 따라 배열되는 나노전자기계 메모리 셀의 워드 라인 및 리드 라인이 각각 연결되고,
    상기 제 2 축을 따라 배열되는 나노전자기계 메모리 셀의 셀렉션 라인 및 비트 라인이 각각 연결되어 있는 것을 특징으로 하는 나노전자기계 메모리 디바이스.
  8. 기판 상에 두께 방향으로 워드 라인을 적층하는 단계;
    상기 기판 상에 상기 워드 라인과 인접하도록 베이스 유전체층을 적층하는 단계;
    상기 워드 라인과 이격되도록, 상기 베이스 유전체층 상에 비트 라인 및 리드 라인을 적층하는 단계;
    상기 워드 라인, 비트 라인 및 리드 라인을 덮도록 희생층을 적층하는 단계;
    상기 희생층 상에 채널층을 적층하는 단계;
    상기 희생층 상에 상기 채널층의 적어도 일부를 덮도록 셀렉션 유전체층을 적층하는 단계;
    상기 채널층 및 셀렉션 유전체층을 덮도록 셀렉션 몸체층을 적층하는 단계; 및
    상기 희생층을 제거하는 단계를 포함하며,
    상기 워드 라인을 적층하는 단계는,
    전도성 재질의 제 1 층을 적층하는 단계;
    상기 제 1 층 상에 강유전체층을 적층하는 단계; 및
    상기 강유전체층 상에 전도성 재질의 제 2 층을 적층하는 단계를 포함하여,
    상기 강유전체층은 상기 워드 라인에 전기 신호가 인가되는 두께 방향 경로에 배치되는 것을 특징으로 하는 나노전자기계 메모리 셀의 제조 방법.
KR1020180093011A 2018-08-09 2018-08-09 나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법 KR102107784B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180093011A KR102107784B1 (ko) 2018-08-09 2018-08-09 나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180093011A KR102107784B1 (ko) 2018-08-09 2018-08-09 나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200019291A KR20200019291A (ko) 2020-02-24
KR102107784B1 true KR102107784B1 (ko) 2020-05-07

Family

ID=69637485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180093011A KR102107784B1 (ko) 2018-08-09 2018-08-09 나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법

Country Status (1)

Country Link
KR (1) KR102107784B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990016845A (ko) * 1997-08-20 1999-03-15 윤종용 강유전체 반도체 메모리 장치
US20080277718A1 (en) 2006-11-30 2008-11-13 Mihai Adrian Ionescu 1T MEMS scalable memory cell

Also Published As

Publication number Publication date
KR20200019291A (ko) 2020-02-24

Similar Documents

Publication Publication Date Title
JP4109182B2 (ja) 高周波ｍｅｍｓスイッチ
US6906905B1 (en) Micro electro-mechanical variable capacitor
JP4334581B2 (ja) 静電型アクチュエータ
JP5054936B2 (ja) 電気機械メモリ、それを用いた電気回路及び電気機械メモリの駆動方法
JP5208867B2 (ja) Ｍｅｍｓデバイス及びその製造方法
US20050151444A1 (en) Piezoelectric switch for tunable electronic components
US20080277718A1 (en) 1T MEMS scalable memory cell
US7830068B2 (en) Actuator and electronic hardware using the same
US7816841B2 (en) Piezoelectric driven MEMS apparatus and portable terminal
KR101268208B1 (ko) 높은 캐패시턴스 ｒｆ ｍｅｍｓ 스위치들을 제공하기 위한 시스템 및 방법
CN104798154A (zh) 微机电系统(mems)可变电容器装置及相关方法
US20160268052A1 (en) Variable capacitance bank device
JP5276178B2 (ja) スイッチ素子およびスイッチ素子を備えた回路
KR102107784B1 (ko) 나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법
JP2007301693A (ja) Ｍｅｍｓ素子
US20090135541A1 (en) Actuator and electronic circuit based thereon
KR100807222B1 (ko) 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법.
US20140284730A1 (en) Mems device and method of manufacturing the same
US20080035928A1 (en) Vertical electromechanical memory devices and methods of manufacturing the same
US7218191B2 (en) Micro-electro mechanical switch designs
KR102119470B1 (ko) 전기기계적 스위칭 소자의 구동 방법
Qian et al. Nanoelectromechanical switches
JP5812096B2 (ja) Ｍｅｍｓスイッチ
JP5227566B2 (ja) アクチュエータ
US20220254982A1 (en) Technologies for microelectromechanical systems with composable piezoelectric actuators

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant